KR101796858B1

KR101796858B1 - 디지털 아날로그 변환 장치

Info

Publication number: KR101796858B1
Application number: KR1020160056184A
Authority: KR
Inventors: 박유진; 김수환
Original assignee: 서울대학교산학협력단
Priority date: 2016-05-09
Filing date: 2016-05-09
Publication date: 2017-11-10

Abstract

본 기술에 의한 디지털 아날로그 변환 장치는 디지털 신호에 대응하는 아날로그 전압을 출력하는 증폭기; 및 디지털 신호의 변화량이 클수록 증폭기의 바이어스 전류를 더 크게 제어하는 바이어스 제어부를 포함한다.

Description

디지털 아날로그 변환 장치{DIGITAL TO ANALOG CONVERTER}

본 발명은 디지털 아날로그 변환 장치에 관한 것으로서 보다 구체적으로는 아날로그 출력 전압의 변화량에 따라 구동 전력을 변화시켜 소모 전력을 감소시키는 디지털 아날로그 변환 장치에 관한 것이다.

디지털 아날로그 변환 장치는 입력된 디지털 신호를 아날로그 신호로 변환하는 장치이다.

도 1은 종래 기술에 의한 디지털 아날로그 변환 장치의 회로도이다.

종래의 디지털 아날로그 변환 장치는 디지털 입력 신호(D)를 디코딩하는 디코더(10), 기준 전압(VREF)을 저항 분배하여 다수의 분배 전압을 생성하는 전압 분배기(20), 디코더(10)의 출력에 따라 다수의 분배 전압 중 어느 하나를 선택하는 다수의 스위치(SW0, SW1, ..., SW7)를 포함하는 스위치 어레이(30) 및 다수의 스위치에 의해 선택된 전압을 출력하는 증폭기(30)를 포함한다.

종래의 디지털 아날로그 변환 장치에서 증폭기(30)는 출력 전압(VOUT)의 변화량에 관계없이 일정한 바이어스 전류를 사용한다.

즉 디지털 신호(D)가 "000"에서 "111"로 변하는 경우와 "000"에서 "001"로 변하는 경우 모두 동일한 바이어스 전류를 사용한다.

일반적으로 바이어스 전류의 증가에 따라 증폭기의 출력 전압의 변화량은 증가하는 경향이 있으므로 외부에서 요구하는 조건을 충족시키기 위해서 바이어스 전류를 출력 전압의 변화량이 최대인 경우를 기준으로 설정한다.

이에 따라 종래의 디지털 아날로그 변환 장치는 출력 전압의 변화량이 작은 경우 불필요하게 많은 전류를 사용하여 전력을 낭비하는 문제가 있다.

KR

10-2012-0093240

A

JP

1994-303137

A

US

2006-0244645

A

EP

1478093

B1

본 발명은 출력 전압의 변화량에 따라 바이어스 전류를 조절할 수 있는 디지털 아날로그 변환 장치를 제공한다.

본 기술에 의한 디지털 아날로그 변환 장치를 통해 디지털 아날로그 변환 장치의 소비 전력을 감소시킬 수 있다.

도 1은 종래 기술에 의한 디지털 아날로그 변환 장치의 회로도.
도 2는 본 발명의 일 실시예에 의한 디지털 아날로그 변환 장치의 회로도.
도 3은 도 2의 지연부(510)와 비교부(520)의 회로도.
도 4는 도 2의 바이어스 전류 출력부(530)의 회로도.
도 5는 도 2에서 출력 전압과 바이어스 전류를 나타내는 파형도.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.

도 2는 본 발명의 일 실시예에 의한 디지털 아날로그 변환장치를 나타내는 회로도이다.

본 실시예에 의한 디지털 아날로그 변환 장치는 디코더(100), 전압 분배부(200), 스위치 어레이(300), 증폭기(400) 및 바이어스 제어부(500)를 포함한다.

디코더(100)는 디지털 신호(D)를 디코딩하여 스위치 제어 신호를 출력한다. 본 실시예에서 디지털 신호(D)는 4비트 신호로서 디지털 신호(D)의 값이 작을수록 더 작은 출력 전압을 생성하도록 디코딩을 수행하는 것으로 가정한다.

전압 분배부(200)는 버퍼 증폭기(210), 저항 어레이(220) 및 NMOS 트랜지스터(N)를 포함한다.

버퍼 증폭기(210)의 (+) 입력단은 전원 전압(VREF)과 연결되고 (-) 입력단은 NMOS 트랜지스터(N)의 소스가 연결되고 버퍼 증폭기(210)의 출력단은 NMOS 트랜지스터(N)의 게이트와 연결된다.

NMOS 트랜지스터(N)의 드레인은 전원 전압(VDD)과 연결되고 소스는 저항 어레이(220)의 일단과 연결된다.

저항 어레이(220)는 NMOS 트랜지스터(N)의 소스와 접지단 사이에 직렬 연결된 다수의 저항(R)을 포함한다.

버퍼 증폭기(210)와 NMOS 트랜지스터(N)는 네거티브 피드백에 의해 NMOS 트랜지스터(N)의 소스 전압을 기준 전압(VREF)으로 고정한다.

스위치 어레이(300)는 다수의 스위치(SW0,... SW14, SW15)를 포함하며 디코더(100)에서 출력되는 스위칭 제어 신호에 따라 전압 분배부(200)에서 출력되는 전압 중 하나를 선택하여 출력한다.

본 실시예에 의한 증폭기(400)는 단위 이득 증폭기로서 바이어스 전류(IB)는 바이어스 제어부(500)에서 가변적으로 제어한다.

바이어스 제어부(500)는 증폭기(400)에 인가되는 바이어스 전류(IB)를 출력한다.

출력 전압의 변동폭은 디지털 신호의 변동폭과 선형적인 상관 관계가 있으므로 본 실시예에서 바이어스 제어부(500)는 디지털 신호(D)의 변동폭에 따라 바이어스 전류(IB)를 가변적으로 조절하여 출력한다.

바이어스 제어부(500)는 디지털 신호(D)의 현재 값과 디지털 신호(D)의 이전 값의 차이를 구하는 비교부(520), 비교부(520)의 출력에 따라 바이어스 전류(IB)를 출력하는 바이어스 전류 출력부(530), 디지털 신호(D)의 이전 값을 출력하는 지연부(510)를 포함한다.

지연부(510)는 클록 신호(CLK)에 따라 디지털 신호(D)를 래치한다.

비교부(520)는 디지털 신호(D)의 현재 값과 디지털 신호의 이전 값의 차이, 즉 디지털 신호(D)의 현재 값에서 디지털 신호(D)의 이전 값을 뺀 값의 절대값을 출력한다.

바이어스 전류 출력부(530)는 비교부(520)의 출력에 따라 바이어스 전류(IB)를 가변적으로 생성하여 출력한다.

본 실시예에서 바이어스 전류 출력부(530)는 디지털 신호의 현재 값과 이전 값의 차이가 클수록 더 큰 바이어스 전류(IB)를 출력한다.

도 3은 도 2의 지연부(510)와 비교부(520)의 회로도이다.

지연부(510)는 클록 신호(CLK)에 따라 동작하는 제 1 플립플롭(5110 ~ 5113) 및 제 2 플립플롭(5120 ~ 5123)을 포함한다.

제 1 플립플롭(5110)은 클록 신호(CLK)의 하강 에지에 디지털 신호(D[0])를 래치하고, 제 2 플립플롭(5120)은 클록 신호(CLK)의 상승 에지에서 제 1 플립플롭(5110)의 출력을 래치한다.

이에 따라 제 2 플립플롭(5120)의 출력 신호(P[0])는 클록 신호(CLK)의 한 주기 이전에 입력된 디지털 신호(D[0])에 대응한다. 이하에서는 제 2 플립플롭(5120)의 출력을 이전 디지털 신호(P[0])로 지칭한다.

제 1 플립플롭(5111 ~ 5113) 및 제 2 플립플롭(5121 ~ 5123)은 디지털 신호(D)의 다른 비트들에 대응하는 것으로서 디지털 신호(D)의 0번 비트를 위한 제 1 플립플롭(5110) 및 제 2 플립플롭(5120)이 기능은 동일하다.

본 실시예에서 비교부(520)는 디지털 신호(D)와 이전 디지털 신호(P)의 차이를 구한다. 즉 비교부(520)의 출력은 디지털 신호(D)와 이전 디지털 신호(P)의 뺄셈 결과를 양수로 표현한 것이다.

비교부(5210)는 전가산기(5210 ~ 5213)와 선택부(5220 ~ 5223)를 포함한다.

주지된 바와 같이 디지털 신호의 뺄셈은 2의 보수의 덧셈으로 수행된다.

본 실시예에서는 현재 디지털 신호(D)의 2의 보수를 이전 디지털 신호(P)와 더한다.

2의 보수는 1의 보수에 1을 더하는 것이므로 전가산기(5210)의 캐리인(Ci) 단자에는 하이 레벨 신호(VDD)가 입력된다.

또한 선택부(5220 ~ 5223)는 최상위 비트의 전가산기(5213)에서 캐리아웃이 1인 경우에는 뺄셈 결과가 양수인 경우이므로 전가산기(5210 ~ 5213)의 출력을 선택하고 캐리아웃이 0인 경우에는 뺄셈 결과가 음수인 경우이므로 전가산기(5210 ~ 5213)이 출력을 반전하여 출력하며 이는 본래 차이 값의 1의 보수에 대응한다.

이에 따라 비교부(520)의 출력 중 부호 출력(POS)이 로우인 경우에는 비교부(520)의 출력 중 크기 출력(C)에 1을 더하여 2의 보수로 표현해야 정확한 차이값이 출력된다.

도 4는 도 2의 바이어스 전류 출력부(530)의 회로도이다.

본 실시예에서 바이어스 전류 출력부(530)는 전류 미러 방식으로 구현될 수 있다.

전류원(531), NMOS 트랜지스터(532, 533) 및 PMOS 트랜지스터(535)는 전류원(531)의 전류(I)를 복제한다.

전류(I)는 비교부의 출력(C, POS)의 모든 비트가 0인 경우에 도 2의 증폭기(400)가 동작하는데 있어서 필요한 전류를 제공한다.

스위치(S0 ~ S3)는 차이 출력(C)의 대응하는 비트에 의해 온오프되는 스위치이다.

NMOS 트랜지스터(N0 ~ N3)는 대응하는 스위치(S0 ~ S3)를 통해 PMOS 트랜지스터(535)의 드레인에 연결된다.

본 실시예에서 NMOS 트랜지스터(N0 ~ N3)의 크기는 상위로 갈수록 두 배의 전류를 복제하도록 설계되었다.

즉 NMOS 트랜지스터(N0)는 I, NMOS 트랜지스터(N1)는 2I, NMOS 트랜지스터(N2)는 4I, NMOS 트랜지스터(N3)는 8I의 전류를 복제한다.

이에 따라 부호 출력(POS)이 "1"이고 전류 제어 신호(C)가 "0001"인 경우에 바이어스 전류(IB)는 2I(= I + I)가 되고, 부호 출력(POS)이 "1"이고 전류 제어 신호(C)가 "1001"인 경우에 바이어스 전류(IB)는 10I(=8I + I + I)가 된다.

전술한 바와 같이 부호 출력(POS)이 "0"인 경우에는 차이 출력(C)에 "1"을 더해야 정확한 차이 값이 된다.

이를 위해 본 실시예에 의한 바이어스 전류 출력부(530)는 NMOS 트랜지스터(NN), 스위치(SN), 인버터(536)를 더 포함한다.

인버터(536)는 부호 출력(POS)을 반전한다. 스위치(SN)는 인버터(536)의 출력이 하이인 경우 즉 부호 출력(POS)이 로우인 경우 턴온되어 NMOS 트랜지스터(NN)에 의해 생성되는 추가 바이어스 전류(I)를 제공한다.

이에 따라 부호 출력(POS)이 "0"이고 전류 제어 신호(C)가 "0001"인 경우에 바이어스 전류(IB)는 3I(= I + I +I)가 되고, 부호 출력(POS)이 "0"이고 전류 제어 신호(C)가 "1001"인 경우에 바이어스 전류(IB)는 11I(= 8I + I + I + I)가 된다.

도 5는 디지털 신호(D)의 변화에 따른 출력 전압(VOUT)과 바이어스 전류(IB)의 변화를 나타낸 그래프이다.

도 5의 그래프는 디지털 신호(D)는 "1111" -> "1111" -> "0000" -> "0110"-> "1010" 순서로 변하는 경우를 예시한 것이다.

초기에는 디지털 신호(D)의 입력이 "1111"으로 일정하므로 현재 디지털 신호와 이전 디지털 신호의 차이는 0이고 이에 따라 바이어스 전류(IB)는 I가 된다.

이후 디지털 신호의 값이 "0000"으로 천이하면 이전 디지털 신호와 현재 디지털 신호의 차이는 15이고 이에 따라 바이어스 전류(IB)는 16I가 된다.

이후 디지털 신호의 값이 "0110"으로 천이하면 이전 디지털 신호와 현재 디지털 신호의 차이는 6이고 이에 따라 바이어스 전류(IB)는 7I가 된다.

이후 디지털 신호의 값이 "1010"으로 천이하면 이전 디지털 신호와 현재 디지털 신호의 차이는 4이고 이에 따라 바이어스 전류(IB)는 5I가 된다.

종래의 경우(점선)는 바이어스 전류(IB)가 디지털 신호의 변동폭에 관계없이 일정한 값을 유지한다.

따라서 종래의 경우는 디지털 신호의 최대 변동폭을 기준으로 트랜지션 타임(Ts) 조건을 충족하도록 바이어스 전류를 설정해야 한다.

이는 디지털 신호의 변동폭이 작은 경우에 불필요하게 빠른 속도로 출력 전압을 생성하여 전력을 낭비하는 요인이 된다(도 5의 점선 참조).

그러나 본 발명의 경우(실선)에는 디지털 신호의 변동폭이 작은 경우 바이어스 전류가 작아진다. 바이어스 전류가 줄어드는 경우 소비 전력이 감소하는 것은 자명하다.

이때 바이어스 전류(IB)의 크기 또는 기준 전류(I)의 크기는 출력 전압이 유지되어야 하는 시간(Td)을 고려하여 적절한 값으로 설정될 수 있으며 이는 통상의 기술자에 의한 설계 변경을 통해 선택될 수 있다.

이상에서 본 발명의 실시예를 개시하였으나 본 발명의 권리범위가 이상의 개시에 의하여 한정되는 것은 아니다. 본 발명의 권리범위는 이하의 특허청구범위의 문언적 기재와 그 균등범위에 의하여 정해진다.

10, 100: 디코더
20, 200: 전압 분배부
30, 300: 스위치 어레이
40, 400: 증폭기
500: 바이어스 제어부
510: 지연부
520: 비교부
530: 바이어스 전류 출력부

Claims

디지털 신호에 대응하는 아날로그 전압을 출력하는 증폭기; 및
상기 디지털 신호의 변화 방향에 관계없이 상기 디지털 신호의 변동폭이 클수록 상기 증폭기의 바이어스 전류를 더 크게 제어하는 바이어스 제어부
를 포함하되,
상기 바이어스 제어부는
상기 디지털 신호와 이전에 입력된 상기 디지털 신호를 비교하여 상기 변동폭에 대응하는 신호를 출력하는 비교부; 및
상기 변동폭에 따라 상기 바이어스 전류를 생성하는 바이어스 전류 출력부
를 포함하는 디지털 아날로그 변환 장치.
삭제
청구항 1에 있어서, 상기 바이어스 전류 출력부는
기준 전류를 제공하는 기준 전류 생성부;
상기 기준 전류로부터 각각 복제 전류를 생성하는 다수의 제 1 전류 미러 회로;
상기 디지털 신호와 상기 이전에 입력된 상기 디지털 신호의 차이에 따라 상기 다수의 제 1 전류 미러 회로 중 하나 또는 둘 이상을 선택하는 다수의 스위치; 및
상기 다수의 스위치에 의해 선택된 하나 또는 둘 이상의 상기 제 1 전류 미러 회로에서 생성된 전류의 합을 상기 바이어스 전류로 출력하는 제 2 전류 미러 구조
를 포함하는 디지털 아날로그 변환 장치.
청구항 1에 있어서, 상기 바이어스 제어부는 클록 신호에 따라 상기 디지털 신호를 래치하여 상기 이전에 입력된 상기 디지털 신호를 출력하는 지연부
를 더 포함하고,
상기 비교부는 상기 지연부의 출력과 상기 디지털 신호의 차이를 출력하는 디지털 아날로그 변환 장치.
청구항 4에 있어서, 상기 지연부는
상기 클록 신호의 하강 에지에서 상기 디지털 신호를 래치하는 제 1 플립플롭 및
상기 클록 신호의 상승 에지에서 상기 제 1 플립플롭의 출력을 래치하는 제 2 플립플롭
을 포함하는 디지털 아날로그 변환 장치.
청구항 4에 있어서, 상기 비교부는 상기 지연부의 출력과 상기 디지털 신호 중 어느 하나의 2의 보수와 나머지 하나를 더하는 하나 또는 둘 이상의 전가산기를 포함하는 디지털 아날로그 변환 장치.
청구항 1에 있어서, 상기 디지털 신호를 디코딩하는 디코더 및
상기 디코더의 출력에 따라 다수의 전압 중 하나를 선택하여 상기 증폭기의 입력단에 제공하는 스위치 어레이
를 더 포함하는 디지털 아날로그 변환 장치.
청구항 7에 있어서, 기준 전압을 분배하여 상기 다수의 전압을 생성하는 전압 분배부를 더 포함하는 디지털 아날로그 변환 장치.
청구항 8에 있어서, 상기 전압 분배부는
다수의 저항이 직렬 연결되며 일단이 접지된 저항 어레이;
상기 저항 어레이의 타단에 소스가 연결되고 드레인에 전원 전압이 제공되는 NMOS 트랜지스터;
상기 기준 전압과 상기 소스의 전압의 차이에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 버퍼 증폭기
를 포함하는 디지털 아날로그 변환 장치.
청구항 1에 있어서, 상기 증폭기는 단일 이득 증폭기인 디지털 아날로그 변환 장치.