KR20140036503A

KR20140036503A - 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기

Info

Publication number: KR20140036503A
Application number: KR1020120102644A
Authority: KR
Inventors: 장영찬; 김문규; 정훈주
Original assignee: 금오공과대학교 산학협력단
Priority date: 2012-09-17
Filing date: 2012-09-17
Publication date: 2014-03-26
Also published as: KR101408810B1

Abstract

본 발명은 디지털-아날로그 변환기에서 시간-인터폴레이션(time- interpolation) 기법을 이용하여 아날로그 레벨로 천이하는 시간을 제어하여 해상도를 향상시키고 그에 따른 면적 증가를 유발시키지 않도록 하는 기술에 관한 것이다.
이러한 본 발명은 (n-m)-비트 기준전압 저항열 및 (n-m)-비트 제1,2디코더를 통해 공급되는 아날로그신호 V_REF(k)와 V_REF(k+1)를 입력받아 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이하는 시간을 m-비트로 제어하는 시간-인터폴레이션을 수행하여 해상도가 m-비트 증가된 아날로그 신호(V_C)를 출력하는 m-비트 시간-인터폴레이션부;를 포함하는 것을 특징으로 한다.

Description

시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기{DIGITAL-ANALOG CONVERTER USING TIME-INTERPOLATION SCHEME}

본 발명은 디지털-아날로그 변환기의 해상도를 향상시키는 기술에 관한 것으로, 특히 시간-인터폴레이션(time-interpolation) 기법을 이용하여 아날로그 레벨로 천이하는 시간을 제어하여 해상도를 향상시키고 그에 따른 면적 증가를 유발시키지 않도록 한 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기에 관한 것이다.

디지털-아날로그 변환기는 엘씨디 패널과 같은 각종 평판 표시장치나 스마트 폰과 같은 각종 모바일기기 등에 널리 사용되고 있다. 그런데, 상기와 같은 평판 표시장치나 모바일기기에 대해 보다 높은 해상도가 요구되고 있는 추세에 있다.

이에 따라, 종래의 디지털-아날로그 변환기에서는 해상도를 향상시키기 위해 출력 버퍼에 전압-인터폴레이션(voltage-interpolation) 기법을 적용하거나, 추가적인 저항열을 이용하는 전압-인터폴레이션 기법을 적용하였다.

그러나, 이와 같은 종래의 디지털-아날로그 변환기의 해상도 향상 기법을 사용하는 경우 저항열이나 디코더의 면적 증가를 유발시키는 문제점이 있다.

본 발명이 해결하고자 하는 과제는 시간-인터폴레이션(time-interpolation) 기법을 이용하여 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이되는 시간을 m-비트로 제어하여 최종적으로 수렴하는 아날로그 레벨의 해상도가 m-비트 증가되도록 하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기는 각기 다른 전위를 갖는 두 개의 전원단자 사이에 직렬 연결된 기준전압 저항열을 구비하여 각 저항의 연결 노드마다 서로 다른 기준 전압을 발생시키는 (n-m)-비트 기준전압 저항열; 디지털 코드 D[(n-1):m]의 (n-m)-비트 코드를 이용하여 상기 (n-m)-비트 기준 전압 저항열에서 생성된 (n-m)-비트 해상도의 아날로그신호 V_REF(k)와 V_REF(k+1)를 각각 출력하는 (n-m)-비트 제1,2디코더; 및 상기 아날로그신호 V_REF(k)와 V_REF(k+1)를 입력받아 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이하는 시간을 m-비트로 제어하는 시간-인터폴레이션을 수행하여 해상도가 m-비트 증가된 아날로그 신호(V_C)를 출력하는 m-비트 시간-인터폴레이션부;를 포함한다.

본 발명은 시간-인터폴레이션(time-interpolation) 기법을 이용하여 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이되는 시간을 m-비트로 제어하여 최종적으로 수렴하는 아날로그 레벨의 해상도가 m-비트 증가되도록 함으로써, 해상도 증가에 의해 저항열이나 디코더의 면적이 증가되지 않는 효과가 있다.

도 1은 본 발명의 실시예에 의한 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기의 블록도이다.
도 2는 m-비트 시간-인터폴레이션부의 일실시 구현예를 보인 상세 블록도이다.
도 3은 쇼트펄스 발생기의 일실시 구현예를 보인 상세 블록도이다.
도 4는 m-비트 시간-인터폴레이션부를 2-비트 시간-인터폴레이션부로 구현한 경우를 예로 하여 나타낸 타이밍도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 의한 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기의 블록도로서 이에 도시한 바와 같이, (n-m)-비트 기준전압 저항열(110), (n-m)-비트 제1,2디코더(120A)(120B), m-비트 시간-인터폴레이션부(130) 및, 출력버퍼(140)를 포함한다. 여기서, 미설명부호 '100'은 디지털-아날로그 변환기이다.

(n-m)-비트 기준전압 저항열(110)은 전원단자(V_REFP),(V_REFM)의 사이에 직렬 연결된 기준전압 저항열을 구비한다. 입력되는 디지털 코드 D[(n-1):m]가 (n-m)-비트인 경우, (n-m)-비트 기준전압 저항열(110)은 2^(n-m) 개의 저항으로 구성되어 각 저항의 연결 노드마다 서로 다른 기준 전압을 발생시키므로 2^(n-m) 개의 기준 전압을 생성할 수 있다.

(n-m)-비트 제1,2디코더(120A)(120B)는 외부로부터 공급되는 디지털 코드 D[(n-1):m]의 (n-m)-비트 코드를 이용하여 상기 (n-m)-비트 기준 전압 저항열(110)에서 생성된 (n-m)-비트 해상도의 아날로그신호 V_REF(k)와 V_REF(k+1)를 각각 출력한다.

m-비트 시간-인터폴레이션부(130)는 상기 (n-m)-비트 제1,2디코더(120A)(120B)에서 출력되는 상기 아날로그신호 V_REF(k)와 V_REF(k+1)를 입력받아 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이하는 시간을 m-비트로 제어하는 시간-인터폴레이션을 수행하여 해상도가 m-비트 증가된 아날로그신호(V_C)를 출력한다.

출력버퍼(140)는 상기 m-비트 시간-인터폴레이션부(130)에서 출력되는 상기 아날로그신호(V_C)를 버퍼링하여 최종의 아날로그 신호(V_OUT)를 출력한다.

한편, 도 2는 상기 m-비트 시간-인터폴레이션부(130)의 일실시 구현예를 보인 상세 블록도로서 이에 도시한 바와 같이, 제1멀티플렉서(210), 아날로그 버퍼(220), 아날로그신호 출력부(230), 제1인버터(240), 지연소자(250) 및 쇼트펄스 발생기(260)를 포함한다.

제1멀티플렉서(210)는 두 입력단에 공급되는 아날로그신호 V_REF(k)와 V_REF(k+1) 중에서 클럭신호(CLK)에 따라 어느 하나를 선택하여 출력한다. 예를 들어, 상기 클럭신호(CLK)가 "로우"일 때, 상기 제1멀티플렉서(210)는 상기 아날로그신호 V_REF(k)와 V_REF(k+1) 중에서 아날로그신호 V_REF(k)를 선택하여 출력한다.

아날로그 버퍼(220)는 상기 제1멀티플렉서(210)의 출력신호(V_A)를 버퍼링하여 버퍼링된 출력신호(V_B)를 발생한다.

아날로그신호 출력부(230)는 상기 아날로그 버퍼(220)의 출력신호(V_B)를 충전하여 그에 따른 아날로그신호(V_C)를 출력하는데, 상기 아날로그신호 V_REF(k),V_REF(k+1) 간의 천이시간에 따라 상기 아날로그신호(V_C)의 레벨이 결정되도록 한다.

이를 위해 상기 아날로그신호 출력부(230)는 제1커패시터(C1), 제1저항(R1) 및 제1,2모스트랜지스터(M1)(M2)를 구비한다. 제1커패시터(C1)는 출력노드(N_OUT)와 접지단자의 사이에 연결된다. 제1모스트랜지스터(M1)는 상기 아날로그 버퍼(220)의 출력단자와 상기 출력노드(N_OUT)의 사이에 연결되고, 게이트는 제1인버터(240)의 출력단자에 연결된다. 상기 출력노드(N_OUT)와 상기 아날로그 버퍼(220)의 출력단자 사이에 제2모스트랜지스터(M2) 및 제2저항(R2)이 직렬로 접속되고, 상기 제2모스트랜지스터(M2)의 게이트는 쇼트펄스 발생기(260)의 출력단자에 연결된다.

상기 "로우"의 클럭신호(CLK)는 제1인버터(240)에 의해 "하이"로 반전 출력되고, 상기 "하이"의 클럭신호(CLK)에 의해 상기 제1모스트랜지스터(M1)가 턴온된다. 이에 따라 상기 아날로그 버퍼(220)의 출력신호(V_B)가 상기 제1모스트랜지스터(M1)를 통해 상기 아날로그신호 출력부(230)의 제1커패시터(C1)에 전달되어 충전되기 시작한다.

클럭신호(CLK)가 "하이"일 때, 제1인버터(240)에 의해 "로우"로 반전되어 출력되고, 제1모스트랜지스터(M1)는 턴오프된다. 그리고 상기 제2모스트랜지스터(M2)의 게이트 단자에는 쇼트펄스 발생기(260)로부터 클럭신호(CLKS)가 공급되어, 상기 제2모스트랜지스터(M2)의 턴온시간이 제어되고, 상기 턴온시간에 의해 상기 아날로그신호(V_C)의 천이시간이 결정된다. 결과적으로, 상기 클럭신호(CLKS)에 의해 상기 아날로그신호(V_C)의 레벨이 결정된다

상기 제1커패시터(C1)의 충전전압(V_C)의 천이 과정은 상기 제1저항(R1)과 제1커패시터(C1)로 구성된 필터회로의 시정수(τ)에 의해 제어된다. 그런데, 상기 아날로그 버퍼(220)의 사용으로 인하여 상기 필터회로와 상기 (n-m)-비트 제1,2디코더(120A)(120B)가 격리되므로 상기 필터회로가 일정한 시정수(τ)를 가질 수 있게 된다.

상기 설명에서와 같이 상기 쇼트펄스 발생기(260)는 제2모스트랜지스터(M2)의 게이트에 상기 클럭신호(CLKS)를 공급하여 상기 제1커패시터(C1)의 충전전압(V_C)의 천이 레벨을 결정한다.

그런데, 상기 아날로그 버퍼(220)가 상기 제1멀티플렉서(210)에서 출력되는 신호(V_A)를 버퍼링하여 버퍼링된 출력신호(V_B)를 발생하는데 지연시간이 발생된다.

지연소자(250)는 상기 지연시간을 보상하기 위한 것으로, 상기 클럭신호(CLK)를 상기 아날로그 버퍼(220)에서의 상기 지연시간에 상응되게 지연시켜 지연된 클럭신호(이하, '지연클럭신호'라 칭함)(CLKD)를 출력한다.

상기 쇼트펄스 발생기(260)는 제2모스트랜지스터(M2)의 게이트에 상기 클럭신호(CLKS)를 공급할 때 상기 지연클럭신호(CLKD)에 동기하여 공급한다.

한편, 도 3은 상기 쇼트펄스 발생기(260)의 구현예를 보인 상세 회로도로서 이에 도시한 바와 같이, 오아게이트(310), 제2멀티플렉서(320), 레플리카회로(330), 비교기(340), 비교신호 전달부(350) 및 클럭신호 발생부(360)를 포함한다.

오아게이트(310)는 상기 디지털 코드 D[(n-1):m]의 m 비트 데이터 D[0]…D[m-1]을 오아 연산하여 그에 따른 연산값을 출력한다. 따라서, 상기 오아게이트(310)는 상기 디지털 코드 D[(n-1):m]가 입력되는 동안에는 로직 "하이"를 앤드게이트(361)의 제1입력단자에 출력한다. 만약 상기 디지털 코드 D[(n-1):m]의 값이 모두 "로우"일 경우 오아게이트(310)는 "로우"를 출력하고, 클럭신호 발생부(360)는 다른 입력에 관계없이 "로우"를 출력하여 클럭신호(CLKS)는 "로우"가 되고, 쇼트 펄스는 발생하지 않는다.

지연클럭신호(CLKD)가 한편으로는 직접 상기 앤드게이트(361)의 제2입력단자에 공급된다. 이로 인해 지연클럭신호(CLKD)가 "로우"일 경우에는 쇼트펄스 발생기(260)는 "로우"를 출력하게 되고, 지연클럭신호(CLKD)가 "하이"일 경우에만 CLKS가 쇼트 펄스를 발생할 수 있도록 하였다.

제2멀티플렉서(320)는 드레쉬홀드값 V_TH[(2^m-1):1] 중에서 상기 디지털 코드 D[(n-1):m]의 값에 상응되는 하나의 드레쉬홀드값(V_TH')을 선택하여 비교기(340)의 비반전입력단에 출력한다. 즉, 상기 제2멀티플렉서(320)는 D[(m-1):0] 코드에 따라 VTH[(2m-1):1]{(VDD-GND)ㅧ1/2m,(VDD-GND)ㅧ2/2m,...,(VDD-GND)ㅧ(2m-2)/2m,(VDD-GND)ㅧ(2m-1)/2m}의 값 중에서 하나를 선택하여 드레쉬홀드값(V_TH')으로 출력한다. 상기 드레쉬홀드값 V_TH[(2^m-1):1]는 상기 (n-m)-비트 기준전압 저항열(110)의 (n-m)-비트 기준 전압열로부터 만들어질 수 있다.

레플리카회로(330)는 지연클럭신호(CLKD)의 단자와 비교기(340)의 반전입력단자 사이에 직렬접속된 제2,3인버터(331)(332) 및 제2저항(R2), 상기 제2저항(R2)의 타측 단자와 접지단자의 사이에 연결된 제2커패시터(C2)를 구비한다. 상기 지연클럭신호(CLKD)가 다른 한편으로는 상기제2,3인버터(331)(332) 및 제2저항(R2)을 연속적으로 통해 제2커패시터(C2)에 충전된다. 즉, 상기 지연클럭신호(CLKD)가 시정수(R2·C2)로 제2커패시터(C2)에 충전되어 상기 제2커패시터(C2)에는 그에 따른 충전전압(V_{C_REP})이 생성되어 비교기(340)의 반전입력단자에 공급된다.

비교기(340)는 반전입력단자에 공급되는 상기 제2커패시터(C2)의 충전전압(V_{C_REP})을 비반전입력단자에 공급되는 상기 드레쉬홀드값(V_TH')과 비교하여 상기 충전전압(V_{C_REP})이 상기 드레쉬홀드값(V_TH')에 도달될 때 "로우"를 출력한다.

상기 비교기(340)의 출력신호는 비교신호 전달부(350)의 제4,5인버터(351),(352)를 통해 상기 앤드게이트(361)의 제3입력단자에 공급된다.

클럭신호 발생부(360)의 상기 앤드게이트(361)는 상기 제1-3입력단자에 공급되는 신호들을 앤드연산하여 그에 따른 앤드연산신호를 출력하고, 상기 연드연산신호는 제6인버터(362)를 통해 반전되어 상기 클럭신호(CLKS)로 출력된다.

그런데, 상기 클럭신호(CLKS)가 상기와 같은 과정을 통해 발생되므로, 결과적으로 클럭신호 발생부(360)에서 출력되는 상기 클럭신호(CLKS)의 펄스폭은 상기 충전전압(V_{C_REP})이 상기 드레쉬홀드값(V_TH')에 도달하는데 걸리는 시간으로 결정된다.

한편, 도 4는 상기 m-비트 시간-인터폴레이션부(130)를 2-비트 시간-인터폴레이션부로 구현한 경우를 예로 하여 나타낸 타이밍도이다. 여기서, "CLKS"는 상기 쇼트펄스 발생기(260)에서 출력되는 상기 클럭신호(CLKS)이다.

상기 클럭신호(CLK)가 "하이"인 상태에서 디지털 코드 D[1:0]이 “00” 일 때 상기 클럭신호(CLKS)는 아무런 펄스폭을 갖지 못하므로 로우로 유지되고, 상기 디지털 코드 D[1:0]이 “01” 일 때 상기 드레쉬홀드값(V_TH')은 (V_REFP-V_REFM)ㅧ1/4 의 값이 되고 이에 따라 상기 클럭신호(CLKS)는 τㅧln(4/3)의 펄스 폭(제일 작은 펄스폭)을 가지는 신호가 된다.

동일한 원리로 상기 디지털 코드 D[1:0]이 “10” 일 때 상기 드레쉬홀드값(V_TH')은 (V_REFP-V_REFM)ㅧ2/4 의 값이 되고 이에 따라 상기 클럭신호(CLKS)는 τㅧln(4/2)의 펄스 폭을 가지는 신호가 된다.

또한, 상기 디지털코드 D[1:0]이 “11” 일 때 상기 드레쉬홀드값(V_TH')은 (V_REFP-V_REFM)ㅧ3/4 의 값이 되고 이에 따라 상기 클럭신호(CLKS)는 τㅧln(4/1)의 펄스 폭(가장 큰 펄스폭)을 가지는 신호가 된다.

이와 같이 상기 쇼트펄스 발생기(260)에서 생성되는 클럭신호(CLKS)를 이용하여 아날로그신호 출력부(230)에서의 아날로그신호(V_C)의 천이 레벨을 결정하게 되는데, 어느 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이하는 시간을 상기 도 4의 예에서와 같이 m-비트로 제어하는 시간-인터폴레이션을 수행하므로 해상도가 m-비트 증가된 아날로그 신호(V_C)를 출력할 수 있게 된다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

100:디지털-아날로그 변환기 110:(n-m)-비트 기준전압 저항열
120A,120B:(n-m)-비트 제1,2디코더 130 : m-비트 시간-인터폴레이션부
140 : 출력버퍼

Claims

각기 다른 전위를 갖는 두 개의 전원단자 사이에 직렬 연결된 기준전압 저항열을 구비하여 각 저항의 연결 노드마다 서로 다른 기준 전압을 발생시키는 (n-m)-비트 기준전압 저항열;
디지털 코드 D[(n-1):m]의 (n-m)-비트 코드를 이용하여 상기 (n-m)-비트 기준 전압 저항열에서 생성된 (n-m)-비트 해상도의 아날로그신호 V_REF(k)와 V_REF(k+1)를 각각 출력하는 (n-m)-비트 제1,2디코더; 및
상기 아날로그신호 V_REF(k)와 V_REF(k+1)를 입력받아 하나의 아날로그 레벨에서 다른 아날로그 레벨로 천이하는 시간을 m-비트로 제어하는 시간-인터폴레이션을 수행하여 해상도가 m-비트 증가된 아날로그 신호(V_C)를 출력하는 m-비트 시간-인터폴레이션부;를 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제1항에 있어서, 상기 m-비트 시간-인터폴레이션부에서 출력되는 상기 아날로그 신호(V_C)를 버퍼링하여 최종의 아날로그 신호(V_OUT)를 출력하는 출력버퍼를 더 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제1항에 있어서, 상기 m-비트 시간-인터폴레이션부는 클럭신호(CLK)에 따라 상기 아날로그신호 V_REF(k)와 V_REF(k+1) 중에서 어느 하나를 선택하여 출력하는 제1멀티플렉서;
상기 제1멀티플렉서의 출력신호(V_A)를 버퍼링하여 버퍼링된 출력신호(V_B)를 발생하는 아날로그 버퍼;
상기 출력신호(V_B)를 충전하여 그에 따른 아날로그신호(V_C)를 출력하되, 상기 아날로그신호 V_REF(k),V_REF(k+1) 간의 천이시간에 따라 상기 아날로그신호(V_C)의 레벨을 결정하는 아날로그신호 출력부; 및
상기 아날로그신호 출력부에 클럭신호(CLKS)를 공급하여, 상기 아날로그신호 출력부 내에서의 상기 제1커패시터의 충전전압(V_C)의 천이 레벨을 결정하는 쇼트펄스 발생기;를 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제3항에 있어서, 상기 아날로그신호 출력부는
출력노드와 접지단자의 사이에 연결된 제1커패시터;
상기 아날로그 버퍼의 출력단자와 상기 출력노드의 사이에 연결되고, 클럭신호(CLK)에 의해 턴온 동작이 제어되는 제1모스트랜지스터; 및
상기 출력노드와 상기 아날로그 버퍼의 출력단자 사이에 직렬접속된 게이트가 상기 쇼트펄스 발생기의 출력단자에 연결된 제2모스트랜지스터 및 제1저항을 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제3항에 있어서, 상기 쇼트 펄스 발생기는 상기 제1멀티플렉서의 출력신호(V_A)가 상기 아날로그 버퍼를 통해 지연되는 것을 보상하기 위해 지연소자를 통해 지연된 클럭신호(CLK)를 입력받는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제3항에 있어서, 상기 쇼트펄스 발생기는
디지털 코드 D[(n-1):m]의 m 비트 데이터 D[0]…D[m-1]을 오아 연산하여 그에 따른 연산값을 출력하는 오아게이트;
드레쉬홀드값 V_TH[(2^m-1):1] 중에서 상기 디지털 코드 D[(n-1):m]의 값에 상응되는 하나의 드레쉬홀드값(V_TH')을 선택하여 출력하는 제2멀티플렉서;
지연클럭신호(CLKD)를 충전하는 레플리카회로;
상기 레플리카회로의 충전전압(V_{C_REP})과 상기 제2멀티플렉서로부터 공급되는 상기 드레쉬홀드값(V_TH')을 비교하여 그에 따른 비교결과신호를 출력하는 비교기; 및
상기 오아게이트, 비교기 및 지연클럭신호(CLKD)를 낸드연산하고, 그 낸드연산 결과를 반전시켜 출력하는 클럭신호 발생부;를 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.
제6항에 있어서, 상기 클럭신호 발생부는
상기 오아게이트, 비교기 및 지연클럭신호(CLKD)를 낸드연산하는 낸드게이트 및,
상기 낸드게이트의 출력신호를 반전시켜 출력하는 제6인버터;를 포함하는 것을 특징으로 하는 시간-인터폴레이션 기법을 이용한 디지털-아날로그 변환기.