CN101828233B - 多值存储设备、系统和方法 - Google Patents

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Abstract

本发明提供了数字存储器设备和系统以及操作该数字存储器设备的方法，所述数字存储器设备包括：多值存储器单元(111)，具有平行布置的第一选通晶体管(101)和第二选通晶体管(103)，所述第一选通晶体管和第二选通晶体管分别具有耦合至存储元件(105)的第一节点和第二节点；以及感测电路(113、115)，分别耦合至第一和第二选通晶体管的第三和第四节点，以感测存储器单元(111)的存储电压。在实施例中，第一和第二选通晶体管(101、103)被配置为在不同阈值电压电平处激活。

Description

多值存储设备、系统和方法
技术领域
本公开的实施例涉及电子电路，具体涉及具有包括两个选通晶体管在内的多值存储器单元的数字存储设备。 
背景技术
与典型的动态随机存取存储器(DRAM)不同，多值存储器单元被配置为每个存储器单元存储四个电压电平之一，该四个电压电平与由两比特数据存储来逻辑表示的四个不同数据值(例如二进制值“00”，“01”，“10”或“11”)相对应。相反，典型的DRAM被配置为存储与一比特数据存储(典型地，“1”或“0”)相对应的两个电压电平之一。于1999年12月21日提交的题为“METHODS AND CIRCUITS FORSINGLE MEMORY DYNAMIC CELL MULTIVALUE DATASTORAGE”的美国专利No.6,005,799讨论了能够顺序感测多值存储器单元中所存储的电压的多值动态随机存取存储器(DRAM)设备。在第一步骤感测最高有效位(MSB)或最低有效位(LSB)，在下个步骤感测其他位。这些存储器单元包括选通晶体管和存储元件，例如，电容器。这样的感测仅需要两个感测放大器，但是顺序感测在同时感测上强加了等待时间。 
使用已知技术同时感测多值比特需要四个感测放大器，其中每一个感测放大器并入不同的参考电压来感测所存储的电压。这样的配置包括具有一个选通晶体管和一个耦合至单一比特线的电容器的存储器单元。由于所有四个感测放大器必须使用不同的参考电压，因此这种感测放大器的实现和制造是复杂的。 
附图说明
图1示出了根据各个实施例的耦合至感测逻辑的、具有两个晶体 管和一个电容器的多值存储器单元的功能框图 
图2示出了根据本发明的利用多值存储器单元的存储器阵列的功能框图；以及 
图3示出了适合于实践本发明的实施例的计算机系统。 
具体实施方式
在以下详细描述中，参照构成描述一部分的附图，其中，类似的数字始终表示类似的部件，并在附图中通过示意示出了可以实践本发明的具体实施例。应当理解，在不脱离本发明的范围的前提下，可以使用其他实施例，并且可以进行结构或逻辑的改变。因此，以下详细描述并不意在进行限制，并且本发明的范围由所附权利要求及其等同物限定。 
本发明的实施例包括多值存储器单元，该多值存储器单元包括平行布置的两个选通晶体管和存储元件(例如，电容器)，可以在该电容器上施加四个离散电压或离散电压范围中的任何一个；在实施例中每个电压电平或电压范围可以于由两比特数据(例如，00、01、10或11)表示的不同数据值。选通晶体管的节点可以连接至两个分离的比特线，这两个分离的比特线将存储器单元耦合至包含两个比较电路和解码器在内的感测电路。每个比较器电路可以包含一个或两个感测放大器。在实施例中，在激活耦合至选通晶体管的行线时，三个或四个感测放大器可以利用三个或多个不同的参考电压来确定多值存储器单元的存储电压。在备选实施例中，两对感测电压可以使用相同的两个参考电压来感测存储电压。在这样的实施例中，选通晶体管可以被配置为基于不同的阈值电压而激活，因此使得选通晶体管能够用作感测逻辑的一部分。 
说明书全文提到了许多电压、电压电平以及电压范围。本领域普通技术人员将认识到，这些仅是示例性的，并不意在以限制意义进行阅读，并且实施例不限于任何具体电压、电压电平、电压电平范围，或者电压、电压电平、以及电压电平范围的集合。同样，本领域的普通技术人员将认识到，根据实施例的电路不需要存储或利用，例如精 确的参考、阈值、或存储电压，而可以根据可接受容限仅使用包括所述参考电压的电压范围内的任何电压。这种可接受的容限可以根据工程、设计、制造、环境因素和需求或其他考虑而改变。如说明书全文中所使用的，电压电平可以指代具体电压电平(例如，1V的阈值电压电平)，但意味着以非限制意义进行阅读，包括根据以上所列各种考虑的适当的电压范围。同样，本领域普遍技术人员将认识到，描述为“相同的”元件实际上不需要是相同的，而仅在适合给定应用的容限范围内进行制造。 
图1示出了根据各个实施例的耦合至感测逻辑的、具有两个晶体管和一个电容器的多值存储器单元的功能框图。选通晶体管101和选通晶体管103可以并联布置，其中选通晶体管101的第一节点耦合至存储器元件15，并且选通晶体管103的第二节点耦合至存储器元件105。存储元件105能够存储四个离散电压电平或电压电平范围中的任何一个，在实施例中，这四个离散电压电平或电压电平范围与由两个比特(例如，“00”、“01”、“10”和“11”)表示的四个离散二进制值相对应。实施例不限于被配置精确存储四个电平的存储元件；在实施例中，存储元件205可以被配置为存储三个或多个电平，例如，分别与三比特或四比特二进制数据存储相对应的八个或十六个电平。在实施例中，存储元件205可以是电容器或能够存储电压的其他设备(如，锁存器)。在实施例中，存储元件105可以是能够存储电压和/或电流的任何设备，例如，静态RAM(SRAM)存储器单元。选通晶体管101和103的第三和第四节点可以分别耦合至比特线107和比特线109。这样，选通晶体管101和103加上存储元件105可以构成多值存储器单元111。 
多值存储器单元111可以经由比特线107和109分别耦合至比较电路113和比较电路115。在实施例中，比较电路113可以包括感测放大器117和感测放大器119。在实施例中，比较电路115可以包含感测放大器121和感测放大器123。在备选实施例中，比较电路113或115可以仅包含单一感测放大器。在实施例中，在比较电路113和比较电路115内的感测放大器的组合数目可以总共为三个或更多个感测放大器。在实施例中，在比较电路113和比较电路115内的感测放大器的组合数据可以 总共为四个感测放大器。 
每个选通晶体管101和103可以被配置为：在耦合至该选通晶体管101和103的行线(未示出)被激活时激活。当激活相应行线并且存储元件105的存储电压超过选通晶体管101和103的特定阈值电压时，选通晶体管101和103可以被配置为激活或“开启”存储元件105与比特线107和109之间的电路。在实施例中，选通晶体管101和103的阈值电压可以是相同的。在备选实施例中，选通晶体管101和103的阈值电压可以是不同的。在选通晶体管101和103的阈值电压为不同的实施例中，如以下更详细讨论的，这种阈值电压电平可以被配置为使得选通晶体管101和103可以用作感测逻辑的一部分。 
在第一实施例集合中，101和103的阈值可以是相同的。在这样的实施例中，感测放大器117、119、121、123的参考电压可以被设置为使得它们都彼此不相同。在实施例中，可以仅使用三个感测放大器，每个放大器具有不同的参考电压。在实施例中，可以使用四个感测放大器，其中不超过两个感测放大器具有相同参考电压。感测放大器117、119、121和123可以用作比较电路，以将存储元件105内的存储电压与它们相应的参考电压进行比较。当激活多值存储器单元111的行线(未示出)时，选通晶体管101和103可以被配置为：在存储元件105内存储的电压超过选通晶体管101和103的阈值电压的情况下激活。如果超过这样的阈值电压，则感测电路113和115可以被配置为分别将比特线107和109的电压驱动为存储元件105的存储电压。感测放大器117、119、121和123中的每一个可以被配置为：然后将驱动电压与它们相应的参考电压进行比较，并向解码器125输出比较结果。解码器125可以被配置为分别在数据线127和129上输出所确定的存储二进制值的最高有效位(MSB)和最低有效位(LSB)。 
如果没有超过阈值电压，则可以将比特线107和109驱动为低电压状态，在实施例中，低电压状态可以与在存储元件105内存储的电压电平相对应。如果发生这种情况，则感测放大器117、119、121和123可以被配置为感测分别在比特线107和109上的低电压电平，并向解码器125输出比较结果。如本领域普通技术人员将认识到的，在发生任何以 上操作之前，需要比特线107和109进行预充电。同样在感测到存储元件105内所存储的电压电平时，可以耗尽所存储的电压，并可以需要更新操作。 
表1示出了根据第一实施例集合的各个实施例的感测放大器117、119、121和123的逻辑状态和输出，其中，选通晶体管101和103的阈值电压是相同的。在表1的示例中，逻辑“00”由从0V到＜1V的电压范围表示；逻辑“01”由从1V到＜2V的电压范围表示；逻辑“10”由从2V到＜3V的电压范围表示；以及逻辑“11”由3V或更高的电压范围表示。VREF列指示各个感测放大器的参考电压。VBL行指示在激活耦合至选通晶体管101和103的行线时的比特线107和109的电压。对于该示例，选通晶体管101和103的阈值电压均被设置为1V，使得如果存储元件105内的存储值为1V或更高(与二进制01、10或11相对应)，则在激活行线时，激活(或“开启”)选通晶体管101和103。“二进制”列指示针对与存储元件105内存储的电压相对应的每一个可能的二进制值，在激活选通晶体管之后的比较结果。“二进制”列中的“H”指示比特线电压的比较结果表明VREF＞VBL，而“L”指示比特线电压的比较结果表明VREF≤VBL。本领域普通技术人员将认识到，在不以任何方式背离本发明的实施例的范围的前提下，可以在其他实施例中使用其他电压和电压范围。因此，表1的示例并不意味着以任何方式进行限制，而是意味着仅通过示例来便于理解。 
表1 
  元件   VREF   二进制00   二进制01   二进制01   二进制11
  SA 117   1V   H   L   L   L
  SA 119   2V   H   H   L   L
  SA 121   3V   H   H   H   L
  SA 123   4V   H   H   H   H
  VBL 107   --   0V   1V   2V   3V
  VBL 109   --   0V   1V   2V   3V
如表1的VBL行所见，当选通晶体管101和103的阈值电压相同时，不管存储元件105内的存储值如何，被驱动至比特线107和109的电压可 以是相同的或类似的。在实施例中，解码器125可以将与感测放大器117、119、121和123的“L”或“H”结果相对应的比较电路113和115的输出作为输入，来确定在存储元件105内存储的二进制值。在不同实施例中，“L”和“H”结果可以分别与二进制“0”和二进制“1”相对应，或者分别与二进制“1”和“0”相对应，或与一些其他组合相对应(例如，一些“L”结果可以与二进制“0”相对应，而其他“L”结果可以与二进制值“1”相对应，等等)。 
同样如表1中所见，解码器125可以被配置为使用仅来自三个感测放大器的输出来确定存储的二进制值。例如，如果不使用或省略感测放大器123，则二进制“00”将与三个“H”结果相对应，二进制“01”将与一个“L”结果连同两个“H”结果相对应，二进制“10”将与两个“L”结果连同一个“H”结果相对应，二进制“11”将与三个“L”结果相对应。换言之，在表1的示例中，感测放大器123的输出不必确定在存储元件125内存储的二进制值。然而，在实施例中，可以期望使用四个感测放大器来提供“哑”负载，以平衡电路或使得可以另外确定比较结果是精确的。在实施例中，可以忽略感测放大器123的结果。解码器125的逻辑可以包括本领域已知的任何逻辑元件。 
在第二实施例集合中，选通晶体管101和103的阈值电压可以是不同的。在这样的实施例中，可以设置感测放大器117、119、121和123的参考电压，使得例如感测放大器117和121被配置为利用第一参考电压，并且感测放大器119和123被配置为利用与第一参考电压不同的第二参考电压。在备选实施例中，所有四个感测放大器可以被配置为利用不同的参考电压。在实施例中，至少两个感测放大器可以被配置为利用唯一的参考电压。在实施例中，可以仅利用三个感测放大器，其中每个放大器具有不同的参考电压。感测放大器117、119、121和123可以被配置为用作比较电路，以将在存储元件105内的存储值与它们相应的参考电压进行比较。当激活行线(未示出)时，选通晶体管101和103可以被配置为：在存储元件105内存储的电压超过每个选通晶体管的阈值电压的情况下，基于行线激活而激活(或“开启”)。如果超过这样的阈值电压，感测电路113和115可以被配置为将比特线107和109 的电压分别驱动至存储元件105的存储电压。感测放大器117、119、121和123中的每一个然后可以被配置为：将驱动电压与它们相应的参考电压进行比较，并向解码器125输出比较结果。解码器125可以被配置为分别在数据线127和129上输出存储的二进制数据的最高有效位(MSB)和最低有效位(LSB)。 
如果不超过选通晶体管107和/或109中任一个的阈值电压，则可以将比特线107和109中其相应选通晶体管阈值电压没有被超过的那个比特线驱动至低电压状态，该低电压状态可以对应于或可以不对应于在存储元件105内存储的电压电平。本领域普通技术人员将认识到，在发生任何以上操作之前，需要对比特线107和109进行预充电。同样，在感测到存储元件105内存储的电压电平时，可以耗尽存储的电压，并可以需要更新操作。 
表2示出了根据第二实施例集合的各个实施例的感测放大器117、119、121和123的逻辑状态和输出，其中，选通晶体管101和103的阈值电压是不同的。如同表1的示例，逻辑“00”由从0V到＜1V的电压范围表示；逻辑“01”由从1V到＜2V的电压范围表示；逻辑“10”由从2V到＜3V的电压范围表示；以及逻辑“11”由3V或更高的电压范围表示。VREF列指示各个感测放大器的参考电压。VBL行指示在激活耦合至选通晶体管101和103的行线时比特线107和109的电压。对于该示例，将选通晶体管101的阈值电压设置为1V，并将选通晶体管103的阈值电压设置为2V。“二进制”列指示针对与在存储元件105内存储的电压相对应的每一个可能的二进制值，在激活选通晶体管之后的比较结果。如同表1，“H”指示比特线电压的比较结果表明VREF＞VBL，而“L”指示比特线电压的比较结果表明VREF≤VBL。本领域普通技术人员将认识到，在不背离本发明的实施例的范围的前提下，可以使用其他电压和电压范围。因此，表2的示例并不意味着以任何方式进行限制，而是意味着仅通过示例来便于理解。 
表2
  元件   VREF   二进制00   二进制01   二进制01   二进制11
  SA 117   1V   H   L   L   L
  SA 119   3V   H   H   H   L
  SA 121   1V   H   H   L   L
  SA 123   3V   H   H   H   L
  VBL 107   --   0V   1V   2V   3V
  VBL 109   --   0V   0V   2V   3V
如表2所见，当选通晶体管101和103的阈值电压不同时，被驱动至比特线107和109的电压可以不始终对于每个存储值是相同的。在这方面具体参考表2的示例的“二进制01”列。在实施例中，解码器125可以被配置为将感测放大器117、119、121和123的“L”或“H”结果作为输入，以确定在存储元件15内存储的二进制值。在各个实施例中，“L”和“H”结果可以分别与二进制“0”和二进制“1”相对应，或者分别与二进制“1”和二进制“0”相对应，或者与一些其他组合相对应(例如，一些“L”结果可以与“0”相对应，而其他“L”结果可以与“1”值相对应，等等)。 
见表2的示例，可以看出在选通晶体管101和103的阈值电压不同的本发明第二实施例集合中，感测放大器117和121可以使用第一参考电压，感测放大器119和123可以使用第二参考电压。因此，比较电路113和115可以具有相同或类似设计，在实施例中，该相同或类似设计容易实现和/或制造这样的设备。可以设置选通晶体管101和103的阈值电压电平，使得它们在本质上用作感测逻辑的一部分，从而允许比较电路113和115相同的或近似相同。例如，参照表2的“二进制01”列，即使SA 117和SA 121利用相同参考电压(1V)，但由于在激活行线时将VBL 107驱动至1V和＜2V之间的电压而将VBL 109驱动至小于1V的电压，因此比较结果是不同的。这是由于选通晶体管101具有1V的阈值电压，而选通晶体管103具有2V的阈值电压。因此，在激活行线时，仅激活或“开启”选通晶体管101，并且该选通晶体管101将存储值(1V至＜2V)驱动至比特线107。即使存储元件105内的存储值可以在1V和 ＜2V之间，也不可以激活选通晶体管103，并且可以将比特线109驱动至小于1V的电压电平。因此，具有2V参考电压的感测放大器不需要完全感测存储的电压电平。 
同样如表2所见，解码器125可以被配置为：仅使用来自三个感测放大器的输出来确定存储的二进制值。例如，如果不使用或省略感测放大器123，则二进制“00”将与三个“H”结果相对应，二进制“01”将与一个“L”结果连同两个“H”结果相对应，二进制“10”将与两个“L”结果连同一个“H”结果相对应，以及二进制“11”将与三个“L”结果相对应。换言之，在表2的示例中，感测放大器123的输出可以不必确定在存储元件125内存储的二进制值。然而，在实施例中，可以期望使用第四感测放大器来提供“哑”负载，以平衡电路或使得可以另外确定比较结果是精确的。在实施例中，可以忽略感测放大器123或一些其他感测放大器的结果。 
如上所述，表1和2中的示例仅是示例性的，并仅意在通过示例来便于理解本发明。这些示例并不意在以任何方式进行限制，并且本领域普通技术人员将认识到，在不背离本发明的各个实施例的范围的前提下，能够给出其他示例。 
图2示出了根据本发明的利用多值存储器单元的存储器阵列的功能框图。多值存储器设备200可以包括多个多值存储器单元201，例如，图1的多值存储器单元。每个多值存储器单元201可以经由多个行线205附着至行解码器203。每个多值存储器单元201可以经由多个比特线207之一耦合至比较电路209，并经由多个比特线213之一耦合至比较电路211。列解码器215还可以耦合至比较电路211和/或209。预充电电路(未示出)也可以耦合至比特线213和比特线207，并在实施例中可以并入比较电路211和/或209内。 
地址/命令/控制电路217可以被配置为：接收命令，以从内部存储器控制器或外部存储器控制器(未示出)所给出的相应地址读取数据值或向该地址写入数据值。地址/命令/控制电路217可以被配置为：全部或部分对接收到的地址进行解码，并将接收到的地址的行部分和列部分分别传递至行解码器203和列解码器215。行解码器203可以被配置 为激活与接收到的地址的行部分相对应的行线205之一，列解码器215可以被配置为引起对与接收到的地址的列部分相对应的比特线207和213进行感测。如参照图1所述，感测电路211和209可以被配置为：向解码器219输出驱动的比特线电压与各个参考电压的比较结果。解码器219可以被配置为：对比较结果进行解码，以确定与接收到的地址相对应的在多值存储器单元201内存储的二进制值。 
图3示出了适合实践本发明的实施例的计算机系统。如所示，计算系统/设备300可以包括一个或多个处理器302以及系统存储器304(例如，图2和/或图1的多值存储器设备)。此外，计算系统/设备300可以包括大容量存储设备306(例如，磁盘、硬盘、CDROM等)、输入/输出设备308(例如，键盘、光标控制等)以及通信接口310(例如，网络接口卡、调制解调器等)。这些元件可以经由系统总线312彼此耦合，该系统总线312可以表示一个或多个总线。在多总线的情况下，这些总线可以通过一个或多个总线桥(未示出)来桥接。最后，可以提供利用本发明的一些或全部示教而体现的控制器314，该控制器314被配置为操作存储器304。在实施例中，根据本发明的各个实施例，控制器314可以被配置为向存储器304发出读(READ)和写(WRITE)访问命令，并且还向存储器304发出预充电命令。在备选实施例中，存储器304可以包括用于执行控制器314的一些或所有功能的控制器(未示出)。在实施例中，可以在存储器304内有效实现控制器314的一些或所有功能。在实施例中，可以通过使用存储器304内的模式寄存器来执行这样的功能。仅作为示例，在实施例中，可以使用模式寄存器将模式设置为使得在循环的开始处发生预充电，或将模式设置为使得在循环的结束处发生预充电。 
除了本发明的各个实施例的教导以外，计算机系统/设备300的每个元件可以执行其本领域公知的传统功能。具体地，可以采用系统存储器304和大容量存储器306来存储实现一个或多个软件应用的编程指令的工作拷贝和永久拷贝。 
尽管图3示出了计算机系统，但本领域普通技术人员将认识到，可以使用利用DRAM或其他类型数字存储器的其他设备来实践本发明 的实施例，其他设备例如但不限于，移动电话、个人数字助理(PDA)、游戏设备、高清电视(HDTV)设备、电器、网络设备、数字音乐播放器、膝上型计算机、便携式电子设备、电话、以及本领域公知的其他设备。L 
在各个实施例中，先前描述的存储器单元是在集成电路中体现的。使用多种硬件设计语言(例如，但不限于VHDL或Verilog)中的任何一种来描述集成电路。编译后的设计可以以多种数据格式(例如但不限于GDS或GDS II)中的任一种数据格式来存储。可以将源和/或编译后的设计存储在多种介质(例如但不限于DVD)中的任何一种介质上。 
尽管本文出于描述优选实施例的目的示意和描述了具体实施例，但本领域普通技术人员将认识到，在不背离本发明的范围的前提下，可以用各种备选和/或等同实现方式来替代所示和所描述的具体实施例。同样，本领域技术人员将容易认识到，可以在非常广泛的实施例中实现本发明。本申请意在覆盖这里讨论的实施例的任何改变或变型。 

Claims (21)

1.一种多值存储设备，包括：
多值存储器单元，包括第一选通晶体管、第二选通晶体管和存储元件，其中所述存储元件的一端分别耦合至所述第一选通晶体管的第一节点和第二选通晶体管的第二节点；
第一比特线，耦合至第一选通晶体管的第三节点；
第二比特线，耦合至第二选通晶体管的第四节点；以及
感测电路，具有分别耦合至第一和第二选通晶体管的第三和第四节点的第一和第二比较电路，其中第一比较电路包括第一感测放大器和第二感测放大器，
第一感测放大器被配置为：将驱动至第一比特线的第一比特线电压与第一参考电压进行比较；
第二感测放大器被配置为：将第一比特线电压与第二参考电压进行比较，其中所述第一参考电压和所述第二参考电压不同；以及
第二比较电路包括第三感测放大器，所述第三感测放大器被配置为将驱动至第二比特线的第二比特线电压与第三参考电压进行比较。
2.根据权利要求1所述的设备，其中，所述设备还包括耦合至第一和第二比较电路的解码器，所述解码器被配置为对第一和第二比较电路的输出进行解码，以确定存储元件的存储电压电平。
3.根据权利要求2所述的设备，其中，第一比较电路耦合至第一比特线，以及第二比较电路耦合至第二比特线。
4.根据权利要求2所述的设备，其中，第一和第二感测放大器耦合至第一比特线，以及第三感测放大器耦合至第二比特线。
5.根据权利要求1所述的设备，其中，感测电路还包括：耦合至第二比特线的第四感测放大器，所述第四感测放大器被配置为将第二比特线电压与第四参考电压进行比较。
6.根据权利要求4所述的设备，其中，第一选通晶体管具有第一阈值电压电平，第二选通晶体管具有第二阈值电压电平。
7.根据权利要求6所述的设备，其中，第一参考电压和第三参考电压相同，第一阈值电压电平和第二阈值电压电平不同。
8.根据权利要求6所述的设备，其中，第一参考电压和第三参考电压不同，第一阈值电压电平和第二阈值电压电平相同。
9.一种检测存储在多值存储器单元中的多个数据比特的方法，所述多值存储器单元具有存储元件和第一和第二选通晶体管，第一和第二选通晶体管分别具有耦合至存储元件的一端的第一节点和第二节点，所述方法包括：
通过耦合到多值存储器单元的第一选通晶体管和多值存储器单元的第二选通晶体管的行线，来激活多值存储器单元的第一选通晶体管和多值存储器单元的第二选通晶体管，其中，第一选通晶体管的第三节点耦合至第一比特线，第二选通晶体管的第四节点耦合至第二比特线；以及
感测电路具有分别耦合至第一和第二选通晶体管的第三和第四节点的第一比较电路和第二比较电路，其中利用第一比较电路中的第一感测放大器将第一参考电压与第一比特线的第一比特线电压进行比较；
感测电路利用第一比较电路中的第二感测放大器将第二参考电压与第一比特线电压进行比较；以及
感测电路利用第二比较电路中的第三感测放大器将第三参考电压与第二比特线的第二比特线电压进行比较，其中所述第一参考电压和所述第二参考电压不同。
10.根据权利要求9所述的方法，其中，第一、第二和第三参考电压彼此不同。
11.根据权利要求10所述的方法，还包括：通过耦合至第一和第二比较电路的解码器，对第一和第二比较电路的输出进行解码，以确定所述多个数据比特。
12.根据权利要求9所述的方法，其中，第二比较电路还包括第四感测放大器，由第二比较电路执行的所述比较还包括：第四感测放大器将第二比特线电压与第四参考电压进行比较。
13.根据权利要求9所述的方法，其中，第一选通晶体管具有第一阈值电压电平，第二选通晶体管具有第二阈值电压电平，第一参考电压和第三参考电压相同，第一阈值电压和第二阈值电压不同。
14.根据权利要求9所述的方法，其中，第一选通晶体管具有第一阈值电压电平，第二选通晶体管具有第二阈值电压电平，第一参考电压和第三参考电压不同，第一阈值电压和第二阈值电压相同。
15.一种多值存储系统，包括：
数字存储器设备，包括：
多个多值存储器单元，至少一个多值存储器单元包括第一选通晶体管、第二选通晶体管和存储元件，其中所述存储元件的一端分别耦合至所述第一选通晶体管的第一节点和第二选通晶体管的第二节点；第一比特线，耦合至第一选通晶体管的第三节点；第二比特线，耦合至第二选通晶体管的第四节点；以及感测电路，具有分别耦合至第一和第二选通晶体管的第三和第四节点的第一和第二比较电路，
其中第一比较电路包括第一感测放大器和第二感测放大器，其中所述第一感测放大器被配置为：将驱动至第一比特线的第一比特线电压与第一参考电压进行比较；第二感测放大器被配置为将第一比特线电压与第二参考电压进行比较，其中所述第一参考电压和所述第二参考电压不同；以及
第二比较电路包括第三感测放大器，所述第三感测放大器被配置为将驱动至第二比特线的第二比特线电压与第三参考电压进行比较；以及
存储器控制器，耦合至数字存储器设备，并被配置为从数字存储器设备中读取数据和向存储器设备写入数据。
16.根据权利要求15所述的系统，其中，所述系统还包括耦合至感测电路的第一和第二比较电路的解码器，其中所述解码器被配置为对感测电路的第一比较电路和第二比较电路的输出进行解码，以确定存储元件的存储电压电平。
17.根据权利要求16所述的系统，其中，感测电路包括：耦合至第一比特线的第一和第二感测放大器，以及耦合至第二比特线的第三感测放大器，其中，第一和第二感测放大器被配置为将存储电压分别与第一和第二参考电压进行比较，第三感测放大器被配置为将存储电压与第三参考电压进行比较。
18.根据权利要求15所述的系统，其中，第一选通晶体管具有第一阈值电压电平，第二选通晶体管具有第二阈值电压电平，第一阈值电压电平与第二阈值电压电平不同，第一参考电压和第三参考电压相同。
19.根据权利要求15所述的系统，其中，第一选通晶体管具有第一阈值电压电平，第二选通晶体管具有第二阈值电压电平，第一阈值电压电平与第二阈值电压电平相同，第一参考电压和第三参考电压不同。
20.一种多值存储设备，包括：
用于激活多值存储器单元的第一和第二选通晶体管的装置，其中，所述第一和第二选通晶体管分别具有耦合至多值存储器单元的存储元件的一端的第一节点和第二节点，其中，第一选通晶体管的第三节点耦合至第一比特线，第二选通晶体管的第四节点耦合至第二比特线；以及
用于感测存储元件中存储的存储电压电平的装置，所述用于感测的装置包括第一装置，
所述第一装置包括：第一感测放大器，用于将第一参考电压与第一比特线的第一比特线电压进行比较；第二感测放大器，用于将第二参考电压与第一比特线电压进行比较，其中第一参考电压和第二参考电压不同；以及
所述第一装置还包括第二装置，所述第二装置包括第三感测放大器，用于将第三参考电压与第二比特线的第二比特线电压进行比较；
其中，第一装置和第二装置分别与第一和第二选通晶体管的第三和第四节点相连。
21.根据权利要求20所述的设备，还包括：用于对所述用于感测的装置的输出进行解码，以确定与存储在存储元件中的存储电压电平相对应的二进制值的装置。
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