KR101196079B1 - ２개의 게이팅 트랜지스터들을 갖춘 다중값 메모리 저장 장치 - Google Patents

２개의 게이팅 트랜지스터들을 갖춘 다중값 메모리 저장 장치 Download PDF

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모한 지알 라오
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에스. 아쿠아 세미컨덕터 엘엘씨
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Abstract

병렬로 배치되고 저장 구성요소(105)에 각각 연결된 제1 노드 및 제2 노드를 갖는, 제1 게이팅 트랜지스터(101) 및 제2 게이팅 트랜지스터(103)를 갖춘 다중값 메모리 셀(111)과, 상기 다중값 메모리 셀(111)의 저장된 전압을 감지하기 위해 상기 제1 게이팅 트랜지스터 및 상기 제2 게이팅 트랜지스터의 제3 노드 및 제4 노드에 각각 연결된 감지 회로(113, 115)를 포함하는 디지털 메모리 디바이스를 동작시키는 방법은 물론, 디지털 메모리 디바이스와 시스템이 제공된다. 실시예에서, 제1 게이팅 트랜지스터(101) 및 제2 게이팅 트랜지스터(103)는 상이한 문턱값 전압 레벨에서 활성화하도록 구성된다.

Description

２개의 게이팅 트랜지스터들을 갖춘 다중값 메모리 저장 장치{MULTIVALUE MEMORY STORAGE WITH TWO GATING TRANSISTORS}
본 발명에 개시된 실시예들은 전자 회로에 관한 것으로, 특히, 2개의 게이팅 트랜지스터들을 포함하는 다중값 메모리 셀들을 갖춘 디지털 메모리 디바이스에 관한 것이다.
일반적인 동적 임의 접근 메모리(DRAM)와는 달리, 다중값 메모리 셀들은 (이진 값 "00", "01", "10", "11"과 같은) 2 비트 저장 데이터에 의해 논리적으로 표현되는 4개의 상이한 데이터 값에 대응하는 메모리 셀 당 4개의 전압 레벨들 중 하나의 전압 레벨을 저장하도록 구성된다. 이와 대조적으로, 일반적인 DRAM은, (일반적으로 "1" 또는 "0" 중 어느 하나인) 1 비트 저장 데이터에 대응하는 2 전압 레벨들 중 하나의 전압 레벨을 저장하도록 구성된다. 1999년 12월 21일 특허허여되고 발명의 명칭이 "METHODS AND CIRCUITS FOR SINGLE MEMORY DYNAMIC CELL MULTIVALUE DATA STORAGE"인 미국 특허 제6,005,799호는, 다중값 메모리 셀에서 저장된 전압을 순차적으로 감지할 수 있는 다중값 동적 임의 접근 메모리(DRAM) 디바이스를 논의한다. 최상위 비트(most significant bit; MSB) 또는 최하위 비트(least significant bit; LSB) 중 어느 하나의 비트는 제1 단계에서 감지되고, 다른 하나의 비트는 다음 단계에서 감지된다. 이러한 메모리 셀들은 커패시터와 같은 저장 구성요소와 게이팅 트랜지스터를 포함한다. 이와 같은 감지는 단지 2개의 감지 증폭기만을 요구하지만, 순차적 감지는 동시 감지에 비해 레이턴시를 부과한다.
공지된 기술들을 이용하여 다중값 비트들을 동시 감지하는 것은 4개의 감지 증폭기를 요구하고, 각각의 감지 증폭기는 저장된 전압을 감지하기 위해 상이한 기준 전압을 포함한다. 이와 같은 구성은 단일 비트 라인에 연결된 하나의 게이팅 트랜지스터와 하나의 커패시터를 갖춘 메모리 셀을 포함한다. 4개의 감지 증폭기들 모두는 상이한 기준 전압을 이용하기 때문에, 이와 같은 감지 증폭기들의 구현 및 제조는 복잡하다.
하기의 상세한 설명에서, 본 발명의 일부를 형성하는 첨부 도면에 대해 설명되고 여기서 유사한 도면 참조부호는 본원의 전체에 걸쳐 유사한 부분을 지정하며, 본 발명이 실시될 수 있는, 특정한 실시예가 실례로서 예시되어 있다. 기타 실시예들도 이용될 수 있고 구조적 또는 논리적 변경도 본 발명의 범위로부터 벗어나지 않고 행해질 수 있음을 유의해야 한다. 그러므로, 하기의 상세한 설명은 한정적인 것으로 간주되어선 안되며, 본 발명의 범위는 첨부된 특허청구의 범위 및 그 등가물에 의해 정의되어야 한다.
본 발명의 실시예들은 커패시터와 같은 저장 구성요소 및 병렬로 배치된 2개의 게이팅 트랜지스터들을 포함하는 다중값 메모리 셀을 포함하고, 여기에 4개의 이산 전압들 또는 이산 전압 범위들 중 임의의 하나가 각인될 수 있다; 각각의 전압 레벨 또는 전압의 범위는 실시예에서 (00, 01, 10, 또는 11과 같은) 2 비트 데이터로 표현되는 상이한 데이터 값에 대응할 수 있다. 게이팅 트랜지스터들의 노드들은 2개의 비교 회로 및 복호기를 포함하는 감지 회로에 메모리 셀을 연결시키는 2개의 개별 비트 라인에 접속할 수 있다. 각각의 비교 회로는 1개 또는 2개의 감지 증폭기를 포함할 수 있다. 실시예들에서, 3개 또는 4개의 감지 증폭기들은 게이팅 트랜지스터들에 연결된 행 라인의 활성화 시에 다중값 메모리 셀의 저장된 전압을 결정하기 위해 3개 이상의 별개의 기준 전압을 이용할 수 있다. 대안적인 실시예들에서, 쌍을 이루는 감지 증폭기들 모두는 저장된 전압을 감지하기 위한 동일한 2개의 기준 전압을 이용할 수 있다. 이와 같은 실시예들에서, 게이팅 트랜지스터들은 상이한 문턱값 전압으로 활성화되도록 구성될 수 있어서, 게이팅 트랜지스터들이 감지 로직 회로의 일부분으로서 작동하는 것이 가능하다.
본 발명에 따르면, 2개의 게이팅 트랜지스터들을 포함하는 다중값 메모리 셀들을 갖춘 디지털 메모리 디바이스를 이용하여 다중값 비트들을 동시 감지할 수 있다.
도 1은 다양한 실시예들에 따른 감지 논리 회로에 연결된 2개의 트랜지스터 및 1개의 커패시터로 구성된 다중값 메모리 셀의 기능적 블록도를 도시한다.
도 2는 본 발명에 따른 다중값 메모리 셀을 이용하는 메모리 어레이의 기능적 블록도를 도시한다.
도 3은 본 발명의 실시예들을 실시하는데 적합한 컴퓨터 시스템을 도시한다.
수많은 전압들, 전압 레벨들, 및 전압의 범위들이 본 명세서 전반에 걸쳐 언급된다. 당업자는 이것들은 오직 예시적인 것이며, 제한적인 것으로 판독되는 것을 의미하는 것이 아니고, 실시예들은 임의의 특정한 전압, 전압 레벨, 전압 레벨의 범위, 또는 전압의 세트, 전압 레벨의 세트, 전압 레벨의 범위의 세트로 한정되지 않음을 인지할 것이다. 또한, 당업자는 실시예들에 따른 회로가, 예를 들어 정확한 기준, 문턱값, 또는 저장 전압을 저장하거나 이용하는 것이 아니라 허용공차에 따라, 언급된 기준 전압을 포함하는 전압의 범위 내의 임의의 전압을 단지 이용하는 것임을 인지할 것이다. 이와 같은 허용공차는, 공학기술, 설계, 제조, 환경 요인들 및 요건들 또는 다른 고려사항에 따라 달라질 수 있다. 명세서 전반에 걸쳐서 이용되는 바와 같이, 전압 레벨이란 특정한 전압 레벨(예를 들어, 1V의 문턱값 전압 레벨)을 말하는 것이지만, 앞서 진술된 다양한 고려사항에 따라, 적절한 전력의 범위를 포함하는 비제한적인 것으로 판독되는 것을 의미한다. 또한, 당업자는, "동일"한 것으로서 기술된 구성요소들이 실제로는 동일하지 않고, 주어진 응용에 적합한 허용공차 내에서 단지 제조되는 것임을 이해할 것이다.
도 1은 다양한 실시예들에 따른 감지 논리 회로에 연결된 2개의 트랜지스터 및 1개의 커패시터로 구성된 다중값 메모리 셀의 기능적 블록도를 도시한다. 게이팅 트랜지스터(101) 및 게이팅 트랜지스터(103)는, 저장 구성요소(105)에 연결된 게이팅 트랜지스터(101)의 제1 노드 및 저장 구성요소(105)에 연결된 게이팅 트랜지스터(103)의 제2 노드와 병렬 배치될 수 있다. 저장 구성요소(105)는 예를 들어 실시예에서 "00", "01", "10", 및 "11"과 같은 2 비트로서 논리적으로 표현되는 4개의 이산 이진 값에 대응하는 4개의 이산 전압 레벨 또는 전압 레벨의 범위들 중 임의의 하나를 저장하는 것이 가능하다. 실시예들은 정확하게 4개의 레벨을 저장하도록 구성된 저장 구성요소로 한정되지 않는다; 실시예들에서, 저장 구성요소(205)는 예를 들어 3 비트 또는 4 비트의 이진 데이터 저장에 각각 대응하는 8개의 레벨 또는 16개의 레벨과 같은, 3개 이상의 레벨들을 저장하도록 구성될 수 있다. 실시예들에서, 저장 구성요소(105)는 커패시터 또는, 래치와 같은 전압을 저장할 수 있는 기타 디바이스일 수 있다. 실시예들에서, 저장 구성요소(105)는 예를 들어, 정적 RAM(SRAM) 메모리 셀과 같은 전압 및/또는 전류를 저장할 수 있는 임의의 디바이스일 수 있다. 게이팅 트랜지스터들(101 및 103)의 제3 노드 및 제4 노드는 각각 비트 라인(107) 및 비트 라인(109)에 연결될 수 있다. 이런 식으로, 게이팅 트랜지스터들(101 및 103)과 저장 구성요소(105)는 다중값 메모리 셀(111)을 구성할 수 있다.
다중값 메모리 셀(111)은 비트 라인들(107 및 109)을 통해 비교 회로(113) 및 비교 회로(115)에 각각 연결될 수 있다. 비교 회로(113)는, 실시예들에서, 감지 증폭기(117) 및 감지 증폭기(119)를 포함할 수 있다. 비교 회로(115)는, 실시예들에서, 감지 증폭기(121) 및 감지 증폭기(123)를 포함할 수 있다. 대안적인 실시예들에서, 비교 회로(113) 또는 비교 회로(115) 중 어느 하나는 단 하나의 감지 증폭기를 포함할 수 있다. 실시예들에서, 비교 회로(113)와 비교 회로(115) 양자 내의 감지 증폭기들의 결합된 수는 총 3개 이상일 수 있다. 실시예들에서, 비교 회로(113)와 비교 회로(115) 양자 내의 감지 증폭기들의 결합된 수는 총 4개일 수 있다.
게이팅 트랜지스터들(101 및 103)은, 이들에 연결된 행 라인(도시되지 않음)이 행 복호기(도시되지 않음)에 의해 활성화될 때 활성화되도록 각각 구성될 수 있다. 게이팅 트랜지스터들(101 및 103)은, 대응하는 행 라인 모두가 활성화되고, 저장 구성요소(105)에 저장된 전압이 게이팅 트랜지스터들(101 및 103)의 특정한 문턱값 전압을 초과할 때, 저장 구성요소(105)와 비트 라인들(107 및 109) 사이의 회로를 활성화하거나, "개방"하도록 구성될 수 있다. 실시예들에서, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은 동일할 수 있다. 대안적인 실시예들에서, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은 상이할 수 있다. 게이팅 트랜지스터들(101 및 103)의 문턱값 전압이 상이한 경우의 실시예들에서, 이와 같은 문턱값 전압 레벨은 게이팅 트랜지스터들(101 및 103)이 이하에 더욱 상세하게 기술되는 바와 같은 감지 논리 회로의 일부로서 작동할 수 있도록 구성될 수 있다.
실시예들의 제1 세트에서, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은 동일할 수 있다. 이와 같은 실시예들에서, 감지 증폭기들(117, 119, 121 및 123)의 기준 전압들은 이들이 서로 모두 상이하게 되도록 설정될 수 있다. 실시예들에서, 각각이 상이한 기준 전압을 갖는 오직 3개의 감지 증폭기들만이 이용될 수 있다. 실시예들에서, 4개의 감지 증폭기들이 이용될 수 있고, 이들 중 오직 2개만이 동일한 기준 전압을 갖는다. 감지 증폭기들(117, 119, 121 및 123)은 저장 구성요소(105) 내의 저장된 전압을 자신의 각각의 기준 전압에 비교하기 위해 비교 회로로서 작동할 수 있다. 다중값 메모리 셀(111)의 행 라인(도시되지 않음)이 활성화될 때, 게이팅 트랜지스터들(101 및 103)은, 이 게이팅 트랜지스터들(101 및 103)의 문턱값 전압이 저장 구성요소(105) 내에 저장된 전압에 의해 초과되면 활성화하도록 구성될 수 있다. 이와 같은 문턱값 전압이 초과되면, 비교 회로들(113 및 115)은 저장 구성요소(105)의 저장된 전압으로 비트 라인(107 및 109)의 전압을 각각 구동시키도록 구성될 수 있다. 감지 증폭기들(117, 119, 121 및 123) 각각은 구동된 전압을 자신의 각각의 기준 전압과 비교하고, 복호기(125)에 비교의 결과를 출력하도록 구성될 수 있다. 복호기(125)는 결정된 저장 이진 값의 최상위 비트(MSB) 및 최하위 비트(LSB)를 각각 데이터 라인(127 및 129)에 출력하도록 구성될 수 있다.
문턱값 전압이 초과되지 않으면, 비트 라인들(107 및 109)은 저 전압 상태로 구동될 수 있고, 실시예들에서, 이것은 저장 구성요소(105) 내에 저장된 전압 레벨에 대응할 수 있다. 이것이 발생하면, 감지 증폭기들(117, 119, 121, 및 123)은 비트 라인들(107 및 109) 상의 저전압 레벨을 각각 감지하고 복호기(125)에 비교의 결과를 출력하도록 구성될 수 있다. 당업자라면 이해할 수 있는 바와 같이, 비트 라인들(107 및 109)은 상기 동작들 중 임의의 동작이 발생하기 전에 프리차지(precharge)될 필요가 있다. 또한, 저장 구성요소(105) 내의 저장된 전압 레벨을 감지하면, 저장된 전압은 격감(deplete)될 수 있고 리프레시(refresh) 동작이 요구될 수 있다.
표 1은 제1 세트의 실시예들 중 다양한 실시예들에 따른 감지 증폭기들(117, 119, 121, 및 123)의 논리 상태 및 출력을 도시하고, 여기서 게이팅 트랜지스터(101 및 103)의 문턱값 전압은 동일하다. 표 1의 예에서, 논리값 "00"은 0V에서부터 <1V의 전압의 범위로 표현되고; 논리값 "01"은 1V에서부터 <2V의 전압의 범위로 표현되고; 논리값 "10"은 2V에서부터 <3V의 전압의 범위로 표현되고; 논리값 "11"은 3V 또는 그 이상의 전압의 범위로 표현된다. VREF 열은 다양한 감지 증폭기들의 기준 전압을 표시한다. VBL 행은 게이팅 트랜지스터들(101 및 103)에 연결된 행 라인의 활성화 시에 비트 라인들(107 및 109)의 전압을 표시한다. 이 예에서, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은, 저장 구성요소(105) 내의 저장된 값이 1V 또는 그 이상이면(이진 01, 10 또는 11 중 하나에 대응함), 게이팅 트랜지스터들(101 및 103) 모두가 행 라인의 활성화 시에 활성화되도록(또는 "개방"되도록) 모두 1V로 설정된다. "이진" 열은 저장 구성요소(105) 내에 저장된 전압에 대응하는 가능한 이진 값의 각각에 대한 게이팅 트랜지스터들의 활성화 후에 비교의 결과를 표시한다. "이진" 열의 "H"는 비트 라인 전압의 비교 결과가 VREF > VBL임을 표시하고, "L"은 비트 라인 전압의 비교 결과가 VREF ≤ VBL임을 표시한다. 당업자는 다른 전압 및 전압의 범위가 본 발명의 실시예들의 범위로부터 벗어나지 않고 다른 실시예들에서 임의의 방식으로 이용될 수 있음을 인지할 것이다. 따라서, 표 1의 예는 어떠한 방식으로든 제한적이라는 것을 의미하는 것이 아니고, 오직 예로서 용이하게 이해하기 위한 것이다.
구성요소 VREF 이진 00 이진 01 이진 10 이진 11
SA 117 1V H L L L
SA 119 2V H H L L
SA 121 3V H H H L
SA 123 4V H H H H
VBL 107 -- 0V 1V 2V 3V
VBL 109 -- 0V 1V 2V 3V
표 1의 VBL 행에서 볼 수 있듯이, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압이 동일할 때, 비트 라인들(107 및 109)에 구동되는 전압들은 저장 구성요소(105) 내의 저장된 값에 상관없이 동일하거나 유사할 수 있다. 실시예들에서, 복호기(125)는 저장 구성요소(105) 내에 저장된 이진 값을 결정하기 위해서 감지 증폭기들(117, 119, 121, 및 123)의 "L" 또는 "H" 결과에 대응하는 비교 회로들(113 및 115)의 출력을 입력으로서 취할 수 있다. 상이한 실시예들에서, "L" 및 "H" 결과는 이진 "0" 및 이진 "1"에 각각 대응하거나, 이진 "1" 및 이진 "0"에 각각 대응하거나, 일부 다른 조합(예를 들어, 어떤 "L" 결과가 이진 "0"에 대응하면 다른 "L" 결과는 이진 "1" 값에 대응할 수 있다)에 대응할 수 있다.
또한 표 1에서 볼 수 있듯이, 복호기(125)는 오직 3개의 감지 증폭기들로부터의 출력을 이용하여 저장된 이진 값을 결정하도록 구성될 수 있다. 예를 들어, 감지 증폭기(123)가 이용되지 않거나 무시되면, 이진 "00"은 3개의 "H" 결과에 대응하고, 이진 "01"은 2개의 "H" 결과를 동반하는 1개의 "L" 결과에 대응하고, 이진 "10"은 1개의 "H" 결과를 동반하는 2개의 "L" 결과에 대응하고, 이진 "11"은 3개의 "L" 결과에 대응한다. 다시 말하면, 표 1의 예에서, 감지 증폭기(123)의 출력은 저장 구성요소(125) 내에 저장된 이진 값을 결정하는데 반드시 필요한 것이 아니다. 그러나, 실시예들에서, "더미" 로드를 제공하여 회로의 균형을 유지하기 위해 또는 비교의 결과가 정확하다는 부가적인 확실성을 제공하기 위해, 4개의 감지 증폭기들을 이용하는 것이 바람직하다. 실시예들에서, 감지 증폭기(123)의 결과는 무시될 수 있다. 복호기(125)의 논리 회로는 당업계에 공지된 임의의 논리 회로 구성요소를 포함할 수 있다.
실시예들의 제2 세트에서, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은 상이할 수 있다. 이와 같은 실시예들에서, 감지 증폭기들(117, 119, 121 및 123)의 기준 전압은, 예를 들어, 감지 증폭기들(117 및 121)이 제1 기준 전압을 이용하도록 구성되고, 감지 증폭기들(119 및 123)이 제1 기준 전압과는 상이한 제2 기준 전압을 이용하도록 구성되는 식으로 설정될 수 있다. 대안적인 실시예들에서, 4개의 감지 증폭기들 모두는 상이한 기준 전압을 이용하도록 구성될 수 있다. 실시예들에서, 감지 증폭기들 중 적어도 2개가 고유한 기준 전압을 이용하도록 구성될 수 있다. 실시예들에서, 오직 3개의 감지 증폭기들만이 이용될 수 있고, 각각은 상이한 기준 전압을 갖는다. 감지 증폭기들(117, 119, 121 및 123)은 저장 구성요소(105) 내의 저장된 전압을 자신의 각각의 기준 전압과 비교하기 위해 비교 회로로서 작동하도록 구성될 수 있다. 행 라인(도시되지 않음)이 활성화될 때, 게이팅 트랜지스터들(101 및 103)은, 각각의 게이팅 트랜지스터의 문턱값 전압이 저장 구성요소(105) 내에 저장된 전압에 의해 초과되면 행 라인 활성화 시에 활성화하도록(또는 "개방"되도록) 구성될 수 있다. 이와 같은 문턱값 전압이 초과되면, 비교 회로들(113 및 115)은 저장 구성요소(105)의 저장된 전압으로 비트 라인(107 및 109)의 전압을 각각 구동시키도록 구성될 수 있다. 그 다음에, 감지 증폭기들(117, 119, 121, 및 123)의 각각은 구동 전압을 자신의 각각의 기준 전압과 비교하고 복호기(125)에 비교의 결과를 출력하도록 구성될 수 있다. 복호기(125)는 저장된 이진 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)를 각각 데이터 라인들(127 및 129)에 출력하도록 구성될 수 있다.
게이팅 트랜지스터(107 및/또는 109) 중 하나의 문턱값 전압이 초과되지 않으면, 대응하는 게이팅 트랜지스터의 문턱값 전압이 초과되지 않는 비트 라인들(107 및 109) 중 하나는 저장 구성요소(105) 내에 저장된 전압 레벨에 대응할 수도 있고 아닐 수도 있는 저전압 상태로 구동될 수 있다. 당업자라면 이해할 수 있는 바와 같이, 비트 라인들(107 및 109)은 상기 동작들의 임의의 동작이 발생하기 전에 프리차지될 필요가 있을 수 있다. 또한, 저장 구성요소(105) 내의 저장된 전압 레벨의 감지 시에, 저장된 전압은 격감(deplete)될 수 있고 리프레시 동작이 요구될 수 있다.
표 2는 제2 세트의 실시예들 중 다양한 실시예들에 따른 감지 증폭기들(117, 119, 121 및 123)의 논리 상태 및 출력을 도시하고, 여기서 게이팅 트랜지스터들(101 및 103)의 문턱값 전압은 상이하다. 표 1의 예와 마찬가지로, 논리값 "00"은 0V에서부터 <1V의 전압의 범위로 표현되고; 논리값 "01"은 1V에서부터 <2V의 전압의 범위로 표현되고; 논리값 "10"은 2V에서부터 <3V의 전압의 범위로 표현되고; 논리값 "11"은 3V 또는 그 이상의 전압의 범위로 표현된다. VREF 열은 다양한 감지 증폭기들의 기준 전압을 표시한다. VBL 행은 게이팅 트랜지스터들(101 및 103)에 연결된 행 라인의 활성화 시에 비트 라인들(107 및 109)의 전압을 표시한다. 이 예에서, 게이팅 트랜지스터(101)의 문턱값 전압은 1V로 설정되고, 게이팅 트랜지스터(103)의 문턱값 전압은 2V로 설정된다. "이진" 열은 저장 구성요소(105) 내에 저장된 전압에 대응하는 가능한 이진 값의 각각에 대한 게이팅 트랜지스터들의 활성화 후에 비교의 결과를 표시한다. 표 1과 마찬가지로, "H"는 비트 라인 전압의 비교 결과가 VREF > VBL임을 표시하고, "L"은 비트 라인 전압의 비교 결과가 VREF ≤ VBL임을 표시한다. 당업자는 다른 전압 및 전압의 범위가 본 발명의 실시예들의 범위로부터 벗어나지 않고 이용될 수 있음을 인지할 것이다. 따라서, 표 2의 예는 어떠한 방식으로든 제한적이라는 것을 의미하는 것이 아니고, 오직 예로서 용이하게 이해하기 위한 것이다.
구성요소 VREF 이진 00 이진 01 이진 10 이진 11
SA 117 1V H L L L
SA 119 3V H H H L
SA 121 1V H H L L
SA 123 3V H H H L
VBL 107 -- 0V 1V 2V 3V
VBL 109 -- 0V 0V 2V 3V
표 2에서 볼 수 있듯이, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압이 상이할 때, 비트 라인들(107 및 109)에 구동되는 전압들은 각각의 저장된 값과 항상 동일할 수 없다. 이것과 관련하여, 표 2의 예의 "이진 01" 열을 특별히 참조한다. 실시예들에서, 복호기(125)는 저장 구성요소(105) 내에 저장된 이진 값을 결정하기 위해 입력으로서 감지 증폭기들(117, 119, 121, 및 123)의 "L" 또는 "H" 결과를 취하도록 구성될 수 있다. 다양한 실시예들에서, "L" 또는 "H" 결과는 이진 "0" 및 이진 "1"에 각각 대응하거나, 이진 "1" 및 이진 "0"에 각각 대응하거나, 일부 다른 조합(예를 들어, 어떤 "L" 결과가 이진 "0"에 대응하면 다른 "L" 결과는 이진 "1" 값에 대응할 수 있다)에 대응할 수 있다.
표 2의 예를 보면, 게이팅 트랜지스터들(101 및 103)의 문턱값 전압이 상이한 본 발명의 실시예의 제2 세트에서, 감지 증폭기들(117 및 121)은 제1 기준 전압을 이용할 수 있고, 감지 증폭기들(119 및 123)은 제2 기준 전압을 이용할 수 있는 것을 볼 수 있다. 그러므로, 비교 회로들(113 및 115)은 동일한 설계 또는 유사한 설계를 가질 수 있고, 실시예들에서 이것은 이와 같은 디바이스의 구현 및/또는 제조를 용이하게 할 수 있다. 게이팅 트랜지스터들(101 및 103)의 문턱값 전압 레벨은, 이들이 본질적으로 감지 논리 회로의 일부로서 작동함으로써 비교 회로들(113 및 115)이 동일하거나 거의 동일하도록 설정될 수 있다. 예를 들어, 표 2의 "이진 01"열을 참조하면, SA(117)와 SA(121)가 동일한 기준 전압(1V)을 이용하더라도, 비교의 결과는 행 라인의 활성화 시에 VBL(109)이 1V보다 낮은 전압으로 구동되는 동안 VBL(107)이 1V에서 <2V 사이의 전압으로 구동된다는 사실로 인해 상이하다. 이것은 게이팅 트랜지스터(101)가 1V의 문턱값 전압을 가지고, 게이팅 트랜지스터(103)가 2V의 문턱값 전압을 갖기 때문이다. 따라서, 행 라인의 활성화 시에, 오직 게이팅 트랜지스터(101)만 활성화되거나 "개방"되고, 비트 라인(107)에 저장된 값(1V 내지 <2V)을 구동한다. 게이팅 트랜지스터(103)는 활성화되지 않을 수도 있고, 비트 라인(109)은, 저장 구성요소(105) 내의 저장된 값이 1V에서 <2V 사이에 있더라도, 1V 보다 낮은 전압 레벨로 구동될 수 있다. 그러므로, 2V의 기준 전압을 갖는 감지 증폭기는 저장된 전압 레벨을 완전하게 감지할 필요가 없을 수도 있다.
또한, 표 2에서 볼 수 있는 바와 같이, 복호기(125)는 3개의 감지 증폭기들로부터 오직 하나의 출력만을 이용하여 저장된 이진 값을 결정하도록 구성될 수 있다. 예를 들어, 감지 증폭기(123)가 이용되지 않거나 무시되면, 이진 "00"은 3개의 "H" 결과에 대응하고, 이진 "01"은 1개의 "L" 결과와 2개의 "H" 결과에 대응하고, 이진 "10"은 2개의 "L" 결과와 1개의 "H" 결과에 대응하고, 이진 "11"은 3개의 "L" 결과에 대응한다. 다시 말하면, 표 2의 예에서, 감지 증폭기(123)의 출력은 저장 구성요소(125) 내에 저장된 이진 값을 결정하는데 반드시 필요한 것이 아니다. 그러나, 실시예들에서, "더미" 로드를 제공하여 회로의 균형을 유지하기 위해 또는 비교의 결과가 정확하다는 부가적인 확실성을 제공하기 위해 4개의 감지 증폭기들을 이용하는 것이 바람직하다. 실시예들에서, 감지 증폭기(123) 또는 일부 다른 감지 증폭기의 결과는 무시될 수 있다.
앞서 논의된 바와 같이, 표 1 및 표 2의 예는 오직 예시적인 것으로, 예로서 오직 본 발명을 용이하게 이해하기 위한 것이다. 이들은 임의의 방식으로 한정되는 것을 의미하는 것이 아니고, 당업자는 다른 예들이 본 발명의 다양한 실시예들의 범위로부터 벗어나지 않고 제공될 수 있음을 이해할 것이다.
도 2는 본 발명에 따른 다중값 메모리 셀을 이용하는 메모리 어레이의 기능적 블록도를 도시한다. 다중값 메모리 디바이스(200)는 예를 들어 도 1의 다중값 메모리 셀과 같은 복수의 다중값 메모리 셀(201)들을 포함할 수 있다. 각각의 다중값 메모리 셀(201)은 복수의 행 라인(205)들을 통해 행 복호기(203)에 부착될 수 있다. 각각의 다중값 메모리 셀(201)은 복수의 비트 라인(207)들 중 하나를 통해 감지 회로(209)에 연결될 수 있고, 복수의 비트 라인(213)들 중 하나를 통해 감지 회로(211)에 연결될 수 있다. 열 복호기(215)는 또한 비교 회로(211 및/또는 209)에 연결될 수 있다. 프리차지 회로(도시되지 않음)는 또한 비트 라인(213) 및 비트 라인(207)에 연결될 수 있고, 실시예들에서, 감지 회로(211 및/또는 209) 내에 통합될 수 있다.
주소/명령/제어 회로(217)는 내부 메모리 제어기 또는 외부 메모리 제어기(도시되지 않음) 중 하나에 의해 주어진 대응하는 주소에 데이터 값을 판독(READ) 또는 기입(WRITE)하기 위한 명령을 수신하도록 구성될 수 있다. 주소/명령/제어 회로(217)는 행 복호기(203) 및 열 복호기(215)에 각각 수신된 주소의 행 부분 및 열 부분을 전달하고 수신된 주소를 전체적으로 또는 부분적으로 복호화하도록 구성될 수 있다. 행 복호기(203)는 수신된 주소의 행 부분에 대응하는 행 라인(205)들 중 하나를 활성화하도록 구성될 수 있고, 열 복호기(215)는 수신된 주소의 열 부분에 대응하는 비트 라인들(207 및 213)의 감지를 일으키도록 구성될 수 있다. 감지 회로들(211 및 209)은 도 1에 대해서 앞서 논의된 바와 같이, 복호기(219)에 구동된 비트 라인 전압과 다양한 기준 전압의 비교 결과를 출력하도록 구성될 수 있다. 복호기(219)는 수신된 주소에 대응하는 다중값 메모리 셀(201) 내에 저장된 이진 값들을 결정하기 위해 비교의 결과를 복호화하도록 구성될 수 있다.
도 3은 본 발명의 실시예를 실시하는데 적합한 컴퓨터 시스템을 도시한다. 도시된 바와 같이, 컴퓨팅 시스템/디바이스(300)는 하나 이상의 프로세서(302), 및 예를 들어, 도 2 및/또는 도 1의 다중값 디지털 메모리 디바이스와 같은, 시스템 메모리(304)를 포함할 수 있다. 부가적으로, 컴퓨팅 시스템/디바이스(300)는 대용량 저장 디바이스(306)(디스켓, 하드 드라이브, CDROM 및 등등), 입력/출력 디바이스(308)(키보드, 커서 컨트롤 및 등등), 및 통신 인터페이스(310)(네트워크 인터페이스 카드, 모뎀 및 등등)를 포함할 수 있다. 구성요소들은 하나 이상의 버스를 대표하는, 시스템 버스(312)를 통해 서로 연결될 수 있다. 다수의 버스가 있는 경우에, 이 버스들은 하나 이상의 버스 브리지(도시되지 않음)에 의해 브리지 연결될 수 있다. 마지막으로, 본 발명의 교시의 일부 또는 전부가 구체화된 제어기(314)가 제공되어 메모리(304)를 동작시키도록 구성될 수 있다. 실시예에서, 제어기(314)는, 본 발명의 여러 실시예에 따라, READ 및 WRITE 액세스 명령을 메모리(304)에 발행하고 프리차지 명령을 메모리(304)에 발행하도록 구성될 수 있다. 대안적인 실시예에서, 메모리(304)는 제어기(314)의 일부 또는 모든 기능들을 수행하는 제어기(도시되지 않음)를 포함할 수 있다. 실시예에서, 제어기(314)의 일부 또는 모든 기능은 메모리(304)내에서 효과적으로 구현될 수 있다. 실시예에서, 그러한 기능들은 메모리(304)내에서 모드 레지스터를 사용하는 것에 의해 수행될 수 있다. 단지 예로서, 실시예에서, 프리차지가 사이클의 시작시에 발생하도록 모드 레지스터를 이용하여 모드가 설정될 수 있거나 프리차지가 사이클의 끝에서 발생하도록 모드 레지스터를 이용하여 모드가 설정될 수 있다.
본 발명의 여러 실시예의 교시외에, 컴퓨터 시스템/디바이스(300)의 구성요소의 각각은 당업계에서 공지된 자신의 종래의 기능을 수행할 수 있다. 특히, 시스템 메모리(304) 및 대용량 저장 디바이스(306)는 하나 이상의 소프트웨어 애플리케이션을 구현하는 프로그래밍 명령어의 작업 복사본 및 영구적인 복사본을 저장하기 위해 채용될 수 있다.
도 3이 컴퓨터 시스템을 도시하였지만, 당업자는 본 발명의 실시예가, DRAM, 또는 모바일 전화, 개인 휴대형 단말기기(PDA), 게임 디바이스, 고화질 텔레비전(HDTV) 디바이스, 가전기기, 네트워킹 디바이스, 디지털 음악 플레이어, 랩톱 컴퓨터, 휴대형 전자 디바이스, 전화 뿐만 아니라 당업계에서 공지된 기타 디바이스를 포함하지만 이에 한정되지 않는 기타 유형의 디지털 메모리를 이용하는 기타 디바이스를 이용하여 실시될 수 있음을 인지할 것이다.
다양한 실시예에서, 상세한 설명의 앞부분에서 설명된 메모리 셀은 집적회로에 포함된다. 이 집적회로는 VHDL 또는 베리로그를 포함하지만 이에 한정되지 않는 다수의 하드웨어 설계 언어중 임의의 언어를 이용하여 설명될 수 있다. 컴파일된 설계는 GDS 또는 GDSⅡ를 포함하지만 이에 한정되지 않는 다수의 데이터 포맷 중 임의의 포맷으로 저장될 수 있다. 소스 및/또는 컴파일된 설계는 DVD를 포함하지만 이에 한정되지 않는 다수의 매체 중 임의의 매체에 저장될 수 있다.
바람직한 실시예를 설명하기 위한 목적으로 본원에 특정한 실시예가 예시되고 설명되었을 지라도, 당업자는 여러 다양한 대안 및/또는 등가의 구현이 본 발명의 범위로부터 벗어나지 않고 도시되고 설명된 특정 실시예에 대해 대체될 수 있음을 이해할 것이다. 또한, 당업자는 본 발명이 매우 다양한 실시예로 구현될 수 있음을 용이하게 이해할 것이다. 본원은 본 명세서에 설명된 실시예의 임의의 응용 및 변형을 망라하는 것을 의도한다.
113, 115; 감지 회로 125: 복호기
203: 행 복호기 209, 211; 감지 회로
215; 열 복호기 219: 복호기
217: 주소/명령/제어
302: 프로세서 304: 메모리
306: 대용량 저장 디바이스 308: I/O 디바이스
310: 통신 인터페이스 314: 제어기

Claims (25)

  1. 장치에 있어서,
    제1 게이팅 트랜지스터, 제2 게이팅 트랜지스터, 및 상기 제1 게이팅 트랜지스터와 제2 게이팅 트랜지스터 양쪽 모두에게 결합되어 있는 저장 구성요소를 포함하는 다중값 메모리 셀;
    상기 제1 게이팅 트랜지스터에 결합된 제1 비트 라인;
    상기 제2 게이팅 트랜지스터에 결합된 제2 비트 라인; 및
    상기 제1 비트 라인 및 상기 제2 비트 라인 양쪽 모두에 결합되는 감지 회로를 포함하고, 상기 감지 회로는,
    상기 제1 비트 라인에 구동되는 제1 비트 라인 전압을 제1 참조 전압과 비교하고;
    상기 제1 비트 라인 전압을, 상기 제1 참조 전압과 상이한 제2 참조 전압과 비교하고;
    상기 제2 비트 라인에 구동되는 제2 비트 라인 전압을 제3 참조 전압과 비교하도록 구성되는 것인,
    장치
  2. 제1항에 있어서, 상기 감지 회로에 결합되는 디코더를 더 포함하고,
    상기 디코더는, 적어도 상기 감지 회로의 출력에 기초하여 상기 저장 구성요소의 저장된 전압 레벨을 디코딩하도록 구성되는 것인, 장치.
  3. 제2항에 있어서, 상기 감지 회로는,
    상기 제1 비트 라인에 결합되는 제1 비교 회로, 및 상기 제2 비트 라인에 결합되는 제2 비교 회로를 더 포함하는 것인, 장치.
  4. 제2항에 있어서, 상기 감지 회로는,
    상기 제1 비트 라인에 결합되는 제1 감지 증폭기 및 제2 감지 증폭기와, 상기 제2 비트 라인에 결합되는 제3 감지 증폭기를 더 포함하는 것인, 장치.
  5. 제4항에 있어서, 상기 제1 감지 증폭기 및 상기 제2 감지 증폭기는 상기 제1 비트 라인 전압을 상기 제1 참조 전압 및 상기 제2 참조 전압과 각각 비교하도록 구성되고, 상기 제3 감지 증폭기는 상기 제2 비트 라인 전압을 상기 제3 참조 전압과 비교하도록 구성되는 것인, 장치.
  6. 제5항에 있어서, 상기 감지 회로는,
    상기 제2 비트 라인에 결합되고 상기 제2 비트 라인 전압을 제4 참조 전압과 비교하도록 구성되는 제4 감지 증폭기를 더 포함하는 것인, 장치.
  7. 제4항에 있어서, 상기 제1 게이팅 트랜지스터는 제1 문턱값 전압 레벨을 갖도록 구성되고, 상기 제2 게이팅 트랜지스터는 제2 문턱값 전압 레벨을 갖도록 구성되는 것인, 장치.
  8. 제7항에 있어서, 상기 제1 참조 전압 및 상기 제3 참조 전압은 동일하며, 상기 제1 문턱값 전압 레벨 및 상기 제2 문턱값 전압 레벨은 상이한 것인, 장치.
  9. 제7항에 있어서, 상기 제1 참조 전압 및 상기 제3 참조 전압은 상이하며, 상기 제1 문턱값 전압 레벨 및 상기 제2 문턱값 전압 레벨은 동일한 것인, 장치.
  10. 다중값 메모리 셀에 저장된 복수의 데이터 비트들을 검출하는 방법에 있어서,
    메모리 제어 회로에 의해, 상기 다중값 메모리 셀의 제1 게이팅 트랜지스터 및 상기 다중값 메모리 셀의 제2 게이팅 트랜지스터 양쪽 모두를 활성화하는 단계 - 상기 제1 게이팅 트랜지스터는 제1 비트 라인에 결합되고, 상기 제2 게이팅 트랜지스터는 제2 비트 라인에 결합되어 있음 - ;
    감지 회로에 의해, 제1 참조 전압을 상기 제1 비트 라인의 제1 비트 라인 전압과 비교하는 단계;
    상기 감지 회로에 의해, 제2 참조 전압을 상기 제1 비트 라인 전압과 비교하는 단계; 및
    상기 감지 회로에 의해, 제3 참조 전압을 상기 제2 비트 라인의 제2 비트 라인 전압과 비교하는 단계를 포함하고,
    상기 제1 참조 전압 및 상기 제2 참조 전압은 상이한 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  11. 제10항에 있어서, 상기 제1 참조 전압을 상기 제1 비트 라인 전압과 비교하는 단계와 상기 제2 참조 전압을 상기 제1 비트 라인 전압과 비교하는 단계는, 상기 감지 회로의 제1 비교 회로에 의해 수행되고,
    상기 제3 참조 전압을 상기 제2 비트 라인 전압과 비교하는 단계는, 상기 감지 회로의 제2 비교 회로에 의해 수행되는 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  12. 제11항에 있어서, 상기 제1 비교 회로 및 상기 제2 비교 회로에 결합되는 디코더에 의해, 적어도 상기 제1 비교 회로 및 상기 제2 비교 회로의 출력에 기초하여 상기 복수의 데이터 비트들을 디코딩하는 단계를 더 포함하는, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  13. 제11항에 있어서, 상기 제1 비교 회로는 제1 감지 증폭기 및 제2 감지 증폭기를 포함하고, 상기 제2 비교 회로는 제3 감지 증폭기를 포함하는 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  14. 제13항에 있어서, 상기 제1 비교 회로에 의해 수행되는 비교 단계는,
    상기 제1 감지 증폭기 및 상기 제2 감지 증폭기에 의해, 상기 제1 참조 전압 및 상기 제2 참조 전압 각각을 상기 제1 비트 라인 전압과 비교하는 단계를 더 포함하고,
    상기 제2 비교 회로에 의해 수행되는 비교 단계는,
    상기 제3 감지 증폭기에 의해, 상기 제2 비트 라인 전압을 상기 제3 참조 전압과 비교하는 단계를 포함하는 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  15. 제13항에 있어서, 상기 제2 비교 회로는 제4 감지 증폭기를 더 포함하고,
    상기 제2 비교 회로에 의해 수행되는 비교 단계는, 상기 제4 감지 증폭기에 의해, 상기 제2 비트 라인 전압을 제4 참조 전압을 비교하는 단계를 더 포함하는 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  16. 제10항에 있어서, 상기 제1 게이팅 트랜지스터는 제1 문턱값 전압 레벨을 갖도록 구성되고, 상기 제2 게이팅 트랜지스터는 제2 문턱값 전압 레벨을 갖도록 구성되고, 상기 제1 참조 전압 및 상기 제3 참조 전압은 동일하며, 상기 제1 문턱값 전압 레벨 및 상기 제2 문턱값 전압 레벨은 상이한 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  17. 시스템에 있어서,
    디지털 메모리 디바이스; 및
    메모리 버스를 통해 상기 디지털 메모리 디바이스에 결합되고 상기 메모리 버스를 통해 상기 디지털 메모리 디바이스로부터의 데이터를 판독 및 기입하도록 구성되는 메모리 제어기를 포함하고, 상기 디지털 메모리 디바이스는,
    복수의 다중값 메모리 셀로서, 적어도 하나의 다중값 메모리 셀은 제1 게이팅
    트랜지스터, 제2 게이팅 트랜지스터, 및 저장 구성요소를 포함하고, 이 저장
    구성요소는 상기 제1 게이팅 트랜지스터 및 상기 제2 게이팅 트랜지스터
    양쪽 모두에 결합되는 것인, 상기 복수의 다중값 메모리 셀;
    상기 제1 게이팅 트랜지스터에 결합되는 제1 비트 라인;
    상기 제2 게이팅 트랜지스터에 결합되는 제2 비트 라인; 및
    상기 제1 비트 라인 및 상기 제2 비트 라인 양쪽 모두에 결합되는 감지 회로
    를 포함하는 것이고, 상기 감지 회로는,
    상기 제1 비트 라인에 구동되는 제1 비트 라인 전압을 제1 참조 전압과 비교하고;
    상기 제1 비트 라인 전압을 상기 제1 참조 전압과는 상이한 제2 참조 전압과 비교하고;
    상기 제2 비트 라인에 구동되는 제2 비트 라인 전압을 제3 참조 전압과 비교하도록 구성되는
    것인, 시스템.
  18. 제17항에 있어서, 상기 감지 회로에 결합되는 디코더를 더 포함하고, 상기 디코더는, 적어도 상기 감지 회로의 출력에 기초하여 상기 저장 구성요소의 저장된 전압 레벨을 디코딩하도록 구성되는 것인, 시스템.
  19. 제18항에 있어서, 상기 감지 회로는, 상기 제1 비트 라인에 결합되는 제1 감지 증폭기 및 제2 감지 증폭기와, 상기 제2 비트 라인에 결합되는 제3 감지 증폭기를 포함하고,
    상기 제1 감지 증폭기 및 상기 제2 감지 증폭기는 상기 저장된 전압 레벨을 상기 제1 참조 전압 및 상기 제2 참조 전압과 각각 비교하도록 구성되고, 상기 제3 감지 증폭기는 상기 저장된 전압 레벨을 상기 제3 참조 전압과 비교하도록 구성되는 것인, 시스템.
  20. 제17항에 있어서, 상기 제1 게이팅 트랜지스터는 제1 문턱값 전압 레벨을 갖도록 구성되고, 상기 제2 게이팅 트랜지스터는 제2 문턱값 전압 레벨을 갖도록 구성되고, 상기 제1 문턱값 전압 레벨은 상기 제2 문턱값 전압 레벨과 상이하며, 상기 제1 참조 전압 및 상기 제2 참조 전압은 동일한 것인, 시스템
  21. 제17항에 있어서, 상기 제1 게이팅 트랜지스터는 제1 문턱값 전압 레벨을 갖도록 구성되고, 상기 제2 게이팅 트랜지스터는 제2 문턱값 전압 레벨을 갖도록 구성되고, 상기 제1 문턱값 전압 레벨은 상기 제2 문턱값 전압 레벨과 동일하며, 상기 제1 참조 전압 및 상기 제2 참조 전압은 상이한 것인, 시스템.
  22. 장치에 있어서,
    다중값 메모리 셀의 제1 게이팅 트랜지스터 및 제2 게이팅 트랜지스터를 활성화하기 위한 수단 - 상기 제1 게이팅 트랜지스터 및 상기 제2 게이팅 트랜지스터는 상기 다중값 메모리 셀의 저장 구성요소에 결합되고, 상기 제1 게이팅 트랜지스터는 제1 비트 라인에 결합되며, 상기 제2 게이팅 트랜지스터는 제2 비트 라인에 결합됨 - 과;
    비교 수단을 포함하고, 상기 비교 수단은,
    제1 참조 전압을 상기 제1 비트 라인의 제1 비트 라인 전압과 비교하고;
    제1 참조 전압과는 상이한 제2 참조 전압을 상기 제1 비트 라인 전압과 비교하고;
    제3 참조 전압을 상기 제2 비트 라인의 제2 비트 라인 전압과 비교하는 것인, 장치.
  23. 제22항에 있어서, 적어도 상기 비교 수단의 출력에 기초하여 상기 저장 구성요소에 저장되어 있는, 저장된 전압 레벨에 대응하는 이진값을 디코딩하는 수단을 더 포함하는 것인, 장치.
  24. 제10항에 있어서, 상기 제1 게이팅 트랜지스터는 제1 문턱값 전압 레벨을 갖도록 구성되고, 상기 제2 게이팅 트랜지스터는 제2 문턱값 전압 레벨을 갖도록 구성되고, 상기 제1 참조 전압 및 상기 제3 참조 전압은 상이하며, 상기 제1 문턱값 전압 레벨 및 상기 제2 문턱값 전압 레벨은 동일한 것인, 다중값 메모리 셀에 저장된 복수의 데이터 비트 검출 방법.
  25. 컴퓨터 프로세서가 제10항 내지 제16항, 제24항 중 어느 한 항의 방법의 단계들을 수행하도록 하는 프로그래밍 명령어들을 포함하는, 컴퓨터에 의해 판독 가능한 기록 매체.
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