JP2012507803A - メモリ・デバイスにおけるデータ転送およびプログラミング - Google Patents
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Abstract
Description
要するに、1つまたは複数の実施形態は、新たなプログラム・ワードを形成するために、プログラムされるターゲット・データに追加の桁を追加する。追加ビットは、元のデータおよびデータの損失によって表される次に低い閾値電圧によって表される閾値電圧間により大きなマージンを提供する。
Claims (18)
- 元のデータをメモリ・アレイに転送するステップと、
追加の桁を前記元のデータに追加し、新しいプログラム・ワードを生成するステップと、
前記新しいプログラム・ワードを前記メモリ・アレイにプログラムするステップとを含む、メモリ・デバイスにおけるデータ転送およびプログラミングのための方法。 - 前記追加の桁が複数の論理ゼロ・ビットを含む、請求項1に記載の方法。
- 前記追加の桁が前記元のデータのミラービットを含む、請求項1に記載の方法。
- 前記元のデータが複数の論理ビットを含む、請求項1に記載の方法。
- 前記新しいプログラム・ワードを形成するステップが翻訳テーブルにアクセスするステップを含む、請求項1に記載の方法。
- 前記元のデータを転送するステップが1つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが3つまたはそれ以上の論理ビットをプログラムするステップを含む、請求項1に記載の方法。
- 前記元のデータを転送するステップが2つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが複数の論理ビットをプログラムするステップを含む、請求項1に記載の方法。
- 前記新しいプログラム・ワードを形成するステップが前記メモリ・デバイスによって実行される、請求項1に記載の方法。
- 前記メモリ・アレイが、制御回路から、選択されたメモリ・セルへのプログラムを行うために前記元のデータを受信するステップと、
最上位ビットとして前記元のデータと、最下位ビットとして追加のデータとを含む前記新しいプログラム・ワードを形成するステップと、
前記新しいプログラム・ワードを前記選択されたメモリ・セルにプログラムするステップと、
前記新しいプログラム・ワードのプログラムの成功を検証するステップとをさらに含む、請求項1に記載の方法。 - 前記選択されたメモリ・セルを読み取るステップをさらに含み、最上位ビットのみが読み取られる、請求項9に記載の方法。
- 前記選択されたメモリ・セルを読み取るステップをさらに含み、前記新しいデータ・ワードのすべてのビットが読み取られ、前記最下位ビットが無視される、請求項9に記載の方法。
- 元のデータを転送するよう構成された、メモリ・デバイスの動作を制御するメモリ制御回路と、
前記メモリ制御回路に連結され、前記メモリ制御回路に応じて動作するメモリ・アレイであって、前記メモリ・アレイは、前記元のデータを用いてプログラムされ、追加のデータを追加するよう構成され、前記追加された追加のデータは前記元のデータのプログラムされた閾値電圧マージンを増加させる、メモリ・アレイとを含む、不揮発性メモリ・デバイス。 - 前記メモリ・アレイがNANDアーキテクチャを含む、請求項12に記載のメモリ・デバイス。
- 前記メモリ制御回路が前記追加された追加のデータでプログラムされた前記元のデータのみを読み取るよう構成された、請求項12に記載のメモリ・デバイス。
- 前記メモリ制御回路が前記プログラムされた元のデータを読み取り、前記追加された追加のデータを無視するよう構成された、請求項12に記載のメモリ・デバイス。
- 前記メモリ制御回路が、選択されたメモリ・セルからデータを読み取り、前記読み取りデータを解釈するために翻訳テーブルにアクセスし、前記翻訳テーブルに応じて、前記読み取りデータを前記元のデータに翻訳し戻すようさらに構成された、請求項12に記載のメモリ・デバイス。
- 前記メモリ・アレイがn個の元のデータ・ビットを受信し、前記追加のデータのm個のビットを追加し、nはmと同じではない、請求項12に記載のメモリ・デバイス。
- 前記メモリ制御回路がn+m個のビットを前記メモリ・アレイに転送する、請求項12に記載のメモリ・デバイス。
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