CN102197437A - 存储器装置中的数据传送及编程 - Google Patents

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Abstract

本发明提供用于数据传送及/或编程存储器装置的方法、存储器装置及存储器系统。根据至少一个此种方法，将额外数据附加到原始数据且在选定存储器单元中编程所得数据。所述所附加的数据增加所述原始数据的编程阈值电压容限。所述所附加的数据可为所述原始数据的复制品或若干逻辑零。举例来说，当读取所述选定存储器单元时，存储器控制电路可仅读取MSB字段中的所述原始数据，或所述存储器控制电路可读取所述整个经编程的数据并忽略LSB字段。

Description

存储器装置中的数据传送及编程
技术领域
本发明大体来说涉及存储器装置，且在特定实施例中本发明涉及非易失性存储器装置。
背景技术
在计算机或其它电子装置中，存储器装置可包含内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)及快闪存储器。
快闪存储器装置已发展成用于各种各样电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话。例如基本输入/输出系统(BIOS)等的程序代码及系统数据通常存储于快闪存储器装置中以供在个人计算机系统中使用。
随着计算机处理器性能的增加，计算机中的存储器的性能也应在不影响编程或读取可靠性的情况下增加，以避免在数据传送期间变为瓶颈。历史上，也已通过增加每一存储器单元中可存储的位的数量来增加快闪存储器阵列的密度。此导致在某一时间周期内将较大数量的数据传送到存储器阵列。
由于上述原因，且由于所属领域的技术人员在阅读并理解本说明书之后将明了的下述其它原因，此项技术中需要在不影响存储器装置中的编程可靠性的情况下增加数据传送的速度。
附图说明
图1展示并入有数据传送方法的存储器系统的一个实施例的框图。
图2展示根据图1的存储器系统的非易失性存储器阵列的一部分的一个实施例的示意图。
图3展示阈值电压电平及其相关联固定参考位模式与所指派数据位模式的表的一个实施例。
图4展示用于在存储器装置中增强数据传送及编程可靠性的方法的一个实施例的流程图。
图5展示阈值电压电平及其相关联固定参考位模式与所指派数据位模式的表的替代实施例。
图6展示阈值电压电平及其相关联固定参考位模式与所指派数据位模式的表的另一替代实施例。
图7展示阈值电压电平及其相关联固定参考位模式与所指派数据位模式的表的再一替代实施例。
图8展示阈值电压电平及其相关联固定参考位模式与所指派数据位模式的表的又一替代实施例。
具体实施方式
在本发明的以下详细说明中，参考形成本文的一部分且其中通过图解说明的方式展示可实践本发明的具体实施例的附图。图式中，贯穿数个视图相似编号描述大致类似的组件。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明。也可利用其它实施例并可在不背离本发明范围的前提下做出结构、逻辑及电改变。因此，不应以限制意义理解以下详细说明，且本发明的范围仅由所附权利要求书及其等效内容来界定。
图1图解说明包含存储器装置100的存储器系统120的功能性框图。存储器装置100已经简化以集中于存储器的有助于理解针对数据传送的本发明实施例的特征。存储器装置100耦合到外部系统控制器110。控制器110可为微处理器或某一其它类型的控制电路。
存储器装置100包含非易失性存储器单元阵列130，例如图2中图解说明且随后论述的一个阵列。存储器阵列130布置成字线行及位线列的库。在一个实施例中，存储器阵列130的列由若干存储器单元串联串组成。如此项技术中所众所周知，单元到位线的连接确定阵列是NAND架构、AND架构还是NOR架构。
提供地址缓冲器电路140以锁存通过I/O电路160提供的地址信号。地址信号由行解码器144及列解码器146接收并解码以存取存储器阵列130。所属领域的技术人员受益于本说明将了解，地址输入连接的数目取决于存储器阵列130的密度及架构。也就是说，地址的数目随存储器单元计数的增加及库与块计数的增加两者而增加。
存储器装置100通过使用读出放大器电路150感测存储器阵列列中的电压或电流改变来读取存储器阵列130中的数据。在一个实施例中，读出放大器电路150经耦合以从存储器阵列130读取并锁存数据行。包含I/O电路160以用于经由多个数据连接162与控制器110进行双向数据通信以及地址通信。提供写入电路155以将数据写入到存储器阵列。
存储器控制电路170解码从处理器110提供于控制连接172上的信号。这些信号用于控制对存储器阵列130的操作，包含数据读取、数据写入(编程)及擦除操作。存储器控制电路170可为产生存储器控制信号的状态机、定序器或某一其它类型的控制器。在一个实施例中，存储器控制电路170经配置以将数据传送到存储器阵列130以用于编程。存储器控制电路170进一步经配置以从存储器阵列130读取数据。
图2图解说明NAND架构存储器阵列201的一部分的示意图，其包括随后所论述的数据传送方法的实施例对其进行操作的非易失性存储器单元串联串。尽管后续论述是指NAND存储器装置，但本发明实施例并不限于此架构，而是也可用于其它存储器装置架构中。
所述阵列由布置成例如串联串204、205的若干列的非易失性存储器单元201(例如，浮动栅极)阵列组成。单元201中的每一者漏极到源极地耦合于每一串联串204、205中。横跨多个串联串204、205的字线WL0到WL31连接到一行中的每一存储器单元的控制栅极以偏置所述行中的存储器单元的控制栅极。位线BL1、BL2最终连接到读出放大器(未展示)，所述读出放大器通过感测特定位线上的电流来检测每一单元的状态。
每一存储器单元串联串204、205通过源极选择栅极216、217耦合到源极线206，且通过漏极选择栅极212、213耦合到个别位线BL1、BL2。源极选择栅极216、217由耦合到其控制栅极的源极选择栅极控制线SG(S)218控制。漏极选择栅极212、213由漏极选择栅极控制线SG(D)214控制。
每一存储器单元可被编程为单电平单元(SLC)或多电平单元(MLC)。每一单元的阈值电压(Vt)指示存储于所述单元中的数据。举例来说，在SLC中，0.5V的Vt可指示经编程单元，而-0.5V的Vt可指示经擦除单元。MLC可具有各自指示一不同状态的多个Vt范围。多电平单元通过将位模式指派给存储于所述单元上的特定电压范围来利用传统快闪单元的模拟性质。取决于指派给所述单元的电压范围的数量，此技术准许每单元存储两个或两个以上位。
图3中图解说明可指派给MLC的不同状态的一个实施例。第一列展示构成一个特定存储器装置的阈值电压范围的阈值电压电平。此表以0V开始且以0.25V的增量上升到最大经编程电平3.75V。
替代实施例可使用基于不同阈值电压范围的其它阈值电压。举例来说，另一存储器技术可具有不同于3.75V的最大电压。再一存储器装置技术可能够使用比0.25V更靠近在一起且在不同电平之间仍有区别的阈值电压电平。
第二列针对存储器装置的不同阈值电压电平中的每一者列出参考状态，每一参考状态被指派一相异的4位固定数/模转换器(DAC)参考位模式。最低阈值电压被指派“0000”位模式且阈值电压范围中的最大正阈值电压是逻辑“1111”。每一位改变表示0.25V阈值电压增量。
在一个实施例中，参考固定位模式由存储器控制电路产生且用于在数字域中操作的实施例中。换句话说，当对存储器阵列执行读取操作时，所述阵列针对所读取的每一单元输出对应于四位参考固定位模式中的一者的信号，而非阈值电压。在模拟域中操作的替代实施例中，输出正读取的每一存储器单元的实际阈值电压而非固定数字DAC位模式。
在图3的实施例中，由“1111”表示的经编程状态对应于存储器块的存储器单元的最大经编程阈值电压电平且表示可编程窗的顶部。位模式“0000”对应于存储器块的经擦除电平且表示可编程窗的底部。
图3的表的第三列列出待传送的MSB写入数据。在所图解说明的实例中，MSB字段由两个位组成。替代实施例可使用其它数量的位。
为了增加存储器装置的数据编程速率，仅将两个位从存储器控制器传送到存储器阵列用于每一单元中的编程。减少所传送位的数量会减少传送数据所需的时钟周期的数目且因此增加数据速率。
然而，如果仅将两个位编程到经配置以存储四个数据位的单元中，那么读取算法将不知晓所存储的数据是最高有效位(MSB)还是最低有效位(LSB)。因此，数据传送及编程实施例将两个额外位附加到初始的两个位作为“占位符”。接着，将这四个位编程到选定存储器单元中。
在一个实施例中，将逻辑“00”附加到每两个数据位。举例来说，如果将编程逻辑“01”，那么存储器控制器将把“01”传送到存储器阵列，接着所述存储器阵列将把“0100”编程到选定存储器单元中。接着，读取算法将知晓LSB不相关而在稍后时间仅读取MSB“01”。表的第四列列出待附加到第三列的MSB字段的LSB数据字段。在所图解说明的实施例中，所附加的数据是MSB数据的镜像。
图3的表的第五列列出写入到存储器单元的MSB+LSB数据。在表中所述数据与编程检验阈值电平对准，如果将相应数据编程到存储器单元，那么所述单元将被编程到所述编程检验阈值电平。举例来说，如果将数据“0101”编程到存储器单元，那么所述存储器单元将被编程到阈值电压1.25V。如果将数据“1010”编程到存储器单元，那么所述存储器单元被编程到阈值电压2.50V。类似地，如果编程数据“1111”，那么存储器单元被编程到阈值电压3.75V。
所述表还展示在第二列的所传送写入数据与实际上编程到存储器单元的MSB+LSB数据之间的阈值电压差。举例来说，如果期望将“10”编程到四位存储器单元，那么给此数据指派阈值电平2.00V。实际上写入到存储器单元的四个数据(MSB+LSB数据)位是具有阈值电压电平2.50V的“1010”。此阈值电压差提供存储器单元可在原始数据(即，“10”)由于所述单元的阈值电压变得低于2.00V而受到损失之前在所存储电荷上损失的0.50V“缓冲器”。
此项技术中众所周知，经编程存储器单元的浮动栅极可经历在离子植入时发生的多种形式的电荷损失，所述离子植入可导致浮动栅极在数据保持特性方面的缺陷。电荷损失情形包含单个位电荷损失、本征电荷损失及快速电荷损失。
单个位电荷损失是展现电子泄漏的有缺陷存储器单元的结果。此泄漏可借助电压或高温应力而加速且导致较差数据保持。
本征电荷损失是在编程脉冲之后来自最靠近于隧道氧化物的浮动栅极的直接电子泄漏。最初，所捕集电荷致使单元Vt显现为高于正编程的浮动栅极。接着，在编程之后这些电子的泄漏致使阈值电压的一次移位。
快速电荷损失也在编程脉冲之后致使直接Vt移位。快速电荷损失是在编程脉冲移动回到沟道区域中之后电子被捕集于隧道氧化物层中的结果。当单元通过检验操作时，经编程阈值电压因隧道氧化物中的所捕集电荷而显现为较高。当在编程操作已完成之后读取单元时，所述单元具有Vt，其低于在编程检验操作期间因隧道氧化物中的电荷泄漏出到沟道区域而获得的Vt。
图3的表的第六列列出针对正确MSB数据(MSB+LSB)以其相关联阈值电压电平所读取的最坏情况数据。举例来说，如果从选定存储器单元读取“1000”，那么所述数据与阈值电压电平2.00V相关联。此列展示阈值电压已因电荷损失而减小但正确MSB数据仍完整。LSB字段已从经编程“10”减小到“00”，但由于仅读取MSB字段因此此字段是不相关的。
接着，第七列展示传送回到读取电路的实际数据。此数据是来自选定单元的读取数据的MSB。在读取“1000”的实例中，由于LSB字段被忽略，因此“10”MSB字段是实际传送的数据。
图4图解说明用于在存储器装置中增强数据传送的方法的一个实施例的流程图。图4的实施例增加如图1中所图解说明的从存储器控制电路170到存储器阵列130的数据传送的速度，而不影响数据的编程或读取的可靠性。
所述方法在存储器控制器将一个或一个以上MSB数据位传输到存储器阵列以用于编程401时开始。存储器阵列接收数据且将额外位附加到LSB字段403。如先前所述，一个实施例可附加两个位，其为待编程的原始数据的复制品。另一实施例可附加两个逻辑零位。
在另一实施例中，可将两个以上位添加到待编程的原始数据。举例来说，如果将“00”或原始MSB数据的镜像附加到原始的两个MSB数据位，那么可在数据串的末端处添加逻辑“0”或逻辑“1”的额外“第五位”。此将在大电荷损失环境的情况下提供更大的阈值电压容限。
接着，存储器阵列将新形成的数据字(具有所附加的位(MSB+LSB))编程到选定存储器单元405。此借助后跟有检验脉冲的编程脉冲来实现。所述编程脉冲可从约14V到16V开始且在每一失败的检验操作之后递增地增加。
所述检验脉冲通常是斜坡电压脉冲，其增加直到选定存储器单元接通且致使电流在耦合到选定单元的位线上流动为止。使所述单元接通的电压是浮动栅极被编程到的阈值电压。如果此电压小于目标电压，那么检验操作已失败且发出另一编程脉冲。重复编程/检验操作直到存储器单元通过检验或已发出某一数目个编程脉冲且选定单元仍未被编程为止。在此情况下，用旗标标记错误条件。
当读取经编程存储器单元时，仅读取以原始数据编程的MSB 407。在替代实施例中，读取LSB位，但在后续处理期间将其摒弃。
图5到图7图解说明图3的表的替代实施例。这些不同的实施例展示其它可能的写入数据与所得的所附加数据、所写入的数据及所传送的读取数据。
如在图3的实施例中一样，第一列展示构成一个特定存储器装置的阈值电压范围的阈值电压电平。第二列针对所述存储器装置的不同阈值电压电平中的每一者列出参考状态，每一状态被指派一相异的4位固定数/模转换器(DAC)参考位模式。
图5及图6的第三列展示这些装置由于MSB是单个逻辑位而为SLC装置。剩余列展示所附加的数据、以编程检验电平写入的数据、最坏情况数据读取变化及所传送的读取数据，如参考图3所解释。
图7的实施例是如同图3实施例的MLC装置且使用与图3实施例相同的写入数据、所附加数据及因此相同的所写入数据(MSB+LSB)。然而，图7的列6列出对于正确MSB可接受的可能数据读取变化。列7列出所传送的读取数据(MSB)。
图8图解说明阈值电压电平及其相关联固定参考位模式及所指派数据位模式的表的另一替代实施例。如在图7的实施例中一样，图8的前三列展示阈值电压参考、固定DAC位模式(固定参考字)及待写入到存储器的数据。
然而，在此实施例中，使用5LSB窗来解释“01”数据。LSB解释窗越大，那些特定数据位的错误容限就越大。可使用所存储的实际数据的翻译表来使解释窗更大或更小。
图8的实施例针对“01”数据提供较大错误容限以对必需阈值电压范围1V到2V中的更多干扰进行补偿。使用4LSB窗来解释“10”数据。
第五列展示可在编程之后读取的可能的实际数据。此列展示在由于干扰条件经编程数据字被更改的情况下可能读取到的数据。第六列展示在翻译之后读回的经解释数据。
图8中所图解说明的实施例展示用于写入数据及用于读取数据的翻译表是不同的。在替代实施例中，翻译表可相同。换句话说，第四列(即，写入翻译表)及第六列(即，读取翻译表)可为相同数据或不同数据。
在另一实施例中，可将整个数据串(MSB及LSB两者)翻译成待编程的另一数字模式。因此，可取决于电平之间的所要的干扰保护而使用翻译表打开或关闭数据阈值电压电平窗。当读取所存储的数据模式时，存取所述翻译表以将读取模式翻译回到原始数据。
结论
总的来说，一个或一个以上实施例将额外数字附加到待编程的目标数据以形成新的编程字。额外位在由原始数据表示的阈值电压与将由一数据损失表示的下一较低阈值电压之间提供较大容限。
存储器可接收n个位且附加m个位以产生具有n+m个位的新字或控制电路可将额外位附加到原始数据。位长度n及m不必相等。取决于原始数据模式，所附加位可不同。通过将不同的所附加位附加到原始位，存储器或控制电路可在数据阈值电压电平之间打开或关闭窗。通过附加不同的位，可使阈值分布扩展或使其变窄。
虽然本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，任何旨在实现相同目的的布置均可替代所示的具体实施例。所属领域的技术人员将明了本发明的许多修改。因此，本申请案打算涵盖本发明的任何修改或变化。显然其目的在于本发明仅由以上权利要求书及其等效内容限定。

Claims (18)

1.一种用于存储器装置中的数据传送及编程的方法，所述方法包括：
将原始数据传送到存储器阵列；
将额外数字附加到所述原始数据以形成新的编程字；及
将所述新的编程字编程到所述存储器阵列。
2.根据权利要求1所述的方法，其中所述额外数字包括多个逻辑零位。
3.根据权利要求1所述的方法，其中所述额外数字包括所述原始数据的镜像位。
4.根据权利要求1所述的方法，其中所述原始数据包括多个逻辑位。
5.根据权利要求1所述的方法，其中形成所述新的编程字包括存取翻译表。
6.根据权利要求1所述的方法，其中传送所述原始数据包括传送一个逻辑位，且编程所述新的编程字包括编程三个或三个以上逻辑位。
7.根据权利要求1所述的方法，其中传送所述原始数据包括传送两个逻辑位，且编程所述新的编程字包括编程多个逻辑位。
8.根据权利要求1所述的方法，其中由所述存储器装置执行形成所述新的编程字。
9.根据权利要求1所述的方法，且其进一步包括：
所述存储器阵列从控制电路接收所述原始数据以用于编程到选定存储器单元；
形成包括作为最高有效位的所述原始数据及作为最低有效位的额外数据的所述新的编程字；
将所述新的编程字编程到所述选定存储器单元；及
检验所述新的编程字的成功编程。
10.根据权利要求9所述的方法，且其进一步包含读取所述选定存储器单元，其中仅读取所述最高有效位。
11.根据权利要求9所述的方法，且其进一步包含读取所述选定存储器单元，其中读取新的数据字的所有位并忽略所述最低有效位。
12.一种非易失性存储器装置，其包括：
存储器控制电路，其用于控制所述存储器装置的操作，所述存储器控制电路经配置以传输原始数据；及
存储器阵列，其耦合到所述存储器控制电路，响应于所述存储器控制电路而操作，所述存储器阵列经配置而以所述原始数据编程且附加额外数据，其中所述所附加的额外数据增加所述原始数据的经编程阈值电压容限。
13.根据权利要求12所述的存储器装置，其中所述存储器阵列包括NAND架构。
14.根据权利要求12所述的存储器装置，其中所述存储器控制电路经配置以仅读取与所述所附加的额外数据一起被编程的所述原始数据。
15.根据权利要求12所述的存储器装置，其中所述存储器控制电路经配置以读取所述经编程的原始数据并忽略所述所附加的额外数据。
16.根据权利要求12所述的存储器装置，其中所述存储器控制电路进一步经配置以从选定存储器单元读取数据、存取翻译表以解释所述所读取数据，且响应于所述翻译表而将所述所读取数据翻译回到所述原始数据。
17.根据权利要求12所述的存储器装置，其中所述存储器阵列接收n个原始数据位且附加m个位的所述额外数据，其中n不等于m。
18.根据权利要求12所述的存储器装置，其中所述存储器控制电路将n+m个位传输到所述存储器阵列。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582374B2 (en) * 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US8917553B2 (en) 2011-03-25 2014-12-23 Micron Technology, Inc. Non-volatile memory programming
US9720681B2 (en) 2011-07-20 2017-08-01 Data I/O Corporation Device programming system with data broadcast and method of operation thereof
US8804452B2 (en) 2012-07-31 2014-08-12 Micron Technology, Inc. Data interleaving module
US9696918B2 (en) 2014-07-13 2017-07-04 Apple Inc. Protection and recovery from sudden power failure in non-volatile memory devices
US20230037044A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level cell data encoding
US11860733B2 (en) * 2021-12-08 2024-01-02 Western Digital Technologies, Inc. Memory matched low density parity check coding schemes

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226677B2 (ja) * 1993-09-21 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
DE69635105D1 (de) * 1996-01-31 2005-09-29 St Microelectronics Srl Mehrstufige Speicherschaltungen und entsprechende Lese- und Schreibverfahren
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
KR100521364B1 (ko) * 2002-11-18 2005-10-12 삼성전자주식회사 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
US6842379B2 (en) * 2003-02-13 2005-01-11 Broadcom Corporation Non-volatile memory apparatus and method capable of controlling the quantity of charge stored in memory cells
US7356755B2 (en) * 2003-10-16 2008-04-08 Intel Corporation Error correction for multi-level cell memory with overwrite capability
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
EP1746604B1 (en) * 2005-07-22 2009-02-04 STMicroelectronics S.r.l. Method for accessing a multilevel nonvolatile memory device of the flash NAND type
US8020060B2 (en) * 2006-01-18 2011-09-13 Sandisk Il Ltd Method of arranging data in a multi-level cell memory device
US7533328B2 (en) * 2006-07-04 2009-05-12 Sandisk Il, Ltd. Method of error correction in a multi-bit-per-cell flash memory
US7966550B2 (en) * 2007-03-31 2011-06-21 Sandisk Technologies Inc. Soft bit data transmission for error correction control in non-volatile memory
KR101373186B1 (ko) * 2007-08-22 2014-03-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
KR101684583B1 (ko) * 2008-09-03 2016-12-08 마벨 월드 트레이드 리미티드 다중-평면 플래시 메모리 내로의 데이터 프로그래밍

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