KR930018843A - 델타·시그마형 d/a 변환기 - Google Patents

Abstract

양자화 회로에 있어서 일정 주기로 입력되는 소정의 복수 비트로 표시되는 입력 디지탈 데이타를 입력 디지탈데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타 보다 작은 양자화 디지탈 데이타로 차례로 변환한다. 그리고 양자화 회로에 있어서 양자화 노이즈를 양자화 회로의 입력측으로 귀환하고, 노이즈 저감군을 형성한다. 그리고, 노이즈 저감군에 적분 회로를 포함하는 보조 루프를 설치하고 이 적분 결과를 선택적으로 가산한다. 그래서 적분 결과의 가산 여부에 따라 노이즈 저감군의 차수를 변경할 수 있다. 또 노이즈 저감군의 귀환군에 무한 임펄스 응답형 필터를 설치함으로써 노이즈의 평균화를 도모해서 노이즈 저감군의 차수를 높이지 않고 노이즈 제거 성능을 향상한다.

Description

델타·시그마형 D/A 변환기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 2차노이즈 저감군을 채용하는 비트 압축 회로의 회로도.

제3도는 3차 노이즈 저감군을 채용하는 비트압축 회로의 회로도.

제4도는 1차 노이즈 저감군을 채용하는 비트압축 회로의 회로도.

제5도는 실시예 1-1의 델타·시그마형 D/A변환기의 한 실시예를 도시한 회로도.

제6도는 실시예 1-2를 도시한 회로도.

Claims (11)

1. 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형D/A변환기에 이용하는 디지탈 데이타의 비트수를 감소시키는 비트 압축회로에 있어서, 일정 주기로 입력되는 소정의 복수 비트로 표시되는 입력 디지탈 데이타를 입력 디지탈데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로의 입력 데이타와 출력 데이타의 차에서 양자화 변환시에 생기는 양자화 노이즈데이타를 산출하는 제1가산기, 제1가산기에 의해 얻은 양자화 노이즈 데이타를 상기 1샘플링 주기 만큼 지연 시켜서 지연 양자화 노이즈 데이타를 얻는 제1지연회로 지연회로에 의해 얻은 1 샘플링 주기 지연한 지연 양자화 노이즈 데이타와 상기 양자화 회로로 들어오는 디지탈 데이타를 가산하는 제2가산기, 상기 지연 양자화 노이즈 데이타가 입력되어 이것을 적분하는 적분 회로, 및 이 적분 회로의 출력을 상기 양자화 회로로 입력되는 데이타에 선택적으로 가산하는 선택 가산회로를 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
2. 제1항에 있어서, 상기 선택 가산 수단은 상기 양자화 회로의 입력측에 설치된 제3가산기, 및 제3가산기로 상기 적분 회로에서 출력이 입력되는지 여부를 선택하는 선택수단으로 이루어지는 것을 특징으로 한 비트 압축회로.
3. 제2항에 있어서, 상기 선택수단은 상기 적분 회로로부터의 출력과, 「0」신호를 선택하여 출력하는 스위치인 것을 특징으로 하는 비트압축회로.
4. 제1항에 있어서, 상기 적분 회로는 지연 양자화 노이즈 데이타가 입력되는 적분 회로용 가산기, 및 적분회로용 가산기의 출력을 1샘플링 주기 지연해서 해당 적분 회로용 가산기로 귀환하는 적분 회로용 지연 회로로 이루어지는 것을 특징으로 하는 비트 압축 회로.
5. 제1항에 있어서, 또 제2가산기로 공급하는 지연 양자화 노이즈 데이타에 소정의 계수를 승산하는 제1계수 승산기. 상기 지연 양자화 노이즈 데이타를 다시 1샘플링 주기 지연시키는 추가 지연회로, 및 추가 지연회로에서의 출력을 상기 입력 디지탈 데이타에서 감산하는 추가 가산기를 포함하는 것을 특징으로 하는 비트 압축회로.
6. 입력 디지탈 데이타를 아날로그 신호로 변환하는 비트 압축 회로에 있어서 일정 주기로 입력되는 소정의 복수 비트로 표시되는 디지탈 데이타를 디지탈 데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로에 의해 양자화 디지탈 데이타를 상기 샘플링 주기 지연시켜서 지연 양자화 데이타를 얻는 제1지연회로, 상기 양자화 회로로의 입력 경로에 설치되어 입력되는 디지탈 데이타와 상기 지연 양자화 데이타와의 감산을 행하는 제1가산기, 제1가산기와 양자화 회로 사이에 설치되어 제1가산기의 출력을 적분해서 양자화 회로로 공급하는 제1적분회로, 상기 제1가산기의 입력측에 설치되어 입력되는 데이타와 상기 지연 양자화 데이타를 감산하는 제2가산기, 상기 제2가산기와 상기 제1가산기 사이에 설치되어 제2가산기의 출력을 적분해서 제1가산기로 공급하는 제2적분회로, 상기 양자화 데이타의 제2가산기로의 입력 경로에 설치되어 양자화 데이타가 제2가산기로 공급되는 것을 제어하는 제1선택수단,및 상기 제2적분 회로에 의한 적분 동작을 제어해서 제2적분 회로에 의한 적분 결과 또는 제2적분 회로의 입력 데이타를 그대로 제1가산기로 공급할 것인지를 제어하는 제2선택 수단을 포함하는 것을 특징으로 하는 델타·시그마형 D/A형 변환기에 이용하는 비트 압축 회로.
7. 제6항에 있어서, 상기 제1선택 수단은 상기 지연 양자화 데이타와 「0」을 선택해서 출력하는 스위치이고, 상기 제2선택 수단은 상기 제2적분 회로를 바이패스하는 경로에 설치된 스위치인 것을 특징으로 하는 델타·시그마형 D/A형 변환기에 이용하는 비트 압축 회로.
8. 제6항에 있어서, 상기 제2적분 회로와 상기 제1가산기 사이에, 또 제1가산기의 출력 데이타와 상기 지연양자화 데이타와의 감산을 행하는 제3가산기, 및 제3가산기와 제1가산기 사이에 설치되고, 제3가산기의 출력을 적분하여 제1가산기로 공급하는 제3적분 회로를 포함하는 것을 특징으로 하는 비트 압축 회로.
9. 입력 디지탈 데이타를 아날로그 신호로 변환하는 델타·시그마형 D/A 변환기를 이용하는 비트 압축 회로에 있어서, 일정 주기로 입력되는 소정의 비트수로 표시되는 입력 디지탈 데이타를 입력 디지탈데이타의 입력 주기보다 짧은 샘플링 주기로 샘플링하고, 샘플링한 데이타를 비트수가 입력 디지탈 데이타보다 작은 양자화 디지탈 데이타로 차례로 변환하는 양자화 회로, 상기 양자화 회로의 입력 데이타와 출력 데이타의 차에서 양자화 변환시에 생기는 양자화 노이즈데이타를 산출하는 제1가산기, 제1가산기에 의해 얻은 양자화 노이즈 데이타를 필터링 처리하는 무한 임펄스 응답형 필터 및 무한 임펄스 응답형 필터의 출력을 상기 양자화 회로로 입력되는 데이타에 가산하는 제2가산기를 포함하는 것을 특징으로 하는 델타·시그마형 D/A 변환기에 이용하는 비트 압축 회로.
10. 제9항에 있어서, 상기 무한 임펄스 응답형 필터는 상기 제1가산기에서의 양자화 노이즈 데이타가 입력되는 제3가산기. 제3가산기의 출력을 1샘플링 기간 지연하는 제1지연 회로, 제1지연 회로의 출력에 소정 계수를 승산해서 상기 제3가산기로 귀환하는 제1계수 승산기. 상기 제3가산기의 출력에 소정 계수를 승산하는 제2계수 승산기, 상기 제1지연 회로의 출력에 소정 계수를 승산하는 제3계수 승산기, 및 제2계수 승산기, 제3계수 승산기의 출력을 가산하는 가산기로 이루어지는 것을 특징으로 하는 비트 압축 회로.
11. 제10항에 있어서, 상기 제1지연 회로의 출력이 입력되고, 이것을 1샘플링 기간 지연시키는 제2지연회로, 제2지연회로의 출력에 소정 계수를 각각 승산하는 제4 및 제5계수 승산기. 상기 제1계수 승산기와 제3가산기사이에 설치되고, 제1계수 승산기의 출력과 제4승산기의 출력을 가산하는 제5가산기, 및 상기 제3계수 승산기와 제4가산기 사이에 설치되고, 제3계수 가산기의 출력과 제5계수 승산기의 출력을 가산하는 제6가산기를 포함하는 것을 특징으로 하는 비트 압축 회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.