JPH02149010A - サンプルレートコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、入力データのサンプリング周波数を変換して
出力するサンプルレートコンバータに関する。

（従来の技術） 音声信号処理において、伝送系の転送レート、例えばＣ
Ｄのサンプリング周波数（４４，１ＫＨ２）をＣＤＩの
サンプリング周波数（３７，８ＫＨｚ、１８．９ＫＨｚ
）に変換する必要性がある。

また、衛星放送の転送レートからＤＡＴへの転送レート
に変換する場合もある。

従来、サンプリング周波数の変換方法には、第１の方法
として第７図に示すように入力のサンプリング周波数で
Ｄ／Ａ変換して一旦アナログ信号としてから変換サンプ
リング周波数で再度Ａ／Ｄ変換する方法がある。

また、第２の方法としては第８図に示すようにディジタ
ル信号処理によるディジタルフィルタでサンプリング周
波数を変換する方法がある。すなわち、入力のサンプリ
ング周波数の最小公倍数でディジタルフィルタを構成し
、所望の周波数帯域にフィルタリングして変換サンプリ
ング処理を行っている。

ところが、上記第１の方法では、アナログ信号で処理を
行うため、信号の劣化が生じる。第２の方法では、全て
ディジタル信号処理を行うため信号の劣化は少ないが、
サンプリングクロックが少なくとも３種類（第８図中の
入力用サンプリングクロック■、最小公倍数用サンプリ
ングクロック■ＸＮ（Ｎはサンプリングクロック■とサ
ンプリングクロック■の最小公倍数）、出力用サンプリ
ングクロック■）必要であり、このため回路が複雑化し
かつ高価なものとなる。

（発明が解決しようとする課題） 上述したようにディジタルフィルタを用いた第２のサン
プリング周波数変換方法では、サンプリングクロックが
少なくとも３種類必要であり、このため回路が複雑化し
かつ高価なものとなる欠点があった。

本発明はこのような事情に基づきなされたもので、簡単
な構成でしかも安価なサンプルレートコンバータを提供
することを目的としている。

［発明の構成］ （課題を解決するための手段） 上記従来の課題を解決する本発明のサンプルレートコン
バータは、入力データのサンプリング周波数をディジタ
ルフィルタにより変換して出力するサンプルレートコン
バータにおいて、入力データのサンプリング周期のみを
用いて信号変換処理を行うと共に、各サンプリング周期
により信号変換処理後の出力遅延時間を各周期ごとに設
定し、該出力遅延時間だけ遅延させて各変換サンプリン
グ出力を出力することを特徴とする。

（作　用） 例えば、入力データのサンプリング周波数を６＝７の変
換比で変換する場合、７サンプリング中に６サンプリン
グ出力することであり、人力データのサンプリング周波
数の７倍の周期（６と７の最小公倍数である４２）のデ
ィジタルフィルタでサンプリングする。すなわち、入力
データを６デイジタルフイルタサンプリングおきにディ
ジタルフィルタに入力しその間には０をセットすると共
に、７デイジタルフイルタサンプリングおきに積和演算
処理して出力するとサンプリング周波数が変換すること
になる。この時、入力と出力のタイミングは、７サンプ
ル入力して６サンプル出力することになる。

出力の周期を無視すれば、ディジタルフィルタの演算バ
ッファに６個おきに入力データを他に０データをセット
し、最小公倍数のサンプリング７個おきに積和演算処理
して出力すると、６：７のサンプリング周波数変換がな
されるが、出力周期は入力周期（入力サンプリングクロ
ック）と同じとなり、かつ１サンプル抜けて出力される
。この周期を所望の周期にするため、入力周期から出力
遅延時間を設定し、この出力遅延時間だけ遅延させて出
力データを出力するようにする。

（実施例） 以下、本発明の一実施例について図面を参照して詳細に
説明する。

第１図は本発明の一実施例によるサンプルレートコンバ
ータの構成ブロック図である。本実施例のサンプルレー
トコンバータは、入力データを生成する信号源３と、そ
の入力データをディジタル変換するＡ／Ｄ変換器１と、
入力データのサンプリング周波数を所望のサンプリング
周波数（ｍ）に変換して出力するディジタルフィルタ２
を備えてなる。Ａ／Ｄ変換器１とディジタルフィルタ２
には、共通のサンプリングクロック■が接続されている
。

また、第４図にディジタルフィルタ２の一例を示す。第
４図中、５は入力データを記憶する演算バッファ、６は
入力データ（ｈｏ−ｈｍ−＋）と係数（ＫＧ〜にト１）
の乗算を行う乗算器、７は乗算結果を加算する加算器で
ある。

ここで、例えば入力データのサンプリング周波数を６：
７の変換比で変換する場合、７サンプリング中に６サン
プリング出力することであり、入力データのサンプリン
グ周波数の７倍の周期（６と７の最小公倍数である４２
）のディジタルフィルタ２でサンプリングする。すなわ
ち、入力データを６デイジタルフイルタサンプリングお
きにディジタルフィルタ２に入力しその間には０をセッ
トすると共に、７デイジタルフイルタサンプリングおき
に積和演算処理して出力するとサンプリング周波数が変
換することになる。この時、入力と出力のタイミングは
、７サンプル入力して６サンプル出力することになる。

最小公倍数のサンプリングによる入力データと、０デー
タセツトと、出力データの関係を第３図に示す。

出力の周期を無視すれば、第３図のようにディジタルフ
ィルタ２の演算バッファ５に６個おきに入力データを他
に０データをセットし、最小公倍数のサンプリング７個
おきに積和演算処理して出力すると、６：７のサンプリ
ング周波数変換がなされるが、出力周期は入力周期（サ
ンプリングクロック■）と同じとなり、かつ１サンプル
抜けて出力される。この周期を所望の周期にするため、
第５図に示すように入力周期から出力遅延時間（ＷＯ、
Ｗｌ　、Ｗ２　、Ｗ３　・・・）だけ遅延させて出力デ
ータを出力するようにする。なお、Ａはディジタルフィ
ルタ２の演算時間である。また、出力遅延時間（ＷＯ、
Ｗｌ　、　Ｗ２　、　Ｗｌ　　φ書）は、ＷＯ＜Ｗｌ　
＜Ｗ２　＜Ｗ３　　　　・なる大きさで設定されている
。第５図から明かなように出力データは入力データから
演算時間人士出力遅延時間（ＷＯ、Ｗｌ　、　Ｗ２　、
　Ｗ３　　・・）だけ遅れて出力される。

本実施例はディジタルフィルタ２にＤＳＰ（Ｄｉｇｉｔ
ａｌ　Ｓｌｇｎａｌ　Ｐｒｏｓｃｓｏｒ　）を備えて上
記変換処理を実行している。ＤＳＰは予めプログラミン
グされている。そのプログラムによる制御フローを第２
図（ａ）〜（ｅ）に示す。

第２図（ａ）に示すように、メインルーチンは割り込み
待ちの状態になっている。割り込まれて出力許可になる
と、サンプリングクロック■のデータカウントにより出
力遅延時間（ＷＯ、Ｗｌ　。

Ｗ２　、Ｗ３　・・・）が設定され、その時間を待って
割り込み処理中に積和演算された出力データが出力され
る。その後、データストローブ信号ＳＴＢを出力して出
力データの出力を禁止し、再び割り込み待ちの状態にな
る。

割り込みルーチン（第２図（ｂ））の入力処理では、デ
ータを人力し演算バッファ５にデータをセットする。入
力データをセットする位置は、サンプリングクロック■
のデータカウントにより行う。すなわち、演算バッファ
５を第６図のように構成して、データカウントがｎの場
合はｎ番目の演算バッファ５にセットする（第２図（Ｃ
））。

なお、演算バッファ５の初段に入力データをセット口、
演算バッファ５全体をｎデータ分だけシフトするように
してもよい（第２図（ｄ））。

演算処理は予めディジタルフィルタ２の係数（ＫＯ〜Ｋ
ｍ）をＤＳＰ内に記憶しておき、各演算バッファ５の入
力データ（ｈｏ−ｈｍ−＋）との積和演算を行う。この
演算は入力（割り込み）ごと１＝　行つ７５＜、ｎ−ａ
　６のときは出力を行わないので演算しなくてもよい。

本実施例で問題となる点は、割り込み待ちによる出力タ
イミングのずれ（ジッタ）を生じることである。このず
れはＤＳＰの出力許可待ちループの時間であり、その時
間はＤＳＰの処理時間が１００　（ｎｓｅｃ）程度であ
ることから数１００　（ｎｓｅｃ）大きさとなる。しか
し、このずれ（ジッタ）は、田カストローブ信号ＳＴＢ
を出力することでそれを吸収することができる。

上記実施例から分かるように、人力のサンプリングクロ
ック■のみで周波数の変換が可能となる。

［発明の効果］ 以上説明したように本発明のサンプルレートコンバータ
は、入力データのサンプリング周期のみを用いて信号変
換処理を行うと共に、各サンプリング周期により信号変
換処理後の出力遅延時間を各周期ごとに設定し、該出力
遅延時間だけ遅延させて各変換サンプリング出力を出力
することにより、サンプリングクロックが入力サンプリ
ングクロックのみで動作させることができるので、従来
のように高次のサンプリングクロックを外部から供給す
る必要がなくなる。このため、サンプルレートコンバー
タの構成が複雑化しがっ高価となる不利益を解消できる
。

【図面の簡単な説明】

第１図は本発明の一実施例によるサンプルレートコンバ
ータの構成ブロック図、 第２図はＤＳＰを用いて変換処理を行う場合の制御動作
を示すフローチャート、 第３図は演算バッファの状態遷移を示す図、第４図はデ
ィジタルフィルタの一例を示す構成ブロック図、 第５図は本発明の一実施例によるサンプルレートコンバ
ータの動作を示すタイミングチャート、第６図は演算バ
ッファへの入力データセットの一例を示す図、 第７図及び第８図はそれぞれ従来のサンプルレートコン
バータのブロック図である。 １・・・Ａ／Ｄ変換器、２・・・ディジタルフィルタ、
５・・・演算バッファ、６・・・乗算器、７・・・加算
器、ｈＯ〜ｈ　ａ−＋・・・入力データ、ＫＯ〜Ｋ　ｍ
−＋・・・係数、ＷＯ。 Ｗｌ、　　・・・・出力遅延時間、Ａ・・・演算時間。

Claims (1)

1. 【特許請求の範囲】 入力データのサンプリング周波数をディジタルフィルタ
   により変換して出力するサンプルレートコンバータにお
   いて、 入力データのサンプリング周期のみを用いて信号変換処
   理を行うと共に、各サンプリング周期により信号変換処
   理後の出力遅延時間を各周期ごとに設定し、該出力遅延
   時間だけ遅延させて各変換サンプリング出力を出力する
   ことを特徴とするサンプルレートコンバータ。