JPS62289006A - デイジタル補間フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はサンプルレート変換を行うディジタルフィルタ
に利用する。特にその伝達関数Ｇ　（ｚｌがＧ　（ｚｌ
　＝ −−−−−（ｌｌ （ｎは自然数） で表され、サンプルレートを２ｎ倍に変換する補間フィ
ルタに関する。

〔概　要〕

本発明は、サンプルレートｆｓで入力されたディジタル
データを２ｎ倍のサンプルレートで出力するディジタル
補間フィルタにおいて、回路構成を工夫することにより
、 加算器または減算器の個数を削減するものである。

〔従来の技術〕

従来のこの種の補間フィルタの一例を第３図に示す。こ
の従来例では、入力端子１４にサンプルレートｆｓのデ
ータが入力され、レジスタ１５に保持される。レジスタ
１５の出力を２ｎｆｓのサンプルレートで取り出すこと
により、サンプルレートが２ｎ倍に変換される。この処
理は、 なる伝達関数を持たせてサンプルレートを２ｎ倍するこ
とに等しい。レジスタ１５の出力はサンプルレート２ｆ
ｓで動作する。レジスター６．１７と、データの値を２
倍にする乗算器１８と、加算器１９．２０とにより、 の伝達関数で後段に送られる。この出力は、サンプルレ
ー）２ｆｓで動作するレジスタ２１と減算器２２とによ
り、 ｃｆｆｔｚ）’　＝　Ｉ　　Ｚ−” なる伝達関数でフィルタリングされ、加算器２４とサン
プルレート２ｆｓで動作するレジスタ２６とで構成され
る、 なる伝達関数の積分器およびスケーラ２７を通して、出
力端子２８より出力される。以上の構成により、入力端
子１４からスケーラ２７までの伝達関数Ｇ　（ｚｌ　’
は、 Ｇ（ｚｌ’　　＝Ｇ、（ｚｌ’　　ｘＧ２（ｚｌ’　　
ｘＧ３（ｚｌ’　　ｘＧ４（ｚｌ’となり、サンプルレ
ートを２ｎ倍に変換する補間フィルタとして機能する。

また、スイッチ２５およびスケーラ２３は、レジスタ２
６を周期的に確定させるためのものである。これはレジ
スタ２６の初期値が出力に影響するのを避けるために使
用される。

〔発明が解決しようとする問題点〕

しかし、このような従来例の補間フィルタは、加減算器
が全体で４個必要である。ハードウェアで実現する際に
は、データのビット幅が大きくなると加減算器のハード
ウェアもそれに比例して増えるため、特に多ビツト幅の
データを扱う補間フィルタは、そのハード量が非常に多
くなる欠点がある。

本発明は以上の問題点を解決し、少ないハード量で（１
）式の伝達関数を満足するディジタル補間フィルタを提
供することを目的とする。

〔問題点を解決するための手段〕

本発明のディジタル補間フィルタは、サンプルレートｆ
ｓで入力されるディジタル入力データを保持する第一の
レジスタと、この第一のレジスタからサンプルレートｆ
ｓの偶数２ｎ倍のサンプルレートでデータを取り出す手
段とを備え、その伝達関数Ｇ　（ｚｌが、 ＧｆＺｌ　　　− で表されるディジタル補間フィルタにおいて、上記取り
出す手段は、ｌ＋ｚ−〇で表される伝達関数を実現する
第二のレジスタおよび第一の加算器の組合わせと、ｌ　
　、−２ｎで表される伝達関数を実現する第三、第四の
レジスタおよび減算器の組合わせと、　　□で表される
伝達関数を実１　、−１ 現する第二の加算器および第五のレジスタの組合わせと
を含むことを特徴とする。

〔作　用〕

本発明のディジタル補間フィルタは、従来例に比較して
加減算器を１個減らして、（１）弐の伝達関数を実現す
る。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例ディジタル補間フィルタの回
路構成を示す。入力端子１はレジスタ２の入力に接続さ
れる。レジスタ２の出力はレジスタ３の入力と加算器４
の第一の入力とに接続される。レジスタ３の出力は加算
器４の第二の入力に接続される。加算器４の出力は、レ
ジスタ５の入力と、減算器７の非反転入力とに接続され
る。レジスタ５の出力はレジスタ６の入力に接続される
。

レジスタ６の出力は減算器７の反転入力に接続される。

減算器７の出力は加算器８の第一の入力に接続される。

加算器８の第二の入力にはレジスタ９の出力が接続され
る。加算器８の出力はスケーラ１１を介して出力端子１
２に接続される。スイッチ１０は、スケーラ１３を介し
たレジスタ５の出力または加算器８の出力を、選択的に
レジスタ９に接続する。

入力端子１にサンプルレートＦｓで入力されたデータは
レジスタ２に保持され、２ｎｆｓなるサンプルレートで
取り出される。これにより、１−Ｚ−’ なる伝達関数ＣＩ　ｆｚｌでサンプルレートが２ｎ倍に
変換される。レジスタ２の出力は、サンプルレートｆｓ
で、レジスタ２と半周期ずれて動作するレジスタ３に入
力され、加算器４で加算される。これにより、 Ｃｙ　ｚｆＺ）　＝　１　＋　ｚ　−”なる伝達関数Ｇ
、（２１が実現される。加算器４の出力は、サンプルレ
ート２ｆｓで動作するレジスタ５．６および減算器７に
より、 Ｇ３（ｚｌ＝　１−　Ｚ−” なる伝達関数Ｇ　３　ｆｚｌで加算器８に入力される。

加算器８の他の入力には、加算器８の出力を入力として
サンプルレート２ｎｆｓで動作するレジスタ９の出力が
供給され、加算器８とレジスタ９とにより で表される伝達関数Ｇ　４　ＴＺ）を実現する。加算器
８の出力はスケーラ１１に入力され、出力端子１２より
出力される。スイッチ１０は、所定のタイミングで、レ
ジスタ５の出力をスケーラ１３を通してレジスタ９に入
力し、これによりレジスタ９の値を初期値に設定するも
のである。

したがって、本実施例における入力端子１からスケーラ
に致る伝達関数Ｇ　ｓ　ｆｚｌは、Ｇ５ｆＺ）−Ｇｌ（
ｚ）Ｘ　ｃ２ｔｚｌｘ　Ｇ３ｆＺＩＸ　（？ｚｆＺｌ第
２図はレジスタ２．３．５．６．９のデータが有効とな
るタイミングを示すタイムチャートである。レジスタ２
に標本速度ｆｓで入力されたデータが、レジスタ９では
１　／　２　ｎ　ｆ　ｓで変化する。

斜線で示したレジスタ９のデータ２９は、スイッチ１０
によってスケーラ１３よりレジスタ９に入力されたデー
タを示す。すなわち、レジスタ２に新しいデータが入力
される１　／　４　ｆ　ｓだけ前のひとつのサンプルを
、スケーラ１３からレジスタ９に入力する。これにより
、本実施例のディジタル補間フィルタが正しく動作する
。

以」−の実施例では、レジスタ３として、レジスタ２と
半周期ずれてサンプルレート［ｓで動作するものを用い
た。しかし、サンプルレート２ｆｓで動作するレジスタ
を用いても伝達関数０２（ｚ）を実現することができ、
本発明を同様に実施できる。

〔発明の効果〕

以上説明したように、本発明のディジタル補間フィルタ
は、少ないハード量で（１）式の伝達関数を実現できる
。特に多ビツト幅のデータを取り扱う補間フィルタに用
いる場合には、ハード量を大幅に削減することができ、
安価なディジタル補間フィルタを提供できる効果がある
。

【図面の簡単な説明】

第１図は本発明実施例ディジタル補間フィルタの回路構
成図。 第２図はレジスタ動作のタイムチャート。 第３図は従来例ディジタル補間フィルタの回路構成図。 ■、１４・・・入力端子、１２．２８・・・出力端子、
２．３．５．６．９．１５．１６．１７．２１．２６・
・・レジスタ、４．８．１９．２０．２４・・・加算器
、７．２２・・・減算器、１】、１３．１８．２４・・
・スケーラ。

Claims (1)

【特許請求の範囲】
1. （１）サンプルレートｆｓで入力されるディジタル入力
   データを保持する第一のレジスタ（２）と、この第一の
   レジスタからサンプルレートｆｓの偶数２ｎ倍のサンプ
   ルレートでデータを取り出す手段と を備え、 その伝達関数Ｇ（ｚ）が、 Ｇ（ｚ）＝ ［（１／ｎ）（１−ｚ＾−＾ｎ）／（１−ｚ＾−＾１）
   ］＾２・［（１／２）（１−ｚ＾−＾２＾ｎ）／（１−
   ｚ＾−＾ｎ）］＾３で表されるディジタル補間フィルタ
   において、上記取り出す手段は、 １＋ｚ＾−＾ｎで表される伝達関数を実現する第二のレ
   ジスタ（３）および第一の加算器（４）の組合わせと、 １−ｚ＾−＾２＾ｎで表される伝達関数を実現する第三
   、第四のレジスタ（５、６）および減算器（７）の組合
   わせと、 １／（１−ｚ＾−＾１）で表される伝達関数を実現する
   第二の加算器（８）および第五のレジスタ（９）の組合
   わせと を含む ことを特徴とするディジタル補間フィルタ。