KR100246188B1

KR100246188B1 - 멀티스테이지 콤 필터

Info

Publication number: KR100246188B1
Application number: KR1019970036508A
Authority: KR
Inventors: 한동환
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-07-31
Filing date: 1997-07-31
Publication date: 2000-03-15
Also published as: KR19990012929A

Abstract

본 발명은 데시메터(Decimator)용 멀티스테이지 콤 필터(Multistage Comb filter)에 관한 것으로서, 특히 연산기의 수를 현저하게 줄일 수 있는 멀티스테이지 콤 필터에 관한 것으로 데이터 전달부와 대칭 데이터 형성부와 연산조정신호 발생부와 제1및 제2카운터와 제1 및 제2먹스와 롬과 제1 및 제2연산플립플롭과 덧셈 및 뺄셈 연산기와 앤드게이트를 가지고 콤 필터의 스테이지의 수에 관계없이 하나의 연산장치만을 필요로 하므로 게이트의 수가 현저히 줄어 레이아웃 면적을 감소시킬 수 있다.

Description

멀티스테이지 콤 필터

본 발명은 데시메터(Decimator)용 멀티스테이지 콤 필터(Multistage Comb Filter)에 관한 것으로서, 특히, 연산기의 수를 현저하게 줄일 수 있는 멀티스테이지 콤 필터에 관한 것이다.

제1도는 종래 기술의 실시예에 따른 3 스테이지 콤 필터의 구성 블록도이다.

종래 기술의 실시예에 따른 3 스테이지 콤 필터는 최초의 입력이 인가되는 제1덧셈기(11)와, 상기 제1덧셈기(11)의 출력을 입력받아 다시 제1덧셈기(11)의 다른 입력으로 피드백 출력을 가지는 제1적분기(21)와, 상기 제1덧셈기(11)의 출력을 인가받는 제2덧셈기(12)와, 상기 제2덧셈기(12)의 출력을 입력받아 다시 제2덧셈기(12)의 다른 입력으로 피드백 출력을 가지는 제2적분기(22)와, 상기 제2덧셈기(12)의 출력을 인가받는 제3덧셈기(13)와, 상기 제3덧셈기(13)의 출력을 입력받아 다시 제3덧셈기(13)의 다른 입력으로 피드백 출력을 가지는 제3적분기(22)와, 상기 제3덧셈기(13)의 출력이 입력되는 다운 샘플러(30)와, 상기 다운 샘플러(30)의 출력을 입력받는 제1미분기(24)와, 상기 다운 샘플러(30)의 출력 및 제1미분기(24)의 출력을 입력받는 제1뺄셈기(14)와, 제1뺄셈기(14)의 출력을 입력받는 제2미분기(25)와, 상기 제1뺄셈기(14)의 출력 및 제2미분기(25)의 출력을 입력받는 제2뺄셈기(15)이 출력 및 제2미분기(25)의 출력을 입력받아 콤 필터링된 신호를 출력하는 제3뺄셈기(16)로 구성된다.

상기의 3 스테이지 콤 필터에서는 입력된 신호가 3개의 적분기와 3개의 미분기를 거쳐 한 사이클 내에서 좌우가 대칭인 3단 콤필터링 신호를 출력한다.

그러나 종래의 멀티스테이지 콤 필터는 최초 1비트로 입력되는 입력신호는 병렬비트로 연산하기 위해서 사용되어지는 각각의 적분기 미분기 덧셈기 뺄셈기가 필요하고 지연도 최종 출력되는 신호의 비트수에 맞추어 설계하여야 하므로 데시메터(Decimator)에서 발생되는 클럭 주파수가 맞지 않아 활용하지 못하여 추가의 클럭 신호 발생장치를 두어야 하는 문제점을 가진다.

따라서 본 발명의 목적은 최초 1비트로 입력되는 입력신호를 1비트씩 쉬프트하여 데시메터(Decimator)에서 발생되는 클럭 주파수를 충분히 이용할 수 있는 멀티스테이지 콤 필터를 제공하는데 있다.

상기 목적을 달성하기 위한 멀티스테이지 콤 필터는 데이터 전달부와 대칭 데이터 형성부와 연산조정신호 발생부와 제1 및 제2카운터와 제1 및 제2먹스와 롬과 제1 및 제2연산플립플롭과 덧셈 및 뺄셈 연산기와 앤드게이트를 포함한다.

상기 데이터 전달부는 2n개의 D형 플립플롭과 2n+1개의 출력단을 가지고, 상기 대칭 데이터 형성부는 2n+1개의 D형 플립플롭을 가지며, 상기 연산 조정신호 발생부는 연산 조정신호(ADD/SUB-B)를 출력하는 n+1개의 연산 조정신호 발생기를 가진다.

이하, 첨부한 도면을 참조하여 본 발명의 멀티스테이지 콤 필터를 상세히 설명한다.

제1도는 종래 기술의 실시예에 따른 3 스테이지 콤 필터의 구성 블럭도.

제2도는 본 발명에 따른 멀티스테이지 콤 필터의 구체 회로도.

* 도면의 주요부분에 대한 부호의 설명

11,12,13 : 덧셈기 14,15,16 : 뺄셈기

21,22,23 : 적분기 24,25,26 : 미분기

30 : 다운 샘플러 100 : 데이터 전달부

200 : 대칭 데이터 형성부 300 : 연산 조정신호 발생부

400 : 제1카운터 410 : 제1먹스

420 : 제2카운터 430 : 롬

440 : 제2먹스 450 : 제1연산플립플롭

460 : 제2연산플립플롭 470 : 덧셈 및 뺄셈 연산기

480 : 앤드게이트

제2도는 본 발명에 따른 멀티스테이지 콤 필터의 구체 회로도이다.

본 발명에 따른 멀티스테이지 콤 필터(Multistage Comb filter)는 입력단에 입력되는 1비트 데이타가 1비트 씩 쉬피트되는 데이터 전달부(100)와, 상기 데이터 전달부(100)에서 1비트식 쉬프트된 데이타를 입력받는 대칭 데이터 형성부(200)와, 상기 대칭 데이터 형성부(200)의 데이터의 출력을 입력받아 그 입력된 데이터의 연산여부를 결정하는 n+1개의 2비트 연산 조정신호(ZERO,ADD/SUB-B)를 출력하는 조정신호 발생부(300)와, 상기 연산 조정신호 발생부(300)의 n+1개의 2비트 연산 조정신호(ZERO,ADD/SUB-B)를 입력받아 순차적으로 출력하는 제1먹스(410)와, 상기 데이터 전달부(100)에 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)를 입력받아 제1먹스(410)의 순차적인 출력을 조절하는 제1카운터(410)와, 상기 데이터 전달부(100)에 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)를 입력받아 순차적인 어드레싱 신호를 출력하는 제2카운터(420)와, 상기 카운터(420)의 순차적인 어드레싱 신호를 입력받아 어드레싱(addressing)되어 상기 전달부(100)에 입력되는 1비트 데이터보다 두배의 빠른 클럭 레이트(clock rate)에 의하여 계수(COEFFICIENTS)를 출력하는 롬(430)과, 상기 롬(430)의 계수(COEFFICIENTS)와 접지레벨 “0”을 입력받아 상기 제1먹스(410)에서 출력되는 순차적인 연산 조정신호(ZERO) 또는 계수(COEFFICIENTS)를 출력하는 제2먹스(440), 와 상기 제2먹스(440)의 출력을 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)에 의하여 출력하는 제1연산플립플롭(450)과 상기 제1연산플립플롭(450)의 출력과 상기 연산 조정신호(ADD/SUB-B)를 입력받아 연산후 콤 필터링된 데이터를 출력하는 덧셈 및 뺄셈 연산기(470)와, 상기 덧셈 및 뺄셈 연산기(470)의 출력과 초기화(INITIAL)신호를 입력받는 앤드게이트(480)와, 상기 앤드게이트(480)의 출력을 입력받아 최초 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)에 의하여 상기 덧셈 및 뺄셈 연산기(470)로 출력하는 제2연산플립플롭(460)으로 구성된다.

상기 데이터 전달부(100)은 2n개의 D형 플립플롭이 직렬로 연결되어 입력단과 각각의 D형 플립플롭사이에서 2n+1개의 출력단을 가진다.

상기 대칭 데이터 형성부(200)는 상기 데이터 전달부(100)의 2n+1개의 출력단을 각각 연결된 2n+1개의 D형 플립플롭을 가진다.

상기 연산 조정신호 발생부(300)는 상기 대칭 데이터 형성부(200)의 처음의 D형 플립플롭과 끝의 D형 플립프롭부터 순차적으로 쌍을 이룬 출력과 중앙의 D형 플립플롭 출력과 “로우”레벨의 신호의 쌍을 각각 입력받아 연산 조정신호(ADD/SUB-B)를 출력하는 n+1개의 연산 조정신호 발생기를 가진다.

상기 본 발명에 따른 멀티스테이지 콤 필터(Multistage Comb filter)의 입력단에 1비트 데이타가 입력된다. 상기 입력되는 1비트 데이터의 클럭 레이트(clock rate)는 데시메터(Decimator)의 출력보다 데시메이션 레이토(Decimation ratio)만큼 빠르다. 상기 입력된 1비트 데이터는 데이터 전달부(100)의 2n 개의 D형 플립플롭을 통하여 1비트씨 쉬프트되며 상기 1비트씩 쉬프트 되는 데이터는 입력단과 각각의 D형 플립플롭 사이에서 각각 출력된다. 상기 데이터 전달부(100)의 출력은 상기 대칭 데이터 형성부(200)의 2n+1개의 D형 플립플롭에 각각 입력된다. 상기 대칭 데이터 형성부(200)는 1비트씩 쉬프트된 입력된 데이타를 중심에서 서로 대칭되도록 연산 조정신호 발생부(300)의 각각의 연산 조정신호 발생기로 출력한다. 이때 사용되는 동기 클럭 레이트(clock rate)는 데시메터(Decimator)의 출력보다 데시메이션 레이토(Decimation ratio)만큼 느리게 한다. 상기 서로 대칭이 되는 두 입력데이타의 값에 대한 2비트 연산 조정신호(ZERO,ADD/SUB-B)의 출력은 표 1과 같다.

상기 2비트 연산 조정신호(ZERO,ADD/BUB-B)는 제1카운터(410)의 순차적인 선택신호에 의하여 제1먹스(410)에서 출력된다. 이때 제1카운터(410)의 선택신호는 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)를 가진다. 그러므로 순차적으로 출력되는 2비트 연산 조정신호(ZERO,ADD/BUB-B)에 의하여 다수개의 입력을 순차적으로 하나의 덧셈 및 뺄셈 연산기(470)를 사용하여 연산이 가능하다.

또한 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)에 의하여 롬(430)에는 멀티스테이지 콤 필터의 계수의 두배의 계수가 저장된다.

상기 2비트 연산 조정신호(ZERO,ADD/BUB-B) 중 ZERO신호는 제2먹스(440)의 선택신호로 사용되는데 ZERO신호 값이 “1”일 때에는 “0”을 덧셈 및 뺄셈 연산기(470)로 출력하고 ZERO신호 값이 “0”일 때에는 롬(430)의 출력 계수가 덧셈 및 뺄셈연산기(470)로 출력된다. 또한 상기 2비트 연산 조정신호(ZERO,ADD/BUB-B) 중 ADD/SUB-B의 신호에 의하여 덧셈 및 뺄셈 연산기(470)의 덧셈 또는 뺄셈의 연산방법이 선택된다. 또한 상기 덧셈 및 뺄셈 연산기(470)의 연산후 콤 필터링된 데이터는 앤드게이트(480)를 거쳐 상기 덧셈 및 뺄셈 연산기(470)로 피드백되어 최초 입력되는 1비트 입력데이터 보다 데시메이션 레이토(Decimation ratio)만큼 늦은 콤필터링 데이터를 출력한다.

상기 대칭 데이터 형성부(200)에서 두번째 데칭 데이터를 제1먹스(410)로 출력하기 전에 초기 입력 데이타의 처리가 모두 가능한 것은 상기 제1 및 제2카운터(400)(430)의 동기 클럭의 레이트(rate)가 빠르기 때문이다.

한 하나의 입력 데이터의 콤 필터링 작업이 끝나면 초기화(inital)신호가 입력되어 덧셈 및 뺄셈 연산기(470)를 초기화한다.

상기 동작은 연속적인 입력 데이터가 있는 동안 반복된다.

따라서 본 발명은 콤 필터의 스테이지의 수에 관계없이 하나의 연산장치만을 필요로 하므로 게이트의 수가 현저히 줄어 레이아웃 면적이 감소하는 잇점을 가진다.

Claims

데시메터(Decimator)용 멀티스테이지 콤 필터(Multistage Comb filter)에 있어서, 입력단에 입력되는 1비트 데이타가 1비트 씩 쉬피트되는 데이터 전달부(100)와, 상기 데이터 전달부(100)에서 1비트식 쉬프트된 데이타를 입력받는 대칭 데이터 형성부(200)와, 상기 대칭 데이터 형성부(200)의 데이터의 출력을 입력받아 그 입력된 데이터의 연산여부를 결정하는 n+1개의 2비트 연산 조정신호(ZERO,ADD/SUB-B)를 출력하는 조정신호 발생부과, 상기 연산 조정신호 발생부의 n+1개의 2비트 연산 조정신호(ZERO,ADD/SUB-B)를 입력받아 순차적으로 출력하는 제1먹스와, 상기 데이터 전달부에 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)를 입력받아 제1먹스의 순차적인 출력을 조절하는 제1카운터와, 상기 데이터 전달부에 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)를 입력받아 순차적인 어드레싱 신호를 출력하는 제2카운터와, 상기 카운터의 순차적인 어드레싱 신호를 입력받아 어드레싱(addressing)되어 상기 전달부에 입력되는 1비트 데이터보다 두배의 빠른 클럭 레이트(clock rate)에 의하여 계수(COEFFICIENTS)를 출력하는 롬과, 상기 롬의 계수(COEFFICIENTS)와 접지레벨 “0”을 입력받아 상기 제1먹스에서 출력되는 순차적인 연산 조정신호(ZERO,ADD/SUB-B)중 ZERO신호 또는 계수(COEFFICIENTS)를 출력하는 제2먹스와 상기 제2먹스의 출력을 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)에 의하여 출력하는 제1연산플립플롭과, 상기 제1연산플립플롭의 출력과 상기 연산 조정신호(ADD/SUB-B)중 ADD/SUB-B신호를 입력받아 연산후 콤 필터링된 데이터를 출력하는 덧셈 및 뺄셈 연산기와, 상기 덧셈 및 뺄셈 연산기의 출력과 초기화(INITIAL)신호를 입력받는 앤드게이트와, 상기 앤드게이트의 출력을 입력받아 최초 입력되는 1비트 데이터보다 두배의 클럭 레이트(clock rate)에 의하여 상기 덧셈 및 뺄셈 연산기로 출력하는 제2연산플립플롭으로 구성된 것이 특징인 멀티스테이지 콤 필터(Multistage Comb filter).
제1항에 있어서, 상기 데이터 전달부는 2n개의 D형 플립플롭이 직렬로 연결되어 입력단과 각각의 D형 플립플롭사이에서 2n+1개의 출력단을 가지는 것이 특징인 멀티스테이지 콤필터(Multistage Comb filter).
제1항에 있어서, 상기 대칭 데이터 형성부는 상기 데이터 전달부의 2n+1개의 출력단에 각각 연결된 2n+1개의 D형 플립플롭으로 구성된 것이 특징인 멀티스테이지 콤 필터(Multistage Comb filter).
제1항에 있어서, 상기 연산 조정신호 발생부는 상기 대칭 데이터 형성부의 처음의 D형 플립플롭과 끝의 D형 플립플롭부터 순차적으로 쌍을 이룬 출력과 중앙의 D형 플립플롭 출력과 “로우”래벨의 신호의 쌍을 각각 입력받아 연산 조정신호(ADD/SUB-B)를 출력하는 n+1개의 연산 조정신호 발생기로 구성된 것이 특징인 멀티스테이지 콤 필터(Multistage Comb filter).