JPH05299973A - デシメーションフィルタ - Google Patents
デシメーションフィルタInfo
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- JPH05299973A JPH05299973A JP9798892A JP9798892A JPH05299973A JP H05299973 A JPH05299973 A JP H05299973A JP 9798892 A JP9798892 A JP 9798892A JP 9798892 A JP9798892 A JP 9798892A JP H05299973 A JPH05299973 A JP H05299973A
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- JP
- Japan
- Prior art keywords
- cycle
- coefficient
- multiplier
- filter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 本発明はオーバサンプリング・シグマ・デル
タ変調型Ａ／Ｄ変換器に使用されるデシメーションフィ
ルタに関し、回路規模削減と低消費電力化を目的とす
る。 【構成】 係数発生部１２はオーバサンプリング周期の
４倍の周期のクロックを計数する第１及び第２のカウン
タの出力をオーバサンプリング周期毎に切り換え、サン
プリングレートの各周期の前半の期間は２つの係数の更
新演算を２サイクルずつ交互に行ない、後半の期間は１
つの係数の更新演算のみを行なう。演算部１３はサンプ
リングレートの各周期の前半の期間で２つのフィルタ演
算を２サイクルずつ交互に行ない、後半の期間は１つの
フィルタ演算を２サイクル行なった後、動作停止するこ
とを交互に繰り返す。これにより、フィルタ演算が４タ
ップ分ずつ行なわれる。
タ変調型Ａ／Ｄ変換器に使用されるデシメーションフィ
ルタに関し、回路規模削減と低消費電力化を目的とす
る。 【構成】 係数発生部１２はオーバサンプリング周期の
４倍の周期のクロックを計数する第１及び第２のカウン
タの出力をオーバサンプリング周期毎に切り換え、サン
プリングレートの各周期の前半の期間は２つの係数の更
新演算を２サイクルずつ交互に行ない、後半の期間は１
つの係数の更新演算のみを行なう。演算部１３はサンプ
リングレートの各周期の前半の期間で２つのフィルタ演
算を２サイクルずつ交互に行ない、後半の期間は１つの
フィルタ演算を２サイクル行なった後、動作停止するこ
とを交互に繰り返す。これにより、フィルタ演算が４タ
ップ分ずつ行なわれる。
Description
【０００１】
【産業上の利用分野】本発明はデシメーションフィルタ
に係り、特にオーバサンプリング・シグマ・デルタ変調
型Ａ／Ｄ変換器に使用されるデシメーションフィルタに
関する。
に係り、特にオーバサンプリング・シグマ・デルタ変調
型Ａ／Ｄ変換器に使用されるデシメーションフィルタに
関する。
【０００２】２線メタリックケーブルを用いた双方向伝
送のディジタル加入者線伝送インタフェース装置におい
ては、高度なエコーキャンセルと波形等化により双方向
伝送を実現するため、高精度のＡ／Ｄ変換器が必要とさ
れる。かかるＡ／Ｄ変換器として、量子化ビット数１ビ
ットのディジタル信号を良好な信号対雑音比（Ｓ／Ｎ）
で出力するため、情報信号（アナログ信号）の最高周波
数の数十倍〜数百倍という極端に高いサンプリング周波
数でサンプリングを行なうことにより、量子化雑音を広
帯域に分散させ、見掛け上信号帯域内の雑音密度を低下
させるようにしたオーバサンプリング・シグマ・デルタ
変調型Ａ／Ｄ変換器が知られている。
送のディジタル加入者線伝送インタフェース装置におい
ては、高度なエコーキャンセルと波形等化により双方向
伝送を実現するため、高精度のＡ／Ｄ変換器が必要とさ
れる。かかるＡ／Ｄ変換器として、量子化ビット数１ビ
ットのディジタル信号を良好な信号対雑音比（Ｓ／Ｎ）
で出力するため、情報信号（アナログ信号）の最高周波
数の数十倍〜数百倍という極端に高いサンプリング周波
数でサンプリングを行なうことにより、量子化雑音を広
帯域に分散させ、見掛け上信号帯域内の雑音密度を低下
させるようにしたオーバサンプリング・シグマ・デルタ
変調型Ａ／Ｄ変換器が知られている。
【０００３】このオーバサンプリング・シグマ・デルタ
変調型Ａ／Ｄ変換器では、オーバサンプリングされた出
力ディジタルデータ中の不要な高域雑音を後段のデシメ
ーションフィルタで除去しサンプリング周波数を所要値
にまで低下させてディジタルデータを出力させる。この
デシメーションフィルタには回路構成が簡単で、かつ、
消費電力が少ないことが要求される。
変調型Ａ／Ｄ変換器では、オーバサンプリングされた出
力ディジタルデータ中の不要な高域雑音を後段のデシメ
ーションフィルタで除去しサンプリング周波数を所要値
にまで低下させてディジタルデータを出力させる。この
デシメーションフィルタには回路構成が簡単で、かつ、
消費電力が少ないことが要求される。
【０００４】
【従来の技術】図４は従来のデシメーションフィルタの
一例の構成図を示す。同図中、カウンタ４１1 及び４１
2 ，算術論理ユニット（ＡＬＵ）４２1 及び４２2 ，係
数レジスタ４３1 及び４３2 は係数発生部４０を構成し
ており、漸化式の方法により係数Ｃj を発生する。
一例の構成図を示す。同図中、カウンタ４１1 及び４１
2 ，算術論理ユニット（ＡＬＵ）４２1 及び４２2 ，係
数レジスタ４３1 及び４３2 は係数発生部４０を構成し
ており、漸化式の方法により係数Ｃj を発生する。
【０００５】ここで、デシメーションフィルタには高次
のローパス特性が要求されており、通常３段のくし形フ
ィルタ特性が用いられる。この３段のくし形フィルタの
伝達関数Ｈ（Ｚ-1）は次式のようになる。
のローパス特性が要求されており、通常３段のくし形フ
ィルタ特性が用いられる。この３段のくし形フィルタの
伝達関数Ｈ（Ｚ-1）は次式のようになる。
【０００６】
【数１】
【０００７】 ここでＺ-1＝exp ｛２πｊｆ／（ｎ・ｆS ）｝ ｎ ：オーバサンプリング比 ｆS ：サンプリングレート Ｎ ：Ｎ≦ｎの整数 Ｃj ：係数 Ｃj の漸化式は、 Ｃj −Ｃj-1 ＝ｊ （ｊ≦Ｎ） （２） Ｃj −Ｃj-1 ＝３Ｎ−２ｊ （Ｎ＋１≦ｊ≦２Ｎ） （３） Ｃj −Ｃj-1 ＝ｊ−３Ｎ （２Ｎ＋１≦ｊ≦３Ｎ−２） （４） 従って、カウンタ４１1 及び４１2 のロード値やカウン
タ４１1 及び４１2 の出力の±１，−２倍の制御により
上記（２），（３）及び（４）式を実現できる。なお、
カウンタ４１1 及び４１2 の出力はｊで表わされる。
タ４１1 及び４１2 の出力の±１，−２倍の制御により
上記（２），（３）及び（４）式を実現できる。なお、
カウンタ４１1 及び４１2 の出力はｊで表わされる。
【０００８】また、図４中、乗算器４４1 及び４４2 ，
加算器４５1 及び４５2 ，アキュムレータ（ＡＣＣ）４
６1 及び４６2 並びにセレクタ４７は演算部５０を構成
している。演算部５０はシグマ・デルタ（ΣΔ）変調部
の出力ａｉ（値は±１，ｉは時間）と、係数発生部４０
よりの係数Ｃｉとのたたみ込み演算を行ない、ＡＣＣ４
６2 よりＡ／Ｄ変換値を出力する。
加算器４５1 及び４５2 ，アキュムレータ（ＡＣＣ）４
６1 及び４６2 並びにセレクタ４７は演算部５０を構成
している。演算部５０はシグマ・デルタ（ΣΔ）変調部
の出力ａｉ（値は±１，ｉは時間）と、係数発生部４０
よりの係数Ｃｉとのたたみ込み演算を行ない、ＡＣＣ４
６2 よりＡ／Ｄ変換値を出力する。
【０００９】前記したディジタル加入者線伝送装置の例
では、所要のサンプリングレート（サンプリング周波
数）ｆS を８０ｋＨｚ，オーバサンプリング比ｎを“19
2 ”とした場合、オーバサンプリング周波数は15.36 Ｍ
Ｈｚ（＝８０ｋＨｚ×192 ）となるから、従来のデシメ
ーションフィルタはΣΔ変調部の出力ａｉが15.36 ＭＨ
ｚ毎に入力され、前記（１）〜（４）式中の整数Ｎを例
えば“９６”とした図４のトランスバーサル構成によっ
て、ローパスフィルタ処理を行ない、サンプリングレー
ト８０ｋＨｚの高精度ディジタルデータに変換してＡＣ
Ｃ４６2 より出力する。
では、所要のサンプリングレート（サンプリング周波
数）ｆS を８０ｋＨｚ，オーバサンプリング比ｎを“19
2 ”とした場合、オーバサンプリング周波数は15.36 Ｍ
Ｈｚ（＝８０ｋＨｚ×192 ）となるから、従来のデシメ
ーションフィルタはΣΔ変調部の出力ａｉが15.36 ＭＨ
ｚ毎に入力され、前記（１）〜（４）式中の整数Ｎを例
えば“９６”とした図４のトランスバーサル構成によっ
て、ローパスフィルタ処理を行ない、サンプリングレー
ト８０ｋＨｚの高精度ディジタルデータに変換してＡＣ
Ｃ４６2 より出力する。
【００１０】図５は図４の従来のデシメーションフィル
タのタイムチャートを示す。図５（Ａ）は８０ｋＨｚの
サンプリングレートを示す。ここで、演算部５０は入力
ａｉに合わせて15.36 ＭＨｚで動作するため、８０ｋＨ
ｚの一周期に192 回の演算が可能である。
タのタイムチャートを示す。図５（Ａ）は８０ｋＨｚの
サンプリングレートを示す。ここで、演算部５０は入力
ａｉに合わせて15.36 ＭＨｚで動作するため、８０ｋＨ
ｚの一周期に192 回の演算が可能である。
【００１１】しかし、フィルタのタップ数は286 （＝３
Ｎ−２）であるから、フィルタ演算を終えるまでに８０
ｋＨｚの1.5 周期必要である。このため従来のデシメー
ションフィルタではカウンタ４１1 ，ＡＬＵ４２1 ，係
数レジスタ４３1 ，乗算器４４1 ，加算器４５1 及びＡ
ＣＣ４６1 よりなるブロック１で図５（Ｂ）に模式的に
示す如く１〜192 タップの演算を行ない、その後引き続
いて、セレクタ４７を切り換えてカウンタ４１2 ，ＡＬ
Ｕ４２2 ，係数レジスタ４３2 ，乗算器４４2，加算器
４５2 及びＡＣＣ４６2 よりなるブロック２で同図
（Ｃ）に模式的に示す如く193 〜286 タップの演算を行
ない、結果をＡＣＣ４６2 より出力する。
Ｎ−２）であるから、フィルタ演算を終えるまでに８０
ｋＨｚの1.5 周期必要である。このため従来のデシメー
ションフィルタではカウンタ４１1 ，ＡＬＵ４２1 ，係
数レジスタ４３1 ，乗算器４４1 ，加算器４５1 及びＡ
ＣＣ４６1 よりなるブロック１で図５（Ｂ）に模式的に
示す如く１〜192 タップの演算を行ない、その後引き続
いて、セレクタ４７を切り換えてカウンタ４１2 ，ＡＬ
Ｕ４２2 ，係数レジスタ４３2 ，乗算器４４2，加算器
４５2 及びＡＣＣ４６2 よりなるブロック２で同図
（Ｃ）に模式的に示す如く193 〜286 タップの演算を行
ない、結果をＡＣＣ４６2 より出力する。
【００１２】
【発明が解決しようとする課題】しかるに、上記の従来
のデシメーションフィルタでは演算サイクルが足りない
ため、同じ演算回路が２ブロック必要で回路規模が大で
あり、また15.36 ＭＨｚ等の高い周波数で動作させるた
めに回路規模が大であることと相まって消費電力が大で
あるという課題がある。
のデシメーションフィルタでは演算サイクルが足りない
ため、同じ演算回路が２ブロック必要で回路規模が大で
あり、また15.36 ＭＨｚ等の高い周波数で動作させるた
めに回路規模が大であることと相まって消費電力が大で
あるという課題がある。
【００１３】本発明は上記の点に鑑みてなされたもの
で、フィルタ演算を４タップずつ行ない、かつ、演算回
路を共有することにより、上記の課題を解決したデシメ
ーションフィルタを提供することを目的とする。
で、フィルタ演算を４タップずつ行ない、かつ、演算回
路を共有することにより、上記の課題を解決したデシメ
ーションフィルタを提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。本発明のデシメーションフィルタはオー
バサンプリング周期毎にシグマ・デルタ変調器から入力
される入力信号に対して所定のフィルタ演算を行ない、
所要のサンプリングレートに低下された出力信号を出力
するものにおいて、図１に示すように乗数設定部１１，
係数発生部１２及び演算部１３を有する構成としたもの
である。
ック図を示す。本発明のデシメーションフィルタはオー
バサンプリング周期毎にシグマ・デルタ変調器から入力
される入力信号に対して所定のフィルタ演算を行ない、
所要のサンプリングレートに低下された出力信号を出力
するものにおいて、図１に示すように乗数設定部１１，
係数発生部１２及び演算部１３を有する構成としたもの
である。
【００１５】ここで、乗数設定部１１は前記入力信号の
うち連続する４つの入力信号単位で乗数を設定する。ま
た、係数発生部１２は前記オーバサンプリング周期の４
倍の周期のクロックを計数する、互いに初期値の異なる
第１及び第２のカウンタの出力を交互に選択し、選択出
力に基づいてフィルタ演算の漸化式の係数を発生する。
うち連続する４つの入力信号単位で乗数を設定する。ま
た、係数発生部１２は前記オーバサンプリング周期の４
倍の周期のクロックを計数する、互いに初期値の異なる
第１及び第２のカウンタの出力を交互に選択し、選択出
力に基づいてフィルタ演算の漸化式の係数を発生する。
【００１６】演算部１３は係数発生部１２よりの係数と
乗数設定部１１よりの乗数とを乗算し、更にその乗算結
果を累積加算して前記所要のサンプリングレートの出力
信号を出力する。
乗数設定部１１よりの乗数とを乗算し、更にその乗算結
果を累積加算して前記所要のサンプリングレートの出力
信号を出力する。
【００１７】
【作用】本発明のデシメーションフィルタは３段のくし
形フィルタ特性を有しており、伝達関数は前記（１）式
で表わせる。このデシメーションフィルタの４タップ分
の演算は前記（２），（３）及び（４）式より以下のよ
うにまとめられる。 （ｊ≦Ｎ） ：a1* Cj -2j-1 +a2* C j -j +a3*Cj +a4* Cj +j+1 =Cj *(a1+a2+a3+a4)+j*(-2a1-a2+a4)+(-a1+a4) （５） (N+1 ≦j ≦2N) ：a1* Cj -2(3N-2j)-2 +a2* C j -(3N-2j) +a3*Cj +a4* Cj +(3N-2j)+2 = C j *(a1+a2+a3+a4)+(3N-2j)*(-2a1-a2+a4) +2*(-a1+a4) （６） (2N+1 ≦j ：a1* Cj -2(j-3N)-1 +a2* C j -(j-3N) +a3* Cj +a4* Cj ≦3N-2) +(j-3N)+1 =C j *(a1+a2+a3+a4)+(j-3N)*(-2a1-a2+a4) +(-a1+a4) （７） ここで、 ａ1 ，ａ2 ，ａ3 ，ａ4 はΣΔ変調器出力で
ある入力信号（15.36ＭＨｚで連続した出力） ｊ＝４ｍ＋３（ｍは整数） （５）式〜（７）式はいずれも第１項が係数Ｃj に（ａ
1 ＋ａ2 ＋ａ3 ＋ａ4）を乗算した値であり、第２項の
乗数が（−２ａ1 −ａ2 ＋ａ4 ），第３項のそれが（−
ａ1 ＋ａ4 ）又は２（−ａ1 ＋ａ4 ）である。ここで、
乗数（ａ1 ＋ａ 2 ＋ａ3 ＋ａ4 ）と（−２ａ1 −ａ2 ＋
ａ4 ）は入力信号ａ1 〜ａ4 の値が＋１又は−１である
から、いずれも±４，±２及び０のどれかの値となり、
２のべき乗であることから１サイクルで演算が可能であ
る。
形フィルタ特性を有しており、伝達関数は前記（１）式
で表わせる。このデシメーションフィルタの４タップ分
の演算は前記（２），（３）及び（４）式より以下のよ
うにまとめられる。 （ｊ≦Ｎ） ：a1* Cj -2j-1 +a2* C j -j +a3*Cj +a4* Cj +j+1 =Cj *(a1+a2+a3+a4)+j*(-2a1-a2+a4)+(-a1+a4) （５） (N+1 ≦j ≦2N) ：a1* Cj -2(3N-2j)-2 +a2* C j -(3N-2j) +a3*Cj +a4* Cj +(3N-2j)+2 = C j *(a1+a2+a3+a4)+(3N-2j)*(-2a1-a2+a4) +2*(-a1+a4) （６） (2N+1 ≦j ：a1* Cj -2(j-3N)-1 +a2* C j -(j-3N) +a3* Cj +a4* Cj ≦3N-2) +(j-3N)+1 =C j *(a1+a2+a3+a4)+(j-3N)*(-2a1-a2+a4) +(-a1+a4) （７） ここで、 ａ1 ，ａ2 ，ａ3 ，ａ4 はΣΔ変調器出力で
ある入力信号（15.36ＭＨｚで連続した出力） ｊ＝４ｍ＋３（ｍは整数） （５）式〜（７）式はいずれも第１項が係数Ｃj に（ａ
1 ＋ａ2 ＋ａ3 ＋ａ4）を乗算した値であり、第２項の
乗数が（−２ａ1 −ａ2 ＋ａ4 ），第３項のそれが（−
ａ1 ＋ａ4 ）又は２（−ａ1 ＋ａ4 ）である。ここで、
乗数（ａ1 ＋ａ 2 ＋ａ3 ＋ａ4 ）と（−２ａ1 −ａ2 ＋
ａ4 ）は入力信号ａ1 〜ａ4 の値が＋１又は−１である
から、いずれも±４，±２及び０のどれかの値となり、
２のべき乗であることから１サイクルで演算が可能であ
る。
【００１８】また（５）式と（７）式の右辺第３項の
（−ａ1 ＋ａ4 ）は±２又は０であり、（６）式の右辺
第３項の２×（−ａ1 ＋ａ4 ）は±４又は０である。従
って、この値は第１項と第２項の演算時にリースト・シ
グニフィカント・ビット（ＬＳＢ）側から足し込むこと
が可能である。そこで、本発明では乗数設定部１１によ
り上記の（ａ1 ＋ａ2 ＋ａ3 ＋ａ4 ），（−２ａ1 −ａ
2 ＋ａ4 ），（−ａ1 ＋ａ4 ）又は２×（−ａ1 ＋
ａ4 ）の値（乗数）を発生し、一方、係数発生部１２で
上記の（５）〜（７）式の係数Ｃj ，ｊ，（３Ｎ−２
ｊ）及び（ｊ−３Ｎ）を発生し、それらを演算部１３に
供給することにより、演算部１３で４タップ分のフィル
タ演算が２サイクルの演算により実行できることにな
る。
（−ａ1 ＋ａ4 ）は±２又は０であり、（６）式の右辺
第３項の２×（−ａ1 ＋ａ4 ）は±４又は０である。従
って、この値は第１項と第２項の演算時にリースト・シ
グニフィカント・ビット（ＬＳＢ）側から足し込むこと
が可能である。そこで、本発明では乗数設定部１１によ
り上記の（ａ1 ＋ａ2 ＋ａ3 ＋ａ4 ），（−２ａ1 −ａ
2 ＋ａ4 ），（−ａ1 ＋ａ4 ）又は２×（−ａ1 ＋
ａ4 ）の値（乗数）を発生し、一方、係数発生部１２で
上記の（５）〜（７）式の係数Ｃj ，ｊ，（３Ｎ−２
ｊ）及び（ｊ−３Ｎ）を発生し、それらを演算部１３に
供給することにより、演算部１３で４タップ分のフィル
タ演算が２サイクルの演算により実行できることにな
る。
【００１９】
【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付してある。
図２において、フリップフロップ（ＦＦ）２１1 ，２１
2，２１3 及び２１4 は互いに縦続接続されて４段のシ
フトレジスタを構成しており、オーバサンプリング周期
毎にシグマ・デルタ変調器から入力される入力信号ａの
うち、連続する４つの入力信号ａ1 ，ａ2 ，ａ3 及びａ
4 を一時記憶する。
図中、図１と同一構成部分には同一符号を付してある。
図２において、フリップフロップ（ＦＦ）２１1 ，２１
2，２１3 及び２１4 は互いに縦続接続されて４段のシ
フトレジスタを構成しており、オーバサンプリング周期
毎にシグマ・デルタ変調器から入力される入力信号ａの
うち、連続する４つの入力信号ａ1 ，ａ2 ，ａ3 及びａ
4 を一時記憶する。
【００２０】フリップフロップ２１1 〜２１4 より夫々
取り出された入力信号ａ1 〜ａ4 はデコーダ２２に供給
され、ここで前記（５）〜（７）式中の（ａ1 ＋ａ2 ＋
ａ3＋ａ4 ），（−２ａ1 −ａ2 ＋ａ4 ），（−ａ1 ＋
ａ4 ）及び２×（−ａ1 ＋ａ 4 ）の値にデコードされた
後、レジスタ２３に記憶される。レジスタ２３は上記の
デコードにより得られた乗数及び加算器の制御信号を保
持し、演算部１３内の乗算器３４等へ供給する。
取り出された入力信号ａ1 〜ａ4 はデコーダ２２に供給
され、ここで前記（５）〜（７）式中の（ａ1 ＋ａ2 ＋
ａ3＋ａ4 ），（−２ａ1 −ａ2 ＋ａ4 ），（−ａ1 ＋
ａ4 ）及び２×（−ａ1 ＋ａ 4 ）の値にデコードされた
後、レジスタ２３に記憶される。レジスタ２３は上記の
デコードにより得られた乗数及び加算器の制御信号を保
持し、演算部１３内の乗算器３４等へ供給する。
【００２１】本実施例は従来と同様に15.36 ＭＨｚで動
作するが、従来とは異なり４タップ分の演算を２サイク
ルで実行するため、係数発生部１２及び演算部１３内の
演算回路はすべて共有化し、二つのフィルタ演算が重な
っている時間では演算を交互に行なう点に特徴がある。
作するが、従来とは異なり４タップ分の演算を２サイク
ルで実行するため、係数発生部１２及び演算部１３内の
演算回路はすべて共有化し、二つのフィルタ演算が重な
っている時間では演算を交互に行なう点に特徴がある。
【００２２】係数発生部１２は第１のカウンタ２４，第
２のカウンタ２５，それらの出力を切り換えるセレクタ
２６，セレクタ２６の出力に乗数４又は８を乗算する乗
算器２７，所定値「１０」又は「２０」と乗算器２７の
出力の一方を選択するセレクタ２８，算術論理ユニット
（ＡＬＵ）２９，係数レジスタ３０及び３１，そして係
数レジスタ３０及び３１の出力の一方をＡＬＵ２９に供
給するセレクタ３２よりなる。
２のカウンタ２５，それらの出力を切り換えるセレクタ
２６，セレクタ２６の出力に乗数４又は８を乗算する乗
算器２７，所定値「１０」又は「２０」と乗算器２７の
出力の一方を選択するセレクタ２８，算術論理ユニット
（ＡＬＵ）２９，係数レジスタ３０及び３１，そして係
数レジスタ３０及び３１の出力の一方をＡＬＵ２９に供
給するセレクタ３２よりなる。
【００２３】この係数発生部１２は前記（５）〜（７）
式の右辺第１項の係数Ｃj を４タップおき毎に算出して
演算部１３に供給する。ここで、係数Ｃj を４タップお
き毎に算出する漸化式を次に示す。 （ｊ≦Ｎ）の時 Cj+4- Cj =C4n+7-C4n+3=(C4n+7-C4n+6)+(C4n+6-C4n+5)+(C4n+5-C4n+4)+ (C4n+4-C4n+3)=(4n+7)+(4n+6)+(4n+5)+(4n+4)=16n+22=4j+10 （８） （N+1 ≦j ≦2N）の時 Cj+4- Cj =(3N-2(4n+7))+(3N-2(4n+6))+(3N-2(4n+5))+(3N-2(4n+4)) =12N-32n-44=4(3N-2j)+20 （９） （2N+1≦j ≦3N-2）の時 Cj+4- Cj =(4n+7-3N)+(4n+6-3N)+(4n+5-3N)+(4n+4-3N)=16n+22-12N=4(j-3N)+ 10 （10） セレクタ２８に入力される固定値「１０」は（８）式及
び（10）式中の「１０」であり、「２０」は（９）式中
の「２０」である。
式の右辺第１項の係数Ｃj を４タップおき毎に算出して
演算部１３に供給する。ここで、係数Ｃj を４タップお
き毎に算出する漸化式を次に示す。 （ｊ≦Ｎ）の時 Cj+4- Cj =C4n+7-C4n+3=(C4n+7-C4n+6)+(C4n+6-C4n+5)+(C4n+5-C4n+4)+ (C4n+4-C4n+3)=(4n+7)+(4n+6)+(4n+5)+(4n+4)=16n+22=4j+10 （８） （N+1 ≦j ≦2N）の時 Cj+4- Cj =(3N-2(4n+7))+(3N-2(4n+6))+(3N-2(4n+5))+(3N-2(4n+4)) =12N-32n-44=4(3N-2j)+20 （９） （2N+1≦j ≦3N-2）の時 Cj+4- Cj =(4n+7-3N)+(4n+6-3N)+(4n+5-3N)+(4n+4-3N)=16n+22-12N=4(j-3N)+ 10 （10） セレクタ２８に入力される固定値「１０」は（８）式及
び（10）式中の「１０」であり、「２０」は（９）式中
の「２０」である。
【００２４】演算部１３は乗算器２７，係数レジスタ３
０及び３１の各出力のうちのいずれか一の出力を選択す
るセレクタ３３と、セレクタ３３の出力係数とレジスタ
２３よりの乗数とを乗算する乗算器３４と、加算器３５
と、加算器３５の出力を累積加算するアキュムレータ
（ＡＣＣ）３６及び３７と、アキュムレータ３６及び３
７の各出力の一方を選択して加算器３５に入力するセレ
クタ３８とよりなる。この演算部１３は前記（５）〜
（７）式の演算を行ない、ＡＣＣ３７より所要のサンプ
リングレートのディジタル信号を出力する。
０及び３１の各出力のうちのいずれか一の出力を選択す
るセレクタ３３と、セレクタ３３の出力係数とレジスタ
２３よりの乗数とを乗算する乗算器３４と、加算器３５
と、加算器３５の出力を累積加算するアキュムレータ
（ＡＣＣ）３６及び３７と、アキュムレータ３６及び３
７の各出力の一方を選択して加算器３５に入力するセレ
クタ３８とよりなる。この演算部１３は前記（５）〜
（７）式の演算を行ない、ＡＣＣ３７より所要のサンプ
リングレートのディジタル信号を出力する。
【００２５】次にＮ＝９６とした場合の本実施例の動作
について、図３のタイミングチャートを併せ参照して説
明する。図３（Ａ）は演算部１３より出力されるディジ
タル信号のサンプリングレートである８０ｋＨｚを示
す。カウンタ２４は８０ｋＨｚの一周期の前半の期間で
は図３（Ｂ）に示す如くｊ（＝４ｍ＋３）を出力し、後
半の期間では（３Ｎ−２ｊ）／２を出力する。カウンタ
２５は８０ｋＨｚの一周期の前半の期間では図３（Ｂ）
に示す如くｊ−３Ｎを出力し、後半の期間では動作を停
止する。
について、図３のタイミングチャートを併せ参照して説
明する。図３（Ａ）は演算部１３より出力されるディジ
タル信号のサンプリングレートである８０ｋＨｚを示
す。カウンタ２４は８０ｋＨｚの一周期の前半の期間で
は図３（Ｂ）に示す如くｊ（＝４ｍ＋３）を出力し、後
半の期間では（３Ｎ−２ｊ）／２を出力する。カウンタ
２５は８０ｋＨｚの一周期の前半の期間では図３（Ｂ）
に示す如くｊ−３Ｎを出力し、後半の期間では動作を停
止する。
【００２６】カウンタ２４及び２５は夫々15.36 ＭＨｚ
の1/4 倍の周波数（オーバサンプリング周期の４倍の周
期）である3.84ＭＨｚのクロックを計数し、“４”ずつ
カウントアップしていく。ただし、８０ｋＨｚの一周期
の前半の期間にカウンタ２４から出力されるｊはｊ≦Ｎ
の場合の値であって、初期値は３（＝４×０＋３）であ
り、カウンタ２５から出力されるｊ−３Ｎは２Ｎ＋１≦
ｊ≦３Ｎ−２の場合の値であって、初期値は３−Ｎ（＝
２Ｎ＋３−３Ｎ）である。更に、カウンタ２４から出力
される（３Ｎ−２ｊ）／２はｊがＮ＋１≦ｊ≦２Ｎの場
合の値である。８０ｋＨｚの各周期の前半では上記した
ように、ｊ≦Ｎの部分と２Ｎ＋１≦ｊ≦３Ｎ−２の部分
の２つのフィルタ演算を行なうが、そのためにセレクタ
２６により15.36 ＭＨｚのセレクト信号によりカウンタ
２４及び２５の両出力計数値を交互に選択して乗算器２
７に供給し、更に後述の係数レジスタ３０及び３１の夫
々から係数Ｃj を読み出して、Ｃj+4 への（８）式及び
（10）式の更新演算を行ない、夫々の係数レジスタ３
０，３１に更新した係数Ｃj+4 を戻す。
の1/4 倍の周波数（オーバサンプリング周期の４倍の周
期）である3.84ＭＨｚのクロックを計数し、“４”ずつ
カウントアップしていく。ただし、８０ｋＨｚの一周期
の前半の期間にカウンタ２４から出力されるｊはｊ≦Ｎ
の場合の値であって、初期値は３（＝４×０＋３）であ
り、カウンタ２５から出力されるｊ−３Ｎは２Ｎ＋１≦
ｊ≦３Ｎ−２の場合の値であって、初期値は３−Ｎ（＝
２Ｎ＋３−３Ｎ）である。更に、カウンタ２４から出力
される（３Ｎ−２ｊ）／２はｊがＮ＋１≦ｊ≦２Ｎの場
合の値である。８０ｋＨｚの各周期の前半では上記した
ように、ｊ≦Ｎの部分と２Ｎ＋１≦ｊ≦３Ｎ−２の部分
の２つのフィルタ演算を行なうが、そのためにセレクタ
２６により15.36 ＭＨｚのセレクト信号によりカウンタ
２４及び２５の両出力計数値を交互に選択して乗算器２
７に供給し、更に後述の係数レジスタ３０及び３１の夫
々から係数Ｃj を読み出して、Ｃj+4 への（８）式及び
（10）式の更新演算を行ない、夫々の係数レジスタ３
０，３１に更新した係数Ｃj+4 を戻す。
【００２７】すなわち、セレクタ２６から取り出された
カウンタ２４の出力ｊは乗算器２７で４倍された後セレ
クタ２８を通してＡＬＵ２９に供給された後、セレクタ
２８より「１０」が選択されてＡＬＵ２９に供給され、
ここで算術演算された後、係数レジスタ３０には（８）
式で表わされた（４ｊ＋１０）を加算した値が格納され
る。
カウンタ２４の出力ｊは乗算器２７で４倍された後セレ
クタ２８を通してＡＬＵ２９に供給された後、セレクタ
２８より「１０」が選択されてＡＬＵ２９に供給され、
ここで算術演算された後、係数レジスタ３０には（８）
式で表わされた（４ｊ＋１０）を加算した値が格納され
る。
【００２８】次にセレクタ２６から取り出されたカウン
タ２５の出力（ｊ−３Ｎ）は乗算器２７で４倍された後
セレクタ２８を通してＡＬＵ２９に供給された後、セレ
クタ２８より「１０」が選択されてＡＬＵ２９に供給さ
れ、ここで算術演算された後、係数レジスタ３１には、
（10）式で表わされた｛４（ｊ−３Ｎ）＋１０｝を加算
した値が格納される。
タ２５の出力（ｊ−３Ｎ）は乗算器２７で４倍された後
セレクタ２８を通してＡＬＵ２９に供給された後、セレ
クタ２８より「１０」が選択されてＡＬＵ２９に供給さ
れ、ここで算術演算された後、係数レジスタ３１には、
（10）式で表わされた｛４（ｊ−３Ｎ）＋１０｝を加算
した値が格納される。
【００２９】上記のように、（８）式と（10）式の演算
はカウンタ２４，２５，出力ｊ，（ｊ−３Ｎ）の４倍の
加算と、「＋１０」の加算の２サイクル（15.36 ＭＨｚ
の逆数の２倍の期間）必要であるから、全部で４サイク
ルで係数の更新が終了し、演算時間に空きはない。ま
た、上記の各２サイクルの演算は交互にセレクタ２６，
２８，３２により切り換えられて行なわれるから、演算
のための回路（２７，２９）を共用することができる。
はカウンタ２４，２５，出力ｊ，（ｊ−３Ｎ）の４倍の
加算と、「＋１０」の加算の２サイクル（15.36 ＭＨｚ
の逆数の２倍の期間）必要であるから、全部で４サイク
ルで係数の更新が終了し、演算時間に空きはない。ま
た、上記の各２サイクルの演算は交互にセレクタ２６，
２８，３２により切り換えられて行なわれるから、演算
のための回路（２７，２９）を共用することができる。
【００３０】次に、８０ｋＨｚの各周期の後半では図３
（Ｂ）に示したように、Ｎ＋１≦ｊ≦２Ｎの部分の１つ
のフィルタ演算のみ行なう。このときはカウンタ２４の
出力（３Ｎ−２ｊ）／２がセレクタ２６を通して乗算器
２７で８倍された後、セレクタ２８を通してＡＬＵ２９
に入力される。また、セレクタ２８の切り換えによりＡ
ＬＵ２８に固定値「２０」が入力される。
（Ｂ）に示したように、Ｎ＋１≦ｊ≦２Ｎの部分の１つ
のフィルタ演算のみ行なう。このときはカウンタ２４の
出力（３Ｎ−２ｊ）／２がセレクタ２６を通して乗算器
２７で８倍された後、セレクタ２８を通してＡＬＵ２９
に入力される。また、セレクタ２８の切り換えによりＡ
ＬＵ２８に固定値「２０」が入力される。
【００３１】これにより、係数レジスタ３０には前記
（９）式で表わされる｛４（３Ｎ−２ｊ）＋２０｝を加
算した値が格納され、Ｃj+4 の更新演算が行なわれる。
従って、このときはカウンタ２４の出力（３Ｎ−２ｊ）
／２の８倍の加算と、「＋２０」の加算の２サイクルで
係数Ｃj の更新が終了し、カウンタ２５と係数レジスタ
３１とは停止している。
（９）式で表わされる｛４（３Ｎ−２ｊ）＋２０｝を加
算した値が格納され、Ｃj+4 の更新演算が行なわれる。
従って、このときはカウンタ２４の出力（３Ｎ−２ｊ）
／２の８倍の加算と、「＋２０」の加算の２サイクルで
係数Ｃj の更新が終了し、カウンタ２５と係数レジスタ
３１とは停止している。
【００３２】上記の係数レジスタ３０及び３１，及び乗
算器２７の出力を1/4 倍した値とは夫々演算部１３に供
給されてレジスタ２３よりの乗数との乗算及び累積加算
が行なわれる。まず、セレクタ３３は15.36 ＭＨｚのセ
レクト信号に基づき８０ｋＨｚの各周期の前半の期間で
は前述したように係数レジスタ３０，３１より（８）
式、（10）式の各演算結果を取り出す。係数レジスタ３
０からの（８）式の演算結果を選択して乗算器３４に供
給してレジスタ２３よりの乗数（ａ1 ＋ａ2 ＋ａ 3 ＋ａ
4 ）と乗算させ、セレクタ３８を通して得られるＡＣＣ
３６の値と、加算器３４によって加算し、結果をＡＣＣ
３６に取り込む。次に、乗算器２７よりの値４ｊを1/4
倍（これは２ビット右方向へシフトすることにより得ら
れる）した値ｊを選択して乗算器３４に供給してレジス
タ２３よりの乗数（−２ａ1 −ａ2＋ａ4 ）と乗算し、
ＡＣＣ３６の値と加算させ、結果をＡＣＣ３６に取り込
む。上記２回の加算の間に（−ａ1 ＋ａ4 ）をＬＳＢ側
から足し込む。従って、これによりＡＣＣ３６から
（５）式の演算式によるフィルタ演算結果が得られる。
算器２７の出力を1/4 倍した値とは夫々演算部１３に供
給されてレジスタ２３よりの乗数との乗算及び累積加算
が行なわれる。まず、セレクタ３３は15.36 ＭＨｚのセ
レクト信号に基づき８０ｋＨｚの各周期の前半の期間で
は前述したように係数レジスタ３０，３１より（８）
式、（10）式の各演算結果を取り出す。係数レジスタ３
０からの（８）式の演算結果を選択して乗算器３４に供
給してレジスタ２３よりの乗数（ａ1 ＋ａ2 ＋ａ 3 ＋ａ
4 ）と乗算させ、セレクタ３８を通して得られるＡＣＣ
３６の値と、加算器３４によって加算し、結果をＡＣＣ
３６に取り込む。次に、乗算器２７よりの値４ｊを1/4
倍（これは２ビット右方向へシフトすることにより得ら
れる）した値ｊを選択して乗算器３４に供給してレジス
タ２３よりの乗数（−２ａ1 −ａ2＋ａ4 ）と乗算し、
ＡＣＣ３６の値と加算させ、結果をＡＣＣ３６に取り込
む。上記２回の加算の間に（−ａ1 ＋ａ4 ）をＬＳＢ側
から足し込む。従って、これによりＡＣＣ３６から
（５）式の演算式によるフィルタ演算結果が得られる。
【００３３】続いて、セレクタ３３により係数レジスタ
３１からの（10）式の演算結果が選択された後、乗算器
２７よりの４（ｊ−３Ｎ）を1/4 倍した値（ｊ−３Ｎ）
を選択して乗算器３４により順次に所定の乗数（ａ1 ＋
ａ2 ＋ａ3 ＋ａ4 ），（−２ａ1 −ａ2 ＋ａ4 ）と乗算
させＡＣＣ３７と累算する。この時、（−ａ1 ＋ａ4）
をＬＳＢ側から足し込むことにより、（７）式のフィル
タ演算結果がＡＣＣ３７に取り込まれる。
３１からの（10）式の演算結果が選択された後、乗算器
２７よりの４（ｊ−３Ｎ）を1/4 倍した値（ｊ−３Ｎ）
を選択して乗算器３４により順次に所定の乗数（ａ1 ＋
ａ2 ＋ａ3 ＋ａ4 ），（−２ａ1 −ａ2 ＋ａ4 ）と乗算
させＡＣＣ３７と累算する。この時、（−ａ1 ＋ａ4）
をＬＳＢ側から足し込むことにより、（７）式のフィル
タ演算結果がＡＣＣ３７に取り込まれる。
【００３４】ここで、ＡＣＣ３６，３７に対し、係数レ
ジスタ３０，３１の出力係数の（ａ 1 ＋ａ2 ＋ａ3 ＋ａ
4 ）倍を加算する演算と、乗算器２７の出力の1/4 倍の
（−２ａ1 −ａ2 ＋ａ4 ）倍とを加算する演算には２サ
イクルずつが必要であるため、図３（Ｃ）に模式的に示
す如く８０ｋＨｚの各周期の前半の期間では（５）式と
（７）式の演算が２サイクルずつ交互に行なわれて全部
で４サイクルでフィルタ演算が終了するため、演算時間
に空きはない。また、上記の各２サイクルの演算は交互
に行なわれるから、演算のための回路（３４，３５）を
共用することができる。 次の８０ｋＨｚの各周期の後
半の期間では、係数レジスタ３０より取り出される前記
（９）式の演算結果と、乗算器２７の出力を1/4 倍した
値（３Ｎ−２ｊ）とを選択し、上記と同様にして２サイ
クルの演算によって、図３（Ｃ）に模式的に示す如く
（６）式のフィルタ演算結果がＡＣＣ３６に取り込まれ
る。そして続く２サイクルでは回路が停止される。この
８０ＫＨｚの各周期の後半では、フィルタ全体の演算結
果がＡＣＣ３７に保持され、かつ、出力される。
ジスタ３０，３１の出力係数の（ａ 1 ＋ａ2 ＋ａ3 ＋ａ
4 ）倍を加算する演算と、乗算器２７の出力の1/4 倍の
（−２ａ1 −ａ2 ＋ａ4 ）倍とを加算する演算には２サ
イクルずつが必要であるため、図３（Ｃ）に模式的に示
す如く８０ｋＨｚの各周期の前半の期間では（５）式と
（７）式の演算が２サイクルずつ交互に行なわれて全部
で４サイクルでフィルタ演算が終了するため、演算時間
に空きはない。また、上記の各２サイクルの演算は交互
に行なわれるから、演算のための回路（３４，３５）を
共用することができる。 次の８０ｋＨｚの各周期の後
半の期間では、係数レジスタ３０より取り出される前記
（９）式の演算結果と、乗算器２７の出力を1/4 倍した
値（３Ｎ−２ｊ）とを選択し、上記と同様にして２サイ
クルの演算によって、図３（Ｃ）に模式的に示す如く
（６）式のフィルタ演算結果がＡＣＣ３６に取り込まれ
る。そして続く２サイクルでは回路が停止される。この
８０ＫＨｚの各周期の後半では、フィルタ全体の演算結
果がＡＣＣ３７に保持され、かつ、出力される。
【００３５】このように、本実施例によれば、オーバサ
ンプリング周期の４倍の期間で連続して入力される４つ
のΣΔ変調器出力ａ1 〜ａ4 単位で、８０ｋＨｚの各周
期の前半の期間では（５）式及び（７）式のフィルタ演
算をオーバサンプリング周期の２倍の期間ずつ交互に行
ない、８０ｋＨｚの各周期の後半の期間では（６）式の
フィルタ演算をオーバサンプリング周期の２倍の期間行
ない、続くオーバサンプリング周期の２倍の期間は動作
を停止することを繰り返すことにより、４タップ分のフ
ィルタ演算を従来の半分で行なって15.36 ＭＨｚからサ
ンプリングレートが８０ｋＨｚに低減されたディジタル
信号を出力することができる。
ンプリング周期の４倍の期間で連続して入力される４つ
のΣΔ変調器出力ａ1 〜ａ4 単位で、８０ｋＨｚの各周
期の前半の期間では（５）式及び（７）式のフィルタ演
算をオーバサンプリング周期の２倍の期間ずつ交互に行
ない、８０ｋＨｚの各周期の後半の期間では（６）式の
フィルタ演算をオーバサンプリング周期の２倍の期間行
ない、続くオーバサンプリング周期の２倍の期間は動作
を停止することを繰り返すことにより、４タップ分のフ
ィルタ演算を従来の半分で行なって15.36 ＭＨｚからサ
ンプリングレートが８０ｋＨｚに低減されたディジタル
信号を出力することができる。
【００３６】
【発明の効果】上述の如く、本発明によれば、４タップ
分のフィルタ演算を２サイクルでできるため、従来に比
し演算量を半分に削減することができ、また２つのフィ
ルタ演算を交互に行なうことができるため演算回路を共
用化することができ、よって回路規模を従来に比し削減
でき、このことから従来と同じ動作周波数であっても消
費電力を低減することができる等の特長を有するもので
ある。
分のフィルタ演算を２サイクルでできるため、従来に比
し演算量を半分に削減することができ、また２つのフィ
ルタ演算を交互に行なうことができるため演算回路を共
用化することができ、よって回路規模を従来に比し削減
でき、このことから従来と同じ動作周波数であっても消
費電力を低減することができる等の特長を有するもので
ある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例の構成図である。
【図３】図２の動作説明用タイムチャートである。
【図４】従来のデシメーションフィルタの一例の構成図
である。
である。
【図５】図４の動作説明用タイムチャートである。
１１ 乗数設定部 １２ 係数発生部 １３ 演算部 ２１1 〜２１4 フリップフロップ（ＦＦ） ２２ デコーダ ２４，２５ カウンタ ２６，２８，３２，３３，３８ セレクタ ２７，３４ 乗算器 ２９ 算術論理ユニット（ＡＬＵ） ３０，３１ 係数レジスタ ３５ 加算器 ３６，３７ アキュムレータ（ＡＣＣ）
Claims (1)
- 【請求項１】 オーバサンプリング周期毎にシグマ・デ
ルタ変調器から入力される入力信号に対して所定のフィ
ルタ演算を行ない、所要のサンプリングレートに低下さ
れた出力信号を出力するデシメーションフィルタにおい
て、 前記入力信号のうち連続する４つの入力信号単位で乗数
を設定する乗数設定部（１１）と、 前記オーバサンプリング周期の４倍の周期のクロックを
計数する互いに初期値の異なる第１及び第２のカウンタ
（２４，２５）の出力を交互に選択し、該選択出力に基
づいてフィルタ演算の漸化式の係数を発生する係数発生
部（１２）と、 該係数発生部（１２）よりの係数と前記乗数設定部（１
１）よりの乗数とを乗算し、更にその乗算結果を累積加
算して前記所要のサンプリングレートの出力信号を出力
する演算部（１３）とを有し、前記フィルタ演算を４タ
ップずつ行なうことを特徴とするデシメーションフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9798892A JPH05299973A (ja) | 1992-04-17 | 1992-04-17 | デシメーションフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9798892A JPH05299973A (ja) | 1992-04-17 | 1992-04-17 | デシメーションフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299973A true JPH05299973A (ja) | 1993-11-12 |
Family
ID=14207055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9798892A Withdrawn JPH05299973A (ja) | 1992-04-17 | 1992-04-17 | デシメーションフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101414A (ja) * | 2001-09-20 | 2003-04-04 | Asahi Kasei Microsystems Kk | デジタル信号処理回路 |
| US7146148B2 (en) | 2002-10-01 | 2006-12-05 | Hitachi Kokusai Electric Inc. | Low intermediate frequency type receiver |
| JP2013058894A (ja) * | 2011-09-08 | 2013-03-28 | Renesas Electronics Corp | 半導体装置 |
-
1992
- 1992-04-17 JP JP9798892A patent/JPH05299973A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101414A (ja) * | 2001-09-20 | 2003-04-04 | Asahi Kasei Microsystems Kk | デジタル信号処理回路 |
| JP4554855B2 (ja) * | 2001-09-20 | 2010-09-29 | 旭化成エレクトロニクス株式会社 | デジタル信号処理回路 |
| US7146148B2 (en) | 2002-10-01 | 2006-12-05 | Hitachi Kokusai Electric Inc. | Low intermediate frequency type receiver |
| JP2013058894A (ja) * | 2011-09-08 | 2013-03-28 | Renesas Electronics Corp | 半導体装置 |
| US9124247B2 (en) | 2011-09-08 | 2015-09-01 | Renesas Electronics Corporation | Semiconductor device including a decimation filter that performs predetermined filtering |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |