JPH0433406A - トランスバーサルフィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランスバーサルフィルタ回路に関するもので
あり、特に２回路構成を簡単にしたシリアルのバイナリ
データを処理するトランスバーサルフィルタ回路に関す
る。

〔従来の技術、および９発明が解決しようとする課題〕 トランスバーサルフィルタは２種々の用途、たとえば９
通信システムにおけるエコーキャンセラー、音声信号、
ビデオ信号のゴーストキャンセラーなどに用いられてい
る。

そのようなトランスバーサルフィルタ回路は。

種々の形式のものが提案されているが、その１例として
は、第１７図に示した転置型トランスバーサルフィルタ
が知られている。特に、ビデオ信号などのような長時間
にわたる時系列信号に対しては転置型トランスバーサル
フィルタによってノイズ処理が行われている。

第１７図の転置型トランスバーサルフィルタ回路は、各
タップ回路（トランスバーサルフィルタ回路の単位要素
）が、入力データＸと係数に、（但し、　ｘ＝　１．２
．　　・・・＋ｎ）との積を算出する乗算器１．その乗
算結果と前段のタップの結果とを加算する加算器２．こ
の加算結果を単位時間だけ遅延する単位時間遅延回路３
から構成され、複数のタップ回路が複数直列に接続され
ている。そして、フィルタ処理結果Ｙが最終段のタップ
回路の単位時間遅延回路から出力される。

このようなトランスバーサルフィルタ回路を。

たとえば、ビデオ信号のゴーストキャンセラーに適用す
る場合、長時間にわたるビデオ信号のゴーストキャンセ
ルを行う必要があり、数１００タツプものタップ回路を
有するトランスバーサルフィルタ回路が必要になる。

このようなトランスバーサルフィルタ回路を構成する場
合、実装上の面から、第１８図に示したようなモジュー
ル化した半導体（ＬＳＩ）チップを組み合わせて使用す
ることが提案されている。

第１８図の例は、各チップが１２８タツプを有するトラ
ンスバーサルフィルタを内蔵したＬＳＩチップＣＨＩＰ
Ｉ〜ＣＨＩＰ５を直列に接続して用いる例を示している
。最初のチップＣ）ｌ　Ｉ　Ｐ　１が６４タツプのＦＩ
Ｒ）ランスバーサルフィルタを２組内蔵し、並列または
直列に切り換えて使用できるようにし、さらに、各々１
２８タップの夏ＩＲトランスバーサルフィルタを直列に
合計５１２タツプ接続させる構成になっている。

ビデオ信号ｌが初段のチップＣＨＩＰＩに印加され、こ
のチップＣＨＩＰＩの出力がカスケードサム出力１とし
て加算器ＡＤＨに印加され、この加算器には最終段のチ
ップＣＨＩＰ５の出力もカスケードサム出力２として印
加され、これらの加算値が第２のビデオ信号として各チ
ップＣＨＩＰ１〜ＣＨＩＰ５に印加されている。一方、
各チップには外部からタップ係数データおよび上記ビデ
オ信号が印加され、第１７図に示したトランスバー、サ
ルフィルタ回路構成に基づくアルゴリズムでフィルタリ
ング処理が行われる。

このような多段構成のトランスバーサルフィルタの各タ
ップは、前述したように２乗算器ｌ、加算器２．単位時
間遅延回路３（具体的にはレジスタ）を基本構成として
おり、多段の場合、このタップ回路が直列に接続される
構成であるから、以下、この単位タップ回路を基本構成
を例にして述べる。

タップ係数と入力データの乗算処理は１通常。

第１９図に示したように、順次部分積を求め、それらの
和を求めるため部分積相互間の桁合せを考慮してこの部
分積を前回までの部分積の和に加算する処理を複数回シ
リアルに行う、このようなアルゴリズムをとると、タッ
プ係数、入力データが共にシリアルのバイナリデータの
場合、各ビットの乗算は１個のＡＮＤゲートで行うこと
ができ。

シリアル乗算器としても簡単な回路構成となる。

（仮にタップ係数と人力データとを通常の乗算をさせる
とした場合、複雑な乗算回路が必要になる。）このため
各タップ内には２乗算器１として。

部分積を複数回順次算出し、その加算を行うシリアル乗
算器が設けられる。

なお、パラレル乗算方式も知られているが回路構成が複
雑になり１本発明には直接関係しないので、記述を省略
する。

第２０図および第２１図にこのようなシリアル乗算回路
の従来の回路構成例を示す。

第２０図のシリアル乗算器は、タップ係数を保持する係
数レジスタ１２２．入力データを保持してシリアル出力
する入力データレジスタ１４２゜部分積計算回路１６０
．パラレル加算器１８０゜出力レジスタ１１２．および
１桁合回路９００が図示の如く接続されて構成されてい
る。このシリアル乗算器の動作の概要を述べる。部分積
計算回路１６０で係数レジスタ１２２からのタップ係数
と入力データレジスタ１４２からの入力データの１ビッ
トデータとの部分積を算出し、加算器１８０が保持レジ
スタ１８２に保持されている前回までの部分積の和に今
回算出した部分積を加える。

保持レジスタ１８２は１演算サイクルの最初でクリアさ
れ、加算器１８０からの結果の一時記憶に用いられてい
る。なお１桁合回路９００は、第１９図に示したように
、前回までの加算結果と次の部分積との加算を行う場合
の桁合せを行う一方向性１ビットのシフトレジスタであ
る。

第１９図に示した例においては、１演算サイクル内に４
回の部分積演算が行われる。以下、この部分積を求める
ためのサイクルを部分積サイクルと呼ぶ。したがって、
この例においては、１演算サイクルは４部分積サイクル
からなる。

また第２１図のシリアル乗算器は、係数レジスタ１２２
．入力データレジスタ１４２１部分積計算回路１６０１
桁合回路９０２．パラレル加算器１１０、保持レジスタ
１８２が図示のごとく接続されてなる。このシフト乗算
器も第１９図のアルゴリズムに従った演算を行い、その
演算結果は第２０図のシリアル乗算器の結果と同様であ
る。

第２０図のシリアル乗算器と第２１図のシリアル乗算器
との回路構成の相違は桁合回路９００゜９０２の位置の
相違にある。前者においては９桁合回路９００が加算器
１８００前後の位置にあり、後者においては１桁合回路
９０２が部分積計算回路１６０と加算器１８０との間に
設けられている。

このようなシリアル乗算器は下記に述べる問題に遭遇し
ている。

第２０図に示したシリアル乗算器は、演算の途中で少数
点の位置が変動するため、このようなシリアル乗算器で
演算した結果を次段のタップ回路に出力した場合、これ
らタップ回路間の少数点の位置の相違を調整するため、
タップ回路相互間の桁合せが必要となる。特に、出力レ
ジスタをアキュムレータとして用いる場合などに問題と
なる。

その結果、このタップ回路相互間の桁合回路の設置によ
ってトランスバーサルフィルタ全体とした構成が複雑に
なるという問題に遭遇している。

一方、第２１図に示したシリアル乗算器は自己内で少数
点位置を調整しているため上記タップ回路相互間の桁合
せの問題はないが２桁合回路９０２がバレルシフタなど
の複雑な回路を用いなければならず、シリアル乗算器自
体の回路構成が複雑になる。その結果として、上記同様
、トランスバーサルフィルタ全体としても構成が複雑に
なるという問題に遭遇し、−船釣採用しにくい。

すなわち１両者のシリアル乗算器は第１８図に示したよ
うなＬＳＩチップ内に組み込む場合、チン１１個当たり
の大きさが大きくなるか、１チツプに収容可能なタップ
数が少なくなるという問題に遭遇している。かかる問題
は５数１００タツプ（段）ものトランスバーサルフィル
タ回路を構成する場合、特に顕著になる。

なお、シリアル乗算器はトランスバーサルフィルタに使
用される場合に限定されなから、シリアル乗算器を多段
に使用する場合も同様の問題がある。

次に、第１７図で示した。１タツプ回路を構成する乗算
器ｌ、加算器（累算器）２および単位時間遅延回路３の
従来の回路構成を第２２図に示す。各タップ回路の構成
は、第２０図に示したシリアル乗算器に、前段の演算結
果Ｙト、と自段のタップ回路のシリアル演算結果Ｃを加
算する加算器２００（第１７図の加算器２に対応）、そ
の加算結果を単位時間保持し次段のタップ回路に出力す
る出力レジスタ３００（第１７図の単位時間遅延回路３
に対応）を加えた構成である。

第２０図のシリアル乗算器に代えて、第２１図のシリア
ル乗算器を用いてもよい。

第２２図に示した１タツプの回路構成についてみると、
上述したシリアル乗算器の問題の他に。

シリアル乗算器と加算回路および単位時間遅延回路系統
とを単に組み合わせていることに起因する回路構成の無
駄がある。このため、やはり、１タップ回路としてもト
ランスバーサルフィルタ回路全体としても回路が複雑で
あるという問題に遭遇している。

以上の回路例においては、いずれも、これらの回路を駆
動制御するための制御回路を図示していないが、これら
の回路を駆動するクロックとしては、外部からクロック
ＣＬＫ、、たとえば、１５Ｍ　Ｈｚを人力し、内部的に
、たとえば、４倍周波数の６０ＭＨ２の内部クロックＣ
ＬＫ、を発生させ、その内部クロックＣＬＫ、を上記回
路の駆動クロックとしている。内部クロックを発生させ
る理由は、６０ＭＨ２もの高い周波数のクロックをチッ
プの外部から供給することには種々の問題があるからで
ある。トランスバーサルフィルタのタップ数が多くなっ
たり、信号処理スピードが速くなると、−層高い周波数
の駆動クロックが必要となる。このような高い周波数の
内部クロックＣＬＫ１を安定して発生する回路として、
第２３図に示した９位相比較回路５０．ループフィルタ
５２、および、ディジタル式電圧制御形発振回路（ＶＣ
ｏ）５Ｂからなる位相同期回路（ＰＬＬ）を用いている
。ＶＣ０５Ｂは、４個直列に接続されループフィルタ５
２の出力によって制御される電流制御形ドライバ（イン
バータ）とフィードバック用インバータからなるドライ
バ回路５８Ａとドライバ回路の出力から外部クロックの
４倍周波数の内部クロックを発生するクロック発生回路
５８Ｂからなる。

しかしながら、第２３図に示したＰＬＬは、まず３位相
比較回路５０．ループフィルタ５２といったアナログ回
路を必然として用いている。これらのアナログ回路は、
特に高周波数におけるジッタなどの問題があるから、ト
ランスバーサルフィルタ回路のＬＳＩチップをデバイス
として試験する場合、アナログ回路要素の動作の不安定
さが他のディジタル回路部分に悪影響を及ぼすことがあ
る。しかしながら、試験時点においてそのような影響を
除いて検査する手段がなく充分な試験が出来ないという
問題がある。

さらに第２３図のＰＬＬは、外部クロックＣＬＫ、のデ
ユーティ比を５０％に維持しないと、試験時と通常時の
動作とが非常に異なるという問題がある。その理由は、
内部クロック発生のために、直列する１対の電流制御型
ドライバ（インバータ）の出力の論理状態をＡＮＤゲー
トまたは反転入力ＡＮＤゲートを用いて発生させている
に過ぎないからである。第２４図のタイミング図を参照
して詳述すると、ドライバのＱ出力にタイミングずれが
生ずると、それらのＡＮＤ論理時間幅が直接変動する。

その結果、内部クロックＣＬＫ、の４つのクロックΦ、
〜Φ４の発生タイミングもずれてくる。したがって、そ
のためには、外部クロックのデユーティを正確に５０％
に維持しなければならない。しかしながら、１５ＭＨｚ
以上もの高い周波数の外部クロックを正確に５０％のデ
ユーティに維持してチップに印加することが離しい以上
に鑑みて２本発明はシリアル乗算器そのもの、および、
トランスバーサルフィルタ回路内の１タップ回路の構成
を簡単にし、多段のトランスバーサルフィルタ回路をチ
ップに実装する場合の実装効率を向上させ、さらに、正
確な内部クロックを発生させ、外部から容易にかつアナ
ログ回路要素の影響を除去し２通常時と同じ条件で試験
が可能なトランスバーサルフィルタ回路を提供すること
を目的とする。

〔課題を解決するための手段、および１作用〕本発明は
、まず、トランスバーサルフィルタのタップ回路相互間
の桁合せを考慮したシリアル乗算器に関する上記問題を
解決するため、特に、第２１図に示したシリアル乗算器
におけるバレルシフタなどを用いることに伴う問題を解
決するため、第１図にそのブロック図を示すように、双
方向性シフトレジスタ１２を用いた構成のシリアル乗算
器とする。

すなわち、この乗算器は、タップ係数の桁を合わせるた
めタップ係数を所定ビットだけ双方向にシフト可能なシ
フトレジスタ１２と、入力データＡを保持し所定のパタ
ーンで入力データＡを部分的に、たとえば、１ビットデ
ータａを出力する入力データ出力回路１４と、双方向性
シフトレジスタ１２からのシフトされたタップ係数にと
入力データ出力回路１４から出力された部分的な入力デ
ータａとの部分積を計算する部分積計算回路１６０、こ
の部分積計算回路からの出力を順次加算し保持する加算
保持回路１８と、双方向性シフトレジスタ１２のシフト
方向および入力データ出力回路１４のデータ出力方向を
１演算サイクル毎交互に切り換えて指令する制御回路１
０から構成される。

タップ係数を所定ビット数だけ双方向シフト可能なレジ
スタ１２を用いることにより、１演算サイクル内の各部
分積および部分和算出段階においては、タップ係数は右
方向または左方向の一方向に所定ビット数シフトされる
。このシフト方向は１演算サイクル終了ごと（または１
演算サイクル開始ごと）制御口１１１０から出力される
シフト方向指令信号Ｕ／Ｄによって制御される。前回の
演算サイクルにおいてタップ係数は双方向シフトレジス
タ１２内の一方の端にシフトされている。

１演算サイクルの終了後１次の演算サイクルではタイミ
ング係数は逆方向にレジスタ１２内をシフトされる。こ
のように、タップ係数のシフト方向を演算サイクルの切
替時点において切替え９部分積サイクルにおいては所定
のビットだけシフトする簡単な回路構成の双方向性レジ
スタ１２を用いるだけで、少数点の変動がない桁合処理
が行え。

バレルシフタのごとく複雑な回路を用いる必要がない。

さらにタップ係数を順次所定ビットだけシフトする回路
構成なので、レジスタ１２内の各ビット処理回路相互間
の配線パターンも少なくてよく。

実装効率が向上する。

部分積計算回路１６および加算保持回路１８の動作は従
来と同様である。

なお、入力データ出力回路１４からのデータ出カバター
ン、および、双方向シフトレジスタ１２のシフト量は２
部分積演算アルゴリズムに対応して規定される。

たとえば９通常の１次元アルゴリズムを適用する場合、
入力データ出力回路１４が、１部分積演算サイクルごと
、１ビットだけシフトするシリアルシフトレジスタで構
成され、双方向シフトレジスタＩ２が、１部分積演算サ
イクルごと、１ビットだけシフトするように構成される
。

またＢｏｏｔｈアルゴリズムを適用する場合。

入力データ出力回路１４は、Ｂｏｏｔｈ演算に適した２
次元アレイデータ保持回路、および、Ｂ。

ｏｔｈ演算回路で構成され、双方向シフトレジスタは１
部分積演算サイクルごと、２ビットだけシフトする構成
となる。

また、上述した各タップ回路の構成に係る問題を解決す
るため９本発朗においては１回路機能の共用化を図り１
タツプ回路として回路構成を簡単化する。

すなわち、第２図に示したように、トランスバーサルフ
ィルタの１タツプを、第１図に示したシリアル乗算器を
構成する制御回路１０．双方向シフトレジスタ１２．お
よび、入力データ出力回路１４の他に、加算回路２０．
マルチプレクサ２２および単位時間遅延要素としての出
力レジスタ３０のみを加えた構成とする。

マルチプレクサ２２は、ｌ演算サイクルの最初のみ前段
タップ回路の演算結果Ｙ、、を加算器２０に出力し、そ
れ以降の各部分積演算サイクルにおいては出力レジスタ
３０の出力を加算器２０に出力する。加算器２０はシリ
アル乗算器の加算器としての機能と前段タップ回路の結
果と自段タップ回路の結果とを加算する機能の両者を果
たす。

また、出力レジスタ３０は、シリアル乗算器内の加算保
持回路の保持機能と１タツプ回路の単位時間遅延要素と
しての機能を果たす。制御回路１０は、マルチプレクサ
２２の出力の切替え制御をも行う。

この回路構成によれば、第１図のシリアル乗算器に、マ
ルチプレクサ２２．出力レジスタ３０が追加されるだけ
であるから１回路構成が簡単になり、配線量も少なくな
る。

また、出力レジスタが上記同様の機能を果たし回路配置
の自由度を増加させるために、出力レジスタ３０を加算
器２０の後段に配置することに代えてマルチプレクサ２
２と加算器２０との間に配置することによって、さらに
実際の回路配置に適合させた効率的なレイアウトが可能
になることが理解できる。

さらに、上述した内部クロック発生用の位相同期回路（
ＰＬＬ）にかかる問題を解決するため。

本発明においては、まず、第３図に示したように、アナ
ログスイッチング回路５６．および、ディジタルスイッ
チング回路５８を設けて、切替制御信号をこれらのスイ
ッチング回路に外部から印加して９位相比較回路５０お
よびループフィルタ５２を除外した試験を行える構成に
している。この場合、同期式デコードフィードバック回
路５４には外部からの制御電圧を印加する。

さらに１本発明においては、内部クロックを生成させる
ため電流制御型ドライバの出力タイミング信号の立下り
または立上りをも用いて内部クロックを発生させるディ
ジタル式同期式デコードフィードバック回路５４を用い
ることにより、デユーティのみに依存しないで、換言す
れば、外部クロックに対して正確なデユーティ５０％を
要求しないでも１通常動作と試験時とで相違がなく、正
確なタイミングの内部クロックＣＬＫｉを発生させる。

以上の他２本発明は、単体としての上述したシリアル乗
算器、および９位相同期式クロック発生回路を提供する
。

〔実施例〕

第１図に示した本発明のシリアル乗算器の具体的な実施
例回路例を第４図に示す。

第４図のシリアル乗算器は、後述するＢｏｏｔｈアルゴ
リズム、Ｗａｌｌａｃｅアルゴリズムなと゛（「日経エ
レクトロニクスＪ、１９７Ｂ、６゜２９、第７６〜９０
ページ参照）を用いるものではない通常のシリアル乗算
器であり、１ビットシフト形式の双方向シフトレジスタ
１２０．同じく１ビットシフト形式の入力データレジス
タ１４２、部分積計算回路１６０．加算器１８０．出力
レジスタ１８２．双方向シフトレジスタ１２０および入
力データレジスタ１４２のシフト方向を指定するシフト
方向制御回路１００．および、係数レジスタ１２２が２
図示の如く接続されて構成されている。

係数レジスタ１２２は、このシリアル乗算器の初期動作
段階で設定されるタップ係数ｋｉを保持、または、１演
算サイクルごと動的に設定されるタップ係数に、を保持
、または、固定的なタップ係数に、を保持しておき、保
持しているタップ係数を双方向シフトレジスタ１２０に
出力するレジスタである。ただし、この係数レジスタ１
２２へのタップ係数の設定方法は本発明の主題ではない
通常、タップ係数は１０ビット、ビデオ信号データ（入
力データ）は８ビット程度のビット長があるが、この例
においては、第１９図に示したように、タップ係数およ
び入力データを４ビットバイナリとした例を示すので、
係数レジスタ１２２は４ビットの一方向シフト型シリア
ルレジスタである。

第５図に、係数レジスタ１２２からの係数を入力し、シ
フト方向制御回路１００からの方向指令信号Ｕ／Ｄ　（
ＵＰ　（左方向シフト）／ＤＯＷＮ（右方向シフト））
に応じて、入力保持しているタップ係数を１ビットシフ
トする。双方向シフトレジスタ１２０の部分回路を示す
。この双方向シフトレジスタ１２０の１ビット分の回路
は、デイレ−型フリップフロップ（ＤＦＦ）１２０２と
その遅延入力端子（Ｄ）に接続されたマルチプレクサ１
２１２からなる。このマルチプレクサは２人力を選択す
る回路であるから、ＡＮＤゲート２個を用いて簡単に構
成できる。マルチプレクサ１２１２には前段のＤＦＦ１
２００のＱ出力と後段のＤＦＦ１２０４のＱ出力が入力
され、シフト方向制御回路１００から印加される方向指
令Ｕ／Ｄに応じていずれか一方のシフト方向をそのＤＦ
Ｆ２０２のＤ端子に出力する。各ＤＦＦのクロック端子
ＧＫには内部クロックＣＬＫ、が印加されている、人力
されたタップ係数を右方向にシフトする場合はシフト方
向制御回路１００から論理「１」の方向指令Ｕ／Ｄが出
力され、各マルチプレクサ１２１０〜１２１４は前段の
ＤＦＦのＱ出力を、そうでないときは後段のＤＦＦのＱ
出力を、対応する自己のＤＦＦのＤ端子に印加する。

双方向シフトレジスタ１２０は、タップ係数を入力デー
タの（ビット数−１）だけタップ係数をシフトするので
、入力データのビット数を４ビットとした場合、７ビッ
ト分の回路構成となる。

入力データレジスタ１４２は入力データを一時的に保持
し、シフト方向制御回路１００からの方向指令に応じて
、　ＭＳ　Ｂ　（Ｍｏｓｔ　５１ｇｎ１ｆｉｃａｎｔ　
Ｂｆｔ）またはＬ　Ｓ　Ｂ　（Ｌｅａｓｔ　５１ｇｎ１
ｆｉｃａｎｔ　Ｂｉｔ　）のいずれかから順次入力デー
タを１ビットづつ出力する従来から知られている双方向
シフトレジスタである。この例においては４ビットの双
方向シフトレジスタである。

この入力データレジスタ１４２は、入力データの挿入方
向をシフト方向制御回路１００の方向指令Ｕ／Ｄに応じ
てＬＳＢ側またはＭＳＢ側のいずれかに切替えることに
より、入力データＡの部分出力をＬＳＢまたはＭＳＢの
一方向からのみ取り出すようにすることもできるが、以
下の例においては、方向指令Ｕ／Ｄに応じてＬＳＢまた
はＭＳＢから部分的な入力データａを出力する例につい
て述べる。

第６図に部分積計算回路１６０の回路を示す。

この部分積計算回路１６０は７個並列に設けられたＡＮ
Ｄゲート１６００〜１６１２で構成され。

各ＡＮＤゲートに入力データレジスタ１４２からの１ビ
ットの出力データａと双方向シフトレジスタ１２０から
のタップ係数の対応するビットデータｄ、〜ｄ、が印加
され、バイナリデータの部分積ＰＰＩ〜ｐｐｉｉをそれ
ぞれを算出する。

加算器１８０は７ビットのパラレル加算器である。出力
レジスタ１８２は７ビットのパラレル入力パラレル出力
形式のレジスタである。

シフト方向制御回路１００は双方向シフトレジスタ１２
０および入力データレジスタ１４２に。

１演算サイクルごとその論理が「１」　（右方向シフト
）と「０」　（左方向シフト）に切り換える方向指令Ｕ
／Ｄを出力する。ただし、この例においては、入力デー
タレジスタ１４２の出力方向と。

双方向シフトレジスタ１２０のシフト方向は逆であるの
で、方向指令Ｕ／Ｄは入力データレジスタ１４２と双方
向シフトレジスタ１２０とには逆の形態で出力される。

第７図および第８図を参照して第４図に示したシリアル
乗算器の動作を述べる。第７図は奇数回演算サイクルの
動作態様、第８図は偶数回演算サイクルの動作態様を示
す。

第７図を参照すると、１演算サイクルの最初のにおいて
（第７図（ａ）参照）、入力データレジスタ１４２に４
ビットの入力データａ、〜ａ、（ただし、ａ、がＭＳＢ
側＋８６がＬＳＢ側）が入力され、係数レジスタ１２２
にタップ係数ｋが設定され、出力レジスタ１８２がゼロ
にクリヤされる。また、係数レジスタ１２２に入力され
たタップ係数が双方向シフトレジスタ１２０に転送され
る。

第１の部分積動作サイクルにおいて（第７図（ｂ）参照
）、入力データレジスタ１４２から入力データのｌ、Ｓ
Ｂ　ｓ　ａｏが部分積計算回路１６０に出力され９部分
積計算回路１６０において双方向シフトレジスタ１２０
からのタップ係数にと部分積ｐｐｌ＝に−ａｏが算出さ
れる。この部分積ｐｐ１は加算器１８０において出力レ
ジスタ１８２（初期状態においてゼロにクリヤされてい
る）の値と加算され、出力レジスタ１８２に記憶される
第２の部分積動作サイクルにおいて（第７図（ｂ）参照
）、双方向シフトレジスタ１２０内のタップ係数ｋが左
側に１ビットシフトされる。また入力データレジスタ１
４２から入力データの次のビットデータａ、が出力され
、このビットデータａｌの桁に合った部分積ｐｐ２＝に
−ａ＋が部分積計算回路１６０において算出され、前回
の部分積ＰＰＩを保持している出力レジスタ１８２の出
力と今回の部分積ＰＰ２との和が加算器１８０で求めら
れ、再び、出力レジスタ１８２に記憶される。

以下同様に第３および第４部分積動作サイクルについて
も処理動作が行われ、出力レジスタ１８２に部分積ｐｐ
ｔ〜ＰＰ４の桁合せ合計、すなわち、シリアル乗算結果
Ｐが得られる。

以上の動作から明らかなように、タップ係数には１部分
横動作サイクルごと左側に１ビットづつシフトされ、最
終の部分積動作サイクルにおいて双方向シフトレジスタ
１２０内で左ずめの位置までシフトされることになる。

次に第８図に示す次の偶数の演算サイクルになると、上
記同様、初期状態において（第８図（ａ）参照）、新た
な入力データｂ、〜ｂ０が入力データレジスタ１４２に
入力され、出力レジスタ１８２がクリヤされる。

この例においては、タップ係数には演算サイクルごと動
的に変化せず、係数レジスタ１２２には新たなタップ係
数の設定はないものとしている。

ただし、もし、演算サイクルごとタップ係数を更新する
場合には、係数レジスタ１２２を除去し。

双方向シフトレジスタ１２０に直接、タップ係数を入力
するようにする。この場合、演算サイクルが奇数か偶数
かによって、すなわち、シフト方向制御回路１００から
の方向指令Ｕ／Ｄに応じて。

タップ係数を双方向シフトレジスタ１２０のＬＳＢ側に
つめて入力するかＭＳＢ側につめて入力する。

第１の部分積動作サイクルにおいて（第８図（ｂ）参照
）、入力データレジスタ１４２から入力データのＭＳＢ
：ｔ１３が部分積計算回路１６０に出力され１部分積計
算回路１６０において双方向シフトレジスタ１２０から
のタップ係数にと部分積ｐｐ４＝に−ｂ、が算出される
。この部分積ｐｐ４は加算器１８０において出力レジス
タ１８２の値と加算され、出力レジスタ１８２に記憶さ
れる。

第２の部分積動作サイクル以降の動作は、双方向シフト
レジスタ１２０のタップ係数にカ月ビットづつ右方向に
シフトされること、入力データレジスタ１４２からのデ
ータがＭＳＢ側から出力され、高位の部分積から下位の
部分積に向かって部分積が算出され、前回の値との和が
求められる点の除いて、第７図に示した動作と同様であ
る。

この奇数回の演算サイクルの終了時点において、双方向
シフトレジスタ１２０内のタップ係数は右寄せのシフト
位置にあり、第７図（ｂ）に示した状態になる。したが
って２次の奇数回の演算は第７図に示した態様で前記同
様に行われる。偶数回の演算も以下同様である。

以上述べたように、タップ係数は演算サイクルの切替時
点で交互に右方向または左方向にシフト方向が決定され
、各部分積動作サイクルにおいて１ビットシフトされる
。また入力データレジスフ１４２は演算サイクルの切替
時点で交互にＭＳＢからまたはＬＳＢからデータ出力す
る方向が決定され、その方向に基づいて各部分積動作サ
イクルにおいて１ビット出力する。この動作によって。

シリアル乗算器は、少数点の位置が変動しないシリアル
乗算結果を出力する。

したがって、このシリアル乗算器を複数協働させて使用
した場合でも、シリアル乗算器相互間の桁ずれはなく、
シかも９回路構成は簡単である１゜特に、双方向シフト
レジスタ１２０は単なる１ビット双方向シフトレジスタ
であるから、この回路を半導体チップ回路として構成し
た場合配線数が少なくてすむ。

並列演算アルゴリズムは上記した通常のものの他、高速
処理を目的としたＢｏｏｔｈアルゴリズム、Ｗａｌｌａ
ｃｅアルゴリズムなどがあり、これらのアルゴリズムに
よる乗算も本発明に適用することができる。

第９図はＢｏｏｔｈアルゴリズムを適用したシリアル乗
算器の実施例回路図を示す。このＢｏ。

ｔｈ型シリアル乗算器は、第４図のシリアル乗算器にお
ける１次元の入力データ出力レジスタ１４２に代えて、
２次元の入力データアレイメモリ１４４、および、この
アレイメモリからの出力をＢｏａｔｈアルゴリズム（前
掲「日経エレクトロニクス」参照）に基づいて部分積計
算回路１６０に出力するＢｏｏｔｈ回路１４６を設けた
ものである。

演算サイクルが奇数回の場合の入力データアレイメモリ
１４４内の入力データａ０〜ａ７の配列状態とＢｏｏｔ
ｈ回路１４６への出力態様を第１０図（ａ）に、演算サ
イクルが偶数回の場合の入力データアレイメモリ１４４
内の入力データｂ０〜ｂ、の配列状態とＢｏｏｔｈ回路
１４６への出力態様を第１０図（ｂ）に示す。

また、Ｂｏｏｔｈアルゴリズムを適用した場合、双方向
シフトレジスタ１２００１部分槽動作サイクルにおける
ビットシフト量は、上記した１ビットから２ビットとな
る。

Ｂｏｏｔｈアルゴリズムの他、Ｗａｌｌａｃｅアルゴリ
ズムなども同様に適用できるが、省略する。

次に、第１１図を参照して１本発明の実施例のトランス
バーサルフィルタ回路の１タツプ分の回路について述べ
る。

第１１図のトランスバーサルフィルタ回路の１タツプ分
の回路は、上述したシリアル乗算器を用いるものである
が、第２図に示したように、シリアル乗算器と１乗算結
果と前段の演算結果の加算器（第１７図の加算器２）、
および、単位時間要素としての出力レジスタ（第１７図
の単位時間遅延回路３）を、上述したシリアル乗算器の
回路と共用することにより、トランスバーサルフィルタ
の１タツプ回路構成の簡略化を図ったものであるすなわ
ち、第１１図のトランスバーサルフィルタの１タツプ分
回路は、第４図に示したシリアル乗算器を構成するシフ
ト方向制御回路１００．入力データレジスタＩ４２．係
数レジスタ１２２゜双方向シフトレジスタ１２０および
部分積計算回路１６０の他に、シリアル乗算器における
加算器１８０と１タツプとしての加算器を共用した加算
器１９０．および、シリアル乗算器おける出力レジスタ
１８２と１タツプの単位時間遅延要素としての出力レジ
スタを共用した出力レジスタ２００、そして、前段タッ
プ回路の結果Ｙト、と自己内部の結果Ｙ五を切り換える
マルチプレクサ２１０からなる。なお、■演算サイクル
の初期状態において、入力データが入力データレジスタ
１４２に入力されるタイミングで前段タップ回路の結果
Ｙト１をマルチプレクサ２１０から選択的に加算器に出
力させるため、シフト方向制御回路１００はマルチプレ
クサ２１０にこの選択指令ＳＥＬ　（論理状態「１」）
を出力する。それ以降の部分積演算サイクルにおいては
、シフト方向制御回路１００からの選択指令の論理は「
０」となり、出力レジスタ２００からのデータがマルチ
プレクサ２１０を介して加算器１９０に印加される。

第１２図に上述した第１１図の１タツプ回路の動作態様
を示す。１演算サイクル内の第１の部分積動作サイクル
においては、マルチプレクサ２１０からは前段タップ回
路の結果Ｙ１−１が加算器１９０に出力され９部分積計
算回路１６０からの第１部分槽ｐｐｔと加算され、その
加算結果が出力レジスタ２００に保持される。第２の部
分積動作サイクル以降は、出力レジスタ２００の保持結
果がマルチプレクサ２１０から加算器１９０に印加され
て第２部分積以降の部分積ＰＰ２〜Ｐｒ’４と順次加算
され、出力レジスタ２００に保持される以上から、加算
器１９０はシリアル乗算器内の加算器と１タツプ回路内
の独立した加算器との両者の機能を果たしており、また
、出力レジスタ２００も１演算動作サイクルの間、前段
夕・ンプ回路の結果と自段タップ回路の乗算結果との和
を１演算サイクルだけ遅延させていることになる。

第１３図に第１１図に示した１タツプ回路を半導体チッ
プに実装した場合の配置を示す。１タツプ分３００が、
シリアル乗算器内のシフト方向制御回路１００．入力デ
ータレジスタ１４２．係数レジスタ１２２．双方向シフ
トレジスタ１２０および部分積計算回路１６０のブロッ
ク３０２と。

マルチプレクサ２１０のブロック３０４と、加算器１９
０のブロック３０６と出力レジスタ２００のブロック３
０８からなる。また配線３３０〜３３８のうち１図面上
、２重線はパラレル配線、単線はシリアル配線を示して
いる。この回路配置は、各ブロックがデータ処理流れに
沿って配置されている。したがって、出力レジスタブロ
ック３０８からマルチプレクサブロック３０４へのシリ
アルラインの戻り配線３３８を除き、ブロック間の信号
ライン配線３３４〜３３７．および、入力データライン
配線３３０および係数配線３３２もデータの流れにそっ
て配置されており、配線パターン上の無駄がない。した
がって、上述した回路構成の簡略化に加えて実装上から
も簡単な構成となり、実装効率が向上している。その結
果として。

ｌＬＳＩチップ内に収容可能なタップ数が増加するか、
同じ数のタップ数を収容する場合にはＬＳＩチップの寸
法が小さくできるという効果がある以上、第１１図に示
したようにタップ回路に用いるシリアル乗算器として第
４図に示したシリアル乗算器を用いた場合について述べ
たが、第９図に示したＢｏｏｔｈアルゴリズム型乗算器
型上算器のシリアル乗算器を適用した場合も同様の効果
を得ることができる。

さらに、第１４図を参照して１本発明の実施例のＰＬＬ
形内部クロック発生回路について述べる。この回路は第
３図に示した内部クロック発生回路のうち、ディジタル
電圧制御形発振回路（ＶＣＯ）として機能する同期式デ
コードフィードバック回路５４．および、スイッチング
回路５８の実施例を示したものである。第３図の位相比
較回路５０、および、ローパスフィルタ（ループフィル
タ）５２は従来と同様であるので、省略している。また
アナログスイッチング回路５６もこれ自体は従来から知
られている回路であるから省略している。

第１４図において、スイッチング回路５８は。

インバータ５８２．ＡＮＤゲート５８４．および、ＮＯ
Ｒゲート５８８から構成され、トランスバーサルフィル
タ回路半導体チップの外部から、高レベル（論理「１」
）の切替制御信号５Ｗ−ＣＮＴが印加されると、セット
・リセット型フリップフロップ（Ｒ−３ＦＦ）５８６の
Ｑ出力をＮＯＲゲート５８８から出力し、低レベル（論
理「０」）の切替制御信号５Ｗ−ＣＮＴが印加されると
。

トランスバーサルフィルタ回路半導体チップの外部から
印加される外部クロックＣＬＫ、をＮＯＲゲート５８８
から出力する。これにより、外部から切替制御信号５Ｗ
−ＣＮＴの論理を変化させるだけで９位相比較回路５０
の一方の入力信号は。

同期式デコードフィードバック回路からの通常出力かま
たは外部クロックＣＬＫ、かに選択できる。なお、外部
クロックＣＬＫ、を位相比較回路５０に印加させる時は
同時にスイッチング回路５６を介してトランスバーサル
フィルタ回路半導体チップの外部からの制御電圧を、ル
ープフィルタ５２の出力に代えて同期式デコードフィー
ドバック回路５４内の後述する電流駆動型ドライバ回路
に印加する。これにより、外部クロックＣＬＫ、を位相
比較回路５０の比較信号としてフィードバックさせ、す
なわち３位相差なしの条件で、外部からの制御電圧に基
づいて電流駆動型ドライバ回路の駆動条件で内部クロッ
クＣＬＫ！の発生状態を試験することができる。

同期式デコードフィードバック回路５４は、電流制御型
ドライバ回路５４０．内部クロック発生回路５６０．パ
ルス立下検出回路５８０および５８４、および、Ｒ−３
ＦＦ５８６からなる。電流制御型ドライバ回路５４０は
、８個直列に接続された電流制御型ドライバ（インバー
タ）５４２〜５５６からなる。これらのドライバにはル
ープフィルタ５２（第３図）からの制御電圧、すなわぢ
、位相比較回路５０で検出した位相差に対応した制御電
圧が印加されている。内部クロック発生回路５６０は４
個並列に接続されたＡＮＤゲート５６２とこれらのＡＮ
Ｄゲートの出力を論理和をとるＯＲゲート５７０からな
る。ＡＮＤゲート５６２〜５６８には、それぞれ、直列
に接続された１対のドライバ５５４および５５６〜ドラ
イバ５４２および５４４の出力が印加されている。パル
ス立下検出回路５８０および５８４°はそれぞれ、ドラ
イバ５４８および５５６のパルス立下りを検出し、検出
信号をＲ−ＳＦＦ５８６のリセット端子Ｒおよびセット
端子Ｓに印加する。

第１５図を参照して１通常の動作モードにおいて、すな
わち、スイッチング回路５８においてＲ３ＦＦ５８６の
Ｑ出力が電流駆動型ドライバ回路５４０に印加される場
合の、第１４図の同期式デコードフィードバック回路５
４における内部クロックＣＬＫ、の発生動作を述べる。

直列接続されたドライバ５４２〜５５６の各出力は前段
のドライバの出力を反転し、さらに　ループフィルタ５
２の出力によって規定される時間τだけ遅延する（第１
５図（ｂ）〜（ｉ））。したがって、隣合うドライバの
出力、たとえば、出力Ｑ０とＱｌをＡＮＤゲート５６８
で論理「１」状態で論理積をとれば、内部クロックＣＬ
Ｋ＋の第１相目のクロックΦ１が得られる（第１５図（
ｊ））。他のクロックΦ２〜Φ４の発生も同様である。

その結果、ＯＲゲート５７０がら外部クロックＣＬＫ、
の４倍周波数の内部クロックＣＬＫ８が出力される。以
上の動作は従来の回路と同様である。

本発明の実施例においてはさらに、中段のドライバおよ
び最終段のドライバの出力Ｑ、およびＱ７の立下りをパ
ルス立下検出回路５８０および５８４で検出してパルス
立下りタイミングでＲ−３ＦＦ５８６をリセットまたは
セットして９位相比較回路５０およびループフィルタ５
２系統のジッタなどの変動にともなうタイミングずれを
調整して、ドライへの出力のタイミングずれを調整し。

外部クロックＣＬＫ、のデユーティに強く依存しないで
位相的に安定な内部クロックＣＬＫ、の各クロックΦ１
〜Φ４を発生させている。

その結果、このような内部クロックＣＬＫ、を用いてト
ランスバーサルフィルタ回路の信号処理が正確なタイミ
ングで行われることになる。

第１６図に本発明の第２の実施例の内部クロック発生回
路の同期式デコードフィードバック回路を示す。この回
路は機能的には、第１４図に示した回路と同様であるが
、異なる回路構成で実現した場合を例示したものである
。

第１６図において　ディジタル■ＣＯとしての同期式デ
コードフィードバック回路は、スイッチング回路５８，
９個直列に接続された電流制御型ドライバ回路５４０°
、４個並列に接続されたＮＡＮＤゲートと、これらのＮ
ＡＮＤゲートの出力をさらにＮＡＮＤ論理をとにＮＡＮ
Ｄゲートからなる内部クロック発生回路５６０°、奇数
番目のドライバ出力Ｑ、、Ｑ、、Ｑ、、Ｑ、を入力し。

これらの出力が全て論理「０」である状態を検出するＡ
ＮＤゲート５８８．および、Ｒ−３ＦＦ５８６からなる
。内部クロック発生回路５６０“は第１４図の内部クロ
ック発生回路５６０とは反対の論理構成になっている点
を除いてその機能は内部クロック発生回路５６０と同じ
である。また第１６図のＲ−３ＦＦ５８６は第１４図の
Ｒ−３ＦＦ５８６をよく知られた負論理で構成した具体
回路である。これらＡＮＤゲート５８８とＲ−３ＦＦ５
８６．および、Ｒ−３ＦＦ５８６に入力される信号を考
慮し、第１５図のタイミングを参照すると、第１６図の
動作は第１４図の動作と同じになる。

以上９本発明の実施例として転置型トランスバーサルフ
ィルタに用いる１タップ回路構成、この１タップ回路に
用いられるシリアル乗算器、そして、外部クロックから
安定な内部クロックを発生できるとともに外部から内部
回路状態を検査可能なトランスバーサルフィルタ用内部
クロック発生ＰＬＬ回路について述べたが１本発明の１
タップ構成、シリアル乗算器、ＰＬＬは転置型トランス
バーサルフィルタに限定されるものではなく他のトラン
スバーサルフィルタに適用できることは言うまでもない
。また、上述したものは例示に過ぎず２本発明の実施に
際しては、上記同様の他の種々の態様を採ることができ
ることは当業者にとって自明である。

さらに上述した本発明の実施態様は、トランスバーサル
フィルタへの適用に限定されるものではなく、他の用途
、または独立に通用できることは言うまでもない。たと
えば２桁合わせが必要なシリアル乗算器を複数段直列に
用いる回路などにおいて、上述した本発明のシリアル乗
算器を用いることができる。また１本発明のＰＬＬ回路
をあるクロックから複数倍の周波数の他のクロックを安
定に発生させるために用いることもできる。

〔発明の効果〕

以上に述べたように９本発明によれば、各タップ回路構
成が回路的にも簡単である他、実装的にも簡単な配置に
なり、実装効率の高いトランスバーサルフィルタ回路を
実現できた。

また９本発明によれば、簡単な回路構成で少数点位置の
変動のないシリアル乗算器が実現できたさらに９本発明
によれば、トランスバーサルフィルタ回路の駆動に用い
る内部クロックを外部クロックから安定に発生させるこ
とができ、正確なフィルタ信号処理を達成できた。また
、内部クロック発生を外部から簡単に試験でき、他の部
分に悪影響を与えずに、試験できるようになった。

（以下余白）

【図面の簡単な説明】

第１図は本発明のトランスバーサルフィルタ回路の各タ
ップ回路内に用いられるシリアル乗算器のブロック回路
構成図。 第２図は本発明のトランスバーサルフィルタ回路の１タ
ップ回路のブロック回路構成図。 第３図は本発明の内部クロック発生回路のブロック回路
構成図。 第４図は本発明の実施例のシリアル乗算器の第１回路例
を示す図。 第５図は本発明の実施例のシリアル乗算器に用いられる
双方向シフトレジスタの部分回路図。 第６図は本発明の実施例のシリアル乗算器に用いられる
部分積計算回路図。 第７図および第８図はそれぞれ第４図に示したシリアル
乗算器の動作態様を示す図。 第９図は本発明の実施例のシリアル乗算器の第２回路例
を示す図。 第１０図は第９図のシリアル乗算器の入力データの出力
態様を示す図。 第１１図は本発明の実施例のトランスバーサルフィルタ
の１タップ回路の回路構成図。 第１２図は第１１図のタップ回路の動作態様を示す図。 第１３図は第１１図のタップ回路を半導体チップに実装
する場合の配置図。 第１４図は本発明の実施例の内部クロック発生回路の同
期式デコードフィードバック回路の回路を中心とした回
路図。 第１５図は第１４図の回路の動作を説明する信号タイミ
ング図。 第１６図は本発明の実施例の内部クロック発生回路の他
の例を示す回路図。 第１７図は本発明が適用されるトランスバーサルフィル
タの構成図。 第１８図は第１７図のトランスバーサルフィルタの構成
例を示す図。 第１９図は本発明が適用されるシリアル乗算アルゴリズ
ムを示す図。 第２０図および第２１図はそれぞれ従来のシリアル乗算
器の回路図。 第２２図は従来のトランスバーサルフィルタの１タップ
回路の回路図。 第２３図は従来の内部クロック発生回路図。 第２４図は第２３図の回路の動作を説明する信号タイミ
ング図、である。 （符号の説明） １０・・・方向制御回路。 １２・・・双方向シフトレジスタ。 １４・・・入力データ出力回路。 １６・・・部分積計算回路。 １８・・・加算保持回路。 ２０・・・加算器。 ２２・・・マルチプレクサ ３０・・・出力レジスタ。 ５０・・・位相比較回路。 ５２・・・ループフィルタ。 ５４・・・同期式デコードフィードバック回路５６．５
８・・・スイッチング回路。 Ｃ 本発明のシリアル乗算器のブロック回路構威図第 図 本発明の実施例のシリアル乗算器の第１回路例を示す図
本発明の実施例の双方向シフトレジスタの部分回路図第
５図 本発明の実施例の部分積計算回路図 第６図 ｐ 本発明め実施例のシリアル乗算器の第２回路例を示す図
第 図 双方向シフトレジスタ 第 図 第１４図回路の信号タイミング図 第１５区 Ｘ＞＋Ｏ＋＋ ＯＯｏ○ 係数（被乗数）＝１３ 人力データ（乗数）＝１１ 部分積１ 前回までの部分積の和 ＋０＋ 部分積２ 部分積１ ００ｏ○ 部分積３ 部分積４ 部分積１〜部分積３の和 シリアル乗算アルゴリズムを示す図 第１９図 従来のシリアル乗算器の回路図例（その１）第 図 従来のシリアル乗算器の回路図例（その２）第 図

Claims (8)

【特許請求の範囲】
1. （１）タップ係数を所定ビットだけ双方向にシフト可能
   なシフト回路、 入力データを保持し所定のパターンで該入力データを部
   分的に出力する入力データ出力回路、前記シフト回路か
   らのタップ係数と前記出力された部分的な入力データと
   の部分積を計算する部分積計算回路、 該部分積計算回路からの出力を加算し保持する加算保持
   回路、 前記双方向シフト回路のシフト方向および前記入力デー
   タ出力回路のデータ出力方向を、１演算サイクル毎交互
   に切り換えて制御する制御回路を具備し、１演算サイク
   ル内、前記入力データのビット数だけ複数回順次タップ
   係数と入力データとの部分積を算出し加算するシリアル
   乗算器を、各タップ回路に有するトランスバーサルフィ
   ルタ回路。
2. （２）前記入力データ出力回路が、１部分積演算サイク
   ルごと、１ビットだけシフトするシリアルシフトレジス
   タを有し、 前記双方向シフト回路が、１部分積演算サイクルごと、
   １ビットだけシフトする請求項１記載のトランスバーサ
   ルフィルタ回路。
3. （３）前記入力データ出力回路が、Ｂｏｏｔｈ演算に適
   した２次元アレイデータ保持回路およびＢｏｏｔｈ演算
   回路を有し、 前記双方向シフト回路が、１部分積演算サイクルごと、
   ２ビットだけシフトする請求項１記載のトランスバーサ
   ルフィルタ回路。
4. （４）加算回路、 該加算回路の演算結果を単位時間保持する出力レジスタ
   回路、 前記加算回路の一方の入力側に接続されたタップ係数と
   入力データの部分積を、１演算サイクル内、入力データ
   のビット数だけ複数回順次算出し桁合せして前記加算回
   路に出力する部分積計算回路、 前記加算回路の他方の入力側に接続され、前段タップ回
   路の結果と前記出力レジスタの出力を選択的に前記加算
   回路に出力するマルチプレクサ、を具備するタップ回路
   であって、 該マルチプレクサは各演算サイクルの最初のみ前段タッ
   プ回路からの結果を、それ以降の部分積演算サイクルに
   おいては前記出力レジスタの演算結果を前記加算回路に
   出力し、 タップ係数と入力データとのシリアル乗算を行い、該乗
   算結果と前段のタップの結果とを加算し、この結果を単
   位時間遅延させるタップ回路を有するトランスバーサル
   フィルタ回路。
5. （５）前記トランスバーサルフィルタが半導体チップに
   収容され、前記トランスバーサルフィルタ回路内の回路
   を駆動するクロックとして、外部クロックの所定倍数の
   周波数を有する内部クロックを外部クロックから発生さ
   せるための位相同期形内部クロック発生回路であって、 外部クロックが一方の入力端子に接続された位相比較回
   路、 該位相比較回路の後段に接続されたループフィルタ、お
   よび、 該ループフィルタの出力を制御電圧として内部クロック
   を発生し、その出力が前記位相比較回路の他方の入力端
   子に接続されたディジタル式電圧制御形発振回路、 を具備し、 該電圧制御形発振回路の出力と外部クロックを選択的に
   スイッチングして前記位相比較回路の他方の入力端子に
   印加するディジタルスイッチング回路、および、 前記ループフィルタの出力と外部から印加する外部制御
   電圧を選択的に切替え前記電圧制御形発振回路に印加す
   るアナログスイッチング回路をさらに具備し、前記スイ
   ッチング回路を外部から選択的に付勢または消勢させる
   位相同期回路を有するトランスバーサルフィルタ回路。
6. （６）前記ディジタル電圧制御形発振回路は電流制御形
   ドライバ回路を有し、該ドライバ回路のデコード信号の
   変化およびドライバ回路の出力信号レベルから内部クロ
   ックを発生させる請求項５記載のトランスバーサルフィ
   ルタ。
7. （７）被乗数データを所定ビットだけ双方向にシフト可
   能なシフト回路、 乗数データを保持し所定のパターンで該乗数データを部
   分的に出力する乗数データ出力回路、前記シフト回路か
   らの被乗数データと前記出力された部分的な乗数データ
   との部分積を計算する部分積計算回路、 該部分積計算回路からの出力を加算し保持する加算保持
   回路、 前記シフト回路のシフト方向および前記乗数データ出力
   回路のデータ出力方向を１演算サイクル毎交互に切り換
   えて制御する制御回路 を具備し、１演算サイクル内、前記乗数データのビット
   数だけ複数回順次被乗数データと乗数データとの部分積
   を算出し加算するシリアル乗算器。
8. （８）第１のクロックの所定倍数の周波数を有する第２
   のクロックを第１のクロックから発生させるための位相
   同期形内部クロック発生回路であって、 第１のクロックが一方の入力端子に接続された位相比較
   回路、 該位相比較回路の後段に接続されたループフィルタ、お
   よび、 該ループフィルタの出力によって制御される複数の電流
   制御形ドライバ回路を有し、該ドライバ回路のデコード
   信号の変化およびドライバ回路の出力信号レベルから第
   ２のクロックを発生させ、その出力が前記位相比較回路
   の他方の入力端子に接続されたディジタル式電圧制御形
   発振回路、を具備する、位相同期形クロック発生回路。