JPS59127171A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なディジタル信号処理回路に関し、特に、
単独で、あるいは複数組合わせることによってディジタ
ルフィルター、カラーエンコーダ、マトリックス回路、
加算器、乗算器等各種のディジタル回路を構成すること
のできる新規なディジタル信号処理回路を提供しようと
するものである。

背景技術とその問題点 高度なディジタル技術を駆使した装置例えばディジタル
カラービデオカメラ等にはディジタルフィルター、マト
リックス回路、エンコーダ回路、加算器、乗算器等非常
に多くの種類のディジタル回路が数多く使用される。と
ころで、このような各種ディジタル回路を個々に設計、
製造することは非常に装置の高価格化を招く。

発明の目的 しかして、本発明は、単独で、あるいは複数組合せるこ
とによってディジタルフィルター、カラーエンコーダ、
マトリックス回路、加算器、乗算器等各種のディジタル
回路を構成することのできる新規なディジタル信号処理
回路を提供しようとするものである。

発明の概要 上記目的を達成するための本発明ディジタル信号処理回
路の第１のものは、複数ビットの信号どうしを互いに乗
算し複数ビット毎に単位遅延量ずつＬ位ビット程多く遅
延せしめられた積信号を出力する乗算部と、該乗算部か
ら出力された積信号を別の複数ビットの被加数信号に加
算する加算部と、を１つの半導体チップに形成してなる
ことを特徴とするものである。

本発明ディジタル信号処理回路の第２のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に単位遅
延量ずつ−Ｌ位ビット程多く遅延せしめられた積信号を
出力する乗算部と、該乗算部から出力された積信号を別
の複数ビットの被加数信号に加算する加算部と、該加算
部から出力された和信号の各ビットの信号に対して単位
遅延量の遅延を与える被加数信号遅延回路と、を１つの
半導体チップに形成してなることを特徴とするものであ
る。

本発明ディジタル信号処理回路の第３のものは、複数ビ
ットの信号どうしを互いに乗算し複数°ビット毎に学位
遅延量ずつ一ヒ位ビット程多く遅延せしめられた積信号
を出力する乗算部と、複数ビットの被加数信号の各ビッ
トの信号に対して単位遅延量の遅延を与える被加数信号
遅延回路と、該被加数信号遅延回路から出力された被加
数信号に前記乗算部から出力された積信号を加算する加
算部と、該加算部から出力された和信号の各ビットの信
号に対して単位遅延量の遅延を与える和信号遅延回路と
、を１つの半導体チップに形成してなることを特徴とす
るものである。

本発明ディジタル信号処理回路の第４のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に単位遅
延量ずつ上位ビット程多く遅延せしめられた積信号を出
力する乗算部と、該乗算部から出力された積信号を別の
複数ビットの被加数信号に加算する加算部と、該加算部
から出力され複数ビット毎に単位遅延量ずつ上位ビット
程多く遅延せしめられている和信号に対して複数ビット
毎に単位遅延量ずつ下位ビット程多い遅延を与えること
により該和信号の各ビット間における信号の遅延をなく
す和信号遅延回路と、上記加算部から出力された上記和
信号の各ビットの信号に対して等しい遅延量の遅延を与
える和信号遅延回路と、上記２つの和信号遅延回路の出
力信号を受けそのうちからセレクト信号により指定され
た一つの出力信号を送出するセレクタと、を１つの半導
体チップに形成してなることを特徴とするものである。

本発明ディジタル信号処理回路の第５のものは複数ビッ
トの信号どうしを互いに乗算し複数ピッ。

ト毎に単位遅延量ずつ上位ビット程多く遅延せしめられ
た積信号を出力する乗算部と、該乗算部に入力された被
乗数信号と乗数信号とのうちの一方と同じ信号を上位側
のビットとし他方と同じ信号を下位側のビットとする信
号及び上記乗算部から出力された積信号を受けそのうち
からセレクト信号により指定された一つの信号を出力す
るセレクタと、該セレクタの出力信号をそれとは別の複
数ビットの被加数信号に加算する加算部と、を１つの半
導体チップに形成してなることを特徴とするものである
。

本発明ディジタル信号処理回路の第６のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に学位ｊ
ゲ延計ずつＬ位ビット稈多く遅延せしめられた積信号を
出力する！ｅ！算部と、該乗算部に入力Ｓれた被乗数信
号と９数倍号とのうちの一方と同じ信号を上位側のビッ
トとし他方と同じ信号下位側のビットとする信号を受け
その受けた信号に対して複数ビット毎に学位遅延量ずつ
上位ビット稈；イ延着が多くなるような遅延を与える遅
延回路と、該遅延回路が受けた信号と同一の信号、該遅
延回路の出力信号及び前記中算部の出力である積信号を
受けそのうちからセレクト信号により指定された一つの
信号を出力するセレクタと、該セレクタから出力された
信号を別の複数ビットの被加数信号に加算する加算部と
、を１つの半導体チップに形成してなることな特徴とす
る。

本発明ディジタル信号処理回路の第７のものは、複数ビ
・ントの信号どうしを互いに乗算し複数ビット毎に単位
ど延着ずつと位ビｉト稈多く遅延せしめられた積信号を
出力する乗算部と、その乗算器の入力の被乗数信号と乗
数信号の両方に、又は乗算器出力信号に適当な遅延を与
える可変遅延回路と、複数ビットの被加数信号の各ビッ
トの信号に対して単位遅延量の遅延を与える被加数信号
遅延回路と、該被加数信号遅延回路から出力された被加
数信号に前記乗算部から出力された積信号を加算する加
算部と、該加算部から出力された和信号の各ビットの信
号に対して単位遅延量の遅延を与える和信号遅延回路と
、を１つの半導体チップに形成してなることを特徴とす
る。

これら本発明ディジタル信号処理回路は、単独で、ある
いは複数組合せることによって種々のディジタル回路を
構成することができる。

実施例 以下に、本発明ディジタル信号処理回路を添付図面に示
した実施例に従って詳細に説明する。

第１図は本発明ディジタル信号処理回路の実施の一例１
を示すものである。同図において、２、１ ３．４は互いに縦続的に接続されそれぞれｎビットの被
乗数信号Ａを単位遅延量遅延させる遅延回路、５は一ヒ
記各遅延回路２．３．４の出力信号を受け、その出力信
号のうちのセレクト信号によって指定された一つの出力
信号を送出するセレクタである。６，７．８は互いに縦
続的に接続されそれぞれｎビットの乗数信号Ｂを単位遅
延部″遅延させる遅延回路、９は一ヒ記遅延回路６．７
．８の出力信号を受け、その出力信号のうちのセレクト
信号によって指定された一つの出力信号を送出するセレ
クタである。この２．３．４．５及び６．７．８．９は
それぞれ信号Ａ及びＢの各ビットの信号を適当な遅延量
だけ遅延させる可変遅延回路１０及び１１を構成してい
る。しかして、入力された被乗数信号Ａ及び乗数信号Ｂ
をセレクタ５及び９を制御するセレクト信号によって単
位遅延量の１乃至３倍Ｓ延させることができる。尚、可
変遅延回路１０及び１１を被乗数信号及び乗数信号の遅
延用として双方に挿入する代りに、乗算部１７の出力側
に語長の長いＷ延回路１０′（第１図２ において破線で示す。）を挿入することもできる。

１２は遅延回路で、乗数信号Ｂを下位側ビットの信号と
し、被乗数信号Ａを上位側ビットの信号として受は入れ
、その被乗数信号Ａと乗数信号Ｂとからなる２ｎビツト
の一つの信号を上位ビット程遅延量が大きくなるように
遅延させる働きをする。この遅延回路１２は例えばｎ＝
４とし、１ビツトのフリップフロップを１３で示すと例
えば第２図の（ａ）或いは（ｂ）に示すような構成を有
するもので、入力された８ビツトの信号を複数ビット例
えば２あるいは４ビツト毎に単位遅延量ずつ上位ビット
の信号程遅延量が大きくなるようにする。このように、
多数ビットのディジタル信号を上位ビット程遅延させる
のは後述する乗算部、加算部を低速論理素子によって形
成することができるようにするためである。

即ち、ディジタルカラービデオカメラ回路等においては
一般に複数ビット、例えば８ビツトのデータどうしの加
算あるいは乗算等をする演算器には非常に高速の論理素
子例えばＴＴＬやＥＣＬを用いる必要がある。というの
は、複数ビットの信号どうしを加算する場合は、一般に
、先ず最下位ビットどうしの演算をしキャリーの有無が
確定してからそれより１つ上位のビットどうしの演算を
するというように下位ビットの演算が終了してから上位
ビットの演算に移らなければならず、全ビットを同時に
演算するには伝般遅延時間が大きくなり論理素子に高速
なものを必要とする。第３図（ａ）はそのような８ビツ
トのりップルキャリー加算回路である。１３は１ビツト
フリツプフロツプ、１４は１ビツト全加算器である。勿
論、キャリールックアヘッド回路を有する演算器を使用
すれば全ビットを高速に演算することができるが、この
場合にはキャリールックアヘッド回路を設けなければな
らないし、それでも動作速度はキャリーの伝穢速度に制
限される。そこで第３図（ｂ）に示すような遅延回路を
用いて加算入力を夫々１ビツト毎に単位遅延量ずつ上位
ビットはど遅延量が大きくなるようにし、それによって
もともと同一時刻のデータの各ビットの演算をクロック
パルスの１周期あたり１ビツトの処理速度で行うように
し、一方、演算器から出力されたところの単位遅延時間
経過する毎に下位ビットから上位ビットの順で出力され
た信号に対しては第３図（Ｃ）に示すような遅延回路を
用いて１ビツト毎に単位遅延量ずつ下位ビット程遅延量
が大きくなるような遅延を与えてもともと同一時刻のデ
ータの全ビットの信号が同時に出力されるようにするこ
とが考えられる。このようにすれば演算器による演算を
もともと同一時刻のデータについてクロックパルスの１
周期あたり１ビツトの非常に低い処理速度で行うことが
できるからである。しかしながら、このようにすれば、
演算器の入力側及び出力側に設けるＳ延回路の遅延素子
１３の数を非常に多くしなければなくならない。ちなみ
に第３図（ｂ）、（ｃ）に示す例によれば各遅延回路に
はそれぞれ２８個の遅延素子１３を用いなければならな
いので、遅延素子１３の必要数は無視できない数となる
。

しかして、本発明ディジタル信号処理回路の演算器は複
数ビット例えば第４図に示す２ビツトの全加算ブロック
を演算器構成単位としている。このように２ビツトの全
加算ブロックを演算器構成単位とする演算回路は第５図
に示すような回路構成となる。このような演算回路によ
れば１５及び１６に示すところの７リツプフロツプ１３
．１３、辱・争からなる遅延回路を必要とするが、動作
速度は第３図（ａ）に示す演算器に比較して高速になる
。そして、被演算信号を１ビツト毎に単位遅延量ずつ上
位ビット程遅延量が大きくなるように遅延させて演算す
る場合に必要となる第３図（ｂ）、（Ｃ）に示すような
遅延回路と比較して本発明に係る遅延回路（例えば１５
．１６）が必要とするフリップフロップ１３等の遅延素
子の数は少なくて済む。即ち、本発明によれば、徒ずら
に遅延回路の遅延素子を増加させることなく高速化を図
ることができる。勿論、演算器構成単位とする全加算ブ
ロックのビット数は、例として挙げた２、４等には限定
されない。この演算ブロック５ のビット数は、１ビツトの全加算器の加算結果の出力に
要する伝搬遅延時間に比較し１ビツトの全加算器のキャ
リーの出力に要する伝搬遅延時間の方が一搬に速いので
、これが同程度になるようなビット数に選ぶのが最適で
ある。

このようにすることにより、本ディジタル信号処理回路
ｌはコンプリメンタリＭＯＳ等の低速論理素子により構
成することができる。

とにかく、このような演算器を用いるのであるから演算
器の入力側には一ヒ位ビット程遅延量が大きい１５のよ
うな遅延回路が必要となる。即ち、第１図に示す遅延回
路１２としては演算器のブロックのビット数が２あるい
は４のときにそれぞれ第２図（ａ）あるいは（ｂ）に示
す回路が必要になる。尚、ビットにより遅延の異なるこ
とは図面では回路を示すブロック枠の出力側あるいは入
力側の辺を斜めの線で示すことにより表現することとす
る。

１７は乗算部で、セレクタ５及び９から出力された被乗
数信号Ａ及び乗数信号Ｂを互いに乗算す　６ る。この乗′Ｗ部１７はＭ５図に示すような加算回路を
基本的要素としており乗算結果として２の補数コードで
２ｎ−１ビツトの出力が得られる。しかしこのｇ！算部
を構成する多数の加算回路はすべて上位ビット程Ｓ延が
大きい入力データを必要とするから１５．１６のような
遅延回路は各加算回路ごとに必要なわけではなく乗算部
の入力部分と出力部分でしか必要でない。更に後段には
後述する加算部があるので出力部分では１６のような遅
延回路は不要で、この乗算部１７は例えば２ビツト毎に
中位遅延量ずつ上位ビット程遅延Ｎの大きいデータを出
力すればよい。

１８はセレクタで、乗算部１７から出力された積信号Ａ
・Ｂと、セレクタ５及び９から出力された被乗数信号Ａ
及び乗数信号Ｂからなる信号と、遅延回路１２から出力
された被９．数信号Ａ及び乗数信号Ｂからなる信号とを
受けて、これ等の信号のうちからセレクト信号によって
指定された信号を送出する。

尚、遅延回路１２を通る経路は乗算部１７をバイパスし
てこのディジタル信号処理回路１を加算器として動作さ
せるためのもので後述する加算部２２に所定の遅延を持
った信号を与える役割りを果す。またセレクタ５及び９
から直接セレクタ１８に信号を伝達する経路は同じ目的
で入力Ａ及びＢに上位ビット程Ｓ延の大きい信号が入力
された時のためのものである。

１９は２ｎ−１＋αビツトの被加算信号Ｃの各ビットの
信号を等しく単位遅延量遅延させる遅延回路、２０は被
加算回路信号Ｃを上位ビット程複数ビット例えば２（あ
るいは４等）ビ°ット毎に単位遅延量ずつ遅延量が大き
くなるように遅延させる遅延回路で、その構成は遅延回
路１２とは各ビット共に１段分遅延が多いことと、ビッ
トｅが異なるだけで同種のものである。２１はセレクタ
で、遅延回路１９の出力信号と遅延回路２０の出力信号
とを受けこのうちからセレクト信号によって指定された
出力信号を送出する。なお、遅延回路２０を通る経路は
被加数信号Ｃを後述する加算部２２に所定量の遅延を持
つ信号として与えるた９ めのものである。また遅延回路１９を通る経路は被加数
信号Ｃとして上位ビット程遅延の大きい信号が入力され
た時のためのものである。

２２はセレクタ２１から出力された被加数信号Ｃにセレ
クタ１８から出力された信号を加算する加算部で、既に
説明したように複数ビット例えば２ビフトずつ上位ビッ
ト程どれだ時刻に演算する構造になっている。２３は加
算部２２から出力された和信号の各ビット′の信号を単
位遅延量遅延させる和信号遅延回路、２４は加算部２２
から出力された和信号を下位ビット稈Ｓ延着が大きくな
るように遅延させる遅延回路である。この遅延回路２４
は加算部２２から単位遅延時間経過する毎に下位ビー／
　トから上位ビ・ントの順で例えば２ビツトずつ遅れて
出力される信号に対して下位ビット程大きく遅延させる
ことによって全ビットの信号が同時に出力されるように
するものであり、前述の乗算部１７及び加算部２２の加
初ブロックのビット数により第５図の遅延回路１６に相
当し、第２図の（Ｃ）或いは（ｄ）に示す回路で各ビッ
トを０ １段分多く遅延させるようにしたものである。

２５は和信号ど延回路２３及び和信号遅延回路２４の出
力信号を受けてそのうちからセレクト信号によって指定
された出力信号りを送出するセレクタである。ここで、
２３の経路は加算部２２の例えば２ビツト毎に単位遅延
量ずつ上位ビット程多く遅延した信号をその遅れたまま
の形で出力するためのものである。２４の経路はビット
による信号の遅延を補正して通常の各ビット共遅延量の
揃った形で信号りを出力するためのものである。

このような第１図に示したディジタル信号処理回路１は
ワンチップのＩＣとして構成されており、各セレクタ５
．９．１８．２１及び２５のセレクト信号による制御内
容に応じてそのディジタル信号処理回路の発揮する機能
を変化させることができる。

第６図（ａ）〜（ｉ）はディジタル信号処理回路１の各
セレクタ５．９．１８．２１及び２５に加えるセレクト
信号を変えることによって得ること゛のできる回路例の
一部を示すものであり、同図において１ａ−１ｉはディ
ジタル信号処理回路１の各状態における実質的な回路を
示す。第６図（ａ）に示すｌａはディジタル信号処理回
路ｌを次の状態、即ち、セレクタ５及び９が遅延回路２
及び６の出力を送出し、セレクタ１８が乗算部１７の出
力を送出し、セレクタ２１が遅延回路２０の出力を送出
し、セレクタ２５が遅延回路２４の出力を送出する状態
にすることによって得られる回路で、Ａ−Ｂ＋Ｃの演算
を行なう。しかし、遅延回路２０の入力側を接地する等
して被加数信号ＣをｒＱＪにすればＡ＠Ｈの乗算を行な
う重質回路として機能する。

第６図（ｂ）に示す１ｂは、セレクタ５及び９が遅延回
路２及び６の出力を送出し、セレクタ１８が遅延回路１
２の出力を送出し、セレクタ２１が遅延回路２０の出力
を送出し、セレクタ２５が遅延回路２４の出力を送出す
ることによって得られる加算回路である。この加算回路
１ｂは上位側ビットがＡ、下位側ビットがＢである信号
ＡＢ（ここではＡＸＢを意味しない。）にＣを加算する
加算回路である。このように各セレクタ５．９．１８．
２１及び２５を各セレクト信号により適宜制御してディ
ジタル信号処理回路１の実質的回路構成を変化させるこ
とができるものであるが、以下の回路１ｃｍ１ｉの説明
に当り各セレクタ５．９．１８．２１及び２５における
選択状態の説明を便宜上省略する。

第６図（Ｃ）に示すＩＣはＦＩＲディジタルフィルタを
構成する積和回路、同図（ｄ）に示す１ｄは同じく加算
回路で、第７図（ａ）は積和回路１ｃ４．１ｃ３、ＩＣ
２，１ｃ１，１ｃｍと加算回路１ｄとからなる５タツプ
ＦＩＲデイジタルフイルタを示し、第７図（ｂ）はその
等価回路図である。このＦＩＲディジタルフィルタは具
体的には、それを構成する５個の積和回路１ｃにはそれ
ぞれ被乗数信号Ａとして入力信号Ｘが印加され、更に乗
数信号Ｂとして定数信号ｈ４．ｈ３、ｈ２、ｈｌ、ｈＯ
が印加されるようにされ、又、乗数信号Ｂとしてｈ４、
ｈ３を受ける積和回路１３ ｃ４、ｌｃｑのメに回路１９．１９の入力側は接地され
、その被加数信号ＣがＯとされている。

従って、この積和回路ｌＣ４、ｌＣ３は実質的にはｈ４
ΦＸ及び１１３＃　Ｘを求める乗算回路としてしか機能
しない。

そして、積和回路Ｌｃ４の出力信号は定数信号ｈ２を受
ける積和回路１ｃ２に被加数信号Ｃとして入力され、更
にこの積和回路１ｃ７の出力信号りは定数信号ｈｎを受
ける積和回路ｆｅｎに被加数信号Ｃとして入力される。

又、積和回路１ｃ３の出力信号りは定数信号ｈ１を受け
る積和回路１ｃ１に被加数信号Ｃとして入力される。こ
の積和回路１ｃｍの出力信号は第６図（ｄ）に示す加算
回路１ｄに被加数信号Ｃとして入力され、又、積和回路
１ｃｌの出力信号は加算回路１ｄに加数信号として入力
される。この貧相回路１ｃＩの出力信号はその−Ｅ位側
ビットの信号（Ｕ）が遅延回路２に恰かも被乗数信号Ａ
のように入力され、下位側ビットの信号（Ｌ）が８延回
路６に恰かもｆＥ数数倍Ｂのように入力されるが、その
信号ＡとＢと４ は乗算部１７を経由しないので乗算はされない。

この第７図（ａ）に示す回路は積和回路１ｃ４．１ｃ３
、ＩＣ２，１ｃ１、ＩＣＯを縦続的に接続するのではな
く、１ｃ４，１ｃ２．１ｃｏを縦続的に接続した回路と
、１ｃ３、ｌｃｌを縦続的に接続した回路とを設け、そ
の２つの回路の出力信号どうしを加算回路１ｄによって
加算するようにしたことを特徴としている。

このようにするのは、各積和回路１ｃが加算部２２の出
力側に遅延回路２３を有しているだけでなく加算部２２
の被加数信号入力側にも遅延回路１９を有しており、も
し全部の積和回路１ｃ４〜１ｃｍを縦続的に接続した場
合には、各積信号ｈ＋ａｘ、　　　ｈ３　　　番　Ｘ、
　　　　ｈ　　２　　ｏｘ、　　　ｈ１＠Ｘ、　　　）
１　　ｏ　　・Ｘの遅延量が第７図（ｂ）に示すフィル
タにおけるそれと比較して１つの積和回路１ｃを通過す
るごとに単位遅延量分余計に遅延せしめられてしまうこ
とになり、所定のフィルタ特性が得られなくなってしま
うからである。尚、積和回路１０Ｏの出力信号と積和回
路１ｃｌの出力信号とでは後者の方を単位遅延部分大き
く遅延させなければならないので、加算回路１ｄにおい
て、一方では積和回路ＩＣｏの出力信号を８延回路１９
によって単位遅延量遅延させ、他方では積和回路１ｃｌ
の出力信号を遅延回路２．３．６，７によって単位遅延
量の２倍分遅延させる。又、その２つの出力信号を加算
する加算部２２からは２ｎ−１＋α（αは正の整数）ビ
ットのディジタル信号が下位ビットから順に出力される
めで、遅延回路２４によって例えば２ビツト毎に中位遅
延量−ずつ下位ビットの信号程大きくＳ延させることに
より、全ビットの信号が同時に出力されるようにする。

このようにディジタルフィルタを構成することとすれば
、Ｎ＋１個のディジタル信号処理回路ｌを用い、そのう
ちのＮ個を第６図（Ｃ）に示すような積和回路１ｃのモ
ードにし、残りの１個を第６図（ｄ）に示すような加算
回路１ｄのモードにして使用することによってビデオカ
メラその他に非常に多く用いられるＮタップのＦＩＲデ
ィジタルフィルりをｔ与ることができる。

第６図（ｅ）に示す１ｅは乗数信号Ａと被乗数信号Ｂと
を単位遅延量の３倍分遅延させて乗算部１７に入力する
ようにした積和回路、同図（ｆ）に示すｉｆは上位ビッ
ト側の信号がＡ、下位ビット側の信号がＢである一つの
信号と被加数信号Ｃとを互いに加算し、和信号を遅延回
路２４を介して取り出すようにした加算回路である。そ
して、この積和回路１ｅ、加算回路ｉｆ及び前記積和回
路１ｃによって第８図に示すような内積回路が構成され
る。

この内積回路は、Ｘ　ｏ　ａ　Ｙ　ｏを求める積和回路
ｌｃｌと、積和回路１ｃ１の出力にｘｌ・Ｙｌを加算す
る積和回路１ｅｉと、ｘ２・Ｙ２を求める積和回路１ｃ
２と、積和回路１ｃ２の出力にｘ３・Ｙ３を加算する積
和回路１ｅ２と、積和回路１ｅ１の出力と積和回路１ｅ
２の出力とを加算する加算回路１ｆと、からなる、この
内積回路によればＸｏ　＊Ｙｏ＋Ｘ１　ｅＹ１＋Ｘ２＊
Ｙ２＋Ｘ３＊Ｙ３の演算を行うことができ、ビデオテー
プレコーダ等において例えば輝度信号Ｙ、クロマ信号・
■、Ｑ、をカラー信号Ｒ，Ｇ、Ｂに変換するための行列
演算を行うのに最適である。例えばのようなマトリクス
演算は、 Ｙ＝ａ１１＊Ｒ＋ａ１２ａＧ＋ａ１３＊ＢＩ＝ａ２１＊
Ｒ＋ａ２２＋＋Ｇ＋ａ２３＊ＢＱ＝ａ３１＊Ｒ＋ａ３２
＊Ｇ＋ａ３３ｓＢとなり、この様な３次の内積演算に適
する。この内積回路において、ｘＯｌＹＯ及びＸ２、Ｙ
２を受ケル積和回路１ｃ１．１ｃ２Ｊ：りもｘｔ、ｙｔ
及びｘ３、Ｙ３を受ける積和回路１ｅ２の方が乗算部１
７に入力されるベクトル信号Ｘ、ＹのＳ延着を単位遅延
量の２倍分太きくなるようにされている。これは４個の
積和回路をすべて第６図（Ｃ）に示した積和回路１ｃに
よって構成した場合にはＸ　ｏ　＊　Ｙ　ｏ、ｘ２ｅｙ
２が遅延回路２３．１９によってｘｌ・Ｙ　１．Ｘ３榔
Ｙ３よりも単位Ｚ／ 遅延量の２倍分多く遅延されてしまうためである。

このように内積回路を構成した場合には、Ｌ次元ベクト
ルＸとＹとの内積演算を行うことのできる回路を約１．
５Ｌ−０，５個のディジタル信号処理回路１によって得
ることができる。

第６図（ｇ）は前記積和回路１ｅの遅延回路２１に代え
て遅延回路１９を活かすようにした積和回路１ｇを示す
ものであり２次元ベクトルＸとＹとの内積演算を行う内
積回路に終段として用いるのに適している。第９図はそ
の遅延回路１ｇを用いた内積回路を示すものである。こ
の内積回路は遅延回路ＩＣの出力信号ｘＯ・ＹＯを積和
回路１ｇに被加数信号Ｃとして入力し、その積和回路１
ｇの遅延回路２４か１”＋Ｘｏ＊Ｙｏ＋Ｘ１　＠Ｙｌを
得るようにしてなる。

このように積和回路１ｃ及び１ｇを用いれば２次元ベク
トルＸとＹとの内積を求める内積回路を僅か２つのディ
ジタル信号処理回路ｌによって構成することができる。

このような２次元の内積回８ 路はビデオカメラ等に用いられる直交変調回路、あるい
はキーイング（クロスフェード）回路に用いることがで
きる。

第６図（ｈ）はアダーｉ・り一回路の入力段に適する加
算回路ｔｈ、同図（ｉ）は同じく中間段に適する加算回
路１ｉを示し、第１０図はその加算回路１ｈ、１１及び
前記加算回路Ｉｆを用いたアダートリー回路を示す。

このアダートリー回路は入力信号ＸＯ〜Ｘ３とＹｏ−Ｙ
３との対応するものどうしを互いに加算する４個の加算
回路１ｈｔ、ｌｈ２．１ｈ３、ｌｈ４が入力段として用
いられており、又、加算回路１ｈｔ、ｌｈ２の出力信号
、即ち、Ｘｏ＋Ｙ。

とｘｌ＋ｙ、とを互いに加算する加算回路１ｉ１と、加
算回路１ｈ３．１ｈ４の出力信号、即ち、Ｘ２＋Ｙ２と
Ｘ３＋Ｙ３とを互いに加等する加算回路１１２とが中間
段として用いられている。そして、出力段には加算回路
１ｉ１、ｌｉ２の出力信号、Ｈｉｌｌ　ｔ、、Ｘ　Ｏ＋
　Ｙ　Ｏ＋　Ｘ　ｔ　＋　Ｙ　ｔ　トＸ　２　＋　Ｙ２
　＋　Ｘ　３＋　Ｙ　３とを互いに加算する前述の加算
回路ｉｆが用いられている。

このように、第１図に示したディジタル信号処理回路１
はセレクタ５．９．１８．２１及び２５がセレクト信号
による指定に応じて送出する信号の種類を適宜に選択す
ることにより例えば第６図（ａ）〜（Ｄに示すように実
質的な回路構成を変えて異なる機能を発揮するようにす
ることができる。従って、ディジタルフィルタ、カラー
エンコーグ、マトリックス、加算器１乗算器等非常に多
くの種類のディジタル回路を１つのディジタル信号処理
回路によりあるいは複数のディジタル信号処理回路を組
合わせることによって構成することができる。

尚、第１図に示したディジタル信号処理回路はあくまで
本発明の一実施例にすぎず、又、第６図（ａ）〜（Ｄに
示したｌａ〜１１はそのディジタル信号処理回路１の各
セレクタを適宜に制御することによって得ることのでき
る回路例のあくまで一部にすぎない。例えば、第１図の
可変遅延回路１０．１１に入力された信号Ａ、Ｂが全て
セレクタ１８と加算部２２との間の経路を通ることから
、可変遅延回路１０．１１の代りにセレクタ１８と加算
部２２の間に適当なビット長の可変遅延。

回路を１つ置けば同じ機能を持つことができる。

また乗算部や加ＩＩｆ部の演算ブロックのピッ）Ｉのと
り方により各部分にはいろいろなバリエーションが考え
られる。

効果 以上に述べたように、本発明ディジタル信号処理回路の
第１のものは、複数ビットの信号どうしを互いに乗算し
複数ビット毎に中位遅延量ずつ上位ビット程多く遅延せ
しめられた積信号を出力する乗算部と、該乗算部から出
力された積信号を別の複数ビットの被加数信号に加算す
る加算部と、を１つの半導体チップに形成してなること
を特徴とするものである。

本発明ディジタル信号処理回路の第２のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に単位遅
延量ずつ上位ビット程多く遅延１ せしめられた積信号を出力する乗算部と、該乗算部から
出力された積信号を別の複数ビットの被加数信号に加算
する加算部と、該加算部から出力された和信号の各ビッ
トの信号に対して単位遅延量の遅延を与える被加数信号
遅延回路と、を１つの半導体チップに形成してなること
を特徴とするものである。

本発明ディジタル信号処理回路の第３のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に単位遅
延量ずつ上位ビット程多く遅延せしめられた積信号を出
力する乗算部と、複数ビットの被加数信号の各ビットの
信号に対して単位遅延量の遅延を与える被加数信号遅延
回路と、該被加数信号遅延回路から出力された被加数信
号に前記乗算部から出力された積信号を加算する加算部
と、該加算部から出力された和信号の各ビットの信号に
対して単位遅延量の遅延を与える和信号遅延回路と、を
１つの半導体チップに形成してなることを特徴とするも
のである。

本発明ディジタル信号処理回路の第４のもの２ は、複数ビットの信号どうしを互いに乗算し複数ビット
毎に単位遅延量ずつ上位ビット程多く遅延せしめられた
積信号を出力する乗算部と、該乗算部から出力された積
信号を別の複数ビットの被加数信号に加算する加算部と
、該加算部から出力され複数ビット毎に単位遅延量ずつ
、Ｆ、位ビット程多く遅延せしめられている和信号に対
して複数ビット毎に単位遅延量ずつ下位ビット程多い遅
延を与えることにより該和信号の各ビット間における信
号の遅延をなくす和信号遅延回路と、上記加算部から出
力された上記和信号の各ビットの信号に対して等しい遅
延量の遅延を与える和信号遅延回路と、上記２つの和信
号遅延回路の出力信号を受けそのうちからセレクト信号
により指定された一つの出力信号を送出するセレクタと
、を１つの半導体チップに形成してなることを特徴とす
るものである。

本発明ディジタル信号処理回路の第５のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に中位遅
延量ずつ上位ビット稈多く遅延せしめられた積信号を出
力する乗算部と、該乗算部に入力された被乗数信号と乗
数信号とのうちの一方と同じ信号を上位側のビットとし
他方と同じ信号を下位側のビットとする信号及び上記乗
算部から出力された積信号を受けそのうちからセレクト
信号により指定された一つの信号を出力するセレクタと
、該セレクタの出力信号をそれとは別の複数ビットの被
加数信号に加算する加算部と、を１つの半導体チップに
形成してなることを特徴とするものである。

本発明ディジタル信号処理回路の第６のものは、複数ビ
ットの信号どうしを互いに乗算し複数ビット毎に単位遅
延量ずつ上位ビット程多く遅延せしめられた積信号を出
力する乗算部と、該乗算部に入力された被乗数信号と乗
数信号とのうちの一方と同じ信号を上位側のビットとし
他方と同じ信号を下位側のビットとする信号を受けその
受けた信号に対して複数ビット毎に単位遅延量ずつ上位
ビット程遅延量が多くなるような遅延を与える遅延回路
と、該遅延回路が受けた信号と同一の信号、該遅延回路
の出力信号及び前記乗算部の出力である積信号を受けそ
のうちからセレクト信号により指定されたーっの信号を
出力するセレクタと、該セレクタから出力された信号を
別の複数ビットの被加数信号に加算する加算部と、を１
つの半導体チップに形成してなることを特徴とするもの
である。　本発明ディジタル信号処理回路の第７のもの
は、複数ビットの信号どうしをＴ７−、いに乗算し枚数
ピットスσに中位遅延量ずつト位ビット程多く遅延せし
められた積信号を出力する乗算部と、その乗算器の入力
の被乗数信号と乗クシ信号の両方に又は乗算器の出力信
号に適当な遅延を与える可変遅延回路と、複数ビットの
被加数信号の各ビットの信号に対して中位遅延量の遅延
を与える被加数信号Ｉ延回路と、該被加数信号遅延回路
から出力された被加数信号に前記乗ｒｉ部から出力され
た積信号を加算する加算部と、該加算部から出力された
和信号の各ビットの信号に対して中位Ｓ残量の遅延を与
える和信号遅延回路と、を１つの半導体チップに形成し
てなることを特徴とする。

そして、これらはそれぞれ単独であるいは適宜組合わせ
ることによって種々のディジタル回路を構成することが
できる。従って、本発明によれば各種ディジタル回路を
個々に設計、製造する必要性をなくすことができ、装置
を低価格化することができる。

しかも、被演算信号を複数ビット毎に単位遅延量：ずつ
上位ビット程多く遅延させて単位遅延時間経過する毎に
順に出力される複数ビットの信号を処理単位として演算
処理できるようにしたので、処理速度を高速にすること
ができ、しかも信号の上位ビット程多く遅延させたり、
あるいは上位ビット程多く遅延された信号のビット間に
おけるＩ延関係を解消させたりするための遅延回路に必
要とされる遅延素子の数も前述のように徒らに多くする
必要はない。

【図面の簡単な説明】

第１図は本発明ディジタル信号処理回路の実施の一例の
構成を示すブロック図、第２図（ａ）〜６ （ｄ）はそれぞれ第１図に示す回路に用いられる遅延回
路の構成例を示すブロック図、第３図（ａ）は一般の加
算回路を示すブロック図、同図（ｂ）、（Ｃ）は１ビツ
ト毎に単位遅延量ずつ上位ビット程多く遅延させた信号
を処理する場合必要となる加算回路を示すブロック図、
第４図はディジタル信号処理回路の演算回路を構成する
２ビツトの全加算ブロックを示すブロック図、第５図は
第４図に示した全加算ブロックを演算器構成単位とする
演算器の一例の構成を示すブロック図、第６図（ａ）〜
（ｉ）はそれぞれディジタル信号処理回路の各状態にお
ける実質的な回路の構成を示すブロック図、第７図（ａ
）及び（ｂ）は本発明ディジタル信号処理回路を複数組
合せることによって構成したディジタルフィルターの一
例を示すもので、（ａ）は回路構成を示すブロック図、
（ｄ）はその等価回路図、第８図乃至第１０図はそれぞ
れ本発明ディジタル信号処理回路を複数組合せることに
よって構成したその他の各別のディジタル回路例を示す
ブロック図である。 符号の説明 １φ・・ディジタル信号処理回路、　　１２・・・遅延
回路、　　１７・・・乗算部、　　１８・・・セレクタ
、　　１９．２０・・φ被加数信号遅延回路、　２２・
・・加算部、　２３・・・和信号遅延回路、　　２４・
Φ・和信号遅延回路、２５・・・セレクタ

Claims (1)

1. 【特許請求の範囲】 （１）複数ビットの信号どうしを互いに乗算し複数ビッ
   ト毎に単位遅延量ずつ上位ビー２ト程多く遅延せしめら
   れた積信号を出力する乗算部と、該乗算部から出力され
   た積信号を別の複数ビットの被加数信号に加算する加算
   部と、を１つの半導体チップに形成してなることを特徴
   とするディジタル信号処理回路 （２）複数ビットの信号どうしを互いに乗算し複数ビッ
   ト毎に単位遅延量ずつ上位ビット程多く遅延せしめられ
   た積信号を出力する乗算部と、該乗算部から出力された
   積信号を別の複数ビットの被加数信号に加算する加算部
   と、該加算部から出力された和信号の各ビットの信号に
   対して単位遅延量の遅延を与える被加数信号遅延回路と
   、を１つの半導体チップに形成してなることを特徴とす
   るディジタル信号処理回路 （３）複数ビットの信号どうしを互いに乗算し複数ビッ
   ト毎に単位遅延量ずつ上位ビット程多く遅延せしめられ
   た積信号を出力する乗算部と、複数ビットの被加数信号
   の各ビットの信号に対して単位遅延量の遅延を与える被
   加数信号遅延回路と。 該被加数信号遅延回路から出力された被加数信号に前記
   乗算部から出力された積信号を加算する加算部と、該加
   算部から出力された和信号の各ビットの信号に対して単
   位遅延量の遅延を午える和信号遅延回路と、を１つの半
   導体チップに形成してなることを特徴とするディジタル
   信号処理回路（４）複数ビットの信号どうしを互いに乗
   算し複数ビット毎に単位遅延量ずつ上位ビット程多く遅
   延せしめられた積信号を出力する乗算部と、該乗算部か
   ら出力された積信号を別の複数ビットの被加数信号に加
   算する加算部と、該加算部から出力され複数ビット毎に
   中位遅延量ずつヒ位ビット程多く遅延せしめられている
   和信号に対して複数ビット毎に単位遅延量ずつ下位ビッ
   ト程多い遅延を与えることにより該和信号の各ビット間
   における信号の遅延量の差をなくす和信号遅延回路と、
   上記加算部から出力された上記和信号の各ビットの信号
   に対して等しい遅延量の遅延を与える和信号遅延回路と
   、上記２つの和信号遅延回路の出力信号を受けそのうち
   からセレクト信号により指定された一つの出力信号を送
   出するセレクタと、を１つの半導体チップに形成してな
   ることを特徴とするディジタル信号処理回路 （５）複数ビットの信号どうしを互いに！Ｐ算し複数ビ
   ット毎に中位遅延量ずつ上位ビット程多く遅延せしめら
   れた積信号を出力する乗算部と、該乗′０部に入力され
   た被乗数信号と乗数信号とのうちの一方と同じ信号を上
   位側のビットとし他方と同じ信号を下位側のビットとす
   る信号及び上記乗算部から出力された積信号を受けその
   うちからセレクト信号により指定されたーっの信号を出
   力するセレクタと、該セレクタの出力信号をそれとは別
   の複数ビットの被加数信号に加算する加算部と、を１つ
   の半導体チップに形成してなることを特徴とするディジ
   タル信号処理回路 （６）複数ビットの信号どうしを互いに乗算し複数ビッ
   ト毎に単位遅延量ずつ上位ビット程多く遅延せしめられ
   た積信号を出力する乗算部と、該乗算部に入力された被
   乗数信号と乗数信号とのうちの一方と同じ信号を上位側
   のビットとし他方と同じ信号を下位側のビットとする信
   号を受けその受けた信号に対して複数ビット毎に中位遅
   延量ずつ上位ビット程遅延量が多くなるような遅延を与
   える遅延回路と、該遅延回路が受けた信号と同一の信号
   、該遅延回路の出力信号及び前記乗算部の出力である積
   信号を受けそのうちからセレクト信号により指定された
   一つの信号を出力するセレクタと、該セレクタから出力
   された信号を別の複数ビットの被加数信号に加算する加
   算部と、を１つの半導体チップに形成してなることを特
   徴とするディジタル信号処理回路 （７）複数ビットの信号どうしを互いに乗算し複数ビッ
   ト毎に中位遅延量ずつ上位ビット程多く遅延せしめられ
   た積信号を出力する乗算部と、その乗算器の入力の被乗
   数信号と乗数信号の両方に、又は乗算器の出力信号に適
   当な遅延を与える可変遅延回路と、複数ビットの被加数
   信号の各ビットの信号に対して単位遅延量の遅延を与え
   る被加数信号遅延回路と、該被加数信号遅延回路から出
   力された被加数信号に前記乗算部から出力された積信号
   を加算する加算部と、該加算部から出力された和イＲ号
   の各ビットの信号に対して単位遅延量の遅延を与える和
   信号遅延回路と、を１つの半導体チップに形成してなる
   ことを特徴とするディジタル信号処理回路