JP3113667B2 - トランスバーサルフィルタ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランスバーサルフィルタ回路に関するもの
であり，特に，回路構成を簡単にしたシリアルのバイナ
リデータを処理するトランスバーサルフィルタ回路に関
する。

〔従来の技術，および，発明が解決しようとする課題〕

トランスバーサルフィルタは，種々の用途，たとえ
ば，通信システムにおけるエコーキャンセラー，音声信
号，ビデオ信号のゴーストキャンセラーなどに用いられ
ている。

そのようなトランスバーサルフィルタ回路は，種々の
形式のものが提案されているが，その１例としては，第
17図に示した転置型トランスバーサルフィルタが知られ
ている。特に，ビデオ信号などのような長時間にわたる
時系列信号に対しては転置型トランスバーサルフィルタ
によってノイズ処理が行われている。

第17図の転置型トランスバーサルフィルタ回路は，各
タップ回路（トランスバーサルフィルタ回路の単位要
素）が，入力データＸと係数k_x（但し,x＝1,2,・・・,
n）との積を算出する乗算器1,その乗算結果と前段のタ
ップの結果とを加算する加算器2,この加算結果を単位時
間だけ遅延する単位時間遅延回路３から構成され，複数
のタップ回路が複数直列に接続されている。そして，フ
ィルタ処理結果Ｙが最終段のタップ回路の単位時間遅延
回路から出力される。

このようなトランスバーサルフィルタ回路を，たとえ
ば，ビデオ信号のゴーストキャンセラーに適用する場
合，長時間にわたるビデオ信号のゴーストキャンセルを
行う必要があり，数100タップものタップ回路を有する
トランスバーサルフィルタ回路が必要になる。

このようなトランスバーサルフィルタ回路を構成する
場合，実装上の面から，第18図に示したようなモジュー
ル化した半導体（LSI）チップを組み合わせて使用する
ことが提案されている。第18図の例は，各チップが128
タップを有するトランスバーサルフィルタを内蔵したLS
IチップCHIP1〜CHIP5を直列に接続して用いる例を示し
ている。最初のチップCHIP1が64タップのFIRトランスバ
ーサルフィルタを２組内蔵し，並列または直列に切り換
えて使用できるようにし，さらに，各々128タップのIIR
トランスバーサルフィルタを直列に合計512タップ接続
させる構成になっている。

ビデオ信号１が初段のチップCHIP1に印加され，この
チップCHIP1の出力がカスケードサム出力１として加算
器ADRに印加され，この加算器には最終段のチップCHIP5
の出力もカスケードサム出力２として印加され，これら
の加算値が第２のビデオ信号として各チップCHIP1〜CHI
P5に印加されている。一方，各チップには外部からタッ
プ係数データおよび上記ビデオ信号が印加され，第17図
に示したトランスバーサルフィルタ回路構成に基づくア
ルゴリズムでフィルタリング処理が行われる。

このような多段構成のトランスバーサルフィルタの各
タップは，前述したように，乗算器1,加算器2,単位時間
遅延回路３（具体的にはレジスタ）を基本構成としてお
り，多段の場合，このタップ回路が直列に接続される構
成であるから，以下，この単位タップ回路を基本構成を
例にして述べる。

タップ係数と入力データの乗算処理は，通常，第19図
に示したように，順次部分積を求め，それらの和を求め
るため部分積相互間の桁合せを考慮してこの部分積を前
回までの部分積の和に加算する処理を複数回シリアルに
行う。このようなアルゴリズムをとると，タップ係数，
入力データが共にシリアルのバイナリデータの場合，各
ビットの乗算は１個のANDゲートで行うことができ，シ
リアル乗算器としても簡単な回路構成となる。（仮にタ
ップ係数と入力データとを通常の乗算をさせるとした場
合，複雑な乗算回路が必要になる。）このため各タップ
内には，乗算器１として，部分積を複数回順次算出し，
その加算を行うシリアル乗算器が設けられる。

なお，パラレル乗算方式も知られているが回路構成が
複雑になり，本発明には直接関係しないので，記述を省
略する。

第20図および第21図にこのようなシリアル乗算回路の
従来の回路構成例を示す。

第20図のシリアル乗算器は，タップ係数を保持する係
数レジスタ122,入力データを保持してシリアル出力する
入力データレジスタ142,部分積計算回路160,パラレル加
算器180,出力レジスタ112,および，桁合回路900が図示
の如く接続されて構成されている。このシリアル乗算器
の動作の概要を述べる。部分積計算回路160で係数レジ
スタ122からのタップ係数と入力データレジスタ142から
の入力データの１ビットデータとの部分積を算出し，加
算器180が保持レジスタ182に保持されている前回までの
部分積の和に今回算出した部分積を加える。保持レジス
タ182は１演算サイクルの最初でクリアされ，加算器180
からの結果の一時記憶に用いられている。なお，桁合回
路900は，第19図に示したように，前回までの加算結果
と次の部分積との加算を行う場合の桁合せを行う一方向
性１ビットのシフトレジスタである。

第19図に示した例においては,1演算サイクル内に４回
の部分積演算が行われる。以下，この部分積を求めるた
めのサイクルを部分積サイクルと呼ぶ。したがって，こ
の例においては,1演算サイクルは４部分積サイクルから
なる。

また第21図のシリアル乗算器は，係数レジスタ122,入
力データレジスタ142,部分積計算回路160,桁合回路902,
パラレル加算器110,保持レジスタ182が図示のごとく接
続されてなる。このシフト乗算器も第19図のアルゴリズ
ムに従った演算を行い，その演算結果は第20図のシリア
ル乗算器の結果と同様である。

第20図のシリアル乗算器と第21図のシリアル乗算器と
の回路構成の相違は桁合回路900,902の位置の相違にあ
る。前者においては，桁合回路900が加算器180の前後の
位置にあり，後者においては，桁合回路902が部分積計
算回路160と加算器180との間に設けられている。

このようなシリアル乗算器は下記に述べる問題に遭遇
している。

第20図に示したシリアル乗算器は，演算の途中で少数
点の位置が変動するため，このようなシリアル乗算器で
演算した結果を次段のタップ回路に出力した場合，これ
らタップ回路間の少数点の位置の相違を調整するため，
タップ回路相互間の桁合せが必要となる。特に，出力レ
ジスタをアキュムレータとして用いる場合などに問題と
なる。その結果，このタップ回路相互間の桁合回路の設
置によってトランスバーサルフィルタ全体とした構成が
複雑になるという問題に遭遇している。

一方，第21図に示したシリアル乗算器は自己内で少数
点位置を調整しているため上記タップ回路相互間の桁合
せの問題はないが，桁合回路902がバレルシフタなどの
複雑な回路を用いなければならず，シリアル乗算器自体
の回路構成が複雑になる。その結果として，上記同様，
トランスバーサルフィルタ全体としても構成が複雑にな
るという問題に遭遇し，一般的採用しにくい。

すなわち，両者のシリアル乗算器は第18図に示したよ
うなLSIチップ内に組み込む場合，チップ１個当たりの
大きさが大きくなるか,1チップに収容可能なタップ数が
少なくなるという問題に遭遇している。かかる問題は，
数100タップ（段）ものトランスバーサルフィルタ回路
を構成する場合，特に顕著になる。

なお，シリアル乗算器はトランスバーサルフィルタに
使用される場合に限定されないから，シリアル乗算器を
多段に使用する場合も同様の問題がある。

次に，第17図で示した,1タップ回路を構成する乗算器
1,加算器（累算器）２および単位時間遅延回路３の従来
の回路構成を第22図に示す。各タップ回路の構成は，第
20図に示したシリアル乗算器に，前段の演算結果Y_i-1と
自段のタップ回路のシリアル演算結果Ｃを加算する加算
器200（第17図の加算器２に対応），その加算結果を単
位時間保持し次段のタップ回路に出力する出力レジスタ
300（第17図の単位時間遅延回路３に対応）を加えた構
成である。

第20図のシリアル乗算器に代えて，第21図のシリアル
乗算器を用いてもよい。

第22図に示した１タップの回路構成についてみると，
上述したシリアル乗算器の問題の他に，シリアル乗算器
と加算回路および単位時間遅延回路系統とを単に組み合
わせていることに起因する回路構成の無駄がある。この
ため，やはり,1タップ回路としてもトランスバーサルフ
ィルタ回路全体としても回路が複雑であるという問題に
遭遇している。

以上の回路例においては，いずれも，これらの回路を
駆動制御するための制御回路を図示していないが，これ
らの回路を駆動するクロックとしては，外部からクロッ
クCLK_e,たとえば,15MHzを入力し，内部的に，たとえば,
4倍周波数の60MHzの内部クロックCLK_iを発生させ，その
内部クロックCLK_iを上記回路の駆動クロックとしてい
る。内部クロックを発生させる理由は,60MHzもの高い周
波数のクロックをチップの外部から供給することには種
々の問題があるからである。トランスバーサルフィルタ
のタップ数が多くなったり，信号処理スピードが速くな
ると，一層高い周波数の駆動クロックが必要となる。こ
のような高い周波数の内部クロックCLK_iを安定して発生
する回路として，第23図に示した，位相比較回路50,ル
ープフィルタ52,および，ディジタル式電圧制御形発振
回路（VCO）58からなる位相同期回路（PLL）を用いてい
る。VCO58は,4個直列に接続されループフィルタ52の出
力によって制御される電流制御形ドライバ（インバー
タ）とフィードバック用インバータからなるドライバ回
路58Aとドライバ回路の出力から外部クロックの４倍周
波数の内部クロックを発生するクロック発生回路58Bか
らなる。

しかしながら，第23図に示したPLLは，まず，位相比
較回路50,ループフィルタ52といったアナログ回路を必
然として用いている。これらのアナログ回路は，特に高
周波数におけるジッタなどの問題があるから，トランス
バーサルフィルタ回路のLSIチップをデバイスとして試
験する場合，アナログ回路要素の動作の不安定さが他の
ディジタル回路部分に悪影響を及ぼすことがある。しか
しながら，試験時点においてそのような影響を除いて検
査する手段がなく充分な試験が出来ないという問題があ
る。

さらに第23図のPLLは，外部クロックCLK_eのデューテ
ィ比を50％に維持しないと，試験時と通常時の動作とが
非常に異なるという問題がある。その理由は，内部クロ
ック発生のために，直列する１対の電流制御型ドライバ
（インバータ）の出力の論理状態をANDゲートまたは反
転入力ANDゲートを用いて発生させているに過ぎないか
らである。第24図のタイミング図を参照して詳述する
と，ドライバのＱ出力にタイミングずれが生ずると，そ
れらのAND論理時間幅が直接変動する。その結果，内部
クロックCLK_iの４つのクロックΦ_１〜Φ_４の発生タイミ
ングもずれてくる。したがって，そのためには，外部ク
ロックのデューティを正確に50％に維持しなければなら
ない。しかしながら,15MHz以上もの高い周波数の外部ク
ロックを正確に50％のデューティに維持してチップに印
加することが難しい。

以上に鑑みて，本発明はシリアル乗算器そのもの，お
よび，トランスバーサルフィルタ回路内の１タップ回路
の構成を簡単にし，多段のトランスバーサルフィルタ回
路をチップに実装する場合の実装効率を向上させ，さら
に，正確な内部クロックを発生させ，外部から容易にか
つアナログ回路要素の影響を除去し，通常時と同じ条件
で試験が可能なトランスバーサルフィルタ回路を提供す
ることを目的とする。

〔課題を解決するための手段，および，作用〕

本発明の縦続接続された複数のタップ回路を有するト
ランスバーサルフィルタ回路において、上記各タップ回
路が、係数データを保持する係数レジスタと、上記係数
レジスタから出力される係数データを所定ビットだけ双
方向にシフト可能な双方向レジスタと、入力データを保
持して所定のパターンで当該入力データを部分的に出力
する入力データレジスタと、上記双方向レジスタから出
力される係数データと上記入力データレジスタから出力
される入力データの部分データとの部分積を計算する部
分積計算回路と、第１の入力又は第２の入力の何れか一
方を選択して出力するマルチプレクサと、上記部分積計
算回路から出力される部分積値と上記マルチプレクサか
ら出力される値とを加算する加算器と、上記加算器から
出力される加算値を保持すると共に当該加算値を上記マ
ルチプレクサの第２の入力に出力する出力レジスタと、
上記双方向レジスタのシフト動作、上記入力データレジ
スタの出力データおよび上記マルチプレクサの選択動作
を１演算サイクル毎に制御する制御回路とを有し、上記
入力データレジスタに上記トランスバーサルフィルタ回
路における入力信号が入力データとして供給され、上記
出力レジスタから出力される値が次段のタップ回路に出
力データとして供給され、上記マルチプレクサの第１の
入力に前段のタップ回路からの出力データが入力され
る。

上記マルチプレクサは、演算処理の最初のステップに
おいて上記第１の入力を選択して入力し、以降のステッ
プにおいては上記第２の入力を選択して出力する。

以下、上述した本発明の構成および作用について、添
付図面を参照して、詳述する。

本発明は，まず，トランスバーサルフィルタのタップ
回路相互間の桁合せを考慮したシリアル乗算器に関する
上記問題を解決するため，特に，第21図に示したシリア
ル乗算器におけるバレルシフタなどを用いることに伴う
問題を解決するため，第１図にそのブロック図を示すよ
うに，双方向性シフトレジスタ12を用いた構成のシリア
ル乗算器とする。

すなわち，この乗算器は，タップ係数の桁を合わせる
ためタップ係数を所定ビットだけ双方向にシフト可能な
シフトレジスタ12と，入力データＡを保持し所定のパタ
ーンで入力データＡを部分的に，たとえば,1ビットデー
タａを出力する入力データ出力回路14と，双方向性シフ
トレジスタ12からのシフトされたタップ係数ｋと入力デ
ータ出力回路14から出力された部分的な入力データａと
の部分積を計算する部分積計算回路16と，この部分積計
算回路からの出力を順次加算し保持する加算保持回路18
と，双方向性シフトレジスタ12のシフト方向および入力
データ出力回路14のデータ出力方向を１演算サイクル毎
交互に切り換えて指令する制御回路10から構成される。

タップ係数を所定ビット数だけ双方向シフト可能なレ
ジスタ12を用いることにより,1演算サイクル内の各部分
積および部分和算出段階においては，タップ係数は右方
向または左方向の一方向に所定ビット数シフトされる。
このシフト方向は,1演算サイクル終了ごと（または１演
算サイクル開始ごと）制御回路10から出力されるシフト
方向指令信号U/Dによって制御される。前回の演算サイ
クルにおいてタップ係数は双方向シフトレジスタ12内の
一方の端にシフトされている。１演算サイクルの終了
後，次の演算サイクルではタイミング係数は逆方向にレ
ジスタ12内をシフトされる。このように，タップ係数の
シフト方向を演算サイクルの切替時点において切替え，
部分積サイクルにおいては所定のビットだけシフトする
簡単な回路構成の双方向性レジスタ12を用いるだけで，
少数点の変動がない桁合処理が行え，バレルシフタのご
とく複雑な回路を用いる必要がない。

さらにタップ係数を順次所定ビットだけシフトする回
路構成なので，レジスタ12内の各ビット処理回路相互間
の配線パターンも少なくてよく，実装効率が向上する。

部分積計算回路16および加算保持回路18の動作は従来
と同様である。

なお，入力データ出力回路14からのデータ出力パター
ン，および，双方向シフトレジスタ12のシフト量は，部
分積演算アルゴリズムに対応して規定される。

たとえば，通常の１次元アルゴリズムを適用する場
合，入力データ出力回路14が,1部分積演算サイクルご
と,1ビットだけシフトするシリアルシフトレジスタで構
成され，双方向シフトレジスタ12が,1部分積演算サイク
ルごと,1ビットだけシフトするように構成される。

またBoothアルゴリズムを適用する場合，入力データ
出力回路14は,Booth演算に適した２次元アレイデータ保
持回路，および,Booth演算回路で構成され，双方向シフ
トレジスタは１部分積演算サイクルごと,2ビットだけシ
フトする構成となる。

また，上述した各タップ回路の構成に係る問題を解決
するため，本発明においては，回路機能の共用化を図り
１タップ回路として回路構成を簡単化する。

すなわち，第２図に示したように，トランスバーサル
フィルタの１タップを，第１図に示したシリアル乗算器
を構成する制御回路10,双方向シフトレジスタ12,およ
び，入力データ出力回路14の他に，加算回路20,マルチ
プレクサ22および単位時間遅延要素としての出力レジス
タ30のみを加えた構成とする。

マルチプレクサ22は,1演算サイクルの最初のみ前段タ
ップ回路の演算結果Y_i-1を加算器20に出力し，それ以降
の各部分積演算サイクルにおいては出力レジスタ30の出
力を加算器20に出力する。加算器20はシリアル乗算器の
加算器としての機能と前段タップ回路の結果と自段タッ
プ回路の結果とを加算する機能の両者を果たす。また，
出力レジスタ30は，シリアル乗算器内の加算保持回路の
保持機能と１タップ回路の単位時間遅延要素としての機
能を果たす。制御回路10は，マルチプレクサ22の出力の
切替え制御をも行う。

この回路構成によれば，第１図のシリアル乗算器に，
マルチプレクサ22,出力レジスタ30が追加されるだけで
あるから，回路構成が簡単になり，配線量も少なくな
る。

また，出力レジスタが上記同様の機能を果たし回路配
線の自由度を増加させるために，出力レジスタ30を加算
器20の後段に配置することに代えてマルチプレクサ22と
加算器20との間に配置することによって，さらに実際の
回路配置に適合させた効率的なレイアウトが可能になる
ことが理解できる。

さらに，上述した内部クロック発生用の位相同期回路
（PLL）にかかる問題を解決するため，本発明におい
て，まず，第３図に示したように，アナログスイッチン
グ回路56,および，ディジタルスイッチング回路58を設
けて，切替制御信号をこれらのスイッチング回路に外部
から印加して，位相比較回路50およびループフィルタ52
を除外した試験を行える構成にしている。この場合，同
期式デコードフィードバック回路54には外部からの制御
電圧を印加する。

さらに，本発明においては，内部クロックを生成させ
るため電流制御型ドライバの出力タイミング信号の立下
りまたは立上りをも用いて内部クロックを発生させるデ
ィジタル式同期式デコードフィードバック回路54を用い
ることにより，デューティのみに依存しないで，換言す
れば，外部クロックに対して正確なデューティ50％を要
求しないでも，通常動作と試験時とで相違がなく，正確
なタイミングの内部クロックCLK_iを発生させる。

〔実施例〕

第１図に示した本発明のシリアル乗算器の具体的な実
施例回路例を第４図に示す。

第４図のシリアル乗算器は，後述するBoothアルゴリ
ズム,Wallaceアルゴリズムなど（「日経エレクトロニク
ス」,1978.6.29,第76〜90ページ参照）を用いるもので
はない通常のシリアル乗算器であり,1ビットシフト形式
の双方向シフトレジスタ120,同じく１ビットシフト形式
の入力データレジスタ142,部分積計算回路160,加算器18
0,出力レジスタ182,双方向シフトレジスタ120および入
力データレジスタ142のシフト方向を指定するシフト方
向制御回路100,および，係数レジスタ122が，図示の如
く接続されて構成されている。

係数レジスタ122は，このシリアル乗算器の初期動作
段階で設定されるタップ係数k_iを保持，または,1演算サ
イクルごと動的に設定されるタップ係数k_iを保持，また
は，固定的なタープ係数k_iを保持しておき，保持してい
るタップ係数を双方向シフトレジスタ120に出力するレ
ジスタである。ただし，この係数レジスタ122へのタッ
プ係数の設定方法は本発明の主題ではない。

通常，タップ係数は10ビット，ビデオ信号データ（入
力データ）は８ビット程度のビット長があるが，この例
においては，第19図に示したように，タップ係数および
入力データを４ビットバイナリとした例を示すので，係
数レジスタ122は４ビットの一方向シフト型シリアルレ
ジスタである。

第５図に，係数レジスタ122からの係数を入力し，シ
フト方向制御回路100からの方向指令信号U/D（UP（左方
向シフト）/DOWN（右方向シフト））に応じて，入力保
持しているタップ係数を１ビットシフトする，双方向シ
フトレジスタ120の部分回路を示す。この双方向シフト
レジスタ120の１ビット分の回路は，ディレー型フリッ
プフロップ（DFF）1202とその遅延入力端子（Ｄ）に接
続されたマルチプレクサ1212からなる。このマルチプレ
クサは２入力を選択する回路であるから,ANDゲート２個
を用いて簡単に構成できる。マルチプレクサ1212には前
段のDFF1200のＱ出力と後段のDFF1204のＱ出力が入力さ
れ，シフト方向制御回路100から印加される方向指令D/U
に応じていずれか一方のシフト方向をそのDFF202のＤ端
子に出力する。各DFFのクロック端子CKには内部クロッ
クCLK_iが印加されている。入力されたタップ係数を右方
向にシフトする場合はシフト方向制御回路100から論理
「１」の方向指令U/Dが出力され，各マルチプレクサ121
0〜1214は前段のDFFのＱ出力を，そうでないときは後段
のDFFのＱ出力を，対応する自己のDFFのＤ端子に印加す
る。

双方向シフトレジスタ120は，タップ係数を入力デー
タの（ビット数−１）だけタップ係数をシフトするの
で，入力データのビット数を４ビットとした場合,7ビッ
ト分の回路構成となる。

入力データレジスタ142は入力データを一時的に保持
し，シフト方向制御回路100からの方向指令に応じて,MS
B（Most Significant Bit）またはLSB（Least Signific
ant Bit）のいずれかから順次入力データを１ビットづ
つ出力する従来から知られている双方向シフトレジスタ
である。この例においては４ビットの双方向シフトレジ
スタである。

この入力データレジスタ142は，入力データの挿入方
向をシフト方向制御回路100の方向指令U/Dに応じてLSB
側またはMSB側のいずれかに切替えることにより，入力
データＡの部分出力をLSBまたはMSBの一方向からのみ取
り出すようにすることもできるが，以下の例において
は，方向指令U/Dに応じてLSBまたはMSBから部分的な入
力データａを出力する例について述べる。

第６図に部分積計算回路160の回路を示す。この部分
積計算回路160は７個並列に設けられたANDゲート1600〜
1612で構成され，各ANDゲートに入力データレジスタ142
からの１ビットの出力データａと双方向シフトレジスタ
120からのタップ係数の対応するビットデータd₀〜d₆が
印加され，バイナリデータの部分積pp1〜pp4をそれぞれ
算出する。

加算器180は７ビットのパラレル加算器である。出力
レジスタ182は７ビットのパラレル入力パラレル出力形
式のレジスタである。

シフト方向制御回路100は双方向シフトレジスタ120お
よび入力データレジスタ142に,1演算サイクルごとその
論理が「１」（右方向シフト）と「０」（左方向シフ
ト）に切り換える方向指令U/Dを出力する。ただし，こ
の例においては，入力データレジスタ142の出力方向
と，双方向シフトレジスタ120のシフト方向は逆である
ので，方向指令U/Dは入力データレジスタ142と双方向シ
フトレジスタ120とには逆の形態で出力される。

第７図および第８図を参照して第４図に示したジリア
ル乗算器の動作を述べる。第７図は奇数回演算サイクル
の動作態様，第８図は偶数回演算サイクルの動作態様を
示す。

第７図を参照すると,1演算サイクルの最初のにおいて
（第７図（ａ）参照），入力データレジスタ142に４ビ
ットの入力レジスタa₃〜a₀（ただし,a₃がMSB側,a₀がLSB
側）が入力され，係数レジスタ122にタップ係数ｋが設
定され，出力レジスタ182がゼロにクリヤされる。ま
た，係数レジスタ122に入力されたタップ係数が双方向
シフトレジスタ120に転送される。

第１の部分積動作サイクルにおいて（第７図（ｂ）参
照），入力データレジスタ142から入力データのLSB:a₀
が部分積計算回路160に出力され，部分積計算回路160に
おいて双方向シフトレジスタ120からのタップ係数ｋと
部分積pp1＝Ｋ・a₀が算出される。この部分積pp1は加算
器180において出力レジスタ182（初期状態においてゼロ
にクリヤされている）の値と加算され，出力レジスタ18
2に記憶される。

第２の部分積動作サイクルにおいて（第７図（ｂ）参
照），双方向シフトレジスタ120内のタップ係数ｋが左
側に１ビットシフトされる。また入力データレジスタ14
2から入力データの次のビットデータa₁が出力され，こ
のビットデータa₁の桁に合った部分積pp2＝ｋ・a₁が部
分積計算回路160において算出され，前回の部分積pp1を
保持している出力レジスタ182の出力と今回の部分積pp2
との和が加算器180で求められ，再び，出力レジスタ182
に記憶される。

以下同様に第３および第４部分積動作サイクルについ
ても処理動作が行われ，出力レジスタ182に部分算pp1〜
pp4の桁合せ合計，すなわち，シリアル乗算結果Ｐが得
られる。

以上の動作から明らかなように，タップ係数ｋは１部
分積動作サイクルごと左側に１ビットづつシフトされ，
最終の部分積動作サイクルにおいて双方向シフトレジス
タ120内で左ずめの位置までシフトされることになる。

次に第８図に示す次の偶数の演算サイクルになると，
上記同様，初期状態において（第８図（ａ）参照），新
たな入力データb₃〜b₀が入力データレジスタ142に入力
され，出力レジスタ182がクリヤされる。

この例においては，タップ係数ｋは演算サイクルごと
動作に変化せず，係数レジスタ122には新たなタップ係
数の設定はないものとしている。ただし，もし，演算サ
イクルごとタップ係数を更新する場合には，係数レジス
タ122を除去し，双方向シフトレジスタ120に直接，タッ
プ係数を入力するようにする。この場合，演算サイクル
奇数か偶数かによって，すなわち，シフト方向制御回路
100からの方向指令U/Dに応じて，タップ係数を双方向シ
フトレジスタ120のLSB側につめて入力するかMSB側につ
めて入力する。

第１の部分積動作サイクルにおいて（第８図（ｂ）参
照），入力データレジスタ142から入力データのMSB:b₃
が部分積計算回路160に出力され，部分積計算回路160に
おいて双方向シフトレジスタ120からのタップ係数ｋと
部分積pp4＝Ｋ・b₃が算出される。この部分積pp4は加算
器180において出力レジスタ182の値と加算され，出力レ
ジスタ182に記憶される。

第２の部分積動作サイクル以降の動作は，双方向シフ
トレジスタ120のタップ係数ｋが１ビットづつ右方向に
シフトされること，入力データレジスタ142からのデー
タがMSB側から出力され，高位の部分積から下位の部分
積に向かって部分積が算出され，前回の値との和が求め
られる点を除いて，第７図に示した動作と同様である。

この奇数回の演算サイクルの終了時点において，双方
向シフトレジスタ120内のタップ係数は右寄せのシフト
位置にあり，第７図（ｂ）に示した状態になる。したが
って，次の奇数回の演算は第７図に示した態様で前記同
様に行われる。偶数回の演算も以下同様である。

以上述べたように，タップ係数は演算サイクルの切替
時点で交互に右方向または左方向にシフト方向が決定さ
れ，各部分積動作サイクルにおいて１ビットシフトされ
る。また入力データレジスタ142は演算サイクルの切替
時点で交互にMSBからまたはLSBからデータ出力する方向
が決定され，その方向に基づいて各部分積動作サイクル
において１ビット出力する。この動作によって，シリア
ル乗算器は，少数点の位置が変動しないシリアル乗算結
果を出力する。

したがって，このシリアル乗算器を複数協働させて使
用した場合でも，シリアル乗算器相互間の桁ずれはな
く，しかも，回路構成は簡単である。特に，双方向シフ
トレジスタ120は単なる１ビット双方向シフトレジスタ
であるから，この回路を半導体チップ回路として構成し
た場合配線数が少なくてすむ。

並列演算アルゴリズムは上記した通常のものの他，高
速処理を目的としたBoothアルゴリズム,Wallaceアルゴ
リズムなどがあり，これらのアルゴリズムによる乗算も
本発明に適用することができる。

第９図はBoothアルゴリズムを適用したシリアル乗算
器の実施例回路図を示す。このBooth型シリアル乗算器
は，第４図のシリアル乗算器における１次元の入力デー
タ出力レジスタ142に代えて,2次元の入力データアレイ
メモリ144,および，このアレイメモリからの出力をBoot
hアルゴリズム（前掲「日経エレクトロニクス」参照）
に基づいて部分積計算回路160に出力するBooth回路146
を設けたものである。

演算サイクルが奇数回の場合の入力データアレイメモ
リ144内の入力データa₀〜a₇の配列状態とBooth回路146
への出力態様を第10図（ａ）に，演算サイクルが偶数回
の場合の入力データアレイメモリ144内の入力データb₀
〜b₇の配列状態とBooth回路146への出力態様を第10図
（ｂ）に示す。

また,Boothアルゴリズムを適用した場合，双方向シフ
トレジスタ120の１部分積動作サイクルにおけるビット
シフト量は，上記した１ビットから２ビットとなる。

Boothアルゴリズムの他,Wallaceアルゴリズムなども
同様に適用できるが，省略する。

次に，第11図を参照して，本発明の実施例のトランス
バーサルフィルタ回路の１タップ分の回路について述べ
る。

第11図のトランスバーサルフィルタ回路の１タップ分
の回路は，上述したシリアル乗算器を用いるものである
が，第２図に示したように，シリアル乗算器と，乗算結
果と前段の演算結果の加算器（第17図の加算器２），お
よび，単位時間要素としての出力レジスタ（第17図の単
位時間遅延回路３）を，上述したシリアル乗算器の回路
と共用することにより，トランスバーサルフィルタと１
タップ回路構成の簡略化を図ったものである。

すなわち，第11図のトランスバーサルフィルタの１タ
ップ分回路は，第４図に示したシリアル乗算器を構成す
るシフト方向制御回路100,入力データレジスタ142,係数
レジスタ122,双方向シフトレジスタ120および部分積計
算回路160の他に，シリアル乗算器における加算器180と
１タップとしての加算器を共用した加算器190,および，
シリアル乗算器おける出力レジスタ182と１タップの単
位時間遅延要素としての出力レジスタを共用した出力レ
ジスタ200,そして，前段タップ回路の結果Y_i-1と自己内
部の結果Y_iを切り換えるマルチプレクサ210からなる。
なお,1演算サイクルの初期状態において，入力データが
入力データレジスタ142に入力されるタイミングで前段
タップ回路の結果Y_i-1をマルチプレクサ210から選択的
に加算器に出力させるため，シフト方向制御回路100は
マルチプレクサ210にこの選択指令SEL（論理状態
「１」）を出力する。それ以降の部分積演算サイクルに
おいては，シフト方向制御回路100からの選択指令の論
理は「０」となり，出力レジスタ200からのデータがマ
ルチプレクサ210を介して加算器190に印加される。

第12図に上述した第11図の１タップ回路の動作状態を
示す。１演算サイクル内の第１の部分積動作サイクルに
おいては，マルチプレクサ210からは前段タップ回路の
結果Y_i-1が加算器190に出力され，部分積計算回路160か
らの第１部分積pp1と加算され，その加算結果が出力レ
ジスタ200に保持される。第２の部分積動作サイクル以
降は，出力レジスタ200の保持結果がマルチプレクサ210
から加算器190に印加されて第２部分積以降の部分積pp2
〜pp4と順次加算され，出力レジスタ200に保持される。

以上から，加算器190はシリアル乗算器内の加算器と
１タップ回路内の独立した加算器との両者の機能を果た
しており，また，出力レジスタ200も１演算動作サイク
ルの間，前段タップ回路の結果と次段タップ回路の乗算
結果との和を１演算サイクルだけ遅延させていることに
なる。

第13図に第11図に示した１タップ回路を半導体チップ
に実装した場合の配置を示す。１タップ分300が，シリ
アル乗算器内のシフト方向制御回路100,入力データレジ
スタ142,係数レジスタ122,双方向シフトレジスタ120お
よび部分積計算回路160のブロック302と，マルチプレク
サ210のブロック304と，加算器190のブロック306と出力
レジス200のブロック308からなる。また配線330〜338の
うち，図面上,2重線はパラレル配線，単線はシリアル配
線を示している。この回路配線は，各ブロックがデータ
処理流れに沿って配置されている。したがって，出力レ
ジスタブロック308からマルチプレクサブロック304への
シリアルラインの戻り配線338を除き，ブロック間の信
号ライン配線334〜337,および，入力データライン配線3
30および係数配線332もデータの流れにそって配置され
ており，配線パターン上の無駄がない。したがって，上
述した回路構成の簡略化に加えて実装上からも簡単な構
成となり，実装効率が向上している。その結果として,1
LSIチップ内に収容可能なタップ数が増加するか，同じ
数のタップ数を収容する場合にはLSIチップの寸法が小
さくできるという効果がある。

以上，第11図に示したようにタップ回路に用いるシリ
アル乗算器として第４図に示したシリアル乗算器を用い
た場合について述べたが，第９図に示したBoothアルゴ
リズム型乗算器，その他のシリアル乗算器を適用した場
合も同様の効果を得ることができる。

さらに，第14図を参照して，本発明の実施例のPLL形
内部クロック発生回路について述べる。この回路は第３
図に示した内部クロック発生回路のうち，ディジタル電
圧制御形発振回路（VCO）として機能する同期式デコー
ドフィードバック回路54,および，スイッチング回路58
の実施例を示したものである。第３図の位相比較回路5
0,および，ローパスフィルタ（ループフィルタ）52は従
来と同様であるので，省略している。またアナログスイ
ッチング回路56もこれ自体は従来から知られている回路
であるから省略している。

第14図において，スイッチング回路58は，インバータ
582,ANDゲート584,および,NORゲート588から構成され，
トランスバーサルフィルタ回路半導体チップの外部か
ら，高レベル（論理「１」）の切替制御信号SW−CNTが
印加されると，セット・リセット型フリップフロップ
（Ｒ−SFF）586のＱ出力をNORゲート588から出力し，低
レベル（論理「０」）の切替制御信号SW−CNTが印加さ
れると，トランスバーサルフィルタ回路半導体チップの
外部から印加される外部クロックCLK_eをNORゲート588か
ら出力する。これにより，外部から切替制御信号SW−CN
Tの論理を変化させるだけで，位相比較回路50の一方の
入力信号は，同期式デコードフィードバック回路からの
通常出力かまたは外部クロックCLK_eかに選択できる。な
お，外部クロックCLK_eを位相比較回路50に印加させる時
は同時にスイッチング回路56を介してトランスバーサル
フィルタ回路半導体チップの外部からの制御電圧を，ル
ープフィルタ52の出力に代えて同期式デコードフィード
バック回路54内の後述する電流駆動型ドライバ回路に印
加する。これにより，外部クロックCLK_eを位相比較回路
50の比較信号としてフィードバックさせ，すなわち，位
相差なしの条件で，外部からの制御電圧に基づいて電流
駆動型ドライバ回路の駆動条件で内部クロックCLK_iの発
生状態を試験することができる。

同期式デコードフィードバック回路54は，電流制御型
ドライバ回路540,内部クロック発生回路560,パルス立下
検出回路580および584,および,R−SFF586からなる。電
流制御型ドライバ回路540は,8個直列に接続された電流
制御型ドライバ（インバータ）542〜556からなる。これ
らのドライバにはループフィルタ52（第３図）からの制
御電圧，すなわち，位相比較回路50で検出した位相差に
対応した制御電圧が印加されている。内部クロック発生
回路560は４個並列に接続されたANDゲート562とこれら
のANDゲートの出力を論理和をとるORゲート570からな
る。ANDゲート562〜568には，それぞれ，直列に接続さ
れた１対のドライバ554および556〜ドライバ542および5
44の出力が印加されている。パルス立下検出回路580お
よび584はそれぞれ，ドライバ548および556のパルス立
下りを検出し，検出信号をＲ−SFF586のリセット端子Ｒ
およびセット端子Ｓに印加する。

第15図を参照して，通常の動作モードにおいて，すな
わち，スイッチング回路58においてＲ−SFF586のＱ出力
が電流駆動型ドライバ回路540に印加される場合の，第1
4図の同期式デコードフィードバック回路54における内
部クロックCLK_iの発生動作を述べる。

直列接続されたドライバ542〜556の各出力は前段のド
ライバの出力を反転し，さらに，ループフィルタ52の出
力によって規定される時間τだけ遅延する（第15図
（ｂ）〜（ｉ））。したがって，隣合うドライバの出
力，たとえば，出力Q₀とQ₁をANDゲート568で論理「１」
状態で論理積をとれば，内部クロックCLK_iの第１相目の
クロックΦ_１が得られる（第15図（ｊ））。他のクロッ
クΦ_２〜Φ_４の発生も同様である。その結果,ORゲート5
70から外部クロックCLK_eの４倍周波数の内部クロックCL
K_iが出力される。以上の動作は従来の回路と同様であ
る。

本発明の実施例においてはさらに，中段のドライバお
よび最終段のドライバの出力Q₃およびQ₇の立下りをパル
ス立下検出回路580および584で検出してパルス立下りタ
イミングでＲ−SFF586をリセットまたはセットして，位
相比較回路50およびループフィルタ52系統のジッタなど
の変動にともなうタイミングずれを調整して，ドライバ
の出力のタイミングずれを調整し，外部クロックCLK_eの
デューティに強く依存しないで位相的に安定な内部クロ
ックCLK_iの各クロックΦ_１〜Φ_４を発生させている。

その結果，このような内部クロックCLK_iを用いてトラ
ンスバーサルフィルタ回路の信号処理が正確なタイミン
グで行われることになる。

第16図に本発明の第２の実施例の内部クロック発生回
路の同期式デコードフィードバック回路を示す。この回
路は機能的には，第14図に示した回路と同様であるが，
異なる回路構成で実現した場合を例示したものである。

第16図において，ディジタルVCOとしての同期式デコ
ードフィードバック回路は，スイッチング回路58,9個直
列に接続された電流制御型ドライバ回路540′,4個並列
に接続されたNANDゲートと，これらのNANDゲートの出力
をさらにNAND論理をとにNANDゲートからなる内部クロッ
ク発生回路560′，奇数番目のドライバ出力Q₁,Q₃,Q₅,Q₇
を入力し，これらの出力が全て論理「０」である状態を
検出するANDゲート588,および,R−SFF586からなる。内
部クロック発生回路560′は第14図の内部クロック発生
回路560とは反対の論理構成になっている点を除いてそ
の機能は内部クロック発生回路560と同じである。また
第16図のＲ−SFF586は第14図のＲ−SFF586をよく知られ
た負論理で構成した具体回路である。これらANDゲート5
88とＲ−SFF586,および,R−SFF586に入力される信号を
考慮し，第15図のタイミングを参照すると，第16図の動
作は第14図の動作と同じになる。

以下，本発明の実施例として転置型トランスバーサル
フィルタに用いる１タップ回路構成，この１タップ回路
に用いられるシリアル乗算器，そして，外部クロックか
ら安定な内部クロックを発生できるとともに外部から内
部回路状態を検査可能なトランスバーサルフィルタ用内
部クロック発生PLL回路について述べたが，本発明の１
タップ構成，シリアル乗算器,PLLは転置型トランスバー
サルフィルタに限定されるものではなく他のトランスバ
ーサルフィルタに適用できることは言うまでもない。ま
た，上述したものは例示に過ぎず，本発明の実施に際し
ては，上記同様の他の種々の態様を採ることができるこ
とは当業者にとって自明である。

さらに上述した本発明の実施態様は，トランスバーサ
ルフィルタへの適用に限定されるものではなく，他の用
途，または独立に適用できることは言うまでもない。た
とえば，桁合わせが必要なシリアル乗算器を複数段直列
に用いる回路などにおいて，上述した本発明のシリアル
乗算器を用いることができる。また，本発明のPLL回路
をあるクロックから複数倍の周波数の他のクロックを安
定に発生させるために用いることもできる。

〔発明の効果〕

以上に述べたように，本発明によれば，各タップ回路
構成が回路的にも簡単である他，実装的にも簡単な配置
になり，実装効率の高いトランスバーサルフィルタ回路
を実現できた。

また，本発明によれば，簡単な回路構成で少数点位置
の変動のないシリアル乗算器が実現できた。

【図面の簡単な説明】

第１図は本発明のトランスバーサルフィルタ回路の各タ
ップ回路内に用いられるシリアル乗算器のブロック回路
構成図， 第２図は本発明のトランスバーサルフィルタ回路の１タ
ップ回路のブロック回路構成図， 第３図は本発明の内部クロック発生回路のブロック回路
構成図， 第４図は本発明の実施例のシリアル乗算器の第１回路例
を示す図， 第５図は本発明の実施例のシリアル乗算器に用いられる
双方向シフトレジスタの部分回路図， 第６図は本発明の実施例のシリアル乗算器に用いられる
部分積計算回路図， 第７図および第８図はそれぞれ第４図に示したシリアル
乗算器の動作態様を示す図， 第９図は本発明の実施例のシリアル乗算器の第２回路例
を示す図， 第10図は第９図のシリアル乗算器の入力データの出力態
様を示す図， 第11図は本発明の実施例のトランスバーサルフィルタの
１タップ回路の回路構成図， 第12図は第11図のタップ回路の動作態様を示す図， 第13図は第11図のタップ回路を半導体チップに実装する
場合の配置図， 第14図は本発明の実施例の内部クロック発生回路の同期
式デコードフィードバック回路の回路を中心とした回路
図， 第15図は第14図の回路の動作を説明する信号タイミング
図， 第16図は本発明の実施例の内部クロック発生回路の他の
例を示す回路図， 第17図は本発明が適用されるトランスバーサルフィルタ
の構成図， 第18図は第17図のトランスバーサルフィルタの構成例を
示す図， 第19図は本発明が適用されるシリアル乗算アルゴリズム
を示す図， 第20図および第21図はそれぞれ従来のシリアル乗算器の
回路図， 第22図は従来のトランスバーサルフィルタの１タップ回
路の回路図， 第23図は従来の内部クロック発生回路図， 第24図は第23図の回路の動作を説明する信号タイミング
図，である。 （符号の説明） 10……方向制御回路， 12……双方向シフトレジスタ， 14……入力データ出力回路， 16……部分積計算回路， 18……加算保持回路， 20……加算器， 22……マルチプレクサ， 30……出力レジスタ， 50……位相比較回路， 52……ループフィルタ， 54……同期式デコードフィードバック回路， 56,58……スイッチング回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｂ 3/06 Ｈ０４Ｂ 3/06 Ｃ (56)参考文献 特開 平１−273413（ＪＰ，Ａ) 特開 昭60−254373（ＪＰ，Ａ) 特開 平２−28829（ＪＰ，Ａ) 特開 昭64−61821（ＪＰ，Ａ) 特開 昭63−318631（ＪＰ，Ａ) 特開 昭49−98143（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 15/00 G06F 7/52 310 H03H 17/06 615 H03H 17/06 655 H03H 17/06 671 H04B 3/06 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】縦続接続された複数のタップ回路を有する
   トランスバーサルフィルタ回路であって、 上記各タップ回路が、 係数データを保持する係数レジスタと、 上記係数レジスタから出力される係数データを所定ビッ
   トだけ双方向にシフト可能な双方向レジスタと、 入力データを保持して所定のパターンで当該入力データ
   を部分的に出力する入力データレジスタと、 上記双方向レジスタから出力される係数データと上記入
   力データレジスタから出力される入力データの部分デー
   タとの部分積を計算する部分積計算回路と、 第１の入力又は第２の入力の何れか一方を選択して出力
   するマルチプレクサと、 上記部分積計算回路から出力される部分積値と上記マル
   チプレクサから出力される値とを加算する加算器と、 上記加算器から出力される加算値を保持すると共に当該
   加算値を上記マルチプレクサの第２の入力に出力する出
   力レジスタと、 上記双方向レジスタのシフト動作、上記入力データレジ
   スタの出力データおよび上記マルチプレクサの選択動作
   を１演算サイクル毎に制御する制御回路と を有し、 上記入力データレジスタに上記トランスバーサルフィル
   タ回路における入力信号が入力データとして供給され、 上記出力レジスタから出力される値が次段のタップ回路
   に出力データとして供給され、 上記マルチプレクサの第１の入力に前段のタップ回路か
   らの出力データが入力される トランスバーサルフィルタ回路。
2. 【請求項２】上記マルチプレクサは、演算処理の最初の
   ステップにおいて上記第１の入力を選択して入力し、以
   降のステップにおいては上記第２の入力を選択して出力
   する請求項１に記載のトランスバーサルフィルタ回路。