JP2536942B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路に関し、特にクロック発
生手段から出力されるクロックを制御するための機能を
有する半導体集積回路に関するものである。

〔従来の技術〕

第３図は従来のクロック発生手段から出力されるクロ
ックを制御するための機能を有する半導体集積回路の一
例を示す概略ブロック図である。図において、この半導
体集積回路はクロックの入力端子１、クロック発生器1
0、制御回路11、クロック出力端子2.3、制御信号入力端
子４で構成される。ここで、クロック発生器10は入力端
子１よりマスタクロックPMを入力して内部クロックP1,P
2を出力する。即ち、このクロック発生器10はマスタク
ロックを分周あるいは遅延させて出力する。制御回路11
は制御信号入力端子４を介して外部より与えられた制御
信号Ｓに応答して出力端子2,3より出力される内部クロ
ックの出力状態を制御するように動作する。

さらに、第３図に示す制御回路11について説明する。

第４図は第３図の制御回路の一例を示す概略ブロック
図である。図において、この制御回路はインバータ回路
111,AND回路112a,112bを含む。ここで、インバータ回路
111は入力端子40を介して外部より与えられる制御信号
Ｓを反転する。AND回路112a,112bはそれぞれ入力端子5
0,51を介してクロック発生器10より与えられる内部クロ
ックP1とP2を一方の入力に、制御信号Ｓをインバータ回
路111により反転した信号と制御信号Ｓそのものを他方
の入力に入力する。これより、制御信号Ｓが０（Low）
の期間は内部クロックP1はAND回路112aにより出力端子
２を介して出力される。また、内部クロックP2はAND回
路112bにより０（Low）固定となり、出力端子３を介し
て出力される。つぎに制御信号Ｓが１（High）の期間は
逆に内部クロックP1が０（Low）に固定される。なお、A
ND回路の代わりにNAND回路を用いれば、内部クロックは
１（High）に固定される。

第５図は従来のディジタルフィルタの一例を示す概略
ブロック図である。

第５図に示すフィルタ構成は一般にFIR（有限インパ
ルス応答）型ディジタルフィルタとして知られている。
図において、このディジタルフィルタは入力信号のため
の入力端子30に縦続接続された遅延回路34a〜34cと、フ
ィルタ係数のための入力端子31に縦続接続されたレジス
タ回路33a〜33dと、入力信号と各遅延回路の出力を各レ
ジスタ回路のフィルタ係数と乗算して出力する乗算部35
a〜35dと、各乗算部の出力を加算する加算器36とから構
成される。ここで入力端子31から入力されるフィルタ係
数はディジタルフィルタの特性を決定するものであり、
ディジタルフィルタが動作する前に、即ち、入力信号を
受ける各遅延回路34a〜34cが動作する前に、予め各レジ
スタ回路に入力される。また、フィルタ係数の変更はデ
ィジタルフィルタの動作を一旦止めて、再度各レジスタ
回路33a〜33dに入力することにより実行される。各レジ
スタ回路と各遅延回路は第３図に示す半導体集積回路か
ら出力される内部クロックに応答して動作する。

〔発明が解決しようとする課題〕

従来、クロック制御回路により複数のクロックを制御
する場合、外部から制御信号が必要になるといい問題点
があった。

また、従来のディジタルフィルタは以上のように構成
されており、各レジスタ回路と各遅延回路を別々に動作
させる内部クロックは外部からの制御信号により制御し
なければならないという問題点があった。このような問
題はディジタルフィルタの他にもレジスタ回路に前もっ
てデータを設定するような半導体集積回路では同じよう
に生じる。

この発明は上記のような問題点を解消するためになさ
れたもので、クロック発生手段から出力される複数のク
ロックを制御するための外部信号を必要としない半導体
集積回路を提供することを目的とする。

さらに、各レジスタ回路と各遅延回路を別々に動作さ
せるクロックの制御が安易なディジタルフィルタを提供
することを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、入力信号とフィル
タ係数とを乗算して出力する複数の乗算器，該複数の乗
算器の出力を加算して出力する加算器，フィルタ係数用
入力端子に縦続接続され前記複数の乗算器のそれぞれに
送るフィルタ係数を格納する複数のレジスタ回路，及び
入力信号用入力端子に縦続接続され前記入力信号が直接
入力される一つの前記乗算器以外の乗算器のそれぞれに
入力信号を送る複数の遅延回路を有するディジタルフィ
ルタに対し、レジスタ回路用内部クロック，及び遅延回
路用内部クロックを供給する半導体集積回路において、
前記レジスタ回路用内部クロック，及び前記遅延回路用
内部クロックを発生するためのクロック発生手段と、前
記クロック発生手段から出力される前記レジスタ回路用
内部クロック，及び前記遅延回路用内部クロックを受け
て、該両内部クロックの出力状態を切り換え制御する制
御手段と、前記制御手段から出力する前記レジスタ回路
用内部クロックをカウントして前記制御手段に送る切り
換え制御信号を発生する制御信号発生手段とを備えたも
のである。

〔作用〕

この発明に係る半導体集積回路では、ディジタルフィ
ルタに対し、レジスタ回路用内部クロック，及び遅延回
路用内部クロックを供給する半導体集積回路において、
前記レジスタ回路用内部クロック，及び前記遅延回路用
内部クロックを発生するためのクロック発生手段と、前
記クロック発生手段から出力される前記レジスタ回路用
内部クロック，及び前記遅延回路用内部クロックを受け
て、該両内部クロックの出力状態を切り換え制御する制
御手段と、前記制御手段から出力する前記レジスタ回路
用内部クロックをカウントして前記制御手段に送る切り
換え制御信号を発生する制御信号発生手段とを備えたか
ら、外部信号によらずに前記制御手段からの前記レジス
タ回路用内部クロック，及び前記遅延回路用内部クロッ
クの出力を切り換えることができ、さらにディジタルフ
ィルタの各レジスタ回路と各遅延回路のクロックの制御
が容易となる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体集積回路を
示す概略ブロック図である。図において、この半導体集
積回路はクロックの入力端子1,クロック発生器10,制御
回路11,制御信号発生回路12,クロック出力端子2,3で構
成される。

ここで、クロック発生器10は入力端子１よりマスタク
ロックPMを入力しマスタクロックPMを分周あるいは遅延
させて内部クロックP1,P2を出力する。制御回路11はク
ロック発生器10からのクロックを受けて出力端子2,3よ
り出力される内部クロックの状態を制御するように動作
する。制御信号発生回路12は制御回路11に入力して内部
クロックを制御するための制御信号Ｓを発生する。第１
図に示すクロック発生器10,制御回路11の構成は第３図
と同じものとする。

次に、第１図に示す制御信号発生回路12について説明
する。

第２図（ａ），（ｂ）はこの発明の一実施例による制
御信号発生回路を示す概略ブロック図である。図におい
て、この制御信号発生回路は内部クロックをカウントす
るカウンタ回路121,AND回路122,インバータ回路123を含
む。ここで、カウンタ回路121は入力端子20を介して制
御回路11より与えられる内部クロックP1をカウントす
る。AND回路122はカウンタ回路121の出力C0〜C2あるい
はインバータ回路123の出力を受けて制御信号Ｓを発生
し、これを出力端子21を介してカウンタ回路121と制御
回路11に与える。

第２図（ａ）は内部クロックP1を７クロック（７回）
カウントする場合を示し、第２図（ｂ）は内部クロック
P1を５クロック（５回）カウントする場合を示す。即
ち、第２図（ａ）においては内部クロックP1を７クロッ
ク（７回）アウントするまで制御信号Ｓは０（Low）で
あり、７クロック（７回）カウントするとカウンタ回路
121の出力C0〜C2はすべて１（High）になり、その結果
制御信号Ｓは１（High）となる。制御信号Ｓは入力端子
22を介してカウンタ回路121に与えられ、制御信号Ｓが
１（High）の期間はカウンタ回路121の出力は保持され
る。同様に、第２図（ｂ）においては内部クロックP1を
５クロック（５回）カウントするまで制御信号Ｓは０
（Low）であり、５クロック（５回）カウントすると制
御信号Ｓは１（High）となる。

次に前記各回路が同一チップ上に形成されたディジタ
ルフィルタについて説明する。

同一チップ上に形成された前記各回路により、第５図
に示すディジタルフィルタの各レジスタ回路に与える内
部クロックをP1、各遅延回路に与える内部クロックをP2
としてレジスタ回路の数だけ内部クロックP1をカウント
することにより、制御入力端子が不要となり、ディジタ
ルフィルタに必要な内部クロックの制御を容易にするこ
とができる。

〔発明の効果〕

以上のように、この発明に係る半導体集積回路によれ
ば、ディジタルフィルタに対しレジスタ回路用内部クロ
ック，及び遅延回路用内部クロックを供給する半導体集
積回路において、前記レジスタ回路用内部クロック，及
び前記遅延回路用内部クロックを発生するためのクロッ
ク発生手段と、前記クロック発生手段から出力される前
記レジスタ回路用内部クロック，及び前記遅延回路用内
部クロックを受けて、該両内部クロックの出力状態を切
り換え制御する制御手段と、前記制御手段から出力する
前記レジスタ回路用内部クロックをカウントして前記制
御手段に送る切り換え制御信号を発生する制御信号発生
手段とを備えたので、外部信号によらずに前記制御手段
からの前記レジスタ回路用内部クロック及び前記遅延回
路用内部クロックの出力を切り換えることができ、また
ディジタルフィルタのフィルタ係数が前もって設定さ
れ、その動作中に固定される場合に、レジスタ回路用の
クロックは設定完了後、１（High）あるいは０（Low）
に固定されることから、ディジタルフィルタに必要なク
ロックの制御を容易にすることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路を示
す概略ブロック図、第２図（ａ），（ｂ）はこの発明の
一実施例による制御信号発生回路を示す概略ブロック
図、第３図は従来のクロック発生手段から出力されるク
ロックを制御するための機能を有する半導体集積回路の
一例を示す概略ブロック図、第４図は制御回路の一例を
示す概略ブロック図、第５図は従来のディジタルフィル
タの一例を示す概略ブロック図である。 図において、１はクロック入力端子、2,3はクロック出
力端子、４は制御信号入力端子、10はクロック発生器、
11はクロック制御回路、12は制御信号発生回路、111は
インバータ回路、112a,112bはAND回路、34a〜34cは遅延
回路、33a〜33dはレジスタ回路、35a〜35dは乗算器、36
は加算器、121はカウンタ回路、122はAND回路、123はイ
ンバータ回路である。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力信号とフィルタ係数とを乗算して出力
   する複数の乗算器，該複数の乗算器の出力を加算して出
   力する加算器，フィルタ係数用入力端子に縦続接続され
   前記複数の乗算器のそれぞれに送るフィルタ係数を格納
   する複数のレジスタ回路，及び入力信号用入力端子に縦
   続接続され前記入力信号が直接入力される一つの前記乗
   算器以外の乗算器のそれぞれに入力信号を送る複数の遅
   延回路を有するディジタルフィルタに対し、レジスタ回
   路用内部クロック，及び遅延回路用内部クロックを供給
   する半導体集積回路において、 前記レジスタ回路用内部クロック，及び前記遅延回路用
   内部クロックを発生するためのクロック発生手段と、 前記クロック発生手段から出力される前記レジスタ回路
   用内部クロック，及び前記遅延回路用内部クロックを受
   けて、該両内部クロックの出力状態を切り換え制御する
   制御手段と、 前記制御手段から出力する前記レジスタ回路用内部クロ
   ックをカウントして前記制御手段に送る切り換え制御信
   号を発生する制御信号発生手段とを備えたことを特徴と
   する半導体集積回路。