KR100253181B1 - 다중 클럭신호 발생회로 - Google Patents

Abstract

본 발명은 다중 클럭신호 발생회로에 관한 것으로, 종래의 회로는 디지탈 시물레이션 시 피엘엘의 입력단에 연결된 와이어들의 저항값을 추정하여 모델링 해주기가 어렵기 때문에 두 입력신호 사이에 위상차가 발생하는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 외부 클럭신호와 궤환된 N배의 클럭신호를 입력받아 외부 클럭신호를 N배 체배하고, 그 N배 체배한 신호의 위상을 궤환된 N배의 클럭신호의 위상과 맞추어 출력하는 피엘엘과; 인버터를 통해 입력되는 상기 피엘엘의 출력신호에 따라 외부 클럭신호를 버퍼링 하여 출력하는 버퍼링수단과; 상기 버퍼링수단의 출력신호를 상기 피엘엘의 출력신호에 따라 N번 지연시켜 출력하는 지연수단으로 구성한 다중 클럭신호 발생회로를 창안한 것으로, 이와같이 외부에서 인가된 클럭신호보다 높은 주파수를 만들기 위해 피엘엘을 사용하는 경우, 그 피엘엘에 의해 N배 체배된 클럭신호를 기준으로 외부 클럭신호를 N번 지연시키도록 함으로써 외부 클럭신호와 N배 체배된 정수배의 클럭신호 사이의 위상차를 없앨 수 있는 효과가 있다.

Description

다중 클럭신호 발생회로

본 발명은 다중 클럭신호 발생회로에 관한 것으로, 특히, 피엘엘(PLL)을 이용한 클럭신호 발생회로에 있어서, 외부 클럭신호가 피엘엘을 통해 N배 체배되면 그 N배 체배된 출력신호를 기준으로 외부 클럭신호를 N번 지연시켜 출력 하도록 함으로써 디지탈 시뮬레이션시 외부 클럭신호와 체배한 클럭신호 사이의 오차를 제거하는데 적당 하도록 한 다중 클럭신호 발생회로에 관한 것이다.

디지탈회로에서 외부에서 인가된 클럭신호(CLK)보다 높은 주파수(통상 정수배의 주파수)의 클럭신호(MCLK)를 필요로 할 때 피엘엘(PLL)을 사용한다.

도1은 종래 다중 클럭신호 발생회로도로서, 이에 도시된 바와같이 피엘엘(100)에서 외부 클럭신호(CLK)를 버퍼(G1)를 통해 입력받아 정수배(N배)로 체배하고, 동시에 궤환된 정수배의 클럭신호(MCLK)를 입력받아 외부 클럭신호(CLK)와 위상을 맞춘후, 버퍼(G2)를 통해 출력한다.

그러면 디지탈 시뮬레이터에서는 상기 버퍼(G1)를 통한 클럭신호(CLK)와 상기 버퍼(G2)를 통한 정수배의 클럭신호(MCLK)를 입력받아 시뮬레이션 한다.

이때, 상기 버퍼(G1)의 출력단자에 연결된 라인(a)과 피엘엘(100)의 출력단자에 연결된 라인(b) 그리고 버퍼(G2)의 출력단자에 연결된 라인(c)은 메탈라인으로서 저항이 존재하는데, 디지탈 시뮬레이터에서는 이 저항값을 계산하지 않는다.

다시말하면 통상적으로 디지탈 회로를 칩으로 구현할 때에는 레이아웃 하기 이전에는 메탈라인의 RC타이밍 지연(interconnection wire delay) 중 커패시터(C)값의 추정치만을 가지고 타이밍을 계산한다.

이후, 레이아웃 한 이후에 비로소 추출된 저항, 커패시턴스를 가지고 타이밍 계산을 하게 된다.

이는 레이아웃을 하기 이전과 이후(front-end, back-end), 어느 경우에도 피엘엘(100)과 같은 아날로그 회로를 디지탈 시뮬레이션 할 수는 없기 때문이다.

좀더 자세히 설명하면 상기 피엘엘(100)에서 두 입력단(P3, P4)의 신호의 위상을 맞추었다고 해서 클럭신호(CLK)와 정수배의 클럭신호(MCLK)의 위상이 맞는 것은 아니다.

즉, 그 사이에는 와이어 a, b, c에 의한 와이어 딜레이 차이가 존재하는데, 이 와이어들은 피엘엘(100)과 연결되어 있는 부분으로서 디지탈 시뮬레이터에서 모델링 해주기가 용이하지 않다.

한편, 다른 방법으로 추출된 전체회로를 SPICE와 같은 아날로그 시뮬레이터로 시뮬레이션 할 수 있으나, 이는 회로크기가 조금만 증가하여도 시간이 너무 오래 걸려 현존하는 컴퓨터로 시뮬레이션 하는 것이 설계시간 상 힘들어 지게 된다.

이상에서 설명한 바와같이 종래의 회로는 디지탈 시뮬레이션 시 피엘엘의 입력단에 연결된 와이어들의 저항값을 추정하여 모델링 해주기가 어렵기 때문에 두 입력신호 사이에 위상차가 발생하는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위해, 외부 클럭신호를 피엘엘을 통해 N배 체배한 후, 그 N배 체배한 신호를 기준으로 외부 클럭신호를 N개의 플립플롭을 통해 지연시켜 출력 하도록 함으로써 위상차가 없는 다중 클럭신호를 발생할 수 있도록 한 다중 클럭신호 발생회로를 제공하는데 그 목적이 있다.

도1은 종래 다중 클럭신호 발생회로도.

도2는 본 발명의 일실시예시도.

* 도면의 주요부분에 대한 부호의 설명

100 : 피엘엘 200 : 제1플립플롭

300 : 지연부

상기 본 발명의 목적을 달성하기 위한 다중 클럭신호 발생회로는 외부 클럭신호와 궤환된 N배 클럭신호를 입력받아 외부 클럭신호를 N배 체배하고, 그 체배한 신호의 위상을 궤환된 N배의 클럭신호의 위상과 맞추어 출력하는 피엘엘과; 상기 피엘엘의 반전 출력신호에 따라 외부 클럭신호를 버퍼링 하여 출력하는 버퍼링수단과; 상기 버퍼링수단의 출력신호를 상기 피엘엘의 출력신호에 따라 N번 지연시켜 출력하도록 직렬연결된 N개의 지연소자로 구성된 지연수단으로 구성한다.

이하, 본 발명의 작용 및 효과에 관하여 일실시예를 들어 설명한다.

도2는 본 발명의 일실시예시도로서, 이에 도시한 바와같이 외부 클럭신호(CLK)와 궤한된 N배의 클럭신호(MCLK)를 입력받아 외부 클럭신호(CLK)를 N배 체배하고, 궤한된 N배의 클럭신호(MCLK)와 위상을 맞추어 출력하는 피엘엘(100)과; 인버터(X1)를 통해 입력되는 상기 피엘엘(100)의 출력신호에 따라 상기 외부 클럭신호(CLK)를 버퍼링 하여 출력하는 제1플립플롭(200)과; 직렬연결된 N개의 플립플롭(FF1-FFn)으로 이루어져 상기 제1플립플롭(200)의 출력신호를 상기 피엘엘(100)의 출력신호에 따라 N번 지연시켜 출력하는 지연부(300)로 구성한다.

이와같이 구성한 본 발명의 일실시예의 동작은 다음과 같다.

먼저, 외부 클럭신호(CLK)가 입력되면 피엘엘(100)은 이를 입력받아 N배 체배한다.

이와동시에 궤환된 출력신호와 그 N배 체배한 클럭신호의 위상을 맞추어 출력한다.

이와같이 상기 피엘엘(100)을 통해 N배 체배된 클럭신호는 버퍼(G3)와 버퍼(G2)를 통해 정수배의 클럭신호(MCLK)로 출력된다.

이때 상기 버퍼(G3)를 통한 정수배의 클럭신호(MCLK)는 인버터(X1)를 통해 제1플립플롭(200)의 클럭단자(CK)에 인가됨과 동시에 상기 클럭신호(MCLK)는 N개의 직렬연결된 플립플롭(FF1-FFn)의 클럭단자(CK)에 인가된다.

이에 따라 상기 정수배의 클럭신호(MCLK)에 동기된 원래의 클럭신호(CLK)와 동일한 클럭신호(CLKnew)가 버퍼(G1)를 통해 출력된다.

이와같이 N배 체배된 정수배의 클럭신호(MCLK)를 기준으로 외부 클럭신호(CLK)를 N번 지연시켜 원래의 클럭신호(CLK)와 동일한 클럭신호(CLKnew)를 출력하도록 함으로써 디지탈 시뮬레이션 시 두 클럭신호(CLK, MCLK)사이의 위상차를 없앨 수 있다.

이때, 상기 외부 클럭신호(CLK)를 지연시키는 수단으로서 카운터를 사용하여 분주시킬 수도 있으나 카운터를 사용하여 분주하게 되면 원래의 외부 클럭신호(CLK)의 위상을 잃어 버리는 경우가 발생한다.

이상에서 상세히 설명한 바와같이 본 발명은 외부에서 인가된 클럭신호보다 높은 주파수를 만들기 위해 피엘엘을 사용하는 경우, 그 피엘엘에 의해 N배 체배된 클럭신호를 기준으로 외부 클럭신호를 N번 지연시키도록 함으로써 외부 클럭신호와 N배 체배된 정수배의 클럭신호 사이의 위상차를 없앨 수 있는 효과가 있다.

Claims (1)

1. 외부 클럭신호와 궤환된 N배의 클럭신호를 입력받아 외부 클럭신호를 N배 체배하고, 그 체배한 신호의 위상을 궤환된 N배의 클럭신호의 위상과 맞추어 출력하는 피엘엘(PLL)과; 상기 피엘엘의 출력신호를 반전하는 인버터의 출력신호에 따라 상기 외부 클럭신호를 버퍼링 하여 출력하는 제1플립플롭과; 상기 제1플립플롭의 출력신호를 상기 피엘엘의 출력신호에 따라 N번 지연시켜 출력하는 직렬 연결된 n개의 플립플롭으로 구성된 지연수단으로 구성하여 된 것을 특징으로 하는 다중 클럭신호 발생회로.

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