TW202046647A - 數位類比轉換器裝置和數位類比轉換方法 - Google Patents

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Abstract

本發明提供了一種數位類比轉換器（DAC）裝置和數位類比轉換方法。該DAC裝置包括正DAC、負DAC和輸出電路。正DAC用於基於具有正步階函數的第一脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第一類比信號，第一類比信號包括第一脈衝信號和數位輸入信號的卷積結果。負DAC用於基於具有負步階函數的第二脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第二類比信號，第二類比信號包括第二脈衝信號和數位輸入信號的卷積結果。輸出電路被配置為根據第一類比信號和第二類比信號生成輸出類比信號。

Description

數位類比轉換器裝置和數位類比轉換方法
本發明涉及數位類比轉換器（Digital to Analog Converter，DAC）領域，更具體地，涉及適用於高速應用的DAC裝置和數位類比轉換方法。
為了在第二奈奎斯特區（2nd Nyquist zone）中合成輸出信號，提供了混合（mixing）數位類比轉換器（Digital to Analog Converter，DAC），以使類比輸出信號在正值和負值之間切換（toggled）。但是，隨著需要由DAC處理的資料變得越來越快，混合DAC的設計將變得更加困難。
因此，本發明的目的是提供一種DAC裝置，以解決上述問題。
根據本發明的一個實施例，公開了一種DAC裝置，該DAC裝置包括正DAC、負DAC和輸出電路。正DAC被配置為基於具有正步階函數的第一脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第一類比信號，其中，第一類比信號包括第一脈衝信號和數位輸入信號的卷積結果。負DAC被配置為基於具有負步階函數的第二脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第二類比信號，其中第二類比信號包括第二脈衝信號和數位輸入信號的卷積結果。輸出電路被配置為根據第一類比信號和第二類比信號生成輸出類比信號。
根據本發明的另一個實施例，公開了一種DAC裝置，該DAC裝置包括第一DAC、延遲和乘法器電路、第二DAC和輸出電路。第一DAC被配置為對數位輸入信號執行數位類比轉換操作以生成第一類比信號。延遲和乘法器電路被配置為將數位輸入信號延遲並乘以特定數位，以生成延遲且互補的數位信號。在本發明的一個實施例中，該特定數字是-1。第二DAC被配置為對延遲且互補的數位信號執行數位類比轉換操作以生成第二類比信號。輸出電路被配置為組合第一類比信號的一半和第二類比信號的一半以生成輸出類比信號。
根據本發明的另一實施例，公開了一種數位類比轉換方法，其包括以下步驟：基於具有正步階函數的第一脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第一類比信號；基於具有負步階函數的第二脈衝信號對所述數位輸入信號執行數位類比轉換操作，以生成第二類比信號；以及根據所述第一類比信號和所述第二類比信號生成輸出類比信號。
根據本發明的DAC裝置和數位類比轉換方法，能夠適用於DAC處理的資料變得更快的情景，適用於高速應用。
在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑對於本領域習知技藝者將變得顯而易見。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可以會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及申請專利範圍當中所提及的“包括”是開放式的用語，故應解釋成“包括但不限定於”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1圖是例示根據本發明的一個實施例的DAC裝置100的示意圖。如第1圖所示，DAC裝置100包括正DAC 110、負DAC 120和輸出電路130。在DAC裝置100的操作中，正DAC 110對數位輸入信號x[n]執行數位類比轉換操作以生成第一類比信號V1，負DAC 120對數位輸入信號x[n]執行數位類比轉換操作以生成第二類比信號V2，輸出電路130根據第一類比信號V1和第二類比信號V2生成輸出類比信號Vout。
具體地，參照第2圖，第2圖示出了第1圖所示的DAC裝置100的詳細操作。其中數位輸入信號x[n]具有週期Ts，正DAC 110基於第一脈衝信號（pulse signal）對數位輸入信號x[n]執行數位類比轉換操作，其中，第一脈衝信號的週期等於數位輸入信號x[n]的週期Ts，第一脈衝信號的前半部分為正值（例如，第2圖中所示的“+1”，正步階函數（positive step function）），第一脈衝信號的後半部分為零。另外，負DAC 120基於第二脈衝信號對數位輸入信號x[n]執行數位類比轉換操作，其中第二脈衝信號的週期等於數位輸入信號x[n]的週期Ts，第二脈衝信號的前半部分為零，第二脈衝信號的後半部分為負值（例如，第2圖所示的“-1”，負步階函數）。在該實施例中，由正DAC 110生成的第一類比信號V1可以被視為數位輸入信號x[n]和第一脈衝信號的卷積計算（convolution calculation）結果，由負DAC 120生成的第二類比信號V2可以看作是數位輸入信號x[n]和第二脈衝信號的卷積計算結果。另外，輸出電路130可以組合第一類比信號V1的週期的前半部分和第二類比信號V2的週期的後半部分，以生成輸出類比信號Vout，其中輸出類比信號Vout的正部分由第一類比信號V1提供，輸出類比信號Vout的負部分由第二類比信號V2提供。
在第1圖和第2圖所示的實施例中，由於DAC裝置100生成在正值和負值之間切換的輸出類比信號Vout，因此保持形狀（holding shape）的陷波頻率點（notch frequency point）將被改變且有利於第二奈奎斯特區的操作，並且輸出類比信號Vout更適合於接下來的信號處理步驟。另外，通過正DAC 110使用週期的前半部分為正值且週期後半部分為零的第一脈衝信號，以及通過負DAC 120使用週期的前半部分為零值且週期的後半部分為負值的第二脈衝信號，正DAC 110和負DAC 120具有更多的建立時間（settling time），以分別提供穩定的第一類比信號V1和第二類比信號V2。因此，DAC裝置100適合於高速應用。
第3圖是示出根據本發明的一個實施例的DAC裝置300的示意圖。如第3圖所示，DAC裝置300包括延遲和乘法器電路302、第一DAC 310、第二DAC 320、第一開關332、第二開關334、控制信號生成器336和組合器338。在此實施例中，第一DAC 310對應於第1圖所示的正DAC 110，延遲和乘法器電路302和第二DAC 320對應於負DAC 120，第一開關332、第二開關334、控制信號生成器336和組合器338可以對應於輸出電路130。
在DAC裝置300的操作中，第一DAC 310對數位輸入信號x[n]進行數位類比轉換操作，以生成第一類比信號V1。延遲和乘法器電路302延遲數位輸入信號x[n]和生成延遲後數位輸入信號x[n]的互補（例如，將數位輸入信號x[n]乘以“-1”，正值變為負值，或者負值變為正值），以生成數位信號x'[n]，其中延遲和乘法器電路302的延遲量是數位輸入信號的週期的一半（即，延遲量等於(Ts/2)）。然後，第二DAC 320對數位信號x'[n]執行數位類比轉換操作，以生成第二類比信號V2。在該實施例中，第一DAC 310和第二DAC 320可以具有相同的電路結構。
控制信號生成器336被配置為生成第一控制信號Vcl和第二控制信號Vc2以分別控制第一開關332和第二開關334。在一個實施例中，控制信號生成器336可基於時鐘信號CLK生成第一控制信號Vc1和第二控制信號Vc2，第一控制信號Vc1可等於時鐘信號CLK，第二控制信號Vc2可以是通過將時鐘信號CLK延遲180度而生成的另一時鐘信號，即第一控制信號Vc1與第二控制信號Vc2之間的相位差為180度。接著，第一開關332由第一控制信號Vc1控制，以輸出第一類比信號V1的一半週期至組合器338，第二開關334由第二控制信號Vc2控制，以輸出第二類比信號V2的一半週期至組合器338，並且組合器338將第一類比信號V1的一半週期和第二類比信號V2的一半週期組合以生成輸出類比信號Vout。
第4圖是根據本發明一個實施例的數位類比轉換方法的流程圖。參考第1圖至第4圖及以上實施例，流程描述如下。
步驟400：流程開始。
步驟402：基於具有正步階函數的第一脈衝信號，對數位輸入信號執行數位類比轉換，以生成第一類比信號，其中，第一類比信號包括第一脈衝信號和數位輸入信號的卷積結果。
步驟404：基於具有負步階函數的第二脈衝信號，對數位輸入信號執行數位類比轉換，以生成第二類比信號，其中第二類比信號包括第二脈衝信號和數位輸入信號的卷積結果。
步驟406：根據第一類比信號和第二類比信號生成輸出類比信號。
本領域習知技藝者將容易理解，在保持本發明的教導的同時，可以對裝置和方法進行多種修改和變更。因此，以上公開內容應被解釋為僅由所附申請專利範圍的界限來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:DAC裝置 110:正DAC 120:負DAC 130:輸出電路 300:DAC裝置 302:延遲和乘法器電路 310:第一DAC 320:第二DAC 332:第一開關 334:第二開關 336:控制信號生成器 338:組合器 400,402,404,406:步驟
附圖被包括進來以提供對本發明的進一步理解，附圖被結合在本說明書中並構成本說明書的一部分。附圖示出了本發明的實施例，並且與說明書一起用於解釋本發明的原理。在附圖中： 第1圖是例示根據本發明的一個實施例的DAC裝置的示意圖。 第2圖示出了第1圖所示的DAC裝置的詳細操作。 第3圖是例示根據本發明的一個實施例的DAC裝置的示意圖。 第4圖是根據本發明一個實施例的數位類比轉換方法的流程圖。
100:DAC裝置
110:正DAC
120:負DAC
130:輸出電路

Claims (14)

  1. 一種數位類比轉換器（Digital to Analog Converter，DAC）裝置，包括： 正DAC，用於基於具有正步階函數的第一脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第一類比信號，其中，所述第一類比信號包括所述第一脈衝信號和所述數位輸入信號的卷積結果； 負DAC，用於基於具有負步階函數的第二脈衝信號對所述數位輸入信號執行數位類比轉換操作，以生成第二類比信號，其中所述第二類比信號包括所述第二脈衝信號和所述數位輸入信號的卷積結果；以及 輸出電路，耦接到所述正DAC和所述負DAC，並且根據所述第一類比信號和所述第二類比信號生成輸出類比信號。
  2. 如申請專利範圍第1項所述的DAC裝置，其中，所述第一脈衝信號的週期等於所述數位輸入信號的週期，所述第一脈衝信號的週期的前半部分是正值，所述第一脈衝信號的週期的後半部分是零。
  3. 如申請專利範圍第2項所述的DAC裝置，其中，所述第二脈衝信號的週期等於所述數位輸入信號的週期，所述第二脈衝信號的週期的前半部分為零，所述第二脈衝信號的週期的後半部分是負值。
  4. 如申請專利範圍第3項所述的DAC裝置，其中，所述輸出電路將所述第一類比信號的週期的前半部分和所述第二類比信號的週期的後半部分組合，以生成所述輸出類比信號。
  5. 如申請專利範圍第1項所述的DAC裝置，其中，所述負DAC包括： 延遲和乘法器電路，被配置為根據所述第二脈衝信號生成延遲且互補的數位信號； 其中，所述延遲且互補的數位信號被進行數位類比轉換以生成所述第二類比信號。
  6. 如申請專利範圍第5項所述的DAC裝置，其中，所述延遲和乘法器電路的延遲量是所述數位輸入信號的週期的一半。
  7. 一種數位類比轉換器DAC裝置，包括： 第一DAC，用於對數位輸入信號執行數位類比轉換操作，以生成第一類比信號； 延遲和乘法器電路，用於將所述數位輸入信號延遲並乘以“-1”，以生成延遲且互補的數位信號； 第二DAC，用於對所述延遲且互補的數位信號執行數位類比轉換操作，以生成第二類比信號；以及 輸出電路，耦接到所述第一DAC和所述第二DAC，用於組合所述第一類比信號的一半和所述第二類比信號的一半，以生成輸出類比信號。
  8. 如申請專利範圍第7項所述的DAC裝置，其中，所述延遲和乘法器電路的延遲量是所述數位輸入信號的週期的一半。
  9. 如申請專利範圍第7項所述的DAC裝置，其中，所述輸出電路包括： 第一開關，耦接至所述第一DAC，用於接收所述第一類比信號並輸出​​所述第一類比信號的一半； 第二開關，耦接到所述第二DAC，用於接收所述第二類比信號並輸出​​所述第二類比信號的一半；以及 組合器，用於將所述第一類比信號的一半和所述第二類比信號的一半進行組合，以生成所述輸出類比信號。
  10. 如申請專利範圍第9項所述的DAC裝置，其中，所述第一開關由週期等於所述數位輸入信號的週期的第一時鐘信號控制，所述第二開關由週期等於所述數位輸入信號的週期的第二時鐘信號控制，所述第一時鐘信號和所述第二時鐘信號之間的相位差為180度。
  11. 一種數位類比轉換方法，包括： 基於具有正步階函數的第一脈衝信號對數位輸入信號執行數位類比轉換操作，以生成第一類比信號，其中，所述第一類比信號包括所述第一脈衝信號和所述數位輸入信號的卷積結果； 基於具有負步階函數的第二脈衝信號對所述數位輸入信號執行數位類比轉換操作，以生成第二類比信號，其中，所述第二類比信號包括所述第二脈衝信號與所述數位輸入信號的卷積結果；以及 根據所述第一類比信號和所述第二類比信號生成輸出類比信號。
  12. 如申請專利範圍第11項所述的數位類比轉換方法，其中，所述第一脈衝信號的週期等於所述數位輸入信號的週期，所述第一脈衝信號的週期的前半部分是正步階函數，所述第一脈衝信號的週期的後半部分為零。
  13. 如申請專利範圍第12項所述的數位類比轉換方法，其中，所述第二脈衝信號的週期等於所述數位輸入信號的週期，所述第二脈衝信號的週期的前半部分為零，所述第二脈衝信號的週期的後半部分是負步階函數。
  14. 如申請專利範圍第13項所述的數位類比轉換方法，其中，根據所述第一類比信號和所述第二類比信號生成所述輸出類比信號的步驟包括： 將所述第一類比信號的週期的前半部分和所述第二類比信號的週期的後半部分組合，以生成所述輸出類比信號。
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