JP2722919B2 - クロック間ディレイ生成回路 - Google Patents
クロック間ディレイ生成回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
や記憶装置などのようなデジタル信号処理装置に用いら
れる多相クロックのそれぞれの間に間隔を持たせるため
のクロック間ディレイ生成回路に関する。
や記憶装置などのようなデジタル信号処理装置に用いら
れる多相クロックのそれぞれの間に間隔を持たせるため
のクロック間ディレイ生成回路に関する。
【０００２】
【従来の技術】マイクロコンピュータに代表されるデジ
タル信号処理装置においては、各回路相互間の動作に時
間的な基準点を与え同期をとるためのクロックとして、
多相のクロックが用いられる。この多相のクロックのそ
れぞれは、図８（ａ）に示すように、外部から入力され
る基本クロックＣＬを分周することによって得られる。
図８（ａ）には、一例として基本クロックＣＬから得ら
れる３相のクロックφ1，φ2 ，φ3 の波形を示してあ
る。図８（ａ）を参照すると、基本クロックＣＬは任意
のレイト１を持っており、分周して得られた３つのクロ
ックはそれぞれ、基本クロックＣＬのレイト幅に等しい
クロックハイ幅２を持ち、位相が基本クロックＣＬのレ
イト分ずつずれている。すなわち、或るクロックの立下
がりのタイミングと別のクロックの立上りのタイミング
とが丁度重なるような波形となっている。
タル信号処理装置においては、各回路相互間の動作に時
間的な基準点を与え同期をとるためのクロックとして、
多相のクロックが用いられる。この多相のクロックのそ
れぞれは、図８（ａ）に示すように、外部から入力され
る基本クロックＣＬを分周することによって得られる。
図８（ａ）には、一例として基本クロックＣＬから得ら
れる３相のクロックφ1，φ2 ，φ3 の波形を示してあ
る。図８（ａ）を参照すると、基本クロックＣＬは任意
のレイト１を持っており、分周して得られた３つのクロ
ックはそれぞれ、基本クロックＣＬのレイト幅に等しい
クロックハイ幅２を持ち、位相が基本クロックＣＬのレ
イト分ずつずれている。すなわち、或るクロックの立下
がりのタイミングと別のクロックの立上りのタイミング
とが丁度重なるような波形となっている。
【０００３】ところで、実際のマイクロコンピュータで
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。従って、上記の分周され
たクロックをそのまま各回路に分配すると、クロック毎
の遅延時間に差が生じる結果クロック同志がある時間重
なり合って、回路が誤動作を起すことがある。このよう
な現象を避けるために、通常、分周されたクロック群か
ら、それぞれのクロックの立上りのタイミングを遅らせ
てクロックハイ幅を狭くしたクロック群を新たに生成し
て、この新たに生成されたクロックを用いれば、一つの
クロックの立下りと他のクロックの立上りのタイミング
との間に時間的な間隔があるので、クロック同志が重な
ることがなくなる。
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。従って、上記の分周され
たクロックをそのまま各回路に分配すると、クロック毎
の遅延時間に差が生じる結果クロック同志がある時間重
なり合って、回路が誤動作を起すことがある。このよう
な現象を避けるために、通常、分周されたクロック群か
ら、それぞれのクロックの立上りのタイミングを遅らせ
てクロックハイ幅を狭くしたクロック群を新たに生成し
て、この新たに生成されたクロックを用いれば、一つの
クロックの立下りと他のクロックの立上りのタイミング
との間に時間的な間隔があるので、クロック同志が重な
ることがなくなる。
【０００４】図８（ｂ）に従来のクロック間ディレイ生
成回路（以後、ディレイ生成回路と記す）の一例の回路
図を示す。図８（ｂ）を参照すると、このディレイ生成
回路は、複数段のインバータを縦列に接続したディレイ
回路３と２入力のＡＮＤ回路４とからなっている。ディ
レイ回路３には基本クロックＣＬを分周して得られる３
相クロックφ1 ，φ2 ，φ3 の内の任意のクロックφ
n-1 が入力され、このディレイ回路３の出力端からクロ
ックφn-1 が遅延されたクロックφＤn-1 が出力され
る。２入力ＡＮＤ回路４の一方の入力端にはこの遅延さ
れたクロックφＤn-1 の反転信号が入力され、もう一方
の入力端にはクロックφn が入力され、出力端から信号
（反転φＤn-1 ・φn ）が出力される。
成回路（以後、ディレイ生成回路と記す）の一例の回路
図を示す。図８（ｂ）を参照すると、このディレイ生成
回路は、複数段のインバータを縦列に接続したディレイ
回路３と２入力のＡＮＤ回路４とからなっている。ディ
レイ回路３には基本クロックＣＬを分周して得られる３
相クロックφ1 ，φ2 ，φ3 の内の任意のクロックφ
n-1 が入力され、このディレイ回路３の出力端からクロ
ックφn-1 が遅延されたクロックφＤn-1 が出力され
る。２入力ＡＮＤ回路４の一方の入力端にはこの遅延さ
れたクロックφＤn-1 の反転信号が入力され、もう一方
の入力端にはクロックφn が入力され、出力端から信号
（反転φＤn-1 ・φn ）が出力される。
【０００５】以下にこのディレイ生成回路の動作につい
て述べる。基本クロックＣＬを分周して得られる３相の
クロックφ1 ，φ2 ，φ3 内の任意のクロックφn-1 を
ディレイ生成回路に入力すると、ディレイ回路３により
図８（ｃ）に示すタイミング信号のφＤn-1 が生成さ
れ、さらにこの信号φＤn-1 の反転とクロックφn-1 の
次の位相クロックφn との積をとった信号（反転φＤ
n-1 ・φn ）が生成される。この信号（反転φＤn-1 ・
φn ）とクロックφn との位相差がクロック間ディレイ
５となる。
て述べる。基本クロックＣＬを分周して得られる３相の
クロックφ1 ，φ2 ，φ3 内の任意のクロックφn-1 を
ディレイ生成回路に入力すると、ディレイ回路３により
図８（ｃ）に示すタイミング信号のφＤn-1 が生成さ
れ、さらにこの信号φＤn-1 の反転とクロックφn-1 の
次の位相クロックφn との積をとった信号（反転φＤ
n-1 ・φn ）が生成される。この信号（反転φＤn-1 ・
φn ）とクロックφn との位相差がクロック間ディレイ
５となる。
【０００６】実際に多相クロックとして最終的に使用さ
れる信号は、クロックφ1 ，φ2 ，φ3 ではなく、クロ
ック間ディレイ５を持った（反転φ1 ・φ2 ），（反転
φ2・φ3 ），（反転φ3 ・φ1 ）である。
れる信号は、クロックφ1 ，φ2 ，φ3 ではなく、クロ
ック間ディレイ５を持った（反転φ1 ・φ2 ），（反転
φ2・φ3 ），（反転φ3 ・φ1 ）である。
【０００７】
【発明が解決しようとする課題】以上述べたクロック間
ディレイ生成回路では、ディレイ回路３のディレイの大
きさが電源電圧やその他の条件に依存した値となる。従
ってクロック間ディレイ５は、図８（ｃ）に示すよう
に、変動する。この為、例えば低電圧動作時など、条件
によってはクロック間ディレイが大きくなり過ぎ、逆に
十分なクロックハイ幅が得られない場合がある。
ディレイ生成回路では、ディレイ回路３のディレイの大
きさが電源電圧やその他の条件に依存した値となる。従
ってクロック間ディレイ５は、図８（ｃ）に示すよう
に、変動する。この為、例えば低電圧動作時など、条件
によってはクロック間ディレイが大きくなり過ぎ、逆に
十分なクロックハイ幅が得られない場合がある。
【０００８】
【課題を解決するための手段】本発明のクロック間ディ
レイ生成回路は、任意のレイトを有する基本クロックに
対して、それぞれクロックハイ幅が前記基本クロックの
レイトの整数倍で位相が前記基本クロックのレイトの整
数倍ずつ順に遅れた多相のクロックからなるクロック群
内の、第（ｎ−１）番目の位相順のクロックを所定時間
遅延させた信号を用いて前記多相クロック群内の第ｎ番
目の位相順のクロックハイ幅をマスクすることにより、
前記第ｎ番目のクロックに対して第１のクロック間ディ
レイを生成する回路と、前記基本クロックの整数倍のレ
イトのクロックを用いて前記多相クロック群内の第ｎ番
目のクロックのクロックハイ幅をマスクすることによ
り、前記第ｎ番目のクロックに対して第２のクロック間
ディレイを生成する回路と、前記第１のクロック間ディ
レイおよび前記第２のクロック間ディレイのいずれか小
さい方を選択し、この小さい方のクロック間ディレイを
前記多相クロック群のそれぞれのクロックのクロック間
ディレイとする回路とを有することを特徴としている。
レイ生成回路は、任意のレイトを有する基本クロックに
対して、それぞれクロックハイ幅が前記基本クロックの
レイトの整数倍で位相が前記基本クロックのレイトの整
数倍ずつ順に遅れた多相のクロックからなるクロック群
内の、第（ｎ−１）番目の位相順のクロックを所定時間
遅延させた信号を用いて前記多相クロック群内の第ｎ番
目の位相順のクロックハイ幅をマスクすることにより、
前記第ｎ番目のクロックに対して第１のクロック間ディ
レイを生成する回路と、前記基本クロックの整数倍のレ
イトのクロックを用いて前記多相クロック群内の第ｎ番
目のクロックのクロックハイ幅をマスクすることによ
り、前記第ｎ番目のクロックに対して第２のクロック間
ディレイを生成する回路と、前記第１のクロック間ディ
レイおよび前記第２のクロック間ディレイのいずれか小
さい方を選択し、この小さい方のクロック間ディレイを
前記多相クロック群のそれぞれのクロックのクロック間
ディレイとする回路とを有することを特徴としている。
【０００９】
【実施例】次に本発明の好適な実施例について、図面を
参照して説明をする。図１は本発明の第１の実施例の構
成を示す回路図である。本実施例は、前述した従来のデ
ィレイ生成回路と同様に、図８（ａ）に示される任意の
レイト１を持った基本クロックＣＬを分周して得られ
る、レイト１の幅に等しいクロックハイ幅２を持ち基本
クロックＣＬのレイト分ずつ位相がずれた３相のクロッ
クφ1 ，φ2 ，φ3 を用いて、図２（ｃ）に示すように
クロック間ディレイ６を生成する。
参照して説明をする。図１は本発明の第１の実施例の構
成を示す回路図である。本実施例は、前述した従来のデ
ィレイ生成回路と同様に、図８（ａ）に示される任意の
レイト１を持った基本クロックＣＬを分周して得られ
る、レイト１の幅に等しいクロックハイ幅２を持ち基本
クロックＣＬのレイト分ずつ位相がずれた３相のクロッ
クφ1 ，φ2 ，φ3 を用いて、図２（ｃ）に示すように
クロック間ディレイ６を生成する。
【００１０】図１を参照すると、本実施例が従来のディ
レイ生成回路と異なるのは、新たに２入力ＯＲ回路７と
２入力ＡＮＤ回路８が設けられている点である。ＡＮＤ
回路８は、基本クロックＣＬを分周して得たクロックを
φn を一方の入力とし、基本クロックＣＬの反転信号を
他方の入力として信号（反転ＣＬ・φn ）を出力する。
２入力ＯＲ回路７は、従来と同様にして得た信号（反転
φＤn-1 ・φn ）を一方の入力とし、前述の２入力ＡＮ
Ｄ回路８の出力信号（反転ＣＬ・φn ）を他方の入力と
して信号（反転φＤn-1 ・φn ＋反転ＣＬ・φn ）を出
力する。本実施例では、この２入力ＯＲ回路７の出力信
号がクロックとして用いられる。
レイ生成回路と異なるのは、新たに２入力ＯＲ回路７と
２入力ＡＮＤ回路８が設けられている点である。ＡＮＤ
回路８は、基本クロックＣＬを分周して得たクロックを
φn を一方の入力とし、基本クロックＣＬの反転信号を
他方の入力として信号（反転ＣＬ・φn ）を出力する。
２入力ＯＲ回路７は、従来と同様にして得た信号（反転
φＤn-1 ・φn ）を一方の入力とし、前述の２入力ＡＮ
Ｄ回路８の出力信号（反転ＣＬ・φn ）を他方の入力と
して信号（反転φＤn-1 ・φn ＋反転ＣＬ・φn ）を出
力する。本実施例では、この２入力ＯＲ回路７の出力信
号がクロックとして用いられる。
【００１１】以下に、本実施例の動作について説明す
る。基本クロックＣＬを分周して得られる３相のクロッ
クφ1 ，φ2 ，φ3 の内、任意のクロックφn-1 を、図
１に示すディレイ生成回路に入力すると、ディレイ回路
３により図２（ａ）に示すタイミングの信号φＤn-1 が
生成され、さらにこの信号φＤn-1 の反転とクロックφ
n-1 の次の位相のクロックφn との積をとった信号（反
転φＤn-1 ・φn ）が生成される。この信号（反転φＤ
n-1 ・φn ）とクロックφn との位相差が第１のクロッ
ク間ディレイ６Ａとなる。
る。基本クロックＣＬを分周して得られる３相のクロッ
クφ1 ，φ2 ，φ3 の内、任意のクロックφn-1 を、図
１に示すディレイ生成回路に入力すると、ディレイ回路
３により図２（ａ）に示すタイミングの信号φＤn-1 が
生成され、さらにこの信号φＤn-1 の反転とクロックφ
n-1 の次の位相のクロックφn との積をとった信号（反
転φＤn-1 ・φn ）が生成される。この信号（反転φＤ
n-1 ・φn ）とクロックφn との位相差が第１のクロッ
ク間ディレイ６Ａとなる。
【００１２】一方、基本クロックＣＬの反転とクロック
φn との積をとった信号（反転φＤn-1 ・φn ）も生成
され、この信号（反転ＣＬ・φn ）とクロックφn との
位相差が、図２（ｂ）に示すように、第２のクロック間
ディレイ６Ｂとなる。ここで、信号（反転φＤn-1 ・φ
n ）と信号（反転ＣＬ・φn ）の和をＯＲ回路７によっ
てとる事は、即ち、図２（ｃ）に示すように第１のクロ
ック間ディレイ６Ａと第２クロック間ディレイ６Ｂのデ
ィレイの小さい方を選択し、クロックφn と信号（反転
φＤn-1 ・φn ＋反転ＣＬ・φn ）との間のディレイ６
としている事と等価である。ここで図２は、第１のクロ
ック間ディレイ６Ａの方が第２のクロック間ディレイ６
Ｂよりも小さい場合を示しているが、図３には第２のク
ロック間ディレイ６Ｂの方が第１のクロック間ディレイ
６Ａよりも小さい場合を示してある。図３から分かるよ
うに、最終的に得られる第３のクロック間ディレイ６は
この例では、基本クロックＣＬのクロックハイ幅２より
も決して大きくならない。これにより例えば、低電圧動
作時などに各ディレイが大きくなり過ぎる場合でも、実
際の時間の基準となるクロックにおいては最小限のクロ
ックハイ幅が保証される事になる。
φn との積をとった信号（反転φＤn-1 ・φn ）も生成
され、この信号（反転ＣＬ・φn ）とクロックφn との
位相差が、図２（ｂ）に示すように、第２のクロック間
ディレイ６Ｂとなる。ここで、信号（反転φＤn-1 ・φ
n ）と信号（反転ＣＬ・φn ）の和をＯＲ回路７によっ
てとる事は、即ち、図２（ｃ）に示すように第１のクロ
ック間ディレイ６Ａと第２クロック間ディレイ６Ｂのデ
ィレイの小さい方を選択し、クロックφn と信号（反転
φＤn-1 ・φn ＋反転ＣＬ・φn ）との間のディレイ６
としている事と等価である。ここで図２は、第１のクロ
ック間ディレイ６Ａの方が第２のクロック間ディレイ６
Ｂよりも小さい場合を示しているが、図３には第２のク
ロック間ディレイ６Ｂの方が第１のクロック間ディレイ
６Ａよりも小さい場合を示してある。図３から分かるよ
うに、最終的に得られる第３のクロック間ディレイ６は
この例では、基本クロックＣＬのクロックハイ幅２より
も決して大きくならない。これにより例えば、低電圧動
作時などに各ディレイが大きくなり過ぎる場合でも、実
際の時間の基準となるクロックにおいては最小限のクロ
ックハイ幅が保証される事になる。
【００１３】以上のことをシミュレーションにより確認
した結果を図４に示す。図４において、曲線Ａは従来の
クロック間ディレイ生成回路を使用した時の実測データ
であり、曲線Ｂは本実施例を使用した場合についてシミ
ュレートした結果である。図４を参照すると、電源電圧
が約２Ｖ以下になると、従来のディレイ生成回路ではク
ロック間ディレイが約２６０ｎｓｅｃにも大きくなるの
に対して、本実施例ではクロック間ディレイが基本クロ
ックＣＬのレイトの半分の１６７ｎｓｅｃに制限され、
それ以上には大きくならない事が分る。
した結果を図４に示す。図４において、曲線Ａは従来の
クロック間ディレイ生成回路を使用した時の実測データ
であり、曲線Ｂは本実施例を使用した場合についてシミ
ュレートした結果である。図４を参照すると、電源電圧
が約２Ｖ以下になると、従来のディレイ生成回路ではク
ロック間ディレイが約２６０ｎｓｅｃにも大きくなるの
に対して、本実施例ではクロック間ディレイが基本クロ
ックＣＬのレイトの半分の１６７ｎｓｅｃに制限され、
それ以上には大きくならない事が分る。
【００１４】ここで、実際に多相クロックとして最終的
に使用される信号は、基本クロックＣＬを分周して得ら
れるクロックφ1 ，φ2 ，φ3 ではなく、クロック間デ
ィレイ６を持った（反転φＤ1 ・φ2 ＋反転ＣＬ・
φ2 ），（（反転φＤ2 ・φ3 ＋反転ＣＬ・φ3 ），
（反転φＤ3 ・φ1 ＋反転ＣＬ・φ1 ）である。
に使用される信号は、基本クロックＣＬを分周して得ら
れるクロックφ1 ，φ2 ，φ3 ではなく、クロック間デ
ィレイ６を持った（反転φＤ1 ・φ2 ＋反転ＣＬ・
φ2 ），（（反転φＤ2 ・φ3 ＋反転ＣＬ・φ3 ），
（反転φＤ3 ・φ1 ＋反転ＣＬ・φ1 ）である。
【００１５】次に本発明の第２の実施例について説明す
る。図５（ａ）は本発明の第２の実施例の構成を示す回
路図である。本実施例では、図５（ｂ）に示されるよう
に、任意のレイト１を持った基本クロックＣＬから分周
回路して得られる、レイト１の幅の３倍のクロックハイ
幅２を持ち基本クロックＣＬのレイトの３倍ずつ位相が
ずれた多相のクロックφ1 ，φ2 を用いて、図６（ｃ）
に示すようなクロック間ディレイ６を生成する。
る。図５（ａ）は本発明の第２の実施例の構成を示す回
路図である。本実施例では、図５（ｂ）に示されるよう
に、任意のレイト１を持った基本クロックＣＬから分周
回路して得られる、レイト１の幅の３倍のクロックハイ
幅２を持ち基本クロックＣＬのレイトの３倍ずつ位相が
ずれた多相のクロックφ1 ，φ2 を用いて、図６（ｃ）
に示すようなクロック間ディレイ６を生成する。
【００１６】図５（ａ）を参照すると、本実施例の回路
構成は、図１に示す第１の実施例の回路構成と同じであ
るが、２入力ＡＮＤ回路８の入力が異なっている。本実
施例では、２入力ＡＮＤ回路８の一方の入力端には、基
本クロックＣＬを分周して得た信号φＣの反転信号が入
力されている。従って、この２入力ＡＮＤ回路８は、信
号（反転φＣ・φn ）を出力し、２入力ＯＲ回路７は、
信号（反転φＤn-1 ・φn ＋反転φＣ・φn ）を出力す
る。本実施例で、各回路に分配されて時間基準として実
際に用いられるのは、この２入力ＯＲ回路７の出力信号
である。
構成は、図１に示す第１の実施例の回路構成と同じであ
るが、２入力ＡＮＤ回路８の入力が異なっている。本実
施例では、２入力ＡＮＤ回路８の一方の入力端には、基
本クロックＣＬを分周して得た信号φＣの反転信号が入
力されている。従って、この２入力ＡＮＤ回路８は、信
号（反転φＣ・φn ）を出力し、２入力ＯＲ回路７は、
信号（反転φＤn-1 ・φn ＋反転φＣ・φn ）を出力す
る。本実施例で、各回路に分配されて時間基準として実
際に用いられるのは、この２入力ＯＲ回路７の出力信号
である。
【００１７】以下に本実施例の動作について説明する。
図５（ｂ）に示す多相のクロック群はクロックφ1 ，φ
2 の２相クロックからなっている。この内任意のクロッ
クφn-1 を、図５（ａ）に示すディレイ生成回路に入力
すると、ディレイ回路３により、図６（ａ）に示すタイ
ミング信号φＤn-1 が生成され、さらにこの信号φＤ
n-1 の反転とクロックφn-1 の次の位相のクロックφn
との積をとった信号（反転φＤn-1 ・φn ）が生成され
る。この信号（反転φＤn-1 ・φn ）とクロックφn と
の位相差が第１のクロック間ディレイ６Ａとなる。
図５（ｂ）に示す多相のクロック群はクロックφ1 ，φ
2 の２相クロックからなっている。この内任意のクロッ
クφn-1 を、図５（ａ）に示すディレイ生成回路に入力
すると、ディレイ回路３により、図６（ａ）に示すタイ
ミング信号φＤn-1 が生成され、さらにこの信号φＤ
n-1 の反転とクロックφn-1 の次の位相のクロックφn
との積をとった信号（反転φＤn-1 ・φn ）が生成され
る。この信号（反転φＤn-1 ・φn ）とクロックφn と
の位相差が第１のクロック間ディレイ６Ａとなる。
【００１８】一方、基本クロックＣＬから分周回路を用
いて生成した信号φＣの反転とクロックφn との積をと
った信号（反転φＣ・φn ）も生成され、この信号（反
転φＣ・φn ）とクロックφn との位相差が、図６
（ｂ）に示すように第２のクロック間ディレイ６Ｂとな
る。ここで、信号（反転φＤn-1 ・φn ）と信号（反転
φＣ・φn ）との和をＯＲ回路７によってとる事は、即
ち、図６（ｃ）に示すように、第１のクロック間ディレ
イ６Ａと第２のクロック間ディレイ６Ｂのディレイの小
さい方を選択し、クロックφn と信号（反転φＤn-1 ・
φn ＋反転φＣ・φn ）とのディレイ６としている事と
等価である。ここで図６は、第１のクロック間ディレイ
６Ａの方が第２のクロック間ディレイ６Ｂよりも小さい
場合を示しているが、図７には第２のクロック間ディレ
イ６Ｂの方が第１のクロック間ディレイ６Ａよりも小さ
い場合を示してある。図７から分かるように、最終的に
得られる第３のクロック間ディレイ６はこの例では、信
号φＣのクロックハイ幅よりも決して大きくならない。
本実施例は、最小限のクロックハイ幅を第１の実施例の
２倍に取れるという利点を有している。
いて生成した信号φＣの反転とクロックφn との積をと
った信号（反転φＣ・φn ）も生成され、この信号（反
転φＣ・φn ）とクロックφn との位相差が、図６
（ｂ）に示すように第２のクロック間ディレイ６Ｂとな
る。ここで、信号（反転φＤn-1 ・φn ）と信号（反転
φＣ・φn ）との和をＯＲ回路７によってとる事は、即
ち、図６（ｃ）に示すように、第１のクロック間ディレ
イ６Ａと第２のクロック間ディレイ６Ｂのディレイの小
さい方を選択し、クロックφn と信号（反転φＤn-1 ・
φn ＋反転φＣ・φn ）とのディレイ６としている事と
等価である。ここで図６は、第１のクロック間ディレイ
６Ａの方が第２のクロック間ディレイ６Ｂよりも小さい
場合を示しているが、図７には第２のクロック間ディレ
イ６Ｂの方が第１のクロック間ディレイ６Ａよりも小さ
い場合を示してある。図７から分かるように、最終的に
得られる第３のクロック間ディレイ６はこの例では、信
号φＣのクロックハイ幅よりも決して大きくならない。
本実施例は、最小限のクロックハイ幅を第１の実施例の
２倍に取れるという利点を有している。
【００１９】
【発明の効果】以上説明したように、本発明のクロック
間ディレイ生成回路は、任意のレイトを有する基本クロ
ックに対して、それぞれクロックハイ幅が前記基本クロ
ックのレイトの整数倍で位相が前記基本クロックのレイ
ト整数倍ずつ順に遅れた多相のクロックからなるクロッ
ク群内の、第（ｎ−１）番目の位相順のクロックを所定
時間遅延させた信号を用いてこの多相クロック群内の第
ｎ番目の位相順のクロックハイ幅をマスクすることによ
り、第ｎ番目のクロックに対して第１のクロック間ディ
レイを生成する回路と、基本クロックの整数倍のレイト
のクロックを用いて多相クロック群内の第ｎ番目のクロ
ックのクロックハイ幅をマスクすることにより、この第
ｎ番目のクロックに対して第２のクロック間ディレイを
生成する回路と、第１のクロック間ディレイおよび第２
のクロック間ディレイのいずれか小さい方を選択し、こ
の小さい方のクロック間ディレイを多相クロック群のそ
れぞれのクロックのクロック間ディレイとする回路とを
有している。
間ディレイ生成回路は、任意のレイトを有する基本クロ
ックに対して、それぞれクロックハイ幅が前記基本クロ
ックのレイトの整数倍で位相が前記基本クロックのレイ
ト整数倍ずつ順に遅れた多相のクロックからなるクロッ
ク群内の、第（ｎ−１）番目の位相順のクロックを所定
時間遅延させた信号を用いてこの多相クロック群内の第
ｎ番目の位相順のクロックハイ幅をマスクすることによ
り、第ｎ番目のクロックに対して第１のクロック間ディ
レイを生成する回路と、基本クロックの整数倍のレイト
のクロックを用いて多相クロック群内の第ｎ番目のクロ
ックのクロックハイ幅をマスクすることにより、この第
ｎ番目のクロックに対して第２のクロック間ディレイを
生成する回路と、第１のクロック間ディレイおよび第２
のクロック間ディレイのいずれか小さい方を選択し、こ
の小さい方のクロック間ディレイを多相クロック群のそ
れぞれのクロックのクロック間ディレイとする回路とを
有している。
【００２０】これにより本発明によれば、電源電圧が低
下して低電圧動作になった時などのように、動作条件が
変化してクロック間ディレイが変化しても、このクロッ
ク間ディレイがある最大値以上には大きくならないの
で、最小限のクロックハイ幅を確保することができ、マ
イクロコンピュータなどのデジタル信号処理装置を安定
に動作させることが可能となる。
下して低電圧動作になった時などのように、動作条件が
変化してクロック間ディレイが変化しても、このクロッ
ク間ディレイがある最大値以上には大きくならないの
で、最小限のクロックハイ幅を確保することができ、マ
イクロコンピュータなどのデジタル信号処理装置を安定
に動作させることが可能となる。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】図１に示す回路の動作を説明するためのクロッ
ク間ディレイタイミング図である。
ク間ディレイタイミング図である。
【図３】図１に示す回路の動作を説明するためのクロッ
ク間ディレイタイミング図である。
ク間ディレイタイミング図である。
【図４】本発明の第１の実施例および従来のクロック間
ディレイ生成回路に関して、クロック間ディレイと電源
電圧との関係を比較する図である。
ディレイ生成回路に関して、クロック間ディレイと電源
電圧との関係を比較する図である。
【図５】分図（ａ）は、本発明の第２の実施例の構成を
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路のクロックタイミング図である。
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路のクロックタイミング図である。
【図６】図５（ａ）に示す回路の動作を説明するための
クロック間ディレイタイミング図である。
クロック間ディレイタイミング図である。
【図７】図５（ａ）に示す回路の動作を説明するための
クロック間ディレイタイミング図である。
クロック間ディレイタイミング図である。
【図８】分図（ａ）は、クロック間ディレイ生成回路に
おけるクロックタイミング図である。分図（ｂ）は、従
来のクロック間ディレイ生成回路の一例の構成を示す回
路図である。分図（ｃ）は、分図（ｂ）に示すクロック
間ディレイ生成回路のクロック間ディレイタイミング図
である。
おけるクロックタイミング図である。分図（ｂ）は、従
来のクロック間ディレイ生成回路の一例の構成を示す回
路図である。分図（ｃ）は、分図（ｂ）に示すクロック
間ディレイ生成回路のクロック間ディレイタイミング図
である。
１ レイト ２ クロックハイ幅 ３ ディレイ回路 ４，８ ＡＮＤ回路 ５，６，６Ａ，６Ｂ クロック間ディレイ ７ ＯＲ回路
Claims (2)
- 【請求項１】 任意のレイトを有する基本クロックに対
して、それぞれクロックハイ幅が前記基本クロックのレ
イトの整数倍で位相が前記基本クロックのレイトの整数
倍ずつ順に遅れた多相のクロックからなるクロック群内
の、第（ｎ−１）番目の位相順のクロックを所定時間遅
延させた信号を用いて前記多相クロック群内の第ｎ番目
の位相順のクロックハイ幅をマスクすることにより、前
記第ｎ番目のクロックに対して第１のクロック間ディレ
イを生成する回路と、 前記基本クロックの整数倍のレイトのクロックを用いて
前記多相クロック群内の第ｎ番目のクロックのクロック
ハイ幅をマスクすることにより、前記第ｎ番目のクロッ
クに対して第２のクロック間ディレイを生成する回路
と、 前記第１のクロック間ディレイおよび前記第２のクロッ
ク間ディレイのいずれか小さい方を選択し、この小さい
方のクロック間ディレイを前記多相クロック群のそれぞ
れのクロックのクロック間ディレイとする回路とを有す
ることを特徴とするクロック間ディレイ生成回路。 - 【請求項２】 任意のレイトを有する基本クロックに対
して、それぞれクロックハイ幅が前記基本クロックのレ
イトの整数倍で位相が前記基本クロックのレイトの整数
倍ずつ順に遅れた多相のクロックからなるクロック群内
の、第（ｎ−１）番目の位相順のクロックを所定時間遅
延させて出力するディレイ回路と、 前記ディレイ回路の出力の反転を一方の入力とし、前記
多相のクロック群内の第ｎ番目の位相順のクロックを他
方の入力とする第１の２入力ＡＮＤ回路と、 前記基本クロックの整数倍のレイトのクロックの反転を
一方の入力とし、前記多相のクロックのｎ番目のクロッ
クを他方の入力とする第２の２入力ＡＮＤ回路と、 前記第１の２入力ＡＮＤ回路の出力および前記第２の２
入力ＡＮＤ回路の出力を入力とする２入力ＯＲ回路とを
備えたことを特徴とするクロック間ディレイ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046491A JP2722919B2 (ja) | 1992-03-04 | 1992-03-04 | クロック間ディレイ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046491A JP2722919B2 (ja) | 1992-03-04 | 1992-03-04 | クロック間ディレイ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250065A JPH05250065A (ja) | 1993-09-28 |
| JP2722919B2 true JP2722919B2 (ja) | 1998-03-09 |
Family
ID=12748691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046491A Expired - Fee Related JP2722919B2 (ja) | 1992-03-04 | 1992-03-04 | クロック間ディレイ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722919B2 (ja) |
-
1992
- 1992-03-04 JP JP4046491A patent/JP2722919B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05250065A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
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