JP2002050960A - デジタル位相制御方法及びデジタル位相制御回路並びに遅延ロックループ - Google Patents
デジタル位相制御方法及びデジタル位相制御回路並びに遅延ロックループInfo
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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Abstract
(57)【要約】
【課題】同一周波数で位相の異なる所定数のクロック信
号を、その相間隔を所定の間隔に保持したまま、全体と
して高精度に高分解能で位相シフトすることができるデ
ジタル位相制御方法及びデジタル位相制御回路を提供す
る。 【解決手段】位相が固定された１４相の第一の多相クロ
ックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうちの一のクロック
と、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂのうちの一のクロックとを位相同期させ、その位
相同期させるクロック信号の組み合わせを切り替えるこ
とにより、前記第二の多相クロックの位相をシフトす
る。また、第二の多相クロックを生成する遅延線を構成
するバッファを環状に連接した回路を用いる。
号を、その相間隔を所定の間隔に保持したまま、全体と
して高精度に高分解能で位相シフトすることができるデ
ジタル位相制御方法及びデジタル位相制御回路を提供す
る。 【解決手段】位相が固定された１４相の第一の多相クロ
ックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうちの一のクロック
と、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂのうちの一のクロックとを位相同期させ、その位
相同期させるクロック信号の組み合わせを切り替えるこ
とにより、前記第二の多相クロックの位相をシフトす
る。また、第二の多相クロックを生成する遅延線を構成
するバッファを環状に連接した回路を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル位相制御
方法及びデジタル位相制御回路に関し、特に、同一周波
数で位相の異なる所定数のクロック信号を、その相間隔
を所定の間隔に保持したまま、全体として高精度に高分
解能で位相シフトする技術に関する。
方法及びデジタル位相制御回路に関し、特に、同一周波
数で位相の異なる所定数のクロック信号を、その相間隔
を所定の間隔に保持したまま、全体として高精度に高分
解能で位相シフトする技術に関する。
【０００２】
【従来の技術】現在、多重通信、情報の記録・再生の分
野において、同一周波数で位相の異なる所定数のクロッ
ク信号（多相クロック）を、その相間隔を所定の間隔に
保持したまま、全体として高精度に高分解能で位相シフ
トする技術が要請されている。データのデジタル伝送に
おいて、受信したデータ信号を抽出し再生する際、多相
クロックを使用したビット同期を行う。その場合、多相
クロックから一つのクロックを選択する選択回路を用
い、その選択回路を制御する方法の他、多相クロック全
体を位相制御（位相シフト）することにより多相クロッ
クをデータ信号に同期させる方法がある。
野において、同一周波数で位相の異なる所定数のクロッ
ク信号（多相クロック）を、その相間隔を所定の間隔に
保持したまま、全体として高精度に高分解能で位相シフ
トする技術が要請されている。データのデジタル伝送に
おいて、受信したデータ信号を抽出し再生する際、多相
クロックを使用したビット同期を行う。その場合、多相
クロックから一つのクロックを選択する選択回路を用
い、その選択回路を制御する方法の他、多相クロック全
体を位相制御（位相シフト）することにより多相クロッ
クをデータ信号に同期させる方法がある。
【０００３】図１３にオバーサンプリング方式のクロッ
クリカバリにおけるデータとクロックの模式的波形図を
示す。図１３に示すオバーサンプリングクロックリカバ
リでは、同一周波数で位相の異なる１６相の多相クロッ
クＣＬＫ１〜ＣＬＫ１６の２本の立ち上がりエッジを１
ビットのデータに対応させて位相比較を行っている。オ
ーバーサンプリングクロックリカバリによれば、データ
レートより周波数の低いクロックを用いる、すなわちデ
ータが高速化してもクロック周波数は比較的低いものを
用いることができるため、データ伝送の高速化の要請に
応えることができる。図１３（ａ）に示すように偶数番
号のクロックＣＬＫ２、ＣＬＫ４、・・・、ＣＬＫ１６
がデータの矩形波の値の安定した中央部を打ち抜く。こ
れがデータとクロックが同期した状態である。しかし、
ジッタ等を原因として図１３（ｂ）に示すようにデータ
が遅れ又は進み方向に動き出すと、クロックをデータに
追従すべく、多相クロックＣＬＫ１〜ＣＬＫ１６をその
相間隔を保ったまま全体としてシフトしなければならな
い。すなわち、オーバーサンプリングクロックリカバリ
では、高速伝送されるデータ信号のジッタ等による揺れ
に、多相クロックを高分解能で精度良く追従させるべ
く、多相クロックの相間隔を均等に保持したまま、全体
として位相をシフト（位相制御）することが要請され
る。
クリカバリにおけるデータとクロックの模式的波形図を
示す。図１３に示すオバーサンプリングクロックリカバ
リでは、同一周波数で位相の異なる１６相の多相クロッ
クＣＬＫ１〜ＣＬＫ１６の２本の立ち上がりエッジを１
ビットのデータに対応させて位相比較を行っている。オ
ーバーサンプリングクロックリカバリによれば、データ
レートより周波数の低いクロックを用いる、すなわちデ
ータが高速化してもクロック周波数は比較的低いものを
用いることができるため、データ伝送の高速化の要請に
応えることができる。図１３（ａ）に示すように偶数番
号のクロックＣＬＫ２、ＣＬＫ４、・・・、ＣＬＫ１６
がデータの矩形波の値の安定した中央部を打ち抜く。こ
れがデータとクロックが同期した状態である。しかし、
ジッタ等を原因として図１３（ｂ）に示すようにデータ
が遅れ又は進み方向に動き出すと、クロックをデータに
追従すべく、多相クロックＣＬＫ１〜ＣＬＫ１６をその
相間隔を保ったまま全体としてシフトしなければならな
い。すなわち、オーバーサンプリングクロックリカバリ
では、高速伝送されるデータ信号のジッタ等による揺れ
に、多相クロックを高分解能で精度良く追従させるべ
く、多相クロックの相間隔を均等に保持したまま、全体
として位相をシフト（位相制御）することが要請され
る。
【０００４】従来の位相制御方法として、Phase interp
olate（位相補間）という方法がある。Phase interpola
te（位相補間）法は、与えられた位相の異なる２つのク
ロック信号から、その間の位相のクロック信号を合成す
る方法である。以下に図１１、図１２を参照してこの位
相補間法による従来の一例のデジタル位相制御方法につ
き説明する。図１１は、従来例における位相補間器（Ph
ase interpolator）のコア部１の概略回路図である。図
１２は従来例におけるＤＡＣコントローラ３及び選択信
号の一例を示す概略図である。
olate（位相補間）という方法がある。Phase interpola
te（位相補間）法は、与えられた位相の異なる２つのク
ロック信号から、その間の位相のクロック信号を合成す
る方法である。以下に図１１、図１２を参照してこの位
相補間法による従来の一例のデジタル位相制御方法につ
き説明する。図１１は、従来例における位相補間器（Ph
ase interpolator）のコア部１の概略回路図である。図
１２は従来例におけるＤＡＣコントローラ３及び選択信
号の一例を示す概略図である。
【０００５】位相補間器は大きくコア部１とフィルタ部
（図示せず）とに分けられる。コア部１は、アナログ乗
算器の構成を成しクロックの合成を行うものである。フ
ィルタ部はコア部１が生成したクロックの整形を行うも
のである。コア部１は４つのＭＯＳ差動対５-1、５-2、
５-3、５-4を有する。各ＭＯＳ差動対５-1、５-2、５-
3、５-4は、ドレインが共通の抵抗４に接続され、ソー
スがそれぞれＤ／ＡコンバータDAC1、DAC2、DAC3、DAC4に
接続されている。各Ｄ／ＡコンバータDAC1、DAC2、DAC3、D
AC4は、１６個のサブ電流を有し、選択的に印加可能にさ
れている。コア部１は、外部のＰＬＬ（Phase Locked L
oop：位相ロックループ）より０°のクロックc0、９０
°のクロックc90、１８０°のクロックc180、２７０°
のクロックc270を受ける。図１１に示すように、ＭＯＳ
差動対５-1が差動クロックc0−c180を受け、ＭＯＳ差動
対５-2が差動クロックc90−c270を受け、ＭＯＳ差動対
５-3が差動クロックc180−c0を受け、ＭＯＳ差動対５-4
が差動クロックc270−c90を受ける。０°から９０°間
の位相のクロックの合成は、Ｄ／ＡコンバータDAC1とＤ
／ＡコンバータDAC2により行われる。９０°から１８０
°間、１８０°から２７０°間、２７０°から３６０°
間の位相のクロックの合成はそれぞれＤ／Ａコンバータ
DAC2とＤ／ＡコンバータDAC3、Ｄ／ＡコンバータDAC3と
Ｄ／ＡコンバータDAC4、Ｄ／ＡコンバータDAC4とＤ／Ａ
コンバータDAC1により行われる。
（図示せず）とに分けられる。コア部１は、アナログ乗
算器の構成を成しクロックの合成を行うものである。フ
ィルタ部はコア部１が生成したクロックの整形を行うも
のである。コア部１は４つのＭＯＳ差動対５-1、５-2、
５-3、５-4を有する。各ＭＯＳ差動対５-1、５-2、５-
3、５-4は、ドレインが共通の抵抗４に接続され、ソー
スがそれぞれＤ／ＡコンバータDAC1、DAC2、DAC3、DAC4に
接続されている。各Ｄ／ＡコンバータDAC1、DAC2、DAC3、D
AC4は、１６個のサブ電流を有し、選択的に印加可能にさ
れている。コア部１は、外部のＰＬＬ（Phase Locked L
oop：位相ロックループ）より０°のクロックc0、９０
°のクロックc90、１８０°のクロックc180、２７０°
のクロックc270を受ける。図１１に示すように、ＭＯＳ
差動対５-1が差動クロックc0−c180を受け、ＭＯＳ差動
対５-2が差動クロックc90−c270を受け、ＭＯＳ差動対
５-3が差動クロックc180−c0を受け、ＭＯＳ差動対５-4
が差動クロックc270−c90を受ける。０°から９０°間
の位相のクロックの合成は、Ｄ／ＡコンバータDAC1とＤ
／ＡコンバータDAC2により行われる。９０°から１８０
°間、１８０°から２７０°間、２７０°から３６０°
間の位相のクロックの合成はそれぞれＤ／Ａコンバータ
DAC2とＤ／ＡコンバータDAC3、Ｄ／ＡコンバータDAC3と
Ｄ／ＡコンバータDAC4、Ｄ／ＡコンバータDAC4とＤ／Ａ
コンバータDAC1により行われる。
【０００６】次に、０°から９０°間の位相のクロック
の合成を例にとってコア部１で行われるクロックの合成
方法の原理につき説明する。任意のsin波は２つのsin
波で合成することができる。例えば、０°から９０°間
の任意の位相ｙ°のクロックは０°のクロックc0と、９
０°のクロックc90との重ね合わせで合成することがで
き、次式（１）で表される。 ｙ°：sin{(x-y)π/180}=A０・sin{(x-0)π/180}+A９０・sin{(x-90)π/180}・・ （１） 式（１）にx=0,x=90を代入すると、係数A０,A９０ が
求まる。 A０=sin{(90-y)π/180},A９０=sin{yπ/180}
の合成を例にとってコア部１で行われるクロックの合成
方法の原理につき説明する。任意のsin波は２つのsin
波で合成することができる。例えば、０°から９０°間
の任意の位相ｙ°のクロックは０°のクロックc0と、９
０°のクロックc90との重ね合わせで合成することがで
き、次式（１）で表される。 ｙ°：sin{(x-y)π/180}=A０・sin{(x-0)π/180}+A９０・sin{(x-90)π/180}・・ （１） 式（１）にx=0,x=90を代入すると、係数A０,A９０ が
求まる。 A０=sin{(90-y)π/180},A９０=sin{yπ/180}
【０００７】コア部１においては、上記原理に基づきク
ロック信号をsin波で近似的に置き換え、Ｄ／Ａコンバ
ータDAC1の電流値とＤ／ＡコンバータDAC2の電流値の比
をA０とA９０の比に対応させ、二つのＤ／Ａコンバータ
DAC1、DAC2の各１６個のサブ電流源を制御することによ
り電流値を変化させて、０°から９０°間の任意の位相
のクロックｙ°を生成している。
ロック信号をsin波で近似的に置き換え、Ｄ／Ａコンバ
ータDAC1の電流値とＤ／ＡコンバータDAC2の電流値の比
をA０とA９０の比に対応させ、二つのＤ／Ａコンバータ
DAC1、DAC2の各１６個のサブ電流源を制御することによ
り電流値を変化させて、０°から９０°間の任意の位相
のクロックｙ°を生成している。
【０００８】Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4の
各１６個のサブ電流源の制御（電流源の重み付け）は、
図１２に示すＤＡＣコントローラ３により行われる。Ｄ
ＡＣコントローラ３は、位相比較部（図示せず）で生成
されＡＣＲフィルタ（図示せず）で所定の処理が成され
たＵＰ／ＤＯＷＮ信号を受け、このＵＰ／ＤＯＷＮ信号
に従い図１２に示すような各Ｄ／ＡコンバータDAC1、DAC
2、DAC3、DAC4について１６桁の選択信号を生成し、Ｄ／
ＡコンバータDAC1、DAC2、DAC3、DAC4に出力して各１６個
のサブ電流源を制御する。Ｄ／ＡコンバータDAC1、DAC2、
DAC3、DAC4の各１６個のサブ電流源は、０／１信号が入
力されることにより非選択又は選択状態になる。このよ
うにして電流源の重み付けが行われ、各ＭＯＳ差動対５
-1、５-2、５-3、５-4を介して２つのクロックの重み付
けに応じた乗算がなされ、任意の位相のクロックが合成
される。
各１６個のサブ電流源の制御（電流源の重み付け）は、
図１２に示すＤＡＣコントローラ３により行われる。Ｄ
ＡＣコントローラ３は、位相比較部（図示せず）で生成
されＡＣＲフィルタ（図示せず）で所定の処理が成され
たＵＰ／ＤＯＷＮ信号を受け、このＵＰ／ＤＯＷＮ信号
に従い図１２に示すような各Ｄ／ＡコンバータDAC1、DAC
2、DAC3、DAC4について１６桁の選択信号を生成し、Ｄ／
ＡコンバータDAC1、DAC2、DAC3、DAC4に出力して各１６個
のサブ電流源を制御する。Ｄ／ＡコンバータDAC1、DAC2、
DAC3、DAC4の各１６個のサブ電流源は、０／１信号が入
力されることにより非選択又は選択状態になる。このよ
うにして電流源の重み付けが行われ、各ＭＯＳ差動対５
-1、５-2、５-3、５-4を介して２つのクロックの重み付
けに応じた乗算がなされ、任意の位相のクロックが合成
される。
【０００９】以上のように、０°、９０°、１８０°、
２７０°の４相のクロックを用い、これらの相のそれぞ
れに電流の重み付けを行った上でアナログ乗算器により
掛け合わせ、任意の位相のクロックを生成しており、こ
れは「２つのsin波にそれぞれ重みを付けて掛け合わ
せ、加算することによって任意の位相のsin波が得られ
る」という原理に基づく。なお、この従来例は差動クロ
ックを得るための構成である。このような原理に基づく
Phase interpolate（位相補間）法は、特表平９−５１
２９６６号公報においても利用されている。Phase inte
rpolate（位相補間）法によれば、高分解能のデジタル
位相制御も可能である。上述の例のように１６桁のデジ
タル信号で重み付けを行えば、９０°／１６＝５．６２
５°（クロック周波数が６２５ＭＨｚのとき２５ｐｓ）
の分解能で位相制御することができる。
２７０°の４相のクロックを用い、これらの相のそれぞ
れに電流の重み付けを行った上でアナログ乗算器により
掛け合わせ、任意の位相のクロックを生成しており、こ
れは「２つのsin波にそれぞれ重みを付けて掛け合わ
せ、加算することによって任意の位相のsin波が得られ
る」という原理に基づく。なお、この従来例は差動クロ
ックを得るための構成である。このような原理に基づく
Phase interpolate（位相補間）法は、特表平９−５１
２９６６号公報においても利用されている。Phase inte
rpolate（位相補間）法によれば、高分解能のデジタル
位相制御も可能である。上述の例のように１６桁のデジ
タル信号で重み付けを行えば、９０°／１６＝５．６２
５°（クロック周波数が６２５ＭＨｚのとき２５ｐｓ）
の分解能で位相制御することができる。
【００１０】
【発明が解決しようとする課題】しかし、以上のPhase
interpolate（位相補間）法によるデジタル位相制御に
よれば以下のような問題がある。
interpolate（位相補間）法によるデジタル位相制御に
よれば以下のような問題がある。
【００１１】上述のPhase interpolate法では、０°、
９０°、１８０°、２７０°の４相のクロックを用いる
必要がある。また、コア部１には、精度の良い位相制御
を行ったクロックを１相得るために、それぞれ電流源を
持った４つのアナログ乗算器を構成する必要がある。さ
らに、多相クロックの位相制御をする場合は、多相クロ
ックの相数分だけ、コア部１を構成する必要がある。例
えば、１６相からなる多相クロックを制御する場合は、
４×１６＝６４個のアナログ乗算器を構成しなければな
らない。したがって、多相クロックの位相制御に適用す
るにあたって、消費電力及び回路規模の増大という問題
が生じる。
９０°、１８０°、２７０°の４相のクロックを用いる
必要がある。また、コア部１には、精度の良い位相制御
を行ったクロックを１相得るために、それぞれ電流源を
持った４つのアナログ乗算器を構成する必要がある。さ
らに、多相クロックの位相制御をする場合は、多相クロ
ックの相数分だけ、コア部１を構成する必要がある。例
えば、１６相からなる多相クロックを制御する場合は、
４×１６＝６４個のアナログ乗算器を構成しなければな
らない。したがって、多相クロックの位相制御に適用す
るにあたって、消費電力及び回路規模の増大という問題
が生じる。
【００１２】上述のPhase interpolate法は、一相のク
ロックのみを位相制御するためのものであって、１相の
クロックを精度良く位相制御することには適する。すな
わち、多相クロックの位相制御を行うことを前提にした
技術ではない。多相クロックの位相制御に適用する場合
には、コア部１を相数分設けた構成になるが、かかる構
成では、個々のコア部１が精度良く位相シフトをして
も、独立した制御となり、他のコア部１との位相差を所
望の位相差に制御することは行わない。そのため、一の
クロックと他のクロックの位相差（相間隔）が乱れるお
それがあり、乱れた場合にそれを補償する仕組みがな
い。すなわち、多相クロックの位相制御に適用した場合
に、多相クロックの相間隔を所望の間隔に精度良く保持
する仕組みがなく、多相クロックの制御には適さないの
である。そもそも多相クロックの相間隔が精度良く保持
されるということが原理的に保証されていない。
ロックのみを位相制御するためのものであって、１相の
クロックを精度良く位相制御することには適する。すな
わち、多相クロックの位相制御を行うことを前提にした
技術ではない。多相クロックの位相制御に適用する場合
には、コア部１を相数分設けた構成になるが、かかる構
成では、個々のコア部１が精度良く位相シフトをして
も、独立した制御となり、他のコア部１との位相差を所
望の位相差に制御することは行わない。そのため、一の
クロックと他のクロックの位相差（相間隔）が乱れるお
それがあり、乱れた場合にそれを補償する仕組みがな
い。すなわち、多相クロックの位相制御に適用した場合
に、多相クロックの相間隔を所望の間隔に精度良く保持
する仕組みがなく、多相クロックの制御には適さないの
である。そもそも多相クロックの相間隔が精度良く保持
されるということが原理的に保証されていない。
【００１３】さらに、上述のPhase interpolate法は、
「２つのsin波にそれぞれ重みを付けて掛け合わせ、加
算することによって任意の位相のsin波が得られる」と
いう原理に基づき、実際には矩形波であるクロック信号
をsin波とみなしているため、理論どうりのクロックが
合成されず合成波に歪みが生じ、実用に耐えるクロック
を合成することは困難である。そのため、上述のように
フィルタ部を設けて合成波を整形することが必須にな
り、フィルタの設計負担が生じる。アナログフィルタで
あれば定数の設定が難しく、デジタルフィルタであれば
高度の技術力が必要となり、いずれにしても高度な設計
力（過大な設計負担）が要求される。また、位相制御が
位相補間器のコア部１におけるアナログ的な変化に依存
するので、良質のクロックを得るためにアナログ乗算器
（コア部１）の精度が重要となり、アナログ乗算器の設
計においても高度な設計力（過大な設計負担）が要求さ
れる。
「２つのsin波にそれぞれ重みを付けて掛け合わせ、加
算することによって任意の位相のsin波が得られる」と
いう原理に基づき、実際には矩形波であるクロック信号
をsin波とみなしているため、理論どうりのクロックが
合成されず合成波に歪みが生じ、実用に耐えるクロック
を合成することは困難である。そのため、上述のように
フィルタ部を設けて合成波を整形することが必須にな
り、フィルタの設計負担が生じる。アナログフィルタで
あれば定数の設定が難しく、デジタルフィルタであれば
高度の技術力が必要となり、いずれにしても高度な設計
力（過大な設計負担）が要求される。また、位相制御が
位相補間器のコア部１におけるアナログ的な変化に依存
するので、良質のクロックを得るためにアナログ乗算器
（コア部１）の精度が重要となり、アナログ乗算器の設
計においても高度な設計力（過大な設計負担）が要求さ
れる。
【００１４】したがって、以上の従来技術では、同一周
波数で位相の異なる所定数のクロック信号（多相クロッ
ク）を、その相間隔を所定の間隔に保持したまま、全体
として高精度に高分解能で位相シフトすることが非常に
難しいという問題がある。また、消費電力、回路規模の
増大、波形の劣化が懸念され、高度な設計力が要求され
るという問題がある。従来、これらの問題を解決しうる
他の技術も存在しなかった。
波数で位相の異なる所定数のクロック信号（多相クロッ
ク）を、その相間隔を所定の間隔に保持したまま、全体
として高精度に高分解能で位相シフトすることが非常に
難しいという問題がある。また、消費電力、回路規模の
増大、波形の劣化が懸念され、高度な設計力が要求され
るという問題がある。従来、これらの問題を解決しうる
他の技術も存在しなかった。
【００１５】本発明は以上の従来技術における問題に鑑
みてなされたものであって、同一周波数で位相の異なる
所定数のクロック信号を、その相間隔を所定の間隔に保
持したまま、全体として高精度に高分解能で位相シフト
することができるデジタル位相制御方法及びデジタル位
相制御回路を提供することを課題とする。また、そのよ
うなデジタル位相制御回路を低消費電力、小回路規模で
実現することを課題とする。さらに、波形の整った良質
のクロックを生成することを課題とする。また、通常の
設計力で十分な性能を実現可能なデジタル位相制御方法
及びデジタル位相制御回路を提供することを課題とす
る。
みてなされたものであって、同一周波数で位相の異なる
所定数のクロック信号を、その相間隔を所定の間隔に保
持したまま、全体として高精度に高分解能で位相シフト
することができるデジタル位相制御方法及びデジタル位
相制御回路を提供することを課題とする。また、そのよ
うなデジタル位相制御回路を低消費電力、小回路規模で
実現することを課題とする。さらに、波形の整った良質
のクロックを生成することを課題とする。また、通常の
設計力で十分な性能を実現可能なデジタル位相制御方法
及びデジタル位相制御回路を提供することを課題とす
る。
【００１６】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、位相が固定され均等な相間隔を有する
第一の多相クロックと、前記第一の多相クロックの相間
隔と異なる均等な相間隔を有する第二の多相クロックと
を用い、前記第一の多相クロックを構成する一のクロッ
ク信号と、前記第二の多相クロックを構成する一のクロ
ック信号とを位相同期させ、その位相同期させるクロッ
ク信号の組み合わせを切り替えることにより、前記第二
の多相クロックの位相をシフトすることを特徴とするデ
ジタル位相制御方法である。
願第１の発明は、位相が固定され均等な相間隔を有する
第一の多相クロックと、前記第一の多相クロックの相間
隔と異なる均等な相間隔を有する第二の多相クロックと
を用い、前記第一の多相クロックを構成する一のクロッ
ク信号と、前記第二の多相クロックを構成する一のクロ
ック信号とを位相同期させ、その位相同期させるクロッ
ク信号の組み合わせを切り替えることにより、前記第二
の多相クロックの位相をシフトすることを特徴とするデ
ジタル位相制御方法である。
【００１７】ここで「相間隔」とは、一の多相クロック
を構成する一のクロック信号と隣接する他のクロック信
号すなわち位相が近接する他のクロック信号との位相差
をいう。均等な相間隔を有する多相クロックは、例え
ば、アナログＤＬＬ（Delay Locked Loop：遅延ロック
ループ）により生成することができる。また、「多相ク
ロック」とは、同一周波数で位相の異なる所定数のクロ
ック信号いう。
を構成する一のクロック信号と隣接する他のクロック信
号すなわち位相が近接する他のクロック信号との位相差
をいう。均等な相間隔を有する多相クロックは、例え
ば、アナログＤＬＬ（Delay Locked Loop：遅延ロック
ループ）により生成することができる。また、「多相ク
ロック」とは、同一周波数で位相の異なる所定数のクロ
ック信号いう。
【００１８】本出願第１の発明のデジタル位相制御方法
によれば、第一の多相クロックを構成する一のクロック
信号（クロック１−１とする。）と、第二の多相クロッ
クを構成する一のクロック信号（クロック２−１とす
る。）とを位相同期させた場合に、第一の多相クロック
と第二の多相クロックの相間隔が異なるので、クロック
１−１に隣接する又は隣接しない他のクロック１−２
と、クロック２−１に隣接する又は隣接しない他のクロ
ック２−２とは、第一の多相クロックの相間隔と第二の
多相クロックの相間隔との差分又は差分よりさらに短い
長さ（位相）だけ、位相が異なることになる。かかる状
態から、クロック１−２とクロック２−２とを位相同期
させれば、第二の多相クロックが全体として前記差分又
は差分よりさらに短い長さ（位相）だけ位相シフトす
る。したがって、位相同期させるクロックの組み合わせ
を切り替えることにより、第一の多相クロックの相間隔
と第二の多相クロックの相間隔との差分又は差分よりさ
らに短い長さ（位相）を分解能として第二の多相クロッ
クの位相をシフトすることができる。かかる差分又は差
分よりさらに短い長さ（位相）が分解能となるので高分
解能に位相制御することができる。なお、上述の差分又
は差分よりさらに短い長さ（位相）が、第一の多相クロ
ックの相間隔と第二の多相クロックの相間隔の双方より
小さくなるような、第一の多相クロックと第二の多相ク
ロックを組み合わせることが好ましい。高分解能を実現
するためである。すなわち本出願第１の発明のデジタル
位相制御方法によれば、前記第二の多相クロックを、そ
の相間隔を所定の間隔に保持したまま、全体として高精
度に高分解能で位相シフトすることができるという利点
があり、前記第二の多相クロックを位相制御された多相
クロックとしてデータの記録・再生等に利用することが
できる。
によれば、第一の多相クロックを構成する一のクロック
信号（クロック１−１とする。）と、第二の多相クロッ
クを構成する一のクロック信号（クロック２−１とす
る。）とを位相同期させた場合に、第一の多相クロック
と第二の多相クロックの相間隔が異なるので、クロック
１−１に隣接する又は隣接しない他のクロック１−２
と、クロック２−１に隣接する又は隣接しない他のクロ
ック２−２とは、第一の多相クロックの相間隔と第二の
多相クロックの相間隔との差分又は差分よりさらに短い
長さ（位相）だけ、位相が異なることになる。かかる状
態から、クロック１−２とクロック２−２とを位相同期
させれば、第二の多相クロックが全体として前記差分又
は差分よりさらに短い長さ（位相）だけ位相シフトす
る。したがって、位相同期させるクロックの組み合わせ
を切り替えることにより、第一の多相クロックの相間隔
と第二の多相クロックの相間隔との差分又は差分よりさ
らに短い長さ（位相）を分解能として第二の多相クロッ
クの位相をシフトすることができる。かかる差分又は差
分よりさらに短い長さ（位相）が分解能となるので高分
解能に位相制御することができる。なお、上述の差分又
は差分よりさらに短い長さ（位相）が、第一の多相クロ
ックの相間隔と第二の多相クロックの相間隔の双方より
小さくなるような、第一の多相クロックと第二の多相ク
ロックを組み合わせることが好ましい。高分解能を実現
するためである。すなわち本出願第１の発明のデジタル
位相制御方法によれば、前記第二の多相クロックを、そ
の相間隔を所定の間隔に保持したまま、全体として高精
度に高分解能で位相シフトすることができるという利点
があり、前記第二の多相クロックを位相制御された多相
クロックとしてデータの記録・再生等に利用することが
できる。
【００１９】また本出願第２の発明は、位相が固定され
均等な相間隔を有する第一の多相クロックを複数の遅延
バッファが連接されてなる第一の遅延線により生成し、
前記第一の遅延線を構成する遅延バッファの各出力から
一の出力を選択してクロック信号を取り出し、その取り
出したクロック信号を、複数の遅延バッファが連接され
てなる遅延バッファ列のうち一の遅延バッファを選択し
て入力し、前記一の遅延バッファとそれに続く前記遅延
バッファ列内の遅延バッファとにより第二の遅延線を動
作させ、かかる第二の遅延線により前記第一の多相クロ
ックの相間隔と異なる均等な相間隔を有する第二の多相
クロックを生成することを特徴とするデジタル位相制御
方法である。
均等な相間隔を有する第一の多相クロックを複数の遅延
バッファが連接されてなる第一の遅延線により生成し、
前記第一の遅延線を構成する遅延バッファの各出力から
一の出力を選択してクロック信号を取り出し、その取り
出したクロック信号を、複数の遅延バッファが連接され
てなる遅延バッファ列のうち一の遅延バッファを選択し
て入力し、前記一の遅延バッファとそれに続く前記遅延
バッファ列内の遅延バッファとにより第二の遅延線を動
作させ、かかる第二の遅延線により前記第一の多相クロ
ックの相間隔と異なる均等な相間隔を有する第二の多相
クロックを生成することを特徴とするデジタル位相制御
方法である。
【００２０】本出願第２の発明のデジタル位相制御方法
によれば、第一の遅延線からクロック信号を取り出し、
その取り出したクロック信号を、遅延バッファ列のうち
一の遅延バッファに入力し、前記一の遅延バッファとそ
れに続く前記遅延バッファ列内の遅延バッファとにより
第二の遅延線を動作させ、かかる第二の遅延線により前
記第一の多相クロックの相間隔と異なる均等な相間隔を
有する第二の多相クロックを生成するするので、第一の
多相クロックを構成する一のクロック信号と、第二の多
相クロックを構成する一のクロック信号とを位相同期さ
せることができる。また、クロック信号を取り出す遅延
バッファと、入力する遅延バッファを選択するので、位
相同期させるクロック信号の組み合わせを切り替えるこ
とができる。したがって、本出願第２の発明のデジタル
位相制御方法によれば、上記本出願第１の発明のデジタ
ル位相制御方法と同様の理論により、前記第二の多相ク
ロックを、その相間隔を所定の間隔に保持したまま、全
体として高精度に高分解能で位相シフトすることができ
るという利点があり、前記第二の多相クロックを位相制
御された多相クロックとしてデータの記録・再生等に利
用することができる。
によれば、第一の遅延線からクロック信号を取り出し、
その取り出したクロック信号を、遅延バッファ列のうち
一の遅延バッファに入力し、前記一の遅延バッファとそ
れに続く前記遅延バッファ列内の遅延バッファとにより
第二の遅延線を動作させ、かかる第二の遅延線により前
記第一の多相クロックの相間隔と異なる均等な相間隔を
有する第二の多相クロックを生成するするので、第一の
多相クロックを構成する一のクロック信号と、第二の多
相クロックを構成する一のクロック信号とを位相同期さ
せることができる。また、クロック信号を取り出す遅延
バッファと、入力する遅延バッファを選択するので、位
相同期させるクロック信号の組み合わせを切り替えるこ
とができる。したがって、本出願第２の発明のデジタル
位相制御方法によれば、上記本出願第１の発明のデジタ
ル位相制御方法と同様の理論により、前記第二の多相ク
ロックを、その相間隔を所定の間隔に保持したまま、全
体として高精度に高分解能で位相シフトすることができ
るという利点があり、前記第二の多相クロックを位相制
御された多相クロックとしてデータの記録・再生等に利
用することができる。
【００２１】なお、前記遅延線を構成する遅延バッファ
の数は、単相構成のバッファを使用する場合は多相クロ
ックの相数分が必要となるが、差動構成のバッファを使
用する場合は多相クロックの相数分は必要とならず、多
相クロックの相数の少なくとも半数分とすればよい。す
なわち、単相構成とする場合に比較して差動構成とすれ
ば、バッファ数を多相クロックの相数の半数分まで減ら
すことができる。
の数は、単相構成のバッファを使用する場合は多相クロ
ックの相数分が必要となるが、差動構成のバッファを使
用する場合は多相クロックの相数分は必要とならず、多
相クロックの相数の少なくとも半数分とすればよい。す
なわち、単相構成とする場合に比較して差動構成とすれ
ば、バッファ数を多相クロックの相数の半数分まで減ら
すことができる。
【００２２】また本出願第３の発明は、本出願第２の発
明のデジタル位相制御方法において、前記遅延バッファ
列を環状に構成することを特徴とする。
明のデジタル位相制御方法において、前記遅延バッファ
列を環状に構成することを特徴とする。
【００２３】本出願第３の発明のデジタル位相制御方法
によれば、遅延バッファ列を環状に構成するので、遅延
バッファ列には少なくとも第二の遅延線のバッファ数と
等しい数のバッファを構成すれば良いこととなり、その
結果、バッファ数の増加を防ぐことができるとともに、
第二の遅延線から第二の多相クロックを取り出すための
配線の増加を防ぐことができるという利点がある。
によれば、遅延バッファ列を環状に構成するので、遅延
バッファ列には少なくとも第二の遅延線のバッファ数と
等しい数のバッファを構成すれば良いこととなり、その
結果、バッファ数の増加を防ぐことができるとともに、
第二の遅延線から第二の多相クロックを取り出すための
配線の増加を防ぐことができるという利点がある。
【００２４】また本出願第４の発明は、本出願第２の発
明又は本出願第３の発明のデジタル位相制御方法におい
て、前記第一の遅延線及び前記第二の遅延線を遅延ロッ
クループにより帰還制御することを特徴とする。
明又は本出願第３の発明のデジタル位相制御方法におい
て、前記第一の遅延線及び前記第二の遅延線を遅延ロッ
クループにより帰還制御することを特徴とする。
【００２５】したがって本出願第４の発明のデジタル位
相制御方法によれば、遅延ロックループにより第一及び
第二の多相クロックの相間隔が固定され、位相制御の分
解能の均一性が確保されるとともに、位相制御された第
二の多相クロックの相間隔の均一性が確保されるという
利点がある。
相制御方法によれば、遅延ロックループにより第一及び
第二の多相クロックの相間隔が固定され、位相制御の分
解能の均一性が確保されるとともに、位相制御された第
二の多相クロックの相間隔の均一性が確保されるという
利点がある。
【００２６】以上の本発明のデジタル位相制御方法を実
現するデジタル位相制御回路を以下に開示する。
現するデジタル位相制御回路を以下に開示する。
【００２７】また本出願第５の発明は、ｍ段の遅延バッ
ファを連接してなり、遅延ロックループにより帰還制御
される第一の遅延線と、ｎ段（ｎ≠ｍ）以上の遅延バッ
ファを連接してなる遅延バッファ列と、クロック信号を
取り出す遅延バッファを前記ｍ段の遅延バッファから選
択する第一の選択回路と、前記クロック信号を入力する
一の遅延バッファを前記遅延バッファ列から選択する第
二の選択回路と、前記クロック信号が入力された一の遅
延バッファとそれに続く前記遅延バッファ列内の遅延バ
ッファとからなるｎ段の第二の遅延線と、前記第二の遅
延線を帰還制御する遅延ロックループとを備えるデジタ
ル位相制御回路である。
ファを連接してなり、遅延ロックループにより帰還制御
される第一の遅延線と、ｎ段（ｎ≠ｍ）以上の遅延バッ
ファを連接してなる遅延バッファ列と、クロック信号を
取り出す遅延バッファを前記ｍ段の遅延バッファから選
択する第一の選択回路と、前記クロック信号を入力する
一の遅延バッファを前記遅延バッファ列から選択する第
二の選択回路と、前記クロック信号が入力された一の遅
延バッファとそれに続く前記遅延バッファ列内の遅延バ
ッファとからなるｎ段の第二の遅延線と、前記第二の遅
延線を帰還制御する遅延ロックループとを備えるデジタ
ル位相制御回路である。
【００２８】また本出願第６の発明は、本出願第５の発
明のデジタル位相制御回路において、前記遅延バッファ
列が環状にされてなることを特徴とする。
明のデジタル位相制御回路において、前記遅延バッファ
列が環状にされてなることを特徴とする。
【００２９】また本出願第７の発明は、ｍ段の遅延バッ
ファからなり、遅延ロックループにより帰還制御される
第一の遅延線と、前記ｍ段の遅延バッファの各出力のう
ち一の出力を選択するよう構成された第一の選択回路
と、前記第一の選択回路の出力を受ける第二の選択回路
と、前記第二の選択回路に並列的に接続された複数個の
初段遅延バッファと、前記初段遅延バッファと特性の等
しい複数段の遅延バッファを環状に連接してなり、遅延
バッファ間に前記初段遅延バッファの出力が接続された
遅延バッファ列とを備え、前記第二の選択回路は、前記
第一の選択回路から受けた信号を入力する一の遅延バッ
ファを前記初段遅延バッファから選択するよう構成さ
れ、選択された初段遅延バッファとそれに続く前記遅延
バッファ列内の遅延バッファとにより構成されるｎ段
（ｎ≠ｍ）の遅延線を帰還制御する遅延ロックループを
備えることを特徴とするデジタル位相制御回路である。
ファからなり、遅延ロックループにより帰還制御される
第一の遅延線と、前記ｍ段の遅延バッファの各出力のう
ち一の出力を選択するよう構成された第一の選択回路
と、前記第一の選択回路の出力を受ける第二の選択回路
と、前記第二の選択回路に並列的に接続された複数個の
初段遅延バッファと、前記初段遅延バッファと特性の等
しい複数段の遅延バッファを環状に連接してなり、遅延
バッファ間に前記初段遅延バッファの出力が接続された
遅延バッファ列とを備え、前記第二の選択回路は、前記
第一の選択回路から受けた信号を入力する一の遅延バッ
ファを前記初段遅延バッファから選択するよう構成さ
れ、選択された初段遅延バッファとそれに続く前記遅延
バッファ列内の遅延バッファとにより構成されるｎ段
（ｎ≠ｍ）の遅延線を帰還制御する遅延ロックループを
備えることを特徴とするデジタル位相制御回路である。
【００３０】また本出願第８の発明は、本出願第５の発
明、本出願第６の発明又は本出願第７の発明のデジタル
位相制御回路において、前記遅延バッファが単相構成に
されてなることを特徴とする。
明、本出願第６の発明又は本出願第７の発明のデジタル
位相制御回路において、前記遅延バッファが単相構成に
されてなることを特徴とする。
【００３１】遅延バッファを単相構成にした場合、バッ
ファ数及び制御信号の数が増える傾向にあるものの、低
消費電力化、制御の単純化が図られるという利点があ
る。
ファ数及び制御信号の数が増える傾向にあるものの、低
消費電力化、制御の単純化が図られるという利点があ
る。
【００３２】また本出願第９の発明は、本出願第５の発
明、本出願第６の発明又は本出願第７の発明のデジタル
位相制御回路において、前記遅延バッファが差動構成に
されてなることを特徴とする。
明、本出願第６の発明又は本出願第７の発明のデジタル
位相制御回路において、前記遅延バッファが差動構成に
されてなることを特徴とする。
【００３３】遅延バッファを差動構成にした場合、制御
が複雑化する傾向にあるものの、バッファ数及び制御信
号の数が抑えられ、より良質なクロックが得られるとい
う利点がある。
が複雑化する傾向にあるものの、バッファ数及び制御信
号の数が抑えられ、より良質なクロックが得られるとい
う利点がある。
【００３４】また本出願第１０の発明は、本出願第５の
発明又は本出願第６の発明のデジタル位相制御回路にお
いて、前記遅延バッファが差動構成にされ、前記第一の
遅延線から取り出した差動信号の反転と非反転とを切り
替える切換回路を備えることを特徴とする。
発明又は本出願第６の発明のデジタル位相制御回路にお
いて、前記遅延バッファが差動構成にされ、前記第一の
遅延線から取り出した差動信号の反転と非反転とを切り
替える切換回路を備えることを特徴とする。
【００３５】また本出願第１１の発明は、本出願第７の
発明のデジタル位相制御回路において、前記遅延バッフ
ァ及び前記初段遅延バッファが差動構成にされ、前記初
段遅延バッファに入力する差動信号の反転と非反転とを
切り替える切換回路を備えることを特徴とする。
発明のデジタル位相制御回路において、前記遅延バッフ
ァ及び前記初段遅延バッファが差動構成にされ、前記初
段遅延バッファに入力する差動信号の反転と非反転とを
切り替える切換回路を備えることを特徴とする。
【００３６】また本出願第１２の発明は、複数段の遅延
バッファが環状に連接されてなる遅延バッファ列を備
え、前記遅延バッファ又は前記遅延バッファと他の遅延
バッファとにより遅延線を構成する遅延ロックループで
ある。
バッファが環状に連接されてなる遅延バッファ列を備
え、前記遅延バッファ又は前記遅延バッファと他の遅延
バッファとにより遅延線を構成する遅延ロックループで
ある。
【００３７】また本出願第１３の発明は、複数段の遅延
バッファが環状に連接されてなる遅延バッファ列を備
え、前記遅延バッファ列内で位置的に循環する一定段数
の遅延線を動作させ、前記遅延線の入力信号と出力信号
との位相差を検出して前記遅延線を構成する遅延バッフ
ァを帰還制御する遅延ロックループである。
バッファが環状に連接されてなる遅延バッファ列を備
え、前記遅延バッファ列内で位置的に循環する一定段数
の遅延線を動作させ、前記遅延線の入力信号と出力信号
との位相差を検出して前記遅延線を構成する遅延バッフ
ァを帰還制御する遅延ロックループである。
【００３８】また本出願第１４の発明は、複数段の遅延
バッファを環状に連接してなる遅延バッファ列と、前記
遅延バッファのうち最初にクロック信号が入力される一
の遅延バッファを選択する選択回路とを備え、前記クロ
ック信号が入力される遅延バッファとそれに続く前記遅
延バッファ列内の遅延バッファを含んだ一定段数の遅延
線を帰還制御することを特徴とする遅延ロックループで
ある。
バッファを環状に連接してなる遅延バッファ列と、前記
遅延バッファのうち最初にクロック信号が入力される一
の遅延バッファを選択する選択回路とを備え、前記クロ
ック信号が入力される遅延バッファとそれに続く前記遅
延バッファ列内の遅延バッファを含んだ一定段数の遅延
線を帰還制御することを特徴とする遅延ロックループで
ある。
【００３９】また本出願第１５の発明は、本出願第１２
の発明、本出願第１３の発明又は本出願第１４の発明の
遅延ロックループにおいて、遅延バッファ列内の信号の
伝搬を遮断する手段を備えることを特徴とする。
の発明、本出願第１３の発明又は本出願第１４の発明の
遅延ロックループにおいて、遅延バッファ列内の信号の
伝搬を遮断する手段を備えることを特徴とする。
【００４０】また本出願第１６の発明は、本出願第１２
の発明、本出願第１３の発明、本出願第１４の発明又は
本出願第１５の発明の遅延ロックループを備えるデジタ
ル位相制御回路である。
の発明、本出願第１３の発明、本出願第１４の発明又は
本出願第１５の発明の遅延ロックループを備えるデジタ
ル位相制御回路である。
【００４１】
【発明の実施の形態】以下に本発明の一実施の形態のデ
ジタル位相制御方法及びデジタル位相制御回路につき図
面を参照して説明する。以下は本発明の一実施形態であ
って本発明を限定するものではない。
ジタル位相制御方法及びデジタル位相制御回路につき図
面を参照して説明する。以下は本発明の一実施形態であ
って本発明を限定するものではない。
【００４２】実施の形態１ まず、図１及び図２を参照して、本発明の実施の形態１
のデジタル位相制御方法及びデジタル位相制御回路につ
き説明する。図１は、本発明の実施の形態１における要
部回路図及び動作説明図である。図２は、本発明の実施
の形態１又は実施の形態２におけるクロックエッジの位
置関係を示す模式的波形図である。
のデジタル位相制御方法及びデジタル位相制御回路につ
き説明する。図１は、本発明の実施の形態１における要
部回路図及び動作説明図である。図２は、本発明の実施
の形態１又は実施の形態２におけるクロックエッジの位
置関係を示す模式的波形図である。
【００４３】図１に示すように、３段の特性の等しい遅
延バッファａ１〜ａ３を連接してなり、図示しない遅延
ロックループにより帰還制御される第一の遅延線１１
と、７段の特性の等しい遅延バッファｂ１〜ｂ７を連接
してなる遅延バッファ列１２とを構成する。
延バッファａ１〜ａ３を連接してなり、図示しない遅延
ロックループにより帰還制御される第一の遅延線１１
と、７段の特性の等しい遅延バッファｂ１〜ｂ７を連接
してなる遅延バッファ列１２とを構成する。
【００４４】第一の遅延線１１は、遅延バッファａ１に
リファレンスクロックref.CLKを受ける。図示しない遅
延ロックループは、第一の遅延線１１の入力信号と３段
の遅延バッファａ１〜ａ３を通って総合遅延した出力信
号とを位相比較し第一の遅延線１１の入出力信号を位相
同期させ総合遅延がクロックの一周期になるように各遅
延バッファａ１〜ａ３に同一の制御電圧を与えて帰還制
御する。第一の遅延線１１の総合遅延時間が遅延ロック
ループによりクロックの一周期に固定されると、各遅延
バッファａ１〜ａ３は特性が等しいので、各遅延バッフ
ァａ１〜ａ３は周期の３分の１の伝搬遅延時間をもって
１２０°ずつ位相のずれたクロックを出力する。このよ
うにして第一の遅延線１１は、位相が固定され均等な相
間隔（１２０°）を有する３相の第一の多相クロックを
生成する。図１に示すように、これらの３相のクロック
を順にクロック、クロック、クロックとする。ク
ロックの位相を０°とすると、クロックの位相は１
２０°、クロックの位相は２４０°となる。
リファレンスクロックref.CLKを受ける。図示しない遅
延ロックループは、第一の遅延線１１の入力信号と３段
の遅延バッファａ１〜ａ３を通って総合遅延した出力信
号とを位相比較し第一の遅延線１１の入出力信号を位相
同期させ総合遅延がクロックの一周期になるように各遅
延バッファａ１〜ａ３に同一の制御電圧を与えて帰還制
御する。第一の遅延線１１の総合遅延時間が遅延ロック
ループによりクロックの一周期に固定されると、各遅延
バッファａ１〜ａ３は特性が等しいので、各遅延バッフ
ァａ１〜ａ３は周期の３分の１の伝搬遅延時間をもって
１２０°ずつ位相のずれたクロックを出力する。このよ
うにして第一の遅延線１１は、位相が固定され均等な相
間隔（１２０°）を有する３相の第一の多相クロックを
生成する。図１に示すように、これらの３相のクロック
を順にクロック、クロック、クロックとする。ク
ロックの位相を０°とすると、クロックの位相は１
２０°、クロックの位相は２４０°となる。
【００４５】遅延バッファ列１２は接点ａ、ｂ、ｃ又は
ｄにクロック、又はを受ける。クロック、又
はが直接入力された遅延バッファを初段として連続す
る４つの遅延バッファ（ｂ１〜ｂ４、ｂ２〜ｂ５、ｂ３
〜ｂ６又はｂ４〜ｂ７）は図示しない遅延ロックループ
により総合遅延がクロック一周期になるように帰還制御
される。その結果、連続する４つの遅延バッファ（ｂ１
〜ｂ４、ｂ２〜ｂ５、ｂ３〜ｂ６又はｂ４〜ｂ７）が第
二の遅延線を構成し、前記第一の多相クロック、、
の相間隔と異なる均等な相間隔（９０°）を有する第
二の多相クロックｃ１〜ｃ４を生成する。図１に示すよ
うに、遅延バッファｂ４の出力をクロックｃ１の供給先
へ配線し、遅延バッファｂ５の出力をクロックｃ２の供
給先へ配線し、遅延バッファｂ６の出力をクロックｃ３
の供給先へ配線する。そのように配線しないと、連続す
る４つの遅延バッファｂ２〜ｂ５が第二の遅延線を構成
したときには、クロックｃ１を供給することができず、
連続する４つの遅延バッファｂ３〜ｂ６が第二の遅延線
を構成したときには、クロックｃ１、ｃ２を供給するこ
とができず、連続する４つの遅延バッファｂ４〜ｂ７が
第二の遅延線を構成したときには、クロックｃ１、ｃ
２、ｃ３を供給することができないからである。すなわ
ち、クロックの供給を受け利用する側で、クロックｃ
１、ｃ２、ｃ３が欠落し、常に４相の多相クロックｃ１
〜ｃ４を受けることができないからである。第二の多相
クロックｃ１〜ｃ４は以下に説明するように全体として
位相がシフトされる。
ｄにクロック、又はを受ける。クロック、又
はが直接入力された遅延バッファを初段として連続す
る４つの遅延バッファ（ｂ１〜ｂ４、ｂ２〜ｂ５、ｂ３
〜ｂ６又はｂ４〜ｂ７）は図示しない遅延ロックループ
により総合遅延がクロック一周期になるように帰還制御
される。その結果、連続する４つの遅延バッファ（ｂ１
〜ｂ４、ｂ２〜ｂ５、ｂ３〜ｂ６又はｂ４〜ｂ７）が第
二の遅延線を構成し、前記第一の多相クロック、、
の相間隔と異なる均等な相間隔（９０°）を有する第
二の多相クロックｃ１〜ｃ４を生成する。図１に示すよ
うに、遅延バッファｂ４の出力をクロックｃ１の供給先
へ配線し、遅延バッファｂ５の出力をクロックｃ２の供
給先へ配線し、遅延バッファｂ６の出力をクロックｃ３
の供給先へ配線する。そのように配線しないと、連続す
る４つの遅延バッファｂ２〜ｂ５が第二の遅延線を構成
したときには、クロックｃ１を供給することができず、
連続する４つの遅延バッファｂ３〜ｂ６が第二の遅延線
を構成したときには、クロックｃ１、ｃ２を供給するこ
とができず、連続する４つの遅延バッファｂ４〜ｂ７が
第二の遅延線を構成したときには、クロックｃ１、ｃ
２、ｃ３を供給することができないからである。すなわ
ち、クロックの供給を受け利用する側で、クロックｃ
１、ｃ２、ｃ３が欠落し、常に４相の多相クロックｃ１
〜ｃ４を受けることができないからである。第二の多相
クロックｃ１〜ｃ４は以下に説明するように全体として
位相がシフトされる。
【００４６】本実施の形態では、クロック、クロック
及びクロックのうちから一のクロックを選択して、
遅延バッファ列１２の接点ａ、ｂ、ｃ又はｄに入力す
る。第二の多相クロックｃ１〜ｃ４をその相間隔を９０
°に保ったまま全体として０°〜３６０°すなわち一周
期分位相シフトするためには、３×４で１２通りの組み
合わせが必要である。このとき、位相制御の分解能は３
６０°／１２＝３０°となる。
及びクロックのうちから一のクロックを選択して、
遅延バッファ列１２の接点ａ、ｂ、ｃ又はｄに入力す
る。第二の多相クロックｃ１〜ｃ４をその相間隔を９０
°に保ったまま全体として０°〜３６０°すなわち一周
期分位相シフトするためには、３×４で１２通りの組み
合わせが必要である。このとき、位相制御の分解能は３
６０°／１２＝３０°となる。
【００４７】クロックを接点ａに入力した同期状態
〈１１〉では、クロックとクロックｃ１が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に０
°、９０°、１８０°、２７０°となる。クロックを
接点ａに入力した同期状態〈１２〉では、クロックと
クロックｃ１が位相同期し、クロックｃ１、ｃ２、ｃ
３、ｃ４の位相は順に１２０°、２１０°、３００°、
３０°となる。クロックを接点ａに入力した同期状態
〈１３〉では、クロックとクロックｃ１が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２４
０°、３３０°、６０°、１５０°となる。
〈１１〉では、クロックとクロックｃ１が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に０
°、９０°、１８０°、２７０°となる。クロックを
接点ａに入力した同期状態〈１２〉では、クロックと
クロックｃ１が位相同期し、クロックｃ１、ｃ２、ｃ
３、ｃ４の位相は順に１２０°、２１０°、３００°、
３０°となる。クロックを接点ａに入力した同期状態
〈１３〉では、クロックとクロックｃ１が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２４
０°、３３０°、６０°、１５０°となる。
【００４８】クロックを接点ｂに入力した同期状態
〈２１〉では、クロックとクロックｃ２が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２７
０°、０°、９０°、１８０°となる。クロックを接
点ｂに入力した同期状態〈２２〉では、クロックとク
ロックｃ２が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に３０°、１２０°、２１０°、３００
°となる。クロックを接点ｂに入力した同期状態〈２
３〉では、クロックとクロックｃ２が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１５０°、
２４０°、３３０°、６０°となる。
〈２１〉では、クロックとクロックｃ２が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２７
０°、０°、９０°、１８０°となる。クロックを接
点ｂに入力した同期状態〈２２〉では、クロックとク
ロックｃ２が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に３０°、１２０°、２１０°、３００
°となる。クロックを接点ｂに入力した同期状態〈２
３〉では、クロックとクロックｃ２が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１５０°、
２４０°、３３０°、６０°となる。
【００４９】クロックを接点ｃに入力した同期状態
〈３１〉では、クロックとクロックｃ３が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１８
０°、２７０°、０°、９０°となる。クロックを接
点ｃに入力した同期状態〈３２〉では、クロックとク
ロックｃ３が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に３００°、３０°、１２０°、２１０
°となる。クロックを接点ｃに入力した同期状態〈３
３〉では、クロックとクロックｃ３が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に６０°、１
５０°、２４０°、３３０°となる。
〈３１〉では、クロックとクロックｃ３が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１８
０°、２７０°、０°、９０°となる。クロックを接
点ｃに入力した同期状態〈３２〉では、クロックとク
ロックｃ３が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に３００°、３０°、１２０°、２１０
°となる。クロックを接点ｃに入力した同期状態〈３
３〉では、クロックとクロックｃ３が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に６０°、１
５０°、２４０°、３３０°となる。
【００５０】クロックを接点ｄに入力した同期状態
〈４１〉では、クロックとクロックｃ４が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に９０
°、１８０°、２７０°、０°となる。クロックを接
点ｄに入力した同期状態〈４２〉では、クロックとク
ロックｃ４が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に２１０°、３００°、３０°、１２０
°となる。クロックを接点ｄに入力した同期状態〈４
３〉では、クロックとクロックｃ４が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に３３０°、
６０°、１５０°、２４０°となる。
〈４１〉では、クロックとクロックｃ４が位相同期
し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に９０
°、１８０°、２７０°、０°となる。クロックを接
点ｄに入力した同期状態〈４２〉では、クロックとク
ロックｃ４が位相同期し、クロックｃ１、ｃ２、ｃ３、
ｃ４の位相は順に２１０°、３００°、３０°、１２０
°となる。クロックを接点ｄに入力した同期状態〈４
３〉では、クロックとクロックｃ４が位相同期し、ク
ロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に３３０°、
６０°、１５０°、２４０°となる。
【００５１】以上のように、位相同期させるクロック信
号の組み合わせを切り替えることにより、多相クロック
ｃ１〜ｃ４の位相をシフトする。
号の組み合わせを切り替えることにより、多相クロック
ｃ１〜ｃ４の位相をシフトする。
【００５２】同期状態〈１１〉→同期状態〈２２〉→同
期状態〈３３〉→同期状態〈４１〉→同期状態〈１２〉
→同期状態〈２３〉→同期状態〈３１〉→同期状態〈４
２〉→同期状態〈１３〉→同期状態〈２１〉→同期状態
〈３２〉→同期状態〈４３〉の順で又は逆順で切り替え
る、言い換えれば、第一の多相クロックについてはクロ
ック→→のサイクルで、第二の多相クロックにつ
いてはクロックｃ１→ｃ２→ｃ３→ｃ４のサイクルで位
相同期させるクロック信号の組み合わせを切り替えるこ
とにより、３０°ずつ連続的に４相の第二の多相クロッ
クｃ１〜ｃ４の位相をシフトすることができる。また、
任意の同期状態に切り替えることにより、３０°を分解
能として位相をシフトすることができる。その様子を図
２を参照して確認することができる。例えば同期状態
〈１１〉に注目すると、同期状態〈１１〉では、クロッ
クのエッジとクロックｃ１のエッジとが同一位相にあ
る。また、同期状態〈１１〉では、クロックのエッジ
とクロックｃ２のエッジとには３０°の位相差がある。
これは、３相の多相クロック〜の相間隔が１２０°
であり、４相の多相クロックｃ１〜ｃ４の相間隔が９０
°であるためである。一方、同期状態〈２２〉では、ク
ロックのエッジとクロックｃ２のエッジとが同一位相
にある。したがって、同期状態〈１１〉から同期状態
〈２２〉へ切り替えると、多相クロックｃ１〜ｃ４の位
相が図上右に３０°シフトする（３０°遅れる）ことと
なる。これが本発明の原理である。このことからも分解
能が３０°になることがわかる。
期状態〈３３〉→同期状態〈４１〉→同期状態〈１２〉
→同期状態〈２３〉→同期状態〈３１〉→同期状態〈４
２〉→同期状態〈１３〉→同期状態〈２１〉→同期状態
〈３２〉→同期状態〈４３〉の順で又は逆順で切り替え
る、言い換えれば、第一の多相クロックについてはクロ
ック→→のサイクルで、第二の多相クロックにつ
いてはクロックｃ１→ｃ２→ｃ３→ｃ４のサイクルで位
相同期させるクロック信号の組み合わせを切り替えるこ
とにより、３０°ずつ連続的に４相の第二の多相クロッ
クｃ１〜ｃ４の位相をシフトすることができる。また、
任意の同期状態に切り替えることにより、３０°を分解
能として位相をシフトすることができる。その様子を図
２を参照して確認することができる。例えば同期状態
〈１１〉に注目すると、同期状態〈１１〉では、クロッ
クのエッジとクロックｃ１のエッジとが同一位相にあ
る。また、同期状態〈１１〉では、クロックのエッジ
とクロックｃ２のエッジとには３０°の位相差がある。
これは、３相の多相クロック〜の相間隔が１２０°
であり、４相の多相クロックｃ１〜ｃ４の相間隔が９０
°であるためである。一方、同期状態〈２２〉では、ク
ロックのエッジとクロックｃ２のエッジとが同一位相
にある。したがって、同期状態〈１１〉から同期状態
〈２２〉へ切り替えると、多相クロックｃ１〜ｃ４の位
相が図上右に３０°シフトする（３０°遅れる）ことと
なる。これが本発明の原理である。このことからも分解
能が３０°になることがわかる。
【００５３】ここで注目すべきことは、第一の多相クロ
ックの相間隔が１２０°、第二の多相クロックの相間隔
が９０°であるにもかかわらず、１２０°及び９０°よ
りも小さい３０°とう分解能が達成されることである。
言い換えれば、３０°という分解能を得るために多相ク
ロックの相間隔を３０°まで挟ピッチにする必要がな
い。そのため、３０°という比較的小さい伝搬遅延時間
を有するバッファを構成する必要がなく、１２０°、９
０°という比較的大きい伝搬遅延時間を有するバッファ
を構成すれば足りるので、バッファの伝搬遅延時間より
も微少の分解能を容易に実現することができる。バッフ
ァの伝搬遅延時間を微少化する技術には時代により限界
があるため、バッファの伝搬遅延時間よりも微少の分解
能を実現する本発明の技術はその意味で貢献するところ
が大きい。以上の実施の形態１では理解の容易のため、
多相クロックの相数を３と４にしたが、さらに同一周波
数で相数の多い（相間隔の狭い）第一の多相クロックと
第二の多相クロックとを組み合わせることにより、分解
能も向上する。
ックの相間隔が１２０°、第二の多相クロックの相間隔
が９０°であるにもかかわらず、１２０°及び９０°よ
りも小さい３０°とう分解能が達成されることである。
言い換えれば、３０°という分解能を得るために多相ク
ロックの相間隔を３０°まで挟ピッチにする必要がな
い。そのため、３０°という比較的小さい伝搬遅延時間
を有するバッファを構成する必要がなく、１２０°、９
０°という比較的大きい伝搬遅延時間を有するバッファ
を構成すれば足りるので、バッファの伝搬遅延時間より
も微少の分解能を容易に実現することができる。バッフ
ァの伝搬遅延時間を微少化する技術には時代により限界
があるため、バッファの伝搬遅延時間よりも微少の分解
能を実現する本発明の技術はその意味で貢献するところ
が大きい。以上の実施の形態１では理解の容易のため、
多相クロックの相数を３と４にしたが、さらに同一周波
数で相数の多い（相間隔の狭い）第一の多相クロックと
第二の多相クロックとを組み合わせることにより、分解
能も向上する。
【００５４】実施の形態２ 次に本発明の図２及び図３を参照して、本発明の実施の
形態２のデジタル位相制御方法及びデジタル位相制御回
路につき説明する。図２は、本発明の実施の形態１又は
実施の形態２におけるクロックエッジの位置関係を示す
模式的波形図である。図３は、本発明の実施の形態２に
おける要部回路図及び動作説明図である。
形態２のデジタル位相制御方法及びデジタル位相制御回
路につき説明する。図２は、本発明の実施の形態１又は
実施の形態２におけるクロックエッジの位置関係を示す
模式的波形図である。図３は、本発明の実施の形態２に
おける要部回路図及び動作説明図である。
【００５５】実施の形態１では、４相の第二の多相クロ
ックｃ１〜ｃ４を生成するのに、７つの遅延バッファｂ
１〜ｂ７が必要であり、その上、クロックｃ１〜ｃ４を
取り出すために配線が複雑化する。本実施の形態では、
図３に示すように、４段の特性の等しい遅延バッファｂ
１〜ｂ４を環状に連接してなる遅延バッファ列１３を構
成する。その他の構成は実施の形態１とほぼ同様とす
る。これにより、バッファ数及び配線が削減でき、回路
の小規模化、消費電力の低減がさらに図られる。
ックｃ１〜ｃ４を生成するのに、７つの遅延バッファｂ
１〜ｂ７が必要であり、その上、クロックｃ１〜ｃ４を
取り出すために配線が複雑化する。本実施の形態では、
図３に示すように、４段の特性の等しい遅延バッファｂ
１〜ｂ４を環状に連接してなる遅延バッファ列１３を構
成する。その他の構成は実施の形態１とほぼ同様とす
る。これにより、バッファ数及び配線が削減でき、回路
の小規模化、消費電力の低減がさらに図られる。
【００５６】実施の形態１と同様に、遅延バッファ列１
３は接点ａ、ｂ、ｃ又はｄにクロック、又はを受
ける。クロック、又はが入力された遅延バッファ
を初段として連続する４つの遅延バッファは第二の遅延
線を構成し、図示しない遅延ロックループにより総合遅
延がクロックの一周期になるように帰還制御される。す
なわち、接点ａにクロック、又はが入力された場
合には、遅延バッファｂ１（初段）→遅延バッファｂ２
→遅延バッファｂ３→遅延バッファｂ４（最終段）の順
でクロックを伝搬させ、遅延バッファｂ４から遅延バッ
ファｂ１へのクロックの伝搬は遮断して阻止する（図３
にはこの場合を示した。）。それとともに、第二の遅延
線ｂ１→ｂ２→ｂ３→ｂ４を図示しない遅延ロックルー
プにより帰還制御する。同様に、接点ｂにクロック、
又はが入力された場合には、遅延バッファｂ２（初
段）→遅延バッファｂ３→遅延バッファｂ４→遅延バッ
ファｂ１（最終段）の順でクロックを伝搬させ、遅延バ
ッファｂ１から遅延バッファｂ２へのクロックの伝搬は
遮断して阻止する。それとともに、第二の遅延線ｂ２→
ｂ３→ｂ４→ｂ１を図示しない遅延ロックループにより
帰還制御する。同様にして、接点ｃ、ｄが選択された場
合はそれぞれ、第二の遅延線ｂ３→ｂ４→ｂ１→ｂ２、
第二の遅延線ｂ４→ｂ１→ｂ２→ｂ３を構成し、図示し
ない遅延ロックループにより帰還制御する。その結果、
実施の形態１と同様に、第二の遅延線を構成し、前記第
一の多相クロック、、の相間隔と異なる均等な相
間隔（９０°）を有する第二の多相クロックｃ１〜ｃ４
を生成する。実施の形態１と同様にクロック、クロッ
ク及びクロックのうちから一のクロックを選択し
て、遅延バッファ列１３の接点ａ、ｂ、ｃ又はｄに入力
し、位相同期させるクロック信号の組み合わせを切り替
えることにより、多相クロックｃ１〜ｃ４の位相をシフ
トする。図３及び図２に示すように３×４で１２通りの
同期状態をつくり、多相クロックｃ１〜ｃ４を、その相
間隔を９０°に保持したまま全体として３０°の分解能
で位相シフトすることができる。
３は接点ａ、ｂ、ｃ又はｄにクロック、又はを受
ける。クロック、又はが入力された遅延バッファ
を初段として連続する４つの遅延バッファは第二の遅延
線を構成し、図示しない遅延ロックループにより総合遅
延がクロックの一周期になるように帰還制御される。す
なわち、接点ａにクロック、又はが入力された場
合には、遅延バッファｂ１（初段）→遅延バッファｂ２
→遅延バッファｂ３→遅延バッファｂ４（最終段）の順
でクロックを伝搬させ、遅延バッファｂ４から遅延バッ
ファｂ１へのクロックの伝搬は遮断して阻止する（図３
にはこの場合を示した。）。それとともに、第二の遅延
線ｂ１→ｂ２→ｂ３→ｂ４を図示しない遅延ロックルー
プにより帰還制御する。同様に、接点ｂにクロック、
又はが入力された場合には、遅延バッファｂ２（初
段）→遅延バッファｂ３→遅延バッファｂ４→遅延バッ
ファｂ１（最終段）の順でクロックを伝搬させ、遅延バ
ッファｂ１から遅延バッファｂ２へのクロックの伝搬は
遮断して阻止する。それとともに、第二の遅延線ｂ２→
ｂ３→ｂ４→ｂ１を図示しない遅延ロックループにより
帰還制御する。同様にして、接点ｃ、ｄが選択された場
合はそれぞれ、第二の遅延線ｂ３→ｂ４→ｂ１→ｂ２、
第二の遅延線ｂ４→ｂ１→ｂ２→ｂ３を構成し、図示し
ない遅延ロックループにより帰還制御する。その結果、
実施の形態１と同様に、第二の遅延線を構成し、前記第
一の多相クロック、、の相間隔と異なる均等な相
間隔（９０°）を有する第二の多相クロックｃ１〜ｃ４
を生成する。実施の形態１と同様にクロック、クロッ
ク及びクロックのうちから一のクロックを選択し
て、遅延バッファ列１３の接点ａ、ｂ、ｃ又はｄに入力
し、位相同期させるクロック信号の組み合わせを切り替
えることにより、多相クロックｃ１〜ｃ４の位相をシフ
トする。図３及び図２に示すように３×４で１２通りの
同期状態をつくり、多相クロックｃ１〜ｃ４を、その相
間隔を９０°に保持したまま全体として３０°の分解能
で位相シフトすることができる。
【００５７】実施の形態３ 次に図４を参照して、本発明の実施の形態３のデジタル
位相制御方法につき説明する。図４は、本発明の実施の
形態３におけるクロックエッジの位置関係を示す模式的
波形図であり、（ａ）は３１２．５ＭＨｚのクロックの
波形図、（ｂ）は１４相の多相クロックの立ち上がりエ
ッジを描いた波形図、（ｃ）は１６相の多相クロックの
立ち上がりエッジを描いた波形図である。
位相制御方法につき説明する。図４は、本発明の実施の
形態３におけるクロックエッジの位置関係を示す模式的
波形図であり、（ａ）は３１２．５ＭＨｚのクロックの
波形図、（ｂ）は１４相の多相クロックの立ち上がりエ
ッジを描いた波形図、（ｃ）は１６相の多相クロックの
立ち上がりエッジを描いた波形図である。
【００５８】本実施の形態においては、３１２．５ＭＨ
ｚ（周期３２００ｐｓ）のクロック信号が１６相に展開
された多相クロックを、２８．６ｐｓの分解能で位相制
御する場合を例にして説明する。図４（ａ）に示すのが
３１２．５ＭＨｚのクロック波形である。図４（ａ）に
示す３１２．５ＭＨｚのクロックを、図４（ｂ）に示す
ように均等な相間隔で１４相に展開した第一の多相クロ
ックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂと、図４（ａ）に示す
３１２．５ＭＨｚのクロックを、図４（ｃ）に示すよう
に均等な相間隔で１６相に展開した第二の多相クロック
ｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂとを用いる。したがって、
第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの相間
隔は３２００ｐｓ／１４≒２２８．６ｐｓであり、第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔は
３２００ｐｓ／１６＝２００ｐｓである。クロックｄｍ
とクロックｄｍＢ、クロックｅｎとクロックｅｎＢは波
形を反転した（位相を半周期ずらした）関係にある（但
し、ｍ＝１〜７、ｎ＝１〜８）。
ｚ（周期３２００ｐｓ）のクロック信号が１６相に展開
された多相クロックを、２８．６ｐｓの分解能で位相制
御する場合を例にして説明する。図４（ａ）に示すのが
３１２．５ＭＨｚのクロック波形である。図４（ａ）に
示す３１２．５ＭＨｚのクロックを、図４（ｂ）に示す
ように均等な相間隔で１４相に展開した第一の多相クロ
ックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂと、図４（ａ）に示す
３１２．５ＭＨｚのクロックを、図４（ｃ）に示すよう
に均等な相間隔で１６相に展開した第二の多相クロック
ｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂとを用いる。したがって、
第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの相間
隔は３２００ｐｓ／１４≒２２８．６ｐｓであり、第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔は
３２００ｐｓ／１６＝２００ｐｓである。クロックｄｍ
とクロックｄｍＢ、クロックｅｎとクロックｅｎＢは波
形を反転した（位相を半周期ずらした）関係にある（但
し、ｍ＝１〜７、ｎ＝１〜８）。
【００５９】上述の実施の形態１の説明からもわかるよ
うに、本実施の形態の場合は、１４×１６＝２２４通り
の同期状態を組み合わせることができる。しかし、１４
と１６とでは、最大公約数が２であるので、２２４通り
のうち同一の同期状態が２つずつ存在するので異なる同
期状態は２２４／２＝１１２通りとなる。これを図４を
参照して説明する。図４（ｂ）と図４（ｃ）の同期状態
〈００１〉、すなわち、クロックｄ１とクロックｅ１が
同期している状態に着目すると、半周期（１６００ｐ
ｓ）位相の遅れたクロックｄ１Ｂとクロックｅ１Ｂも同
期している。このように半周期毎に同期したクロックエ
ッジが現れる。クロックｄ１とクロックｅ１の組み合わ
せとクロックｄ１Ｂとクロックｅ１Ｂの組み合わせは同
じ同期状態である。
うに、本実施の形態の場合は、１４×１６＝２２４通り
の同期状態を組み合わせることができる。しかし、１４
と１６とでは、最大公約数が２であるので、２２４通り
のうち同一の同期状態が２つずつ存在するので異なる同
期状態は２２４／２＝１１２通りとなる。これを図４を
参照して説明する。図４（ｂ）と図４（ｃ）の同期状態
〈００１〉、すなわち、クロックｄ１とクロックｅ１が
同期している状態に着目すると、半周期（１６００ｐ
ｓ）位相の遅れたクロックｄ１Ｂとクロックｅ１Ｂも同
期している。このように半周期毎に同期したクロックエ
ッジが現れる。クロックｄ１とクロックｅ１の組み合わ
せとクロックｄ１Ｂとクロックｅ１Ｂの組み合わせは同
じ同期状態である。
【００６０】本実施の形態では１４相のクロックｄ１〜
ｄ７、ｄ１Ｂ〜ｄ７Ｂのうちの一クロックと１６相のク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂのうちの一クロック
とを組み合わせ（重複する組み合わせを除く）、（１４
×１６）／２＝１１２通りの同期状態を切り替えること
により３２００ｐｓ／１１２≒２８．６ｐｓの分解能で
１６相の第二の多相クロックを位相制御する。言い換え
れば、３２００ｐｓの周期を２８．６ｐｓの分解能で１
１２分割した位相制御を行う。分解能が２８．６ｐｓに
なることは、第一の多相クロックの相間隔２２８．６ｐ
ｓから第二の多相クロックの相間隔２００ｐｓを差し引
くと、２８．６ｐｓになることからも確認することがで
きる。
ｄ７、ｄ１Ｂ〜ｄ７Ｂのうちの一クロックと１６相のク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂのうちの一クロック
とを組み合わせ（重複する組み合わせを除く）、（１４
×１６）／２＝１１２通りの同期状態を切り替えること
により３２００ｐｓ／１１２≒２８．６ｐｓの分解能で
１６相の第二の多相クロックを位相制御する。言い換え
れば、３２００ｐｓの周期を２８．６ｐｓの分解能で１
１２分割した位相制御を行う。分解能が２８．６ｐｓに
なることは、第一の多相クロックの相間隔２２８．６ｐ
ｓから第二の多相クロックの相間隔２００ｐｓを差し引
くと、２８．６ｐｓになることからも確認することがで
きる。
【００６１】上述した実施の形態１の説明からもわかる
ように、本実施の形態の場合、第一の多相クロックにつ
いてはクロックｄ１→ｄ２→ｄ３→ｄ４→ｄ５→ｄ６→
ｄ７→ｄ１Ｂ→ｄ２Ｂ→ｄ３Ｂ→ｄ４Ｂ→ｄ５Ｂ→ｄ６
Ｂ→ｄ７Ｂのサイクルで、第二の多相クロックについて
はクロックｅ１→ｅ２→ｅ３→ｅ４→ｅ５→ｅ６→ｅ７
→ｅ８→ｅ１Ｂ→ｅ２Ｂ→ｅ３Ｂ→ｅ４Ｂ→ｅ５Ｂ→ｅ
６Ｂ→ｅ７Ｂ→ｅ８Ｂのサイクルで位相同期させるクロ
ック信号の組み合わせを切り替えることにより、２８．
６ｐｓずつ連続的に１６相の第二の多相クロックｅ１〜
ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保
持したままシフトすることができる。このようなサイク
ルにより組み合わされる１１２通りの同期状態を順に、
〈００１〉から〈１１２〉の番号を付与して説明する。
同期状態番号とクロックの組み合わせの一覧を表１に示
した。
ように、本実施の形態の場合、第一の多相クロックにつ
いてはクロックｄ１→ｄ２→ｄ３→ｄ４→ｄ５→ｄ６→
ｄ７→ｄ１Ｂ→ｄ２Ｂ→ｄ３Ｂ→ｄ４Ｂ→ｄ５Ｂ→ｄ６
Ｂ→ｄ７Ｂのサイクルで、第二の多相クロックについて
はクロックｅ１→ｅ２→ｅ３→ｅ４→ｅ５→ｅ６→ｅ７
→ｅ８→ｅ１Ｂ→ｅ２Ｂ→ｅ３Ｂ→ｅ４Ｂ→ｅ５Ｂ→ｅ
６Ｂ→ｅ７Ｂ→ｅ８Ｂのサイクルで位相同期させるクロ
ック信号の組み合わせを切り替えることにより、２８．
６ｐｓずつ連続的に１６相の第二の多相クロックｅ１〜
ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保
持したままシフトすることができる。このようなサイク
ルにより組み合わされる１１２通りの同期状態を順に、
〈００１〉から〈１１２〉の番号を付与して説明する。
同期状態番号とクロックの組み合わせの一覧を表１に示
した。
【００６２】
【表１】
【００６３】表１において、項目Ａは同期状態番号、項
目Ｂは第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂ
のうち同期させるクロックの参照符号、項目Ｃはそのク
ロックの位相、項目Ｄは第二の多相クロックｅ１〜ｅ
８、ｅ１Ｂ〜ｅ８Ｂのうち同期させるクロックの参照符
号、項目Ｅはそのクロックとクロックｅ１との位相差、
項目Ｆはクロックｅ１の位相である。表１の項目ＢとＤ
においてｄｍとｅｎの組み合わせは、ｄｍＢとｅｎＢの
組み合わせとしても同じであり、ｄｍＢとｅｎの組み合
わせは、ｄｍとｅｎＢの組み合わせとしても同じであ
り、ｄｍとｅｎＢの組み合わせは、ｄｍＢとｅｎの組み
合わせとしても同じである（但し、ｍ＝１〜７、ｎ＝１
〜８）。なぜなら、上述したように同時に同期する関係
にある組み合わせだからである。以下の説明において
は、同時に同期する２つの組み合わせのうち一方のみに
ついて述べ、他方を省略する。基準クロックはクロック
ｄ１とする。
目Ｂは第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂ
のうち同期させるクロックの参照符号、項目Ｃはそのク
ロックの位相、項目Ｄは第二の多相クロックｅ１〜ｅ
８、ｅ１Ｂ〜ｅ８Ｂのうち同期させるクロックの参照符
号、項目Ｅはそのクロックとクロックｅ１との位相差、
項目Ｆはクロックｅ１の位相である。表１の項目ＢとＤ
においてｄｍとｅｎの組み合わせは、ｄｍＢとｅｎＢの
組み合わせとしても同じであり、ｄｍＢとｅｎの組み合
わせは、ｄｍとｅｎＢの組み合わせとしても同じであ
り、ｄｍとｅｎＢの組み合わせは、ｄｍＢとｅｎの組み
合わせとしても同じである（但し、ｍ＝１〜７、ｎ＝１
〜８）。なぜなら、上述したように同時に同期する関係
にある組み合わせだからである。以下の説明において
は、同時に同期する２つの組み合わせのうち一方のみに
ついて述べ、他方を省略する。基準クロックはクロック
ｄ１とする。
【００６４】次に、各同期状態における第二の多相クロ
ックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を調べる。第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂは２００ｐ
ｓの相間隔を持っているのでクロックｅ１を代表として
その位相を調べる。クロックｅ１の位相が特定された場
合、クロックｅ２〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相は順に
２００ｐｓずつ加えた値である。第一の多相クロックｄ
１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂは２２８．６の相間隔を持っ
て位相が固定されている。クロックｄ１の位相を基準と
すると、表１にも示すようにクロックｄ１〜ｄ７、ｄ１
Ｂ〜ｄ７Ｂの位相は順に、ｄ１：０ｐｓ、ｄ２：２２
８．６ｐｓ、ｄ３：４５７．２ｐｓ、ｄ４：６８５．８
ｐｓ、ｄ５：９１４．４ｐｓ、ｄ６：１１４３ｐｓ、ｄ
７：１３７１．６ｐｓ、ｄ１Ｂ：１６００．２ｐｓ、ｄ
２Ｂ：１８２８．８ｐｓ、ｄ３Ｂ：２０５７．４ｐｓ、
ｄ４Ｂ：２２８６ｐｓ、ｄ５Ｂ：２５１４．６ｐｓ、ｄ
６Ｂ：２７４３．２ｐｓ、ｄ７Ｂ：２９７１．８ｐｓで
ある。同期状態〈００１〉においては、クロックｄ１と
クロックｅ１が同期しているのでクロックｅ１の位相は
０ｐｓである。同期状態〈００２〉においては、クロッ
クｄ２とクロックｅ２が同期しているので、クロックｄ
２の位相２２８．６ｐｓからクロックｅ２とクロックｅ
１との位相差２００ｐｓを差し引いて、クロックｅ１の
位相は２８．６ｐｓである。同様にして、同期状態〈０
０３〉〜〈１１２〉までクロックｅ１の位相が求まる。
なお、例えば同期状態〈０１５〉においては、クロック
ｄ１とクロックｅ７Ｂが同期しているので、クロックｄ
１の位相０ｐｓからクロックｅ７Ｂとクロックｅ１との
位相差２８００ｐｓを差し引いて、−２８００ｐｓとな
る。このように一周期内の数値範囲外の場合は、一周期
内の数値範囲（０≦ｘ＜３２００）に換算し、クロック
ｅ１の位相は４００ｐｓである。表１を参照するとわか
るようにクロックｅ１が２８．６ｐｓの分解能で位相シ
フトされている。このことは、１６相の第二の多相クロ
ックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが相間隔を２００ｐｓ
に保持したまま２８．６ｐｓの分解能で位相シフトされ
ることを示す。同期状態を〈００１〉→・・→〈１１
２〉→〈００１〉→・・の方向で順次切り替えることに
より１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位
相を２８．６ｐｓの分解能で遅らせることができる。反
対に、同期状態を〈００１〉→〈１１２〉→・・・→
〈００１〉→・・の方向で順次切り替えることにより１
６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２
８．６ｐｓの分解能で進めさせることができる。
ックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を調べる。第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂは２００ｐ
ｓの相間隔を持っているのでクロックｅ１を代表として
その位相を調べる。クロックｅ１の位相が特定された場
合、クロックｅ２〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相は順に
２００ｐｓずつ加えた値である。第一の多相クロックｄ
１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂは２２８．６の相間隔を持っ
て位相が固定されている。クロックｄ１の位相を基準と
すると、表１にも示すようにクロックｄ１〜ｄ７、ｄ１
Ｂ〜ｄ７Ｂの位相は順に、ｄ１：０ｐｓ、ｄ２：２２
８．６ｐｓ、ｄ３：４５７．２ｐｓ、ｄ４：６８５．８
ｐｓ、ｄ５：９１４．４ｐｓ、ｄ６：１１４３ｐｓ、ｄ
７：１３７１．６ｐｓ、ｄ１Ｂ：１６００．２ｐｓ、ｄ
２Ｂ：１８２８．８ｐｓ、ｄ３Ｂ：２０５７．４ｐｓ、
ｄ４Ｂ：２２８６ｐｓ、ｄ５Ｂ：２５１４．６ｐｓ、ｄ
６Ｂ：２７４３．２ｐｓ、ｄ７Ｂ：２９７１．８ｐｓで
ある。同期状態〈００１〉においては、クロックｄ１と
クロックｅ１が同期しているのでクロックｅ１の位相は
０ｐｓである。同期状態〈００２〉においては、クロッ
クｄ２とクロックｅ２が同期しているので、クロックｄ
２の位相２２８．６ｐｓからクロックｅ２とクロックｅ
１との位相差２００ｐｓを差し引いて、クロックｅ１の
位相は２８．６ｐｓである。同様にして、同期状態〈０
０３〉〜〈１１２〉までクロックｅ１の位相が求まる。
なお、例えば同期状態〈０１５〉においては、クロック
ｄ１とクロックｅ７Ｂが同期しているので、クロックｄ
１の位相０ｐｓからクロックｅ７Ｂとクロックｅ１との
位相差２８００ｐｓを差し引いて、−２８００ｐｓとな
る。このように一周期内の数値範囲外の場合は、一周期
内の数値範囲（０≦ｘ＜３２００）に換算し、クロック
ｅ１の位相は４００ｐｓである。表１を参照するとわか
るようにクロックｅ１が２８．６ｐｓの分解能で位相シ
フトされている。このことは、１６相の第二の多相クロ
ックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが相間隔を２００ｐｓ
に保持したまま２８．６ｐｓの分解能で位相シフトされ
ることを示す。同期状態を〈００１〉→・・→〈１１
２〉→〈００１〉→・・の方向で順次切り替えることに
より１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位
相を２８．６ｐｓの分解能で遅らせることができる。反
対に、同期状態を〈００１〉→〈１１２〉→・・・→
〈００１〉→・・の方向で順次切り替えることにより１
６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２
８．６ｐｓの分解能で進めさせることができる。
【００６５】図４（ｃ）には、同期状態〈００１〉から
〈０１４〉までを描いた。図４（ｃ）の各同期状態にお
いて同期しているクロックの符号に枠囲みを付した。同
期状態〈００２〉の場合は、表１を参照するとクロック
ｄ２とクロックｅ２とが位相同期するクロックの組み合
わせである。図４を参照するとクロックｄ２のエッジと
クロックｅ２のエッジとが同一位相にある。この場合、
クロックｅ３の位相はクロックｄ３の位相より２８．６
ｐｓ進んでいる。したがって、クロックｄ３とクロック
ｅ３を同期させる（同期状態〈００３〉にする）ことに
より、同期状態〈００２〉に対して１６相のクロックｅ
１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓ遅らせ
ることができる。また、同期状態〈００２〉の場合は、
図４を参照するとクロックｅ１の位相はクロックｄ１の
位相より２８．６ｐｓ遅れている。したがって、クロッ
クｄ１とクロックｅ１を同期させる（同期状態〈００
１〉にする）ことにより、同期状態〈００２〉に対して
１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を
２８．６ｐｓ進めさせることができる。その他のすべて
の同期状態においても以上のような位相シフトの原理が
成り立つ。
〈０１４〉までを描いた。図４（ｃ）の各同期状態にお
いて同期しているクロックの符号に枠囲みを付した。同
期状態〈００２〉の場合は、表１を参照するとクロック
ｄ２とクロックｅ２とが位相同期するクロックの組み合
わせである。図４を参照するとクロックｄ２のエッジと
クロックｅ２のエッジとが同一位相にある。この場合、
クロックｅ３の位相はクロックｄ３の位相より２８．６
ｐｓ進んでいる。したがって、クロックｄ３とクロック
ｅ３を同期させる（同期状態〈００３〉にする）ことに
より、同期状態〈００２〉に対して１６相のクロックｅ
１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓ遅らせ
ることができる。また、同期状態〈００２〉の場合は、
図４を参照するとクロックｅ１の位相はクロックｄ１の
位相より２８．６ｐｓ遅れている。したがって、クロッ
クｄ１とクロックｅ１を同期させる（同期状態〈００
１〉にする）ことにより、同期状態〈００２〉に対して
１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を
２８．６ｐｓ進めさせることができる。その他のすべて
の同期状態においても以上のような位相シフトの原理が
成り立つ。
【００６６】以上のように実施の形態３のデジタル位相
制御方法によれば、１６相の多相クロックをその相間隔
を２００ｐｓに保持したまま全体として２８．６ｐｓの
分解能で、進み方向にも遅れ方向にも無限に（サイクリ
ックに）位相シフト（位相制御）することができる。
制御方法によれば、１６相の多相クロックをその相間隔
を２００ｐｓに保持したまま全体として２８．６ｐｓの
分解能で、進み方向にも遅れ方向にも無限に（サイクリ
ックに）位相シフト（位相制御）することができる。
【００６７】実施の形態４ 次ぎ図５を参照し、上記実施の形態３のデジタル位相制
御方法を実現するデジタル位相制御回路の一実施形態を
実施の形態４として説明する。図５は本発明の実施の形
態４のデジタル位相制御回路の概略図である。本実施の
形態は、単相の回路構成により７相のクロックのうちの
一クロックと８相のクロックのうちの一クロックとを組
み合わせ、７×８＝５６通りの同期状態を切り替えるこ
とにより３２００ｐｓ／５６≒５７ｐｓの分解能で１６
相の多相クロックを位相制御する場合の一実施形態であ
る。７相の多相クロックと１６相の多相クロックを用い
れば、実施の形態３と同様に３２００ｐｓの周期を２
８．６ｐｓの分解能で１１２分割した位相制御を行うこ
とができる。しかし本実施の形態では、最小の分解能は
求めず１６相の多相クロックから一つ飛びに位相同期さ
せるクロックを選択することによって、１６相の多相ク
ロックを５７ｐｓの分解能で位相制御する場合を示す。
本発明の方法を利用する用途によっては１６相の多相ク
ロックを位相制御する場合に５７ｐｓ程度の分解能で十
分な場合もあるからである。
御方法を実現するデジタル位相制御回路の一実施形態を
実施の形態４として説明する。図５は本発明の実施の形
態４のデジタル位相制御回路の概略図である。本実施の
形態は、単相の回路構成により７相のクロックのうちの
一クロックと８相のクロックのうちの一クロックとを組
み合わせ、７×８＝５６通りの同期状態を切り替えるこ
とにより３２００ｐｓ／５６≒５７ｐｓの分解能で１６
相の多相クロックを位相制御する場合の一実施形態であ
る。７相の多相クロックと１６相の多相クロックを用い
れば、実施の形態３と同様に３２００ｐｓの周期を２
８．６ｐｓの分解能で１１２分割した位相制御を行うこ
とができる。しかし本実施の形態では、最小の分解能は
求めず１６相の多相クロックから一つ飛びに位相同期さ
せるクロックを選択することによって、１６相の多相ク
ロックを５７ｐｓの分解能で位相制御する場合を示す。
本発明の方法を利用する用途によっては１６相の多相ク
ロックを位相制御する場合に５７ｐｓ程度の分解能で十
分な場合もあるからである。
【００６８】図５に示すように本実施の形態のデジタル
位相制御回路は、７段の単相の遅延バッファｆ１〜ｆ７
を連接してなり、図示しない遅延ロックループにより帰
還制御される第一の遅延線１４と、１６段の単相の遅延
バッファｇ１〜ｇ１６を環状に連接してなる遅延バッフ
ァ列１５と、クロック信号を取り出す一の遅延バッファ
を前記７段の遅延バッファｆ１〜ｆ７から選択する第一
の選択回路Ｓ９と、前記クロック信号を入力する一の遅
延バッファを前記遅延バッファ列１５内の８つの遅延バ
ッファｇ１、ｇ３、ｇ５、ｇ７、ｇ９、ｇ１１、ｇ１
３、ｇ１５の中から選択する第二の選択回路Ｓ１〜Ｓ８
と備える。第二の選択回路Ｓ１〜Ｓ８は順に、遅延バッ
ファｇ１−ｇ２間、ｇ３−ｇ４間、ｇ５−ｇ６間、ｇ７
−ｇ８間、ｇ９−ｇ１０間、ｇ１１−ｇ１２間、ｇ１３
−ｇ１４間、ｇ１５−ｇ１６間に挿入配置される。第二
の選択回路Ｓ１〜Ｓ８は微少の遅延時間を持っているの
で、遅延バッファｇ２−ｇ３間、ｇ４−ｇ５間、ｇ６−
ｇ７間、ｇ８−ｇ９間、ｇ１０−ｇ１１間、ｇ１２−ｇ
１３間、ｇ１４−ｇ１５間、ｇ１６−ｇ１間にも第二の
選択回路Ｓ１〜Ｓ８と同等の遅延特性のダミー回路４１
を挿入配置する。これにより、より均等な多相クロック
を生成することができる。
位相制御回路は、７段の単相の遅延バッファｆ１〜ｆ７
を連接してなり、図示しない遅延ロックループにより帰
還制御される第一の遅延線１４と、１６段の単相の遅延
バッファｇ１〜ｇ１６を環状に連接してなる遅延バッフ
ァ列１５と、クロック信号を取り出す一の遅延バッファ
を前記７段の遅延バッファｆ１〜ｆ７から選択する第一
の選択回路Ｓ９と、前記クロック信号を入力する一の遅
延バッファを前記遅延バッファ列１５内の８つの遅延バ
ッファｇ１、ｇ３、ｇ５、ｇ７、ｇ９、ｇ１１、ｇ１
３、ｇ１５の中から選択する第二の選択回路Ｓ１〜Ｓ８
と備える。第二の選択回路Ｓ１〜Ｓ８は順に、遅延バッ
ファｇ１−ｇ２間、ｇ３−ｇ４間、ｇ５−ｇ６間、ｇ７
−ｇ８間、ｇ９−ｇ１０間、ｇ１１−ｇ１２間、ｇ１３
−ｇ１４間、ｇ１５−ｇ１６間に挿入配置される。第二
の選択回路Ｓ１〜Ｓ８は微少の遅延時間を持っているの
で、遅延バッファｇ２−ｇ３間、ｇ４−ｇ５間、ｇ６−
ｇ７間、ｇ８−ｇ９間、ｇ１０−ｇ１１間、ｇ１２−ｇ
１３間、ｇ１４−ｇ１５間、ｇ１６−ｇ１間にも第二の
選択回路Ｓ１〜Ｓ８と同等の遅延特性のダミー回路４１
を挿入配置する。これにより、より均等な多相クロック
を生成することができる。
【００６９】第一の遅延線１４から出力される７相の第
一の多相クロックに 実施の形態３における第一の多相
クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうち位相が対応
するクロックと同一の参照符号を付することにする。す
なわち、第一の遅延線１４からは７相の第一の多相クロ
ックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂ
が出力される。また、遅延バッファ列１５から出力され
る１６相の第二の多相クロックは実施の形態３の１６相
の第二の多相クロックに対応するので同一の参照符号を
付する。すなわち、遅延バッファ列１５からは１６相の
第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが出力
される。
一の多相クロックに 実施の形態３における第一の多相
クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうち位相が対応
するクロックと同一の参照符号を付することにする。す
なわち、第一の遅延線１４からは７相の第一の多相クロ
ックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂ
が出力される。また、遅延バッファ列１５から出力され
る１６相の第二の多相クロックは実施の形態３の１６相
の第二の多相クロックに対応するので同一の参照符号を
付する。すなわち、遅延バッファ列１５からは１６相の
第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが出力
される。
【００７０】本実施の形態においては、表１における奇
数番号の同期状態〈００１〉、〈００３〉、〈００５〉
・・・〈１１１〉のみを利用する。表２に本実施の形態
における各同期状態の一覧を示した。
数番号の同期状態〈００１〉、〈００３〉、〈００５〉
・・・〈１１１〉のみを利用する。表２に本実施の形態
における各同期状態の一覧を示した。
【００７１】
【表２】
【００７２】表２の項目Ａ〜Ｆについては、表１の奇数
番号の同期状態のみを抜粋したものに等しい。項目Ｓ
（ｘ）は選択回路Ｓ１〜Ｓ８のうちｏｎになっている選
択回路の参照符号である。選択回路Ｓ１〜Ｓ８のうち一
の選択回路がｏｎになっている時には、残りの７つの選
択回路はｏｆｆになっている。すなわち、選択回路Ｓ１
〜Ｓ８の中で、同時にｏｎになっている選択回路は存在
しない。選択回路Ｓ１〜Ｓ８のうちｏｆｆになっている
選択回路は、表の上では省略する。リファレンスクロッ
クref.clkは、単相信号であり、外部のＰＬＬ（Phase L
ocked Loop：位相ロックループ）等により生成され供給
される。図示しない遅延ロックループは、位相比較器、
チャージポンプ、ローパスフィルタ等の構成要素を有
し、遅延バッファｆ１への入力クロック（＝リファレン
スクロックref.clk）と遅延バッファｆ７の出力クロッ
ク（＝クロックｄ６Ｂ）とを位相比較して位相差を検出
する。さらに、その位相差に基づき制御電圧を生成し、
それを各遅延バッファｆ１〜ｆ７に印加して第一の遅延
線１４の総合遅延時間がクロックの一周期（３２００ｐ
ｓ）になるように帰還制御する。これにより、各遅延バ
ッファｆ１〜ｆ７の伝搬遅延時間が３２００／７（ｐ
ｓ）に保たれ、７相の第一の多相クロックｄ１、ｄ３、
ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの相間隔が３２０
０／７（ｐｓ）に保たれる。項目Ｂのクロックｄ１、ｄ
３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの選択は、選
択回路Ｓ９が行う。選択回路Ｓ１はｏｎになると、選択
回路Ｓ９によって選択されている単相クロックを、遅延
バッファｇ２に入力するとともに、遅延バッファｇ１か
ら遅延バッファｇ２へのクロックの伝搬を遮断する。こ
の時、他の選択回路Ｓ２〜Ｓ８はｏｆｆになりクロック
の入出力を行わない。この選択回路Ｓ１〜Ｓ８の切り替
わりと同時に、図示しない遅延ロックループは、遅延バ
ッファｇ２を初段バッファとし遅延バッファｇ１を最終
段バッファとする１６段の第二の遅延線をその総合遅延
時間（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の
遅延時間を含む）がクロックの一周期（３２００ｐｓ）
になるように帰還制御する。選択回路Ｓ１〜Ｓ８及び８
つのダミー回路４１は微少ではあるが伝搬遅延時間を有
するので、厳密には、第二の遅延線は選択回路Ｓ１〜Ｓ
８及び８つのダミー回路４１と、遅延バッファｇ１〜ｇ
１６とからなり、図示しない遅延ロックループは、選択
回路Ｓ１への入力クロックと、遅延バッファｇ１の出力
クロックとを位相比較して制御する。この遅延ロックル
ープの帰還制御により、各遅延バッファｇ１〜ｇ１６の
伝搬遅延時間が３２００／１６（ｐｓ）に保たれ、１６
相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの
相間隔が３２００／１６（ｐｓ）に保たれる。選択回路
Ｓ２〜Ｓ８の動作及びそれに伴った図示しない遅延ロッ
クループの動作も同様である。以上のように選択回路Ｓ
１〜Ｓ８は遅延バッファ列内の信号の伝搬を遮断する手
段を兼ねている。
番号の同期状態のみを抜粋したものに等しい。項目Ｓ
（ｘ）は選択回路Ｓ１〜Ｓ８のうちｏｎになっている選
択回路の参照符号である。選択回路Ｓ１〜Ｓ８のうち一
の選択回路がｏｎになっている時には、残りの７つの選
択回路はｏｆｆになっている。すなわち、選択回路Ｓ１
〜Ｓ８の中で、同時にｏｎになっている選択回路は存在
しない。選択回路Ｓ１〜Ｓ８のうちｏｆｆになっている
選択回路は、表の上では省略する。リファレンスクロッ
クref.clkは、単相信号であり、外部のＰＬＬ（Phase L
ocked Loop：位相ロックループ）等により生成され供給
される。図示しない遅延ロックループは、位相比較器、
チャージポンプ、ローパスフィルタ等の構成要素を有
し、遅延バッファｆ１への入力クロック（＝リファレン
スクロックref.clk）と遅延バッファｆ７の出力クロッ
ク（＝クロックｄ６Ｂ）とを位相比較して位相差を検出
する。さらに、その位相差に基づき制御電圧を生成し、
それを各遅延バッファｆ１〜ｆ７に印加して第一の遅延
線１４の総合遅延時間がクロックの一周期（３２００ｐ
ｓ）になるように帰還制御する。これにより、各遅延バ
ッファｆ１〜ｆ７の伝搬遅延時間が３２００／７（ｐ
ｓ）に保たれ、７相の第一の多相クロックｄ１、ｄ３、
ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの相間隔が３２０
０／７（ｐｓ）に保たれる。項目Ｂのクロックｄ１、ｄ
３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの選択は、選
択回路Ｓ９が行う。選択回路Ｓ１はｏｎになると、選択
回路Ｓ９によって選択されている単相クロックを、遅延
バッファｇ２に入力するとともに、遅延バッファｇ１か
ら遅延バッファｇ２へのクロックの伝搬を遮断する。こ
の時、他の選択回路Ｓ２〜Ｓ８はｏｆｆになりクロック
の入出力を行わない。この選択回路Ｓ１〜Ｓ８の切り替
わりと同時に、図示しない遅延ロックループは、遅延バ
ッファｇ２を初段バッファとし遅延バッファｇ１を最終
段バッファとする１６段の第二の遅延線をその総合遅延
時間（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の
遅延時間を含む）がクロックの一周期（３２００ｐｓ）
になるように帰還制御する。選択回路Ｓ１〜Ｓ８及び８
つのダミー回路４１は微少ではあるが伝搬遅延時間を有
するので、厳密には、第二の遅延線は選択回路Ｓ１〜Ｓ
８及び８つのダミー回路４１と、遅延バッファｇ１〜ｇ
１６とからなり、図示しない遅延ロックループは、選択
回路Ｓ１への入力クロックと、遅延バッファｇ１の出力
クロックとを位相比較して制御する。この遅延ロックル
ープの帰還制御により、各遅延バッファｇ１〜ｇ１６の
伝搬遅延時間が３２００／１６（ｐｓ）に保たれ、１６
相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの
相間隔が３２００／１６（ｐｓ）に保たれる。選択回路
Ｓ２〜Ｓ８の動作及びそれに伴った図示しない遅延ロッ
クループの動作も同様である。以上のように選択回路Ｓ
１〜Ｓ８は遅延バッファ列内の信号の伝搬を遮断する手
段を兼ねている。
【００７３】例えば同期状態〈００１〉では、選択回路
Ｓ９においてクロックｄ１が選択され、選択回路Ｓ１が
ｏｎになりクロックｄ１を遅延バッファｇ２に入力する
とともに、遅延バッファｇ１から遅延バッファｇ２への
クロックの伝搬を遮断する。これによりクロックｄ１と
クロックｅ１の位相が同期する（但し、図上クロックｄ
１とクロックｅ１との間には選択回路Ｓ９が介在するの
で、厳密には、クロックｄ１とクロックｅ１とは、選択
回路Ｓ９の遅延時間分の位相差を持っている。）。この
とき、表２を参照するとクロックｅ１の位相は０ｐｓで
ある。この同期状態〈００１〉においては、図示しない
遅延ロックループは、遅延バッファｇ２を初段バッファ
とし遅延バッファｇ１を最終段バッファとする１６段の
第二の遅延線をその総合遅延時間（選択回路Ｓ１〜Ｓ８
及び８つのダミー回路４１の遅延時間を含む）がクロッ
クの一周期（３２００ｐｓ）になるように帰還制御す
る。
Ｓ９においてクロックｄ１が選択され、選択回路Ｓ１が
ｏｎになりクロックｄ１を遅延バッファｇ２に入力する
とともに、遅延バッファｇ１から遅延バッファｇ２への
クロックの伝搬を遮断する。これによりクロックｄ１と
クロックｅ１の位相が同期する（但し、図上クロックｄ
１とクロックｅ１との間には選択回路Ｓ９が介在するの
で、厳密には、クロックｄ１とクロックｅ１とは、選択
回路Ｓ９の遅延時間分の位相差を持っている。）。この
とき、表２を参照するとクロックｅ１の位相は０ｐｓで
ある。この同期状態〈００１〉においては、図示しない
遅延ロックループは、遅延バッファｇ２を初段バッファ
とし遅延バッファｇ１を最終段バッファとする１６段の
第二の遅延線をその総合遅延時間（選択回路Ｓ１〜Ｓ８
及び８つのダミー回路４１の遅延時間を含む）がクロッ
クの一周期（３２００ｐｓ）になるように帰還制御す
る。
【００７４】また、例えば同期状態〈０８７〉では、選
択回路Ｓ９においてクロックｄ３が選択され、選択回路
Ｓ４がｏｎになりクロックｄ３を遅延バッファｇ８に入
力するとともに、遅延バッファｇ７から遅延バッファｇ
８へのクロックの伝搬を遮断する。これによりクロック
ｄ３とクロックｅ７の位相が同期する（但し、図上クロ
ックｄ３とクロックｅ７との間には選択回路Ｓ９が介在
するので、厳密には、クロックｄ３とクロックｅ７と
は、選択回路Ｓ９の遅延時間分の位相差を持ってい
る。）。このとき、表２を参照するとクロックｅ１の位
相は２４５７．２ｐｓである。この同期状態〈０８７〉
において、図示しない遅延ロックループは遅延バッファ
ｇ８を初段バッファとし、遅延バッファｇ７を最終段バ
ッファとする１６段の第二の遅延線をその総合遅延時間
が（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の遅
延時間を含む）クロックの一周期（３２００ｐｓ）にな
るように帰還制御する。
択回路Ｓ９においてクロックｄ３が選択され、選択回路
Ｓ４がｏｎになりクロックｄ３を遅延バッファｇ８に入
力するとともに、遅延バッファｇ７から遅延バッファｇ
８へのクロックの伝搬を遮断する。これによりクロック
ｄ３とクロックｅ７の位相が同期する（但し、図上クロ
ックｄ３とクロックｅ７との間には選択回路Ｓ９が介在
するので、厳密には、クロックｄ３とクロックｅ７と
は、選択回路Ｓ９の遅延時間分の位相差を持ってい
る。）。このとき、表２を参照するとクロックｅ１の位
相は２４５７．２ｐｓである。この同期状態〈０８７〉
において、図示しない遅延ロックループは遅延バッファ
ｇ８を初段バッファとし、遅延バッファｇ７を最終段バ
ッファとする１６段の第二の遅延線をその総合遅延時間
が（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の遅
延時間を含む）クロックの一周期（３２００ｐｓ）にな
るように帰還制御する。
【００７５】以上のように、遅延バッファ列１５内で初
段及び最終段（その中間の段を含む）が位置的に循環す
る一定段数（本実施の形態においては１６段）の第二の
遅延線を動作させるのが、本発明の実施の形態４のデジ
タル位相制御回路及び遅延ロックループの特徴の一つで
ある。本実施の形態のデジタル位相制御回路によれば、
表２に示した〈００１〉〜〈１１１〉の５６の同期状態
をつくりだし、切り替えることができる。また、遅延ロ
ックループにより第一の多相クロック及び第二の多相ク
ロックの相間隔が精度良く等間隔に保持される。したが
て、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体と
して５７ｐｓの分解能で精度良く、進み方向にも遅れ方
向にも無限に（サイクリックに）位相シフト（位相制
御）することができる。以上のようにして、第一の多相
クロックの相間隔と第二の多相クロックの相間隔との差
分よりさらに短い長さ（位相）を分解能として第二の多
相クロックの位相をシフトすることができる。
段及び最終段（その中間の段を含む）が位置的に循環す
る一定段数（本実施の形態においては１６段）の第二の
遅延線を動作させるのが、本発明の実施の形態４のデジ
タル位相制御回路及び遅延ロックループの特徴の一つで
ある。本実施の形態のデジタル位相制御回路によれば、
表２に示した〈００１〉〜〈１１１〉の５６の同期状態
をつくりだし、切り替えることができる。また、遅延ロ
ックループにより第一の多相クロック及び第二の多相ク
ロックの相間隔が精度良く等間隔に保持される。したが
て、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体と
して５７ｐｓの分解能で精度良く、進み方向にも遅れ方
向にも無限に（サイクリックに）位相シフト（位相制
御）することができる。以上のようにして、第一の多相
クロックの相間隔と第二の多相クロックの相間隔との差
分よりさらに短い長さ（位相）を分解能として第二の多
相クロックの位相をシフトすることができる。
【００７６】なお、上述したように７相の多相クロック
と１６相の多相クロックを用いれば、実施の形態３と同
様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１
２分割した位相制御を行うことができる。その場合、以
上の実施の形態４の回路構成に対して、遅延バッファｇ
２−ｇ３間、ｇ４−ｇ５間、ｇ６−ｇ７間、ｇ８−ｇ９
間、ｇ１０−ｇ１１間、ｇ１２−ｇ１３間、ｇ１４−ｇ
１５間、ｇ１６−ｇ１間にも第二の選択回路を設ける。
そのようにすれば、１１２の同期状態をつくりだし、切
り替えることができるようになるので、実施の形態３と
同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１
１２分割した位相制御を行うことが可能である。但し、
７相の第一の多相クロックは、クロックｄ１、ｄ３、ｄ
５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂによって構成され、
クロックｄ２、ｄ４、ｄ６、ｄ１Ｂ、ｄ３Ｂ、ｄ５Ｂ、
ｄ７Ｂを有しないため、図６及び表３に示すような位相
制御を行う。
と１６相の多相クロックを用いれば、実施の形態３と同
様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１
２分割した位相制御を行うことができる。その場合、以
上の実施の形態４の回路構成に対して、遅延バッファｇ
２−ｇ３間、ｇ４−ｇ５間、ｇ６−ｇ７間、ｇ８−ｇ９
間、ｇ１０−ｇ１１間、ｇ１２−ｇ１３間、ｇ１４−ｇ
１５間、ｇ１６−ｇ１間にも第二の選択回路を設ける。
そのようにすれば、１１２の同期状態をつくりだし、切
り替えることができるようになるので、実施の形態３と
同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１
１２分割した位相制御を行うことが可能である。但し、
７相の第一の多相クロックは、クロックｄ１、ｄ３、ｄ
５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂによって構成され、
クロックｄ２、ｄ４、ｄ６、ｄ１Ｂ、ｄ３Ｂ、ｄ５Ｂ、
ｄ７Ｂを有しないため、図６及び表３に示すような位相
制御を行う。
【００７７】
【表３】
【００７８】すなわち、第一の多相クロックについては
クロックｄ１→ｄ２Ｂ→ｄ３→ｄ４Ｂ→ｄ５→ｄ６Ｂ→
ｄ７のサイクルで、第二の多相クロックについてはクロ
ックｅ１→ｅ２Ｂ→ｅ３→ｅ４Ｂ→ｅ５→ｅ６Ｂ→ｅ７
→ｅ８Ｂ→ｅ１Ｂ→ｅ２→ｅ３Ｂ→ｅ４→ｅ５Ｂ→ｅ６
→ｅ７Ｂ→ｅ８のサイクルで位相同期させるクロック信
号の組み合わせを切り替えることにより、２８．６ｐｓ
ずつ連続的に１６相の第二の多相クロックｅ１〜ｅ８、
ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保持した
ままシフトすることができる。以上のようにして、第一
の多相クロックの相間隔と第二の多相クロックの相間隔
との差分よりさらに短い長さ（位相）を分解能として第
二の多相クロックの位相をシフトすることができる。
クロックｄ１→ｄ２Ｂ→ｄ３→ｄ４Ｂ→ｄ５→ｄ６Ｂ→
ｄ７のサイクルで、第二の多相クロックについてはクロ
ックｅ１→ｅ２Ｂ→ｅ３→ｅ４Ｂ→ｅ５→ｅ６Ｂ→ｅ７
→ｅ８Ｂ→ｅ１Ｂ→ｅ２→ｅ３Ｂ→ｅ４→ｅ５Ｂ→ｅ６
→ｅ７Ｂ→ｅ８のサイクルで位相同期させるクロック信
号の組み合わせを切り替えることにより、２８．６ｐｓ
ずつ連続的に１６相の第二の多相クロックｅ１〜ｅ８、
ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保持した
ままシフトすることができる。以上のようにして、第一
の多相クロックの相間隔と第二の多相クロックの相間隔
との差分よりさらに短い長さ（位相）を分解能として第
二の多相クロックの位相をシフトすることができる。
【００７９】実施の形態５ 次ぎに、図７を参照し、上記実施の形態３のデジタル位
相制御方法を実現する他のデジタル位相制御回路の一実
施形態を実施の形態５として説明する。図７は本発明の
実施の形態５のデジタル位相制御回路の概略図である。
本実施の形態は実施の形態４とは異なり、差動の回路構
成により位相制御する場合の一実施形態であって、７対
の差動クロックのうちの一対の差動クロックと４対の差
動クロックのうちの一対の差動クロックとを相対的に反
転させた場合も含めて組み合わせ、７×４×２＝５６通
りの同期状態を切り替えることにより３２００ｐｓ／５
６≒５７ｐｓの分解能で１６相の多相クロックを位相制
御する場合の一実施形態である。
相制御方法を実現する他のデジタル位相制御回路の一実
施形態を実施の形態５として説明する。図７は本発明の
実施の形態５のデジタル位相制御回路の概略図である。
本実施の形態は実施の形態４とは異なり、差動の回路構
成により位相制御する場合の一実施形態であって、７対
の差動クロックのうちの一対の差動クロックと４対の差
動クロックのうちの一対の差動クロックとを相対的に反
転させた場合も含めて組み合わせ、７×４×２＝５６通
りの同期状態を切り替えることにより３２００ｐｓ／５
６≒５７ｐｓの分解能で１６相の多相クロックを位相制
御する場合の一実施形態である。
【００８０】図７に示すように本実施の形態のデジタル
位相制御回路は、７段の差動の遅延バッファｈ１〜ｈ７
を連接してなり、図示しない遅延ロックループにより帰
還制御される第一の遅延線１６と、８段の差動の遅延バ
ッファｋ１〜ｋ８を環状に連接してなる遅延バッファ列
１７と、クロック信号を取り出す一の遅延バッファを前
記７段の遅延バッファｈ１〜ｈ７から選択する第一の選
択回路ｗ６と、前記クロック信号を入力する一の遅延バ
ッファを前記遅延バッファ列１７内の４つの遅延バッフ
ァｋ２、ｋ４、ｋ６、ｋ８の中から選択する第二の選択
回路ｗ１〜ｗ４と、遅延バッファ列１７内の遅延バッフ
ァに入力する差動クロック信号の反転と非反転とを切り
替える切換回路ｗ５とを備える。第二の選択回路ｗ１〜
ｗ４は順に、遅延バッファｋ１−ｋ２間、ｋ３−ｋ４
間、ｋ５−ｋ６間、ｋ７−ｋ８間に挿入配置される。第
二の選択回路ｗ１〜ｗ４は微少の遅延時間を持っている
ので、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６
−ｋ７間、ｋ８−ｋ１間にも第二の選択回路ｗ１〜ｗ４
と同等のダミー回路４２を挿入配置する。これにより、
より均等な多相クロックを生成することができる。
位相制御回路は、７段の差動の遅延バッファｈ１〜ｈ７
を連接してなり、図示しない遅延ロックループにより帰
還制御される第一の遅延線１６と、８段の差動の遅延バ
ッファｋ１〜ｋ８を環状に連接してなる遅延バッファ列
１７と、クロック信号を取り出す一の遅延バッファを前
記７段の遅延バッファｈ１〜ｈ７から選択する第一の選
択回路ｗ６と、前記クロック信号を入力する一の遅延バ
ッファを前記遅延バッファ列１７内の４つの遅延バッフ
ァｋ２、ｋ４、ｋ６、ｋ８の中から選択する第二の選択
回路ｗ１〜ｗ４と、遅延バッファ列１７内の遅延バッフ
ァに入力する差動クロック信号の反転と非反転とを切り
替える切換回路ｗ５とを備える。第二の選択回路ｗ１〜
ｗ４は順に、遅延バッファｋ１−ｋ２間、ｋ３−ｋ４
間、ｋ５−ｋ６間、ｋ７−ｋ８間に挿入配置される。第
二の選択回路ｗ１〜ｗ４は微少の遅延時間を持っている
ので、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６
−ｋ７間、ｋ８−ｋ１間にも第二の選択回路ｗ１〜ｗ４
と同等のダミー回路４２を挿入配置する。これにより、
より均等な多相クロックを生成することができる。
【００８１】第一の遅延線１６から出力される１４相の
第一の多相クロックは実施の形態３の１４相の第一の多
相クロックに対応するので同一の参照符号を付する。す
なわち、第一の遅延線１６からは１４相の第一の多相ク
ロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力
される。また、遅延バッファ列１７から出力される１６
相の第二の多相クロックは実施の形態３の１６相の第二
の多相クロックに対応するので同一の参照符号を付す
る。すなわち、遅延バッファ列１７からは１６相の第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対と
して出力される。
第一の多相クロックは実施の形態３の１４相の第一の多
相クロックに対応するので同一の参照符号を付する。す
なわち、第一の遅延線１６からは１４相の第一の多相ク
ロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力
される。また、遅延バッファ列１７から出力される１６
相の第二の多相クロックは実施の形態３の１６相の第二
の多相クロックに対応するので同一の参照符号を付す
る。すなわち、遅延バッファ列１７からは１６相の第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対と
して出力される。
【００８２】本実施の形態においては、表１における奇
数番号の同期状態〈００１〉、〈００３〉、〈００５〉
・・・〈１１１〉のみを利用する。表４に本実施の形態
における各同期状態の一覧を示した。
数番号の同期状態〈００１〉、〈００３〉、〈００５〉
・・・〈１１１〉のみを利用する。表４に本実施の形態
における各同期状態の一覧を示した。
【００８３】
【表４】
【００８４】表４の項目Ａ〜Ｆについては、表１の奇数
番号の同期状態のみを抜粋したものに等しい。項目ｗ５
は切替回路ｗ５のｏｎ／ｏｆｆ状態を示す。項目ｗ
（ｘ）は選択回路ｗ１〜ｗ４のうちｏｎになっている選
択回路の参照符号である。選択回路ｗ１〜ｗ４のうち一
の選択回路がｏｎになっている時には、残りの３つの選
択回路はｏｆｆになっている。すなわち、選択回路ｗ１
〜ｗ４の中で、同時にｏｎになっている選択回路は存在
しない。選択回路ｗ１〜ｗ４のうちｏｆｆになっている
選択回路は、表の上では省略する。リファレンスクロッ
クref.clk１とリファレンスクロックref.clk２とは、互
いに半周期の位相差を有し、差動対を成す差動信号であ
り、外部のＰＬＬ（PhaseLocked Loop：位相ロックルー
プ）等により生成され供給される。遅延ロックループ
は、位相比較器、チャージポンプ、ローパスフィルタ等
の構成要素を有し、遅延バッファｈ１へ入力するリファ
レンスクロックref.clk１と遅延バッファｈ７から出力
するクロックｄ７Ｂとを位相比較して位相差を検出す
る。また、遅延バッファｈ１へ入力するリファレンスク
ロックref.clk２と遅延バッファｈ７から出力するクロ
ックｄ７とを位相比較して位相差を検出する。さらに、
それらの位相差に基づき制御電圧を生成し、それを各遅
延バッファｈ１〜ｈ７に印加して第一の遅延線１６の総
合遅延時間がックロックの半周期（１６００ｐｓ）にな
るように帰還制御する。これにより、各遅延バッファｈ
１〜ｈ７の伝搬遅延時間が１６００／７（ｐｓ）に保た
れ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜
ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。選
択回路ｗ６は、差動クロックｄ１−ｄ１Ｂ、ｄ２Ｂ−ｄ
２、ｄ３−ｄ３Ｂ、ｄ４Ｂ−ｄ４、ｄ５−ｄ５Ｂ、ｄ６
Ｂ−ｄ６、ｄ７−ｄ７Ｂの選択を行う。切換回路ｗ５は
ｏｎになると選択回路ｗ６によって選択されている差動
クロックを反転し、ｏｆｆになると反転せずにそのまま
通過させる。なお表記上、差動クロックｄｍ−ｄｍＢ
と、差動クロックｄｍＢ−ｄｍとは反転した関係にある
とする（ｍ＝１〜７）。切換回路ｗ５がｏｆｆで、差動
クロックが反転しない場合は、クロックｄ１、ｄ２Ｂ、
ｄ３、ｄ４Ｂ、ｄ５、ｄ６Ｂ、ｄ７が遅延バッファ列１
７の図上の上段側、すなわち、クロックｅ１〜ｅ８側に
入力し、クロックｄ１Ｂ、ｄ２，ｄ３Ｂ、ｄ４，ｄ５
Ｂ、ｄ６、ｄ７Ｂが遅延バッファ列１７の図上の下段
側、すなわち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。
選択回路ｗ１はｏｎになると、選択回路ｗ６によって選
択され、切換回路ｗ５を通過した差動クロックを、遅延
バッファｋ２に入力するとともに、遅延バッファｋ１か
ら遅延バッファｋ２へのクロックの伝搬を遮断する。こ
の時、他の選択回路ｗ２〜ｗ４はｏｆｆになりクロック
の入出力を行わない。この選択回路ｗ１〜ｗ４の切り替
わりと同時に、図示しない遅延ロックループは、遅延バ
ッファｋ２を初段バッファとし遅延バッファｋ１を最終
段バッファとする８段の第二の遅延線をその総合遅延時
間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅
延時間を含む）がクロックの半周期（１６００ｐｓ）に
なるように帰還制御する。選択回路ｗ１〜ｗ４及び４つ
のダミー回路４２は微少ではあるが伝搬遅延時間を有す
るので、厳密には、第二の遅延線は選択回路ｗ１〜ｗ４
及び４つのダミー回路４２と、遅延バッファｋ１〜ｋ８
とからなり、図示しない遅延ロックループは、選択回路
ｗ１への入力差動クロックｔ１，ｔ２と、遅延バッファ
ｇ１の出力差動クロックｅ１，ｅ１Ｂとを位相比較して
制御する。クロックｔ１が遅延バッファ列１７の図上の
上段側、すなわち、クロックｅ１〜ｅ８側に入力し、ク
ロックｔ２が遅延バッファ列１７の図上の下段側、すな
わち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。図示しな
い遅延ロックループが位相比較するのは、クロックｔ１
とクロックｅ１、クロックｔ２とクロックｅ１Ｂであ
る。この遅延ロックループの帰還制御により、各遅延バ
ッファｋ１〜ｋ７の伝搬遅延時間が１６００／８（ｐ
ｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ
８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に
保たれる。選択回路ｗ２〜ｗ４の動作及びそれに伴った
図示しない遅延ロックループの動作も同様である。以上
のように選択回路ｗ１〜ｗ４は遅延バッファ列内の信号
の伝搬を遮断する手段を兼ねている。
番号の同期状態のみを抜粋したものに等しい。項目ｗ５
は切替回路ｗ５のｏｎ／ｏｆｆ状態を示す。項目ｗ
（ｘ）は選択回路ｗ１〜ｗ４のうちｏｎになっている選
択回路の参照符号である。選択回路ｗ１〜ｗ４のうち一
の選択回路がｏｎになっている時には、残りの３つの選
択回路はｏｆｆになっている。すなわち、選択回路ｗ１
〜ｗ４の中で、同時にｏｎになっている選択回路は存在
しない。選択回路ｗ１〜ｗ４のうちｏｆｆになっている
選択回路は、表の上では省略する。リファレンスクロッ
クref.clk１とリファレンスクロックref.clk２とは、互
いに半周期の位相差を有し、差動対を成す差動信号であ
り、外部のＰＬＬ（PhaseLocked Loop：位相ロックルー
プ）等により生成され供給される。遅延ロックループ
は、位相比較器、チャージポンプ、ローパスフィルタ等
の構成要素を有し、遅延バッファｈ１へ入力するリファ
レンスクロックref.clk１と遅延バッファｈ７から出力
するクロックｄ７Ｂとを位相比較して位相差を検出す
る。また、遅延バッファｈ１へ入力するリファレンスク
ロックref.clk２と遅延バッファｈ７から出力するクロ
ックｄ７とを位相比較して位相差を検出する。さらに、
それらの位相差に基づき制御電圧を生成し、それを各遅
延バッファｈ１〜ｈ７に印加して第一の遅延線１６の総
合遅延時間がックロックの半周期（１６００ｐｓ）にな
るように帰還制御する。これにより、各遅延バッファｈ
１〜ｈ７の伝搬遅延時間が１６００／７（ｐｓ）に保た
れ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜
ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。選
択回路ｗ６は、差動クロックｄ１−ｄ１Ｂ、ｄ２Ｂ−ｄ
２、ｄ３−ｄ３Ｂ、ｄ４Ｂ−ｄ４、ｄ５−ｄ５Ｂ、ｄ６
Ｂ−ｄ６、ｄ７−ｄ７Ｂの選択を行う。切換回路ｗ５は
ｏｎになると選択回路ｗ６によって選択されている差動
クロックを反転し、ｏｆｆになると反転せずにそのまま
通過させる。なお表記上、差動クロックｄｍ−ｄｍＢ
と、差動クロックｄｍＢ−ｄｍとは反転した関係にある
とする（ｍ＝１〜７）。切換回路ｗ５がｏｆｆで、差動
クロックが反転しない場合は、クロックｄ１、ｄ２Ｂ、
ｄ３、ｄ４Ｂ、ｄ５、ｄ６Ｂ、ｄ７が遅延バッファ列１
７の図上の上段側、すなわち、クロックｅ１〜ｅ８側に
入力し、クロックｄ１Ｂ、ｄ２，ｄ３Ｂ、ｄ４，ｄ５
Ｂ、ｄ６、ｄ７Ｂが遅延バッファ列１７の図上の下段
側、すなわち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。
選択回路ｗ１はｏｎになると、選択回路ｗ６によって選
択され、切換回路ｗ５を通過した差動クロックを、遅延
バッファｋ２に入力するとともに、遅延バッファｋ１か
ら遅延バッファｋ２へのクロックの伝搬を遮断する。こ
の時、他の選択回路ｗ２〜ｗ４はｏｆｆになりクロック
の入出力を行わない。この選択回路ｗ１〜ｗ４の切り替
わりと同時に、図示しない遅延ロックループは、遅延バ
ッファｋ２を初段バッファとし遅延バッファｋ１を最終
段バッファとする８段の第二の遅延線をその総合遅延時
間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅
延時間を含む）がクロックの半周期（１６００ｐｓ）に
なるように帰還制御する。選択回路ｗ１〜ｗ４及び４つ
のダミー回路４２は微少ではあるが伝搬遅延時間を有す
るので、厳密には、第二の遅延線は選択回路ｗ１〜ｗ４
及び４つのダミー回路４２と、遅延バッファｋ１〜ｋ８
とからなり、図示しない遅延ロックループは、選択回路
ｗ１への入力差動クロックｔ１，ｔ２と、遅延バッファ
ｇ１の出力差動クロックｅ１，ｅ１Ｂとを位相比較して
制御する。クロックｔ１が遅延バッファ列１７の図上の
上段側、すなわち、クロックｅ１〜ｅ８側に入力し、ク
ロックｔ２が遅延バッファ列１７の図上の下段側、すな
わち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。図示しな
い遅延ロックループが位相比較するのは、クロックｔ１
とクロックｅ１、クロックｔ２とクロックｅ１Ｂであ
る。この遅延ロックループの帰還制御により、各遅延バ
ッファｋ１〜ｋ７の伝搬遅延時間が１６００／８（ｐ
ｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ
８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に
保たれる。選択回路ｗ２〜ｗ４の動作及びそれに伴った
図示しない遅延ロックループの動作も同様である。以上
のように選択回路ｗ１〜ｗ４は遅延バッファ列内の信号
の伝搬を遮断する手段を兼ねている。
【００８５】例えば同期状態〈００１〉では、選択回路
ｗ６において差動クロックｄ１−ｄ１Ｂが選択され、切
換回路ｗ５がｏｆｆになり、差動クロックｄ１−ｄ１Ｂ
が反転せずにそのまま切換回路ｗ５を通過する。さら
に、選択回路ｗ１がｏｎになり差動クロックｄ１−ｄ１
Ｂを遅延バッファｋ２に入力するとともに、遅延バッフ
ァｋ１から遅延バッファｋ２へのクロックの伝搬を遮断
する。これによりクロックｄ１とクロックｅ１の位相が
同期する（但し、図上クロックｄ１とクロックｅ１との
間には選択回路ｗ６及び切換回路ｗ５が介在するので、
厳密には、クロックｄ１とクロックｅ１とは、選択回路
ｗ６及び切換回路ｗ５の遅延時間分の位相差を持ってい
る。）。このとき、表４を参照するとクロックｅ１の位
相は０ｐｓである。この同期状態〈００１〉において
は、図示しない遅延ロックループは、遅延バッファｋ２
を初段バッファとし遅延バッファｋ１を最終段バッファ
とする８段の第二の遅延線をその総合遅延時間（選択回
路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含
む）がクロックの半周期（１６００ｐｓ）になるように
帰還制御する。
ｗ６において差動クロックｄ１−ｄ１Ｂが選択され、切
換回路ｗ５がｏｆｆになり、差動クロックｄ１−ｄ１Ｂ
が反転せずにそのまま切換回路ｗ５を通過する。さら
に、選択回路ｗ１がｏｎになり差動クロックｄ１−ｄ１
Ｂを遅延バッファｋ２に入力するとともに、遅延バッフ
ァｋ１から遅延バッファｋ２へのクロックの伝搬を遮断
する。これによりクロックｄ１とクロックｅ１の位相が
同期する（但し、図上クロックｄ１とクロックｅ１との
間には選択回路ｗ６及び切換回路ｗ５が介在するので、
厳密には、クロックｄ１とクロックｅ１とは、選択回路
ｗ６及び切換回路ｗ５の遅延時間分の位相差を持ってい
る。）。このとき、表４を参照するとクロックｅ１の位
相は０ｐｓである。この同期状態〈００１〉において
は、図示しない遅延ロックループは、遅延バッファｋ２
を初段バッファとし遅延バッファｋ１を最終段バッファ
とする８段の第二の遅延線をその総合遅延時間（選択回
路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含
む）がクロックの半周期（１６００ｐｓ）になるように
帰還制御する。
【００８６】また、例えば同期状態〈０１１〉では、選
択回路ｗ６において差動クロックｄ４Ｂ−ｄ４が選択さ
れ、切換回路ｗ５がｏｎになり、差動クロックｄ４Ｂ−
ｄ４は反転して差動クロックｄ４−ｄ４Ｂとなって切換
回路ｗ５を通過する。さらに、選択回路ｗ２がｏｎにな
り差動クロックｄ４−ｄ４Ｂを遅延バッファｋ４に入力
するとともに、遅延バッファｋ３から遅延バッファｋ４
へのクロックの伝搬を遮断する。これによりクロックｄ
４Ｂとクロックｅ３Ｂの位相が同期する（但し、図上ク
ロックｄ４Ｂとクロックｅ３Ｂとの間には選択回路ｗ６
及び切換回路ｗ５が介在するので、厳密には、クロック
ｄ４Ｂとクロックｅ３Ｂとは、選択回路ｗ６及び切換回
路ｗ５の遅延時間分の位相差を持っている。）。このと
き、表４を参照するとクロックｅ１の位相は２８６ｐｓ
である。この同期状態〈０１１〉において、図示しない
遅延ロックループは遅延バッファｋ４を初段バッファと
し、遅延バッファｋ３を最終段バッファとする８段の第
二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及
び４つのダミー回路４２の遅延時間を含む）がクロック
の半周期（１６００ｐｓ）になるように帰還制御する。
択回路ｗ６において差動クロックｄ４Ｂ−ｄ４が選択さ
れ、切換回路ｗ５がｏｎになり、差動クロックｄ４Ｂ−
ｄ４は反転して差動クロックｄ４−ｄ４Ｂとなって切換
回路ｗ５を通過する。さらに、選択回路ｗ２がｏｎにな
り差動クロックｄ４−ｄ４Ｂを遅延バッファｋ４に入力
するとともに、遅延バッファｋ３から遅延バッファｋ４
へのクロックの伝搬を遮断する。これによりクロックｄ
４Ｂとクロックｅ３Ｂの位相が同期する（但し、図上ク
ロックｄ４Ｂとクロックｅ３Ｂとの間には選択回路ｗ６
及び切換回路ｗ５が介在するので、厳密には、クロック
ｄ４Ｂとクロックｅ３Ｂとは、選択回路ｗ６及び切換回
路ｗ５の遅延時間分の位相差を持っている。）。このと
き、表４を参照するとクロックｅ１の位相は２８６ｐｓ
である。この同期状態〈０１１〉において、図示しない
遅延ロックループは遅延バッファｋ４を初段バッファと
し、遅延バッファｋ３を最終段バッファとする８段の第
二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及
び４つのダミー回路４２の遅延時間を含む）がクロック
の半周期（１６００ｐｓ）になるように帰還制御する。
【００８７】また、例えば同期状態〈０８３〉では、選
択回路ｗ６において差動クロックｄ６Ｂ−ｄ６が選択さ
れ、切換回路ｗ５がｏｆｆになり、差動クロックｄ６Ｂ
−ｄ６が反転せずにそのまま切換回路ｗ５を通過する。
さらに、選択回路ｗ２がｏｎになり差動クロックｄ６Ｂ
−ｄ６を遅延バッファｋ４に入力するとともに、遅延バ
ッファｋ３から遅延バッファｋ４へのクロックの伝搬を
遮断する。これによりクロックｄ６Ｂとクロックｅ３の
位相が同期する（但し、図上クロックｄ６Ｂとクロック
ｅ３との間には選択回路ｗ６及び切換回路ｗ５が介在す
るので、厳密には、クロックｄ６Ｂとクロックｅ３と
は、選択回路ｗ６及び切換回路ｗ５の遅延時間分の位相
差を持っている。）。このとき、表４を参照するとクロ
ックｅ１の位相は２３４３．２ｐｓである。この同期状
態〈０８３〉において、図示しない遅延ロックループは
遅延バッファｋ４を初段バッファとし、遅延バッファｋ
３を最終段バッファとする８段の第二の遅延線をその総
合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路
４２の遅延時間を含む）がクロックの半周期（１６００
ｐｓ）になるように帰還制御する。
択回路ｗ６において差動クロックｄ６Ｂ−ｄ６が選択さ
れ、切換回路ｗ５がｏｆｆになり、差動クロックｄ６Ｂ
−ｄ６が反転せずにそのまま切換回路ｗ５を通過する。
さらに、選択回路ｗ２がｏｎになり差動クロックｄ６Ｂ
−ｄ６を遅延バッファｋ４に入力するとともに、遅延バ
ッファｋ３から遅延バッファｋ４へのクロックの伝搬を
遮断する。これによりクロックｄ６Ｂとクロックｅ３の
位相が同期する（但し、図上クロックｄ６Ｂとクロック
ｅ３との間には選択回路ｗ６及び切換回路ｗ５が介在す
るので、厳密には、クロックｄ６Ｂとクロックｅ３と
は、選択回路ｗ６及び切換回路ｗ５の遅延時間分の位相
差を持っている。）。このとき、表４を参照するとクロ
ックｅ１の位相は２３４３．２ｐｓである。この同期状
態〈０８３〉において、図示しない遅延ロックループは
遅延バッファｋ４を初段バッファとし、遅延バッファｋ
３を最終段バッファとする８段の第二の遅延線をその総
合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路
４２の遅延時間を含む）がクロックの半周期（１６００
ｐｓ）になるように帰還制御する。
【００８８】以上のように、遅延バッファ列１７内で初
段及び最終段（その中間の段を含む）が位置的に循環す
る一定段数（本実施の形態においては８段）の第二の遅
延線を動作させるのが、本発明の実施の形態５のデジタ
ル位相制御回路及び遅延ロックループの特徴の一つであ
る。本実施の形態のデジタル位相制御回路によれば、表
４に示した〈００１〉〜〈１１１〉の５６の同期状態を
つくりだし、切り替えることができる。また、遅延ロッ
クループにより第一の多相クロック及び第二の多相クロ
ックの相間隔が精度良く等間隔に保持される。したが
て、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体と
して５７ｐｓの分解能で精度良く、進み方向にも遅れ方
向にも無限に（サイクリックに）位相シフト（位相制
御）することができる。
段及び最終段（その中間の段を含む）が位置的に循環す
る一定段数（本実施の形態においては８段）の第二の遅
延線を動作させるのが、本発明の実施の形態５のデジタ
ル位相制御回路及び遅延ロックループの特徴の一つであ
る。本実施の形態のデジタル位相制御回路によれば、表
４に示した〈００１〉〜〈１１１〉の５６の同期状態を
つくりだし、切り替えることができる。また、遅延ロッ
クループにより第一の多相クロック及び第二の多相クロ
ックの相間隔が精度良く等間隔に保持される。したが
て、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜
ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体と
して５７ｐｓの分解能で精度良く、進み方向にも遅れ方
向にも無限に（サイクリックに）位相シフト（位相制
御）することができる。
【００８９】なお、以上の実施の形態５の回路構成に対
して、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６
−ｋ７間、ｋ８−ｋ１間にも第二の選択回路を設けるこ
とにより、表１に示した〈００１〉〜〈１１２〉の１１
２の同期状態をつくりだし、切り替えることができるよ
うになるので、実施の形態３と同様に３２００ｐｓの周
期を２８．６ｐｓの分解能で１１２分割した位相制御を
行うことが可能である。
して、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６
−ｋ７間、ｋ８−ｋ１間にも第二の選択回路を設けるこ
とにより、表１に示した〈００１〉〜〈１１２〉の１１
２の同期状態をつくりだし、切り替えることができるよ
うになるので、実施の形態３と同様に３２００ｐｓの周
期を２８．６ｐｓの分解能で１１２分割した位相制御を
行うことが可能である。
【００９０】実施の形態６ 次ぎ図８を参照し、上記実施の形態３のデジタル位相制
御方法を実現する他のデジタル位相制御回路の一実施形
態を実施の形態６として説明する。図８は本発明の実施
の形態６のデジタル位相制御回路の回路図である。本実
施の形態は実施の形態５と同様に、差動の回路構成によ
り位相制御する場合の一実施形態であるが、実施の形態
５と異なり、７対の差動クロックのうちの一対の差動ク
ロックと８対の差動クロックのうちの一対の差動クロッ
クとを相対的に反転させた場合も含めて組み合わせ、７
×８×２＝１１２通りの同期状態を切り替えることによ
り３２００ｐｓ／１１２≒２８．６ｐｓの分解能で１６
相の多相クロックを位相制御する場合の一実施形態であ
る。
御方法を実現する他のデジタル位相制御回路の一実施形
態を実施の形態６として説明する。図８は本発明の実施
の形態６のデジタル位相制御回路の回路図である。本実
施の形態は実施の形態５と同様に、差動の回路構成によ
り位相制御する場合の一実施形態であるが、実施の形態
５と異なり、７対の差動クロックのうちの一対の差動ク
ロックと８対の差動クロックのうちの一対の差動クロッ
クとを相対的に反転させた場合も含めて組み合わせ、７
×８×２＝１１２通りの同期状態を切り替えることによ
り３２００ｐｓ／１１２≒２８．６ｐｓの分解能で１６
相の多相クロックを位相制御する場合の一実施形態であ
る。
【００９１】図８に示すように本実施の形態のデジタル
位相制御回路は、７段の差動の遅延バッファｐ１〜ｐ７
からなり、遅延ロックループ１８により帰還制御される
第一の遅延線１９と、７段の遅延バッファｐ１〜ｐ７の
各出力に接続され、そのうち一の出力を選択するよう構
成された第一の選択回路２０と、第一の選択回路２０の
出力を受け差動クロックの反転と非反転とを切り替える
切換回路２７と、切換回路２７を介して第一の選択回路
２０の出力を受ける第二の選択回路２１と、第二の選択
回路２１に並列的に接続される８個の差動の遅延バッフ
ァｑ１〜ｑ８と、８個の遅延バッファｑ１〜ｑ８と特性
の等しい８段の差動の遅延バッファｒ１〜ｒ８を環状に
連接してなり、各遅延バッファ間に８個の遅延バッファ
ｑ１〜ｑ８の出力がそれぞれ接続された遅延バッファ列
２２と、８個の遅延バッファｑ１〜ｑ８の各入力と８段
の遅延バッファｒ１〜ｒ８の各出力に接続された位相比
較器２３とを備える。
位相制御回路は、７段の差動の遅延バッファｐ１〜ｐ７
からなり、遅延ロックループ１８により帰還制御される
第一の遅延線１９と、７段の遅延バッファｐ１〜ｐ７の
各出力に接続され、そのうち一の出力を選択するよう構
成された第一の選択回路２０と、第一の選択回路２０の
出力を受け差動クロックの反転と非反転とを切り替える
切換回路２７と、切換回路２７を介して第一の選択回路
２０の出力を受ける第二の選択回路２１と、第二の選択
回路２１に並列的に接続される８個の差動の遅延バッフ
ァｑ１〜ｑ８と、８個の遅延バッファｑ１〜ｑ８と特性
の等しい８段の差動の遅延バッファｒ１〜ｒ８を環状に
連接してなり、各遅延バッファ間に８個の遅延バッファ
ｑ１〜ｑ８の出力がそれぞれ接続された遅延バッファ列
２２と、８個の遅延バッファｑ１〜ｑ８の各入力と８段
の遅延バッファｒ１〜ｒ８の各出力に接続された位相比
較器２３とを備える。
【００９２】第一の選択回路２０は、制御信号３１に従
い、７段の遅延バッファｐ１〜ｐ７の各出力から一の出
力を選択し一対の差動クロック取り出す。切換回路２７
は、制御信号３３に従い、差動クロックの反転と非反転
とを切り替える。第二の選択回路２１は、制御信号３２
に従い、第一の選択回路２０によって取り出され、切換
回路２７を通過した差動クロックを受け、８個の遅延バ
ッファｑ１〜ｑ８から一の遅延バッファを選択し入力す
る。位相比較器２３は、制御信号３２に従い、８個の遅
延バッファｒ１〜ｒ８の出力のうち一の出力を選択して
受ける。遅延バッファｑ１〜ｑ８の各電流源（図示せ
ず）のうち一つは、制御信号３２に従い電源供給し、遅
延バッファｑ１〜ｑ８のうち一の遅延バッファをｏｎに
する（この時、他の７つの遅延バッファはｏｆｆであ
る。）。遅延バッファｒ１〜ｒ８の各電流源（図示せ
ず）のうち一つは、制御信号３２に従い電源供給を断
ち、遅延バッファｒ１〜ｒ８のうち一の遅延バッファを
ｏｆｆにする（この時、他の７つの遅延バッファはｏｎ
である。）。なお、単相構成にする場合は切換回路２７
は不要である。単相構成にする場合に、本実施の形態と
同じ分解能を得るためには遅延線の段数を２倍にする必
要がある。
い、７段の遅延バッファｐ１〜ｐ７の各出力から一の出
力を選択し一対の差動クロック取り出す。切換回路２７
は、制御信号３３に従い、差動クロックの反転と非反転
とを切り替える。第二の選択回路２１は、制御信号３２
に従い、第一の選択回路２０によって取り出され、切換
回路２７を通過した差動クロックを受け、８個の遅延バ
ッファｑ１〜ｑ８から一の遅延バッファを選択し入力す
る。位相比較器２３は、制御信号３２に従い、８個の遅
延バッファｒ１〜ｒ８の出力のうち一の出力を選択して
受ける。遅延バッファｑ１〜ｑ８の各電流源（図示せ
ず）のうち一つは、制御信号３２に従い電源供給し、遅
延バッファｑ１〜ｑ８のうち一の遅延バッファをｏｎに
する（この時、他の７つの遅延バッファはｏｆｆであ
る。）。遅延バッファｒ１〜ｒ８の各電流源（図示せ
ず）のうち一つは、制御信号３２に従い電源供給を断
ち、遅延バッファｒ１〜ｒ８のうち一の遅延バッファを
ｏｆｆにする（この時、他の７つの遅延バッファはｏｎ
である。）。なお、単相構成にする場合は切換回路２７
は不要である。単相構成にする場合に、本実施の形態と
同じ分解能を得るためには遅延線の段数を２倍にする必
要がある。
【００９３】第一の遅延線１９から出力される１４相の
第一の多相クロックは実施の形態３の１４相の第一の多
相クロックに対応するので同一の参照符号を付する。す
なわち、第一の遅延線１９からは１４相の第一の多相ク
ロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力
される。また、遅延バッファ列２２から出力される１６
相の第二の多相クロックは実施の形態３の１６相の第二
の多相クロックに対応するので同一の参照符号を付す
る。すなわち、遅延バッファ列２２からは１６相の第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対と
して出力される。
第一の多相クロックは実施の形態３の１４相の第一の多
相クロックに対応するので同一の参照符号を付する。す
なわち、第一の遅延線１９からは１４相の第一の多相ク
ロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力
される。また、遅延バッファ列２２から出力される１６
相の第二の多相クロックは実施の形態３の１６相の第二
の多相クロックに対応するので同一の参照符号を付す
る。すなわち、遅延バッファ列２２からは１６相の第二
の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対と
して出力される。
【００９４】本実施の形態のデジタル位相制御回では、
表１に示した１１２通りの同期状態をつくることができ
る。再び表１を参照する。表１において項目Ｇは、切換
回路２７のｏｎ／ｏｆｆ状態を示す。
表１に示した１１２通りの同期状態をつくることができ
る。再び表１を参照する。表１において項目Ｇは、切換
回路２７のｏｎ／ｏｆｆ状態を示す。
【００９５】リファレンスクロックref.clk１とリファ
レンスクロックref.clk２とは、互いに半周期の位相差
を有し、差動対を成す差動信号であり、外部のＰＬＬ
（PhaseLocked Loop：位相ロックループ）等により生成
され供給される。遅延ロックループ１８は、位相比較器
２５、チャージポンプ＋ローパスフィルタ２６を有す
る。位相比較器２５は、遅延バッファｐ１へ入力するリ
ファレンスクロックref.clk１と遅延バッファｐ７から
出力するクロックｄ７Ｂとを位相比較して位相差を検出
する。また位相比較器２５は、遅延バッファｐ１へ入力
するリファレンスクロックref.clk２と遅延バッファｐ
７から出力するクロックｄ７とを位相比較して位相差を
検出する。チャージポンプ＋ローパスフィルタ２６は、
それらの位相差に基づき制御電圧を生成し、それを各遅
延バッファｐ１〜ｐ７に印加して第一の遅延線１９の総
合遅延時間がクロックの半周期（１６００ｐｓ）になる
ように帰還制御する。これにより、各遅延バッファｐ１
〜ｐ７の伝搬遅延時間が１６００／７（ｐｓ）に保た
れ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜
ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。選
択回路２０は、差動クロックｄ１−ｄ１Ｂ、ｄ２−ｄ２
Ｂ、ｄ３−ｄ３Ｂ、ｄ４−ｄ４Ｂ、ｄ５−ｄ５Ｂ、ｄ６
−ｄ６Ｂ、ｄ７−ｄ７Ｂ、ｄ１Ｂ−ｄ１、ｄ２Ｂ−ｄ
２、ｄ３Ｂ−ｄ３、ｄ４Ｂ−ｄ４、ｄ５Ｂ−ｄ５、ｄ６
Ｂ−ｄ６、ｄ７Ｂ−ｄ７の選択を行う。切換回路２７は
ｏｎになると選択回路２０によって選択されている差動
クロックを反転し、ｏｆｆになると反転せずにそのまま
通過させる。なお表記上、差動クロックｄｍ−ｄｍＢ
と、差動クロックｄｍＢ−ｄｍとは反転した関係にある
とする（ｍ＝１〜７）。選択回路２１は、選択回路２０
によって選択され、切換回路２７を通過した差動クロッ
クを、遅延バッファｑ１〜ｑ８のうち一の遅延バッファ
を選択して入力する（選択された遅延バッファは常に第
二の遅延線の初段となる。）。この選択回路２１の切り
替わりと同時に、位相比較器２３は、制御信号３２に従
い、遅延バッファｒ１〜ｒ８のうち第二の遅延線の最終
段の遅延バッファの出力を選択して受ける。位相比較器
２３及びチャージポンプ＋ローパスフィルタ２４を含め
た遅延ロックループ（以下、ローテーションＤＬＬとい
う。）４０により第二の遅延線をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０は、遅延バッファ
ｑ１〜ｑ８と、遅延バッファ列２２と、位相比較器２３
と、チャージポンプ＋ローパスフィルタ２４とを含む構
成であり、回路上で位置的に変動する第二の遅延線を常
に帰還制御するように切り替わる。
レンスクロックref.clk２とは、互いに半周期の位相差
を有し、差動対を成す差動信号であり、外部のＰＬＬ
（PhaseLocked Loop：位相ロックループ）等により生成
され供給される。遅延ロックループ１８は、位相比較器
２５、チャージポンプ＋ローパスフィルタ２６を有す
る。位相比較器２５は、遅延バッファｐ１へ入力するリ
ファレンスクロックref.clk１と遅延バッファｐ７から
出力するクロックｄ７Ｂとを位相比較して位相差を検出
する。また位相比較器２５は、遅延バッファｐ１へ入力
するリファレンスクロックref.clk２と遅延バッファｐ
７から出力するクロックｄ７とを位相比較して位相差を
検出する。チャージポンプ＋ローパスフィルタ２６は、
それらの位相差に基づき制御電圧を生成し、それを各遅
延バッファｐ１〜ｐ７に印加して第一の遅延線１９の総
合遅延時間がクロックの半周期（１６００ｐｓ）になる
ように帰還制御する。これにより、各遅延バッファｐ１
〜ｐ７の伝搬遅延時間が１６００／７（ｐｓ）に保た
れ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜
ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。選
択回路２０は、差動クロックｄ１−ｄ１Ｂ、ｄ２−ｄ２
Ｂ、ｄ３−ｄ３Ｂ、ｄ４−ｄ４Ｂ、ｄ５−ｄ５Ｂ、ｄ６
−ｄ６Ｂ、ｄ７−ｄ７Ｂ、ｄ１Ｂ−ｄ１、ｄ２Ｂ−ｄ
２、ｄ３Ｂ−ｄ３、ｄ４Ｂ−ｄ４、ｄ５Ｂ−ｄ５、ｄ６
Ｂ−ｄ６、ｄ７Ｂ−ｄ７の選択を行う。切換回路２７は
ｏｎになると選択回路２０によって選択されている差動
クロックを反転し、ｏｆｆになると反転せずにそのまま
通過させる。なお表記上、差動クロックｄｍ−ｄｍＢ
と、差動クロックｄｍＢ−ｄｍとは反転した関係にある
とする（ｍ＝１〜７）。選択回路２１は、選択回路２０
によって選択され、切換回路２７を通過した差動クロッ
クを、遅延バッファｑ１〜ｑ８のうち一の遅延バッファ
を選択して入力する（選択された遅延バッファは常に第
二の遅延線の初段となる。）。この選択回路２１の切り
替わりと同時に、位相比較器２３は、制御信号３２に従
い、遅延バッファｒ１〜ｒ８のうち第二の遅延線の最終
段の遅延バッファの出力を選択して受ける。位相比較器
２３及びチャージポンプ＋ローパスフィルタ２４を含め
た遅延ロックループ（以下、ローテーションＤＬＬとい
う。）４０により第二の遅延線をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０は、遅延バッファ
ｑ１〜ｑ８と、遅延バッファ列２２と、位相比較器２３
と、チャージポンプ＋ローパスフィルタ２４とを含む構
成であり、回路上で位置的に変動する第二の遅延線を常
に帰還制御するように切り替わる。
【００９６】ここで図９をも参照する。図９は、本発明
の実施の形態６のデジタル位相制御回路の部分図であ
る。例えば同期状態〈００１〉では、選択回路２０にお
いて差動クロックｄ１−ｄ１Ｂが選択され、切換回路２
７がｏｆｆになり、差動クロックｄ１−ｄ１Ｂがそのま
ま選択回路２１へと通過する。さらに、図９（ａ）に示
すように選択回路２１が差動クロックｄ１−ｄ１Ｂを遅
延バッファｑ１に入力する。位相比較器２３はその入力
クロック信号ｄ１を受けるとともに遅延バッファｒ８の
出力クロック信号ｅ１を受け、第二の遅延線２８の入力
クロック信号ｄ１と出力クロック信号ｅ１との位相差を
検出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ１によって遮断される。遅延バッファｒ
１〜ｒ８はそれぞれ遅延バッファ列２２内の信号の伝搬
を遮断する手段を兼ねており、第二の遅延線２８の最終
段の次の段となるときは、ｏｆｆにされて伝搬を遮断す
る機能を発揮する。表１によれば同期状態〈００１〉で
はクロックｅ１の位相は０ｐｓである。これを図９
（ａ）を参照して確認する。クロックｅ１は遅延バッフ
ァｒ８の図上、下段の出力であるから、クロックｄ１Ｂ
の位相１６００ｐｓに遅延バッファｑ１、ｒ２〜ｒ８の
総合遅延時間２００ｐｓ×８＝１６００ｐｓを加えて、
３２００ｐｓ、すなわち、０ｐｓである。
の実施の形態６のデジタル位相制御回路の部分図であ
る。例えば同期状態〈００１〉では、選択回路２０にお
いて差動クロックｄ１−ｄ１Ｂが選択され、切換回路２
７がｏｆｆになり、差動クロックｄ１−ｄ１Ｂがそのま
ま選択回路２１へと通過する。さらに、図９（ａ）に示
すように選択回路２１が差動クロックｄ１−ｄ１Ｂを遅
延バッファｑ１に入力する。位相比較器２３はその入力
クロック信号ｄ１を受けるとともに遅延バッファｒ８の
出力クロック信号ｅ１を受け、第二の遅延線２８の入力
クロック信号ｄ１と出力クロック信号ｅ１との位相差を
検出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ１によって遮断される。遅延バッファｒ
１〜ｒ８はそれぞれ遅延バッファ列２２内の信号の伝搬
を遮断する手段を兼ねており、第二の遅延線２８の最終
段の次の段となるときは、ｏｆｆにされて伝搬を遮断す
る機能を発揮する。表１によれば同期状態〈００１〉で
はクロックｅ１の位相は０ｐｓである。これを図９
（ａ）を参照して確認する。クロックｅ１は遅延バッフ
ァｒ８の図上、下段の出力であるから、クロックｄ１Ｂ
の位相１６００ｐｓに遅延バッファｑ１、ｒ２〜ｒ８の
総合遅延時間２００ｐｓ×８＝１６００ｐｓを加えて、
３２００ｐｓ、すなわち、０ｐｓである。
【００９７】また、例えば同期状態〈００２〉では、選
択回路２０において差動クロックｄ２−ｄ２Ｂが選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ２−
ｄ２Ｂがそのまま選択回路２１へと通過する。さらに、
図９（ｂ）に示すように選択回路２１が差動クロックｄ
２−ｄ２Ｂを遅延バッファｑ２に入力する。位相比較器
２３はその入力クロック信号ｄ２を受けるとともに遅延
バッファｒ１の出力クロック信号ｅ２を受け、第二の遅
延線２８の入力クロック信号ｄ２と出力クロック信号ｅ
２との位相差を検出する。ローテーションＤＬＬ４０
は、その検出結果（位相差情報）を元に遅延バッファｑ
２、ｒ３〜ｒ８、ｒ１からなる８段の第二の遅延線２８
をその総合遅延時間がクロックの半周期（１６００ｐ
ｓ）になるように帰還制御する。このローテーションＤ
ＬＬ４０の帰還制御により、各遅延バッファｑ２、ｒ３
〜ｒ８、ｒ１の伝搬遅延時間が１６００／８（ｐｓ）に
保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１
Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれ
る。遅延バッファｑ２（初段）から第二の遅延線２８に
入力した差動クロックは、遅延バッファｒ３→ｒ４→ｒ
５→ｒ６→ｒ７→ｒ８→ｒ１（最終段）と伝搬し、制御
信号３２に従ってｏｆｆにされた遅延バッファｒ２によ
って遮断される。表１によれば同期状態〈００２〉では
クロックｅ１の位相は２８．６ｐｓである。これを図９
（ｂ）を参照して確認する。クロックｅ１は遅延バッフ
ァｒ８の図上、下段段の出力であるから、クロックｄ２
Ｂの位相１８２８．６ｐｓに遅延バッファｑ２、ｒ３〜
ｒ８の総合遅延時間２００ｐｓ×７＝１４００ｐｓを加
えて、３２２８．６ｐｓ、すなわち、２８．６ｐｓであ
る。
択回路２０において差動クロックｄ２−ｄ２Ｂが選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ２−
ｄ２Ｂがそのまま選択回路２１へと通過する。さらに、
図９（ｂ）に示すように選択回路２１が差動クロックｄ
２−ｄ２Ｂを遅延バッファｑ２に入力する。位相比較器
２３はその入力クロック信号ｄ２を受けるとともに遅延
バッファｒ１の出力クロック信号ｅ２を受け、第二の遅
延線２８の入力クロック信号ｄ２と出力クロック信号ｅ
２との位相差を検出する。ローテーションＤＬＬ４０
は、その検出結果（位相差情報）を元に遅延バッファｑ
２、ｒ３〜ｒ８、ｒ１からなる８段の第二の遅延線２８
をその総合遅延時間がクロックの半周期（１６００ｐ
ｓ）になるように帰還制御する。このローテーションＤ
ＬＬ４０の帰還制御により、各遅延バッファｑ２、ｒ３
〜ｒ８、ｒ１の伝搬遅延時間が１６００／８（ｐｓ）に
保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１
Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれ
る。遅延バッファｑ２（初段）から第二の遅延線２８に
入力した差動クロックは、遅延バッファｒ３→ｒ４→ｒ
５→ｒ６→ｒ７→ｒ８→ｒ１（最終段）と伝搬し、制御
信号３２に従ってｏｆｆにされた遅延バッファｒ２によ
って遮断される。表１によれば同期状態〈００２〉では
クロックｅ１の位相は２８．６ｐｓである。これを図９
（ｂ）を参照して確認する。クロックｅ１は遅延バッフ
ァｒ８の図上、下段段の出力であるから、クロックｄ２
Ｂの位相１８２８．６ｐｓに遅延バッファｑ２、ｒ３〜
ｒ８の総合遅延時間２００ｐｓ×７＝１４００ｐｓを加
えて、３２２８．６ｐｓ、すなわち、２８．６ｐｓであ
る。
【００９８】また、例えば同期状態〈００３〉では、選
択回路２０において差動クロックｄ３−ｄ３Ｂが選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ３−
ｄ３Ｂがそのまま選択回路２１へと通過する。さらに、
図９（ｃ）に示すように選択回路２１が差動クロックｄ
３−ｄ３Ｂを遅延バッファｑ３に入力する。位相比較器
２３はその入力クロック信号ｄ３を受けるとともに遅延
バッファｒ２の出力クロック信号ｅ３を受け、第二の遅
延線２８の入力クロック信号ｄ３と出力クロック信号ｅ
３との位相差を検出する。ローテーションＤＬＬ４０
は、その検出結果（位相差情報）を元に遅延バッファｑ
３、ｒ４〜ｒ８、ｒ１、ｒ２からなる８段の第二の遅延
線２８をその総合遅延時間がクロックの半周期（１６０
０ｐｓ）になるように帰還制御する。このローテーショ
ンＤＬＬ４０の帰還制御により、各遅延バッファｑ３、
ｒ４〜ｒ８、ｒ１、ｒ２の伝搬遅延時間が１６００／８
（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜
ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）
に保たれる。遅延バッファｑ３（初段）から第二の遅延
線２８に入力した差動クロックは、遅延バッファｒ４→
ｒ５→ｒ６→ｒ７→ｒ８→ｒ１→ｒ２（最終段）と伝搬
し、制御信号３２に従ってｏｆｆにされた遅延バッファ
ｒ３によって遮断される。表１によれば同期状態〈００
３〉ではクロックｅ１の位相は５７．２ｐｓである。こ
れを図９（ｃ）を参照して確認する。クロックｅ１は遅
延バッファｒ８の図上、下段の出力であるから、クロッ
クｄ３Ｂの位相２０５７．２ｐｓに遅延バッファｑ３、
ｒ４〜ｒ８の総合遅延時間２００ｐｓ×６＝１２００ｐ
ｓを加えて、３２５７．２ｐｓ、すなわち、５７．２ｐ
ｓである。
択回路２０において差動クロックｄ３−ｄ３Ｂが選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ３−
ｄ３Ｂがそのまま選択回路２１へと通過する。さらに、
図９（ｃ）に示すように選択回路２１が差動クロックｄ
３−ｄ３Ｂを遅延バッファｑ３に入力する。位相比較器
２３はその入力クロック信号ｄ３を受けるとともに遅延
バッファｒ２の出力クロック信号ｅ３を受け、第二の遅
延線２８の入力クロック信号ｄ３と出力クロック信号ｅ
３との位相差を検出する。ローテーションＤＬＬ４０
は、その検出結果（位相差情報）を元に遅延バッファｑ
３、ｒ４〜ｒ８、ｒ１、ｒ２からなる８段の第二の遅延
線２８をその総合遅延時間がクロックの半周期（１６０
０ｐｓ）になるように帰還制御する。このローテーショ
ンＤＬＬ４０の帰還制御により、各遅延バッファｑ３、
ｒ４〜ｒ８、ｒ１、ｒ２の伝搬遅延時間が１６００／８
（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜
ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）
に保たれる。遅延バッファｑ３（初段）から第二の遅延
線２８に入力した差動クロックは、遅延バッファｒ４→
ｒ５→ｒ６→ｒ７→ｒ８→ｒ１→ｒ２（最終段）と伝搬
し、制御信号３２に従ってｏｆｆにされた遅延バッファ
ｒ３によって遮断される。表１によれば同期状態〈００
３〉ではクロックｅ１の位相は５７．２ｐｓである。こ
れを図９（ｃ）を参照して確認する。クロックｅ１は遅
延バッファｒ８の図上、下段の出力であるから、クロッ
クｄ３Ｂの位相２０５７．２ｐｓに遅延バッファｑ３、
ｒ４〜ｒ８の総合遅延時間２００ｐｓ×６＝１２００ｐ
ｓを加えて、３２５７．２ｐｓ、すなわち、５７．２ｐ
ｓである。
【００９９】ここで図１０をも参照する。図１０は、本
発明の実施の形態６のデジタル位相制御回路の部分図で
ある。
発明の実施の形態６のデジタル位相制御回路の部分図で
ある。
【０１００】また、例えば同期状態〈００８〉では、選
択回路２０において差動クロックｄ１Ｂ−ｄ１が選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ１Ｂ
−ｄ１が反転せずにそのまま切換回路２７を通過し選択
回路２１へ出力される。さらに、図１０（ａ）に示すよ
うに選択回路２１が差動クロックｄ１Ｂ−ｄ１を遅延バ
ッファｑ８に入力する。位相比較器２３はその入力クロ
ック信号ｄ１Ｂを受けるとともに遅延バッファｒ７の出
力クロック信号ｅ８を受け、第二の遅延線２８の入力ク
ロック信号ｄ１Ｂと出力クロック信号ｅ８との位相差を
検出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ８、ｒ１〜ｒ７か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ８、ｒ１〜ｒ７の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ８（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ１→ｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ８によって遮断される。表１によれば同
期状態〈００８〉ではクロックｅ１の位相は２００ｐｓ
である。これを図１０（ａ）を参照して確認する。クロ
ックｅ１は遅延バッファｒ８の図上、下段の出力である
から、クロックｄ１の位相０ｐｓに遅延バッファｑ８の
遅延時間２００ｐｓ×１＝２００ｐｓを加えて、２００
ｐｓである。
択回路２０において差動クロックｄ１Ｂ−ｄ１が選択さ
れ、切換回路２７がｏｆｆになり、差動クロックｄ１Ｂ
−ｄ１が反転せずにそのまま切換回路２７を通過し選択
回路２１へ出力される。さらに、図１０（ａ）に示すよ
うに選択回路２１が差動クロックｄ１Ｂ−ｄ１を遅延バ
ッファｑ８に入力する。位相比較器２３はその入力クロ
ック信号ｄ１Ｂを受けるとともに遅延バッファｒ７の出
力クロック信号ｅ８を受け、第二の遅延線２８の入力ク
ロック信号ｄ１Ｂと出力クロック信号ｅ８との位相差を
検出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ８、ｒ１〜ｒ７か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ８、ｒ１〜ｒ７の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ８（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ１→ｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ８によって遮断される。表１によれば同
期状態〈００８〉ではクロックｅ１の位相は２００ｐｓ
である。これを図１０（ａ）を参照して確認する。クロ
ックｅ１は遅延バッファｒ８の図上、下段の出力である
から、クロックｄ１の位相０ｐｓに遅延バッファｑ８の
遅延時間２００ｐｓ×１＝２００ｐｓを加えて、２００
ｐｓである。
【０１０１】また、例えば同期状態〈００９〉では、選
択回路２０において差動クロックｄ２Ｂ−ｄ２が選択さ
れ、切換回路２７がｏｎになり、差動クロックｄ２Ｂ−
ｄ２が反転されて差動クロックｄ２−ｄ２Ｂとなって選
択回路２１へと通過する。さらに、図１０（ｂ）に示す
ように選択回路２１が差動クロックｄ２−ｄ２Ｂを遅延
バッファｑ１に入力する。位相比較器２３はその入力ク
ロック信号ｄ２を受けるとともに遅延バッファｒ８の出
力クロック信号ｅ１を受け、第二の遅延線２８の入力ク
ロック信号ｄ２と出力クロック信号ｅ１との位相差を検
出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ１によって遮断される。表１によれば同
期状態〈００９〉ではクロックｅ１の位相は２２８．８
ｐｓである。これを図１０（ｂ）を参照して確認する。
クロックｅ１は遅延バッファｒ８の図上、下段の出力で
あるから、クロックｄ２Ｂの位相１８２８．８ｐｓに遅
延バッファｑ１、ｒ２〜ｒ８の総合遅延時間２００ｐｓ
×８＝１６００ｐｓを加えて、３４２８．８ｐｓ、すな
わち、２２８．８ｐｓである。
択回路２０において差動クロックｄ２Ｂ−ｄ２が選択さ
れ、切換回路２７がｏｎになり、差動クロックｄ２Ｂ−
ｄ２が反転されて差動クロックｄ２−ｄ２Ｂとなって選
択回路２１へと通過する。さらに、図１０（ｂ）に示す
ように選択回路２１が差動クロックｄ２−ｄ２Ｂを遅延
バッファｑ１に入力する。位相比較器２３はその入力ク
ロック信号ｄ２を受けるとともに遅延バッファｒ８の出
力クロック信号ｅ１を受け、第二の遅延線２８の入力ク
ロック信号ｄ２と出力クロック信号ｅ１との位相差を検
出する。ローテーションＤＬＬ４０は、その検出結果
（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８か
らなる８段の第二の遅延線２８をその総合遅延時間がク
ロックの半周期（１６００ｐｓ）になるように帰還制御
する。このローテーションＤＬＬ４０の帰還制御によ
り、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が
１６００／８（ｐｓ）に保たれ、１６相の第二の多相ク
ロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００
／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）か
ら第二の遅延線２８に入力した差動クロックは、遅延バ
ッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最
終段）と伝搬し、制御信号３２に従ってｏｆｆにされた
遅延バッファｒ１によって遮断される。表１によれば同
期状態〈００９〉ではクロックｅ１の位相は２２８．８
ｐｓである。これを図１０（ｂ）を参照して確認する。
クロックｅ１は遅延バッファｒ８の図上、下段の出力で
あるから、クロックｄ２Ｂの位相１８２８．８ｐｓに遅
延バッファｑ１、ｒ２〜ｒ８の総合遅延時間２００ｐｓ
×８＝１６００ｐｓを加えて、３４２８．８ｐｓ、すな
わち、２２８．８ｐｓである。
【０１０２】また、例えば同期状態〈０３１〉では、選
択回路２０において差動クロックｄ３−ｄ３Ｂが選択さ
れ、切換回路２７がｏｎになり、差動クロックｄ３−ｄ
３Ｂが反転されて差動クロックｄ３Ｂ−ｄ３となって選
択回路２１へと通過する。さらに、図１０（ｃ）に示す
ように選択回路２１が差動クロックｄ３Ｂ−ｄ３を遅延
バッファｑ７に入力する。位相比較器２３はその入力ク
ロック信号ｄ３Ｂを受けるとともに遅延バッファｒ６の
出力クロック信号ｅ７を受け、第二の遅延線２８の入力
クロック信号ｄ３Ｂと出力クロック信号ｅ７との位相差
を検出する。ローテーションＤＬＬ４０は、その検出結
果（位相差情報）を元に遅延バッファｑ７、ｒ８、ｒ１
〜ｒ６からなる８段の第二の遅延線２８をその総合遅延
時間がクロックの半周期（１６００ｐｓ）になるように
帰還制御する。このローテーションＤＬＬ４０の帰還制
御により、各遅延バッファｑ７、ｒ８、ｒ１〜ｒ６の伝
搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の
第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間
隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ
７（初段）から第二の遅延線２８に入力した差動クロッ
クは、遅延バッファｒ８→ｒ１→ｒ２→ｒ３→ｒ４→ｒ
５→ｒ６（最終段）と伝搬し、制御信号３２に従ってｏ
ｆｆにされた遅延バッファｒ７によって遮断される。表
１によれば同期状態〈０３１〉ではクロックｅ１の位相
は８５７．２ｐｓである。これを図１０（ｃ）を参照し
て確認する。クロックｅ１は遅延バッファｒ８の図上、
下段の出力であるから、クロックｄ３の位相４５７．２
ｐｓに遅延バッファｑ７、ｒ８の総合遅延時間２００ｐ
ｓ×２＝４００ｐｓを加えて、８５７．２ｐｓである。
択回路２０において差動クロックｄ３−ｄ３Ｂが選択さ
れ、切換回路２７がｏｎになり、差動クロックｄ３−ｄ
３Ｂが反転されて差動クロックｄ３Ｂ−ｄ３となって選
択回路２１へと通過する。さらに、図１０（ｃ）に示す
ように選択回路２１が差動クロックｄ３Ｂ−ｄ３を遅延
バッファｑ７に入力する。位相比較器２３はその入力ク
ロック信号ｄ３Ｂを受けるとともに遅延バッファｒ６の
出力クロック信号ｅ７を受け、第二の遅延線２８の入力
クロック信号ｄ３Ｂと出力クロック信号ｅ７との位相差
を検出する。ローテーションＤＬＬ４０は、その検出結
果（位相差情報）を元に遅延バッファｑ７、ｒ８、ｒ１
〜ｒ６からなる８段の第二の遅延線２８をその総合遅延
時間がクロックの半周期（１６００ｐｓ）になるように
帰還制御する。このローテーションＤＬＬ４０の帰還制
御により、各遅延バッファｑ７、ｒ８、ｒ１〜ｒ６の伝
搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の
第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間
隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ
７（初段）から第二の遅延線２８に入力した差動クロッ
クは、遅延バッファｒ８→ｒ１→ｒ２→ｒ３→ｒ４→ｒ
５→ｒ６（最終段）と伝搬し、制御信号３２に従ってｏ
ｆｆにされた遅延バッファｒ７によって遮断される。表
１によれば同期状態〈０３１〉ではクロックｅ１の位相
は８５７．２ｐｓである。これを図１０（ｃ）を参照し
て確認する。クロックｅ１は遅延バッファｒ８の図上、
下段の出力であるから、クロックｄ３の位相４５７．２
ｐｓに遅延バッファｑ７、ｒ８の総合遅延時間２００ｐ
ｓ×２＝４００ｐｓを加えて、８５７．２ｐｓである。
【０１０３】以上のように、遅延バッファ列２２内で最
終段が位置的に循環する一定段数（本実施の形態におい
ては８段）の遅延線２８を動作させるのが、本発明の実
施の形態６のデジタル位相制御回路及び遅延ロックルー
プの特徴の一つである。本実施の形態のデジタル位相制
御回路によれば、表１に示した〈００１〉〜〈１１２〉
の１１２の同期状態をつくりだし、切り替えることがで
きる。また、遅延ロックループにより第一の多相クロッ
ク及び第二の多相クロックの相間隔が精度良く等間隔に
保持される。したがて、１６相の第二の多相クロックｅ
１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂをその相間隔を２００ｐｓに
保持したまま全体として２８．６ｐｓの分解能で精度良
く、進み方向にも遅れ方向にも無限に（サイクリック
に）位相シフト（位相制御）することができる。
終段が位置的に循環する一定段数（本実施の形態におい
ては８段）の遅延線２８を動作させるのが、本発明の実
施の形態６のデジタル位相制御回路及び遅延ロックルー
プの特徴の一つである。本実施の形態のデジタル位相制
御回路によれば、表１に示した〈００１〉〜〈１１２〉
の１１２の同期状態をつくりだし、切り替えることがで
きる。また、遅延ロックループにより第一の多相クロッ
ク及び第二の多相クロックの相間隔が精度良く等間隔に
保持される。したがて、１６相の第二の多相クロックｅ
１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂをその相間隔を２００ｐｓに
保持したまま全体として２８．６ｐｓの分解能で精度良
く、進み方向にも遅れ方向にも無限に（サイクリック
に）位相シフト（位相制御）することができる。
【０１０４】
【発明の効果】上述のように本発明は、相間隔の異なる
（同一周波数で相数の異なる）２つの多相クロックを用
い、位相同期させるクロックの組み合わせを切り替える
ことにより、多相クロックをその相間隔を所定の間隔に
保持したまま、全体として高精度に高分解能で進み方向
にも遅れ方向にも無限に（サイクリックに）位相シフト
することができるという効果がある。多相クロックの相
数の組み合わせによって極めて微少な分解能を得ること
ができる。しかも、分解能の微少化によってクロックの
質的低下等の悪影響が起こることがない。特に、遅延ロ
ックループにより多相クロックの相間隔を高精度に保持
することにより、位相制御が高精度に行えるとともに相
間隔の良好な多相クロックを供給することができる。ま
た、本発明によれば、２つの遅延ロックループによって
回路を構成したので、相数の多い多相クロックを低消費
電力で位相制御できる小規模のデジタル位相制御回路が
得られるという効果がある。また、本発明によれば、遅
延ロックループにより相間隔の均等な多相クロックを用
意することができ、かつ、位相同期させるクロック信号
の組み合わせによる専らデジタル的な設計でデジタル的
に高精度な位相シフトが可能な位相制御回路を設計する
ことができるので、通常の設計力で十分な性能を実現す
ることができるという効果がある。また、クロック信号
をアナログ乗算等によって合成することは行わず、遅延
線上でクロック信号を伝搬させるのみであるので、ほと
んど波形を劣化させることなく位相制御し、波形の整っ
た良質の多相クロックを生成、供給することができると
いう効果がある。
（同一周波数で相数の異なる）２つの多相クロックを用
い、位相同期させるクロックの組み合わせを切り替える
ことにより、多相クロックをその相間隔を所定の間隔に
保持したまま、全体として高精度に高分解能で進み方向
にも遅れ方向にも無限に（サイクリックに）位相シフト
することができるという効果がある。多相クロックの相
数の組み合わせによって極めて微少な分解能を得ること
ができる。しかも、分解能の微少化によってクロックの
質的低下等の悪影響が起こることがない。特に、遅延ロ
ックループにより多相クロックの相間隔を高精度に保持
することにより、位相制御が高精度に行えるとともに相
間隔の良好な多相クロックを供給することができる。ま
た、本発明によれば、２つの遅延ロックループによって
回路を構成したので、相数の多い多相クロックを低消費
電力で位相制御できる小規模のデジタル位相制御回路が
得られるという効果がある。また、本発明によれば、遅
延ロックループにより相間隔の均等な多相クロックを用
意することができ、かつ、位相同期させるクロック信号
の組み合わせによる専らデジタル的な設計でデジタル的
に高精度な位相シフトが可能な位相制御回路を設計する
ことができるので、通常の設計力で十分な性能を実現す
ることができるという効果がある。また、クロック信号
をアナログ乗算等によって合成することは行わず、遅延
線上でクロック信号を伝搬させるのみであるので、ほと
んど波形を劣化させることなく位相制御し、波形の整っ
た良質の多相クロックを生成、供給することができると
いう効果がある。
【図１】 本発明の実施の形態１における要部回路図及
び動作説明図である。
び動作説明図である。
【図２】 本発明の実施の形態１又は実施の形態２にお
けるクロックエッジの位置関係を示す模式的波形図であ
る。
けるクロックエッジの位置関係を示す模式的波形図であ
る。
【図３】 本発明の実施の形態２における要部回路図及
び動作説明図である。
び動作説明図である。
【図４】 本発明の実施の形態３におけるクロックエッ
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックの立ち上がりエッジを描いた波形図、（ｃ）
は１６相の多相クロックの立ち上がりエッジを描いた波
形図である。
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックの立ち上がりエッジを描いた波形図、（ｃ）
は１６相の多相クロックの立ち上がりエッジを描いた波
形図である。
【図５】 本発明の実施の形態４のデジタル位相制御回
路の概略図である。
路の概略図である。
【図６】 本発明におけるクロックエッジの位置関係を
示す模式的波形図であり、（ａ）は３１２．５ＭＨｚの
クロックの波形図、（ｂ）は７相の多相クロックの立ち
上がりエッジを描いた波形図、（ｃ）は１６相の多相ク
ロックの立ち上がりエッジを描いた波形図である。
示す模式的波形図であり、（ａ）は３１２．５ＭＨｚの
クロックの波形図、（ｂ）は７相の多相クロックの立ち
上がりエッジを描いた波形図、（ｃ）は１６相の多相ク
ロックの立ち上がりエッジを描いた波形図である。
【図７】 本発明の実施の形態５のデジタル位相制御回
路の概略図である。
路の概略図である。
【図８】 本発明の実施の形態６のデジタル位相制御回
路の回路図である。
路の回路図である。
【図９】 本発明の実施の形態６のデジタル位相制御回
路の部分図である。
路の部分図である。
【図１０】 本発明の実施の形態６のデジタル位相制御
回路の部分図である。の概略回路図である。
回路の部分図である。の概略回路図である。
【図１１】従来例における位相補間器（Phase interpol
ator）のコア部１の概略回路図である。
ator）のコア部１の概略回路図である。
【図１２】従来例におけるＤＡＣコントローラ３及び選
択信号の一例を示す概略図である。
択信号の一例を示す概略図である。
【図１３】オバーサンプリング方式のクロックリカバリ
におけるデータとクロックの模式的波形図である。
におけるデータとクロックの模式的波形図である。
１１、１４、１６、１９…第一の遅延線 １２、１３、１５、１７、２２…遅延バッファ列 １８、４０…遅延ロックループ ２０…第一の選択回路 ２１…第二の選択回路 ２３…位相比較器 ２７…切換回路 ２８…第二の遅延線 ３１、３２、３３…制御信号
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/099 Ｈ０３Ｌ 7/08 Ｆ
Claims (16)
- 【請求項１】 位相が固定され均等な相間隔を有する第
一の多相クロックと、前記第一の多相クロックの相間隔
と異なる均等な相間隔を有する第二の多相クロックとを
用い、前記第一の多相クロックを構成する一のクロック
信号と、前記第二の多相クロックを構成する一のクロッ
ク信号とを位相同期させ、その位相同期させるクロック
信号の組み合わせを切り替えることにより、前記第二の
多相クロックの位相をシフトすることを特徴とするデジ
タル位相制御方法。 - 【請求項２】 位相が固定され均等な相間隔を有する第
一の多相クロックを複数の遅延バッファが連接されてな
る第一の遅延線により生成し、前記第一の遅延線を構成
する遅延バッファの各出力から一の出力を選択してクロ
ック信号を取り出し、その取り出したクロック信号を、
複数の遅延バッファが連接されてなる遅延バッファ列の
うち一の遅延バッファを選択して入力し、前記一の遅延
バッファとそれに続く前記遅延バッファ列内の遅延バッ
ファとにより第二の遅延線を動作させ、かかる第二の遅
延線により前記第一の多相クロックの相間隔と異なる均
等な相間隔を有する第二の多相クロックを生成すること
を特徴とするデジタル位相制御方法。 - 【請求項３】 前記遅延バッファ列を環状に構成するこ
とを特徴とする請求項２に記載のデジタル位相制御方
法。 - 【請求項４】 前記第一の遅延線及び前記第二の遅延線
を遅延ロックループにより帰還制御することを特徴とす
る請求項２又は請求項３に記載のデジタル位相制御方
法。 - 【請求項５】 ｍ段の遅延バッファを連接してなり、遅
延ロックループにより帰還制御される第一の遅延線と、
ｎ段（ｎ≠ｍ）以上の遅延バッファを連接してなる遅延
バッファ列と、クロック信号を取り出す遅延バッファを
前記ｍ段の遅延バッファから選択する第一の選択回路
と、前記クロック信号を入力する一の遅延バッファを前
記遅延バッファ列から選択する第二の選択回路と、前記
クロック信号が入力された一の遅延バッファとそれに続
く前記遅延バッファ列内の遅延バッファとからなるｎ段
の第二の遅延線と、前記第二の遅延線を帰還制御する遅
延ロックループとを備えるデジタル位相制御回路。 - 【請求項６】 前記遅延バッファ列が環状にされてなる
ことを特徴とする請求項５に記載のデジタル位相制御回
路。 - 【請求項７】 ｍ段の遅延バッファからなり、遅延ロッ
クループにより帰還制御される第一の遅延線と、前記ｍ
段の遅延バッファの各出力のうち一の出力を選択するよ
う構成された第一の選択回路と、前記第一の選択回路の
出力を受ける第二の選択回路と、前記第二の選択回路に
並列的に接続された複数個の初段遅延バッファと、前記
初段遅延バッファと特性の等しい複数段の遅延バッファ
を環状に連接してなり、遅延バッファ間に前記初段遅延
バッファの出力が接続された遅延バッファ列とを備え、
前記第二の選択回路は、前記第一の選択回路から受けた
信号を入力する一の遅延バッファを前記初段遅延バッフ
ァから選択するよう構成され、選択された初段遅延バッ
ファとそれに続く前記遅延バッファ列内の遅延バッファ
とにより構成されるｎ段（ｎ≠ｍ）の遅延線を帰還制御
する遅延ロックループを備えることを特徴とするデジタ
ル位相制御回路。 - 【請求項８】 前記遅延バッファが単相構成にされてな
ることを特徴とする請求項５、請求項６又は請求項７に
記載のデジタル位相制御回路。 - 【請求項９】 前記遅延バッファが差動構成にされてな
ることを特徴とする請求項５、請求項６又は請求項７に
記載のデジタル位相制御回路。 - 【請求項１０】 前記遅延バッファが差動構成にされ、
前記第一の遅延線から取り出した差動信号の反転と非反
転とを切り替える切換回路を備えることを特徴とする請
求項５、又は請求項６に記載のデジタル位相制御回路。 - 【請求項１１】 前記遅延バッファ及び前記初段遅延バ
ッファが差動構成にされ、前記初段遅延バッファに入力
する差動信号の反転と非反転とを切り替える切換回路を
備えることを特徴とする請求項７に記載のデジタル位相
制御回路。 - 【請求項１２】 複数段の遅延バッファが環状に連接さ
れてなる遅延バッファ列を備え、前記遅延バッファ又は
前記遅延バッファと他の遅延バッファとにより遅延線を
構成する遅延ロックループ。 - 【請求項１３】 複数段の遅延バッファが環状に連接さ
れてなる遅延バッファ列を備え、前記遅延バッファ列内
で位置的に循環する一定段数の遅延線を動作させ、前記
遅延線の入力信号と出力信号との位相差を検出して前記
遅延線を構成する遅延バッファを帰還制御する遅延ロッ
クループ。 - 【請求項１４】 複数段の遅延バッファを環状に連接し
てなる遅延バッファ列と、前記遅延バッファのうち最初
にクロック信号が入力される一の遅延バッファを選択す
る選択回路とを備え、前記クロック信号が入力される遅
延バッファとそれに続く前記遅延バッファ列内の遅延バ
ッファを含んだ一定段数の遅延線を帰還制御することを
特徴とする遅延ロックループ。 - 【請求項１５】 遅延バッファ列内の信号の伝搬を遮断
する手段を備えることを特徴とする請求項１２、請求項
１３又は請求項１４に記載の遅延ロックループ。 - 【請求項１６】 請求項１２、請求項１３、請求項１４
又は請求項１５に記載の遅延ロックループを備えるデジ
タル位相制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000237458A JP4454810B2 (ja) | 2000-08-04 | 2000-08-04 | デジタル位相制御方法及びデジタル位相制御回路 |
| EP01118624A EP1178626A3 (en) | 2000-08-04 | 2001-08-02 | Digital phase control using first and second delay lines |
| US09/921,866 US6483360B2 (en) | 2000-08-04 | 2001-08-03 | Digital phase control using first and second delay lines |
| KR10-2001-0047127A KR100425409B1 (ko) | 2000-08-04 | 2001-08-04 | 제1 및 제2 지연선을 사용한 디지털 위상 제어 |
| US10/261,922 US6784714B2 (en) | 2000-08-04 | 2002-10-01 | Digital phase control using first and second delay lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000237458A JP4454810B2 (ja) | 2000-08-04 | 2000-08-04 | デジタル位相制御方法及びデジタル位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002050960A true JP2002050960A (ja) | 2002-02-15 |
| JP4454810B2 JP4454810B2 (ja) | 2010-04-21 |
Family
ID=18729317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000237458A Expired - Fee Related JP4454810B2 (ja) | 2000-08-04 | 2000-08-04 | デジタル位相制御方法及びデジタル位相制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6483360B2 (ja) |
| EP (1) | EP1178626A3 (ja) |
| JP (1) | JP4454810B2 (ja) |
| KR (1) | KR100425409B1 (ja) |
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| JP2022522552A (ja) * | 2018-12-28 | 2022-04-20 | インテル コーポレイション | 無線機器の設計、制御、及びアーキテクチャ |
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|---|---|---|---|---|
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