JP7350789B2 - 無線機器の設計、制御、及びアーキテクチャ - Google Patents

無線機器の設計、制御、及びアーキテクチャ Download PDF

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Description

本明細書に記載される態様は、一般に、無線機器に関し、より詳細には、周波数乗算、デジタル制御、及び新規な無線アーキテクチャを実装する無線機器設計に関する。
現代のRF無線機は、一般に、１つ以上の無線機チェーン(例えば、受信機、送信機、又はトランシーバ)に分配される必要のある局部発振器（local oscillators (LOs)）を利用する。さらに、現代のRF無線機は、ビーム形成を実装することができ、及び／又は高周波信号配信を必要とすることができる。このような信号の生成、分配、及び処理は、解決される必要のある設計の複雑さを導入する。例えば、現代のRF無線機は、信号損失、過剰な電力の使用(及び発熱)、及びRF無線機ボード間の相互接続としての高価で損失の大きいケーブル及びコネクタの使用に悩まされている。これら及び他の問題を解決するための現在の試みは不十分であった。
添付の図面は、本明細書に組み込まれ、明細書の一部を構成し、本開示の態様を説明し、説明と共に、態様の原理を説明し、関連技術の熟練者が態様を作製し、使用することを可能にするのに役立つ。
本開示の態様による、複数の分数調波位相を使用する周波数乗算の例を示す。
本開示の態様による、局部発振器の分配及び生成を実施する例示的な受信機設計のブロック図を示す。
本開示の態様による、被制御遅延線を実装した例示的な遅延ロックループのブロック図を示す。
は、本開示の態様による、例示的な補間遅延線のブロック図を示す。
本開示の態様による、二次元遅延線を実装した例示的なDLLのブロック図を示す。
本開示の態様に従った、図５に示すような二次元遅延線５００について生成された位相を示す例示的なＭｘ×Ｍｙ行列を示す。
本開示の態様による、デカルト合成(位相補間)による直交位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
本開示の態様による、直接直交位相生成及び位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
は、本開示の態様による、３つの異なるケースの分数調波乗算係数(２N+１)及び位相分解能ηPに対する例示的な位相行列を示す。 は、本開示の態様による、３つの異なるケースの分数調波乗算係数(２N+１)及び位相分解能ηPに対する例示的な位相行列を示す。 は、本開示の態様による、３つの異なるケースの分数調波乗算係数(２N+１)及び位相分解能ηPに対する例示的な位相行列を示す。
本開示の態様による、例示的な装置のブロック図を示す。
本開示の態様による、基本周波数、第２高調波、及び第３高調波における信号の位相の組み合わせの例を示す。
本開示の一態様による、FM－RFDACを実装する例示的な極性送信機設計のブロック図を示す。
本開示の態様による例示的なFM－RFDACのブロック図を示す。
本開示の態様による、例示的な振幅構成要素のブロック図を示す。
本開示の態様による、例示的な装置のブロック図を示す。
本開示の一態様による、FM－RFDACを実装する例示的な直交送信機設計のブロック図を示す。
本開示の態様による、新しい４５度軸に再マッピングされたI/Qデータ値を示す。
本開示の態様による、U(t)ベクトル及びV(t)ベクトルの位相に関連する位相オクタント内のデータ点１８０２を示す。
本開示の態様による、U(t)ベクトル及びV(t)ベクトルの位相に関連する位相オクタント内のデータ点１８０４を示す。
本開示の態様による、オクタントマッピング情報に基づいてクロック信号の位相シフトされたバージョンの中から選択するための実装例のブロック図を示す。
本開示の態様による、例示的な装置のブロック図を示す。
本開示の態様による、例示的なハイブリッド受信機設計のブロック図を示す。
本開示の態様による、例示的なハイブリッド受信経路の実装のブロック図を示す。
本開示の態様による、完全アナログビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
本開示の態様による、完全デジタルビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
本開示の態様による、例示的な装置のブロック図を示す。
本開示の態様による、例示的トランシーバ設計のブロック図を示す。
本開示の態様による、例示的トランシーバスライス実装のさらなる詳細を示すブロック図を示す。
本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。 本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。 本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。
本開示の態様による、例示的な装置のブロック図を示す。
本開示の態様による、例示的な基板間相互接続を示すブロック図を示す。
本開示の態様による、積層結合伝送線路を実装する例示的な結合インダクタアーキテクチャを示す。
本開示の態様による、図３１Aに示されるような結合インダクタアーキテクチャの等価回路表現を示す。
本開示の態様による、分割キャパシタ回路トポロジと、積層結合伝送線路トポロジとを比較する、シミュレーションテスト結果のスミスチャートプロットを示す。
本開示の態様による、金属酸化物金属（ＭｏＭ）キャパシタと積層結合伝送線路トポロジとを比較するシミュレーションテスト結果のフィルタ応答プロットを示す。
本開示の態様による、結合インダクタアーキテクチャ及び等価回路表現の異なる実装を示す。
本開示の態様による、シミュレートされたトリプレクサの実施例及びシミュレーションテスト結果のプロットを示す。
本開示の一態様による、シミュレートされたインピーダンス整合実施例を示す。
本開示の態様による、図３７に示されるシミュレートされたインピーダンス整合実施例のパワーゲイン対周波数プロットを示す。
従来の無線パーティションのブロック図を示す。
本開示の態様による、例示的な無線パーティションのブロック図を示す。
本開示の態様による、例示的な双方向デジタル通信チェーンのブロック図を示す。
本開示の態様による、例示的なケーブル及び構成要素のインタフェースを図示する。
本開示の態様による、ケーブル相互接続を使用する無線構成要素の第１の実施例を示す。
本開示の態様による、ケーブル相互接続を使用する無線構成要素の第２の実施例を示す。
本開示の例示的な態様は、添付の図面を参照して説明される。要素が最初に現れる図面は、典型的には、対応する参照番号の左端の数字で示される。
以下の説明では、本開示の態様を完全に理解するために、多数の特定の詳細が記載されている。しかしながら、構造、システム、及び方法を含む態様が、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。本明細書における説明及び表現は、当業者が、その作業の内容を他の当業者に最も効果的に伝達するために使用する一般的な手段である。他の例では、周知の方法、手順、構成要素、及び回路は、本開示の態様を不必要に不明瞭にすることを避けるために詳細には説明されていない。
＜＜セクションＩ ： 周波数多重DACを用いた局部発振器生成＞＞
このセクションに記載される態様は、一般に、受信機に関し、特に、mm波周波数で局部発振器（local oscillators (LOs)）生成を実装する受信機設計に関する。
RF受信機は受信信号のダウンコンバート及び／又は処理のために局部発振器を必要とする。例えば、１つ以上のLO信号を各キャリア周波数又は対象チャネルで生成する必要がある。５G/mm波受信機のような、より高い周波数の受信機用途では、必要なLO信号は、典型的には、大きな(すなわち、ゼロから電力供給（supply）までの)信号である。さらに、LOビーム成形では、RF経路内に損失性位相シフタが不要であり、さらに面積と電力を節約する。その結果、このような大きな信号mm波LOを発生し、分配することは有利であるが、重要ではなく、かなりの電力を必要とする。さらに、このようなmm波受信機の設計は直交LOも必要とし、さらにこの問題を複雑にするが、LOビーム成形ベースの受信機も多相LOを必要とする。従って、このような受信機に必要なLO信号を生成することは、複雑で、費用がかかり、時間がかかる作業である。
再び、例えば５G/mm波受信機のような多くのRF受信機設計は、直交多相LOを実装する。これらの信号を生成するための典型的な解決法は、例えば、周波数分割、９０°ハイブリッドカプラ、及び多相フィルタを用いて位相ロックループからmm波LOを直接生成することを目的とする直接多相直交LO生成技術を含む。しかしながら、このような技術は、mm波周波数でのキャパシタ品質ファクタ劣化によって引き起こされる位相雑音劣化をもたらし、mm波増幅を必要とする損失性位相シフタを利用し、設計コスト、面積、及び電力を追加する。さらに、直接的な多相技術はまた、長距離にわたるmm波周波数での高い電力散逸に悩まされ、これは、通常、マルチチャネルビーム成形受信機を使用する実用的用途に必要とされる。
例えば、周波数分周器は、２xLOクロックを生成し、ローカル受信機周波数分割のために分配しなければならない場合に、上記の問題を複雑にし、mm波周波数で周波数分周器を設計することは重要ではない。さらに、ほとんどのフリップフロップベースの分割器技術は、CMOS又はCML論理の速度に課される制限のため、意図された周波数では機能しない。その結果、唯一の実行可能な選択肢は、注入同期分周器（injection－locked frequency divider）又は回生分周器（regenerative dividers）を使用することであったが、これらの選択肢の各々は、前述のように、LCタンク内のキャパシタの品質係数が低いために、mm波周波数で影響を受け、高い電力を必要とする。
さらに、９０°ハイブリッドカプラは、特定の周波数で構築され、従って、広帯域受信機用にチューニングすることは困難である。また、広帯域アプリケーションで使用される場合、出力の位相及び振幅精度は、周波数が設計（つまり同調された）周波数から逸脱するにつれて低下し始める。多相フィルタは、同様に特定の同調周波数で動作するように設計されているので、多相フィルタは、９０°ハイブリッドカプラと同様の問題に悩まされる。設計トポロジに依存して、直交出力の位相又は振幅は、従って、不利になる。これを補償するために、多段多相フィルタが提案されてきたが、これらはまた、各多相が３dBの損失を追加するので、重大な電力損失を受ける。従って、貴重な設計面積を消費し、追加の電力を必要とするmm波増幅器を使用することになり得る。
直交多相LOを生成するための他の解は、注入同期乗算ベースLO生成の使用を含む。このような設計は、mm波LO信号を生成するために注入同期周波数乗算を使用するが、基本入力とその望ましくない高調波は完全には抑制されず、スパーをもたらす。また、多相生成は、補間又は直接位相シフタを介して、mm波周波数での増幅後の位相シフトを必要とし、これもまた電力を必要とする解決策を必要とする。
従って、直交多相LOを生成する必要性、特にビーム成形を実装するものを含むmm波受信機の必要性に対処するために、本明細書に記載の態様は、周波数乗算デジタル－アナログ変換器(frequency－multiplying digital－to－analog converters、FM－DAC)と低周波遅延同期ループ(low－frequency delay－locked－loop、DLL)の組み合わせを実装する。本明細書でさらに説明するように、これらの態様は、RF－PLLを使用して、所望のLO周波数の分数調波を生成することを含み、これは、異なるRF受信チェーンに分配され、各受信チェーンは、それぞれのFM－DAC及びDLLを実装する。言い換えると、DLLは、FM－DAC及びビーム成形のためのLO分数調波の多重位相を生成するために、各チェーンにローカルに使用される。これにより、全チップにわたって多相mm波LO信号を分配することがなくなる。その結果、各チェーンにローカルなFM－DACは、基本波(すなわち、LO分数調波)及びその望ましくない高調波を抑制しながら、チェーン毎に適切なLO位相を用いて、これらの入力を用いてmm波周波数で直交大スイング（large－swing）LO信号を生成できる。
本明細書に記載される態様から生じる利点は、RF周波数(mm波周波数ではなく)で行われるPLL及びLO分配を含み、有意な電力を節約する。FM－DACはまた、望ましくない高調波を抑制し、前述の従来技術と比較してよりクリーンなスペクトルを生成する。ローカルDLLは、FM－DACで使用されるLO分数調波周波数で、多重位相(直交を含む)を生成する簡単な方法を提供する。
図１は、本開示の態様による、複数の分数調波位相を使用する周波数乗算の例を示す。図１に示されるように、周波数乗算は、所望の高調波のコヒーレント加算を伴う多重分数調波位相、及び望ましくない高調波における弱め合う結合（destructive combination）を使用して達成され得る。この技術は、所望の高調波が奇数の場合に特に有効である。図１に示され、以下にさらに説明される例では、所望の高調波は、第５高調波として選択されるが、本明細書で説明される態様は、特定の高調波に限定されるものではなく、LOの任意の適切な分数調波に従って実施されてもよい。
図１に示すように、５相クロック１０２は、生成されるべき所望のLO周波数の１/５で示され、これはLO/５として表される。位相クロック１０２は、それらの位相関係に関して、全クロックサイクルの１/５、すなわち２π/５(すなわち、７２度)だけ互いに等しく間隔をあけて配置される。このようにして組み合わせると、スペクトルパワー分布図１０４及び位相図１０８に示されるように、LO高調波(LO、３LOなど)を除いて、LO/５及びその奇数高調波(３LO/５、７LO/５など)において相殺が生じる。この概念は、(２N+１)個の位相クロックが組み合わされ、各々がLO/(２N+１)の周波数で２π/(２N+１)だけ等間隔に配置される場合、LO信号は、LO周波数(及びLOの高調波)でコヒーレントに加算され、LO/(２N+１)の他の奇数高調波のすべてで相殺されるように、数学的に一般化することができる。この場合、Nは任意の整数を表す。他の周波数乗算技術(例えば、注入同期又は自己混合)では、分数調波は、基本的にキャンセルされず、関心のある１つ以上の臨界周波数帯域内で発生し得るスパーを生成する。従って、この位相加法を使用して、非常に低い周波数を使用して、より高い周波数のLO信号を生成することは、有利である。
図２は、本開示の態様による、局部発振器の分配及び生成を実施する例示的な受信機設計のブロック図を示す。図２に示され、本明細書でさらに議論されるように、受信機設計２００は、局部発振器生成（local oscillator generation (LOG)）回路を含む別個のLOGユニット２０４.１～２０４.Kを含み、各LOGユニットは周波数乗算デジタル－アナログ変換器(frequency－multiplying digital－to－analog converter、FM－DAC)及び遅延ロックループ(delay－locked loop、DLL)を含む。
図１０を参照して本明細書でさらに説明するように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する全体的な受信機設計の一部として実装される受信機設計２００を含む。例えば、受信機設計２００は、各受信チェーンRX－１～RX－Kに対して別個の直交LO信号を生成することを可能にし、これは、受信信号のダウンコンバート及びその後の信号処理のために各受信チェーンによって利用され得る。そして、各受信チェーンは、それ自身の直交LO信号セットを備えているので、異なる受信チェーン間の位相変化は、このようにして実現され得る。従って、本明細書に記載の態様は、各受信チェーンが、その特定の受信チェーン及びアンテナに対して調整された位相を有する直交LO信号の専用セットを利用することができるので、複数のアンテナを介してビーム形成を実行する受信機に対して特に有用であり得る。
従って、態様は、ダウンコンバート、復調、及び信号処理のためにそれぞれの直交LO信号セットを使用する各受信チェーンを含む。そうするために、種々の態様は、個々の受信チェーンRX－１～RX－Kの各々を含み、これは、追加の構成要素、回路、プロセッサ、アンテナなどを含み、受信信号が確実に受信され、それに含まれるデータがそれに応じて処理されるようにする。例えば、これらの追加の構成要素は、ミキサ、復調器、フィルタ、増幅器、プロセッサなどを含み得、受信データの処理は、例えば、任意の他の適切な構成要素と組み合わせて、１つ以上のプロセッサ(例えば、ベースバンドプロセッサ)を介して実施される。例えば、直交LO信号が生成されると、直交LO信号は、無線で受信された信号内に含まれるデータを処理するために、任意の適切な技術(例えば、既知の技術)に従って使用され得る。
一態様では、受信機設計２００は、LOGユニット２０４.１～２０４.Kの各々によって入力信号として使用される信号を生成する共通の位相ロックループ（PLL）回路２０２を含む。この入力信号は、所望の高周波数のLO信号の分数調波周波数で生成することができる。態様では、より高い周波数のLO信号は、例えば、提案された２４GHz～８６GHzスペクトルのような、５G無線通信に使用されるmm波スペクトルに関連する周波数を有し得る。しかしながら、態様は、この特定の帯域に限定されず、本明細書に記載の態様は、特定の無線通信用途に適した任意の周波数又は周波数範囲に従って実施することができる。
共通PLL回路２０２は、入力信号を生成するために、任意の適切な及び/又は既知の回路構成要素を使用して実現することができる。図２に示すように、共通位相同期ループ回路２０２は、LO/(２N+１)によって表される高周波LO信号の分数調波周波数で入力信号を生成し、LOは、高周波ターゲットLOであり、Nは、特定の用途のために使用される所望の周波数乗算スケーリングに基づく任意の正の整数値である。高周波LO信号の分数調波周波数で生成される入力信号は、次に、それぞれのLOGユニット２０４.１～２０４.Kを介して、任意の適切な数K個の個々のRXチェーンRX－１～RX－Kに分配される。
ここでも、入力信号は、周波数乗算(例えば、RF周波数対mm波周波数)を利用することによって、ターゲットLO信号よりも低い周波数で生成される。その結果、入力信号は、有利に電力を節約し、より高い周波数信号に使用される実装と比較してより少ない設計努力を必要とする電力分配システムを使用して、各受信チェーンRX－１～RX－Kに分配され得る。これは、例えば、受信機２００が実装される受信機又はトランシーバ設計が、数Kが１０、２０、１００などの「大量」分散トランシーバチェーンを使用する場合に特に有利である。一態様では、各受信チェーンRX－１～RX－Kは、受信チェーン２０４.２についてさらに詳細に示し、以下でさらに説明するように、それぞれのLOG回路２０４を実装して、入力信号を使用して周波数乗算及び位相シフトを実行する。
例えば、LOGユニット２０６が図２に示されており、これは受信チェーンRX－２及びLOGユニット２０４.２に関連付けられている。再び、態様は、LOGユニット２０６のような別個のLOGユニットを実装する各受信チェーンRX－１～RX－Kを含むが、LOGユニット２０６の動作の詳細のみが、簡略化の目的で本明細書で議論される。一態様では、LOGユニット２０６は、遅延ロックループ（DLL）２０６.１、オプションの位相構成回路２０６.２、オプションの振幅構成回路２０６.３、及び共振負荷２０６.４を含む。一態様では、LOGユニット２０６は、共通PLL回路２０２によって生成された入力信号を受信し、出力として直交LO信号セットを提供することができる。これらの直交LOクロック信号は、例えば、差動LO直交出力であってもよい。本明細書では、主に、LO直交出力を本質的に差分として参照する態様が説明されているが、この態様は、それに限定されるものではなく、受信された無線信号の信号処理に適した互いに何らかの関係を有するLO直交出力の生成を含んでもよい。
いずれにしても、態様は、ターゲットLO信号(例えば、mm波周波数)に周波数を有する直交LO信号の生成されたセットを含み、直交LO信号は、０度の同相LO信号成分(I)、１８０度の同相LO信号成分(I－)、９０度の直交LO信号成分(Q)、及び２７０度の直交LO信号成分(Q－)として表される。このようにして、共振負荷２０６.４は、任意選択の位相構成回路２０６.２及び任意選択の振幅構成回路２０６.３のうちの１つ以上と共に、FM－DACを形成してもよい。
さらに、直交LO信号の生成されたセットは、互いに対して０、９０、１８０、及び２７０度の位相を有するLO信号成分を含むが、LOGユニット２０４.１～２０４.Kの各々は、他の直交LO信号セットに対して位相シフトされ得る独自の直交LO信号セットを生成することができる。例えば、LOGユニット２０４.１は、LOGユニット２０４.２によって生成された直交LO信号から、互いに９０度離れているが、位相シフトされた５、１０、１５度などの直交LO信号を生成することができる。各LOGユニット２０４.１～２０４.Kを介して直交LO信号がどのように生成されるかに関する詳細は、以下でさらに議論される。
種々の態様において、DLL２０６.１は、異なるアーキテクチャを使用して実施することができ、各々は、直交LO信号を生成するために使用される位相をより精密に制御する代わりに、増大した設計複雑性のトレードオフを提供する。一態様では、DLL２０６.１は、多段被制御遅延線として実装することができ、その例は、図３にDLL３００として示されている。一態様では、DLL３００は、FM－DAC(例えば、位相構成回路２０６.２、振幅構成回路２０６.３、及び共振負荷２０６.４)への多相入力を生成することができる。さらに、そのような態様によれば、DLL３００は、位相検出器及びループフィルタ３０２を含んでもよく、これは、例えば、M段被制御遅延線３０４に含まれるM個の遅延素子３０４.１～３０４.Mのうちの１つ以上の状態を制御するために、コンピュータ読取可能な命令を実行するように構成された１つ以上のプロセッサとして実装されてもよい。M段被制御遅延線３０４は、遅延素子３０４.１～３０４.Mとしてインバータを実装したものとして図３に示されているが、態様は、遅延素子３０４.１－３０４.Mの任意の適切なタイプ及び／又は組み合わせで実現されるM段被制御遅延線３０４、例えばバッファなどを含む。
一態様では、位相検出器及びループフィルタ３０２は、M段被制御遅延線３０４に対するアナログ及び/又はデジタル制御を実現することができ、遅延線の入力及び出力が１クロック周期だけ分離されることを確実にするように調整することができる。クロック信号は、例えば、図２を参照して説明したように、共通PLL回路２０２によって生成された分配された入力信号を含んでもよい。さらに、位相検出器及びループフィルタ３０２は、負荷制御、電流スタービング制御、電源制御等の任意の適切な技術を用いて、M段被制御遅延線３０４によって実現される遅延素子の状態を制御することができる。
いずれにせよ、態様は、位相シフト信号セットを位相構成回路２０６.２に提供するDLL３００を含む。これらの位相シフト信号は、図３に示すように、遅延素子３０４.１～３０４.Mの数Mの関数である位相によって分離される。従って、DLL３００によって提供される位相シフト信号セットの間の位相シフト量に関連する単位位相粒度(すなわち、「CLK位相」)は、遅延素子３０４.１～３０４.Mの数Mとともに増加する。しかしながら、DLL３００は、場合によっては、単位の位相シフト(２π/M)等価時間遅延が、個々の遅延素子の単位のインバータ遅延を超えて減少し得るという点で制限される。従って、単位位相シフトのより細かい粒度を可能にするために、図４及び図５に関して以下でさらに議論されるように、態様は、代替タイプの遅延線を実装することを含む。
図４は、本開示の態様による、例示的な補間遅延線のブロック図を示す。一態様では、DLL２０６.１は、図４に示すように、補間遅延線４００を利用して実施することができる。例えば、DLL２０６.１は、図３に示され、上述したように、DLL３００として実装することができる。他の態様では、M段被制御遅延線３０４は、図４に示すように、補間遅延線４００のような他の遅延素子構成で置き換えることができる。従って、このような態様によれば、DLL２０６.１は、図３に示すような位相検出器及びループフィルタ３０２と、図４に示すような補間遅延線４００との組み合わせとして実現することができる。
補間遅延線４００は、図４においてインバータとして表される遅延素子を含むが、態様は、任意の適切なタイプの遅延素子を実装する補間遅延線４００を含む。図４に示すように、数Mの遅延素子は、１クロック周期に関連付けられてもよく、数kは、１からMの間の任意の素子数を表す。例えば、(k+１)*(２π/M)とラベル付けされたノードにおける位相は、遅延素子４０４.kに関連付けられてもよい。図４に示すように、各行間の入力をずらすことによって、DLL４００によって提供される位相シフト信号セットは、DLL３００と比較してより高いレベルの位相粒度を表す(k*２π/M)、(k+１)*(２π/M)、(k+２)*(２π/M)などの単位位相シフトを提供することができる。換言すれば、DLL４００は、DLL３００によって課される制限を克服するために、遅延素子セット間の補間を活用し、個々の遅延素子の遅延に関連するものよりも小さい単位位相シフトを達成する。
図３及び図４にそれぞれ示されるように、DLL３００及び４００について、各DLLは、特定の構成(例えば、非補間DLL３００対補間DLL４００)として実装される単一のDLLを表す。他の態様では、以下でさらに議論するように、単位位相シフトに対してさらに細かい制御を達成するために、１つより多くのDLLを実装することができる。
図５は、本開示の態様による、二次元遅延線を実装した例示的なDLLのブロック図を示す。一態様では、DLL２０６.１は、図５に示すように、二次元遅延線５００として実装することができる。二次元DLL５００は、２つの別々の遅延線制御システムDLL－Xコア５０２及びDLL－Yコア５０４を実装することができ、各々は、DLL３００及び４００と同様に、それぞれの遅延素子セットを制御する。また、DLL３００及び４００と同様に、二次元遅延線５００は、遅延素子に対する任意の適切なタイプの制御(負荷制御、電流スタービング制御、電源制御など)を実施することができ、これは任意の適切なタイプの遅延素子として実施することができる。したがって、DLL３００及び４００のように、二次元DLL５００は、入力５０６において、共通PLL回路２０２によって生成された入力信号を受信し、入力信号の、任意の適切な数の位相シフトされたバージョンを出力することができる。次いで、これらの位相シフト入力信号は、所望の周波数及び位相で直交LO信号を生成するために、位相シフト入力信号のサブセットの周波数乗算を確実にするために、以下にさらに論じるように、FM－DACによって利用され得る。
しかしながら、DLL３００及び４００とは異なり、態様は、寸法Ｍｘ×Ｍｙを有する遅延素子の２次元行列を形成するM個の遅延素子の２つの直交するセットを含む２次元DLL５００を含む。態様は、任意の適切な寸法を有する行列を含み、対称である必要はない。このようにして、遅延素子行列は、図５に示すように、DLL－Xコア５０２がMx個の遅延素子を制御し、DLL－YコアがMy個の遅延素子を制御するように構成することができる。さらに、詳細部分５０８に示されるように、遅延素子の二次元行列は、二次元行列内の各ノードが二つの遅延素子によって供給されるように、互いにインターリーブされてもよい。
一態様では、各遅延素子は、典型的には、DLL(－X又は－Y)コア出力によって制御される。しかしながら、「上」の遅延素子チェーン(すなわち、最後のインバータ出力は入力としてDLL－Xコアに戻る)及び「左」の遅延素子(すなわち、最後のインバータ出力は入力としてDLL－Yコアに戻る)は、「完全に」制御される、すなわち、それらの遅延は、各DLLによって制御され、拘束される。これらのチェーン以外に、他の遅延素子は、DLLによって部分的に制御される。したがって、態様は、２次元DLL５００の構成を利用して、DLLにより完全に制御されない段の中の遅延変動を低減することを含む。追加の利点として、２次元DLL５００は、設計の一層整然とした「フロア計画」も可能にし、これは、幾つかの態様では有利なことに、DLL３００又は４００よりも簡単な実装を可能にし得る。二次元遅延線５００によって生成された位相を示す例示的なMx×My行列が図６に示され、以下でさらに説明される。
種々の態様において、FM－DACのための適切な位相は、例えばDLL３００、４００、又は５００のいずれかのような任意の適切な遅延線実装によって生成され得る。換言すれば、各LOGユニット２０４は、それぞれのDLL２０６を介して適切な位相を出力することができ、これは、各受信チェーンに対して所望の直交LO信号を提供するために、LOGユニット２０４のFM－DAC部分(例えば、位相構成回路２０６.２、振幅構成回路２０６.３、及び共振負荷２０６.４)によって利用される。
一態様では、以下でさらに説明するように、直交LO信号を生成するために、LOGユニット２０４.１～２０４.Kに従って２つのアーキテクチャを実装することができる。説明を簡単にするために、２π/Pの出力位相分解能と同様に、(２N+１)の周波数乗算係数を、両方の場合について仮定した。しかしながら、ここに記載される態様は、この点に関して限定されず、特定の用途、必要な仕様、使用されるDLLのタイプ、遅延素子の数などに応じて、任意の適切な乗算係数又は出力位相分解能を提供することができる。
さらに、LO信号の位相及び周波数は、それぞれ図７及び図８のFM－DACアーキテクチャを参照して後述するように、２つの異なる方法で生成することができる。特に、LOGユニット７００は、結合された信号が所望の周波数及び位相で直交LO信号を生成するように、DLLによって生成される位相信号の振幅を制御する。他方、LOGユニット８００は、振幅を調整する必要なく、DLLによって生成された位相のうちのどの位相が実際に組み合わされるかを制御し、最終結果はLOGユニット７００と同じであり、所望の周波数及び位相で直交LO信号を提供する。
図７は、本開示の態様による、デカルト合成(位相補間)による直交位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。図７に示すように、LOGユニット７００は、一般に、２つの異なる部分DLL７０２及びFM－DAC７０４を含む。DLL７０２は、例えば、図２に示すように、DLL２０６.１で識別することができ、従って、任意の適切なタイプのDLL(例えば、DLL３００、DLL４００、二次元DLL５００)として実装することができる。再び、LOGユニット７００は、振幅制御ブロック２１０を介して生成されたLO信号の位相を制御するので、このような態様は、位相選択回路２０６.２の使用を必要としない。代わりに、DLL７０２は、FM－DAC７０４による周波数乗算を確実にするために必要な位相を生成する。したがって、態様には、実装されたDLLアーキテクチャに従って位相差を有するこれらの位相シフト入力信号を生成するDLL７０２が含まれ、次いで、所望の位相が加重和方式で補間によって得られるように、振幅制御ブロック２１０を介して重み付けされる。
したがって、FM－DAC７０４は、例えば、図２に示すように、振幅構成回路２０６.３及び共振負荷２０６.４で識別され得る。いずれにしても、態様は、LOGユニット７００を含み、DLL７０２によって提供される適切な位相を利用して、特定の入力信号に対して、重み付けされた信号が共振負荷(例えば、LCネットワーク)を介して結合されるときに周波数乗算を利用することによって、より高い周波数及び所望の位相における直交LO信号セットを生成する。例えば、態様は、所望の周波数で最大のスパーフリー信号を生成する位相シフト入力信号の組み合わせに基づいて位相の組み合わせを生成するDLL７０２を含む。このようにして、位相シフト信号の幾つかの位相がFM－DAC７０４に引き渡され、他の位相シフト信号は使用されない。
一態様では、LOGユニット７００は、DLL７０２によって生成された重み付けされた位相シフト入力信号を特定の方法で組み合わせ、信号が所望の周波数で強め合うように加算され、従って、所望の周波数及び位相シフトを有する直交LO信号セットを提供することを確実にする。例えば、FM－DAC７０４は、それに応じて重み付けされる位相シフト入力信号に対して、０度の同相LO信号成分（I）、１８０度の同相LO信号成分（I－）、９０度の直交LO信号成分（Q）、及び２７０度の直交LO信号成分（Q－）を有する、上述のような直交LO信号成分セットを生成することができる。
分数調波信号は、周波数乗算を保証するために様々な位相で生成することができるが、０度における同相LO信号成分（I）と入力信号(例えば、fLO／(２N+１))との間の全体的な位相シフトは、周波数乗算のみによって影響を受けない。換言すれば、入力信号及びLOGユニット７００によって出力される０度の同相LO信号成分（I）は、さらなる位相調整なしに、互いに追跡することができる。しかしながら、各受信チェーンの間で調整され得る付加的な位相シフトを得ることが望ましい(例えば、マルチアンテナ受信機内の各アンテナについて、LO信号を受信信号と時間整列させるか、又はビーム形成を実現するために)。
従って、態様は、LOGユニット７００が、DLL７０２によって出力される位相シフト信号セットを介して振幅変調制御を実行することを含む。そうするために、FM－DAC７０４は、図７に示すように、DLL７０２によって提供される各信号位相に対してインバータセットを実装することができる。各インバータは、各位相シフト入力信号をLCネットワークに結合し、周波数乗算を確実にするために、キャパシタに直列に結合されてもよい。LCネットワークは、適切な周波数に対する周波数乗算を確実にするために、任意の適切な数及びタイプのリアクタンス素子を含むことができ、これは、任意の構成において、同調可能であってもよい。さらに、態様において、インバータ及びキャパシタは、任意の適切な数及びタイプの論理を使用して、任意の数のリアクタンス素子(例えば、互いに並列に配置された幾つかのキャパシタ)を使用して実施されてもよい。従って、DLL７０２によって生成される各位相シフト入力信号は、それが結合されるインバータ－キャパシタ対の制御を介して振幅変調されてもよく、インバータの状態は、この振幅変調を実現するように制御されてもよい。
例えば、簡略化のために図７には示されていないが、「A」及び「B」線は、各インバータが別々にスイッチングモードに配置されるか、又は固定DC出力を提供するように、１つ以上の論理要素に結合されたデジタルコードワードとして実現され得る、各インバータ出力に関連する振幅又は重み付けを表すことができる。例えば、図７に示す各インバータは、適切な論理ゲート(例えば、NANDゲート)で置き換えることができ、一方の入力は、DLL７０２からの位相シフト信号出力であり、他方は、所望の電圧値に駆動されるデジタル制御線である。いずれにせよ、態様は、デジタル方式(例えば、ベースバンドプロセッサ又は受信機によって実装される他の適切なプロセッサを介して)で制御される、各インバータ出力の振幅、又はDLL７０２によって出力される各位相シフト入力信号の重み付けを含む。
態様において、FM－DAC７０４は、図７に示すようにLCネットワークに結合される位相シフトされた振幅重み付け入力信号７５０、７５２、７５４、及び７５６を提供する。信号７５０、７５２、７５４、及び７５６の各々に含まれる位相シフト信号の振幅により、LCネットワークを介して周波数乗算を行い、特定の周波数及び位相を有するそれぞれの直交LO成分を生成することができる。例えば、信号７５０、７５２、７５４、及び７５６は、それぞれ、LCネットワークへの結合を介して、同相LO信号成分I、同相LO信号成分I－、直交LO信号成分Q、及び直交LO信号成分Q－をそれぞれ生成するために、振幅制御を介して位相シフト入力信号のそれぞれのセットを含んでもよい。
態様は、奇数であるLOGユニット７００の周波数乗算係数を含む。これは、有利には、乗算係数がタイプ(４L+１)の場合にクロック間の直交関係を維持し、乗算係数が(４L+３)の場合のちょうど逆であり、Lは任意の整数である。後者の場合、LOクロックが典型的に差動であり、差動クロックの単純なスワップが反転を固定するので、これは問題を生じない。振幅制御経路を用いて直交位相間を補間することによって、すなわち、LCネットワークを介して出力でデカルト結合（Cartesian combining）することによって、任意の位相を生成することができる。
再び、図７に示す例の場合、DLL７０２は、LOの(２N+１)番目の分数調波で動作するように構成される。例示的な例を提供するために、DLL７０２が単一のDLLバンク(例えば、DLL３００又はDLL４００)として実装される場合、必要とされる遅延要素の数は、M=４*(２N+１)である。一方、DLL７０２が二次元DLL(例えばDLL５００)として実装される場合、(Mx,My)=(４,(２N+１))又は((２N+１,４))となる。
位相シフト信号が周波数乗算をもたらすように組み合わされると、デカルト合成数学は、指定されたLO信号の位相シフトと振幅重み付けA及びBとの間の関係を以下の式で表すことができる:
Figure 0007350789000001
Figure 0007350789000002
方程式の性質により、LOI及びLOQの出力振幅は同じであるが、奇数乗算係数のタイプに依存して、LOQ出力を交換する必要がある場合もあるし、ない場合もある。乗算係数はシステム設計中に決定されるので、これは重要ではない。このように、位相生成の精度は、振幅A、Bを制御するデジタル振幅入力分解能に依存する。位相－振幅制御関係は非線形(∠φ＝tan－１(B/A))であるが、DAC分解能の増大は任意の小さな位相分解能を達成可能にする。
図８は、本開示の態様による、直接直交位相生成及び位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。図８に示すように、LOGユニット８００は、一般に、２つの異なる部分：DLL８０２と、FM－DAC部分８０４.A及び８０４.Bを含むFM－DAC８０４と、を含む。DLL８０２は、例えば、図２に示すように、DLL２０６.１によって識別されてもよく、従って、任意の適切なタイプのDLL(例えば、DLL３００、DLL４００、二次元DLL５００、等)として実装されてもよい。しかしながら、LOGユニット８００は、DLLによって生成された位相信号の選択的な組み合わせを介して生成されたLO信号の位相を制御するので、振幅制御は不要である。その代わりに、FM－DAC８０４は、DLL８０２によって生成された入力信号から特定の位相シフト入力信号を選択し、特定の位相シフト入力信号を共振負荷(すなわち、LCネットワーク)に選択的に切り換えるか、及び／又は結合して、所望の周波数及び位相で直交LO信号セットを生成する。
したがって、FM－DAC８０４は、例えば、図２に示すように、位相構成回路２０６.２(位相スイッチ行列８０４.A)及び共振負荷２０６.４(部分８０４.B)で識別され得る。いずれにせよ、態様は、特定の分数調波LO信号に対して、より高い周波数及び所望の位相における直交LO信号セットを生成するために、DLL８０２によって(位相スイッチ行列８０４.Aを介して)提供される適切な位相シフト入力信号セットを利用するLOGユニット８００を含む。
そうするために、LOGユニット７００に関連付けられたFM－DAC７０４と同様に、FM－DAC８０４はまた、図８に示されるように、DLL８０２とLCネットワークとの間で選択された位相シフト入力信号を位相スイッチ行列８０４.Aを介して結合するために、インバータのセットと１つ以上のリアクタンス構成要素(例えば、１つ以上のキャパシタ)を実装することができる。換言すれば、DLL８０２は、FM－DAC８０４による周波数乗算を確実にするために必要な位相の「スーパーセット」を生成する。従って、態様は、全ての所望のビーム角度シナリオのための実装されたDLLアーキテクチャに従って、位相差を有する位相シフト入力信号を生成するDLL８０２を含む。次に、DLL８０２によって生成された位相シフト入力信号のスーパーセットの中から位相シフト入力信号の特定の組み合わせ(すなわち、スーパーセットのサブセット)を選択的に結合することによって、位相スイッチ行列８０４.Aは、周波数乗算及びビームステアリングのために適切な位相シフト入力信号８５０及び８５２を選択し、これらの信号を共振負荷(部分８０４.B)に結合する。したがって、特定の生成された位相シフト入力信号８５０及び８５２を区別的に選択することによって、出力直交LO信号の位相の変化を実現することができる。
換言すれば、FM－DAC８０４は、DLL８０２によって出力された位相シフト信号のスーパーセットの位相シフト入力信号８５０及び８５２のサブセットを選択的にLCネットワーク(部分８０４.B)に結合し、LCネットワークは、任意の適切な数及びタイプのリアクタンス素子を含み、任意の構成で同調可能であり、適切な周波数に対する周波数乗算を保証する。位相シフト入力信号８５０及び８５２のサブセットの特定の組み合わせにより、LCネットワークを介して周波数乗算が発生し、０度の同相LO信号成分（I）、１８０度の同相LO信号成分（I－）、９０度の直交LO信号成分（Q）、及び２７０度の直交LO信号成分（Q－）が生成される。
換言すれば、LOGユニット８００は、固有の設計に起因する正確な位相制御を実現するために、DLL８０２における直接直交及び位相生成を有利に利用する。しかしながら、これにより、DLL８０２において必要とされる遅延素子の数は、位相分解能に比例して増加する。従って、２π/Pの分解能を有する高周波数(例えば、mm波周波数)LO位相を生成するために、態様は、(この例では)(２N+１)番目の分数調波において２π/P(２N+１)の分解能を有する位相の生成を含む。
さらに、態様は、直交差位相クロックを生成するLOGユニット８００を含む。したがって、Pは４倍であることが望ましい。このような場合、分数調波周波数における直交差分クロックが自動的に生成される。この実装に必要な遅延要素の数のより一般的な表現は、Pのすべての整数値に対して動作する:
Figure 0007350789000003
Figure 0007350789000004
詳細な位相生成機構は、Pの一般的な場合、すなわち、以下の場合について図８に示されている：
Figure 0007350789000005
 態様において、DLL８０２は、２π/[ηP(２N+１)]のステップで位相を生成する。単一のDLL(例えば、DLL３００及び４００)を使用するDLL実装では、遅延要素の数は、M=ηP(２N+１)として確立され得る。しかしながら、二次元DLL(例えば、DLL５００)が利用される態様においては、さらなる明確性のために、以下に追加の計算が提供される。
特に、（Mx,My）のように定義された遅延素子のサイズを有する二次元DLLについては、遅延素子は以下のように定義されると仮定される:
Figure 0007350789000006
式４から、すべてのユニークなM位相が、Mx及びMyが互いに素である場合及びそうである場合にのみ生成される。この条件が満たされない場合、図６に示されるように、二次元行列６００は、重複エントリを有し、これは、幾つかの必要な位相が生成されないことを意味する。図９A～９Cは、位相行列の３つの異なるケースを示している。
図９Aに示される場合は、(２N+１)=５及びηP=１２の最初の場合であり、したがって、Mx及びMyはそれぞれ１２及び５として選択され、Mx及びMyは互いに素である。
図９Bに示される場合は、(２N+１)=３及びηP=１２の第２の場合であり、Mx及びMyはそれぞれ１２及び３として選択され、Mx及びMyは互いに素ではない。
図９Cに示された場合は、(２N+１)=３及びηP=１２の第３の場合(ケース(b)と同じ)であり、Mx及びMyはそれぞれ９及び４として選択され、Mx及びMyは互いに素である。
図９A及び９Cで表されている場合は、それぞれ６０及び３６個のユニークな位相のすべてが行列中に生成されることを示している。しかしながら、図９Bに示される場合には、例えば、図９Cの場合と比較して、多くの重複した位相があり、その結果、多くの他の欠落した位相が存在する。これは、態様が、２次元DLLとして実装される場合、Mx及びMyが互いに素のときに必要な位相を生成するDLL８０２を含むことを示す。
図１０は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置１０００は、任意の適切な数及び／又はタイプの通信プロトコルに従って無線信号を送信及び／又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置１０００は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置（user equipment (UE)）として実装されてもよい。追加の例を提供するために、装置１０００は、アクセスポイント又は基地局として実装されてもよい。装置１０００は、例えば、以下にさらに説明するように、mm波周波数のような周波数又は周波数帯に応じて無線信号を受信することを実現するために、本明細書に記載する１つ以上の態様を実装することができる。
一態様では、装置１０００は、プロセッサ回路１００２、メモリ１００４、及び各々が１つ以上のそれぞれのアンテナ１０１４－１－１０１４.Nに結合された任意の適切な数Nの受信チェーン１０１２.１～１０１２.Nを含んでもよい。図１０に示される構成要素は、説明を容易にするために提供され、態様は、図１０に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置１０００を含む。例えば、装置１０００は、１つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。追加の例を提供するために、装置１０００は、１つ以上の送信機をさらに含んでもよく、あるいは、受信チェーン１０１２.１～１０１２.Nは、アンテナ１０１４.１～１０１４.Nを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
一態様では、装置１０００の様々な構成要素は、LO周波数の分数調波における共通入力信号を使用する直交LO信号の生成に関して、本明細書にさらに記載される機能によって識別されてもよい。例えば、無線装置１０００は、１つ以上のアンテナ１０１４.１～１０１４.Nを介して、mm波又は他の適切な周波数で無線信号を受信し、受信チェーン１０１２.１～１０１２.Nを介して無線受信信号に含まれるデータを復調し、処理するように構成されてもよい。受信チェーン１０１２.１～１０１２.Nは、例えば、図２に示すように、それぞれの受信チェーン(RX－１～RX－K)で識別することができ、各々は、図２に示すように、それぞれのLOGユニット(２０４.１～２０４.K)を含む。従って、受信チェーン１０１２.１～１０１２.Nは、本明細書で議論されるように、分数調波LO周波数で動作する共通PLLから直交LO信号を生成するための追加の構成要素(ミキサ、復調器、フィルタ、増幅器など)を含んでもよい。
そうするために、プロセッサ回路１００２は、本明細書に記載されるように、装置１０００の制御を容易にし得る任意の適切な数及び／又はタイプのコンピュータプロセッサとして構成され得る。幾つかの態様において、プロセッサ回路１００２は、装置１０００によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、プロセッサ回路１００２は、ベースバンドプロセッサから分離された装置１０００によって実装される１つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び／又は入力/出力(I/O)演算を実行するための命令を実行するように、及び／又は装置１０００の１つ以上の構成要素の動作を制御するように構成されるプロセッサ回路１００２を含む。例えば、プロセッサ回路１００２は、１つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ１００４及び／又は受信チェーン１０１２.１～１０１２.Nと通信及び／又は関連する機能を制御するプロセッサ回路１００２を含む。これは、例えば、装置１０００の送信及び／又は受信機能を制御及び／又は調停し、１つ以上のベースバンド処理機能(例えば、メディアアクセス制御（MAC）、符号化/復調、変調/復調、データシンボルマッピング、誤り訂正など)を実行することを含んでもよい。
一態様では、メモリ１００４は、命令がプロセッサ回路１００２によって実行されるとき、プロセッサ回路１００２が本明細書に記載される種々の機能を実行するように、データ及び／又は命令を記憶する。メモリ１００４は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び／又は不揮発性メモリとして実装することができる。メモリ１００４は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
例えば、メモリ１００４は、例えば、論理、アルゴリズム、コード等の１つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ１００４に記憶された命令、論理、コードなどは、図１０に示されるような種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現されることが可能になる。図１０に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、１つ以上のハードウェア構成要素と共に、これらのそれぞれのモジュールに記憶された命令を実行するプロセッサ回路１００２を含む。
ある態様では、位相生成モジュール１００６に記憶された実行可能な命令は、プロセッサ回路１００２と共に、任意の適切なタイプのDLL(例えば、DLL３００、４００、５００など)を介して位相の生成を実現することができる。例えば、位相生成モジュール１００６に記憶された実行可能命令は、装置１０００によって使用される特定の実装に依存して、DLL３００又はDLL４００のためのM段被制御遅延線３０４の制御を管理するために、図３に示すように、位相検出器及びループフィルタ３０２に関連する機能を提供することができる。別の例を提供するために、位相生成モジュール１００６に格納された実行可能命令は、図５に示すように、DLL－Xコア５０２及びDLLYコア５０４の各々に関連付けられた機能を提供して、二次元DLL５００によって生成された位相を制御することができる。
一態様では、位相制御モジュール１００８に記憶された実行可能な命令は、プロセッサ回路１００２と共に、装置１０００によって実装されたDLLによって生成された位相の選択を実現することができる。例えば、位相制御モジュール１００８に記憶された実行可能な命令は、図２に示すように、位相制御ブロック２０８に関連する機能を提供することができる。従って、位相制御モジュール１００８は、実現されたDLLによって生成された位相シフト入力信号のサブセットの選択を可能にし、周波数乗算が発生し、直交LO信号が受信チェーン１０１２.１～１０１２.Nの各々について適切な位相で生成されることを確実にする。例えば、位相制御モジュール１００８は、図８に示され、LOGユニット８００に関して論じられるように、直接直交生成及び位相シフトを使用するFM－DACアーキテクチャに利用されてもよい。したがって、位相制御モジュール１００８は、図７に示され、LOGユニット７００に関して論じられているように、デカルト結合による直交位相シフトには必要とされない。
実施される場合、位相制御モジュール１００８は、特定の周波数及び位相がどのようにして分数調波周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、位相制御モジュール１００８に格納された実行可能な命令は、ルックアップテーブル及び/又は計算に関する命令を含んでもよく、ターゲット周波数及び任意の位相シフト(例えば、LOGユニット８００及び式３及び式４の使用に関して論じられたように)において所望の直交LO信号セットを生成する特定の位相セットを決定するために実行される。従って、これらの命令は、各々の受信チェーン１０１２.１～１０１２.Nが、所望のLO信号成分を生成するためにDLL発生位相のサブセットを選択することを可能にし、また、直接直交生成及び位相シフトを使用するFM－DACアーキテクチャのために、これらの命令を可能にする。
一態様では、振幅制御モジュール１０１０に記憶された実行可能な命令は、同様に、プロセッサ回路１００２と共に、装置１０００によって実装されるDLLによって生成される位相の選択を実現することができる。例えば、振幅制御モジュール１０１０に記憶された実行可能命令は、図２に示すように、振幅制御ブロック２１０に関連する機能を提供することができる。したがって、振幅制御モジュール１０１０は、図７に示すように、LOGユニット７００に関して説明したように、各位相シフト入力信号の振幅を制御することによって、実施されたDLLによって生成された位相のサブセットの選択を可能にする。例えば、振幅制御モジュール１０１０は、図７に示され、LOGユニット７００に関して論じられているように、デカルト結合による直交位相シフトを使用するFM－DACアーキテクチャに利用されてもよい。したがって、振幅制御モジュール１０１０は、図８に示され、LOGユニット８００に関して論じられるように、直接直交生成及び位相シフトを使用するFM－DACアーキテクチャには必要とされない場合がある。
実装される場合、振幅制御モジュール１０１０は、特定の周波数及び位相がどのようにして分数調波周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、振幅制御モジュール１０１０に格納された実行可能な命令は、ルックアップテーブル及び/又は計算に関する命令を含んでもよく、ターゲット周波数及び任意の位相シフト(例えば、LOGユニット７００及び式１及び２の使用に関して論じられたように)において直交LO信号の所望のセットを生成する特定のセットの振幅及び位相の組み合わせを決定するために実行される。従って、これらの命令は、各々の受信チェーン１０１２.１～１０１２.Nが、所望のLO信号成分を生成するために、及びデカルト結合による直交位相シフトを使用するFM－DACアーキテクチャのために、DLL生成位相シフト入力信号のサブセットを選択することを可能にする。
＜＜セクションII ： フェーズドアレイのための極性送信機（Polar Transmitter）周波数多重化RFDAC＞＞
このセクションに記載される態様は、一般に、送信機に関し、特に、mm波周波数でフェーズドアレイを実装する送信機設計に関する。
５G無線技術の発展は、例えば、提案された２４GHz～８６GHzスペクトルの周波数に対応し得るmm波周波数を用いてトランシーバ設計を駆動している。このような設計は、典型的には、複数のアンテナを実装し、チャネル条件に適応するように、フェーズドアレイ及びビーム形成パターンを達成する。現在、フェーズドアレイ設計でmm波信号を実装するには、アップコンバージョンミキサ、mm波局部発振器（LO）生成及び分配、スプリッタ、受動位相シフタ、ケーブル上のmm波伝送、及びこれらの構成要素の損失を補償するのに必要な増幅器に関連する大きなダイ面積及び電力消費が必要である。
さらに、現在の解決法では、非理想性及び／又は不均衡を補償するためにベースバンド信号に典型的に導入されるデジタル予歪（pre－distortion）は、mm波信号が１つのソースに由来するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーンにおける不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅（error vector magnitude (EVM)）又は効率をもたらす。その結果、フェーズドアレイ及び／又は複数の送信チェーンを実現する送信機のためのmm波信号を生成及び分配するための現在の設計は複雑であり、動作に大量の電力を必要とし、高価で非効率的である。
再度、mm波トランシーバの設計は、チャネル条件に適応するようにビーム形成を実現するために、フェーズドアレイを実装することができる。現在の設計は、そのようなシステムに従って、デジタル又はアナログビーム成形のいずれかに向けられている。アナログビーム形成ソリューションは、典型的には、画像抑制ベースバンドフィルタを駆動する広帯域デジタル－アナログ変換器（digital－to－analog converter (DAC)）を含み、その後、mm波周波数LOと混合する。次いで、ミキサの出力は増幅され、ケーブルを介してフロントエンドに結合され、そこでケーブル損失を補償するために追加の増幅が必要とされる。このような典型的なビーム形成ソリューションのいくつかにおいて、増幅された出力はまた、複数のストリームを収容するためにダイプレクサ（diplexer）に分配されてもよい。次いで、スプリッタは、フェーズドアレイ内の並列RFチェーンを介して分配される信号の複数のバージョンを生成することができる。しかしながら、これらのRFチェーンの各々は、独立した位相シフタを使用しており、スプリッタ及び位相シフタの損失を克服するために、各RFチェーンに追加の増幅を必要とする。
従って、従来のアナログビーム成形技術は、多数の構成要素を必要とし、ケーブル配線、スプリッタ、ダイプレクサ等のRF分配構成要素は、それらの損失を補償するために追加の増幅器の使用を必要とする。これらの増幅器の使用は、次いで、追加の電力を消費し、かなりのダイ面積を占める。さらに、従来のアナログビーム形成ソリューションは、余分なトランシーバチップを必要とし、RFチェーン毎に予歪を独立に適用することができず、送信機電力効率を低下させる。受動位相シフタもまた、位相シフトに伴う振幅変化を示し、性能劣化を回避するために追加の構成要素による利得補償を必要とする。
デジタルビーム形成ソリューションは、ケーブルを介してmm波周波数信号を分配する必要性を回避し、代わりに高帯域幅のデジタル信号を利用する。デジタルビーム成形設計はまた、スプリッタの使用を回避する。しかしながら、このような設計では、各RFチェーンに対して、依然としてDAC、フィルタ、ミキサ、及びmm波LOを必要とし、これには面積及び電力ペナルティが生じる。従って、デジタルビーム形成ソリューションは、追加のDACを必要とし、LO分配段においてより多くの電力を消費し、比較的高いデータレート(～５０～１１００Gbps)を必要とするデジタルリンクを使用する。
従って、本明細書では、mm波設計のための現在のアナログ及びデジタルビーム形成ソリューションに存在する問題に対処するために、本明細書では、単一の「ブロック」内に全mm波フェーズドアレイ送信機を使用することを含む。この単一の「ブロック」は、本明細書では周波数乗算型無線周波数デジタル－アナログ変換器（frequency multiplying radio－frequency digital－to－analog converter (FM－RFDAC)）と称される。以下にさらに説明するように、FM－RFDACは、信号の振幅又は重みを設定するためにキャパシタ比を実装するが、各FM－RFDACに分配される信号は、周波数乗算によるmm波出力のサブマルチプル(例えば、分数調波、１/４、１/８など)である。以下にさらに説明するように、低周波数位相シフト信号が結合され、これは、低周波数で信号に付加された信号変調を維持しながら、高周波数信号(例えば、mm波周波数信号)を生成するために強め合うように付加される。
既存のソリューションと比較して、本明細書に記載される態様は、mm波信号発生が単一のブロック又はステージ（段）で行われ、LO発生及び分配が出力mm波周波数のより低い、サブマルチプル周波数で行われるので、より少ないダイ面積を必要とし、より少ない電力を消費する。さらに、態様は、個々の送信チェーンベースで予歪の実現を可能にし、改善された電力増幅器(PA)線形化を提供する。これにより、電力消費を低くすることができ、あるいは、送信出力を高くすることができる。さらに、各送信チェーンは独立に予め歪められ得るので、態様は、PAが、既存の設計よりも、一層圧縮され、従って、より高い効率で動作することを可能にする。さらに、本明細書に記載の態様は、mm波周波数において高い粒度で振幅及び位相調整を行うことを可能にするので、結合されたフェーズドアンテナアレイを介して生成されたビームに対する微調整を達成することができる。
図１１は、本開示の態様による、基本周波数、第２高調波、及び第３高調波における信号の位相の組み合わせの例を示す。例えば、デジタルインバータのような非線形ブロックの出力は、入力信号の基本周波数の奇数高調波を発生する。従って、信号が位相シフトされ、加算される場合、位相シフトされた信号は、幾つかの周波数で強め合うように加算され、他の周波数では弱め合うように干渉される可能性がある。図１の例は、等しい位相分布(１２０度の間隔)で位相シフトされた３つのクロック信号１１０２を示す。クロック信号１１０２は、スペクトル図１１０４に示されるように、高調波と基本周波数f０と関連付けられる。位相シフトされたクロック信号１１０２は、基本周波数及び第２高調波周波数において、加算されて無くなる。しかしながら、第３高調波周波数では、位相は約３回「ラップ」され、位相シフトされた信号１１０２を強め合うように加算して、基本周波数での入力信号１１０２のうちの１つの大きさの３倍である出力信号を生成する。この概念は、以下でさらに論じるように、入力信号の周波数乗算を可能にする。
本明細書でさらに説明するように、態様は、容量性電圧分割を使用する振幅変調と共にインバータベースの周波数乗算器を利用して、スイッチングモードの幾つかのインバータ及び各入力位相毎に固定DCで他のインバータを有効にすることによって、前述の周波数乗算概念を利用する。整合ネットワーク(例えば、共振LC負荷)は、キャパシタと共振して、逓倍された周波数を向上させる一方、入力基本波を含む他の高調波を減衰させる。各入力位相の強度をデジタル制御することができるので、広範囲の異なる周波数乗算比をプログラムすることができる。
図１２は、本開示の一態様による、FM－RFDACを実装する例示的な極性送信機設計のブロック図を示す。図１５を参照してさらに本明細書で論じるように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する全体的な送信機設計の一部として実装される送信機設計１２００を含む。例えば、送信機設計１２００は、FM－RFDAC１２１０.０～１２１０.Kを介して、各送信チェーンに対して別々の位相及び振幅変調信号を生成することを可能にする。本明細書に記載の態様は、複数のアンテナを介してビーム形成を実行する受信機に対して特に有用であり得る。なぜなら、各送信チェーンは、フェーズドアレイ内の特定のアンテナ素子(又はアンテナ素子のグループ)に対して振幅重み付け及び位相同調されたそれ自体の信号を結合することができるからである。
図１２に示され、本明細書でさらに議論されるように、送信機設計１２００は、それぞれがそれぞれの送信チェーンに関連付けられた任意の適切な数KのFM－RFDAC１２１０.１～１２１０.Kを含む。以下でさらに説明するように、態様は、各FM－RFDAC１２１０.０－１２１０.Kが、振幅変調及び位相変調データを受信し、各FM－RFDAC出力に周波数乗算出力信号を供給する個々の送信チェーンの一部を形成することを含む。各送信チェーンは、FM－RFDAC１２１０.０－１２１０.Kを含み、したがって、フェーズドアレイ内の各アンテナに対する個々の信号経路を形成する。各FM－RFDAC１２１０.０－１２１０.Kから出力される信号は、他のFM－RFDAC１２１０.０－１２１０.Kに対して特定の周波数、振幅、位相シフトを有することがあり、その結果、各FM－RFDAC１２１０.０－１２１０.Kから生成される信号が、それぞれの共振整合ネットワーク１２２０.０－１２２０.Kを介してアンテナに結合されると、各信号は、互いに独立して重み付けされた振幅と位相シフト値を有することになる。従って、各送信チェーンのこの独立した制御は、フェーズドアンテナアレイ内の個々のアンテナ素子に適用された場合に、所望のビーム形成パターンを生成するために利用され得る。
一態様では、各FM－RFDAC１２１０.０－１２１０.Kは、フェーズドアレイアンテナ素子と共に動作するために、複数の送信チェーンを有するビーム形成送信機設計において伝統的に実装されている他の構成要素を置き換えることができる。具体的には、通常、伝統的な送信機アーキテクチャで実装される、DAC、フィルタ、ミキサ、RFスプリッタ、位相シフタの代わりに、R各FDAC１２１０.０～１２１０.Kが使用される。上述したように、スプリッタ、位相シフタ、及びケーブル上のRFシグナリングからの損失を補償するために、複数の増幅段も従来のアーキテクチャで使用され、これは、有利には、現在の態様ではもはや必要ではない。
さらに、共通の高周波mm波信号を複数の送信チェーンに分配する典型的なmm波送信機アーキテクチャとは対照的に、本態様では、所望の高周波(例えば、mm波)信号のサブマルチプルである低周波入力信号１２１１を分配する。これは、このようにして低周波数信号を分配することは、必ずしもケーブル配線ソリューションを必要とせず、オンボード信号ルーティングは、代わりに、これらの低周波数で実施することができるため、mm波信号を分配するときに生じるケーブル損失及び他の複雑さに関する前述の問題の多くに対処する。次に、FM－RFDAC１２１０.０～１２１０.Kの各々は、各々の共振整合ネットワーク１２２０.０～１２２０.Kに結合されたときに、分配された低周波数入力信号１２１１を高周波数出力信号に周波数乗算する、結合された重み付けされた出力信号を出力することができる。再び、この高周波出力信号は、所望のアンテナビームパターンを達成するために、振幅及び位相変調され、個々のフェーズドアレイアンテナ素子(又はアンテナ素子のグループ)に供給され得る。
そうするために、送信機設計１２００は、同相（I）及び直交位相（Q）データストリームを表すデジタルベースバンド信号から位相(φ)及び振幅(ρ)データを抽出するように機能するデジタルフロントエンド（digital front end (DFE)）１２０６を実装してもよい。換言すれば、DFE１２０６は、I/Q－極性変換器として作用し、デジタルベースバンド内の同相及び直交位相信号をデータストリームとして受信し、適切な代表的振幅及び位相を出力として提供する。以下にさらに説明するように、I/Qデジタルベースバンド信号から抽出された振幅及び位相データを使用して、FM－RFDAC１２１０.０～１２１０.Kの出力信号を位相変調及び振幅変調することができる。
種々の態様において、DFE１２０６は、I/Qデジタルベースバンド信号から振幅及び位相データを抽出するために、任意の適切な数、タイプ、及び構成要素の組み合わせを含んでもよい。例えば、図１２に示すように、DFE１２０６は、アップサンプリングブロック１２０６.１を含んでもよく、これは、デジタル同相信号及びデジタル直交信号をアップサンプリングし、アップサンプリングデータを分数サンプルレート変換器及びゼロ交差計算ブロック１２０６.２に提供する。次に、FRSC/ZC１２０６.２の出力はダウンサンプリングブロック１２０６.３に結合され、位相及び振幅データを提供する。図１２に示されるDFE１２０６は、位相及び振幅データを抽出するために実装され得るデジタルフロントエンドのタイプの一例にすぎない。態様は、この１つの特定の例に限定されず、任意の適切なタイプのデジタルフロントエンドが、送信機設計１２００の一部として実装されて、極性データを抽出することができる。
さらに、デジタルベースバンド信号のI/Q－極性変換は、mm波周波数で行う必要はなく、より低いサブマルチプル周波数で行う必要があるため、変換のために使用されるデジタルリンクの速度は、従来のデジタルビーム形成ソリューションのために一般に必要とされる速度よりもはるかに小さくすることができる。例えば、態様は、I/Qデータサンプルが受信される速度を含み、抽出された位相及び振幅データは、mm波キャリア周波数に対してサブサンプリングレートであり得る。また、従来の極性送信機アーキテクチャでは、デジタル予歪は、デジタルフロントエンド１２０６ステージにも適用可能であり、通常、各送信チェーンは、各送信チェーンに分配された同じ予歪信号を利用するように強制する。しかしながら、図１２に示される構成は、各FM－RFDAC１２１０.０－１２１０.Kによって実現される振幅及び位相変調によって、各送信チェーンに予歪（pre－distortion）を適用することを有利に可能にする。
ある態様では、送信機設計１２００は、本明細書では「クロック信号」とも呼ばれる合成された周波数信号１２０１を生成するように構成された共通デジタル位相同期ループ（digital phase－locked loop (DPLL)）１２０２を含む。態様は、DFE１２０６から抽出された位相データを使用して、クロック信号１２０１を位相変調し、それにより、FM－RFDAC１２１０.０～１２１０.Kに分配されるデジタル波形であってもよいより低い周波数の入力信号１２１１を生成する送信機設計１２００を含む。態様では、クロック信号１２０１の位相変調は、デジタル制御された２点エッジ補間器(digitally－controlled two－point edge interpolator (DCEI２))に結合されたマルチモジュラス除算器(multi－modulus divider (MMD))を含むデジタル時間変換器（digital－to－time converter (DTC)）１２０４を介して実行される。従って、DTC１２０４は、位相及び振幅信号が、DFE１２０６に供給される固定レートベースバンド同相及び直交位相信号から、正しい瞬間に抽出されること（つまり、位相変調出力と時間整合されること）を確実にする。DTC１２０６は、クロック信号１２０１の位相変調を実行するものとして図１２に示されているが、この態様は、この特定の実施例に限定されず、任意の適切な数、タイプ、及び構成要素の組み合わせは、クロック信号１２０１を位相変調するために送信機設計１２００の一部として実装されてもよい。
態様において、低周波数入力信号１２１１は、LO信号レートの一部(例えば、mm波LO信号周波数の一部)で生成され得る。例えば、低周波数入力信号１２１１は、各FM－RFDAC１２１０.０～１２１０.Kの入力クロックレートで、又は、幾つかの態様では、さらにサブマルチプルで生成されてもよい。図１２に示されるように、態様は、任意に、ブロック１２０８に結合されるDTC１２０４の出力を含み、これは、９０度の位相が、分周器を介してより容易に生成されることを可能にし得る。様々な態様において、周波数分割は、各FM－RFDAC１２１０.０－１２１０.K内で追加的又は代替的に実行され得る。
種々の態様において、EVM及びスペクトル放射を最小化するために、位相変調データをサブサンプリングするために(例えば、ベースバンドプロセッサ又は別個のプロセッサ回路を介して実行可能な１つ以上のアルゴリズムを介して)、任意の適切な数又は種類の技術を実装することができる。再度、本明細書に記載される態様の１つの利点は、低周波数入力信号１２１１が各送信チェーンに分配しやすいことである。さらに、低周波数入力信号１２１１は、低周波数クロック信号１２０１を位相変調することによって生成されるため、低周波数入力信号１２１１は、あまり複雑でない設計及び実装を利用する方法で生成及び変調できる。
このスキームのさらなる利点は、位相変調がNの乗算係数のために２π/Nの範囲をカバーするだけでよいことであり、DTC１２０４の設計及び実装を単純化し、さらに電力を節約する。また、本明細書に記載する態様は、共振整合ネットワーク１２２０.０～１２２０.Kから出力される高周波信号よりも低い周波数で動作する振幅変調制御を利用するため、本明細書に記載する態様の設計上の考慮事項は、従来のmm波システムに実装されるような高周波設計と比較して、大幅に緩和され、複雑性が低い場合がある。
再び、位相変調された低周波入力信号１２１１は、それぞれのFM－RFDAC１２１０.０～１２１０.Kを介して、各個々の送信チェーンに分配される。FM－RFDAC１２１０.０～１２１０.Kの各々は、受信された入力信号１２１１の特定の位相シフトバージョンから、重み付き及び結合された位相シフト出力信号１１２１３.０～１２１３.Kを生成する。共振負荷結合の結果、各共振整合ネットワーク１２２０.０～１２２０.Kは、各々の重み付き及び結合された位相シフト出力信号１１２１３.０～１２１３.Kを周波数多重化させ、他のFM－RFDAC１２１０.０～１２１０.Kから独立した位相及び振幅を有する。このプロセスの詳細は、FM－RFDAC１２１０.０～１２１０－Kのうちの１つに関連する詳細なブロック図の例を示す図１３を参照して後述する。
具体的には、図１３に示されるFM－DAC１３００は、本開示の態様に従ったFM－RFDAC１２１０.０の例示的なブロック図を示す。図１３に示すように、FM－RFDAC１３００は、位相生成ブロック１３０４に結合された入力信号１２１１を受信する。様々な態様において、位相生成ブロック１３０４は、任意の適切な数の入力信号１２１１の位相シフトバージョンを提供するように構成された回路構成要素の任意の適切な数及び／又はタイプとして実装されてもよい。位相生成ブロック１３０４は、互いに直列に結合されるM個の遅延素子１３０２.１～１３０２.Mを含むように図１３に示されている。遅延素子１３０２.１－１３０２.Mは、遅延素子１３０２.１－１３０２.Mが任意の適切な数及びタイプの遅延素子として実装されることを含むが、デジタルバッファとして実装されるものとして図１３に示されている。例えば、遅延素子１３０２.１－１３０２.Mは、代替的に、デジタルインバータとして実装されてもよい。種々の態様において、位相生成ブロック１３０４は、直交LO信号の生成に関連して本明細書で議論されるM段被制御遅延線を使用して実現されてもよい。例えば、位相生成ブロック１３０４は、図３、４、５にそれぞれ示されるように、各遅延線のそれぞれの遅延ロックループ(DLL)に従って、M段被制御遅延線３０４、補間遅延線４００、及び二次元遅延線５００と共に実装されてもよい。
一態様では、結合された遅延素子の各々の間のノードは、本明細書では「タップ」と呼ばれ、各々は、入力信号１２１１が位相生成ブロック１３０４を通って伝搬する際に各々の遅延素子１３０２.１～１３０２.Mによって導入される遅延時間に比例する量だけ、入力信号１２１１を位相シフトする。その結果、位相生成ブロック１３０４は、位相シフト入力信号１３０７.１～１１３０７.M－１の数M－１(すなわち、図１２に示すような構成における遅延素子１３０２.１～１３０２.Mの数より１少ない数)を位相選択ブロック１３０６に提供する。したがって、位相シフト入力信号１３０７.１～１１３０７.M－１の各々の間の位相シフトの粒度は、特定の用途のために適切な数の遅延素子１３０２.１～１３０２.Mが選択され得るように、遅延素子１３０２.１～１３０２.Mの数Mを増加又は減少させることによって制御され得る。
一態様では、位相選択ブロック１３０６は、位相シフト制御線１３１０を介して制御される任意の適切な数及び／又は種類のハードウェア構成要素として実装されてもよい。例えば、位相選択ブロックは、位相シフト入力信号１３０５.１～１３０５.Nとして、位相シフト入力信号１３０７.１～１１３０７.M－１のサブセットを各振幅構成ブロック１３０８.１～１３０８.Mに選択的に結合するように構成されたスイッチング回路及び／又はマルチプレクサ回路を使用して実装されてもよい。図１５を参照してさらに説明するように、位相シフト制御線１３１０は、位相選択ブロック１３０６に、位相シフト入力信号１３０７.１～１１３０７.M－１のサブセット(例えば、位相シフト入力信号１３０７.１～１１３０７.M－１の数N)を選択するように指示するデータ信号を搬送する１つ以上の信号線を表してもよい。この選択に基づいて、位相選択ブロック１３０６は、位相シフト出力信号１３０５.１～１３０５.Nを提供することができる。位相シフト出力信号１３０５.１～１３０５.Nを生成するために使用される位相シフト入力信号１３０７.１～１１３０７.M－１の特定のサブセットの選択は、所望の高調波周波数で周波数乗算を提供するために、それらの間に適切な位相関係が存在することを確実にするために計算され得る。
しかしながら、以下にさらに説明するように、位相シフト出力信号１３０５.１～１３０５.Nが、それぞれの振幅構成ブロック１３０８.１～１３０８.Mを介して、共振負荷結合と組み合わされ、結合され重み付けされると、周波数乗算が発生することに留意されたい。したがって、位相シフト出力信号１３０５.１～１３０５.Nは、FM－RFDAC１２１０.０内のこの段階における入力信号１２１１と同じ(より低い)周波数を共有する。さらに、態様は、位相選択ブロック１３０６を含み、適切な位相シフト入力信号１３０７.１～１１３０７.M－１を選択して、各位相シフト出力信号１３０５.１～１３０５.Nに互いに対する適切な位相シフトを提供する。これは、入力信号１２１１の適切な高調波周波数での周波数乗算を保証する。図１を参照した例を提供するために、位相選択ブロック１３０６は、(位相シフト信号１３０５.１～１３０５.Nの中からの)位相シフト信号１３０５.１、１３０５.２、及び３０５.３が、互いに１２０度離れているように、位相シフト入力信号１３０７.１～１１３０７.M－１を選択してもよく、したがって、共振負荷結合により、入力信号１２１１の周波数の第３高調波において強め合うように追加してもよい。
しかしながら、位相シフト信号１３０５.１－１３０５.Nを組み合わせることによって生成される周波数多重化信号にさらなる位相シフトΨ０、Ψ１、．．．、Ψｋ、を提供するために、様々なさらなる技術が実施されてもよい。換言すれば、図１２に示されるような位相シフトは、各々の共振整合ネットワーク１２２０.０～１２２０.Kとの結合を介して各々の送信チェーンによって出力される高周波信号の間の付加的な位相シフトを構成する。これは、以下にさらに議論するように、振幅重み付けと共にフェーズドアレイアンテナビーム形成技術を実現する追加位相シフトである。種々の態様において、送信チェーン間の位相シフトは、種々の技術を用いて実現することができる。
例えば、図１２を参照すると、FM－RFDAC１２１０.０～１２１０.Kの各々は、位相選択ブロック１３０６と同様又は同一の位相選択ブロックを含み得、各々は、例えば、図１３に示されるように、位相シフト制御線１３１０のような独立した位相シフト制御線を介して制御される。各々の位相シフト制御線は、各々のFM－RFDAC１２１０.０～１２１０.Kに関連付けられた各独立位相選択ブロックに、位相シフト入力信号１３０７.１～１１３０７.M－１の異なるサブセットを選択するように指示するデータ信号を搬送することができる。例えば、各FM－RFDAC１２１０.０－１２１０.Kに関連付けられた各位相選択ブロックは、他のFM－RFDAC１２１０.１－１２１０.Kに関連付けられた位相生成ブロックに関してタップの選択を「回転」することができる。
例示的な例を提供するために、FM－RFDAC１２１０.０は、図１３に示されるタップの中から、最初のタップに関連する位相シフト入力信号１３０７.１を最低位相信号として選択し、選択された位相シフト入力信号１３０５.１～３０５.３が互いに１２０度離れるように、他のタップから他の位相シフト入力信号１３０７.１～１１３０７.M－１を選択することができる。しかしながら、FM－RFDAC１２１０.１は、位相シフト入力信号１３０７.２に関連する図１３に示されるタップの中から第２のタップを(最低位相信号として)選択し、残りの位相シフト入力信号が互いに１２０度離れるように、他のタップを選択してもよい。従って、このプロセスは、それぞれのFM－RFDAC１２１０.１－１２１０.Kに対して、位相シフト出力信号１３０５.１－１３０５.Nが、ローカルでは、互いに対して同じ位相シフト(すなわち、この例では１２０度)を有し周波数乗算するが、他のFM－RFDAC１２１０.０－１２１０.Kに関しては(Ψだけ)位相シフトされるように、繰り返されてもよい。
他の態様において、FM－RFDAC１２１０.０～１２１０.Kの各々は、位相選択ブロック１３０６に類似した位相選択ブロックを含んでもよく、FM－RFDAC１２１０.０～１２１０.Kの間の位相シフトは、所望の位相シフトのためにタップの重み付けをデジタル的に選択することによって実現されてもよい。例えば、位相シフト制御線(例えば、位相シフト制御線１３１０)は、各FM－RFDACの各位相選択ブロックに対して、各選択された位相シフト入力信号１３０７.１～１３０７.Mに適切な重みを加えるように指示することができる。FM－RFDAC１２１０.０－１２１０.K間のタップの重み付けを修正することによって、位相シフト出力信号は、FM－RFDAC間でシフトされる位相(Ψ)を有する。例えば、タップの重み付けは、MUX又はRFスイッチを使用して、どのタップを使用され及びそれぞれのFM－RFDAC１２１０.０～１２１０.Kに接続されるかを選択ができる。また、各タップは、例えば、未使用のタップがオフ状態にスイッチングされるように、適切な制御スイッチに結合されてもよい。これらの追加の詳細は、簡潔にするために図１３には示されていない。
さらなる態様では、極性送信機設計１２００は、低周波数で入力クロックをシフトすることによって、FM－RFDAC１２１０.０～１２１０.Kの間の位相シフトΨを実現してもよい。さらに別の態様では、極性送信機設計１２００は、DFEに供給されるデジタルベースバンド信号の位相をシフトすることができる。
FM－RFDAC１２１０.０－１２１０.Kの間の位相シフトが実行され得るこれらの様々な方法の結果、本明細書に記載される態様は、実装のための柔軟性を提供する。また、使用される技術にかかわらず、位相は高解像度でデジタル制御されるため、位相シフトはプロセス、電圧、及び温度変動にわたって良好に制御することができる。
いずれにせよ、一旦、位相選択ブロック１３０６を介して位相シフト出力信号１３０５.１～１３０５.Nが選択されて周波数乗算を確実にすると、位相シフト出力信号１３０５.１～１３０５.Nの振幅は、さらに、適切な信号振幅の重み付けを提供するように制御され得、これは、図１４を参照してさらに後述される。
図１４は、本開示の態様による、例示的な振幅構成要素のブロック図を示す。図１４に示す振幅構成要素１４００は、図１３に示す振幅構成要素１３０８.１～１３０８.Mも含む。しかしながら、図１４に示される振幅構成要素１４００は、位相シフト出力信号１３０５.１～１３０５.Nの振幅制御がどのように実装されるかに関する追加の詳細をさらに示す。図１４に示すように、振幅構成要素１４００は、振幅制御ブロック１４０２を含んでもよい。態様は、図１４に示すように、振幅制御ブロック１４０２を同様に実装する各FM－RFDAC１２１０.０～１２１０.Kを含む。様々な態様において、振幅制御ブロック１４０２は、以下でさらに説明するように、各振幅制御要素１４０４の動作状態の制御を実現するために、任意の適切な数及び／又は種類のハードウェア構成要素として実装することができる。例えば、振幅制御ブロック１４０２は、図１３に示すように、振幅制御線１３１２を介して制御されるデマルチプレクサ及び／又はデコーダ回路を用いて実装されてもよい。
図１５を参照してさらに説明するように、振幅制御線１３１２は、振幅制御ブロック１４０２に、位相シフト出力信号１３０５.１～１３０５.Nに特定の振幅重み付けを適用するように指示するデータ信号を搬送する１つ以上の信号線を表すことができる。この振幅の重み付けは、例えば、図１２に示すように、デジタルベースバンド信号から抽出された振幅データρに従って行うことができる。例えば、振幅制御ブロック１４０２は、振幅データρを受信し、各それぞれの振幅構成ブロック１３０８.１～１３０８.Mに含まれる幾つかの振幅制御素子１４０４をスイッチングモードに配置し、各入力毎に他の振幅制御素子を固定DCに配置するために使用されるコードワードを生成してもよい。
そうするために、図１４に示されたコードワード線は、各振幅構成ブロック１３０８.１～１３０８.M内の振幅制御素子１４０４にそれぞれ結合されたデジタル及び／又はアナログ信号制御線のバス又は集合として実装されてもよい。態様では、各振幅構成ブロック１３０８.１～１３０８.Mが、各キャパシタバンク１－N内の１つ以上のキャパシタに直列に結合された任意の適切な数の振幅制御素子１４０４を含む。各振幅制御素子１４０４及びキャパシタ(単数又は複数)直列の組み合わせは、図１３に示される任意の適切な数の他の振幅素子及びキャパシタと並列に構成することができる。任意の適切な数の振幅制御素子１４０４及びキャパシタが、種々の態様において、特定のアプリケーションに対する振幅制御粒度の適切な量を保証するために実装され得る。
さらに、図１４にデジタルインバータとして示されているが、個々の振幅制御素子１４０４は、例えば、バッファのような任意の適切な数及び／又はタイプの振幅制御素子として実装されてもよい。加えて、振幅構成ブロック１３０８.１～１３０８.Mの各々は、簡略化のために図１４に示されていない追加の構成要素を含んでもよく、これにより、個々の振幅制御要素１４０４の各々が、コードワード線によって運ばれる信号を介して制御され得る。例えば、図１４に示される各個々の振幅制御素子１４０４は、適切な論理ゲート(例えば、NANDゲート)で置き換えられてもよく、論理ゲートの一方の入力は、位相シフト出力信号１３０５.１～１３０５.Nの１つに結合され、論理ゲートの他方の入力は、所望の電圧値に駆動されるコードワード線に結合される。いずれにせよ、態様は、スイッチングモードに配置されるか、又はコードワード線によって運ばれる制御信号に基づいて固定DC値で動作する各個々の振幅制御素子１４０４を含む。
態様は、各個々の振幅制御素子１４０４及び結合キャパシタを含み、これらは、スイッチングモードに配置されると、スイッチングモードで動作している他の振幅制御素子１４０４及び結合キャパシタから提供される信号を加える。これらの信号の各々からの加算された電圧は、固定されたDCモードで動作するものに対するスイッチングモードで動作する振幅制御要素に結合される各々のキャパシタバンク１－N内のキャパシタ値の比に基づいて計算されてもよい。さらに、態様は、スイッチングモードで動作する振幅制御素子１４０４に関連付けられたキャパシタと共振する共振整合ネットワーク１２２０.０(例えば、同調可能LCネットワーク)を含む。
その結果、位相シフト出力信号１３０５.１～１３０５.Nが結合され、重み付き及び結合された位相シフト出力信号１１２１３.０が生成される。態様は、共振整合ネットワーク１２２０.０に結合されると、重み付き及び結合された位相シフト出力信号１１２１３.０のそれぞれの構成的追加として周波数乗算を生成する、重み付き及び結合された位相シフト出力信号１１２１３.０を含む。このようにして、フェーズドアレイアンテナ素子に結合され、他の高調波(入力基本波を含む)が減衰される、より高い周波数の出力信号１４１０が生成される(例えば、mm波周波数)。したがって、態様は、結合共振整合ネットワーク１２２０.０と共に、低周波数位相シフト出力信号１３０５.１～１３０５.Nから位相変調及び振幅変調周波数乗算信号を提供する、振幅変調構成要素１３０８.１～１３０８.Mを含む。
また、デジタルインバータ電力は周波数に比例するので、位相シフト出力信号１３０５.１～１３０５.Nが、より高いmm波周波数の代わりに、サブマルチプル周波数で振幅構成ブロック１３０８.１～１３０８.Mを通過するので、従来のビーム形成解よりも有利に、大きな電力を節約する態様が有利である。さらに、唯一の高周波信号は、共振整合ネットワーク１２２０.０～１２２０.Kの各々の出力にあるので、１つの共振ノードのみが必要とされ、有意なダイ面積を節約する。したがって、特殊な高周波信号処理(例えば、mm波信号処理)は、FM－RFDAC１２１０.０－１２１０.Kの各々の出力からチップ出力への出力からのみ必要とされる。このアーキテクチャのさらに別の利点として、幾つかの態様において、半デジタルFIRフィルタは、望ましくない残留高調波又は画像を抑制するために、１つ以上のFM－RFDAC１２１０.０～１２１０.Kに追加的に吸収されてもよい。
本明細書に記載される態様における各送信チェーンの結果として、それ自身のデジタルストリーム(例えば、各々の各々の共振整合ネットワーク１２２０.０～１２２０.Kを介して結合される各FM－RFDAC１２１０.０～１２１０.Kによって出力される信号に含まれるデータによって表される)を有する態様には、各チェーンに互いに独立してデジタル予歪を有利に適用する態様が含まれる。ある態様では、これは、各FM－RFDAC１２１０.０－１２１０.Kの各々について最適化された係数を使用することを含み得る。従って、ここに記載される態様は、従来のアナログシステムに対してさらなる利点を提供し、そこでは、ビーム形成のために使用される振幅、位相、及びRF整合の任意の変化は、任意の適用されるデジタル予歪の有効性を大幅に低下させる。例えば、それぞれのFM－RFDAC１２１０.０－１２１０.Kは、独立した位相係数及び振幅係数を適用することができる。そうすることにおいて、態様は、振幅及び位相係数をこの方法で達成するために、FM－RFDAC１２１０.０～１２１０.Kの各々について、ベースバンド信号に関連するデジタルコードを修正する(例えば、DFE１２０６)ことを含む。
図１５は、本開示の態様による例示的な装置のブロック図を示す。種々の態様において、装置１５００は、任意の適切な数及び／又はタイプの通信プロトコルに従って無線信号を送信及び／又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置１５００は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。追加の例を提供するために、装置１５００は、アクセスポイント又は基地局として実装されてもよい。装置１５００は、例えば、以下にさらに説明するように、mm波周波数などの周波数又は周波数帯に応じて無線信号を送信することを実現するために、本明細書に記載する１つ以上の態様を実装してもよい。
一態様では、装置１５００は、プロセッサ回路１５０２、メモリ１５０４、及びそれぞれが１つ以上のそれぞれのアンテナ１５１４.１～５１４.Nに結合された任意の適切な数Kの送信チェーン１５１２.１～５１２.Kを含んでもよい。図１５に示される構成要素は、説明を容易にするために提供され、態様は、図１５に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置１５００を含む。例えば、装置１５００は、１つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。追加の例を提供するために、装置１５００は、１つ以上の受信機をさらに含んでもよく、送信チェーン１５１２.１～５１２.Kは、アンテナ１５１４.１～１５１４.Kを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
一態様では、装置１５００の種々の構成要素は、ビーム形成を実現するためにフェーズドアンテナアレイシステムで使用するための周波数多重化信号の生成に関して、本明細書にさらに記載される機能で識別されてもよい。例えば、無線装置１５００は、１５１２.１～５１２.Kの送信チェーンを介して変調されたデータを含む周波数多重化された信号を生成するように構成することができ、これらの信号は、結合アンテナ１５１４.１～１５１４.Kを介してmm波又は他の適切な周波数で無線送信される。送信チェーン１５１２.１－５１２.Kは、例えば、図１２に示すように、FM－RFDAC１２１０.０～１２１０.Kの各々を参照して、論議された送信チェーンのそれぞれ１つで識別することができる。従って、送信チェーン１５１２.１～５１２.Kは、本明細書に記載されているように、周波数多重化された信号のサブマルチプル又は分数調波周波数である入力信号から変調された周波数多重化された信号を生成するために、任意の適切な数及びタイプの構成要素(例えば、FM－RFDAC１２１０.０～１２１０.Kで識別される構成要素、ならびに追加又は代替の構成要素)を含んでもよい。
そうするために、プロセッサ回路１５０２は、本明細書に記載されるように、装置１５００の制御を容易にし得る任意の適切な数及び／又はタイプのコンピュータプロセッサとして構成されてもよい。幾つかの態様において、プロセッサ回路１５０２は、装置１５００によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、プロセッサ回路１５０２は、ベースバンドプロセッサから分離された装置１５００によって実装される１つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び／又は入力/出力(I/O)演算を実行するための命令を実行するように、及び／又は装置１５００の１つ以上の構成要素の動作を制御するように構成されるプロセッサ回路１５０２を含む。例えば、プロセッサ回路１５０２は、１つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ１５０４及び／又は送信チェーン１５１２.１～５１２.Kと通信及び／又は関連する機能を制御するプロセッサ回路１５０２を含む。これは、例えば、装置１５００の送信及び／又は受信機能の制御及び／又は調停、１つ以上のベースバンド処理機能(例えば、メディアアクセス制御、符号化/復号、変調/復調、データシンボルマッピング、エラー修正など)の実行を含んでもよい。
一態様では、メモリ１５０４は、命令がプロセッサ回路１５０２によって実行されるとき、プロセッサ回路１５０２が本明細書に記載される種々の機能を実行するように、データ及び／又は命令を記憶する。メモリ１５０４は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性及び／又は不揮発性メモリとして実装することができる。メモリ１５０４は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
例えば、メモリ１５０４は、例えば、論理、アルゴリズム、コード等の１つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ１５０４に記憶された命令、論理、コードなどは、図１５に示されるように、種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。図１５に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、プロセッサ回路１５０２を含み、プロセッサ回路１５０２は、１つ以上のハードウェア構成要素と共に、これらのそれぞれのモジュールに格納された命令を実行して、態様に関連する種々の機能を実行する。
一態様では、位相制御モジュール１５０８に記憶された実行可能な命令は、プロセッサ回路１５０２と共に、図１３に示すように、位相生成ブロック１３０４によって生成される位相の選択、又は装置１５００によって実装される別の適切な位相生成システムを実現することができる。例えば、位相制御モジュール１５０８に記憶された実行可能な命令は、図１３に示すように、位相選択ブロック１３０６に関連する機能を提供することができる。したがって、位相制御モジュール１５０８は、位相選択ブロック１３０６を介して、位相生成ブロック１３０４(又は別の適切な位相生成システム)によって生成される位相シフト入力信号１３０７.１～１１３０７.M－１のサブセットの選択を可能にする。
その際、位相制御モジュール１５０８は、位相選択ブロック１３０６が適切な位相シフト出力信号１３０５.１～１３０５.Nを選択し、送信チェーン１５１２.１～５１２.Kの各々に対して互いに相対的に所望の位相で周波数乗算を提供することを確実にする。位相制御モジュール１５０８は、位相選択ブロック１３０６が適切な位相シフト出力信号１３０５.１～１３０５.Nを選択することを容易にし、送信チェーン１５１２.１～５１２.Kの各々において、位相シフト出力信号１３０５.１～１３０５.Nの互いに対して適切な位相シフトが存在することを確実にする(すなわち、位相シフトΨ)。
一態様では、位相制御モジュール１５０８は、特定の周波数及び位相が、どのようにしてサブマルチプル(例えば、分数調波)周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、位相制御モジュール１５０８に格納された実行可能な命令は、各FM－RFDAC１２１０.０～１２１０.K、それぞれの共振整合ネットワーク１２２０.０～１２２０.Kを組み合わせて乗算したときに生じる特定の位相セットを決定するために実行される計算に関するルックアップテーブル及び／又は命令を含んでもよい。
ある態様では、振幅制御モジュール１５１０に格納された実行可能な命令は、図３及び４でさらに詳細に議論されるように、プロセッサ回路１５０２と共に、位相シフト出力信号１３０５.１～１３０５.Nの各々に振幅重み付けを提供することを容易にし得る。例えば、振幅制御モジュール１５１０に格納された実行可能命令は、図１４に示すように、振幅制御ブロック１４０２に関連する機能を提供することができる。従って、振幅制御モジュール１５１０は、特定のセットの位相シフト出力信号１３０５.１～１３０５.Nに対して、個々の振幅制御素子１４０４のいずれがスイッチングモードに配置され、固定DC動作モードに配置されるかを可能にする。再度、そうすることによって、スイッチング動作インバータに結合されたキャパシタ値対固定DC動作インバータの比は、インバータ及びキャパシタの各並列セット内の電圧付加のレベルの制御を可能にし、その結果、位相シフト出力信号１３０５.１～１３０５.Nの各々について所望の振幅重み付けのレベルをもたらす。このようにして、態様は、RF送信チェーンの出力の損失を補償するため、及び／又は低ビームサイドローブに振幅テーパリングを提供するための振幅制御の使用を含む。
振幅制御モジュール１５１０は、実装される場合、所望の最終結果、すなわち、結合された位相シフト出力信号１１２１３.０～１２１３.Kに対する所望の振幅重み付けに基づいて、どの特定のインバータセットをスイッチングモード又は固定DC動作モードのいずれかに配置すべきかに関する命令を含んでもよい。例えば、振幅制御モジュール１５１０に格納された実行可能命令は、FM－RFDAC１２１０.０～２１０Kの各々から所望の重み付き周波数乗算信号のセットを生成する特定のインバータオン/オフ位相組み合わせセットを決定するために実行されるべき計算に関するルックアップテーブル及び／又は命令を含んでもよい。従って、これらの命令は、各々の送信チェーン１５１２.１～５１２.Kが、位相制御モジュール１５０８によって提供される位相シフトに従って、高周波ビーム形成制御を提供する必要に応じて、周波数乗算された信号を振幅変調することを可能にする。
＜＜セクションIII ： フェーズドアレイのための周波数乗算RFDAC直交送信機＞＞
このセクションに記載される態様は、一般に、送信機に関し、より詳細には、mm波周波数でフェーズドアレイを実装する送信機設計に関する。
５G無線技術の発展は、例えば、提案された２４GHz～８６GHzスペクトルの周波数に対応し得るmm波周波数を用いてトランシーバ設計を駆動している。このような設計は、典型的には、複数のアンテナを実装し、チャネル条件に適応するように、フェーズドアレイ及びビーム形成パターンを達成する。現在、フェーズドアレイ設計でmm波信号を実装するには、アップコンバージョンミキサ、mm波局部発振器（LO）生成及び分配、スプリッタ、受動位相シフタ、ケーブル上のmm波伝送、及びこれらの構成要素の損失を補償するのに必要な増幅器に関連する大きなダイ面積及び電力消費が必要である。
さらに、現在の解決法では、非理想性及び／又は不均衡を補償するためにベースバンド信号に典型的に導入されるデジタル予歪は、mm波信号が１つのソースに由来するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーンにおける不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅（error vector magnitude (EVM)）又は効率をもたらす。その結果、フェーズドアレイ及び／又は複数の送信チェーンを実現する送信機のためのmm波信号を生成及び分配するための現在の設計は複雑であり、動作に大量の電力を必要とし、高価で非効率的である。
上述したように、極性送信機の設計の態様に関連して、mm波トランシーバの設計は、チャネル条件に適合するようにビーム形成を実現するために、フェーズドアレイを実装することができる。再び、現在の設計は、そのようなシステムに従ったデジタル又はアナログビーム成形のいずれかに向けられており、性能劣化を回避するために、特別な高周波信号処理（例えば、ケーブル配線）及び追加の構成要素に対する利得補償に関連する幾つかの欠点を有している。これらの問題は、同様に、例えば、ｍｍ波周波数のような高周波領域で動作する直交型送信機も、同様に、RFチェーン毎に独立して予歪を適用することに課される制限、高データレートのデジタルリンクの必要性、大きなダイ面積の使用、及び高電力使用に悩まされる。さらに、従来のmm波システムにおける大きな損失を克服するために高利得を使用すると、不安定性が生じる。
さらに、高効率な従来の極性送信機の設計が提案されているが、帯域幅の拡大と同期化が困難である。そして、高い計算複雑性は、特に広帯域変調のために、大きなデジタルコンテンツと電力消費を必要とする。本明細書に記載される極性送信機の態様は、これらの前述の問題に対処する。しかしながら、極性送信機の実装と比較して、直交周波数乗算無線周波数デジタル‐アナログ変換器(frequency multiplying radio－frequency digital－to－analog converter、FM‐RFDAC)は、３dB出力電力の損失を犠牲にするが、複雑さの少ないデジタル信号処理を使用する。
従って、mm波設計のための現在のアナログ及びデジタルビーム形成ソリューションに存在する問題に対処し、極性FM－RFDAC送信機アーキテクチャで使用されるものよりも複雑性の低いデジタル信号処理スキームを提供するために、本明細書における直交送信機の態様は、同様に、単一のFM－RFDAC「ブロック」内にmm波フェーズドアレイ送信機全体を使用することを含む。本明細書で議論する極性送信機の態様と同様に、直交送信機FM－RFDACは、信号の振幅又は重量を設定するためにキャパシタ比を実装し、各FM－RFDACに分配される信号は、周波数乗算のためにmm波出力のサブマルチプル（sub－multiple、約数）である。以下にさらに説明するように、直交送信機の態様はまた、低周波数で信号に付加された信号変調を維持しながら、高周波数信号(例えば、mm波周波数信号)を生成するように強め合うように付加する低周波数位相シフト信号を結合する。しかしながら、直交送信機の態様は、以下でさらに論じるように、同相及び直交位相データ値(サンプリングされたデータから得られた)の新しい４５度軸への再マッピングを利用する。これらの位相は、サブマルチプル（低）周波数クロックの位相から容易に利用可能であり、位相関係は、乗算を介して維持される。
本明細書で説明する極性送信機のアーキテクチャと同様に、直交送信機の態様もまた、高周波信号生成が単一のブロック又はステージで行われ、LO生成及び分配が出力mm波周波数のより低い、サブマルチプル周波数で行われるので、既存の解決策と比較して消費電力が少なく、利用ダイ面積が少ない。さらに、直交送信機の態様はまた、個々の送信チェーンベースでの予歪の実現を可能にし、電力消費を低くするか、あるいは、より高い送信出力を可能にする改良された電力増幅器(power amplifier (PA))線形化を提供する。直交送信機の態様は、同様に、mm波周波数において高い粒度で振幅及び位相の調整を行うことを可能にし、従って、結合フェーズドアンテナアレイを介して生成されたビームを精密に制御することができる。さらに、直交送信機の態様は、極性送信機の態様と比較して、より少ないデジタル信号プロセッサ電力を消費するが、これは、FM－RFDACからより低い電力で送信する場合に特に重要である可能性がある。
図１及び１１を参照すると、本明細書に記載された直交送信機の態様はまた、低周波数信号高調波の位相組み合わせを追加して周波数乗算を実現するために、強め合う干渉の使用も利用する。特に、本明細書に記載される極性送信機の態様と同様に、本明細書に記載される直交の態様はまた、容量性電圧分割及び整合ネットワーク(例えば、共振LC負荷)を使用する振幅変調と共にインバータベースの周波数乗算器を実行し、入力基本波を含む他の高調波を減衰させながら乗算された周波数を向上させる。従って、直交送信機の態様はまた、デジタル制御を使用して、各入力位相の強度を変調し、広範囲の異なる周波数乗算比を利用する。
図１６は、本開示の一態様による、FM－RFDACを実装する例示的な直交送信機設計のブロック図を示す。本明細書でさらに説明するように、態様は、簡潔さ及び説明の容易さのために幾つかの構成要素を省略した全体的な送信機設計の一部として実装される送信機設計１６００を含む。例えば、送信機設計１６００は、単一のUFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２を含むように図１６に示されているが、送信機設計１６００は、任意の適切な数及びタイプのFM－RFDACを含み得、各々は、それぞれの送信チェーンに対して生成される別個の信号を生成する。従って、本明細書に記載される態様は、各送信チェーンが、フェーズドアレイ内の特定のアンテナ素子(又はアンテナ素子のグループ)に対して振幅重み付け及び位相同調されたそれ自身の信号を結合することができるので、複数のアンテナを介してビーム形成を実行する送信機に対して特に有用であり得る。
図１６に示され、本明細書でさらに論議されるように、送信機設計１６００は、デジタルフロントエンド１６０６によって提供される信号波形に関連する再マッピングされた同相及び直交位相複素データ値に基づいて、各々がクロック信号１６０２.２の位相シフトバージョンを受信する、任意の適切な数の多相FM－RFDACを含む。従って、以下でさらに議論するように、態様には、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２が含まれ、これは、複素同相データ(I)及び直交位相データ(Q)が、元の直交(すなわち９０度)位相関係に対して４５度離れているように、新しい軸に再マッピングされる複素データを受信する個々の送信チェーンの一部を形成する。そのために、以下に更に議論されるように、態様は、UFM－RFDAC１６１０.１とVFM－RFDAC１６１０.２の各々が、再マッピングされた複素数信号のオクタントから決定される位相を有する信号によって別々にクロック供給されることを含む。
一態様では、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２は、それぞれの４５度再マッピングされたU及びVデータを組み合わせて、共振整合構成要素１６１２との結合を介して、出力ノード１６１１において周波数乗算された結合出力信号を生成する。UFM－RFDAC１６１０.１とVFM－RFDAC１６１０.２の両方を含む各送信チェーンは、フェーズドアレイの各アンテナに対する個別の信号経路を形成する。したがって、周波数乗算結合出力信号は、他の送信チェーンに関して特定の周波数、振幅、及び位相シフトを有してもよい。その結果、各個々のU及びVFM－RFDACによって生成された信号(それぞれの送信チェーンに関連する)が、それらのそれぞれの共振整合ネットワークを介してアンテナに結合される場合、それらの信号は、互いに対して独立に重み付けされた振幅及び位相シフト値を有する。従って、各送信チェーンのこの独立した制御は、フェーズドアンテナアレイ内の個々のアンテナ素子に適用された場合に、所望のビーム形成パターンを生成するために利用され得る。
一態様では、UFM－RFDAC及びVFM－RFDAC(例えば、図１６に示されるUFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２)を含む、各送信チェーンに関連する各FM－RFDACブロックは、複数の送信チェーンを有するビーム形成送信機設計において従来実装されていた他の構成要素を、フェーズドアレイアンテナ要素と共に動作するために置き換えてもよい。具体的には、本明細書で議論される極性送信機設計の態様と同様に、直交送信機設計１６００の態様は、通常、従来の送信機アーキテクチャで実装されるDAC、フィルタ、ミキサ、RFスプリッタ、及び位相シフタの代わりに使用される各送信チェーンに関連する各FM－RFDACブロックを含む。上述したように、スプリッタ、位相シフタ、及びケーブル上のRFシグナリングからの損失を補償するために、従来のアーキテクチャで使用された複数の増幅ステージも、有利なことに、本発明の態様ではもはや必要ではない。代わりに、単一の外部電力増幅器(例えば、外部PA１６１４)が、各送信チェーンに実装されて、典型的には、スケールされたデジタルプロセスに対して困難である、高電力送信の出力を実現することができる。
さらに、共通の高周波mm波信号を複数の送信チェーンに分配する典型的なmm波送信機アーキテクチャとは対照的に、本態様は、必要に応じて位相シフトされる低周波入力信号１６０２.２を分配する。態様において、入力信号１６０２.２は、所望の高周波数(例えば、mm波)信号のサブマルチプルである。これは、より低い周波数の信号をこのように分配することは必ずしもケーブル配線解決法を必要としないので、mm波信号を分配するときに生じるケーブル損失及び他の複雑さに関する前述の問題の多くに対処する。さらに、オンボード信号ルーティングは、有利には、これらのより低い周波数で実施することができる。
一態様では、直交送信機設計１６００は、デジタルベースバンド信号から位相データ（φ）及び複素データ（同相（I）及び直交位相（Q）データ）を抽出するように機能するデジタルフロントエンド(DFE)１６０６を実装してもよい。種々の態様において、DFE１６０６は、デジタルベースバンド信号から位相データ及び複素データを抽出するために、任意の適切な数、タイプ、及び構成要素の組み合わせを含んでもよい。例えば、DFE１６０６は、ベースバンドプロセッサ又はデジタル信号プロセッサに関連付けられたものなどの１つ以上のプロセッサ及び／又は回路構成要素として実装されてもよい。
態様は、抽出された位相データ及び複素データを利用して、再マップされたU及びVデータ値を計算するDFE１６０６を含む。U及びVデータ値は、次いで、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々に供給されるクロック信号１６０２.２の位相シフトを計算するために使用される。一態様では、DFE１６０６は、複素データ値のスケーリング及び減算によって、再マップされたデータ値を計算してもよい。例えば、図１７の図１７００に示されるように、I/Qデータ値は、新しい４５度軸にマッピングされ、一方の軸は、値U=(I－Q)に割り当てられ、他方の軸は、値V=Q√２に割り当てられる。このようにして、DFE１６０６は、本来互いに９０度離れている(すなわち、典型的な直交データセットに従う)ベースバンド信号から抽出されたI/Qデータ値を、互いに４５度離れているU/Vデータ値に再マッピングする。UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々によるこれらの再マッピングされたU/Vデータ値の使用は、以下でさらに議論される。
ある態様では、クロック生成ブロック１６０２(すなわち、クロック生成回路)は、本明細書では「クロック信号」とも呼ばれる合成周波数信号１６０２.２を生成するように構成された一般的なデジタル位相同期ループ(DPLL)１６０２.１を含む。DPLL１６０２.１は、クロック信号１６０２.２を位相シフトするように機能する位相シフトブロック１６０２.３及び１６０２.４(すなわち、位相シフト回路)にさらに結合されてもよい。態様は、クロック信号１６０２.２に利用するために位相シフトを選択する位相シフトブロック１６０２.３及び１６０２.４を含み、それぞれの位相シフトブロック１６０２.３及び１６０２.４によって出力される位相シフトクロック信号(すなわち、位相シフト入力信号１６０５.１、１６０５.２)は、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々に入力される。
一態様では、位相シフトブロック１６０２.３及び１６０２.４によって選択される位相シフトは、DFE１６０６によって提供されるU/Vデータ値のオクタントマッピングに基づく。特に、再マッピングされたU/Vデータ値は、それぞれ、４つの異なる位相軸のうちの１つに関連付けられ、互いに４５度離れてマッピングされる。新しい４５度軸に再マッピングされた、時間と共に変化するU値及びV値の２つの例は、図１８A－Bに示されるように、位相図１８００にベクトルU(t)及びV(t)として示される。
図に示すベクトルU(t)及びV(t)。１８A－Bは、特定の瞬間における特定の大きさ及び位相を有する再マッピングされたI/Q値を表す。I/Qデータ値を新しい４５度軸に再マッピングすることによって、ベクトルU(t)及びV(t)は、それらのベクトル和U(t)+V(t)が、再マッピングされたI/Qデータ値と等価なデータ点１８０２及び１８０４を生じるように、特定の位相軸にマッピングされる。そうすることで、再マッピングされたデータ点１８０２及び１８０４は、それぞれ、図１８A～Bに示すように、特定の位相オクタント内に入り、U(t)ベクトルの位相が０°、９０°、１８０°又は２７０°軸の１つにマッピングされ、V(t)ベクトルの位相が４５°、１３５°、２２５°又は３１５°軸の１つにマッピングされる。
態様において、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２は、再マッピングされた信号U(t)及びV(t)を合計し、高周波結合信号を提供し、以下でさらに論じるように、これにより、例えば、図１８A－Bに示すように、再マッピングされたデータ点１８０２及び１８０４を実現する。さらに、図１８A－１８B中に示されているダイアグラムは、ベースバンド包絡線を記述し、したがって、デジタルベースバンド及び結合された高周波信号の両方で結合された信号を表すことに留意されたい。したがって、態様は、U(t)+V(t)で表されるデータ点をもたらす再マッピングされたI/Qデータ信号の特定のオクタントマッピングに対応する位相シフトブロック１６０２.３及び１６０２.４によって選択される特定の位相シフトを含む。例えば、図１８Aに示すようなデータ点１８０２は、０°軸にマッピングされたU(t)ベクトルの位相及び４５°軸にマッピングされたV(t)ベクトルの位相に関連する位相オクタント内に入る。したがって、図１８Aに示されるように、新しい４５度軸に再マッピングされるI/Qデータ値に対して、位相シフトブロック１６０２.３は、クロック信号１６０２.２を０°位相シフトし、位相シフトブロック１６０２.４は、クロック信号１６０２.２を４５°位相シフトする。別の例を提供するために、図１８Bに示されるようなデータ点１８０４は、９０°軸にマップされたU(t)ベクトルの位相及び４５°軸にマップされたV(t)ベクトルの位相に関連する位相オクタント内に入る。したがって、図１８Bに示されるように、新しい４５度軸に再マッピングされるI/Qデータ値に対して、位相シフトブロック１６０２.３は、クロック信号１６０２.２を９０°位相シフトし、位相シフトブロック１６０２.４は、クロック信号１６０２.２を４５°位相シフトする。
そうするために、態様は、データ線１６０３.１及び１６０３.２を介して位相シフトブロック１６０２.３及び１６０２.４の各々に結合されるDFE１６０６を含む。種々の態様において、データ線１６０３.１及び１６０３.２は、位相シフトブロック１６０２.３及び１６０３.４の各々にデータ信号を伝送するように構成された、任意の適切な数及び／又は種類のワイヤ、バス、デジタルリンクなどを表すことができる。例えば、データ線１６０３.１及び１６０３.２は、新しい４５度軸(例えば、図１８A～図１８Bに示すように、データ点１８０２及び１８０４に関連するオクタント)に再マッピングされたI/Qデータ値に関連する特定の位相オクタントを示す、直列又は並列方式でデジタルデータ信号を搬送するように構成された信号線の集合を表してもよい。態様は、位相シフトブロック１６０２.３及び１６０２.４の各々が、データ線１６０３.１及び１６０３.２を介してオクタント情報を受信し、オクタント情報に基づいて適切な位相シフトを選択することを含む。
クロック信号１６０２.２の位相シフトを実現するために、位相シフトブロック１６０２.３～１６０２.４は、簡略化のために図１６に示されていない任意の適切な数及び／又はタイプの遅延素子を含んでもよい。例えば、位相シフトブロック１６０２.３～１６０２.４は、特定の周波数を有するクロック信号１６０２.２に対して、８つの位相シフトのそれぞれが生成され得ることを確実にするために、調整可能又は構成可能な遅延線構成要素を含んでもよい。これらの遅延線成分は、例えば、所望の量の時間遅延、従って位相シフトを提供するために、任意の適切な数及び／又はタイプの遅延素子に従って実施することができる。例えば、位相シフトブロック１６０２.３－１６０２.４は、図４－６及び直交LO受信機の態様を参照して本明細書で議論するように、被制御遅延線、補間遅延線、又は二次元遅延線を実装する遅延ロックループ（delay－locked loop (DLL)）として実装されてもよい。
いずれにせよ、態様は、入力クロック信号１６０２.２に対して適切な位相シフト値を選択する位相シフトブロック１６０２.３、１６０２.４を含む。態様において、位相シフトブロック１６０２.３、１６０２.４は、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々に対するクロック信号１６０２.２の所望の位相シフトバージョンの結合を実現するために、任意の適切な回路、スイッチ、及び／又は他のハードウェア構成要素を実装することができる。例えば、図１９に示されるように、位相シフトブロック１６０２.３、１６０２.４は、別個のマルチプレクサブロックで識別され得る。様々な態様において、位相シフトブロック１６０２.３、１６０２.４は、クロック信号１６０２.２の複数の位相シフトバージョンを生成し、マルチプレクサ回路を実装して、オクタントマッピング情報に基づいて、クロック信号１６０２.２のこれらの位相シフトバージョンの中から選択することができる。例示的な例を提供するために、データ線１６０３.１及び１６０３.２は、クロック信号１６０２.２の位相シフトされたバージョンのうち、位相シフトブロック１６０２.３～１６０２.４の各々によって出力に結合されるべきものを表す、デジタルビット値(例えば、００、１０、１０、１１)を示すデータを運ぶことができる。
したがって、図１９に示すように、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２は、デジタルデータとして、クロック信号１６０２.２(位相シフト入力信号１６０５.１、１６０５.２)の適切なオクタントベース位相シフトバージョンを受信する。これらの位相シフト入力信号１６０５.１、１６０５.２に関連する位相は、次に、参照として使用され、それから、追加の位相シフト信号が生成され、出力ノード１６１１において結合されて、周波数乗算及び共振整合ネットワーク１６１２への結合の結果として、高周波信号が形成される。換言すれば、この文脈における、各々の位相生成ブロック１６２０.１、１６２０.２によって使用される特定の位相で提供される「参照」信号は、それぞれデータ線１６０３.１、１６０３.２を介して位相シフトブロック１６０２.３、１６０２.４に送られる適切なデータ信号の結果である。
様々な態様において、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２は、共振整合ネットワーク１６１２への結合を介して出力ノード１６１１における加算された時変信号U(t)+V(t)の周波数乗算を確実にするために、異なる方法で実装されてもよい。例えば、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２は、位相生成、選択、及び／又は制御、ならびに本明細書に記載される他の態様と類似又は同一の方法での振幅重み付け又は制御を実装してもよい。様々な態様において、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々に関連付けられた、図１６に示される位相生成ブロック(すなわち、位相生成回路)は、直交LO信号の生成に関して本明細書中で議論されるM段被制御遅延線を使用して実装され得る。
例えば、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２のそれぞれに関連付けられた位相生成ブロック１６２０.１、１６２０.２は、それぞれ、図３、４、５に示すように、各遅延線のそれぞれの遅延ロックループ(DLL)に従って、M段被制御遅延線３０４、補間遅延線４００、及び２次元遅延線５００とともに実装されてもよい。その際、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々は、各々の位相シフトブロック１６０２.３、１６０２.４からクロック信号１６０２.２の位相シフトバージョンを受信することができ、これは、追加の位相シフト入力信号が生成される基準信号として使用される。
態様は、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２に関連付けられた位相生成ブロック１６２０.１、１６２０.２が、任意の適切な数の位相シフトされた信号１６１５.１、１６１５.２を生成し、所望の粒度に依存し、及び生成された高周波出力信号、そして次に所望のビーム形成制御を制御することを含む。さらに、図１３に示すように、FM－DAC１３００を参照して本明細書に記載したものと同様の振幅制御システムを実装する、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々の態様が含まれる。特に、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々は、出力ノード１６１１(U(t)+V(t))における結合信号が所望の周波数及び位相で生成されるように、各々の位相生成ブロック１６２０.１、１６２０.２内でDLLによって生成される位相シフト信号のセットの各々に印加される振幅又は重み付けを制御するように構成されてもよい。
そうするために、位相生成ブロック１６２０.１、１６２０.２の各々は、周波数乗算を確実にするために必要な位相シフト信号セットを生成してもよい。次いで、これらの位相シフト信号は、所望の位相シフト信号が出力ノード１６１１において所望の高周波信号を生成するように、DFE１６０６を介して重み付けされる。態様は、以下でさらに説明されるように、任意の適切な数の振幅制御素子１６０９.１～１６０９.N(すなわち、振幅制御回路)の任意の適切な数のNの動作状態の制御を実現するために、任意のハードウェア構成要素の適切な数及び／又はタイプを使用して位相シフト信号の振幅重み付けを実行するDFE１６０６を含む。例えば、DFE１６０６は、図１６に示すように、バス１６０７.１及び１６０７.２に結合された１つ以上のプロセッサ(例えば、ベースバンドプロセッサ、デジタル信号プロセッサなど)、デジタルドライバ回路などを含んでもよい。
バス１６０７.１及び１６０７.２は、各制御要素１６０９の状態が制御されるように、デジタルコードワードの形態で信号データ(例えば、デジタルデータ信号)を運ぶことができる。特に、各制御要素１６０９.１～１６０９.Nの動作モードは、スイッチングモード又は固定DC出力モードから変更されてもよい。図１６に示す例では、制御要素１６０９.１～１６０９.NはNANDゲートとして実装されるが、種々の態様において、任意の適切なタイプの論理ゲート又は他の制御要素が実装されてもよい。図１６に示すNANDゲートの例では、各NANDゲートの入力は、適切なバス１６０７.１又は１６０７.２からのデジタル制御線に結合される。次に、DFE１６０６は、デジタルコードワードに従ってデジタル制御線を所望の電圧値に駆動し、制御要素１６０９.１～１６０９.Nをスイッチングモード又はDC固定動作モードのいずれかに配置してもよい。態様は、スイッチングモードに配置される各制御要素１６０９.１～１６０９.Nに対して、容量性結合を介して加算される各位相シフト結合信号を含む。これらの信号の各々からの加算された電圧は、図１２－１５に示されている極性FM－RFDACを参照して本明細書で議論されているように、スイッチングモードで動作するUFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２内のキャパシタ値に対する固定DCモードで動作するものの比に基づいて計算されてもよい。例えば、直交位相アーキテクチャは、図１１－１５に関して本明細書で説明した極性アーキテクチャと同様のキャパシタバンク実装を有するように実装することができる。さらに、本明細書に記載される極性送信機の態様の動作と同様に、本セクションに記載される直交送信機の態様は、制御要素１６０９.１～１６０９.Nがスイッチドモードで動作しているときに、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２に関連するキャパシタと共振する共振整合ネットワーク１６１２(例えば、同調可能LCネットワーク)を含む。
その結果、UFM－RFDAC１６１０.１及びVFM－RFDAC１６１０.２の各々によって生成された位相シフト信号は、出力ノード１６１１において重み付けされ、結合されて、高周波信号(例えば、mm波信号)を生成する。態様は、共振整合ネットワーク１６１２に結合された場合の位相シフト信号を含み、重み付き及び結合された位相シフト信号のそれぞれの強め合う加算の結果として周波数乗算を生成する。このようにして、より高い周波数の出力信号(例えば、mm波周波数)が生成される。この高周波出力信号は、また、例えば、図１６に示すように、外部電力増幅器１６１４を介して、フェーズドアレイアンテナ素子に結合され、他の高調波(入力基本波を含む)は減衰される。
図２０は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置２０００は、任意の適切な数及び／又はタイプの通信プロトコルに従って無線信号を送信及び／又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置２０００は、携帯電話、タブレット、ラップトップコンピュータ等のようなユーザ装置（UE）として実装することができる。追加の例を提供するために、装置２０００は、アクセスポイント又は基地局として実装されてもよい。装置２０００は、例えば、以下にさらに説明するように、mm波周波数のような特定の周波数又は周波数帯に応じて無線信号を送信することを実現するために、本明細書に記載する１つ以上の態様を実装することができる。
一態様では、装置２０００は、処理回路２００２、メモリ２００４、及びそれぞれが１つ以上のそれぞれのアンテナ２０１４.１～２０１４.Nに結合された任意の適切な数Kの送信チェーン２０１２.１～２０１２.Kを含んでもよい。図２０に示された構成要素は、説明を容易にするために提供され、態様は、図２０に示されたもののように、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置２０００を含む。例えば、装置２０００は、１つ以上の電源、ディスプレイインタフェース、周辺装置、ポート等を含んでもよい。さらなる例を提供するために、装置２０００は、さらに、１つ以上の受信機を含んでもよく、あるいは、送信チェーン２０１２.１～２０１２.Kは、アンテナ２０１４.１～２０１４.Kを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
一態様では、装置２０００の種々の構成要素は、直交ベースの送信機のビーム形成を実現するために、フェーズドアンテナアレイシステムで使用するための周波数乗算信号の生成を参照して、本明細書にさらに記載される機能で識別することができる。例えば、無線装置２０００は、２０１２.１～２０１２.Kの送信チェーンを介して変調されたデータを含む周波数多重化された信号を生成するように構成することができ、これらの信号は、結合アンテナ２０１４.１～２０１４.Kを介してmm波又は他の適切な周波数で無線送信される。送信チェーン２０１２.１～２０１２.Kの各々は、例えば、図１６に示すような送信機設計１６００を参照して論議された送信チェーンの各々と共に識別され得る。従って、送信チェーン２０１２.１～２０１２.Kの各々は、図１６に示すように、クロック生成ブロック１６０２、UFM－RFDAC１６１０.１、VFM－RFDAC１６１０.２、DFE１６０６などに関連する機能によって識別され得る。種々の態様において、送信チェーン２０１２.１～２０１２.Kは、本明細書で議論されるように、周波数乗算された信号のサブマルチプル又は分数調波周波数である入力信号から変調周波数乗算信号を生成するための任意の適切な数及びタイプの構成要素を含んでもよい。
そうするために、処理回路２００２は、本明細書に記載されるように、装置２０００の制御を容易にし得る、任意の好適な数及び／又はタイプのコンピュータプロセッサとして構成され得る。幾つかの態様において、処理回路２００２は、装置２０００によって実装されたベースバンドプロセッサ(又はその適切な部分)によって識別され得る。他の態様では、処理回路２００２は、ベースバンドプロセッサ(例えば、１つ以上のデジタル信号プロセッサ)から分離された、装置２０００によって実装された１つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び／又は入力/出力(I/O)演算を実行するための命令を実行するように、及び／又は装置２０００の１つ以上の構成要素の動作を制御するように構成されている処理回路２００２を含む。例えば、処理回路２００２は、１つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ２００４及び／又は送信チェーン２０１２.１～２０１２.Kと通信及び／又は関連する機能を制御する処理回路２００２を含む。これは、例えば、装置２０００の送信及び／又は受信機能を制御及び／又は調停すること、１つ以上のベースバンド処理機能(例えば、メディアアクセス制御（MAC）、符号化/復号、変調/復調、データシンボルマッピング、誤り訂正など)を実行することを含んでもよい。
一態様では、メモリ２００４は、命令が処理回路２００２によって実行されるとき、処理回路２００２が本明細書に記載される種々の機能を実行するように、データ及び／又は命令を記憶する。メモリ２００４は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、任意の周知の揮発性メモリ及び／又は不揮発性メモリとして実装することができる。メモリ２００４は、非取り外し可能、取り外し可能、又はその両方の組み合わせとすることができる。
例えば、メモリ２００４は、例えば、論理、アルゴリズム、コード等の１つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ２００４に記憶された命令、論理、コードなどは、図２０に示されるような種々のモジュールによって表され、これによって、本明細書に開示された態様が機能的に実現されることが可能になる。図２０に示されるモジュールは、ハードウェア構成要素とソフトウェア構成要素との間の機能的関連に関する説明を容易にするために提供される。したがって、態様は、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、１つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに記憶された命令を実行する処理回路２００２を含む。
一態様では、位相制御モジュール２００８に記憶された実行可能命令は、処理回路２００２と関連して、異なる機能を実現することができる。これらの関数は、例えば、図１６－１９を参照して本明細書で議論されるように、I/Q複素データに関連する特定のデータ点に対するベクトルU(t)及びV(t)に対する適切なオクタントマッピングの特定を含み得る。このような態様によれば、位相制御モジュール２００８に記憶された実行可能な命令は、処理回路２００２と併せて、位相シフトブロック１６０２.３、１６０２.４を介してクロック信号１６０２.２の適切な位相シフトの選択を実現することができる。これは、例えば、データ線１６０３.１、１６０３.２を介して適切な信号を送信するDFE１６０６を介して実現され得る。ある態様において、適切な信号は、例えばルックアップテーブルのような、適切に識別されたオクタントに従った任意の適切な計算に基づいて選択され得る。
別の例を提供するために、位相制御モジュール２００８に格納される実行可能な命令は、送信チェーン２０１２.１～２０１２.Kの各々によって実装される各U及びVFM－RFDACに関連付けられた各位相生成ブロックによる位相シフト信号の生成を容易にし得る。例えば、位相制御モジュールに格納される命令は、図１６に示されるように、位相生成ブロック１６２０.１、１６２０.２による位相の生成を容易にし得る。従って、位相制御モジュール２００８は、周波数乗算を確実にするために位相シフト信号の特定のセットの生成を可能にし、それにより、所望の位相及び周波数を有する各送信チェーン２０１２.１～２０１２.Kのための信号を生成する。
その際、位相制御モジュール２００８は、各送信チェーン２０１２.１－２０１２.Kの位相生成ブロックが、送信チェーン２０１２.１－２０１２.Kの各々に対して、互いに対して所望の位相で周波数乗算を提供するために適切な位相シフト信号を提供することを確実にする。一態様では、位相制御モジュール２００８は、特定の周波数及び位相がサブマルチプル周波数（例えば、分数調波）位相結合からどのように生成されるかに関する命令を含んでよい。例えば、位相制御モジュール２００８に格納された実行可能な命令は、各送信チェーン２０１２.１～２０１２.Kに対してそれぞれのU及びVFM－RFDACを介して結合及び乗算された場合に所望の高周波信号を生成する特定の位相のセットを決定するために実行される計算に関するルックアップテーブル及び／又は命令を含んでもよい。
一態様では、振幅制御モジュール２０１０に記憶された実行可能な命令は、図１６を参照して本明細書で議論されるように、処理回路２００２と共に、各送信チェーンに関連付けられた各U及びVFM－RFDACに関連付けられた位相生成ブロックによって位相シフト信号を重み付けする振幅を提供することを実現することができる。例えば、振幅制御モジュール２０１０に記憶された実行可能命令は、図１６に示すように、DFE１６０６に関連する機能を提供することができる。従って、振幅制御モジュール２０１０は、特定の位相シフト信号セットに対して、個々の制御要素１６０９.１～１６０９.Nのいずれがスイッチングモードに配置され、固定DC動作モードに配置されることを可能にする。再度、そうすることによって、スイッチングで動作する制御素子に結合されたキャパシタ値の、固定DCで動作する制御素子に対する比は、U及びVのFM－RFDACの各セット内の電圧付加のレベルの制御を可能にし、各送信チェーン２０１２.１～２０１２.Kの各位相シフト信号の所望のレベルの振幅重み付けをもたらす。
一態様では、振幅制御モジュール２０１０は、所望の最終結果、すなわち、位相シフト信号の所望の重み付けに基づいて、スイッチングモード又は固定DC動作モードのいずれかに制御要素の特定のセットを配置すべきかに関する命令を含むことができる。例えば、振幅制御モジュール２０１０に格納された実行可能命令は、各送信チェーン２０１２.１～２０１２.KのそれぞれのU及びVFM－RFDACを介して所望の周波数乗算信号を生成する制御要素の状態の組み合わせの特定のセットを決定する計算に関するルックアップテーブル及び/又は命令を含んでもよい。これらの制御要素の状態の組み合わせは、例えば、バス１６０７.１、１６０７.２に適用されるデジタルコードワードに関連するデジタルデータ信号によって実現されてもよい。
従って、これらの命令は、それぞれの送信チェーン２０１２.１～２０１２.Kが、位相制御モジュール２００８によって提供される位相シフトに従って、高周波ビーム形成制御を実現する必要に応じて、周波数乗算された信号を振幅変調することを可能にする。また、各送信チェーン２０１２.１～２０１２.Kは、このようにして独立に制御された高周波信号を生成することができるので、各送信チェーンは、互いに対して独立に制御された位相シフト及び振幅重み付けを含むことができ、これは、高周波(例えば、mm波周波数)でのビーム形成アプリケーションに適している。すなわち、各送信チェーン２０１２.１－２０１２.KのそれぞれのU及びVFM－RFDACを介して生成及び合成された位相シフト信号の重み付けされた組み合わせは、各送信チェーン２０１２.１－２０１２.Kによって生成された(高周波)出力信号を、互いを参照して位相シフトさせること、及び／又は互いに対して異なる重み付け、振幅、又は大きさを有することを実現することができる。
＜＜セクション４ ： 再構成可能なハイブリッドデジタル無線受信機＞＞
このセクションに記載される態様は、一般に、トランシーバに関し、より詳細には、動的に再構成可能なデジタルハイブリッドビーム成形を実装する受信機設計に関する。
デジタルビーム成形を実施する最新の受信機設計は、全ての方向を同時に及び/又は同時に走査し、高速ビームの収集及び追跡を行い、遮断器をヌルすることを可能にする。しかしながら、このようなアーキテクチャは、典型的には、ビーム形成アレイ内の各アンテナに対して、デジタルフロントエンド（digital front end (DFE)）、アナログ－デジタル変換器（analog－to－digital converters (ADCs)）、ベースバンドフィルタ、及びミキサ/局部発振器（local oscillator (LO)）の複製を必要とする。その結果、デジタルビーム成形ソリューションによって実現される利点は、デジタルビーム成形を実現するために必要な処理能力だけでなく、これらの前述の構成要素に関連する大きな電力オーバヘッドによっても上回られる。さらに、多くの使用例に対して、ユーザ装置（UE）は、単一ビームのみを必要とすることができ、これは、上述のデジタルビーム成形の利点のいくつかを相殺する。
本明細書に記載されるように、トランシーバ設計は、フェーズドアレイ又はアンテナアレイ回路配置を実装して、チャネル条件に適合するようにビーム形成を実現することができる。再び、現在の設計は、そのようなシステムに従ったデジタル又はアナログビーム成形のいずれかに向けられており、性能劣化を回避するために、特別な高周波信号処理（例えば、ケーブル配線）及び追加の構成要素に対する利得補償に関連する幾つかの欠点を有している。
上述のように、従来のデジタルビーム形成ソリューションは、各アンテナについてDFE、ADC、ベースバンドフィルタ、及びミキサ/LOを複製する。その際、デジタルビーム成形ソリューションは、非常に高い電力消費に悩まされる。他方、上記の余分なブロック(すなわち、各アンテナに対するDFE、ADC、ベースバンドフィルタ、及びミキサ/LO)の電力オーバヘッドを持たないアナログビーム形成解が提案されている。しかしながら、アナログビーム成形には、一度に１つの方向のみが走査され、位相シフタの実装のために損失を被り、多数の受動部品を収容するために広い面積を必要とするという欠点がある。
ハイブリッドデジタルビーム形成ソリューションは、各ADCに対して幾つかの(すべてではないが)受信チェーンを一緒に結合する。その結果、ハイブリッドデジタルビーム成形は、全方向の走査の利点のいくつかを失う。さらに、このような解決策は、各チェーン上に位相シフタを必要とし、アナログビーム形成解決策と同じ損失ペナルティを負う。
従って、従来のデジタル、アナログ、及びハイブリッドデジタルビーム形成ソリューションに存在する問題に取り組むために、本開示のこのセクションで開示される態様は、動的に再構成され得るハイブリッドデジタルビーム形成を利用する受信機実装に向けられる。このセクションで説明する態様では、動的ビーム成形を使用することにより、受信機は、完全アナログ、完全デジタル、又はアナログとデジタルの両方のハイブリッドの組み合わせのような、異なるタイプのビーム成形モード又は状態の間で切り替えることができる。本明細書に記載される態様では、デジタルビーム形成モード及びアナログビーム形成モードの両方を、以下でさらに説明されるように、同時に及び／又は共に実施することができる。本明細書に記載される動的再構成の態様は、受信機が、電力需要を満たすために、様々なチャネル条件に応答して、オンザフライでこれらの動作モードのいずれかを切り替えることを可能にする。以下にさらに説明するように、この動的再構成の一部として、態様は、デジタルビーム成形の特徴を利用しつつ、他の動作のためにより低い電力消費状態で動作するように再構成されたハイブリッドデジタルビーム成形を含む。
例えば、図１～１０に関して本明細書中で議論された態様において、受信チェーン単位で直交LOを生成する技術が開示された。このセクションに記載される態様は、LO位相シフトが、LO分配に関して追加のオーバヘッド(例えば、回路構成要素、面積、及び電力消費)を生じないように実施されるように、そのような技術をさらに活用する。特に、本明細書に記載される態様は、任意の特定の時間におけるトランシーバスライスセット内で、デジタルビーム成形、アナログビーム成形、又は両方の組み合わせをサポートするための動的ビーム成形再構成を可能にするベースバンドスイッチング及び再構成スキームを提供するために、チェーン当たり直交LOの使用を利用する。さらに、チェーン毎のLO直交位相生成の使用は、オーバヘッドなしで位相シフトを有効又は無効にすることを可能にする。さらに、このセクションに記載された態様は、その時点での特定のシステム要件に応じて、ミキサ出力の単一のADCへの加算、又は各受信チェーンがアクティブADCを有することを実現するために、ベースバンドにおけるスイッチングも実行する。
本明細書に開示されるデジタルハイブリッドの態様は、５G/mm波周波数帯での動作に特に有利であり得る、高速ビーム獲得及びトラッキング、ならびに干渉のヌル化を可能にする。さらに、モバイル装置において５G無線通信を可能にするためには、非常に低い電力消費を有することが最重要である。デジタルハイブリッドビーム形成ソリューションに関してこのセクションで説明した態様は、パワーをほとんど消費しない間に、高速ビーム取得、トラッキング、及び干渉ヌル化の両方を同時に実現することを有利に可能にする。
図２１は、本開示の態様による、例示的なハイブリッド受信機設計のブロック図を示す。本明細書でさらに論じるように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する、全体的な受信機又はトランシーバの一部として実装される受信機設計２１００を含む。一態様では、受信機設計２１００は、任意の好適な数Nのデジタルトランシーバ「スライス」又は「部分」２１０４.１～２１０４.Nに結合される、共有又は共通DFE２１０２を含む。図２１に示す受信機設計２１００は、簡略化のために、デジタルトランシーバスライス２１０４の１つのみに結合されている共有DFE２１０２を示す。しかしながら、態様には、デジタルベースバンドデータストリームをデジタルトランシーバスライス２１０４.１～２１０４.Nとの間で搬送するように構成された有線バスを含む、任意の適切な数及び／又はタイプの有線又は無線リンクを介して、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々に結合される共有DFE２１０２が含まれる。
いずれの場合においても、DFE２１０２は、デジタルフロントエンドに関連することが知られている機能を実行するように構成された任意の適切な数及び／又はタイプの構成要素を含んでもよい。例えば、DFE２１０２は、処理回路、処理回路の部分、専用デジタルフロントエンド機能を有するオンボードチップの１つ以上の部分(例えば、デジタル信号プロセッサ)などとして実装されてもよい。例えば、DFE２１０２は、以下にさらに説明するように、それぞれ結合アンテナを介して伝送するために、デジタルベースバンドデータをデジタルトランシーバスライス２１０４.１～２１０４.Nの各々に提供することができる。
別の例を提供するために、DFE２１０２は、各デジタルトランシーバスライス２１０４.１～２１０４.Nからのデジタルベースバンドデータの受信を実現することができ、これは、無線データ送信に含まれるデータを回復するように処理することができる。そうするために、DFE２１０２は、DCオフセット補正、IQ不均衡補正、及びADCスキューのような減損補正を受けるように構成された処理回路と同様に、再構成可能なコンピューティング(例えば、仮想再構成可能回路（virtual reconfigurable circuit (VRC)）)を実行するのに適したデシメータ及び構成要素と共に実装されてもよい。さらなる例を提供するために、DFE２１０２は、隣接チャネル除去（adjacent channel rejection (ACR)）フィルタリング、受信機デジタル利得制御（digital gain control (DGC)）、ダウンサンプリングなどをさらに実現することができる。
さらに別の例を提供するために、DFE２１０２は、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々を介してデジタルベースバンドデータの伝送を実現することができる。そうするために、DFE２１０２は、各デジタルトランシーバスライス２１０４.１－２１０４.Nに結合された補間器及びVRCと共に実装されてもよい。さらに、DFE２１０２は、例えば、LO補正、IQ不均衡、デジタル予歪（digital pre－distortion (DPD)）計算、補正係数（correction factor (CF)）計算、及びプリエンファシス（pre－emphasis (pre.emp.)）計算のような送信機障害補正のようなデータ伝送に関連する他の構成要素を含んでもよい。さらなる例を提供するために、DFE２１０２は、送信機DGC、アップサンプリング、ゼロ交差検出アルゴリズム、位相変調などを実現することができる。
さらに、態様には、ビーム管理、デジタルブロッカ相殺、受信信号強度インジケータ（received signal strength indicator (RSSI)）測定、DPD及び較正アクセラレータ、テスト信号生成などを行うのに適した構成要素と共に実装されているDFE２１０２が含まれる。
いずれにせよ、態様は、受信機設計２１００の動作モードに基づいて特定の機能を選択的に実行するDFE２１０２を含む。特に、以下でさらに説明するように、DFE２１０２は、デジタルトランシーバスライス２１０４.１～２１０４.Nの動作モードに基づいて、任意の特定の時間にデジタル又はアナログビーム成形を実現するために、デジタルトランシーバスライス２１０４.１～２１０４.Nと共に動的に動作することができる。
ある態様では、受信機設計２１００は、デジタル位相ロックループ回路(DPLL)２１５０を含んでもよく、これは、それぞれ、図２、図１２、及び図１６を参照して本明細書で議論されるように、PLL２０２、DPLL１２０２、及びDPLL１６０２.１と機能的に同一であってもよく、又はそうでなくてもよい。さらに、態様は、クロック信号２１５１を生成するDPLL２１５０を含み、これは、周波数乗算器/シフタ回路２１０６及び位相生成回路２１０８に分配される。したがって、態様は、FM－RFDAC２１１２の特定の実装に依存して、例えば、図１３に示されるような位相選択ブロック１３０６、又は図１６に示されるような位相生成ブロック１６２０.１、１６２０.２で識別される位相生成回路２１０８を含む。言い換えると、態様には、FM－RFDAC２１１０が含まれる。FM－RFDAC２１１０は、例えば、図１２に示すFM－RFDAC１２１０や、図１６に示すU及びVのRFDAC１６１０で識別される。他の態様では、FM－RFDAC２１１２は、任意の既知のRFDAC設計として実装されてもよい。いずれにせよ、位相生成回路２１０８は、簡略化の目的で図２１に示されていない追加の構成要素(例えば、図１２に示されているように、DTC１２０４及びブロック１２０８、図１６に示されているように、位相シフトブロック１６０２.３及び１６０２.４など)を含んでもよい。
再び、受信機設計２１００は、任意の適切な数のトランシーバスライス２１０４を含む。一態様では、トランシーバスライス２１０４の各々は、別個の送信及び受信経路を有する。説明を簡潔にし、かつ実現するために、各トランシーバスライス２１０４は、本セクションの図面全体に、単一のそれぞれのアンテナに結合されているものとして示される。しかしながら、種々の態様において、各トランシーバスライス２１０４は、フェーズドアレイアンテナアーキテクチャに従ってデータの送受信を実現するために、任意の適切な数のアンテナ、低雑音増幅器などに任意の適切な構成で結合されてもよい。
図２１を引き続き参照すると、トランシーバスライス２１０４.Nは、トランシーバスライス２１０４.１～２１０４.Nの各々を表し、FM－RFDAC２１１２に結合されるTXスライスDFE２１１０を含む送信経路を実装してもよい。次に、FM－RFDAC２１１２は、スイッチング構成要素２１１４を介してアンテナNに結合され、これは、TX及びRXモードのスイッチングを実現するために、任意の適切なタイプの構成要素を表し得る。一態様では、各トランシーバスライス２１０４の送信経路は、TXスライスDFE２１１０を含んでもよく、TXスライスDFE２１１０は、送信チェーン毎に追加のDFE機能を提供するように機能する(すなわち、各トランシーバスライス２１０４に対して別個のTXDFE２１１０が実装されてもよい)。付加的なDFE機能は、例えば、補間、デジタル予歪、I/Q補償及び利得制御などを含む。
さらに、態様は、スイッチング構成要素２１１４に結合された受信経路を含む各トランシーバスライス２１０４を含み、これは、トランシーバスライス２１０４.Nに関してより詳細に示され、以下でさらに説明される。例えば、受信経路は、１つ以上の増幅器２１１６と、周波数増幅器/シフタ回路２１０６と、１つ以上のミキサ２１１８と、I/QADCと、ベースバンドフィルタ回路２１２０と、RXスライスDFE２１２２とを含んでもよい。再度、態様は、図２１に示すように、トランシーバスライス２１０４.Nによって表されるものと類似の構成要素を各々が有する、別々の受信経路を実装する各トランシーバスライス２１０４を含む。したがって、態様は、さらに、受信経路に関連する構成要素の各々を、受信チェーン毎に独立して制御することを含む(すなわち、各トランシーバスライス２１０４は、互いに別々に制御される構成要素を有する受信経路を有してもよい)。
本明細書に記載される態様を実現するために、周波数乗算器回路２１０６は、各トランシーバスライス２１０４の受信経路内で直交LO信号を提供するように機能してもよい。一態様では、周波数乗算器/シフタ回路２１０６は、図２に示すように、LO生成ユニット２０４と共に識別されてもよく、あるいは、実質的にLO生成ユニット２０４として機能してもよい。例えば、図２に示すように、LOGユニット２０４.１～２０４.Kは、それぞれの受信チェーンRX－１～RX－Kに関連付けられる。一態様では、各トランシーバスライス２１０４.１～２１０４.Nに関連する周波数乗算器/シフタ回路２１０６は、各個別のLOGユニット２０４.１～２０４.Kで識別され得る。
換言すれば、受信機設計２００を参照して本願明細書で議論したように、各トランシーバスライス２１０４は、周波数が出力直交LO信号の所望の分数調波に設定された周波数を有し得るDPLL２１５０によって生成されたLOクロック信号２１５１を利用することによって、周波数乗算器/シフタ回路２１０６を使用して、直交LO信号のそれぞれのセットを別々に生成するように構成され得る。したがって、周波数乗算器/シフタ回路２１０６は、このように直交LO信号の生成を確実にするための追加の構成要素を含んでもよく、これは、簡略化の目的で図２１には再現されない。例えば、周波数乗算器/シフタ回路２１０６は、位相制御回路(例えば、位相制御ブロック２０８)、振幅制御回路(例えば、振幅制御ブロック２１０)、遅延ロックループ(例えば、DLL２０６.１)、位相構成回路(例えば、位相構成回路２０６.２)、振幅構成回路(例えば、振幅構成回路２０６.３)、１つ以上の共振負荷(例えば、共振負荷２０６.４)などを含んでもよい。
以下でさらに説明するように、周波数乗算器/シフタ回路２１０６は、各デジタルトランシーバスライス２１０４が現在動作しているビーム形成の特定のモード(すなわち、デジタル又はアナログ)に依存して、ミキサ２１１８に提供される直交LO信号に関して、周波数乗算、位相シフト、又はその両方を動的に実現することができる。いずれにせよ、態様は、ベースバンドI/Q信号を提供するために増幅器２１１６によって提供される受信信号をダウンサンプリングし、これらのベースバンドI/Q信号をI/QADC及びベースバンドフィルタ回路２１２０に送るために、直交LO信号の適切なセットを利用するミキサ２１１８を含む。I/QADC及びベースバンドフィルタ回路２１２０は、ベースバンドでフィルタリングされたデジタル信号を、各デジタルトランシーバスライス２１０４の受信経路に含まれるRXスライスDFE２１２２にさらに通過させることができる。RXスライスDFE２１２２は、例えば、受信チェーン毎に、デシメーションフィルタ、I/Q補償、及びDCオフセットキャンセルなどのDFE機能を提供するように機能してもよい。
例えば、デジタルビーム形成に関連して以下にさらに説明するように、各トランシーバスライス２１０４に関連するI/QADC及びベースバンドフィルタ回路２１２０は、各ミキサ２１１８(すなわち、同じトランシーバスライス２１０４に関連するミキサ)の各々の出力からダウンサンプリングされたデータを受け取ることができる。別の例を提供するために、アナログビーム成形を参照して以下でさらに説明するように、I/QADC及びトランシーバスライス２１０４.１～２１０４.Nのうちの１つに関連するベースバンドフィルタ回路２１２０は、それぞれのミキサ２１１８(すなわち、他のトランシーバスライス２１０４に関連するミキサ)のそれぞれからダウンサンプリングされたデータの合計を受信してもよい。このようにして、各デジタルトランシーバスライス２１０４における直交LO発生を制御することによって、各デジタルトランシーバスライス２１０４は、以下でさらに説明するように、デジタル又はアナログビーム成形モード、又はデジタル及びアナログビーム成形モードの両方のハイブリッド(例えば、同時及び／又は共に)のいずれかに、別々にかつ動的に再構成され得る。
図２２は、本開示の態様による、例示的なハイブリッド受信経路の実装のブロック図を示す。図２２に示すようなハイブリッド受信機設計２２００は、図２１に示すように、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々の受信経路に関して追加の詳細を提供する。簡潔にするために、送信経路に関連する構成要素は、図２２では省略されており、スイッチング構成要素２１１４は、受信モードで動作するデジタルトランシーバスライス２１０４の各々に関連する状態であると仮定される。さらに、図２１に共通する図２２に示された構成要素は、図２２に再ラベル付けされず、図２１の参照番号は、適用可能な場合には再利用される。
一態様では、各々のデジタルトランシーバスライス２１０４に関連付けられた各周波数乗算器/シフタ回路２１０６は、簡略化の目的で図２１に示されていないデジタルデータ制御信号を受信することができる。これらのデジタルデータ制御信号は、例えば、各周波数乗算器/シフタ回路２１０６によってDPLL２１５０によって生成されるクロック信号２１５１に印加されるべき所望の位相シフトを表すことができる。例えば、デジタルデータ制御信号は、周波数乗算器/シフタ回路の特定の実装に依存して、位相制御ブロック２０８及び／又は振幅制御ブロック２１０を参照して本明細書で議論されるようなものであってもよい。
再び、周波数乗算器/シフタ回路は、図２に示されるようにLO生成ユニット２０６によって識別され得、従って、デジタルデータ制御信号は、例えば、図７及び８を参照して本明細書で議論されるように、LOGユニット７００又は８００を参照して前節で議論されるように、所望のLO信号の生成を実現するように、適切なデータ信号(例えば、位相制御、振幅制御)を担持し得る。従って、位相シフト制御線は、位相シフトが利用される場合、直交LO信号が、各デジタルトランシーバスライス２１０４.１～２１０４.Nを介して受信信号のダウンコンバートに関連する適切な周波数及び位相を有することを保証することができる。
図２２に示されるように、態様は、それぞれのスイッチング構成要素２２０２.１－２２０２.３を実装するデジタルトランシーバスライス２１０４.１－２１０４.３の各々を含む。種々の態様において、スイッチング構成要素２２０２.１－２２０２.３は、図２２に示すように、デジタルトランシーバスライス２１０４の各々の間の結合状態を制御するように構成された任意の適切なタイプ及び／又は数の構成要素として実装されてもよい。簡潔にするために図２２には示されていないが、スイッチング構成要素２２０２.１－２２０２.３の各々は、１つ以上の有線及び／又は無線リンクとして実装されてもよい制御線に結合されてもよい。図２２に示されていない処理回路は、例えば、本明細書でさらに説明するように、受信機設計２２００の１つ以上のプロセッサ構成要素に関連付けることができ、それぞれのスイッチング構成要素２２０２.１～２２０２.３の各々のスイッチング状態を個別に制御することができる。
一態様では、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々は、それぞれの加算ブロック２２０４.１～２２０４.Nも含み、これは、各加算ブロック２２０４が結合される信号の加算及び／又は組み合わせを実現するために、任意の適切なタイプの回路、レジスタなどを使用して実施されてもよい。したがって、スイッチング構成要素２２０２.１～２２０２.３の各々が閉状態にある場合、図２３を参照してさらに説明されるように、デジタルトランシーバスライス２１０４.１～２１０４.３の各々からのミキサ出力は、加算ブロック２２０４.１～２２０４.Nを介して結合され、デジタルトランシーバスライス２１０４.NのI/QADC及びベースバンドフィルタ回路２１２０に供給される。しかしながら、スイッチング構成要素２２０２.１～２２０２.３の各々が開状態である場合、図２４を参照してさらに説明されるように、デジタルトランシーバスライス２１０４.１～２１０４.３の各々からのミキサ出力が分離され、各々のデジタルトランシーバスライス２１０４.１～２１０４.NのI/QADC及びベースバンドフィルタ回路２１２０に供給される。
一態様では、各それぞれのデジタルトランシーバスライス２１０４.１～２１０４.Nに関連付けられたI/QADC及びベースバンドフィルタ回路２１２０は、別個のイネーブル制御線(例えば、イネーブル_１、イネーブル_２、イネーブル_３、及びイネーブル_４)に結合されてもよい。これらの制御線は、各トランシーバスライス２１０４に関連付けられたI/QADC及びベースバンドフィルタ回路２１２０に関連付けられた１つ以上の構成要素の状態を別々に制御するためにデータ信号を搬送するように構成されてもよい。その際、各I/QADC及びベースバンドフィルタ回路２１２０に関連する１つ以上の構成要素は、アクティブ(すなわち、イネーブル)又は非アクティブ(すなわち、ディスエーブル)として設定されてもよい。図２２に示されていない処理回路は、例えば、本明細書でさらに説明するように、受信機設計２２００の１つ以上のプロセッサ構成要素に関連付けることができ、これらのイネーブル制御線の各々の状態を個別に制御することができる。これらの制御線は、例えば、前述のイネーブル状態又はデジタル無効状態をトリガするために、異なるデジタル論理値にアサートされ得る。一態様では、I/QADC及びベースバンドフィルタ回路２１２０の状態は、特定のビーム形成モードに基づいて、スイッチング構成要素２２０２.１～２２０２.３と併せて制御されてもよく、これについては、図２３と２４を参照してさらに後述する。
図２３は、本開示の態様による、完全アナログビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。図２３に示される受信機設計２３００は、図２２に示されるように、受信機設計２２００と同一であり、したがって、共通の構成要素は、明確にするために、図２３において番号を付け直されていない。しかし、受信機設計２３００は、図２２に示すように、各スイッチング構成要素２２０２.１～２２０２.３が閉状態にあり、各デジタルトランシーバスライス２１０４.１～２１０４.Nのミキサ出力を加算ブロック２２０４.１～２２０４.Nを介して互いに接続することを示す。
換言すれば、図２２に示されるようなスイッチング構成要素２２０２.１～２２０２.３の各々が閉状態にある場合、デジタルトランシーバスライス２１０４.１～２１０４.３の各々からのミキサ出力は、加算ブロック２２０４.１～２２０４.３を介して結合され、デジタルトランシーバスライス２１０４.NのI/QADC及びベースバンドフィルタ回路２１２０に供給される。従って、図２３に示される構成は、「完全な」アナログビーム形成モードで識別され得る。一態様では、受信機設計２３００の完全アナログビーム形成構成は、各デジタルトランシーバスライス２１０４.１～２１０４.Nに関連付けられた周波数乗算器/シフタ回路２１０６を介した直交LO位相シフトを実現し得る。この構成では、LO位相シフトは、RF経路内では実行されず、有利には、追加の損失を防止する。
引き続き図２３を参照すると、完全アナログビーム形成モード受信機として構成される場合、スイッチング構成要素２２０２が閉じられているデジタル受信機スライス２１０４と関連付けられたI/QADC及びベースバンドフィルタ回路２１２０も、無効にされる。例えば、図２３に示されるように、イネーブル制御線enable_１、enable_２、及びenable_３は、デジタルトランシーバスライス２１０４.１～２１０４.３(及びそれらのそれぞれのRFスライスDFE)の各々のI/QADC及びベースバンドフィルタ回路２１２０がディスエーブルされるように、論理状態に切り替えられるか、又は指示する。対照的に、enable_４制御線は、デジタルトランシーバスライス２１０４.Nに関連するI/QADC及びベースバンドフィルタ回路２１２０をイネーブルにするように論理状態にスイッチされるか又は指示する。その結果、完全アナログビーム形成モードでは、スイッチング構成要素２２０４は、各ベースバンド・ミキサ出力を互いに接続するために閉じられているが、１つのADCのみが有効にされる。
態様は、ビーム形成パターン内の単一ビームに割り当てられるデジタルトランシーバスライス２１０４.１～２１０４.Nの各々について、I/QADC及びベースバンドフィルタ回路２１２０の各々を含む。換言すれば、デジタルトランシーバスライス２１０４.１－２１０４.３の各々は、同じビームに関連するデータを受信するが、受信されたデータは、単一ビームのみが使用される場合に、デジタルトランシーバスライス２１０４.Nに結合されてもよく、したがって、受信機は、アナログビーム形成モードで動作することを可能にする。典型的には、１つのADCがビーム毎に実装されるので、これは、例えば、１つのビームが通信のために必要とされる場合に特に有用であり得る、低電力モードを有利に可能にする。図２４を参照して以下にさらに説明するように、スイッチは、部分的又は完全デジタルビーム成形を提供するために受信経路を動的に再構成するために、イネーブル制御線と共に制御することができる。
図２４は、本開示の態様による、完全デジタルビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。図２４に示される受信機設計２４００は、図２２に示されるように、受信機設計２２００と同一であり、したがって、共通の構成要素は、明確にするために、図２４に番号を付け直されていない。しかし、受信機設計２４００は、図２２に示されるようなスイッチング構成要素２２０２.１～２２０２.３の各々が開状態にあり、それによって、各デジタルトランシーバスライス２１０４.１～２１０４.Nのミキサ出力を互いに分離することを示す。
図２４に示されるような構成では、各々のデジタルトランシーバスライス２１０４.１～２１０４.Nからのミキサ出力は、各々のI/QADC及びベースバンドフィルタ回路２１２０に結合され、続いて各RXスライスDFE２１２２に結合される。従って、図２４に示された構成は、各受信チェーンがADC及びRXDFEスライスに接続された結果、デジタル領域内で実現され得る「完全な」デジタルビーム形成モードで識別され得る。図２１を参照すると、共有DFE２１０２は、各それぞれのデジタルトランシーバスライス２１０４.１～２１０４.Nに関連する各個別のRXDFE２１２２を介して処理された後に、デジタルデータストリームを受信することができる。特に、ビームは、各受信デジタルデータストリームにデジタル位相回転を加えることによって、共有DFE２１０２を用いて生成されてもよい。
したがって、態様は、位相が等しい直交LO信号(各デジタルトランシーバスライス２１０４.１～２１０４.Nに関連する周波数乗算器/シフタ回路２１０６を介して)を提供する、図２４に示されるような完全デジタルビーム形成構成を含む。換言すれば、完全デジタルビーム形成構成の場合、デジタルビーム形成は、共有DFE２１０２において管理され、デジタルトランシーバスライス２１０４.１～２１０４.Nは、各デジタルトランシーバスライス２１０４を介して互いに受信された信号の位相シフトを提供する必要はない。この構成の結果として、各デジタルトランシーバスライス２１０４.１～２１０４.Nに関連付けられた周波数乗算器/シフタ回路２１０６は、各デジタルトランシーバスライス２１０４で生成された直交LOを有する周波数乗算機能を提供することができるが、位相シフトを提供しない。一態様では、共有DFE２１０２は、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々からデジタルデータストリームを受信し、任意の公知の技術に従ってデジタルビーム形成を実行することができる。
I/QADC及びベースバンドフィルタ回路は、完全デジタルビーム形成構成において各デジタルトランシーバスライス２１０４に対してアクティブであるため、このモードは、最も高い電力消費モードと関連付けられる。しかしながら、完全デジタルビーム形成モードは、全ての方向を同時に走査することによって、高速ビーム収集及びトラッキングのような有利な特徴を実現することができる。さらに、完全デジタルビーム成形は、例えばヌル化のような他の望ましい特徴を実現することができる。特に、デジタルビーム成形を行うように構成されたデジタルトランシーバスライス２１０４については(たとえ全てのデジタルトランシーバスライス２１０４.１～２１０４.Nがこのように実施されておらず、他のものがアナログビーム成形モードに組み合わされている場合であっても)、ビームが幾つかの異なる方向に及び/又は異なる装置(例えば、異なる基地局)との同時通信を提供することができるので、空間チャネルを介して同時通信を可能にすることができる。さらに、複数のビームの同時使用は、他の方向でビームを使用する通信を維持しつつ、ブロッカー信号又は他の干渉源に関連することが知られている方向が迅速に識別され、次いで能動的に回避され得る空間フィルタリングを有利に可能にし得る。
本セクションに記載される態様の動的再構成可能性によって提供される利点の例示的な例を提供するために、ハイブリッドデジタル受信機設計２２００は、基地局との通信のために単一ビームを使用する移動装置などのUE内で実装されてもよい。初期化時(例えば、装置パワーオン、接続が失われた後、再確立される必要があるときなど)、ハイブリッドデジタル受信機設計２２００は、図２４に示すように、完全デジタルビーム形成モードに移行してもよい。完全デジタルビーム形成モードの間、４つの空間ビームは、例えば球体又はその適切な部分に対応する全空間の範囲にわたって同時に取得することができる。これらの４つのビームのどれが好ましいか(例えば、最強のRSSI、最低の信号対雑音比、最高のサービス品質など)、及びそのビームの方向を識別すると、次いで、ハイブリッドデジタル受信機設計２２００は、図２３に示すように、全アナログビーム形成モードに移行してもよい。完全アナログビーム形成モードの間、完全デジタルビーム形成モードで識別されるビーム方向は、各デジタルトランシーバスライス２１０４.１～２１０４.Nに関連する周波数乗算器/シフタ回路２１０６によって提供される直交LO位相シフトを使用して再現され得る。このように、このセクションに記載された動的で再構成可能なハイブリッドデジタル受信機の態様は、異なる時間における電力と性能のバランスをとり、各々が現在の動作条件に基づいて最適化されることが最も望ましいときに最適化されることを可能にする。
ハイブリッドデジタル受信機は、本明細書に記載されるように、完全アナログ及び完全デジタル態様の間で動的にスイッチすることができるが、これらの態様は、単にこれらの完全デジタル態様及び完全アナログ態様に限定されるものではない。他の態様では、ハイブリッドデジタル受信機は、中間の他のモードを可能にすることができる。例えば、デジタルトランシーバスライス２１０４.１、２１０４.２は、デジタルビーム形成モードで動作してもよく、デジタルトランシーバスライス２１０４.３、２１０４.Nは、アナログビーム形成モードで動作してもよい。換言すれば、デジタルビーム形成機能のいくつかが所望されるが、全電力ペナルティの価値がない場合、態様は、ADCの半分(すなわち、各受信チェーンについて)をイネーブルにすること、及び他の半分(又は他の部分)でLO位相シフトを使用することを含む。そのような構成は、例えば、１つより多くのビームが必要とされる場合(例えば、上の例では２つ)、各ビームが別々の位相経路のセットを利用する場合に特に有用であり得る。
さらに、態様は、ADCの数、及び、スイッチング構成要素２２０１の制御を介して動的に割り当てられる、ADCに接続された受信チェーンを含む。別の例を提供するために、シナリオは、２つの別々のビームの使用を含むことができ、一方のビームは強力であり(例えば、高いRSSI値)、他方のビームはずっと弱い(例えば、低いRSSI値)である。この場合、より多くの数のデジタルトランシーバスライス２１０４.１～２１０４.Nが、スイッチング構成要素２２０１.１～２２０２.３を閉じることによって、より弱い信号を有するビームに割り当てられ得、より多くのアンテナ素子からの信号が、より低い信号強度を補償するために、一緒に加算されることを可能にする。
本セクションに示され、説明されるようなハイブリッドデジタル受信機のアーキテクチャは、図に示される例に限定されない。例えば、態様は、アナログビーム形成モードとデジタルビーム形成モードとの間の動的再構成を可能にする構成において、任意の適切な数のデジタルトランシーバスライス２１０４を利用することを含む。例えば、ハイブリッドデジタル受信機設計２２００は、より少ない、又は追加のデジタルトランシーバスライス２１０４(例えば、２、４、８、１６、３２、６４、１２８など)を含むように修正されてもよい。別の例を提供するために、デジタルトランシーバスライス２１０４の任意の適切な数の異なるセットが、単一の受信機設計内に実装されてもよい。例示的な実施例を提供するために、ハイブリッドデジタル受信機設計２２００は、図２２－２４に示すように、１組のデジタルトランシーバスライス２１０４.１～２１０４.Nを含んでもよく、個別に制御され、共有DFE２１０２又は別個のDFEとインタフェースし得る、デジタルトランシーバスライス２１０４.１～２１０４.M(図示せず)の別個のセットを含んでよい。このような場合、デジタルトランシーバスライスセットの数N及びMは、互いに同じであってもよく、又は異なることもある。
さらに別の態様では、デジタルトランシーバスライス２１０４.１～２１０４.Nの各々は、I/QADC及びベースバンドフィルタ回路２１２０内に２つ以上のADCを含んでもよい。このような態様によれば、これらの追加のADCは、例えば、逐次近似(SCR)ADCの実装を介して、低解像度モードで構成することができる。このような実装は、例えば、デジタルトランシーバスライス２１０４.１－２１０４.Nの間でより少ないインターリーブADCを可能にし、電力要件をさらに低減することが特に有利であり得る。
図２５は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置２５００は、任意の適切な数及び／又はタイプの通信プロトコルに従って無線信号を送信及び／又は受信するように構成される任意の適切なタイプの装置として実装されてもよい。例えば、装置２５００は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。さらなる例を提供するために、装置２５００は、アクセスポイント又は基地局として実装されてもよい。装置２５００は、例えば、本明細書にさらに記載されるように、mm波周波数などの特定の周波数又は周波数帯に従って無線信号を送信することを実現するために、本明細書に記載されるような１つ以上の態様を実装してもよい。
ある態様では、装置２５００は、処理回路２５０２、メモリ２５０４、及びそれぞれが１つ以上のそれぞれのアンテナ２５１４.１～２５１４.Nに結合される任意の適切な数Nのトランシーバスライス又はチェーン２５１２.１～２５１２.Nを含んでもよい。図２５に示される構成要素は、説明を容易にするために提供され、態様は、図２５に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置２５００を含む。例えば、装置２５００は、１つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。
一態様では、装置２５００の様々な構成要素は、デジタル及びアナログビーム形成システムの動的再構成を参照して、本明細書にさらに記載される機能で識別されてもよい。トランシーバスライス２５１２.１～２５１２.Nの各々は、例えば、図２２に示すように、受信機設計２２００を参照して論じられたトランシーバスライス２１０４.１～２１０４.Nの各々で識別されてもよい。
態様は、本明細書で議論されるように、装置２５００の制御を容易にし得る、任意の好適な数及び／又はタイプのコンピュータプロセッサとして構成される処理回路２５０２を含む。幾つかの態様では、処理回路２５０２は、装置２５００によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、処理回路２５０２は、ベースバンドプロセッサ(例えば、１つ以上のデジタル信号プロセッサ、DFEに関連する１つ以上のプロセッサなど)から分離された、装置２５００によって実装される１つ以上のプロセッサによって識別されてもよい。さらに他の態様では、装置２５００の機能性は、装置１０００を参照して本明細書で議論される機能と組み合わされてもよい。付加的又は代替的に、態様は、装置１０００に関連付けられた１つ以上の構成要素によって実行される装置２５００を参照して、本明細書において議論される様々な機能を含む。
いずれにせよ、態様は、算術演算、論理演算、及び／又は入出力(I/O)演算を実行するための命令を実行するように、及び／又は装置２５００の１つ以上の構成要素の動作を制御するように構成される処理回路２５０２を含む。例えば、処理回路２５０２は、１つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含んでもよい。さらに、態様は、メモリ２５０４及び／又はトランシーバスライス２５１２.１～２５１２.Nと通信及び／又はそれに関連する機能を制御する処理回路２５０２を含む。これは、例えば、装置２５００の送信及び／又は受信機能を制御及び／又は調停し、アナログ及び／又はデジタルビーム形成を容易にし、完全デジタルビーム形成モード、完全アナログビーム形成モード、又はデジタル及びアナログビーム形成モードの両方の組み合わせで動作するように装置２５００の構成を制御し、１つ以上のベースバンド処理機能(例えば、メディアアクセス制御、符号化/復号化、変調/復調、データシンボルマッピング、誤り訂正など)を実行してもよい。
一態様では、メモリ２５０４は、命令が処理回路２５０２によって実行されると、処理回路２５０２が本明細書に記載される様々な機能を実行するように、データ及び／又は命令を記憶する。メモリ２５０４は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び／又は不揮発性メモリとして実装することができる。メモリ２５０４は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
例えば、メモリ２５０４は、例えば、論理、アルゴリズム、コードなどの１つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下でさらに説明するように、メモリ２５０４に記憶された命令、論理、コードなどは、図２５に示されるような種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。図２５に示されるモジュールは、ハードウェア構成要素とソフトウェア構成要素との間の機能的な関連に関する説明を容易にするために設けられている。したがって、態様は、処理回路２５０２を含み、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、１つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに格納された命令を実行する。再び、図２５に示されるモジュールは、本開示のこのセクションに記載される態様に関して説明を実現するためのものである。もちろん、図２５に示されたモジュールを参照して説明された機能は、図１０に示されたモジュール、又は図１０に示されたモジュールと図２５に示されたモジュールの両方の組み合わせによっても実行することができる。
一態様では、ADCイネーブル制御モジュール２５０８に格納される実行可能命令は、処理回路２５０２に関連して、装置２５００が、装置２５００の動作のビーム形成モードに基づいて、特定のI/QADC及びベースバンドフィルタ回路２１２０をイネーブル及びディスエーブルにすることを実現してもよい。これは、例えば、図２２を参照して本明細書に示すように、イネーブル制御線を介して適切な信号を送信する処理回路を介して実現されてもよい。ある態様において、適切な信号及び／又は論理状態は、例えばルックアップテーブルのような、適切に識別されたビーム形成モードに従った任意の適切な計算に基づいて選択され得る。
一態様では、スイッチ制御モジュール２５１０に格納された実行可能命令は、処理回路２５０２に関連して、装置２５００の動作のビーム形成モードに基づいてスイッチング構成要素２２０２の状態を制御する装置２５００を容易にし得る。これは、例えば、図２２を参照して本明細書に示すように、これらのスイッチング構成要素に結合された制御線を介して適切な信号を送信する処理回路を介して実現することができる。ある態様において、適切な信号及び／又は論理状態は、例えばルックアップテーブルのような、適切に識別されたビーム形成モードに従った任意の適切な計算に基づいて選択され得る。
＜＜セクションＶ ： デジタル伝送装置における可撓性デジタル予歪(DPD)の実装＞＞
このセクションに記載される態様は、一般にトランシーバに関し、より詳細には、可撓性デジタル予歪を使用するトランシーバ設計に関する。
アナログフェーズドアレイを利用する送信機の設計は、多くの送信チェーンが典型的に実装され、すべてのチェーンに対して同じRF信号を使用する場合に、それぞれが整合する必要がある異なる障害を有するので、比較的複雑である。さらに、完全デジタルビーム形成システムを実装する送信機については、DPD性能に関連する面積及び電力は、アレイ内のアンテナの数により増倍される。その結果、フェーズドアレイアーキテクチャを有する送信機における従来のDPD実装は、非常に複雑であり、かなりの処理能力を必要とし、動作のために大量の電力を消費する。
本明細書で論議されるように、トランシーバの設計は、チャネル条件に適応するようにビーム形成を実現するために、フェーズドアレイを実装することができる。現在の設計は、そのようなシステムに従って、デジタル又はアナログビーム成形のいずれかに向けられている。しかし、上述したように、従来のデジタルビーム成形ソリューションは、電力及びプロセッサ集約型であり、従って、アナログビーム成形が、時に代替として実装される。アナログビーム形成送信機は、デジタルソリューション上の電力及び処理の削減を提示できるが、送信チェーンの各々について同一のRF信号を利用し、各チェーンは、線形性に関して同一ではないことがある。従って、上述したように、デジタル予歪は、これらの非理想性及び／又は不均衡を補償するために、従来ベースバンド信号に導入されるが、信号が単一のソースから発生するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーン間の不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅（EVM）又は効率がもたらされる。
各送信チェーン間の線形性プロファイルを整合させるために、利得トリミングを利用して、送信チェーン間の入力１dB圧縮点（compression point）(IP１dB)を正規化した。トリミングが行われないと、送信チェーンが整合せず、DPDが実際に性能を損なう可能性がある。トリミングでは、ある程度の改善が可能であるが、各送信チェーン間の出力パワーが互いに一致せず、ビームスキューを発生する可能性がある。また、トリミングを用いても、特に外部電力増幅器(PA)がシステムに導入された場合には、送信チェーンは互いに完全に整合せず、予測及び補償が困難な送信チェーン間の不整合がさらに生じる。従って、従来のアナログビーム成形システムは、利得トリミングが実装されるか否かにかかわらず、性能問題に悩まされる。
従って、従来のビーム形成ソリューションに存在する問題に対処するために、本開示のこのセクションで開示される態様は、分散型の再構成可能なDPDを利用するトランシーバ実装に向けられ、これは、電力を節約し、他の利点を提供する。そうするために、このセクションで提示される様々な態様でさらに議論されるように、デジタルリソースは、可能な場合には共有され、送信チェーン間の不整合が識別される場合(例えば、個々の送信チェーンフィードバックによって識別される不整合が確立された閾値を超える場合)には、チェーン特有のハードウェアが有効になる。さらに、このセクションで説明する態様は、DPDが所定の要件を満たすために必要でないか、又は完全に必要でない場合、送信チェーン固有のハードウェアを無効にしてよい。これらの態様は、例えば、各送信チェーンに共通の共有DPDに分割されたDPDと、各送信チェーンに特有の分散DPDとを使用して実現することができる。このセクションでさらに説明するように、電力消費はタップの数に比例するので、態様は、電力及び性能を最適化するために必要に応じて動的に調整され得る再構成可能な数のタップを有するDPDを含んでもよい。
例えば、このセクションで説明した態様は、常に最適な電力消費を可能にし、必要なときには高性能を可能にするが、性能が必要でないときには電力ペナルティを支払わない。これは、例えば、より高いレベルの送信出力電力を効率的な方法で支持する一方で、より低い送信出力電力でより高い効率を提供することを実現する。これは、例えば、mm波周波数を実装するトランシーバのような、電力制約のある用途には特に有利である。
前節及び図２１～２５に関して本明細書中で議論される態様において、幾つかのトランシーバスライスが各タイプを実行するように構成される、完全デジタルビーム成形、完全アナログビーム成形、又はハイブリッドビーム成形を可能にするためにデジタルトランシーバスライスを利用する技術が開示された。このセクションに記載される態様は、各送信チェーン及び受信チェーンが、フェーズドアレイシステム内の別個のアンテナ又はアンテナのグループに関連付けられる、このトランシーバスライス構成の使用をさらに活用する。特に、本明細書に記載の態様は、共有DFEアーキテクチャと共にチェーン毎のデジタルフロントエンド（DFE）の使用を利用し、さらに、各受信チェーンを利用して、その特定の受信チェーンがペアになっている各送信チェーンの性能及び線形性に関するフィードバックを収集する。さらに、チェーン毎のDFEを使用することにより、各トランシーバスライスから検出された送信チェーンフィードバックに基づいてDPDをカスタマイズすることができ、また、共有DFE及び／又はスライスDFEが、送信チェーン間の不整合のレベル及び他の要因に基づいてDPD機能を実行することができるように、チェーンごとにDPDを実行することができる。
従って、本セクションで説明される態様は、図２１～２５に関して前セクションで説明したのと同じデジタルトランシーバアーキテクチャを利用することができ、図２６～２９面を参照して以下にさらに記載するように、さらなる変更を伴う。さらに、図２１～２５に関して前節で説明した受信チェーンに関して本明細書に記載した態様のいずれか(及び本明細書に記載される任意の他の適切な態様)は、図２６～２９を参照して示される態様及び説明される態様と組み合わせて実施されてもよい。しかしながら、以下に説明される態様は、図２１～２５に関して説明される態様とは対照的に、トランシーバごとのスライスベースでDPDを実施するための送信経路にさらに詳細に焦点を当てる。これは受信パスに向けられる。
図２６は、本開示の態様による、例示的トランシーバ設計のブロック図を示す。図２６に示されるトランシーバ設計２６００は、図２１に示されるトランシーバ設計２１００と同様の態様で動作し、幾つかの構成要素を共有する。従って、これらの態様の間の相違のみが図示され、本明細書でさらに説明され、これは、図２１～２５を参照して先に説明したアーキテクチャ(例えば、ハードウェア、回路、ファームウェア、ソフトウェアなど)からの追加の修正を表す。さらに、簡潔の目的のために、図２１～２５に関して使用されるのと同じ参照番号が図２６～２９で繰り返される。該当する場合、これは、構成要素が機能し、他の点では、図２１～２５を参照して前述した構成要素と実質的に類似又は同一であることを示す。
例えば、図２６に示されるように、態様は、例えば、図２１に記載及び示される共有DFE２１０２と同様に動作する、共有DFE２６０２を実装するトランシーバ設計２６００を含む。しかしながら、本明細書でさらに説明するように、共有DFE２６０２は、DPDの処理及び実行に関して、追加機能又は代替機能を提供してもよい。そうするために、共有DFE２６０２は、任意の適切な数のデジタルトランシーバスライス２６０４.１～２６０４.Nに結合される。これらのデジタルトランシーバスライス２６０４.１～２６０４.Nは、例えば、図２１に記載及び図示されるデジタルトランシーバスライス２１０４.１～２１０４.Nと同様に動作してもよい。さらに、本明細書でさらに説明するように、デジタルトランシーバスライス２６０４.１～２６０４.Nは、DPDの処理及び実行に関して、追加機能又は代替機能を提供してもよい。様々な態様において、この追加の機能性は、以下でさらに詳細に議論されるように、それぞれのデジタルトランシーバスライス２６０４に関連するDFE２６１０、２６２２を介して実現され得る。
ある態様では、スイッチング構成要素２６１４は、図２１に示されるスイッチング構成要素２１１４を参照して本明細書で議論されるように、各それぞれのデジタルトランシーバスライス２６０４.１～２６０４.Nに対してTX及びRXモードのスイッチングを実現するために、任意の適切な数及び／又はタイプのスイッチとともに実装されてもよい。しかしながら、態様は、「サンプリングモード」を実現するスイッチング構成要素２６１４をさらに含む。さらに、図２７を参照して以下で直ぐに議論するように、このサンプリングモードの間、デジタルトランシーバスライス２６０４は、送信機出力を監視又はサンプリングして、その特定のデジタルトランシーバスライスに関連するアンテナへの入力を介して送信機出力フィードバックを得ることができる。その際、態様は、受信経路がフィードバック経路として特定の期間に利用されることを可能にし、それにより、DPDは、各アンテナ(又は、場合に応じて、アンテナのグループ)について送信経路毎に較正され、計算され得る。
図２７は、本開示の態様による、例示的トランシーバスライス実装のさらなる詳細を示すブロック図を示す。例示的なトランシーバスライス２６０４.Nは、図２６に示されるように、各々がFM－RFDAC２１１２に結合されるTXスライスDFE２６１０を含む送信経路を実装する、トランシーバスライス２６０４.１～２６０４.Nの各々を表すことができる。次に、FM－RFDAC２１１２は、図２７に示されるように配置され、送信動作モードを実現するスイッチング構成要素２６１４を介してアンテナNに結合される。一態様では、TXスライスDFE２６１０は、実質的に類似又は同一の構成要素を含んでもよく、例えば、図２１を参照して本明細書に図示及び記載されるTXスライスDFE２１１０と実質的に類似又は同一の方法で機能してもよい。しかしながら、態様は、送信チェーン単位でDPDを提供するTXスライスDFE２６１０をさらに含む(すなわち、各トランシーバスライス２６０４.１～２６０４.Nに対して別個のTXDFE２６１０が実装されてもよい)。
さらに、態様は、スイッチング構成要素２６１４に結合された受信経路をも実装する各トランシーバスライス２６０４を含み、これは、以下でさらに説明される。図２７に示すように、受信経路は、RXスライスDFE２６２２を含んでもよい。一態様では、RXスライスDFE２６２２は、例えば、図２１を参照して本明細書に図示及び記載されるRXスライスDFE２１２２と実質的に類似又は同一の構成要素を含み得、実質的に類似又は同一の方法で機能し得る。しかしながら、態様は、受信チェーン単位でDPDを計算するRXスライスDFE２６２２をさらに含む(すなわち、各トランシーバスライス２６０４.１～２６０４.Nに対して別個のRXDFE２６２２が実装されてもよい)。
そうするために、スイッチング構成要素２６１４は、受信経路を、アンテナNのうちの１つ又はアンテナNに関連するサンプリング経路２７０３に選択的に結合するように機能してもよい。もちろん、デジタルトランシーバスライス２６０４.Nは、簡潔さ及び説明の容易さのために省略された追加の構成要素を含んでもよい。例えば、デジタルトランシーバスライス２６０４.Nは、アンテナ及び送信及び／又は受信経路に沿って結合される追加の内部又は外部電力増幅器、サンプリング経路２７０３に沿って結合される１つ以上のPA、追加のスイッチングブロックなどを含み、送信及び受信信号が送信経路、受信経路、サンプリング経路２７０３、及びアンテナNの間に適切に結合されること、及びこれらの信号が送信又は受信のために適切に調整されることを確実にする。
引き続き図２７を参照すると、態様は、受信経路、送信経路、サンプリング経路２７０３、及びアンテナNの間の信号を結合するための任意の適切な数のスイッチを含むスイッチング構成要素２６１４を含む。例えば、図２７に示されるように、スイッチング構成要素２６１４は、２つのスイッチ２７０.１、２７５０.２を含む。スイッチ２７５０.１、２７５０.２は、単極単投（single－pole, single－throw）スイッチとして図２７に示されているが、様々な態様は、受信経路、送信経路、サンプリング経路２７０３、及び必要に応じてアンテナN間の適切な結合を確実にするために、電気スイッチ(例えば、トランジスタ素子)、機械的スイッチなどの任意の適切なタイプのスイッチング構成要素として実装されるスイッチ２７５０.１、２７５０.２を含む。
例示的な例を提供するために、送信モードにおいて、スイッチ２７５０.１は、どちらの位置にあってもよいが、スイッチ２７５０.２は、図２７に示されるような位置にあってもよい。この例を続けると、両方のスイッチ２７５０.１、２７５０.２は、受信モードを実現するために、図２７に示される位置から変更して、受信経路を(例えば、増幅器２１１６を介して)アンテナNに結合してもよい。さらに別の例を提供するために、サンプリングモードにおいて、スイッチ２７５０.１、２７５０.２は、それぞれ、図２７に示される位置にあり、それによって、送信経路をアンテナNに、受信経路をサンプリング経路２７０３に結合してもよい。サンプリング経路２７０３は、例えば、信号送信のためにアンテナNに結合される送信経路を介して生成される出力信号を含み得る、アンテナNに提供される入力電力をサンプリングするように構成されるカプラ２７０４内で終端するように図２７に示される。図２７にカプラとして示されるが、カプラ２７０４は、送信出力信号のサンプリングを実現するために、任意の適切なタイプ及び構成要素の数に従って実施されてもよい。例えば、カプラ２７０４は、方向性カプラとして実装されてもよい。
図１１～１５に関連して説明される極性送信機設計の態様に関して論じられるように、ならびに図１６－２０を参照して説明した直交送信機の設計の態様と同様に、ここに記載される態様は、有利には、送信チェーン毎のDPDソリューションを利用する。態様はまた、デジタル－アナログ変換器（DAC）及びミキサを有する従来の送信チェーンを使用するチェーン毎の予歪の適用を含むことができる。再度、トランシーバチェーン毎のDPDソリューションを達成するために、本明細書に記載される態様は、別個のFM－RFDAC２１１２を利用する各デジタルトランシーバスライス２６０４を含む。換言すれば、本明細書に記載される態様は、本明細書に記載されるように、各FM－RFDAC２１１２によって適用される振幅及び位相変調を介して送信チェーン毎のDPDを実現する、トランシーバスライスFM－RFDAC２１１２を実装するアーキテクチャを利用する。例えば、DPDは、DPDが適用されるトランシーバチェーン(例えば、単一のデジタルトランシーバスライス２６０４に関連付けられた送信及び受信チェーン)の非線形性の反転として、特定の送信機アーキテクチャ(例えば、極性又は直交)に対して実装されてもよい。DPDの適用は、例えば、各トランシーバチェーンによって利用されるデジタルサンプル(例えば、振幅及び位相又はI/Q)のデジタル信号処理（DSP）の使用を含むことができる。そうするために、本明細書に記載される態様は、DPD機能を共有DFE２６０２及び個々のTX及びRXスライスDFE２６１１、２６２２に分割することによって、フェーズドアレイのDPDを実装する。再度、ある態様において、共有DFE２６０２は、送信及び受信チェーンの各々に共通であり(すなわち、各デジタルトランシーバスライス２６０４に共通)、一方、個々のTX及びRXスライスDFE２６１１、２６２２は、各それぞれのデジタルトランシーバスライス２６０４に関連付けられる。このDFE分割アーキテクチャの結果として、態様は、各送信チェーン上のFM－RFDAC２１１２を利用するデジタルビーム形成アーキテクチャを利用することによって、各送信チェーンに有利にデジタル補正を適用することを含む。
例えば、態様は、各アンテナにおける送信機出力に関してフィードバックデータ２７０２を得るために、任意の適切な期間及び／又はスケジュールに従って、サンプリングモードに切り替える各デジタルトランシーバスライス２６０４を含む。様々な態様において、フィードバックデータ２７０２は、電力管理のため、及び／又は特定のトランシーバスライスに対する非線形性を判断するために利用されてもよく、その結果、上述のように、反転が入ってくるサンプルに適用され得る。図２７に示されるようなデジタルトランシーバスライス２６０４.Nを参照すると、このフィードバックデータ２７０２は、RXスライスDFE２６２２を介して受信及び処理され、次いで、TXスライスDFE２６１０によって利用され、DPD係数の計算を介してDPD較正を実行してもよい。これは、例えば、簡略化の目的で図２７に示されていない任意の適切な数の有線及び／又は無線リンクを介して、RXスライスDFE２６２２からTXスライスDFE２６１０へデータを送信することを含んでもよい。付加的又は代替的に、態様は、共有DFE２６０２に送信されるフィードバックデータ２７０２を含み、これは、フィードバックデータ２７０２を処理し、及び／又はフィードバックデータ２７０２をTXスライスDFE２６１０に送信してもよい。いずれにせよ、このプロセスは、デジタルトランシーバスライス２６０４.１～２６０４.Nの各々を介して実施されてもよい。ある態様では、フィードバックデータ２７０２は、従って、各デジタルトランシーバスライス２６０４に対してFM－RFDAC２１１２によって適用される係数(例えば、振幅及び位相重み)を動的に更新するために、(例えば、共有DFE２６０２、RXスライスDFE２６２２、及び／又はTXスライスDFE２６１０を介して)利用され得る。
RX及びTXスライスDFE２６１０、２６２２と共に共有DFE２６０２を使用することは、例えば、従来のトランシーバ設計と比較して電力消費を低減するために特に有利であり得る。例示的な実施例を提供するために、トランシーバ設計２６００の電力消費の大部分は、デジタルトランシーバスライス２６０４.１～２６０４.Nの各々内の送信チェーンの非線形性が一般に互いに一致するので、多くの条件下で、共有DFE２６０２に関連付けられてもよい。その結果、そのような条件下では、DPD補正の大部分は、共有DFE２６０２で実行することができる(すなわち、DPD補正は、各デジタルトランシーバスライス２６０４.１～２６０４.Nに等しく適用される)。
既知のDPD技術に従って、DPDは、任意の適切な数のメモリ及び／又はフィルタタップを介して計算され得、これらの各々は、共有DFE２６０２、RXスライスDFE２６２２、及び／又はTXスライスDFE２６１０を介して実施され得、これらは、簡略化の目的で図２７に示されない。態様は、共有DFE２６０２、RXスライスDFE２６２２、及び／又はTXスライスDFE２６１０のいずれかに実装される、これらのメモリ及び／又はフィルタタップの任意の適切な部分を含む。
しかしながら、これらのタップ及び関連するDPD計算は、高レベルの処理能力を必要とし、その結果、電力消費が増大するため、態様は、RXスライスDFE２６２２及び／又はTXスライスDFE２６１０を介して実施されるものと比較して、より多くの数のメモリ及び／又はフィルタタップを共有DFE２６０２に有利に割り当てることを含む。さらに、DPD計算を実現するために、メモリタップ及び／又はフィルタタップの数は、トランシーバスライス２６０４.１～２６０４.Nの間の非線形性及び／又は不整合の量に応じて、動的に割り当てられてもよい(例えば、共有DFE２６０２、RXスライスDFE２６２２の各々、及び／又はTXスライスDFE２６１０の各々の間)。さらに、態様は、キャンセルされる電力増幅器「メモリ効果」の量に基づいて実行されるこの動的タップ割り当てを含む。
本明細書に記載される態様は、主に、デジタルトランシーバスライス２６０４.１～２６０４.Nの各々の間の非線形性における不整合を補正するためにトランシーバチェーン毎のDPDを利用することに関して説明されるが、態様は、この特定の実施例のみに限定されるものではない。様々な態様において、本明細書において実装されるトランシーバチェーン毎のDPDは、各送信経路を較正するためにフィードバックデータ２７０２を使用し、所望の性能が達成されるまで(例えば、適切なメトリックが所定の範囲内、確立された閾値の上方及び／又は下方である場合など)、DPD係数を再計算することによって、このプロセスを繰り返すことによって、送信チェーン間の差異を補正するために利用されてもよい。例えば、送信チェーン毎に補正され得る差異は、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アレイ内のアンテナ配置、温度勾配、アンテナ上のVSWR差などから生じ得る。
送信パス間の非線形性の差は、絶対非線形性よりも小さくなければならないので、分散DPD(すなわち、RXスライスDFE２６２２及び／又はTXスライスDFE２６１０を介して計算され、FM－RFDAC２１１２を介して適用されるDPD計算)における補正は、典型的には、共有DFE２６０２を介して計算される全体的なDPD補正と比較して、はるかに小さくなるべきである(例えば、その１%、５%、１０%など)。しかしながら、共有DFE２６２０と同様に、態様は、RXスライスDFE２６２２及び／又はTXスライスDFE２６１０に関連するメモリ及び／又はタップの量が、必要とされる補正の量に応じて、動的に有効化及び無効化されることを含む。換言すれば、各送信チェーンによって共有される単一のDACのみが存在するアナログビーム成形とは対照的に、本明細書に記載の態様は、高レベルのトランシーバ性能を維持しつつ、送信チェーン間に任意に大きな不整合が存在することを有利に可能にする。例えば、単一のDACを有する従来のアナログビーム形成の場合、電力増幅器（PA）の性能は、アレイ内の平均又は最低の性能の送信機に限定される。
さらに、トランシーバスライス２６０４.１～２６０４.Nの各々を介して受信されるフィードバックデータ２７０２を使用して、トランシーバスライス２６０４.１～２６０４.Nの各々の間の差は、例えば、上述のような任意の適切なメトリックに関して識別されてもよい。その際、態様は、これらの測定メトリック値に基づいて各送信チェーン間の差を比較するトランシーバ設計２６００を含む。さらに、そのような態様によれば、トランシーバスライス２６０４.１～２６０４.Nの各々の間の差が十分に小さい場合(例えば、その特定のメトリックの所定の閾値未満)、RXスライスDFE２６２２及び／又はTXスライスDFE２６１０は、電力をさらに節約するために無効化され得(例えば、シャットダウン又は未使用)、共有DFE２６０２がDPD計算を管理することを可能にする。さらに、態様は、特定のトランシーバスライス２６０４.１～２６０４.Nに関連するRXスライスDFE２６２２及び／又はTXスライスDFE２６１０を含み、それぞれ、測定されたメトリックが、所定値未満である公称値又は所定値からの個々の偏差(すなわち、トランシーバスライス間の差ではなく、特定のトランシーバスライスに対して)を示す場合、無効にされる。
さらに別の例を提供するために、態様は、トランシーバ設計２６００を含む(例えば、例えば、図２９を参照して本明細書で議論されるように、１つ以上のプロセッサ又は関連回路を介する)。このトランシーバ設計２６００は、メトリック及び／又は非線形性測定からの偏差の程度に基づいて、トランシーバスライス２６０４.１～２６０４.Nをグループ化する。このグループ化の結果として、任意の適切な数の同様なトランシーバスライスを一緒にグループ化して、任意の適切な数のグループを形成することができる。例えば、所定の値の５%、１０%、１５%等の範囲内の測定メトリック及び／又は非線形性を有する一般的なトランシーバスライス２６０４は、それらのそれぞれの測定メトリックに関して互いに類似しているとして識別され得、従って、同じグループの一部と考えられ得る。この例を続けると、態様は、特定のトランシーバスライスグループ(例えば、所定値の又は互いに５%以内であると識別された各々)に関連するRXスライスDFE２６２２及び／又はTXスライスDFE２６１０に対するDPD機能を選択的に停止及び／又は無効化する一方で、他のトランシーバスライスグループ(例えば、所定値の５%を超える点で一致するとして識別されたもの)に対するDPD機能を維持及び／又は有効化することを含む。
本明細書に記載される態様に従って使用されるフェーズドアレイシステムは、例えば、サイドローブを減少させるなどのアンテナパターン特性を改善するために、アレイの外側素子上の信号の振幅テーパリングを利用する。デジタルビーム成形を使用して、例えば、FM－RFDAC２１１２の種々の実装に関して本明細書で論じたように、デジタルフェーズドアレイを実装して、アンテナ素子の各々に精密な分解能の振幅及び位相差を適用してもよい。
このセクションを通して説明される態様では、分散された送信チェーン毎のDPDは、有利には、N個のアンテナ素子の各々にわたって非線形性の補正を維持するように機能することができる。再び、このセクションで説明する態様は、各アンテナ素子における送信電力がフィードバックとして測定されることを可能にする。より大きな(振幅)信号は、典型的には、上述のように、アレイの中央アンテナ素子において利用されるので、態様は、このフィードバックを利用して、追加のDPD補正を(それぞれ結合されたトランシーバスライス２６０４への結合を介して)内部アンテナ素子に適用し、一方、外部アンテナ素子に関連するDPD補正を無効にすることを含む。このようにして、フィードバックを使用して、個々の送信チェーン及びそれらの結合されたアンテナ素子へのDPD補正を制御することが、電力を節約するために利用されてもよく、これは、上述のように、外部アンテナ素子に関連する追加の電力バックオフに照らして不必要であり得るからである。
このセクションに記載されるトランシーバチェーン毎のDPD補正によって実現される別の利点は、１つ以上の送信チェーンの特性が、他の送信チェーンの非線形性をキャンセルするために使用され得ることである。例えば、図２８A～Cの各々は、４つのアンテナ素子２８０２.１～２８０２.４のグループを示す。一態様では、これらのアンテナ素子２８０２.１～２８０２.４の各々は、図２７に示されるように、それぞれ、トランシーバスライス２６０４.１～２６０４.Nの各々に結合されてもよく、又は、そうでなければ、関連付けられてもよい。図２８Aに示されるように、アンテナ素子２８０２.１～２８０２.４の各々は、各アンテナの送信信号それぞれに対する振幅重み付けに関連する。一例として、トランシーバスライス２６０４.１～２６０４.Nの各々に関連付けられた送信チェーンは、各アンテナ素子を等量だけ振幅重み付けすることを試みてもよいが、トランシーバスライス２６０４.１～２６０４.N及び／又はアンテナ素子自体の間の非線形性及び／又は他の不整合によって引き起こされる送信チェーン間の差異によって、意図されるビームパターンが歪められ、ビームパターン２８１０が生成され得る。
したがって、態様は、図２８Bに示されるように、これらの差異を補償するために、トランシーバスライス２６０４.１～２６０４.Nの各々によって適用されるDPD補正を含む。その結果、各アンテナ素子について得られる振幅重み付けは等しくなり、従って、図２８Aのビームパターン２８１０に示されるようにビームスキューを補正して、図２８Bに示されるようにビームパターン２８２０を生成する。しかしながら、集合ビームパターンが正しい方向を指している(すなわち、歪んでいない)限り、結果として生じるビームパターンを生成するために使用される個々の送信チェーンのいくつか又は全ては非線形であってもよい。すなわち、フィードバックデータ２７０２は、各受信チェーンで収集され、送信チェーンベースでDPD補正のために使用され得るので、トランシーバスライス２６０４.１～２６０４.N間の非線形性及び／又は他の不整合が利用され得る。したがって、特定のトランシーバスライス構成の場合、アンテナアレイ全体が正しい方向を指している限り、適用されるDPD補正を低減することが処理及び電力消費の点でより経済的であり得る。
換言すれば、相反する特性を有するトランシーバスライス２６０４について、DPD補正が低減され得るか、又は実施されなくてもよく、従って、このような送信チェーンは、大部分が補正されず、形成される集合ビームパターンに関して互いに相殺することを可能にする。例えば、図２８Cに示されるビームパターン２８３０は、図２８Bに示されるビームパターン２８２０と実質的に同等である。しかしながら、ビームパターン２８２０及び２８３０は、アンテナ素子２８０２.１～２８０２.４に関連する振幅重み付けテーパリングに関して異なる「解」で識別され得る。図２８Bの振幅テーパは均一であるが、図２８Cに示される振幅テーパはそれほどではないが、いずれの場合も同じビームパターンが達成される。従って、トランシーバスライス２６０４.１～２６０４.N間の不整合の一部を「受け入れる」ことによって、ビームパターン２８３０は、ビームパターン２８２０を生成するために必要とされるDPD補正よりも、ビームパターン２８１０に関連するトランシーバスライス２６０４.１～２６０４.Nに適用されるDPD補正のほうが少ないDPD補正を必要とする方法で生成され得る。さらに、このような態様は、付加的な線形送信チェーンが付加的な電力を送信することを許容する一方で、非線形送信チェーンは、ビーム電力が正しく方向付けられる限り(例えば、アレイの対称線に沿った補正を加えることによって、より高い電力送信機をバランスさせることによって)、付加的なバックオフを利用することができるという利点を提供することができる。
本セクションで説明するトランシーバチェーン毎の態様のDPDによって実現される利点のさらなる例を提供するために、態様は、他のものとは異なる電源電圧を使用して給電される幾つかのアンテナ素子に対するPAを含む。例示的な例を提供するために、アンテナアレイの外側部分に沿ったアンテナ素子に対して、これらの素子は、典型的には、上述したように、中央アンテナ素子よりも低い電力で送信されるので、より低い電力のPAが実装されてもよい。より低い供給電圧の使用は、より高い効率を提供するという点で有利であり得る。従って、態様は、P_SATを増加させるためにブーストされた供給を有するより低い飽和点P_SATを有するPAを含む。本明細書で説明するように、送信チェーン毎にDPD補正を適用しないと、異なる電源の使用によって生じる歪みが極端に大きくなりすぎて、共通DFEを介して効果的に管理することができない。
図２９は、本開示の態様による例示的な装置のブロック図を示す。種々の態様において、装置２９００は、任意の適切な数及び／又はタイプの通信プロトコルに従って無線信号を送信及び／又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置２９００は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。さらなる例を提供するために、装置２９００は、アクセスポイント又は基地局として実装されてもよい。装置２９００は、例えば、本明細書にさらに記載されるように、mm波周波数などの特定の周波数又は周波数帯に従って無線信号を送信することを実現するために、本明細書に記載されるような１つ以上の態様を実装してもよい。
一態様では、装置２９００は、処理回路２９０２、メモリ２９０４、及び各々が１つ以上のそれぞれのアンテナ２９１４.１～２９１４.Nに結合される任意の適切な数Nのトランシーバスライス又はチェーン２９１２.１～２９１２.Nを含んでもよい。図２９に示される構成要素は、説明を容易にするために提供され、態様は、図２９に示されるものに対して、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置２９００を含む。例えば、装置２９００は、１つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。
一態様では、装置２９００の種々の構成要素は、DPDの動的適用を参照して、本明細書にさらに記載される機能で識別されてもよい。トランシーバスライス２９１２.１～２９１２.Nの各々は、例えば、図２６に示されるようなトランシーバ設計２６００を参照して論じられたトランシーバスライス２６０４.１～２６０４.Nのそれぞれの１つによって識別されてもよい。
態様は、任意の適切な数及び／又はタイプのコンピュータプロセッサとして構成される処理回路２９０２を含み、これは、本明細書で議論されるように、装置２９００の制御を容易にし得る。幾つかの態様では、処理回路２９０２は、装置２９００によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、処理回路２９０２は、ベースバンドプロセッサ(例えば、１つ以上のデジタル信号プロセッサ、共有又はトランシーバスライスDFEに関連する１つ以上のプロセッサなど)から分離された、装置２９００によって実装される１つ以上のプロセッサによって識別されてもよい。さらに他の態様では、装置２９００の機能性は、装置２１００を参照して本明細書で説明した機能性と組み合わされてもよく、装置２１００は、先に説明したように、装置１０００を参照して本明細書で説明した機能性と組み合わされてもよい。付加的又は代替的に、態様は、装置１０００及び／又は装置２５００に関連付けられた１つ以上の構成要素によって実行される、装置２９００を参照して本明細書において議論される様々な機能を含む。
いずれにせよ、態様は、算術演算、論理演算、及び／又は入力/出力(I/O)演算を実行するための命令を実行するように、及び／又は装置２９００の１つ以上の構成要素の動作を制御するように構成される処理回路２９０２を含む。例えば、処理回路２９０２は、１つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロックなどを含んでもよい。さらに、態様は、メモリ２９０４及び／又はトランシーバスライス２９１２.１～２９１２.Nと通信する及び／又はそれに関連する機能を制御する処理回路２９０２を含む。これは、例えば、装置２９００の送信及び／又は受信機能を制御及び／又は仲裁し、１つ以上のトランシーバスライス受信経路からのフィードバックデータの測定を実現し、フィードバックデータを使用して、１つ以上のトランシーバスライス受信経路に関連する送信経路を較正し、所望のビーム形状及び／又は方向を決定し、１つ以上のトランシーバスライス経路のうちの１つ以上についてDPD係数を計算し、受信モード、送信モード、又はサンプリングモードで動作するよう装置２５００の状態を種々の時間で制御し、１つ以上のベースバンド処理機能(例えば、媒体アクセス制御(MAC)、符号化/復号化、変調/復調、データシンボルマッピング、誤り訂正など)を実行し、DPD管理のためのトランシーバスライスのグループを識別し、ならびに本明細書に記載される態様に関連する機能を実行するための任意の他の適切な機能を含んでもよい。
一態様では、メモリ２９０４は、命令が処理回路２９０２によって実行されるとき、処理回路２５０２が本明細書に記載される種々の機能を実行するように、データ及び／又は命令を記憶する。メモリ２９０４は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び／又は不揮発性メモリとして実装することができる。メモリ２９０４は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
例えば、メモリ２９０４は、例えば、論理、アルゴリズム、コードなどの１つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ２９０４に記憶された命令、論理、コードなどは、図２９に示されるように、種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。図２９に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、処理回路２９０２を含み、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、１つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに格納された命令を実行する。再び、図２９に示されるモジュールは、本開示のこのセクションに記載される態様に関して説明を実現するためのものである。もちろん、図２９に示されるモジュールを参照して説明される機能は、装置１０００、２５００に関してそれぞれ図１０又は２５に示されるモジュール、又は装置１０００、２５００に関連するモジュールのいずれかの組み合わせによっても実行され得る。
一態様では、較正制御モジュール２９０８に記憶された実行可能命令は、処理回路２９０２と併せて、装置２９００が、サンプリングモードにトランシーバスライス２９１２.１～２９１２.Nのうちの１つ以上を周期的に配置し、それぞれ結合されたアンテナ２９１４.１～２９１４.Nの送信出力電力に関するフィードバックデータ２７０２を測定することを実現し得る。これは、例えば、図２７に示すようなスイッチング構成要素２６０４を参照して本明細書で議論されるように、スイッチング構成要素の状態を制御するために、１つ以上の制御線(図示せず)を介して適切な信号を送信する処理回路２９０２を介して実現されてもよい。一態様では、スイッチングモードは、任意の適切なスケジュールに従って、１つ以上のトランシーバスライス２９１２.１～２９１２.Nのうちの１つ以上についてDPD較正を定期的に更新するために利用されてもよい。例えば、態様は、各データ送信と一致するこの期間、又は、前回の送信の所定の回数から一定の期間が経過した後に、各データ送信の一部の間にトリガされるサンプリングモードを含む。
一態様では、DPD制御モジュール２９１０に記憶された実行可能命令は、処理回路２９０２と共に、装置２９００がDPDに関連する様々な機能を実行するのを容易にし得る。例えば、態様は、各トランシーバスライス受信経路を介して取得されたフィードバックデータを使用して、トランシーバスライス２９１２.１～２９１２.Nの間の非線形性又は他の特性による不整合を決定するDPD制御モジュール２９１０に格納された実行可能な命令を含む。さらに、DPD制御モジュール２９１０に記憶された実行可能命令は、処理回路２９０２が、共有DFE(例えば、共有DFE２６０２)又は個々のスライスDFE(例えば、RXスライスDFE２６２２、TXスライスDFE２６１０)が、フィードバックデータを使用して各送信経路を介してDPD計算及びその後の適用を実行すべきかどうかを判断することを可能にする。いずれにせよ、DPD制御モジュール２９１０に格納された実行可能命令は、本明細書に記載されるように、トランシーバチェーン毎のDPD補正を実現するために、FMRF－DAC(例えば、FMRF－DAC２１１２)を介して適用されるDPDを計算する処理回路２９０２を実現することができる。
＜＜セクションＶＩ ： CMOSプロセスのためのフィルタ及び整合ネットワーク＞＞
このセクションで説明する態様は、一般に受動無線周波数構成要素に関し、より詳細には、相補型金属酸化物半導体（complementary metal oxide semiconductor (CMOS)）製造プロセスに従って受動RF構成要素を実現するための積層結合伝送線路アーキテクチャに関する。
５G又はミリ波(mmW)帯を使用する通信のような高周波トランシーバアプリケーションでは、複数の帯域の動作を同時に可能にすることが望ましい。しかしながら、サイズ及びインタフェースの制約のために、トランシーバとRFヘッドとの間のケーブル配線は非常に限定される。現在の解決策は、典型的には、コンバイナ及びスプリッタアーキテクチャを使用して幾つかの結合された信号を搬送するために、単一の同軸ケーブル配線解決策を利用する。これらの解決策はまた、帯域通過フィルタ及び整合ネットワークの使用を必要とし、これらは、適切なトランシーバ性能を保証するために、キャパシタ及びインダクタのようなリアクタンス素子で実装される。これらの構造は、しばしば、RFヘッド内の無線周波数集積回路(RFIC)の外部に実装されなければならない。
しかし、現在のCMOSプロセスキットは、典型的には、金属酸化物金属及び／又は金属絶縁体金属キャパシタを含み、これらのキャパシタは、プロセスによって高い変動を有する。MoM（Metal Oxide Metal）及びMiM（Metal Insulator Metal）キャパシタに関連する高いプロセス変動は、帯域外選択性を減少させるフィルタ応答シフトを引き起こすなど、トランシーバ設計内に実装された場合に望ましくない特性を引き起こす。その結果、現在のトランシーバ設計におけるMoM及びMiMキャパシタの使用は、特に高周波用途に関して問題がある。
上述のように、無線装置は、典型的には、フィルタ及び／又は整合ネットワーク構成要素を利用し、これは、典型的には、MoM及び／又はMiMキャパシタで実装されるキャパシタ構成要素を利用する。ここでも、MoM及びMiMキャパシタの欠点は、プロセスによるキャパシタの高変動である。さらに、このような解決法は静電放電(electrostatic discharge (ESD))に対して本来ロバストではない。チップ上の誘導性又は結合インダクタ装置は、プロセス及びESDに対してより頑強であるが、ダイ上のそれらの面積に関してコストがかかる。さらに、これらの装置は、しばしば、非常に損失が大きく、性能を劣化させる。現代のRFIC上のインダクタ及びキャパシタの限界を考慮すると、フィルタ構造を外部的に実装することがしばしば必要である。
さらに、他の解決策は、従来のフィルタ解決策を使用することができるが、インダクタ間の磁気結合は望まれない非磁気結合共振器フィルタトポロジの使用を含む。このアプローチでは、インダクタが互いに結合しないように、インダクタは十分に間隔をあけなければならない。その結果、このソリューションは、面積の点でコストがかかり、高Q構成要素をさらに必要とする。さらに、このような回路内の任意の必要なキャパシタの実装は、上述したように、処理に対する高い変動に悩まされている。
これらの問題を克服するために、本セクションで説明する態様は、フィルタ設計と整合ネットワーク設計との間のギャップをブリッジする、積層結合伝送線路構造及び結合インダクタトポロジを実装する受動部品に向けられる。これは、典型的な現代のCMOSプロセスにおいて、所定の帯域外選択性を有するマルチプレクサと整合ネットワークの新しい実装を可能にする。
図３０は、本開示の態様による、基板間相互接続の例を示すブロック図である。図３０に示すように、相互接続３０００は、同軸ケーブル３００６を介して互いに接続されるRFヘッド３００２及びトランシーバ３００４を含んでもよい。図３０に示される例は、RFヘッドからの信号の受信及びこれらの信号のトランシーバ３００４への送受信に関連するが、本明細書に記載される態様は、受信のみに限定されるものではなく、送信のみに限定されず、いずれか又は両方のインスタンスで実装されてもよい。本明細書で説明するように、RFヘッド３００２は、例えば、RFフロントエンドのような全体的なトランシーバ設計の特定の部分で識別されてもよく、一方、トランシーバ３００４は、同様に、無線データ送信及び受信を実現するように構成されたトランシーバ設計の他の別個の部分で識別されてもよい。例えば、RFヘッド３００２及びトランシーバ３００４は、１つ以上のケーブル結合によって分離された別個の回路基板又は他のハードウェア上に種々の構成要素として実装されてもよい。
このセクションで説明される態様は、本明細書の他の箇所で議論される種々のDFE及び／又はトランシーバの実装に関して実装され得る。しかしながら、これらの態様は、本開示において提供されるDFE及び／又はトランシーバの態様に従って実施されることに限定されず、本セクションに記載されるような結合インダクタアーキテクチャを使用して、受動RF構成要素(例えば、スプリッタ、カプラ、フィルタ、整合ネットワークなど)を利用することができる任意の適切なタイプのシステムの一部として実施されてもよい。
いずれにせよ、本明細書に記載されているように、例えば本明細書に記載されているような５G無線アプリケーションに関連するようなミリ波動作周波数帯域に対して、複数の帯域の動作を同時に可能にすることが望ましい。これは、RFヘッド３００２をトランシーバ３００４に接続する同軸ケーブル３００６を介して図３０に示される。図３０に示す例では、３つの搬送波集約周波数が２８GHz、３９GHz、及び６０GHzで示されているが、本明細書で説明する態様は、この例に限定されず、異なる周波数を有する任意の適切な数及び／又はタイプの信号を組み込むことができる。さらに、本明細書に記載の態様は、５Gの実装のみに限定されるものではなく、また、本書の執筆時点で割り当てられた５Gの無線周波数に関連する周波数に限定されるものでもない。本明細書に記載する態様は、その典型的な動作の一部として、任意の適切な数及び／又は周波数範囲を実装する任意の適切な無線システムに従って実施することができる。
図３０を引き続き参照すると、RFヘッド３００２は、３つのサポートされる周波数帯域を結合するために、周波数領域マルチプレクサ３００２.１(すなわち、この特定の例ではトリプレクサ)を実装し、これらの周波数帯域は、同軸ケーブル３００６を介してRFヘッド３００２とトランシーバ３００４との間に結合される。トランシーバ３００４は、同様に、周波数領域マルチプレクサ３００４.１(この例ではトリプレクサ)を実装し、これは、３つの異なる周波数信号を分離し、整合ネットワーク３００４.２を介して、各々を別個のトランシーバチェーンに供給するように機能する。トリプレクサは、多数の帯域通過フィルタで構成され、各サポートされた動作周波数帯域に対して１つ(この場合は３つ)の受動的構成要素である。マルチプレクサ３００２.１、３００４.１の使用は、帯域間搬送波集約（キャリアアグリゲーション）のサポートを可能にし、一方、整合ネットワーク３００４.２は、帯域外ブロッカーからLNAを保護するための周波数選択性を提供する。
マルチプレクサ３００２.１、３００４.１の各々及び各整合ネットワーク３００４.２内に実装されるフィルタは、インダクタ及びキャパシタの組み合わせから構成されてもよい。上述のように、これらのキャパシタ構成要素は、典型的には、MoM及び／又はMiMキャパシタとして実装され、従って、高度のプロセス変動に悩まされる。この問題を克服するために、本セクションで説明する態様は、新しい積層結合伝送線路構造を利用する帯域通過フィルタの全金属(又はほぼ全金属)実装を対象とする。幾つかの態様において、積層結合伝送線路構造は、結合インダクタと共にさらに使用されてもよい。このようなアーキテクチャは、有利には、ESDロバストであるプロセスに対して非常に小さな変動を有するフィルタ実装をもたらし、この同じ構造はまた、インピーダンス整合を提供するために実装されてもよい。換言すれば、本明細書に記載される態様は、マルチプレクサ３００２.１、３００４.１、及び／又は整合ネットワーク３００４.２のうちの１つ以上において利用され得る。
図３１A～図３１Bは、本開示の態様による、積層結合伝送線路を実装する例示的な結合インダクタアーキテクチャを示す。図３１A～３１Bに示すように、ここに記載される態様は、MoM及び／又はMiMキャパシタを実装する典型的な設計を置き換えることができ、それらはしばしば「タップされた」構成の一部として配置され、積層され、結合された伝送線路構造である。このようにしてタップ付きキャパシタを使用することは、有利には、設計方法論においてさらなる自由度を提供する。さらに、本明細書で説明するように、積層され結合された伝送線路構造は、ミリ波周波数でタップ付きキャパシタネットワーク機能性を提供するために実施される場合、特に有利であり得る。このセクション内で図示され、以下にさらに説明されるように、この実装は、低インピーダンス(例えば、５０Ω)環境での動作を可能にし、また、多重化機能に必要な位相シフトを実装するために伝送線路の使用を可能にする。本明細書に記載の態様はまた、現代のRF－CMOS製造プロセスに従ったプロセス変動を受けないESDロバストな実装を提供する。
そうするために、図３１A～Bに示されるように、態様は、多層構造を実装する結合インダクタアーキテクチャ３１００を含む。ある態様において、各層は、図３１A～Bに示されるように、CMOSプロセスに従って製造される異なる金属層に対応する。例えば、結合インダクタアーキテクチャ３１００は、２つの結合された半分A及びBを含み、接地面として機能し得る接地シールド層３１０２A、３１０２Bの各々は、第１の酸化物層(例えば、SiO２誘電体層(図示せず))によって分離され、第１の金属伝送線路層３１０８に各半分で結合される。次に、第１の金属伝送線層３１０８は、第１の金属伝送線層３１０８の上に積層される第２の酸化物層(例えば、SiO２誘電体層、図示せず)によって分離される。次いで、第２の金属伝送線層３１１０が、この第２の酸化物層の上に積層される。例示的な例を提供するために、接地シールド層３１０２A/Bは、CMOSプロセスの最上金属－２「TM－２」接地シールド層に対応し、第１の金属伝送線層３１０８は、CMOSプロセスの最上金属－１「TM－１」層などの別の金属層に対応し、第２の金属伝送線層３１１０は、CMOSプロセスの最上金属「TM」層などのさらに別の金属層に対応し得る。明瞭にするために、これらの呼び方は、図面及び本セクション内の態様の説明全体を通じても使用される。
いずれにしても、結合インダクタアーキテクチャ３１００の各半分は、デュアル積層結合伝送線路を含み、各端部に形成される伝送線路は、本明細書でさらに説明されるように、結合インダクタアーキテクチャ３１００の特定の実装に関連する特定のRFポートに接続される。さらに、結合インダクタアーキテクチャ３１００の各半分では、接地シールド３１０２A/Bと、それぞれ結合第１の金属伝送線路層３１０８との間で、第１のキャパシタンスが実現される。第２のキャパシタンスは、第１の金属伝送線路層３１０８と、それぞれ結合された第２の金属伝送線路層３１１０との間でも実現される。このようにして、「分割された」キャパシタネットワークは、積層され結合された伝送線路構造の使用から排他的に実現され得、MoM及び／又はMiMキャパシタの必要性を排除する。さらに、結合インダクタアーキテクチャ３１００の各半分A及びBで実現される第１及び第２の静電容量は、伝送線路の全長及び他の要因(例えば、第１及び第２の金属伝送線路層３１０８、３１１０の断面及び幅)の関数である。従って、態様は、伝送線の長さ及び/又は幅をトリミングすることによって(例えば、製造プロセスの一部として)キャパシタンスを有利に調整することを含む。
引き続き図３１Aを参照すると、態様は、接地シールドを欠く、結合インダクタアーキテクチャ３１００の中心にある領域３１２０を含む。換言すれば、接地シールドの半分３１０２A、３１０２Bは、各々、接地リングの半分３１０４Aに接続され、終端される。したがって、接地シールド半分３１０２A、３１０２Bは、接地リング半分３１０４A、３１０４B内に形成される領域３１２０を占有せず、この領域は、代わりに、それぞれのインダクタンスを形成する２つのスパイラル変圧器３１０６A、３１０６Bによって占有される。スパイラル変圧器３１０６A、３１０６Bは、領域３１２０内で垂直方向(すなわち、接地シールド半分３１０２A、３１０２Bに垂直)に互いに分離され、特定の結合因子Kに従って互いに誘導的に結合される。
一態様では、スパイラル変圧器３１０６A、３１０６Bの各々は、それぞれ、伝送線層３１０８、３１１０に関連する同一金属を介して形成される。一態様では、スパイラル変圧器３１０６Aは、接地リング半分３１０４A、３１０４Bを越えて領域３１２０内に延びる第２の金属伝送線層３１１０(すなわち、図３１A～図３１Bに示される配置における「TM」層)を介して形成され、それによって、接地リング半分３１０４Aに接続され、接地リング半分３１０４A内で終端するスパイラル変圧器３１０６Aを形成する。さらに、この態様によれば、スパイラル変圧器３１０６Bは、第１の金属伝送線層３１０８(すなわち、図３１A～図３１Bに示される配置における「TM－１」層)を介して形成され、接地リング半分３１０４A、３１０４Bを越えて領域３１２０内に延在し、それによって、接地リング半分３１０４Aに接続され、接地リング半分３１０４A内で終端するスパイラル変圧器３１０６Bを形成する。
一態様では、図３１Aに示されるような積層結合伝送線路及びスパイラル変圧器の配置は、図３２に示されるような等価回路３２００を生じる。図３２に示される電流源は、図３１Aには等価な回路構成要素を有しないが、明確化の目的で、機能的に等価な回路を提供するために示される。さらに、図３２に示される抵抗R１及びR２は、図３１Aには示されないが、結合インダクタアーキテクチャ３１００に関連する各ポートにおけるインピーダンスの実数部に関連してもよい。例えば、結合インダクタアーキテクチャ３１００が、図３０に示されるように、整合ネットワーク３００４.２の１つとして実装される場合、抵抗R１は、トリプレクサ３００４.１の出力の１つで識別されてもよく、一方、抵抗R２は、電力増幅器入力インピーダンスで識別されてもよい。
図３２を引き続き参照すると、キャパシタC１１は、結合インダクタアーキテクチャ３１００の半分Aにおいて、層３１０８、３１１０の結合伝送線路構造に関連してもよく、一方、キャパシタC２１は、結合インダクタアーキテクチャ３１００の半分Bにおいて、層３１０８、３１１０の結合伝送線路構造に関連してもよい。さらに、キャパシタC１２は、層３１０８及び接地シールド半分３１０２Aによって形成される伝送線路構造に関連付けられてもよいが、キャパシタC２２は、層３１０８及び接地シールド半分３１０２Bによって形成される伝送線路構造に関連付けられてもよい。さらに、インダクタンスL１及びL２は、それぞれ、スパイラル変圧器３１０６A、３１０６Bと関連し、従って、それらの間に結合因子Kを形成する。したがって、態様は、偶数/奇数モードインピーダンスの同調を介して積層された結合伝送線路によって実現されるタップ付きキャパシタ構造を含む。
換言すれば、分割キャパシタ回路３３００によって実装される分割キャパシタトポロジは、例えば、図３１に示されるように、MoM及び／又はMiMキャパシタの使用の代わりに、キャパシタC１１、C２１、C１２、C２２のために結合インダクタアーキテクチャ３１００を利用して実現されてもよい。その結果、態様には、MoM及び／又はMiMキャパシタを使用する必要がなくなることが含まれる。この概念に関するさらなる明確性を提供するために、図３３は、MoMキャパシタを使用して従来から実施されている伝統的な分割キャパシタネットワークのプロットされた結果を、図３１Bに示す積層結合伝送線路構造と比較する例示的なSmithチャートを示す。図３１Bに示される積層結合伝送線路構造は、結合スパイラルインダクタ３１０６A、３１０６B及び接地リング半分３１０４A、３１０４Bを伴わずに実装され得る、結合インダクタアーキテクチャ３１００の分離部分であり、本明細書でさらに説明される。
図３３に示すように、Smithチャートは、各設計について２０GHz～４０GHzのスパンにわたるSパラメータの比較を提供する。SパラメータS１１、S２１、S２２は、MoMキャパシタで実装されている分割キャパシタ回路３３００に関し、これに対して、SパラメータS３３、S４３、S４４は、図３１Bに示すように積層結合伝送線路構造で実装されている分割キャパシタ回路３３００に関連付けられる。これらのシミュレーションは、図３３に示すように設定され、各設計は、適切なポート及び５０Ω終端でシミュレートされる。図３３に示すように、プロットされたS－パラメータS１１、S２１、S２２は、S－パラメータS３３、S４３、S４４と優れた相関を示す。
分割キャパシタ回路を実施するのに適した現行のIC設計キットで利用可能なキャパシタは２５～３０%まで変化し得るので、それらの実施は、追加の調整なしに、ほぼ全てのフィルタ使用ケースに対して受け入れられない。しかしながら、本明細書で説明したように、積層結合伝送線路構造を用いたCMOSプロセスによって、この変動は、極端なコーナー（extreme corners）の例では約５～１０%に制限される。ほとんどの用途では、この範囲の公差を有するフィルタ構成要素を有することにより、プロセス変動を克服するために所定の設計に同調性を含める必要がなくなる。さらに、性能を著しく低下させることなく、CMOSプロセスを用いてミリ波周波数範囲でフィルタ同調を組み込むための公知の方法がないので、本セクションで説明した本質的にプロセス不変である態様は、大容量、高性能のmmWのRFIC製品の生産に不可欠である。
従来のMoMキャパシタに対する、本明細書に記載した積層結合伝送線路構造の利点のさらなる例として、図３４は、プロセス変動を伴う３９GHzフィルタのサンプル応答を示す。プロットから、積層及び結合された伝送線路の態様は、MoMキャパシタのものと比較して、プロセスによる変動がはるかに小さいことが明らかである。図３４はまた、積層結合伝送線路の態様が、MoM実装と比較して、より低い挿入損失を有することを示す。
図３１Aに示される結合インダクタアーキテクチャ３１００は、例えば、簡略化の目的である。態様は、特定のアプリケーション、設計周波数、特定の回路内の結合インダクタアーキテクチャ３１００の実装、結合インダクタアーキテクチャ３１００の各ポートにおけるインピーダンス、帯域幅の考慮などに基づいて、図３１Aに示される実施例に関する多くの変形を含む。例えば、態様は、特定の設計仕様に基づいて調整又は修正される結合インダクタアーキテクチャ３１００の物理的属性のうちのいくつか、及び／又は省略される結合インダクタアーキテクチャ３１００の一部を含む。例えば、接地シールド半分３１０２A、３１０２B、伝送線層３１０８、３１１０、接地リング半分３１０４A、３１０４B、及び／又はスパイラル変圧器３１０６A、３１０６Bのいずれかの全体的な形状及び／又はサイズは、設計パラメータとみなされ、特定の用途の設計仕様を満たすように調整され得る。
幾つかの例示的な実施例を提供するために、接地シールド半分３１０２A、３１０２Bは、図３１Aに示されるものと比較して、領域３１２０の外側で除去された部分、領域３１２０内で追加された部分、及び／又は接地シールド半分３１０２A及び／又は３１０２Bの追加の除去された領域を有してもよい。さらなる例示的な例を提供するために、接地リング半分３１０４A、３１０４B及び／又はスパイラル変圧器３１０６A、３１０６Bは、六角形、円形、正方形などの他の形状を有してもよく、互いに同じ形状である必要はない。さらに追加の例を提供するために、伝送線路層３１０８、３１１０の各々の断面は、互いに異なるものであってもよく、及び／又は互いに直接整列されないように(例えば、伝送線路層３１０８、３１１０の一方は、他方に対して水平面内でオフセットされてもよい)積層されてもよい。さらに別の例を提供するために、伝送線路層３１０８、３１１０の一方又は両方は、図３１Aに示されるように、矩形の一定の断面から逸脱してもよく、代わりに、テーパ形状を有してもよい。このテーパ形状は、例えば、水平方向(例えば、伝搬方向)及び／又は垂直方向のテーパを含んでもよい(例えば、伝送線層３１０８、３１１０間の間隔が均一である必要はない)。
再度、図３１Aに示される結合インダクタアーキテクチャ３１００は、明示的に形成されるキャパシタ(例えば、MoM又はMiMキャパシタ)を使用せずに、分割キャパシタネットワーク設計の実現を容易にし得る。RF回路内のフィルタリング及び整合を達成するために使用され得る従来のリアクタンス回路の例は、回路３５００として図３５に示される。しかしながら、回路３５００は、特に低インピーダンス(例えば、５０Ω)環境での使用に関して、種々の欠点を有する。例えば、R１及びR２の抵抗値が両方とも５０Ωに等しい場合、インダクタンス値L１及びL２は最適ではない。すなわち、所望のフィルタ応答及び低インピーダンス終端を維持するために、L１及びL２の値は非常に小さくなり、それらを最適以下にする。特に、インダクタの品質係数(Q)が小さすぎるため、実装時の挿入損失が高くなる。さらに、mmW周波数でのRFIC適用のためには、R１及びR２の値は、許容可能な性能を達成するために、典型的には、５０Ωよりもはるかに大きい。そして、このセクションの他の部分で述べたように、キャパシタは、一般に、高いプロセス変動を有するMoMキャパシタで実装される。したがって、回路３５００全体は、一般にシリコン構造上に実装することが困難である。
したがって、態様は、回路３５２５A、３５２５Bに示されるように、RF回路内の入力及び出力抵抗の特定の適用に従って分割キャパシタネットワーク回路を実装することを含む。特に、回路３５２５Aは、抵抗値R２よりも小さい抵抗値R１に関連する回路の半分に分割キャパシタトポロジを実装する。したがって、回路設計３５２５Aは、低から高のインピーダンスフィルタ及び／又は整合ネットワークを必要とするアプリケーションに対して最適なL１及びL２値を提供する。しかしながら、回路３５２５Bは、図３２に関して上述したのと同一の回路であり、各半分に分割キャパシタトポロジを実装し、これは、例えば、R１とR２が実質的に等しい値である場合(例えば、互いに５%又は１０%以内)に特に有用であり得る。したがって、回路設計３５２５Bは、低から低のインピーダンスフィルタ及び／又は整合ネットワークを必要とするアプリケーションに対して最適なL１及びL２値を提供する。
本明細書に記載される態様は、例えば図３１A－Bに示される積層結合伝送線路構造を介して、回路３５２５A、３５２５Bによって表される異なる回路トポロジを実装する必要性を認識する。したがって、回路３５２５A、３５２５Bに示される分割キャパシタ回路トポロジの等価回路構造は、回路３５５０A、３５５０Bとして図３５に示される。換言すれば、回路３５５０A、３５５０Bは、回路３５２５A、３５２５Bの等価回路であるが、例えば、MoM及び／又はMiMキャパシタのような従来の技術を用いて、図３１Aに示される積層結合伝送線路構造を利用する分割キャパシタトポロジを実現する。もちろん、回路３５５０A、３５５０Bは、結合スパイラル変圧器(例えば、スパイラル変圧器３１０６A、３１０６B)を介して、インダクタンスL１、L２を実現してもよい。
換言すれば、図３１Aに示される結合インダクタアーキテクチャ３１００は、図３５に示されるように、回路３５５０A、３５５０Bによって表される対応する等価回路を有してもよい。回路３５２５A、３５２５Bの分割キャパシタに一致する結合インダクタアーキテクチャ３１００の一部は、図３１に示される結合インダクタアーキテクチャ３１００の特定の部分が、特定の用途に応じて変更され得るため、明確にするためにラベル付けされている。例えば、抵抗R１が抵抗R２より小さい用途では、結合インダクタアーキテクチャ３１００は、接地シールド半分３１０２Aと共に、積層結合伝送線路層３１０８、３１１０と共に実装されてもよい。しかし、積層キャパシタトポロジは、回路のこの半分の上でのみ利用されるため、結合インダクタアーキテクチャ３１００は、設計の半分の上に積層結合伝送線路層３１０８、３１１０、例えば、RF回路内のより低い抵抗値に関連する半分のみを実装すればよい。この場合、結合インダクタアーキテクチャ３１００の残りの半分Bは、例えば、単一のキャパシタンスを形成するために、接地シールド半分３１０２Bに関連する給電線として伝送線路層３１０８のみを使用して実装され、積層結合伝送線路層３１１０が省略されてもよい。
別の例として、抵抗R１が抵抗R２と実質的に等しい用途の場合、結合インダクタアーキテクチャ３１００は、接地シールド半分A及びBの各々において、積層結合伝送線路層３１０８、３１１０と共に実装されてもよく、このように、回路３５２５Bに示されるものと同様に、分割キャパシタトポロジが、回路３３５０Bの各半分で実現される。
従って、本明細書に記載の態様は、スパイラル変圧器の寸法決めが所望の動作帯域においてピークQを達成することを可能にするために、積層され結合された伝送線路構成における分割キャパシタの使用を利用する。従って、フィルタ性能(そのように実装された場合)は、RFICにおける低インピーダンスレベルの間で動作した場合、損なわれない。有利には、スパイラル変圧器(及び一般に変成器)は、変成器が物理的に大きく、より厚い最上金属層を用いて製造され得るので、典型的なRFICプロセスに従って製造される場合、プロセス変動が小さい傾向がある。典型的には、図３１Aに示されるようなスパイラル変圧器３１０６A、３１０６Bのインダクタンス値は、スパイラル部分の経路長に依存し、これは、現代のICプロセスにおいて良好に制御される。例えば、ICプロセスの極端な「コーナー」（extreme "corners”）におけるこれらの構造のリアクタンスの典型的な変動は、５～１０%のオーダーである。
図３６は、本開示の態様による、シミュレートされたトリプレクサの実施例及び試験結果のプロットを示す。図３６に示される例示的なトリプレクサ設計は、図３１Aに示される結合インダクタアーキテクチャ３１００を使用する、非理想的、すなわち物理モデルに基づく４ポート装置のシミュレーションである。図３６に示されるトリプレクサは、ポート１～３の各々において結合インダクタアーキテクチャ３１００を実装し、層は、特定のCMOSプロセスに従ってラベル付けされる。本明細書に記載される態様は、シールド層３１０２A/BがTM－２接地シールド層に対応し、第１の金属層３１０８がTM－１層に対応し、第２の金属層３１１０がTM層に対応することを示すこの実施例に限定されない。
図３６に示すように、トリプレクサは、各々が特定の周波数帯域に対応する３つの入力ポート１～３を備えるように構成される。ポート１～３の各々は、例えば、５０Ωのようなソース又は入力インピーダンスに関連付けることができる。したがって、出力ポート４は、２８GHz、３９GHz、及び６０GHz信号を含む結合信号を提供し、各信号は、別々の長さの伝送線路を介して位相シフトされる。出力ポート４は、例えば、同軸ケーブルの５０Ω特性インピーダンスのような出力インピーダンスと関連付けることができる。したがって、図３６に示されるトリプレクサは、例えば、図３０を参照して本明細書に示されかつ説明されるトリプレクサ３００２.１によって識別され得る。したがって、図３６に示す例示的なトリプレクサは、２８GHz及び３９GHzで５Gの新無線（new radio (NR)）帯域をサポートし、６０GHz帯域との同時動作を可能にする。グラフ化されたSパラメータのシミュレーション結果に示されるように、低い挿入損失及び高い選択性は、結合インダクタアーキテクチャ３１００を実装するトリプレクサの結果として得られる。他の態様では、結合インダクタアーキテクチャ３１００に関連する積層結合伝送線路アーキテクチャは、例えば、図３７を参照してさらに後述されるように、インピーダンス整合ネットワークなどの他のRF回路構成要素の設計の一部として実装されてもよい。
本セクションで説明するトリプレクサの使用は、限定されるものではなく、例示として提供される。特に、図３０及び３６を参照して特に示されるような、本明細書に記載される幾つかの例示的態様は、トリプレクサ装置構成を使用する積層結合伝送線路構造の実装を説明する。しかしながら、本明細書に記載の態様は、この特定の実施形態に限定されるものではなく、任意の適切なタイプの一般周波数領域マルチプレクサ(例えば、ダイプレクサ、クアドプレクサなど)に従って実施されてもよい。
図３７に示される例示的なインピーダンス整合実装は、シミュレートされたmmW増幅器アプリケーションに従って使用され、これは、限定されるものではなく例として図３６を参照して本明細書で説明される積層結合伝送線路アーキテクチャ(すなわち、TM、TM－１、及びTM－２層)の同じ層をマッピングする。さらに、図３７に示されるシミュレートされたインピーダンス整合実装は、入力整合ネットワーク及び出力整合ネットワークの両方において本明細書に記載されるタップされたキャパシタ概念を利用するが、この例で使用される結合インダクタアーキテクチャ３１００は、積層及び結合された伝送線路層３１０８、３１１０を使用して、構造の半分のみで実装される。例えば、図３７に示されるインピーダンス整合実装は、結合インダクタアーキテクチャ３１００を利用して、５０Ωソースを、mmW増幅器入力への入力に結合してもよい。しかしながら、積層された金属伝送線路層３１０８、３１１０の両方は、ソース側でのみ使用されてもよく、一方、金属伝送線路層３１０８のみが、mmW増幅器入力で実装されてもよい。さらに、結合インダクタアーキテクチャ３１００は、mmW増幅器の出力を負荷(例えば、アンテナ)に結合するために使用され得、積層金属伝送線層３１０８、３１１０は、負荷側で実装されるが、金属伝送線層３１０８のみが、mmW増幅器の出力で使用される。
言い換えると、図３５に示す回路３５５０Bを参照して本明細書で論じたように、図３７に示すシミュレートされたインピーダンス整合の実施は、入力(すなわち、ソース)及び出力(すなわち、負荷)の両方において、積層結合伝送線路を使用する。このようにして、図３７に示されるシミュレートされたインピーダンス整合実装は、増幅器が、低インピーダンスソースと低インピーダンス負荷(例えば、両方とも５０Ω)との間で動作することを可能にする。本明細書に記載される態様の追加の利点として、結合インダクタアーキテクチャ３１００の使用は、同一設計内でフィルタ及びインピーダンス整合機能の両方を提供してもよい。例えば、図３７に示すような入出力インピーダンス整合ネットワークは、低インピーダンスソースと低インピーダンス負荷端子との間のインピーダンス整合を実現するだけでなく、図３６を参照して説明したようなシミュレートされたトリプレクサと同じ帯域外選択性を提供する。例えば、図３７に示されるインピーダンス整合設計は、４共振器帯域通過フィルタと同等の周波数選択性を提供し得る。
図３８は、本開示の態様による、図３７に示されるシミュレートされたインピーダンス整合実施の電力利得対周波数プロットを示す。再び、図３７に示される入力整合ネットワークは、帯域外ブロッカーに選択性を提供し、従って、増幅器のアクティブ段の飽和を防止する。図３８に示すシミュレートされた電力利得対周波数プロットは、２８GHzの動作周波数に対して提供される。図３８から、増幅器は５Gバンドn２５７、n２５８、及びn２６１をカバーするほぼ平坦な通過帯域を有し、一方、５GNR展開のために定義された３９GHz帯n２６０の下側バンドエッジである３７GHzにおいて帯域外ブロッカーに３５dBより良好な選択性を提供することが分かる。このようにして、このセクションを通して説明される積層結合伝送線路アーキテクチャは、フィルタ設計とインピーダンス整合ネットワーク設計との間のギャップを効果的に埋める。その際、インピーダンス整合ネットワークは、所定の帯域外選択性を追加的に提供するように設計されてもよい。また、この増幅器の実装は、本明細書で説明するように、積層結合伝送線路構造を利用するので、増幅器及び整合ネットワークの設計は、本明細書で説明するように、ESD保護から有利にも利益を得る。
図３１Aに示される結合インダクタアーキテクチャ３１００、及び、図３１Bにさらに詳細に示され本セクション全体を通して説明される付随する積層結合伝送線路構造は、従来の分割キャパシタソリューションに対して幾つかの利点を提供する。特に、本明細書に記載の態様は、低インピーダンスレベル(例えば、５０Ω環境)での動作を可能にし、任意の所定の周波数でのフィルタ性能を損なうことなく可能にする。これにより、mmWの機能性が向上し、他のmmWの受動ネットワークとの統合が可能になる。さらに、実装は、本質的に全ての金属実装において積層結合伝送線路及びスパイラル変圧器を使用するので、これらの構成要素は、典型的には、両方とも現代のCMOSプロセスの一部として利用される前述のMoM及びMiMキャパシタのような集中構成要素と比較して、プロセス変動の影響を受けにくい。
さらに、積層結合伝送線路構造は、CMOSプロセスの一部として実装されて、チップインターフェース近傍の構造を得ることができる。その結果、積層され結合された伝送線路構造は、損失性シリコン酸化物層から遮蔽される。さらに、本明細書に記載の積層結合伝送線路構造を利用する態様は、本質的にESDロバストであり、従って、ESD要件は、一般に、ICI/Oパッドに直接接続されたMiM又はMoMキャパシタの使用を禁止するので、mmWインタフェースでESD保護を提供するというしばしば困難な問題を解決する。
また、積層結合伝送線路構造は、タップ付きキャパシタ設計の実現を可能にするので、結合されたインダクタンスのサイズ決定における自由度を実現する。その結果、通過帯域の近傍のピークQに対してサイズが選択され、所与の帯域に対してカットオフ周波数が選択されるので、より低い損失構造が可能となる。さらに、RFヘッドにおいてトランシーバ及びICに統合される多重化機能は、かなりのスペースを節約し、これは、ハンドセット又は他の消費者電子機器用途において特に重要であり得る。この機能を実現するための代替ソリューションは、そうでなければ、追加のRF構成要素又は大きなコネクタを備えた追加のケーブル配線を必要とする。
本セクションで説明する回路トポロジは、現代のCMOSプロセスで使用されるように設計されているが、このような設計は、それに限定されるものではなく、既知の制限なしに、任意の設計空間で使用することができる。
＜＜セクションＶＩＩ ： デジタル無線ヘッドのアーキテクチャとシステムパーティショニング＞＞
このセクションに記載される態様は、一般に、無線に関し、より詳細には、遠隔無線ヘッド内に実装されるトランシーバ部分を利用することによって、ケーブル配線の代わりにデジタルデータリンクを使用する無線ヘッドアーキテクチャに関する。
mm波帯を実現する無線設計では、これらの周波数でのリンクバジェットを満たすために、しばしばフェーズドアレイ(典型的には８～６４素子)を使用する。特定の使用ケース(例えば、モバイル装置又は他のユーザ機器（UE）)、アクセスポイント(例えば、顧客施設機器（customer premises equipment (CPE)）)、自律車両などに応じて、解決策は、空間的に分離される複数のアンテナアレイを必要とする場合がある。例えば、UEは、数cm離れた複数のアンテナアレイを必要とするが、車両は、数m離れた複数のアンテナアレイを利用することができる。次世代の接続された装置及びモノをサポートするために、モデム及びRFトランシーバチップからのmm波信号は、依然として積極的な電力、コスト、及び形状因子の要件を満たしつつ、これらの遠隔アンテナアレイに分配される必要がある。これらの要件に関しては、現行の解決策は不十分であった。
本明細書で説明するように、従来の無線設計は、種々のタイプのダイバーシチスキーム(例えば、空間)を実現するために、トランシーバと相互接続された幾つかの遠隔無線ヘッドモジュールを実装することができる。従来の無線ヘッド設計の一例が図３９に示され、図３９は２つの別個の無線ヘッドモジュールA及びBを図示する。図３９に示されているように、幾つかの典型的な高周波無線実装(例えば、mm波)は、マルチチップ(すなわち、マルチダイ)分割ソリューションを利用する。図３９に示す従来の無線機３９００は、RFトランシーバチップ(トランシーバダイ)に結合されたデジタルモデムチップ(モデムダイ)を含み、モデムに近接してmm波信号を生成するようにデータ変換器及びミキサを実装する。さらに、従来の無線機３９００は、低雑音増幅器(LNA)、電力増幅器(PA)、スイッチなどを含むフェーズドアレイチップ(mm波φシフタ)及びフロントエンドチップ(mm波FE)も含む。図３９に示すように、従来の無線機３９００、フェーズドアレイ、及びフロントエンドチップは、無線ヘッドモジュール(すなわち、無線ヘッドA及びBの各々)上のアンテナアレイと共に組み立てられる。この分割設定により、信号は、特殊なRFケーブル(例えば、同軸ケーブル)を介して、RFトランシーバと無線ヘッドモジュールとの間で分配される。図示されていないが、他の従来の解決法は、中間周波数（intermediate frequency (IF)）を複数の無線ヘッドに分配することを含み、これは、典型的には数GHzの範囲内であり、従って、依然として特殊なケーブルを必要とする。
このような従来の無線ヘッド分割ソリューションには幾つかの欠点がある。例えば、上述の特殊なRF/IFケーブルは、高価であり(ケーブル当たり０.５０ドルより高い)、部品表（bill of material (BOM)）の価格に直接寄与する。さらに、特殊ｎRFケーブルの使用は、特にmm波周波数において、重大な挿入損失を導入する。例えば、UE形状因子の場合、これらのケーブルからの損失は、周波数帯域に依存して９～２５dBの範囲であり、５メートルを超える信号配信を利用し、ノイズの多い環境で動作する自動車用途に使用するために全バリアを提供する。さらに、代替のIF分布もまた、送信及び受信チェーンの各々において二重変換を必要とし、従って、これらの分割解は、画像除去及びノイズエイリアシング制限を受ける。
これらの問題に加えて、物理的な容積とコストの考慮によって、一般的に、無線ヘッド当たり１つのケーブルにmm波の用途が制限される。これらの問題を克服するために、幾つかのソリューションは、低周波基準クロック及び制御データと共に、全ての通信周波数帯域(例えば、２８/３９/６０GHz)を単一のケーブル上に結合する。しかしながら、これは、大型受動装置であるRFクワッドプレクサの使用を必要とし、コストをさらに上昇させ、システムに付加挿入損失を導入する。そのような損失は、RFチェーンが、ケーブル配線/受動損失を補償するために複数の同調増幅ステージを組み込むことを必要とし、その結果、より高い電力消費及びダイ面積をもたらし、レベル計画におけるノイズ/線形性のトレードオフを強いる。最後に、mm波ソリューションは、より高い容量及びシステムスループットのための完全デジタルビーム形成に向かって進化する可能性が高く、これには複数のRFストリームが必要となる。これは、上述の現在のRF又はIF分割ソリューションがサポートできない制限である。
従って、従来の無線ヘッド分配に関する前述の問題を克服するために、本明細書に記載の態様は、例えば、図４０を参照して後述するように、mm波無線チェーン全体が遠隔無線ヘッドにプッシュされる、より最適な無線分割及びアーキテクチャを提供する。その結果、RF同軸ケーブルは、モデムと無線ヘッドとの間のデジタルリンクインタフェースに置き換えられる。
このセクションでさらに議論されるように、無線ヘッド分配の態様は、幾つかの利点を提供する。例えば、態様は、高価なRF同軸ケーブルを低コストのデジタルケーブル(例えば、使用されたカメラ及び他の電子装置のようなフレックスケーブル)に置き換えることによって、BOMコストを低下させる。加えて、mm波適用は、RF同軸ケーブル配線が信号経路内のケーブル、クアドプレクサ、スプリッタ/コンバイナ、及び他のmm波受動成分から５０dB程度の累積挿入損失ペナルティを生じるので、この分布から利益を得ることができる。この場合も、この損失を補償するためには、調整された増幅器ステージをラインナップに追加する必要があり、電力消費を増加させ、ノイズ/線形性のトレードオフを招く。
このセクションを通して、前のセクションで説明した様々な態様から流れる利点を強調する態様が説明される。言い換えれば、以下でさらに議論するように、前述の態様は、無線チェーンを遠隔無線ヘッドに組み込む無線分割アーキテクチャを可能にする。この新しく可能とされた分割方式の結果、トランシーバと無線ヘッドとの間のRF信号のルーティングが排除され、これにより、高価で損失の大きいRFケーブル(及び他のRF構成要素)を、デジタルデータのみを運ぶ必要のある低コストケーブルに置き換えることが可能となる。
例えば、このセクションで説明した態様は、前述のRFケーブルの損失を排除し、また、クワッドプレクサのような嵩張る、損失の大きい受動型の必要性を排除することができ、その結果、電力消費が低く、線形性が良好で、面積が小さくなる(受動部品が少なくなる)。このセクションで説明する態様はまた、UE及びCPE/APクラスの装置から、デジタル中継器を備えたアクティブケーブルが必要な到達距離をサポートできる自動車用途へとスケーリングするエンドツーエンドソリューションの提供を可能にする。従って、この分配は、ケーブル上の現在のRF/IFソリューションとは対照的に、mm波適用及びそれを超える用途のための複数の独立したRFストリームの使用をサポートする。
さらに、RFケーブル配線を排除することによって、本明細書に記載の無線分割の態様は、ケーブル損失を排除することによって無線レイアウトをさらに単純化し、それによって、RF利得段部の数及び受動及び他の構成要素の数を減少させる(例えば、大きなmm波受動構成要素の数を除去又は減少させる)。これにより、チップ又はダイの面積が小さくなり、無線電力の消費も少なくなる。また、本明細書で説明するように、無線分割の態様は、素子(例えば、アンテナ素子、又は感受性の強い送信チェーンと共にアンテナ素子のグループ)ごとにデジタル予歪/補正を可能にし、より高いEVM及びスペクトルマスク性能をサポートする。この要素当たりの補償は、ビームスキューニングに対してデジタル的に補正することができ、そして、例えば、キャリアアグリゲーション及び/又はデュアル又はマルチバンド動作を実現する通信アプリケーションにおいて特に有用である。
さらに、無線通信の将来の進化(例えば、提案された"５G"標準及び"６G"などの将来の開発)は、マルチユーザMIMOを通してより高い容量をサポートするために、完全デジタルビーム成形に向かっている。上述のように、現在の無線パーティションは、完全デジタルビーム成形をサポートしない。対照的に、本明細書に記載の態様は、完全デジタルビーム形成、ハイブリッドビーム形成、及び空間フィルタリングとビーム形成の組み合わせへのスケーラビリティを実現する。さらに、本明細書に記載の態様は、同時マルチビームサポートを実現することもでき、ソフトハンドオフ、装置－装置通信リンク(自律式車両及び無人機用)などのような様々な新しい用途のケースを可能にする。
図４０は、本開示の態様による、例示的な無線分割のブロック図を示す。例示的な無線機４０００は、説明を容易にするために提供され、図４０に示すものより多くの構成要素、より少ない構成要素、又は代替の構成要素を含んでもよい。図４０に示されるように、無線装置４０００は、モデム４００２及び任意の適切な数の無線ヘッドを含み得、簡略化の目的で図４０に示される２つの無線ヘッド(すなわち、無線ヘッドA及びB)を備える。一態様によれば、モデム４００２は、これらの構成要素間のデジタル通信を実現する任意の好適なタイプの通信リンク４００３を介して、各々の無線ヘッドに結合されてもよい。例えば、２つの無線ヘッドも示されているので、２つのリンク４００３.A、４００３.Bが、簡略化の目的で図４０に示されている。態様には、リンク４００３.A、４００３.Bが含まれ、例えば、モデム４００２と無線ヘッドA及びBの各々との間にデジタルデータストリームを運ぶように構成されたケーブル配線など、任意の適切なタイプの有線又は無線相互接続として実装され、リンク４００３は、一例として、可撓性フラットケーブル（flexible flat cables (FFC)）、可撓性プリント回路（flexible printed circuit (FPC)）ケーブルなどとして実装されてもよい。
モデム４００２と無線機４０００を介して実現される各遠隔無線ヘッドとの間で交換されるデジタルデータは、例えば、１つ以上の適切な通信プロトコルに従ったデジタルベースバンドデータの双方向通信を表すことができる。例えば、無線装置４０００がデータを送信する場合、モデム４００２は、リンク４００３.A、４００３.Bを介して、それぞれ無線ヘッドA及びBの各々にデジタルベースバンドデータを送信することができる。別の例として、無線装置４０００がデータを受信した場合、モデム４００２は、それぞれ無線ヘッドA及びBの各々からリンク４００３.A、４００３.Bを介してデジタルベースバンドデータを受信してもよい。
無線データ通信を実現するために、無線装置４０００を介して実装される各無線ヘッドは、トランシーバダイ又はトランシーバチップ４００４、フロントエンドダイ又はチップ４００６、及びアンテナアレイダイ又はチップ４００８を含んでもよい。様々な態様において、無線装置４０００に関連する構成要素のいくつかは、以下にさらに論じるように、本明細書に他のセクションに記載される構成要素と共に識別され得る。一態様では、各無線ヘッドは、送信及び受信モードの両方をサポートするためのスイッチングを実現するために、アンテナアレイチップ４００８に結合されたフロントエンドチップ４００６を含んでもよい。また、フロントエンドチップ４００６は、アンテナアレイチップ４００８から受信されたデータ信号の増幅を実現してもよく、アンテナアレイチップ４００８は、トランシーバチップ４００４に接続される。態様は、アンテナアレイチップ４００８を介して送信されるトランシーバチップ４００４からの信号を増幅するフロントエンドチップ４００６をさらに含む。したがって、態様は、PA、LNA、スイッチなどを含むフロントエンドチップ４００６を含み、簡略化の目的で、限定するものではなく例として、図４０に示されるこれらの構成要素のうちの一部のみを含む。
例えば、本セクションで説明する態様は、図４０に示すような特定の無線レイアウトに限定されない。換言すれば、図４０に示される無線装置４０００は、個々のダイ又はチップに結合される又は関連する異なる又は代替の構成要素を有する、様々な構成を有してもよい。例示的な実施例を提供するために、アンテナアレイダイ４００８は、無線装置４０００の特定の動作モード及び／又は設計に応じて、追加の構成要素を含んでもよい。
この例を続けると、図２１－２５に関して前節で議論したように、再構成可能なデジタル、アナログ、及びハイブリッドビーム形成モードに関して説明したもののような、他のセクションを通して、本明細書で説明した他の態様のいずれかに従って実装される無線機４０００を含む。このような態様に従って、無線装置４０００の一部を構成する様々な無線ヘッドは、これらの機能の１つ以上をサポートするようにさらに修正されてもよい。
例えば、１つ以上の無線ヘッドは、フェーズドアレイダイとして機能するアンテナアレイダイ４００８を含んでもよく、したがって、シリコン(図示せず)の一部として組み込まれた１つ以上の位相シフタを含んでもよい。この場合、各アンテナアレイダイ４００８は、各個々のアンテナアレイダイ４００８上の異なるストリームを結合してもよい。しかしながら、他の態様は、デジタルビーム形成ダイを実装する１つ以上の無線ヘッドを含む。このような実施において、アンテナアレイダイ４００８は、依然として、図４０に示すように、１つ以上の個々のアンテナ素子を含んでもよいが、特定のアンテナダイを形成する位相シフタをシリコン上に含まなくてもよい。代わりに、完全なトランシーバチェーン又はスライス(例えば、４０１０.１)、ならびにフロントエンドダイ４００６の適切な部分が、各アンテナ素子(又はアンテナ素子のグループ)に結合されてもよい。この実装では、信号は、モデム４００２のデジタル領域で結合されてもよい。
さらに別の例を提供するために、態様は、ハイブリッドダイを含む１つ以上の無線ヘッドを実装する無線機４０００を含む。ハイブリッドダイは、例えば、図２１－２５に関連して前節で説明したようなハイブリッドビーム形成ソリューションに従って機能し得る。この実施例では、無線装置４０００の無線ヘッドは、アンテナ素子に割り当てられた位相シフタ及び／又は個々のトランシーバスライスを含むアンテナアレイダイ４００８の組み合わせを含んでもよい。この構成では、無線装置４０００は、アナログドメインで部分的な結合を達成するが、デジタルドメイン内のモデム４００２で最終的な結合を実行してもよい。
いずれにせよ、各無線ヘッドは、アンテナアレイダイ４００８内に１つ以上のアンテナ素子を含んでもよいが、アンテナアレイダイ４００８は、無線４０００によって利用される特定のビーム形成動作モードに応じて、位相シフタをさらに含んでもよい。従って、例えば図２１－２５に関して前節で議論したように、全デジタル、全アナログ、又は両タイプのハイブリッドの間で動的に切り替えることができる動的ビーム形成制御を利用する無線機４０００を含む。
本明細書中で前のセクションで論議されるように、無線装置４０００の各無線ヘッドに関連するアンテナアレイチップ４００８は、個々のアンテナ素子に適用される特定の位相及び振幅テーパ(又は他の分布)に従ってビーム成形を実現するように構成される任意の適切な数のアンテナ素子を含んでもよい。一態様では、ビーム形成は、アンテナアレイチップ４００８を介して実施される各アンテナ素子(又はアンテナ素子のグループ)に対する振幅及び／又は位相重み付けを制御することによって、この方法で実現されてもよい。前のセクションで議論したように、態様は、アンテナアレイチップ４００８内の各アンテナ素子(又はアンテナ素子のグループ)を各個々のトランシーバ「スライス」又は部分に結合することによって、アンテナ素子ごとの信号粒度を達成することを含む。したがって、態様は、任意の適切な数のトランシーバ部分を含む、各遠隔無線ヘッドによって実装される各トランシーバチップ４００４を含み、各トランシーバスライスは、チェーン毎及びアンテナ毎に、種々の利点を提供するために、前のセクションで説明した技術のいずれかを利用する。
様々な態様において、トランシーバチップ４００４の１つ以上の部分は、本明細書において議論される前のセクションに記載される構成要素によって識別されてもよい。これらの構成要素は、簡潔にするために、トランシーバチップ(４００４.A)の１つを参照してラベル付けされ説明されるが、態様は、同様に識別される構成要素を含む、無線装置４０００を介して実装されるトランシーバチップ４００４の任意の数(又はすべて)を含む。
例えば、図４０に示すように、各トランシーバチップ４００４は、各トランシーバチップ４００４を介して実施される任意の適切な数のデジタルトランシーバスライスの間で共有される共通のデジタルフロントエンド(DFE)４００９を含んでもよい。一態様では、DFE４００９は、各トランシーバチップ４００４上のトランシーバスライス４０１０の各々とモデル４００２との間の通信を実現してもよい。例えば、DFE４００９は、任意の適切な数及び／又はタイプの回路及びハードウェア構成要素を含んでもよく、任意の適切な数及び／又はタイプのデジタル通信プロトコルに従って、通信リンク４００３を介してデジタルデータの双方向通信を可能にする。例えば、通信リンク４００３は、特定のアプリケーション又は使用に応じて、任意の適切なデータレートを有するシリアル及び／又はパラレルデジタルデータ通信プロトコルをサポートしてもよい。
例示的な例を提供するために、図４１を参照すると、例示的な双方向デジタル通信チェーン４１００は、通信リンク４１０３によってリンクされる２つの部分４１０２、４１０４を有するように示される。簡潔にするために、図４１に示された構成要素は、特定の通信方向に関連するものとして示されているが、態様は、図４１に示された各構成要素を含み、いずれの方向にもデータ通信を実現するために１つ以上の構成要素を実装している。例えば、通信チェーン４１００の部分４１０２は、モデム４００２によって識別されてもよく、通信チェーン４１００の部分４１０４は、図４０に示すように、各トランシーバチップ４００４に関連付けられたDFE４００９によって識別されてもよい。しかしながら、両方の部分４１０２及び４１０４は、双方向通信を可能にするために、他の部分に関連する各構成要素を含んでもよい。
例えば、各トランシーバチップ４００４に関連付けられたモデム４００２及び／又はDFE４００９は、１つ以上のエンコーダ及び直列変換器に並列に関連付けられた回路及び／又はハードウェア構成要素、相互接続など(エンコーダ+P２S)、デジタル－時間変換器(DTC)、１つ以上のステップ送信機(ステップTX)、１つ以上のステップ受信機(ステップRX)、時間－デジタル変換器(TDC)、１つ以上のデコーダ及び直列－並列変換器(デコーダ+S２P)などを含んでもよい。通信リンク４００３は、ある態様において、図４０に示すように、各トランシーバチップ４００４に関連付けられた１つ以上のリンク４００３によって識別されてもよい。
一態様では、通信リンク４１０３は、非同期時間ベースのプロトコルに従って双方向デジタル通信を提供する。例えば、通信リンク４１０３を介して送信される双方向デジタル通信は、カリフォルニア州サンタクララに本拠を置くインテル・コーポレーションが開発したSTEP（Serial Time－Encoded Protocol）を含んでもよい。このような態様によれば、通信リンク４１０３は、シンボル当たりの複数ビットをサポートし、従来のデジタル通信プロトコルよりも狭い通過帯域スペクトル占有率をサポートする。結果として、より高いデータレート及びより低いエネルギー/ビット信号伝達が、そうでなければ可能であるよりも同じ物理媒体上で達成され得る。
さらに、様々な態様において、トランシーバチップ４００４のトランシーバスライスは、図４０に示されるように、１つ以上の構成要素で識別されてもよく、これは、例示としてであって、限定されるものではなく、２つのトランシーバスライス４０１０.１、４０１０.２を図示する。一態様では、共有DFE４００９は、図２１～２５に関して前のセクションに示されかつ説明されるように、共有DFE２１０２によって識別されてもよい。２１－２５.２１－２５.そのような態様に従い、各トランシーバダイ４００４を介して実装されるそれぞれのトランシーバスライスは、例えば、図を参照して示され説明されるデジタルトランシーバスライス２１０４.１～２１０４.Nで識別されてもよい。そのような態様に従い、リンク４００３.A、４００３.Bを介して搬送されるデジタルベースバンドデータは、図２１及び本明細書の他のどこか(例えば、図２６)に示され説明される「デジタルデータ」で識別され得、これは、次に、上述の通信リンク４１０３を介して送信される双方向デジタル通信で識別され得る。
図４０に示されるように、各トランシーバスライス４０１０は、送信チェーン又は経路と、受信チェーン又は経路とを含み得、各々は、図４０において機能ブロックとして表される幾つかの構成要素を含む。例えば、各トランシーバスライス４０１０に関連付けられる受信チェーン経路は、各トランシーバスライス４０１０の下部に示される構成要素を含んでもよい。これらの構成要素は、矢印の方向を介して、アンテナアレイチップ４００８.A内のアンテナ素子又は素子グループを介して受信された特定のデータストリームが、フロントエンドチップ４００６.Aに結合され、次に、共有DFE４００９に結合され、無線装置４０００が受信モードで動作しているときにデータ処理を実現することを示す。
従って、各トランシーバスライス４０１０に関連する受信チェーンは、例えば、図４０に示すようなミキサ、アナログ－デジタル変換器ブロック（ADC）、ダウンサンプリングブロック（↓N）、及びデジタル信号処理ブロック（DSP）を含んでもよい。受信チェーン内のこれらのブロックの各々は、種々の態様において、１つ以上の回路、プロセッサ、及び／又はハードウェア構成要素を介して実現され得る。例えば、DSPブロック及びダウンサンプリングブロックは、同じプロセッサ又は異なるプロセッサ、又はそれらの一部に関連付けることができる。一態様では、DSP及びダウンサンプリングブロックは、無線装置４０００の各無線ヘッドに関連する各トランシーバチップ４００４の一部として形成される各トランシーバスライス４０１０の１つ以上の受信チェーンに関連する受信DFEスライスを表してもよい。ある態様において、この受信DFEスライスは、例えば、図２１を参照して本明細書に図示及び説明されるRXスライスDFE２１２２で識別され得る。
また、送信動作モードに関して、各トランシーバスライス４０１０に関連付けられる送信チェーンは、各トランシーバスライス４０１０の上部に示される構成要素を含んでもよい。これらの構成要素は、矢印の方向を介して、共有DFE４００９によって生成されたデータが、アンテナアレイチップ４００８.A内のアンテナ素子又は素子グループを介して特定のデータストリームのデータ伝送を実現するために、フロントエンドチップ４００６.A、及びアンテナアレイチップ４００８.Aに結合されることを示す。従って、各トランシーバスライス４０１０に関連する送信チェーンは、例えば、デジタル信号処理ブロック（DSP）、デジタル予歪ブロック（digital pre－distortion block (DPD)）、位相変調ブロック（phase－modulation block (φ－Mod)）、及びデジタル電力増幅ブロック（digital power amplifier block (DPA)）を含んでもよい。
送信チェーン内のこれらのブロックの各々は、１つ以上の回路、プロセッサ、及び／又はハードウェア構成要素を介して実装することができる。例えば、DSPブロック及びDPDブロックは、同一のプロセッサ又は異なるプロセッサ、又はそれらの一部に関連付けることができる。一態様では、DSP及びDPDブロックは、無線装置４０００の各無線ヘッドに関連する各トランシーバチップ４００４の一部として形成される各トランシーバスライス４０１０の送信チェーンに関連する送信DFEスライスを表してもよい。ある態様において、この送信DFEスライスは、例えば、図２１を参照して本明細書に示されかつ記載されるTXスライスDFE２１１０によって識別され得る。
再度、各トランシーバスライス４０１０は、簡略化の目的で、図４０に示されていない追加の又は代替の構成要素を含んでもよい。一例として、図２２－２４に示すように、デジタルトランシーバスライス２１０４に関連付けられた種々のスイッチ及び加算ブロックは、図４０に示すように、各トランシーバスライス４０１０内では再現されない。しかしながら、本明細書に記載の態様(例えば、RXスライスDFEとして機能するDSPブロック及びダウンサンプリングブロック、ならびにTXスライスDFEとして機能するDSP及びDPDブロック)によって提供されるDFE毎のトランシーバスライスアーキテクチャのため、デジタルデータリンクの使用は、上述の他の態様に関して説明したように、システムの柔軟性を可能にする。例えば、無線機４０００の分割及びアーキテクチャは、例えば図２１－２５を参照して本明細書に示され、説明されるように、無線機４０００を完全デジタルビーム成形及びハイブリッドビーム成形モードの間で動的に切り替えることを実現し得る。
さらに、簡略化の目的で図４０には示されないが、各フロントエンドチップ４００６及びアンテナアレイチップ４００８は、例えば図２６－２９を参照して本明細書に示され説明されるように、各特定のデジタルトランシーバスライス４０１０に関連するアンテナへの入力を介して送信出力フィードバックを得るために、送信出力を監視又はサンプリングするためのさらなる修正を含んでもよい。このような態様によれば、各トランシーバスライス４０１０は、追加的に、又は代替的に、各送信チェーンに対するフレキシブルなデジタル予歪（digital pre－distortion (DPD)）を実現することができる。
そのような態様によれば、DSP及びダウンサンプリングブロックは、追加的に又は代替的に、例えば、図２６～２７を参照して本明細書に示されかつ記載されるRXスライスDFE２６２２で識別される受信DFEスライスを表してもよい。さらに、DSP及びDPDブロックは、追加的又は代替的に、例えば、図２６～２７を参照して本明細書に示されかつ記載されるTXスライスDFE２６１０で識別される送信DFEスライスとして表してもよい。したがって、態様は、図２６～２９に関連して示され説明されるように、１つ以上のトランシーバスライス４０１０の送信チェーン内のDSP及びDPDブロックにフィードバックデータを提供し、トランシーバチェーン毎にDPD係数を適用することを実現する、１つ以上のトランシーバスライス４０１０の受信チェーン内のDSP及びダウンサンプリングブロックを含む。再度、これは、例えば、非線形性及びビームスキューを補正するために適切なレベルのDPDを提供するために、共有DFE４００９と共に動作する各トランシーバスライス４０１０に関連する受信及び送信スライスDFEを含んでもよい。
さらに、１つ以上のそれぞれのトランシーバスライス４０１０に関連する送信チェーンは、例えば、図１１～２０を参照して示され説明されるように、種々のFM－RFDACの態様に関して本明細書で議論されるように、周波数乗算、振幅重み付け、I/Qデータマッピング、位相シフトなどを提供するように構成されてもよい。
例えば、態様は、図１２～１５を参照して本明細書に示されるように、FM－RFDAC１２１０を参照して本明細書に記載されるように、種々の回路、ハードウェア構成要素、処理機能、及び／又は相互接続を追加的又は代替的に表す位相変調及びデジタル電力増幅ブロックを含む。そのような態様によれば、位相変調及びデジタル電力増幅ブロックは、以下でさらに説明されるように、LOブロック４０１２によって生成されるLO信号を利用してもよい。その際、態様は、各トランシーバチップ４００４の一部として形成される各トランシーバチェーン４０１０に関連する位相変調及びデジタル電力増幅ブロックを含み、トランシーバスライス毎の位相シフト及び周波数乗算を実現する。
そうするために、態様は、位相選択回路、キャパシタバンク、遅延素子、共振整合ネットワークなどを実装する各トランシーバスライス４０１０に関連する位相変調及びデジタル電力増幅ブロックを含む。態様は、各トランシーバスライス４０１０に対して、所望のビーム方向及び形状を提供する各アンテナ素子又は素子グループに対して所望の位相シフトを有する高周波数信号を生成するための低周波数信号の適切な組み合わせを実現する、これらの構成要素の実施を含む。言い換えると、態様は、極性送信システムにおいて利用される種々のFM－RFDAC態様に関して、例えば、図１１～１５を参照して示され説明されるように、本明細書で議論されるのと同じ機能性を実現する各トランシーバスライス４０１０を含む。このような態様によれば、各トランシーバスライス４０１０(例えば、DSP及びDPDブロック)及び／又は共有DFE４００９に関連する送信スライスDFEは、例えば、図１２に示すような極性送信システムに使用されるDFE１２０６及びDTC１２０４と共に識別され得る。
さらに、態様は、直交伝送システムに従って動作するように、図４０に示される構成からさらに修正される各トランシーバスライス４０１０を含む。このような態様によれば、各トランシーバスライス４０１０に関連付けられた位相変調及びデジタル電力増幅ブロックは、図１６～２０を参照して本明細書に示されかつ説明されるように、U及びVFM－RFDAC１６１０.１、１６１０.２に関する種々の回路、ハードウェア構成要素、処理機能、及び／又は相互接続に追加的に又は代替的に関連付けられてもよい。そのような態様に従って、各トランシーバスライス４０１０は、I/Qデータの新しい軸(例えば、４５度軸)への再マッピングを実現し、位相選択回路、キャパシタバンク、遅延素子、共振整合ネットワークなどを実装してもよい。その結果、各トランシーバスライス４０１０は、各アンテナ素子又は素子グループに対して所望の位相シフトを有するより高い周波数信号を生成するために、信号を適切に組み合わせて、所望のビーム方向及び形状を提供してもよい。換言すれば、態様は、例えば、図１６～２０を参照して示され説明されるように、直交送信機システムにおいて利用される種々のU及びVのFM－RFDAC態様に関して本明細書で議論されるのと同じ機能性を実現する各トランシーバスライス４０１０を含む。このような態様によれば、各トランシーバスライス４０１０(例えば、DSP及びDPDブロック)に関連する送信スライスDFE及び／又は共有DFE４００９は、例えば、図１６に示される直交伝送システムに使用されるDFE１６０６と識別され得る。
一態様では、LOブロック４０１２は、各トランシーバスライス４０１０によって利用される１つ以上のLO信号を生成するための回路及び／又はハードウェア構成要素を含んでもよい。例えば、LOブロック４０１２は、例えば、LO生成ブロック（LO generation block (LOGEN)）に結合されたデジタル位相ロックループのような合成周波数発生器を実装することができる。一態様では、LOブロック４０１２を介して実装されるLOGENブロックは、図２を参照して上述したように、LOGユニット２０４.１～２０４.Kの１つ以上で識別され得る。従って、態様は、例えば図１～１０を参照して本明細書に示され且つ説明されるように、分数調波周波数で(例えば、DPLLを介して)最初に生成された参照信号を使用して、より高い周波数のLO信号を生成するために、位相シフトされ及び/又は重み付けされた信号の組み合わせを実現するLOGENブロック実施回路、プロセッサ、相互接続等を含む。一態様では、LOGENブロックは、トランシーバチップ４００４に関連する各トランシーバチェーン４０１０に含まれる各受信チェーンについて直交LO信号を生成してもよい。この直交LO生成は、例えば、図７及び図８を参照して本明細書に記載される技術を含んでもよい。このように、各トランシーバスライス４０１０は、その特定の受信チェーン及びアンテナに対して同調された位相を有する、それ自身の専用の直交LO信号セットを備えてもよい。
再び、図４０に例示として示される無線機４０００のための無線パーティショニングは、無線ヘッドA及びBに無線トランシーバスライスをプッシュすることの結果である幾つかの利点を提供する。例えば、図３９に示される従来のパーティショニングと比較してより最適なシステムパーティショニングを可能にする。さらに、本セクションで説明する無線分割の態様は、高周波信号配線(例えば、mm波)RFケーブル配線を、低コストのPCBトレース又はフレキシブルケーブル配線を使用する高速デジタルI/Oリンクに置き換える。このデジタルI/Oの使用はまた、多くのシステムの利点を提供する。例えば、デジタルI/Oは、アンテナアレイサイズ、周波数帯域の数、及び/又は距離に従って、従来のシステムよりも簡単な方法でスケーリングを行うことを可能にする。設計の観点から、リアルタイム制御及び同期信号は、次のセクションでさらに議論されるように、デジタルI/Oリンクインタフェースに組み込まれてもよい。さらに、態様は、リピータ(図示せず)の使用を含み、これは、モデムと遠隔無線ヘッドとの間の距離を増加させるために、デジタルI/Oに容易に導入することができる。これは、例えば、より長い距離を必要とする自動車用途又は他の高ノイズ環境に対して特に有用であり得る。なぜなら、態様は、光ファイバケーブルを介してリンク４００３を実装することを含むからである。
＜＜セクションＶＩＩＩ ： デジタル無線ヘッド用の可撓性ケーブルの実装＞＞
このセクションに記載される態様は、一般に、無線相互接続に関し、より詳細には、コネクタを除去する無線相互接続に関する。
次世代の接続された装置及びモノをサポートするために、モデム及びRFトランシーバチップからのmm波信号は、依然として積極的な電力、コスト、及びフォームファクタの要件を満たしつつ、遠隔アンテナアレイに分配される必要がある。これらの要求に対して、現在使用しているソリューションは不足している。
本明細書で説明するように、従来の無線設計は、種々のタイプのダイバーシチスキームを実現するためにトランシーバと相互接続された幾つかの遠隔無線ヘッドモジュールを実装することができる。従来の無線ヘッド設計の一例を図３９に示す。図３９は、２つの別個の無線ヘッドモジュール「A」及び「B」を図示している。前のセクションでは、これらの従来の無線ヘッド分布に関する前述の問題を克服するための態様を説明した。これらの態様は、例えば、図４０を参照して論じたように、無線チェーン全体が遠隔無線ヘッドにプッシュされる、より最適な無線分割及びアーキテクチャを提供することを含む。従って、図４０～４１を参照して前節で説明した態様は、RF同軸ケーブルをモデムと無線ヘッド間のデジタルリンクインタフェースに置き換える。
このセクションは、図４０～４１を参照して、前のセクションで説明したこれらのデジタルリンクに関する追加の詳細を提供する。しかしながら、本セクションで説明する態様は、図４０～４１又は本明細書の他の部分を参照して示され説明される態様に関する実装に限定されるものではない。その代わりに、本セクションで説明する態様は、無線システム内の１つ以上のケーブルからコネクタを除去することによって利益を得ることができる任意のタイプの無線アーキテクチャ又はパーティションに適用することができる。そのような利点を提供するために無線システム内で使用されるケーブルの物理的な構造、ならびにその利点自体について、このセクションを通してさらに議論する。
無線ヘッドとモデムとの間のデジタルリンク(例えば、図４０に示すようなデジタルリンク４００３)の使用は、ケーブル配線において、特に、例えば、mm波周波数通信をサポートするために高いデータ速度で駆動される場合に、過剰な損失を生じ得る。さらに、コネクタは、設計のコストを増加させ、その実装を制限し、特にUE装置の物理的制約に関して設計の考慮を必要とする(例えば、コネクタは、厚さのような１つ以上の寸法の減少を制限することがある)。コネクタはまた、第三者モデムが無線ヘッドメーカーから提供された無線ヘッドと接続する必要があるため、設計を採用する第三者に複雑さを加える。
このセクションで論じたケーブル設計の態様は、前のセクションで論じたように、様々な無線ヘッド構成要素(又は無線ヘッド全体)とモデムとの間のデジタルデータ相互接続に、ボードコネクタの必要性を低減又は完全に排除する柔軟なケーブル配線を利用することを可能にする。その際、このセクションで説明するケーブルの態様は、モデムと無線ヘッドとの間の高速データ通信(例えば、シリアルデータ通信)を実現するために、複数のデジタルデータ差分ペア、すなわち「レーン」の実装を可能にする。コネクタの除去は、コネクタの存在が追加されたペアで追加の損失を生じるので、追加の差動ペアをケーブル配線に追加することも可能にする。さらに、モデル化が難しいケーブルを省略することで、無線システムの設計やレイアウトを簡素化することができる。
本明細書に記載の態様はまた、より高い周波数の通信を可能にし、複数のデジタルデータペアは、異なる通信プロトコルのための複数の同時通信チャネルをサポートする。例えば、本明細書に記載するケーブル配線の態様は、mm波周波数、Wi－Fi通信プロトコル(例えば、８０２.１１ay)に関連する６０GHz帯域、Wi－Gig、グローバルナビゲーション衛星システム(GNSS)などでの通信をサポートするためにデジタルデータを運ぶことができる。従って、本明細書に記載の態様は、単一のケーブル上での信号多重化を実現し、無線システム内のより少ない数のケーブルを使用して、より複雑でない解決策をもたらすことによって利点を提供する。
さらに、本セクションで説明するケーブルの態様は、ケーブル設計内に統合された種々の構成要素を実装することができる。例えば、幾つかの態様は、第三者装置内でのそれらの配置及び使用に関してさらなる柔軟性を提供するために、ケーブルに直接取り付けられた、増幅器、トランシーバ、アンテナなどの様々な構成要素を有するケーブルを含む。また、本明細書に記載されるケーブルの態様は、無線構成要素(例えば、アンテナチップ及びRFIC)をケーブルに直接取り付けることを可能にするため、単一の設計内で複数のアンテナアレイのコロケーションを達成することができる。これは、例えば、無線通信のために複数の周波数帯を利用するアプリケーションに対して特に有用であり得る。例えば、装置がmm波通信に使用される場合、１つのアンテナチップは、より低い周波数帯域(例えば、７GHz未満)で動作するように構成されたケーブルに取り付けられてもよく、もう１つのアンテナチップは、より高い周波数帯域(例えば、２４GHzを超える)で動作するように構成されたケーブルに取り付けられてもよい。
図４２は、本開示の態様による、例示的なケーブル及び構成要素のインタフェースを図示する。例示的なケーブル及び構成要素インタフェース４２００は、説明を容易にするために設けられており、図４２に示すように、追加の構成要素、より少ない構成要素、又は代替の構成要素を含んでもよい。図４２は、追加の詳細及びケーブル４２０２を使用する実装の特定の例を示す、上面図及び側面図を提供する。上面図を参照すると、ケーブル及び構成要素インタフェース４２００は、少なくとも２つの異なる無線構成要素ブロック４２０４及び４２０６の間にデジタル通信インタフェースを提供するケーブル４２０２を含む。一態様では、無線構成要素ブロック４２０４、４２０６の各々は、１つ以上の無線構成要素を含んでもよい。これらの無線構成要素は、以下に論ずるように、ケーブル４２０２によって提供される接続を利用して、構成要素のタイプ、無線システムアーキテクチャ内の位置、及び／又は個々の無線構成要素に関連する機能に基づいて、互いに通信し、相互に作用し、及び／又は互いに協働することができる。例えば、無線構成要素ブロック４２０４内の無線構成要素は、無線に基づく機能を提供するために、ケーブル４２０２内の相互接続を使用してもよい。別の例として、無線構成要素ブロック４２０４内の１つ以上の無線構成要素は、ケーブル４２０２内の相互接続を使用して、無線構成要素ブロック４２０６内の１つ以上の無線構成要素と通信して、別の異なる無線に基づく機能を提供してもよい。
例示的な実施例を提供するために、ケーブル４２０２は、図４０～４１に関して前のセクションに示され、説明されるように、通信リンク４００３のうちの１つ以上を表してもよい。この例を続けると、無線構成要素ブロック４２０４、４２０６のうちの１つは、モデム４００２で識別されてもよく、他方、無線構成要素ブロック４２０４、４２０６のうちの他の１つは、図４０に示すように、無線ヘッドA又はBのうちの１つで識別されてもよい。以下でさらに説明するように、態様は、これらの通信をサポートするための様々な層、マイクロビア、及び／又は相互接続を有するケーブル４２０２、ならびに他の無線に基づく機能を含み、それによって、一方又は両方のケーブル端部におけるコネクタを除去する。
そうするために、態様は、デジタル通信をサポートするように構成された任意の適切なタイプのケーブルとして実装されるケーブル４２０２を含む。一態様では、ケーブル４２０２は、任意の適切な数の層(例えば、２～８)を有する任意の適切な種類の可撓性ケーブルとして実装されてもよい。例えば、ケーブル４２０２は、可撓性フラットケーブル（flexible flat cable (FFC)）、可撓性プリント回路（flexible printed circuit (FPC)）ケーブルなどとして実装されてもよい。また、可撓性ケーブルは、例えば、液晶ポリマー（liquid crystalline polymer (LCP)）のような任意の適切なタイプの材料から製造することができる。さらに、態様は、層４２５０.１～４２５０.４の間に積層され、及び／又は層４２５０.１～４２５０.４の間に互い違いに配置されて、層自体間の相互接続及び／又はケーブル４２０２に結合される種々の構成要素間の相互接続を提供することができる任意の適切な数のマイクロビアを有するケーブル４２０２を含む。
図４２に示すようなケーブル４２０２の側面図を参照すると、この例では、ケーブル４２０２は、ケーブル層４２５０.１～４２５０.４の各々によって示されるように、４層の可撓性ケーブルとして実装される。ここに記載される態様は、これらの実施例に限定されず、ケーブル４２０２は、特定の用途、無線ヘッドの数、所望の通信レーンの数などに応じて、任意の適切な数の層を含んでもよい。一態様では、層４２５０.１～４２５０.４の各々は、ケーブル４２０２の信号層を接続するためのそれぞれの銅層を指定する。
種々の態様に従い、層の数は、１つ以上の電圧平面(例えば、電圧供給)を含むように、及び／又は低周波データレート信号を(例えば、シールドされていないデータ線を介して)搬送するように、増加されてもよい。これらの低周波データ速度信号は、デジタルベースバンドデータ以外のデータに対応してもよく、このデータは、外部モデム(例えば、装置ボード４２８０)とRFICチップ４２７０との間で、より低いデータ速度(例えば、デジタルベースバンドデータの速度の１０分の１、１００分の１など)で通信されてもよい。これらの低周波データレート信号の一例は、例えば、無線動作、制御、及び／又は機能性に関してRFIC４２７０と装置モデムとの間で通信される制御信号を含んでもよい。種々の態様において、デジタルベースバンドデータ及び低周波数データ信号の通信に使用されるトレースルーティング及び／又は通信規格は、特定アプリケーション、データレート、及び／又は信号タイプに依存して、互いに同じ又は異なるタイプのトレース、通信プロトコル、遮蔽構成などとすることができる。
残りの層４２５０.１～４２５０.４の各々(すなわち、電圧平面又は低周波信号線に専用ではないもの)は、高速デジタルデータ信号を搬送するように構成されたルーティングされた信号線トレースを含んでもよい。一態様では、これらのルーティングされた信号線は、各データレーンについて、デジタル差動データ信号方式によるデュアルトレース構成を含むことができる。従って、各差分データ信号対に対して、２つの物理的トレースが配置され、層４２５０.１～４２５０.４の１つ以上がルーティングされてもよい。これらの差動データ対は、高速デジタルデータ(例えば、数十又は数百Gbpsのオーダーの直列データ通信)を搬送することができるので、態様は、各差動データ対を、「ストリップライン」構成で実装される各側の接地トレースでシールドされる各差動データ対をさらに含む。したがって、追加の層４２５０は、無線システムに追加される追加のデータレーンをサポートするために使用されてもよく、特に、単一の層上にルーティングされ得るトレースの数に関する空間的制限が与えられる。
ケーブル層４２５０.１～４２５０.４は、簡略化の目的で、図４２に単一層として示される。しかし、層４２５０.１～４２５０.４の各々は、必要に応じて、層４２５０間に適切な分離及び絶縁を提供するために、追加のサブ層をさらに含んでもよい。これらのサブ層は、幾つかの態様において、代わりに、中間層４２５１.１～４２５１.３の１つ以上で識別されてもよい。例えば、層４２５０.１～４２５０.４の各々は、銅(又は他の適切な金属)層を構成してもよい。また、ケーブル４２０２の側面図によってさらに示されるように、層４２５０.１～４２５０.４の各々は、中間層４２５１.１～４２５１.３によって互いに分離されてもよい。一態様では、これらの中間層４２５１.１～４２５１.３は、ポリイミド層を含んでもよい。追加的又は代替的に、上層及び下層４２５０.１、４２５０.４は、カバー層を含んでもよい。中間層４２５１.１～４２５１.３は、層４２５０、４２５１の各々を互いに結合し、均一で隣接する可撓性ケーブルアセンブリ４２０２を形成するために、１つ以上の接着層を含んでもよい。
態様には、コネクタを使用せずにケーブル４２０２に取り付けられる無線構成要素が含まれる。これを達成するために、特定の無線構成要素及び／又はケーブル４２０２上のその取り付け位置に応じて、種々のタイプのカップリングを利用してもよい。図４２に示される例において、例えば、無線構成要素ブロック４２０４に含まれる無線構成要素の１つは、アンテナアレイダイ又はチップ４２６０(例えば、図４０に示されるフェーズドアレイダイ又はチップ４００８の一部)で識別され得る。アンテナチップ４２６０は、１つ以上のシリコン層４２６０.１を含んでもよく、その上に１つ以上のアンテナ素子４２６０.２が配置される。アンテナ素子４２６０.２は、様々な態様において、例えばパッチのような任意の適切なサイズ及び／又は形状の放射素子を含んでもよい。アンテナチップ４２６０は、例えば、フェーズドアレイ構成を実現するために、複数の層上に形成される任意の適切な数のアンテナ素子４２６０.２を含んでもよい。一態様では、アンテナチップ４２６０は、接着層４２６１を介して、底層(本実施例では、４２５０.４)を介してケーブル４２０２に取り付けられてもよい。
この例を続けて、アンテナアレイダイ又はチップ４２６０は、以下でさらに説明するように、アンテナ素子４２６０.２と１つ以上のトランシーバとの間のインタフェースとして機能する無線周波数集積回路(RFIC)チップ４２７０と共に機能してもよい。例えば、RFIC４２７０は、アンテナチップ４２６０を介してデータを送信及び／又は受信するためにケーブル４２０２を介した通信を利用する無線ヘッドの様々な構成要素のIC実装を表すことができる。例えば、RFICチップ４２７０は、例えば、図４０－４１を参照して本明細書に図示及び説明されるように、トランシーバチップ４００４及び／又はフロントエンドチップ４００６のうちの１つ以上で識別されてもよい。さらに、RFICチップ４２７０は、ケーブル４２０２を介してデジタルベースバンドデータの受信、処理、及び／又は送信を可能にするために、１つ以上のデジタル通信インタフェース、ドライバなどを含んでもよい。
一態様では、RFICチップ４２７０は、適切な電圧レベル、制御信号、差動データ対などがRFICチップ４２７０に結合されることを確実にするために、ケーブル４２０２上の適切なトレースを使用して、ケーブル４２０２に結合されてもよい。この接合は、例えば、１つ以上のはんだ接合部、導電性接着接合部などを含み得る、結合部４２７１として表すことができる。一態様では、接着層４２６１は、ケーブル４２０２を介して、アンテナ素子４２６０.１とRFIC４２７０との間の導電性結合又は非導電性結合を表してもよい。例えば、接着層４２６１が非導電性接着層を表す場合、RFICチップ４２７０からの信号は、ケーブル４２０２内の相互接続及びトレースを介して信号を伝送するために、接着層４２６２によって表されるインタフェースに(例えば、電気的に)結合されてもよい。しかしながら、信号は、はんだ接着層４２６１における物理的電気接続、例えば、はんだ接合部を必要とせずに、アンテナ素子４２６０.２に電磁気的に(例えば、非ガルバニック)結合されてもよい。このような態様は、例えば、可撓性ケーブルの両側のはんだ付けは、困難な作業であり得るため、ケーブル４２０２の両側に部品をはんだ付けする必要性を回避するために特に有用であり得る。また、この解決策は、アンテナチップ４２６０をケーブル４２０２に実装するための低コストで簡単な解決策を提供する。
再度、本明細書に記載の可撓性ケーブルの態様は、例えば、図４０～４１面を参照して本明細書に記載の無線分割及びアーキテクチャに従って実施されてもよいが、これらの用途に限定されない。例えば、RFICチップ４２７０は、アンテナチップ４２６０と共に、上述のように、無線ヘッドA及びBの各々に関連する構成要素及び機能性を表すことができる。この場合、トランシーバチップ４２９０は、そのハードウェア及び機能が、RFICチップ４２７０に組み込まれてもよいため、省略されてもよい。
しかしながら、トランシーバが無線ヘッドアーキテクチャに組み込まれていない態様においては、本明細書に記載のケーブルの態様は、コネクタを使用することなく、種々の無線構成要素を互いに結合するために利用することができる。例えば、RFIC４２７０は、フロントエンドチップを表してもよく、トランシーバチップ４２９０は、図４０に示すように、無線ヘッドA及びBの外部にある別個のトランシーバチップを表してもよい。この場合、トランシーバチップ４２９０は、適切な電圧レベル、制御信号、差動データ対などがトランシーバチップ４２９０に結合されることを確実にするために、ケーブル４２０２上の適切なトレースを使用して、ケーブル４２０２に結合されてもよい。この接合は、例えば、１つ以上のはんだ接合部、導電性接着接合部などを含み得るカップリング４２９１として表すことができる。
また、本明細書に記載するケーブルの態様は、例えば、UE装置メーカのような第三者メーカに対して柔軟性を提供する。例えば、装置ボード４２８０は、例えば、図４０～４１に関して前のセクションで論じたように、モデム４００２のような種々の構成要素で識別されてもよい。したがって、図４２に示されるような装置ボード４２８０は、ケーブル４２０２を介して無線ヘッド構成要素とインタフェースするモデムを含んでもよく、コネクタを使用することなくそれを行うことができる。代わりに、装置ボード４２８０は、例えば、１つ以上のはんだ接合部、導電性接着接合部などを含み得る結合部４２８１を使用して、ケーブル４２０２の適切な相互接続部に結合されてもよい。
従って、装置ボード４２８０に関連する装置は、特定のコネクタタイプに限定されないので、装置ボード４２８０への無線ヘッドのルーティング、配置、及び結合に関して、より大きな柔軟性が達成される。特に、本セクションに記載されるようなケーブル４２０２の使用は、ケーブル４２０２のいずれかの端におけるコネクタに関連する問題を克服し、そうでなければ、特に、必要とされる追加信号(例えば、制御及び電力ピン)を検討する場合に、遠隔ボードに結合され得る差動データ対の数を(コネクタの利用可能性の性質により)制限する。さらに、ケーブル４２０２の使用は、RF無線ヘッド(図４０～４１を参照して説明したように、トランシーバを含んでもよく、含まなくてもよい)での結合を改善する。さらに、コネクタが損失、アンテナ結合(フィードバック)、及び不安定性の主な原因であることが多いため、そのようにすることにより、本明細書に記載の態様は、追加の利得が無線ヘッドに残ることを可能にする。
また、ケーブル４２０２に構成要素を直接取り付け、コネクタを除去することにより、無線システムのレイアウト及び設計にさらなる柔軟性が導入される。例えば、図４３は、ケーブル相互接続を使用する無線構成要素の実装例を示す。図４３に示すように、ケーブル４２０２は、電力管理IC（power management IC (PMIC)）及びトランシーバチップ４２９０(Tx/Rx)を外部ボード４３０２にオフロードするために利用される。この外部ボード４３０２は、図４２を参照して本明細書で議論されるように、ケーブル４２０２を介して、アンテナチップ４２６０及びフロントエンドチップ４２７０に結合される。これらの態様は、例えば、PMICチップ及びトランシーバチップ４２９０が、装置内の重要な熱発生源であり得るので、より良好な熱放散を実現するために特に有用であり得る。また、図４３では、本明細書で議論される差動データ対に加えて、ケーブル４２０２を介して、他の信号(例えば、PMICに関連する電圧及び／又は制御信号)が結合されてもよいことが実証される。
別の実施例を提供するために、図４４は、ケーブル相互接続を使用する無線構成要素の別の実施例を示す。図４４に示されるように、ケーブル４４０２はまた、PMIC及びトランシーバチップ(Tx/Rx)を、図４３に示されるように外部ボード４３０２によって識別され得る外部ボード４４０２にオフロードするために使用される。しかしながら、図４４に示されるような外部ボード４４０２は、２つの別々の無線ヘッドに結合される。特に、外部ボード４４０２は、ケーブル４２０２.Aを介して無線ヘッド４４０２.Aに、ケーブル４２０２.Bを介して無線ヘッド４４０２.Bに別々に結合される。図４４に示される例では、無線ヘッド４４０２.A、４４０２.Bは、例えば、図４２に示される無線構成要素４２０４によって識別され得、ケーブル４４０２.A、４４０２.Bの各々は、ケーブル４２０２によって識別され得る。別の例として、無線ヘッド４４０２.A、４４０２.Bは、図４０－４１に関連して前のセクションに示され、説明されるように、無線ヘッドA及びBによって識別されてもよい。種々の態様において、ケーブル４４０２.A、４４０２.Bは、互いに対して異なる長さ及び／又は異なる角度であってもよい。従って、本明細書に記載のコネクタレスケーブルの態様は、第三者装置メーカの立場から見て、追加の設計上の柔軟性を可能にするためにも有用であり、従って、オンボードコネクタの存在によって導入されるであろう物理的制約に関係なく、後に無線構成要素の配置を行うことを選択することができる。
＜ 例 Ｉ ＞
以下の例は更なる態様に関する。
例１。局部発振器（ＬＯ）信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）と、
前記ＤＬＬに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
を含み、
前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させる、ＬＯ信号生成器。
例２。前記ＤＬＬは、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例１に記載のＬＯ信号生成器。
例３。前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例１～２の１つ以上に記載のＬＯ信号生成器。
例４。前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例１～３の１つ以上に記載のＬＯ信号生成器。
例５。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例１～４の１つ以上に記載のＬＯ信号生成器。
例６。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１～５の１つ以上に記載のＬＯ信号生成器。
例７。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例１～６の１つ以上に記載のＬＯ信号生成器。
例８。局部発振器（ＬＯ）信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）と、
前記ＤＬＬに動作可能に結合される振幅構成回路であって、前記振幅構成回路は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成するよう構成され、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成回路と、
を含み、
前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、ＬＯ信号生成器。
例９。前記ＤＬＬは、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例８に記載のＬＯ信号生成器。
例１０。前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例８～９の１つ以上に記載のＬＯ信号生成器。
例１１。前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例８～１０の１つ以上に記載のＬＯ信号生成器。
例１２。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例８～１１の１つ以上に記載のＬＯ信号生成器。
例１３。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例８～１２の１つ以上に記載のＬＯ信号生成器。
例１４。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例８～１３の１つ以上に記載のＬＯ信号生成器。
例１５。無線装置であって、
複数の受信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の受信チェーンのうちの各受信チェーンに、出力信号周波数の分数調波周波数を有する受信入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器（ＬＯ）信号のセットのうちの１つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置。
例１６。前記複数の無線機チェーンの中の各受信チェーンは、それぞれのＬＯ信号生成ユニットであって、他の受信チェーンにより生成された直交ＬＯ信号のセットに関してシフトされた位相を有する直交ＬＯ信号のセットを生成するよう構成されるＬＯ信号生成ユニットを含む、例１５に記載の無線装置。
例１７。前記複数の受信チェーンの中の各受信チェーンは、それぞれのＬＯ信号生成ユニットであって、前記入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）を含むＬＯ信号生成ユニットを含む、例１５～１６の１つ以上に記載の無線装置。
例１８。前記ＤＬＬは、多数の遅延素子を有する制御遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例１５～１７の１つ以上に記載の無線装置。
例１９。前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例１５～１８の１つ以上に記載の無線装置。
例２０。前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例１５～１９の１つ以上に記載の無線装置。
例２１。前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ（ＤＬＬ）に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記ＤＬＬにより生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例１５～２０の１つ以上に記載の無線装置。
例２２。前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ（ＤＬＬ）に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記ＤＬＬにより生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例１５～２１の１つ以上に記載の無線装置。
例２３。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例１５～２２の１つ以上に記載の無線装置。
例２４。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１５～２３の１つ以上に記載の無線装置。
例２５。局部発振器（ＬＯ）信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）と、
前記ＤＬＬに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
を含み、
前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させる、ＬＯ信号生成器。
例２６。前記ＤＬＬ手段は、多数の遅延素子を有する制御遅延線手段を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例２５に記載のＬＯ信号生成器。
例２７。前記ＤＬＬ手段は、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例２５～２６の１つ以上に記載のＬＯ信号生成器。
例２８。前記ＤＬＬ手段は、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例２５～２７の１つ以上に記載のＬＯ信号生成器。
例２９。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例２５～２８の１つ以上に記載のＬＯ信号生成器。
例３０。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例２５～２９の１つ以上に記載のＬＯ信号生成器。
例３１。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例２５～３０の１つ以上に記載のＬＯ信号生成器。
例３２。局部発振器（ＬＯ）信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成する遅延ロックループ（ＤＬＬ）手段と、
前記ＤＬＬに動作可能に結合される振幅構成手段であって、前記振幅構成手段は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成し、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成手段と、
を含み、
前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、ＬＯ信号生成器。
例３３。前記ＤＬＬ手段は、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例３２に記載のＬＯ信号生成器。
例３４。前記ＤＬＬ手段は、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例３１～３２の１つ以上に記載のＬＯ信号生成器。
例３５。前記ＤＬＬ手段は、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例３１～３４の１つ以上に記載のＬＯ信号生成器。
例３６。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例３１～３５の１つ以上に記載のＬＯ信号生成器。
例３７。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例３１～３６の１つ以上に記載のＬＯ信号生成器。
例３８。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例３１～３７の１つ以上に記載のＬＯ信号生成器。
例３９。無線装置手段であって、
複数の受信チェーン手段と、
処理手段と、
実行可能命令を格納するよう構成されるメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の受信チェーン手段のうちの各受信チェーン手段に、出力信号周波数の分数調波周波数を有する受信入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器（ＬＯ）信号のセットのうちの１つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置手段。
例４０。前記複数の無線機チェーン手段の中の各受信チェーン手段は、それぞれのＬＯ信号生成手段であって、他の受信チェーン手段により生成された直交ＬＯ信号のセットに関してシフトされた位相を有する直交ＬＯ信号のセットを生成するよう構成されるＬＯ信号生成手段を含む、例３９に記載の無線装置手段。
例４１。前記複数の受信チェーン手段の中の各受信チェーン手段は、それぞれのＬＯ信号生成手段であって、前記入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）手段を含むそれぞれのＬＯ信号生成手段を含む、例３９～４０の１つ以上に記載の無線装置手段。
例４２。前記ＤＬＬ手段は、多数の遅延素子を有する制御遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例３９～４１の１つ以上に記載の無線装置手段。
例４３。前記ＤＬＬ手段は、複数の遅延素子を有する補間遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例３９～４２の１つ以上に記載の無線装置手段。
例４４。前記ＤＬＬ手段は、互いにインターリーブされた遅延素子の２次元行列を含み、前記行列の中の各ノードは２個の遅延素子により供給される、例３９～４３の１つ以上に記載の無線装置手段。
例４５。前記複数の受信チェーン手段の中の各受信チェーン手段は、遅延ロックループ（ＤＬＬ）手段に結合されたそれぞれの位相構成手段を含み、
前記実行可能命令は、前記処理手段により実行されると、前記位相構成手段に、前記ＤＬＬ手段により生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例３９～４４の１つ以上に記載の無線装置手段。
例４６。前記複数の受信チェーン手段の中の各受信チェーン手段は、遅延ロックループ（ＤＬＬ）手段に結合されたそれぞれの位相構成手段を含み、
前記実行可能命令は、前記処理手段により実行されると、前記位相構成手段に、前記ＤＬＬ手段により生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例３９～４５の１つ以上に記載の無線装置手段。
例４７。直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、例３９～４６の１つ以上に記載の無線装置手段。
例４８。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例３９～４７の１つ以上に記載の無線装置手段。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＩＩ ＞
以下の例は更なる態様に関する。
例４９。周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）であって、
出力信号周波数のサブマルチプル周波数を有する入力信号を受信し、前記サブマルチプル周波数において前記入力信号から位相シフト入力信号を生成するよう構成される位相生成回路と、
前記位相シフト入力信号のサブセットを選択的に結合して、位相シフト出力信号を振幅構成回路に供給するよう構成される位相選択回路と、
を含み、
前記振幅構成回路は、前記位相シフト出力震央を選択的に重み付けし結合し、前記サブマルチプル周波数における前記重み付けされ結合された位相シフト出力信号を共振整合ネットワークに結合するよう構成され、
前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークに結合することにより周波数乗算させて、前記出力信号周波数において出力信号を生成させる、ＦＭ－ＲＦＤＡＣ。
例５０。前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例４９に記載のＦＭ－ＲＦＤＡＣ。
例５１。デジタルフロントエンドに供給されるベースバンド同相及び直交位相信号からの位相変調出力と時間整合された入力信号を生成するよう構成されるデジタル時間変換器（ＤＴＣ）を更に含む、例４９～５０の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例５２。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例４９～５１の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例５３。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例４９～５２の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例５４。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例４９～５３の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例５５。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例４９～５４の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例５６。送信機であって、
複数の周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）であって、前記複数のＦＭ－ＲＦＤＡＣの中の各ＦＭ－ＲＦＤＡＣは、
出力信号周波数の分数調波周波数を有する入力信号を受信し、前記分数調波周波数において前記入力信号から位相シフト入力信号を生成し、
前記位相シフト入力信号のサブセットを選択的に結合して、振幅構成回路に位相シフト出力信号を供給し、前記振幅構成回路は、前記位相シフト出力信号を選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成するよう構成される、複数のＦＭ－ＲＦＤＡＣと、
複数の共振整合ネットワークであって、前記複数の共振整合ネットワークのうちの各共振整合ネットワークは、前記ＦＭ－ＲＦＤＡＣのそれぞれ１つと結合され、前記複数の共振整合ネットワークのうちの各々は、前記重み付けされ結合された位相シフト出力信号のそれぞれ１つと結合される、複数の共振整合ネットワークと、
を含み、前記複数の共振整合ネットワークのうちのそれぞれ１つは、前記重み付けされ結合された位相シフト出力信号を周波数乗算させ、前記出力信号周波数においてそれぞれの出力信号を生成させる、送信機。
例５７。前記複数のＦＭ－ＲＦＤＡＣの中の各ＦＭ－ＲＦＤＡＣは、前記入力信号から前記位相シフト入力信号を生成する位相生成回路を含み、前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例５６に記載の送信機。
例５８。ベースバンド同相及び直交位相信号を受信するよう構成されるデジタルフロントエンド（ＤＦＥ）と、
前記ベースバンド同相及び直交位相信号から位相変調出力と時間整合された前記入力信号を生成するよう構成されるデジタル時間変換器（ＤＴＣ）と、
を更に含む例５６～５７の１つ以上に記載の送信機。
例５９。前記ＤＴＣは、デジタル制御２点エッジ補間器（ＤＣＥＩ２）に結合されたマルチモジュラス除算器（ＭＭＤ）を含む、例５６～５８の１つ以上に記載の送信機。
例６０。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例５６～５９の１つ以上に記載の送信機。
例６１。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記複数の共振整合ネットワークのうちの各々１つへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例５６～６０の１つ以上に記載の送信機。
例６２。前記複数のＦＭ－ＲＦＤＡＣの中の各ＦＭ－ＲＦＤＡＣにおける前記位相シフト入力信号の前記サブセットの前記選択は、各ＦＭ－ＲＦＤＡＣにより生成された前記出力信号の中の各出力信号を、前記入力信号の位相に関して位相シフトさせる、例５６～６１の１つ以上に記載の送信機。
例６３。前記複数のＦＭ－ＲＦＤＡＣの中の各ＦＭ－ＲＦＤＡＣにおける前記位相シフト入力信号の前記サブセットの前記選択は、各ＦＭ－ＲＦＤＡＣにより生成された前記出力信号の中の各出力信号を、互いに関して位相シフトさせる、例５６～６２の１つ以上に記載の送信機。
例６４。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例５６～６３の１つ以上に記載の送信機。
例６５。無線装置であって、
複数の送信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、出力信号周波数のサブマルチプル周波数において、位相シフト入力信号を生成させ、前記生成された位相シフト入力信号のサブセットを共振整合ネットワークに選択的に供給させ、
前記位相シフト信号の前記サブセットの前記選択は、前記複数の送信チェーンの各々について、前記出力信号周波数における出力信号を生成するために、前記共振整合ネットワークにより結合されるとき、前記位相シフト信号の前記サブセットを周波数乗算させる、無線装置。
例６６。前記複数の送信チェーンの各々は、前記生成された位相シフト入力の前記サブセットを選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成するよう構成される振幅構成回路を含み、前記重み付けされ結合された位相シフト出力信号は、前記複数の送信チェーンの各々１つについて、前記出力信号周波数において前記出力信号を生成するために、前記共振整合ネットワークに結合される、例６５に記載の無線装置。
例６７。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例６５～６６の１つ以上に記載の無線装置。
例６８。前記複数の送信チェーンの各々は、前記入力信号から前記位相シフト入力信号を生成する位相生成回路を含み、前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例６５～６７の１つ以上に記載の無線装置。
例６９。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例６５～６８の１つ以上に記載の無線装置。
例７０。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例６５～６９の１つ以上に記載の無線装置。
例７１。前記位相シフト入力信号の前記サブセットの前記選択は、前記複数の送信チェーンのうちのそれぞれ１つを、互いに関して位相シフトさせる、例６５～７０の１つ以上に記載の無線装置。
例７２。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例６５～７１の１つ以上に記載の無線装置。
例７３。周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）手段であって、
出力信号周波数のサブマルチプル周波数を有する入力信号を受信し、前記サブマルチプル周波数において前記入力信号から位相シフト入力信号を生成するよう構成される位相生成手段と、
前記位相シフト入力信号のサブセットを選択的に結合して、位相シフト出力信号を振幅構成回路に供給するよう構成される位相選択手段と、
を含み、
前記振幅構成手段は、前記位相シフト出力信号を選択的に重み付けし結合し、前記サブマルチプル周波数における前記重み付けされ結合された位相シフト出力信号を共振整合ネットワークに結合するよう構成され、
前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークに結合することにより周波数乗算させて、前記出力信号周波数において出力信号を生成させる、ＦＭ－ＲＦＤＡＣ手段。
例７４。前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例７３に記載のＦＭ－ＲＦＤＡＣ手段。
例７５。デジタルフロントエンドに供給されるベースバンド同相及び直交位相信号からの位相変調出力と時間整合された入力信号を生成するよう構成されるデジタル時間変換器（ＤＴＣ）手段を更に含む、例７３～７４の１つ以上に記載のＦＭ－ＲＦＤＡＣ。
例７６。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、スイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成し、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例７３～７５の１つ以上に記載のＦＭ－ＲＦＤＡＣ手段。
例７７。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例７３～７６の１つ以上に記載のＦＭ－ＲＦＤＡＣ手段。
例７８。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例７３～７７の１つ以上に記載のＦＭ－ＲＦＤＡＣ手段。
例７９。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例７３～７８の１つ以上に記載のＦＭ－ＲＦＤＡＣ手段。
例８０。送信機であって、
複数の周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）手段であって、前記複数のＦＭ－ＲＦＤＡＣ手段の中の各ＦＭ－ＲＦＤＡＣ手段は、
出力信号周波数の分数調波周波数を有する入力信号を受信し、前記分数調波周波数において前記入力信号から位相シフト入力信号を生成し、
前記位相シフト入力信号のサブセットを選択的に結合して、振幅構成手段に位相シフト出力信号を供給し、前記振幅構成手段は、前記位相シフト出力信号を選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成する、複数のＦＭ－ＲＦＤＡＣ手段と、
複数の共振整合ネットワークであって、前記複数の共振整合ネットワークのうちの各共振整合ネットワークは、前記ＦＭ－ＲＦＤＡＣ手段のそれぞれ１つと結合され、前記複数の共振整合ネットワークのうちの各々は、前記重み付けされ結合された位相シフト出力信号のそれぞれ１つと結合される、複数の共振整合ネットワークと、
を含み、前記複数の共振整合ネットワークのうちのそれぞれ１つは、前記重み付けされ結合された位相シフト出力信号を周波数乗算させ、前記出力信号周波数においてそれぞれの出力信号を生成させる、送信機。
例８１。前記複数のＦＭ－ＲＦＤＡＣ手段の中の各ＦＭ－ＲＦＤＡＣ手段は、前記入力信号から前記位相シフト入力信号を生成する位相生成手段を含み、前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例８０に記載の送信機。
例８２。ベースバンド同相及び直交位相信号を受信するデジタルフロントエンド（ＤＦＥ）手段と、
前記ベースバンド同相及び直交位相信号から位相変調出力と時間整合された前記入力信号を生成するデジタル時間変換器（ＤＴＣ）手段と、
を更に含む例８０～８１の１つ以上に記載の送信機。
例８３。前記ＤＴＣ手段は、デジタル制御２点エッジ補間器（ＤＣＥＩ２）に結合されたマルチモジュラス除算器（ＭＭＤ）を含む、例８０～８２８の１つ以上に記載の送信機。
例８４。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、更にスイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成し、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例８０～８３の１つ以上に記載の送信機。
例８５。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記複数の共振整合ネットワークのうちの各々１つへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例８０～８４の１つ以上に記載の送信機。
例８６。前記複数のＦＭ－ＲＦＤＡＣ手段の中の各ＦＭ－ＲＦＤＡＣ手段における前記位相シフト入力信号の前記サブセットの前記選択は、各ＦＭ－ＲＦＤＡＣにより生成された前記出力信号の中の各出力信号を、前記入力信号の位相に関して位相シフトさせる、例８０～８５の１つ以上に記載の送信機。
例８７。前記複数のＦＭ－ＲＦＤＡＣ手段の中の各ＦＭ－ＲＦＤＡＣ手段における前記位相シフト入力信号の前記サブセットの前記選択は、各ＦＭ－ＲＦＤＡＣにより生成された前記出力信号の中の各出力信号を、互いに関して位相シフトさせる、例８０～８６の１つ以上に記載の送信機。
例８８。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例８０～８７の１つ以上に記載の送信機。
例８９。無線装置手段であって、
複数の送信チェーン手段と、
処理手段と、
実行可能命令を格納するメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、出力信号周波数のサブマルチプル周波数において、位相シフト入力信号を生成させ、前記生成された位相シフト入力信号のサブセットを共振整合ネットワークに選択的に供給させ、
前記位相シフト信号の前記サブセットの前記選択は、前記複数の送信チェーン手段の各々について、前記出力信号周波数における出力信号を生成するために、前記共振整合ネットワークにより結合されるとき、前記位相シフト信号の前記サブセットを周波数乗算させる、無線装置手段。
例９０。前記複数の送信チェーン手段の各々は、前記生成された位相シフト入力の前記サブセットを選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成する振幅構成手段を含み、前記重み付けされ結合された位相シフト出力信号は、前記複数の送信チェーン手段の各々１つについて、前記出力信号周波数において前記出力信号を生成するために、前記共振整合ネットワークに結合される、例８９に記載の無線装置手段。
例９１。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、更にスイッチングモード又は固定ＤＣモードのうちの１つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定ＤＣ動作インバータに接続されたキャパシタ値に対する比に基づく、例８９～９０の１つ以上に記載の無線装置手段。
例９２。前記複数の送信チェーン手段の各々は、前記入力信号から前記位相シフト入力信号を生成する位相生成手段を含み、前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例８９～９１の１つ以上に記載の無線装置手段。
例９３。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例８９～９２の１つ以上に記載の無線装置手段。
例９４。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例８９～９３の１つ以上に記載の無線装置手段。
例９５。前記位相シフト入力信号の前記サブセットの前記選択は、前記複数の送信チェーンのうちのそれぞれ１つを、互いに関して位相シフトさせる、例８９～９４の１つ以上に記載の無線装置手段。
例９６。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例８９～９５の１つ以上に記載の無線装置手段。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＩＩＩ ＞
以下の例は更なる態様に関する。
例９７。送信機であって、
第１及び第２位相シフト回路であって、各位相シフト回路は、出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトして、それぞれ第１及び第２位相シフト入力信号を供給するよう構成される、第１及び第２位相シフト回路と、
前記第１位相シフト入力信号から第１位相シフト信号セットを生成するよう構成される第１周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）と、
前記第２位相シフト入力信号から第２位相シフト信号セットを生成するよう構成される第２ＦＭ－ＲＦＤＡＣと、
を含み、前記第１位相シフト信号セット及び第２位相シフト信号セットの各々は、前記出力信号周波数において出力信号を生成するために重み付けされる、送信機。
例９８。前記位相シフトは、同相（Ｉ）及び直交位相（Ｑ）複素データ値の再マッピングに基づき、結果として、互いに４５度離れている前記Ｉ及びＱ複素データ値を生じ、前記第１位相シフト入力信号及び前記第２位相シフト信号に関連付けられた前記位相シフトは、計算されたオクタントに基づき、
４５度軸に再マッピングされた後に、前記同相（Ｉ）及び直交位相（Ｑ）複素データ値により占有される前記オクタントを計算するよう構成されるデジタルフロントエンド、を更に含む例９７に記載の送信機。
例９９。前記第１位相シフト回路は、前記入力信号を０度、９０度、１８０度、又は２７０度のうちの１つだけ位相シフトすることにより、前記第１位相シフト入力信号を生成するよう構成され、
前記第２位相シフト回路は、前記入力信号を４５度、１３５度、２２５度、又は３１５度のうちの１つだけ位相シフトすることにより、前記第２位相シフト入力信号を生成するよう構成される、例９７～９８の１つ以上に記載の送信機。
例１００。前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣの各々は、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして制御するよう構成されるデジタルフロントエンドであって、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御回路に対する比に基づく、デジタルフロントエンド、を更に含む例０７～９９の１つ以上に記載の送信機。
例１０１。前記複数の振幅制御回路の各々は、論理ＮＡＮＤゲートである、例９７～１００の１つ以上に記載の送信機。
例１０２。前記論理ＮＡＮＤゲートの各々は、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に接続された１つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第２入力と、を有する、例９７～１０１の１つ以上に記載の送信機。
例１０３。共通出力ノードにおいて、前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣの各々に接続された共振整合ネットワークを更に含み、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に適用される前記重みは、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例９７～１０２の１つ以上に記載の送信機。
例１０４。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例９７～０１３の１つ以上に記載の送信機。
例１０５。前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣは、それぞれ、制御遅延線、補間遅延線、又は２次元遅延線、のうちの１つを用いて、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを生成するよう構成される、例９７～１０４の１つ以上に記載の送信機。
例１０６。送信機であって、
４５度軸に再マッピングされた後にデジタルベースバンド同相（Ｉ）及び直交位相（Ｑ）複素データ値により占有されるオクタントを計算するよう構成されるデジタルフロントエンドと、
第１位相シフト入力信号から第１位相シフト入力信号セットを生成するよう構成される第１周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）であって、前記第１位相シフト入力信号は、前記計算されたオクタントに基づき入力信号に第１位相シフトを適用することにより生成され、前記入力信号は、出力信号周波数のサブマルチプル周波数を有する、第１ＦＭ－ＲＦＤＡＣと、
第２位相シフト入力信号から第２位相シフト入力信号セットを生成するよう構成される第２ＦＭ－ＲＦＤＡＣであって、前記第２位相シフト入力信号は、前記計算されたオクタントに基づき、前記入力信号に第２位相シフトを適用することにより生成される、第２ＦＭ－ＲＦＤＡＣと、
を含み、前記デジタルフロントエンドは、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々を重み付けして、前記出力信号周波数において出力信号を生成するよう更に構成される、送信機。
例１０７。第１及び第２位相シフト回路であって、それぞれ、前記計算されたオクタントに基づき前記入力信号を位相シフトして、前記第１及び第２位相シフト入力信号を提供するよう構成される、第１及び第２位相シフト回路、を更に含む例１０６に記載の送信機。
例１０８。前記第１位相シフト回路は、前記計算されたオクタントに従い、０度、９０度、１８０度、又は２７０度のうちの１つである前記第１位相シフトを前記入力信号に適用するよう構成され、
前記第２位相シフト回路は、前記計算されたオクタントに従い、４５度、１３５度、２２５度、又は３１５度のうちの１つである第２位相シフトを前記入力信号に適用するうよう構成される、例１０６～１０７の１つ以上に記載の送信機。
例１０９。前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣの各々は、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記デジタルフロントエンドは、前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして制御するよう構更に成され、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御回路に対する比に基づく、例１０６～１０８の１つ以上に記載の送信機。
例１１０。前記複数の振幅制御回路の各々は、論理ＮＡＮＤゲートである、例１０６～１０９の１つ以上に記載の送信機。
例１１１。前記論理ＮＡＮＤゲートの各々は、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に接続された１つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第２入力と、を有する、例１０６～１１０の１つ以上に記載の送信機。
例１１２。共通出力ノードにおいて、前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣの各々に接続された共振整合ネットワークを更に含み、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に適用される前記重みは、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例１０６～１１１の１つ以上に記載の送信機。
例１１３。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１０６～１１２の１つ以上に記載の送信機。
例１１４。前記第１ＦＭ－ＲＦＤＡＣ及び前記第２ＦＭ－ＲＦＤＡＣは、それぞれ、制御遅延線、補間遅延線、又は２次元遅延線、のうちの１つを用いて、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを生成するよう構成される、例１０６～１１３１つ以上に記載の送信機。
例１１５。無線装置であって、
複数の送信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、
出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトさせて、第１及び第２位相シフト入力信号を供給させ、
前記第１位相シフト入力信号から第１位相シフト信号セットを生成させ、
前記第２位相シフト入力信号から第２位相シフト信号セットを生成させ、
前記第１位相シフト信号セット及び前記第２位相シフト信号セット各々の重み付けされた結合に基づき、前記出力信号周波数において出力信号を生成させる、無線装置。
例１１６。前記位相シフトは、同相（Ｉ）及び直交位相（Ｑ）複素データ値の再マッピングに基づき、結果として、互いに４５度離れている前記Ｉ及びＱ複素データ値を生じ、
前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、４５度軸に再マッピングされた後に前記同相（Ｉ）及び直交位相（Ｑ）複素データ値により線湯されるオクタントを計算させ、
前記第１位相シフト入力信号及び前記第２位相シフト入力信号に関連付けられた前記位相シフトは、前記計算されたオクタントに基づく、例１１５に記載の無線装置。
例１１７。前記複数の送信チェーンのうちの各送信チェーンは、前記入力信号を０度、９０度、１８０度、又は２７０度のうちの１つだけ位相シフトすることにより、前記第１位相シフト入力信号を生成し、前記入力信号を４５度、１３５度、２２５度、又は３１５度のうちの１つだけ位相シフトすることにより、前記第２位相シフト入力信号を生成するよう構成される、例１１５～１１６の１つ以上に記載の無線装置。
例１１８。前記複数の送信チェーンのうちの各送信チェーンは、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして制御させ、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御回路に対する比に基づく、例１１５～１１７の１つ以上に記載の無線装置。
例１１９。前記複数の送信チェーンのうちの各々における前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けされた結合は、前記複数の送信チェーンのうちの各々１つにより生成された前記出力信号を、互いに関して位相シフトさせる、例１１５～１１８の１つ以上に記載の無線装置。
例１２０。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１１５～１１９の１つ以上に記載の無線装置。
例１２１。送信機手段であって、
第１及び第２位相シフト手段であって、各位相シフト手段は、出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトして、それぞれ第１及び第２位相シフト入力信号を供給する、第１及び第２位相シフト手段と、
前記第１位相シフト入力信号から第１位相シフト信号セットを生成する第１周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）手段と、
前記第２位相シフト入力信号から第２位相シフト信号セットを生成する第２ＦＭ－ＲＦＤＡＣ手段と、
を含み、前記第１位相シフト信号セット及び第２位相シフト信号セットの各々は、前記出力信号周波数において出力信号を生成するために重み付けされる、送信機手段。
例１２２。前記位相シフトは、同相（Ｉ）及び直交位相（Ｑ）複素データ値の再マッピングに基づき、結果として、互いに４５度離れている前記Ｉ及びＱ複素データ値を生じ、前記第１位相シフト入力信号及び前記第２位相シフト信号に関連付けられた前記位相シフトは、計算されたオクタントに基づき、
４５度軸に再マッピングされた後に、前記同相（Ｉ）及び直交位相（Ｑ）複素データ値により占有される前記オクタントを計算するデジタルフロントエンド手段、を更に含む例１２１に記載の送信機手段。
例１２３。前記第１位相シフト手段は、前記入力信号を０度、９０度、１８０度、又は２７０度のうちの１つだけ位相シフトすることにより、前記第１位相シフト入力信号を生成し、
前記第２位相シフト手段は、前記入力信号を４５度、１３５度、２２５度、又は３１５度のうちの１つだけ位相シフトすることにより、前記第２位相シフト入力信号を生成する、例１２１～１２２の１つ以上に記載の送信機手段。
例１２４。前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段の各々は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして制御するデジタルフロントエンド手段であって、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御手段に対する比に基づく、デジタルフロントエンド手段、を更に含む例１２１～１２３の１つ以上に記載の送信機手段。
例１２５。前記複数の振幅制御手段の各々は、論理ＮＡＮＤゲートである、例１２１～１２４の１つ以上に記載の送信機手段。
例１２６。前記論理ＮＡＮＤゲートの各々は、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に接続された１つの入力と、前記デジタルフロントエンド手段により制御される論理状態を有するデジタル制御線に接続された第２入力と、を有する、例１２１～１２５の１つ以上に記載の送信機手段。
例１２７。共通出力ノードにおいて、前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段の各々に接続された共振整合ネットワークを更に含み、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に適用される前記重みは、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例１２１～１２６の１つ以上に記載の送信機手段。
例１２８。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１２１～１２７の１つ以上に記載の送信機手段。
例１２９。前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段は、それぞれ、制御遅延線、補間遅延線、又は２次元遅延線、のうちの１つを用いて、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを生成する、例１２１～１２８１つ以上に記載の送信機手段。
例１３０。送信機手段であって、
４５度軸に再マッピングされた後にデジタルベースバンド同相（Ｉ）及び直交位相（Ｑ）複素データ値により占有されるオクタントを計算するデジタルフロントエンド手段と、
第１位相シフト入力信号から第１位相シフト入力信号セットを生成する第１周波数乗算無線周波数デジタル－アナログ変換器（ＦＭ－ＲＦＤＡＣ）手段であって、前記第１位相シフト入力信号は、前記計算されたオクタントに基づき入力信号に第１位相シフトを適用することにより生成され、前記入力信号は、出力信号周波数のサブマルチプル周波数を有する、第１ＦＭ－ＲＦＤＡＣ手段と、
第２位相シフト入力信号から第２位相シフト入力信号セットを生成する第２ＦＭ－ＲＦＤＡＣ手段であって、前記第２位相シフト入力信号は、前記計算されたオクタントに基づき、前記入力信号に第２位相シフトを適用することにより生成される、第２ＦＭ－ＲＦＤＡＣ手段と、
を含み、前記デジタルフロントエンド手段は、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々を重み付けして、前記出力信号周波数において出力信号を生成する、送信機手段。
例１３１。第１及び第２位相シフト手段であって、それぞれ、前記計算されたオクタントに基づき前記入力信号を位相シフトして、前記第１及び第２位相シフト入力信号を提供する、第１及び第２位相シフト手段、を更に含む例１３０に記載の送信機手段。
例１３２。前記第１位相シフト手段は、前記計算されたオクタントに従い、０度、９０度、１８０度、又は２７０度のうちの１つである前記第１位相シフトを前記入力信号に適用し、
前記第２位相シフト手段は、前記計算されたオクタントに従い、４５度、１３５度、２２５度、又は３１５度のうちの１つである第２位相シフトを前記入力信号に適用する、例１３０～１３１の１つ以上に記載の送信機手段。
例１３３。前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段の各々は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記デジタルフロントエンド手段は、前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして更に制御し、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御手段に対する比に基づく、例１３０～１３２の１つ以上に記載の送信機手段。
例１３４。前記複数の振幅制御手段の各々は、論理ＮＡＮＤゲートである、例１３０～１３３の１つ以上に記載の送信機手段。
例１３５。前記論理ＮＡＮＤゲートの各々は、前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に接続された１つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第２入力と、を有する、例１３０～１３４の１つ以上に記載の送信機手段。
例１３６。共通出力ノードにおいて、前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段の各々に接続された共振整合ネットワークを更に含み、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの各々に適用される前記重みは、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例１３０～１３５の１つ以上に記載の送信機手段。
例１３７。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１３０～１３６の１つ以上に記載の送信機手段。
例１３８。前記第１ＦＭ－ＲＦＤＡＣ手段及び前記第２ＦＭ－ＲＦＤＡＣ手段は、それぞれ、制御遅延線、補間遅延線、又は２次元遅延線、のうちの１つを用いて、前記第１位相シフト信号セット及び前記第２位相シフト信号セットを生成する、例１３０～１３７１つ以上に記載の送信機手段。
例１３９。無線装置であって、
複数の送信チェーン手段と、
処理手段と、
実行可能命令を格納するよう構成されるメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、
出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトさせて、第１及び第２位相シフト入力信号を供給させ、
前記第１位相シフト入力信号から第１位相シフト信号セットを生成させ、
前記第２位相シフト入力信号から第２位相シフト信号セットを生成させ、
前記第１位相シフト信号セット及び前記第２位相シフト信号セット各々の重み付けされた結合に基づき、前記出力信号周波数において出力信号を生成させる、無線装置。
例１４０。前記位相シフトは、同相（Ｉ）及び直交位相（Ｑ）複素データ値の再マッピングに基づき、結果として、互いに４５度離れている前記Ｉ及びＱ複素データ値を生じ、
前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、４５度軸に再マッピングされた後に前記同相（Ｉ）及び直交位相（Ｑ）複素データ値により線湯されるオクタントを計算させ、
前記第１位相シフト入力信号及び前記第２位相シフト入力信号に関連付けられた前記位相シフトは、前記計算されたオクタントに基づく、例１３９に記載の無線装置。
例１４１。前記複数の送信チェーン手段のうちの各送信チェーン手段は、前記入力信号を０度、９０度、１８０度、又は２７０度のうちの１つだけ位相シフトすることにより、前記第１位相シフト入力信号を生成し、前記入力信号を４５度、１３５度、２２５度、又は３１５度のうちの１つだけ位相シフトすることにより、前記第２位相シフト入力信号を生成する、例１３９～１４０の１つ以上に記載の無線装置。
例１４２。前記複数の送信チェーン手段のうちの各送信チェーン手段は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定ＤＣモードのうちの１つとして制御させ、
前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定ＤＣモードで動作する振幅制御手段に対する比に基づく、例１３９～１４１の１つ以上に記載の無線装置。
例１４３。前記複数の送信チェーン手段のうちの各々における前記第１位相シフト信号セット及び前記第２位相シフト信号セットの前記重み付けされた結合は、前記複数の送信チェーン手段のうちの各々１つにより生成された前記出力信号を、互いに関して位相シフトさせる、例１３９～１４２の１つ以上に記載の無線装置。
例１４４。前記出力信号周波数は、ｍｍ波周波数の範囲内にある、例１３９～１４３の１つ以上に記載の無線装置。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＩＶ ＞
以下の例は更なる態様に関する。
例１４５。デジタルトランシーバ部分のセットを有するトランシーバであって、前記デジタルトランシーバ部分のセットの中の第１デジタルトランシーバは、
局部発振器（ＬＯ）クロック信号を受信し、前記ＬＯクロック信号を周波数乗算して、直交ＬＯ信号セットを生成するよう構成される周波数乗算／シフタ回路と、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、ベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を供給するよう構成されるミキサセットと、
を含み、
前記周波数乗算／シフタ回路は、前記直交ＬＯ信号セットを選択的に位相シフトして、アナログ又はデジタルビーム形成モードのうちの１つに従い、デジタルフロントエンド（ＤＦＥ）による前記ベースバンドＩ及びＱ信号の処理を可能にするよう更に構成される、トランシーバ。
例１４６。前記周波数乗算／シフタ回路は、前記直交ＬＯ信号セットを位相シフトして、前記アナログビーム形成モードに従い前記ＤＦＥによる前記ベースバンドＩ及びＱ信号の処理を可能にし、前記直交ＬＯ信号セットを位相シフトしないで、前記デジタルビーム形成モードに従い前記ＤＦＥによる前記ベースバンドＩ及びＱ信号の処理を可能にするよう更に構成される、例１４５に記載のトランシーバ。
例１４７。前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記ＤＦＥにより処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるＩ／Ｑアナログ－デジタル及びベースバンドフィルタ回路、を更に含む例１４５～１４６の１つ以上に記載のトランシーバ。
例１４８。前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路は、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い前記ＤＦＥにより処理されるとき有効にされ、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い前記ＤＦＥにより処理されるとき無効にされるよう構成される例１４５～１４７の１つ以上に記載のトランシーバ。
例１４９。前記ミキサセットの前記出力に接続されたスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記ベースバンドＩ及びＱ信号を、（ｉ）前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路、又は（ｉｉ）前記デジタルトランシーバ部分のセットの中の第２トランシーバ部分に関連付けられた第２ミキサセットの出力に、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記ＤＦＥにより処理されるかに基づき、選択的に接続するよう構成される、例１４５～１４８の１つ以上に記載のトランシーバ。
例１５０。信号加算回路が前記第２トランシーバ部分に関連付けられた前記第２ミキサセットの前記出力に接続され、
前記スイッチング構成要素は、前記第１トランシーバ部分及び前記第２トランシーバ部分に関連付けられた前記ベースバンドＩ及びＱ信号の加算が、それぞれ前記アナログビーム形成モードに従い前記ＤＦＥにより処理されるように、閉じられる、例１４５～１４９の１つ以上に記載のトランシーバ。
例１５１。前記スイッチング構成要素は、前記第１トランシーバ部分に関連付けられた前記ベースバンドＩ及びＱ信号が、前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路に結合され、従って前記デジタルビーム形成モードに従い前記ＤＦＥにより処理されるように、開かれる、例１４５～１５０の１つ以上に記載のトランシーバ。
例１５２。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１４５～１５１の１つ以上に記載のトランシーバ。
例１５３。トランシーバであって、
アナログ及びデジタルビーム形成モードに従いベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を処理するよう構成される共有デジタルフロントエンド（ＤＦＥ）と、
デジタルトランシーバ部分のセットと、
を含み、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記共有ＤＦＥに接続され、以下：
局部発振器（ＬＯ）クロック信号を受信し、前記ＬＯクロック信号を周波数乗算して、直交ＬＯ信号セットを生成するよう構成される周波数乗算／シフタ回路と、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、前記ベースバンドＩ及びＱ信号を供給するよう構成されるミキサセットと、を含み、
各デジタルトランシーバ部分に関連付けられた前記周波数乗算／シフタ回路は、特定のデジタルトランシーバ部分の前記ベースバンドＩ及びＱ信号が、アナログ又はデジタルビーム形成モードに従い、デジタルフロントエンド（ＤＦＥ）により処理されるかに基づき、前記直交ＬＯ信号セットを選択的に位相シフトするよう更に構成される、トランシーバ。
例１５４。各デジタルトランシーバ部分に関連付けられた前記周波数乗算／シフタ回路は、前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき、前記直交ＬＯ信号セットを位相シフトし、前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号を前記デジタルビーム形成モードに従い処理するとき、前記直交ＬＯ信号セットを位相シフトしないよう構成される、例１５３に記載のトランシーバ。
例１５５。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記共有ＤＦＥにより処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるＩ／Ｑアナログ－デジタル及びベースバンドフィルタ回路、を更に含む、例１５３～１５４の１つ以上に記載のトランシーバ。
例１５６。前記デジタルトランシーバ部分の各々に関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路は、前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号をデジタルビーム形成モードに従い処理するとき、有効にされるよう構成される、例１５３～１５５の１つ以上に記載のトランシーバ。
例１５７。前記デジタルトランシーバ部分のサブセットに関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路は、前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき、無効にされるよう構成される、例１５３～１５６の１つ以上に記載のトランシーバ。
例１５８。前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき無効にされる、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分は、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ミキサセットの出力を互いに接続するスイッチング構成要素を更に含む、例１５３～１５７の１つ以上に記載のトランシーバ。
例１５９。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ミキサセットの前記出力に接続された信号加算回路を更に含み、
前記共有ＤＦＥが前記ベースバンドＩ及びＱ信号をアナログビーム形成モードに従い処理するとき、前記信号加算回路は、無効にされた前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ベースバンドＩ及びＱ信号の加算を、有効にされたＩ／Ｑアナログ－デジタル及びベースバンドフィルタ回路を有する前記デジタルトランシーバ部分のセットの中の前記デジタルトランシーバ部分に供給する、例１５３～１５８の１つ以上に記載のトランシーバ。
例１６０。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１５３～１５９の１つ以上に記載のトランシーバ。
例１６１。無線装置であって、
複数のトランシーバチェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数のトランシーバチェーンの中の各トランシーバチェーンに、
アナログ及びデジタルビーム形成モードに従い、ベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を処理させ、
局部発振器（ＬＯ）クロック信号を受信させ、前記ＬＯクロック信号を周波数乗算して直交ＬＯ信号セットを生成させ、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、前記ベースバンドＩ及びＱ信号を供給させ、
前記複数のトランシーバチェーンの中の各トランシーバチェーンは、特定のトランシーバチェーンの前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、前記直交ＬＯ信号セットを選択的に位相シフトするよう更に構成される、無線装置。
例１６２。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い処理されるとき、前記直交ＬＯ信号セットを位相シフトし、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い処理されるとき、前記直交ＬＯ信号セットを位相シフトしないよう更に構成される、例１６１に記載の無線装置。
例１６３。前記複数のトランシーバチェーンのセットの中の各トランシーバチェーンは、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるＩ／Ｑアナログ－デジタル及びベースバンドフィルタ回路、を更に含む、例１６１～１６２の１つ以上に記載の無線装置。
例１６４。前記デジタルトランシーバチェーンの各々に関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路は、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い処理されるとき、有効にされる、例１６１～１６３の１つ以上に記載の無線装置。
例１６５。前記デジタルトランシーバチェーンのサブセットに関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ回路は、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い処理されるとき、無効にされる、例１６１～１６４の１つ以上に記載の無線装置。
例１６６。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１６１～１６５の１つ以上に記載の無線装置。
例１６７。デジタルトランシーバ手段のセットを有するトランシーバ手段であって、前記デジタルトランシーバ手段のセットの中の第１デジタルトランシーバ手段は、
局部発振器（ＬＯ）クロック信号を受信し、前記ＬＯクロック信号を周波数乗算して、直交ＬＯ信号セットを生成する周波数乗算／シフタ手段と、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、ベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を供給するミキサ手段セットと、
を含み、
前記周波数乗算／シフタ手段は、前記直交ＬＯ信号セットを選択的に位相シフトして、アナログ又はデジタルビーム形成モードのうちの１つに従い、デジタルフロントエンド（ＤＦＥ）手段による前記ベースバンドＩ及びＱ信号の処理を可能にする、トランシーバ手段。
例１６８。前記周波数乗算／シフタ手段は、前記直交ＬＯ信号セットを位相シフトして、前記アナログビーム形成モードに従い前記ＤＦＥ手段による前記ベースバンドＩ及びＱ信号の処理を可能にし、前記直交ＬＯ信号セットを位相シフトしないで、前記デジタルビーム形成モードに従い前記ＤＦＥ手段による前記ベースバンドＩ及びＱ信号の処理を可能にする、例１６７に記載のトランシーバ手段。
例１６９。前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記ＤＦＥ手段により処理されるかに基づき、選択的に有効にされ又は無効にされるＩ／Ｑアナログ－デジタル及びベースバンドフィルタ手段、を更に含む例１６７～１６８の１つ以上に記載のトランシーバ手段。
例１７０。前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段は、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い前記ＤＦＥ手段により処理されるとき有効にされ、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い前記ＤＦＥ手段により処理されるとき無効にされる、例１６７～１６９の１つ以上に記載のトランシーバ手段。
例１７１。前記ミキサセットの前記出力に接続されたスイッチング手段を更に含み、前記スイッチング手段は、前記ベースバンドＩ及びＱ信号を、（ｉ）前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段、又は（ｉｉ）前記デジタルトランシーバ手段のセットの中の第２トランシーバ手段に関連付けられた第２ミキサセットの出力に、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記ＤＦＥ手段により処理されるかに基づき、選択的に接続する、例１６７～１７０の１つ以上に記載のトランシーバ手段。
例１７２。信号加算手段が前記第２トランシーバ手段に関連付けられた前記第２ミキサ手段セットの前記出力に接続され、
前記スイッチング手段は、前記第１トランシーバ手段及び前記第２トランシーバ手段に関連付けられた前記ベースバンドＩ及びＱ信号の加算が、それぞれ前記アナログビーム形成モードに従い前記ＤＦＥ手段により処理されるように、閉じられる、例１６７～１７１の１つ以上に記載のトランシーバ手段。
例１７３。前記スイッチング手段は、前記第１トランシーバ手段に関連付けられた前記ベースバンドＩ及びＱ信号が、前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段に結合され、従って前記デジタルビーム形成モードに従い前記ＤＦＥ手段により処理されるように、開かれる、例１６７～１７２の１つ以上に記載のトランシーバ手段。
例１７４。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１６７～１７３の１つ以上に記載のトランシーバ手段。
例１７５。トランシーバ手段であって、
アナログ及びデジタルビーム形成モードに従いベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を処理するよう構成される共有デジタルフロントエンド（ＤＦＥ）手段と、
デジタルトランシーバ手段のセットと、
を含み、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記共有ＤＦＥ手段に接続され、以下：
局部発振器（ＬＯ）クロック信号を受信し、前記ＬＯクロック信号を周波数乗算して、直交ＬＯ信号セットを生成する周波数乗算／シフタ手段と、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、前記ベースバンドＩ及びＱ信号を供給するミキサ手段セットと、を含み、
各デジタルトランシーバ手段に関連付けられた前記周波数乗算／シフタ手段は、特定のデジタルトランシーバ手段の前記ベースバンドＩ及びＱ信号が、アナログ又はデジタルビーム形成モードに従い、デジタルフロントエンド（ＤＦＥ）手段により処理されるかに基づき、前記直交ＬＯ信号セットを選択的に位相シフトする、トランシーバ手段。
例１７６。各デジタルトランシーバ手段に関連付けられた前記周波数乗算／シフタ手段は、前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき、前記直交ＬＯ信号セットを位相シフトし、前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号を前記デジタルビーム形成モードに従い処理するとき、前記直交ＬＯ信号セットを位相シフトしない、例１７５に記載のトランシーバ手段。
例１７７。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記共有ＤＦＥ手段により処理されるかに基づき、選択的に有効にされ又は無効にされるＩ／Ｑアナログ－デジタル及びベースバンドフィルタ手段、を更に含む、例１７５～１７６の１つ以上に記載のトランシーバ手段。
例１７８。前記デジタルトランシーバ手段の各々に関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段は、前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号をデジタルビーム形成モードに従い処理するとき、有効にされる、例１７５～１７７の１つ以上に記載のトランシーバ手段。
例１７９。前記デジタルトランシーバ手段のサブセットに関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段は、前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき、無効にされる、例１７５～１７８の１つ以上に記載のトランシーバ手段。
例１８０。前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号を前記アナログビーム形成モードに従い処理するとき無効にされる、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段は、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ミキサ手段セットの出力を互いに接続するスイッチング手段を更に含む、例１７５～１７９の１つ以上に記載のトランシーバ手段。
例１８１。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ミキサ手段セットの前記出力に接続された信号加算手段を更に含み、
前記共有ＤＦＥ手段が前記ベースバンドＩ及びＱ信号をアナログビーム形成モードに従い処理するとき、前記信号加算手段は、無効にされた前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ベースバンドＩ及びＱ信号の加算を、有効にされたＩ／Ｑアナログ－デジタル及びベースバンドフィルタ手段を有する前記デジタルトランシーバ手段のセットの中の前記デジタルトランシーバ手段に供給する、例１７５～１８０の１つ以上に記載のトランシーバ手段。
例１８２。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１７５～１８１の１つ以上に記載のトランシーバ手段。
例１８３。無線装置であって、
複数のトランシーバ手段と、
処理手段と、
実行可能命令を格納するメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数のトランシーバ手段の中の各トランシーバ手段に、
アナログ及びデジタルビーム形成モードに従い、ベースバンド同相（Ｉ）及び直交位相（Ｑ）信号を処理させ、
局部発振器（ＬＯ）クロック信号を受信させ、前記ＬＯクロック信号を周波数乗算して直交ＬＯ信号セットを生成させ、
前記直交ＬＯ信号セットに従い受信データをダウンサンプリングして、前記ベースバンドＩ及びＱ信号を供給させ、
前記複数のトランシーバ手段の中の各トランシーバ手段は、特定のトランシーバ手段の前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、前記直交ＬＯ信号セットを選択的に位相シフトする、無線装置。
例１８４。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い処理されるとき、前記直交ＬＯ信号セットを位相シフトし、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い処理されるとき、前記直交ＬＯ信号セットを位相シフトしない、例１８３に記載の無線装置。
例１８５。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記ベースバンドＩ及びＱ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、選択的に有効にされ又は無効にされＩ／Ｑアナログ－デジタル及びベースバンドフィルタ手段、を更に含む、例１８３～１８４の１つ以上に記載の無線装置。
例１８６。前記デジタルトランシーバ手段の各々に関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段は、前記ベースバンドＩ及びＱ信号が前記デジタルビーム形成モードに従い処理されるとき、有効にされる、例１８３～１８５の１つ以上に記載の無線装置。
例１８７。前記デジタルトランシーバ手段のサブセットに関連付けられた前記Ｉ／Ｑアナログ－デジタル及びベースバンドフィルタ手段は、前記ベースバンドＩ及びＱ信号が前記アナログビーム形成モードに従い処理されるとき、無効にされる、例１８３～１８６の１つ以上に記載の無線装置。
例１８８。前記受信データは、ｍｍ波周波数の範囲内の周波数を有する信号に従い受信される、例１８３～１８７の１つ以上に記載の無線装置。
図示され記載された機器。
図示され記載された方法。
＜ 例 Ｖ ＞
以下の例は更なる態様に関する。
例１８９。デジタルトランシーバ部分のセットを有するトランシーバであって、前記デジタルトランシーバ部分のセットの中の第１デジタルトランシーバは、
アンテナに接続された送信経路回路であって、前記送信経路回路は、送信信号のデジタル予歪（ＰＤＰ）係数に従い前記アンテナを介して前記送信信号を結合する、送信経路回路と、
前記送信経路回路を介して前記アンテナに結合された前記送信信号の入力電力を示すフィードバックデータを測定するよう構成される受信経路回路と、
を含み、
前記送信経路回路は、前記フィードバックデータに基づき前記送信信号に前記ＤＰＤ係数を適用して、非線形性を補正するよう更に構成される、トランシーバ。
例１９０。前記送信経路回路は、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用するよう構成される周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）を更に含む、例１８９に記載のトランシーバ。
例１９１。前記デジタルトランシーバ部分のセットは、第２デジタルトランシーバ部分を更に含み、
前記第１デジタルトランシーバ部分の前記フィードバックデータを前記第２デジタルトランシーバ部分のフィードバックデータと比較し、前記第１及び前記第２デジタルトランシーバ部分によりそれぞれ示されるように前記第１デジタルトランシーバ部分と前記第２デジタルトランシーバ部分との間の非線形性不整合を補正するために、前記送信経路回路により適用される前記ＤＰＤ係数を計算するよう構成される処理回路、を更に含む例１８９～１９０の１つ以上に記載のトランシーバ。
例１９２。前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、（ｉ）前記アンテナ、又は（ｉｉ）前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの１つを選択的に接続するよう構成される、例１８９～１９１の１つ以上に記載のトランシーバ。
例１９３。前記受信経路回路は、前記送信経路回路を介して前記送信信号を現在送信している、前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を測定するよう構成される、例１８９～１９２の１つ以上に記載のトランシーバ。
例１９４。前記デジタルトランシーバ部分のセットは、第２デジタルトランシーバ部分を含み、前記第１デジタルトランシーバ部分及び前記第２デジタルトランシーバ部分の前記送信経路回路は、それぞれ、第１及び第２トランシーバ部分デジタルフロントエンド（ＤＦＥ）を含み、
前記第１デジタルトランシーバ部分及び前記第２デジタルトランシーバ部分の各々に接続される共有ＤＦＥ、を更に含む例１８９～１９３の１つ以上に記載のトランシーバ。
例１９５。前記第１デジタルトランシーバ部分と前記第２デジタルトランシーバ部分との間の非線形不整合の量を識別し、前記第１トランシーバ部分ＤＦＥ、前記第２デジタルトランシーバ部分ＤＦＥ、及び前記共有ＤＦＥのうちのどれが、前記非線形不整合の量に基づき前記第１デジタルトランシーバ部分及び前記第２デジタルトランシーバ部分の送信チェーンの前記ＤＰＤ係数を計算するかを制御するよう構成される処理回路、を更に含む例１８９～１９４の１つ以上に記載のトランシーバ。
例１９６。前記送信経路回路は、前記アンテナを介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例１８９～１９５の１つ以上に記載のトランシーバ。
例１９７トランシーバであって、
共有デジタルフロントエンド（ＤＦＥ）と、
デジタルトランシーバ部分のセットであって、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記共有ＤＦＥに接続され、以下：
アンテナに接続された送信経路回路であって、前記送信経路回路は、送信信号のデジタル予歪（ＰＤＰ）係数に従い前記アンテナを介して送信信号を結合するよう構成されるトランシーバ部分ＤＦＥを含む、送信経路回路と、
前記送信経路回路を介して前記アンテナに結合される前記送信信号の入力電力を示すフィードバックデータを測定するよう構成される受信経路回路と、を含む、デジタルトランシーバ部分のセットと、
前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分について、（ｉ）前記共有ＤＦＥ、又は（ｉｉ）前記トランシーバ部分ＤＦＥが、前記測定されたフィードバックデータに基づき前記ＤＰＤ係数を計算するかを制御するよう構成される処理回路と、
を含むトランシーバ。
例１９８。前記処理回路は、前記測定されたフィードバックデータを用いて、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分の間の不整合の量を識別するよう構成され、前記ＤＰＤ係数は、前記不整合を補正するために計算される、例１９７に記載のトランシーバ。
例１９９。前記測定されたフィードバックデータにより示される、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比（ＶＳＷＲ）差、のうちの１つ以上を含む、例１９７～１９８の１つ以上に記載のトランシーバ。
例２００。前記送信経路回路は、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用するよう構成される周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）を更に含む、例１９７～１９９の１つ以上に記載のトランシーバ。
例２０１。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、（ｉ）前記アンテナ、又は（ｉｉ）前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの１つを選択的に接続するよう構成される、例１９７～２００の１つ以上に記載のトランシーバ。
例２０２。前記処理回路は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記デジタルトランシーバ部分のセットの中のデジタルトランシーバ部分のサブセットを識別し、前記デジタルトランシーバ部分のサブセットについて、前記ＤＰＤ計算を実行して、前記トランシーバ部分ＤＦＥが前記ＤＰＤ計算を実行することを無効にする、よう更に構成される、例１９７～２０１の１つ以上に記載のトランシーバ。
例２０３。前記処理回路は、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分について、非線形性の量を識別し、前記共有ＤＦＥ又は前記トランシーバ部分ＤＦＥが前記非線形性の量に基づき前記ＤＰＤ係数を計算するかを制御するよう更に構成される、例１９７～２０２の１つ以上に記載のトランシーバ。
例２０４。前記送信経路回路は、前記アンテナを介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例１９７～２０３の１つ以上に記載のトランシーバ。
例２０５。無線装置であって、
共有デジタルフロントエンド（ＤＦＥ）と、
複数のトランシーバチェーンであって、前記複数のトランシーバチェーンの中の各トランシーバチェーンは前記共有ＤＦＥに接続される、複数のトランシーバチェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数のトランシーバチェーンの中の各トランシーバチェーンに、
送信経路により、送信信号のデジタル予歪（ＤＰＤ）係数に従い、アンテナを介して前記送信信号を送信させ、
受信経路により、前記送信経路回路を介して前記アンテナに結合された前記送信信号の入力電力を示すフィードバックデータを測定させ、
前記複数のトランシーバチェーンの中の各トランシーバチェーンについて、（ｉ）前記共有ＤＦＥ、又は（ｉｉ）前記複数のトランシーバチェーンの中のそれぞれ１つのトランシーバ部分ＤＦＥが、前記測定されたフィードバックデータに基づき前記ＤＰＤ係数を計算するかを制御させる、無線装置。
例２０６。前記処理回路は、前記測定されたフィードバックデータを用いて、前記複数のトランシーバチェーンのセットの中の各トランシーバチェーンの間の不整合の量を識別するよう構成され、前記ＤＰＤ係数は、前記不整合を補正するために計算される、例２０５に記載の無線装置。
例２０７。前記複数のトランシーバチェーンの中の各トランシーバチェーンの間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比（ＶＳＷＲ）差、のうちの１つ以上を含む、例２０５～２０６の１つ以上に記載の無線装置。
例２０８。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用するよう構成される周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）を更に含む、例２０５～２０７の１つ以上に記載の無線装置。
例２０９。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、（ｉ）前記アンテナ、又は（ｉｉ）前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの１つを選択的に接続するよう構成される、例２０５～２０８の１つ以上に記載の無線装置。
例２１０。前記処理回路は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記複数のトランシーバチェーンの中のトランシーバチェーンのサブセットを識別し、前記トランシーバチェーンのサブセットについて、前記ＤＰＤ計算を実行して、前記トランシーバチェーンＤＦＥが前記ＤＰＤ計算を実行することを無効にする、よう更に構成される、例２０５～２０９の１つ以上に記載の無線装置。
例２１１。前記処理回路は、前記複数のトランシーバチェーンの中の各トランシーバチェーンについて、非線形性の量を識別し、前記共有ＤＦＥ又は前記トランシーバチェーンＤＦＥが前記非線形性の量に基づき前記ＤＰＤ係数を計算するかを制御するよう更に構成される、例２０５～２１０の１つ以上に記載の無線装置。
例２１２。前記複数のトランシーバチェーンの中の各トランシーバチェーンの前記送信経路回路は、前記アンテナを介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例２０５～２１１の１つ以上に記載の無線装置。
例２１３。デジタルトランシーバ手段のセットを有するトランシーバであって、前記デジタルトランシーバ手段のセットの中の第１デジタルトランシーバ手段は、
アンテナに接続された送信経路手段であって、前記送信経路手段は、送信信号のデジタル予歪（ＰＤＰ）係数に従い前記アンテナ手段を介して前記送信信号を結合する、送信経路手段と、
前記送信経路手段を介して前記アンテナ手段に結合された前記送信信号の入力電力を示すフィードバックデータを測定する受信経路回路手段と、
を含み、
前記送信経路手段は、前記フィードバックデータに基づき前記送信信号に前記ＤＰＤ係数を適用して、非線形性を補正する、トランシーバ。
例２１４。前記送信経路手段は、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用する周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）手段を更に含む、例２１３に記載のトランシーバ。
例２１５。前記デジタルトランシーバ手段のセットは、第２デジタルトランシーバ手段を更に含み、
前記第１デジタルトランシーバ手段の前記フィードバックデータを前記第２デジタルトランシーバ手段のフィードバックデータと比較し、前記第１及び前記第２デジタルトランシーバ手段によりそれぞれ示されるように前記第１デジタルトランシーバ手段と前記第２デジタルトランシーバ手段との間の非線形性不整合を補正するために、前記送信経路手段により適用される前記ＤＰＤ係数を計算する処理手段、を更に含む例２１３～２１４の１つ以上に記載のトランシーバ。
例２１６。前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、（ｉ）前記アンテナ手段、又は（ｉｉ）前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの１つを選択的に接続する、例２１３～２１５の１つ以上に記載のトランシーバ。
例２１７。前記受信経路手段は、前記送信経路手段を介して前記送信信号を現在送信している、前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を測定するよう構成される、例２１３～２１６の１つ以上に記載のトランシーバ。
例２１８。前記デジタルトランシーバ手段のセットは、第２デジタルトランシーバ手段を含み、前記第１デジタルトランシーバ手段及び前記第２デジタルトランシーバ手段の前記送信経路手段は、それぞれ、第１及び第２トランシーバ手段デジタルフロントエンド（ＤＦＥ）手段を含み、
前記第１デジタルトランシーバ手段及び前記第２デジタルトランシーバ手段の各々に接続される共有ＤＦＥ手段、を更に含む例２１３～２１７の１つ以上に記載のトランシーバ。
例２１９。前記第１デジタルトランシーバ手段と前記第２デジタルトランシーバ手段との間の非線形不整合の量を識別し、前記第１トランシーバ手段ＤＦＥ手段、前記第２デジタルトランシーバ手段ＤＦＥ手段、及び前記共有ＤＦＥ手段のうちのどれが、前記非線形不整合の量に基づき前記第１デジタルトランシーバ手段及び前記第２デジタルトランシーバ手段の送信チェーンの前記ＤＰＤ係数を計算するかを制御するよう構成される処理手段、を更に含む例２１３～２１８の１つ以上に記載のトランシーバ。
例２２０。前記送信経路手段は、前記アンテナ手段を介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例２１３～２１９の１つ以上に記載のトランシーバ。
例２２１。トランシーバであって、
共有デジタルフロントエンド（ＤＦＥ）手段と、
デジタルトランシーバ手段のセットであって、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記共有ＤＦＥ手段に接続され、以下：
アンテナに接続された送信経路手段であって、前記送信経路手段は、送信信号のデジタル予歪（ＰＤＰ）係数に従い前記アンテナ手段を介して送信信号を結合するトランシーバ手段ＤＦＥ手段を含む、送信経路手段と、
前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の入力電力を示すフィードバックデータを測定する受信経路手段と、を含む、デジタルトランシーバ手段のセットと、
前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段について、（ｉ）前記共有ＤＦＥ手段、又は（ｉｉ）前記トランシーバ手段ＤＦＥ手段が、前記測定されたフィードバックデータに基づき前記ＤＰＤ係数を計算するかを制御する処理手段と、
を含むトランシーバ。
例２２２。前記処理手段は、前記測定されたフィードバックデータを用いて、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段の間の不整合の量を識別する、前記ＤＰＤ係数は、前記不整合を補正するために計算される、例２２１に記載のトランシーバ。
例２２３。前記測定されたフィードバックデータにより示される、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比（ＶＳＷＲ）差、のうちの１つ以上を含む、例２２１～２２２の１つ以上に記載のトランシーバ。
例２２４。前記送信経路手段は、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用する周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）手段を更に含む、例２２１～２２３の１つ以上に記載のトランシーバ。
例２２５。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、（ｉ）前記アンテナ手段、又は（ｉｉ）前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの１つを選択的に接続する、例２２１～２２４の１つ以上に記載のトランシーバ。
例２２６。前記処理手段は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記デジタルトランシーバ手段のセットの中のデジタルトランシーバ手段のサブセットを識別し、前記デジタルトランシーバ手段のサブセットについて、前記ＤＰＤ計算を実行して、前記トランシーバ手段ＤＦＥ手段が前記ＤＰＤ計算を実行することを無効にする、例２２１～２２５の１つ以上に記載のトランシーバ。
例２２７。前記処理手段は、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段について、非線形性の量を識別し、前記共有ＤＦＥ手段又は前記トランシーバ手段ＤＦＥ手段が前記非線形性の量に基づき前記ＤＰＤ係数を計算するかを制御する、例２２１～２２６の１つ以上に記載のトランシーバ。
例２２８。前記送信経路手段は、前記アンテナ手段を介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を更に送信する、例２２１～２２７の１つ以上に記載のトランシーバ。
例２２９。無線装置手段であって、
共有デジタルフロントエンド（ＤＦＥ）手段と、
複数のトランシーバ手段であって、前記複数のトランシーバ手段の中の各トランシーバ手段は前記共有ＤＦＥ手段に接続される、複数のトランシーバ手段と、
処理手段と、
実行可能命令を格納する手段メモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数のトランシーバ手段の中の各トランシーバ手段に、
送信経路手段により、送信信号のデジタル予歪（ＤＰＤ）係数に従い、アンテナ手段を介して前記送信信号を送信させ、
受信経路手段により、前記送信経路手段を介して前記アンテナ手段に結合された前記送信信号の入力電力を示すフィードバックデータを測定させ、
前記複数のトランシーバ手段の中の各トランシーバ手段について、（ｉ）前記共有ＤＦＥ、又は（ｉｉ）前記複数のトランシーバチェーンの中のそれぞれ１つのトランシーバ手段ＤＦＥ手段が、前記測定されたフィードバックデータに基づき前記ＤＰＤ係数を計算するかを制御させる、無線装置手段。
例２３０。前記処理手段は、前記測定されたフィードバックデータを用いて、前記複数のトランシーバ手段の中の各トランシーバ手段の間の不整合の量を識別する、前記ＤＰＤ係数は、前記不整合を補正するために計算される、例２２９に記載の無線装置手段。
例２３１。前記複数のトランシーバ手段の中の各トランシーバ手段の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比（ＶＳＷＲ）差、のうちの１つ以上を含む、例２２９～２３０の１つ以上に記載の無線装置手段。
例２３２。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記フィードバックデータに基づき、前記送信信号に前記ＤＰＤ係数を適用する周波数乗算無線周波数アナログ－デジタル変換器（ＦＭ－ＲＦＤＡＣ）手段を更に含む、例２２９～２３１の１つ以上に記載の無線装置手段。
例２３３。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、（ｉ）前記アンテナ手段、又は（ｉｉ）前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの１つを選択的に接続する、例２２９～２３２の１つ以上に記載の無線装置手段。
例２３４。前記処理手段は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記複数のトランシーバ手段のセットの中のトランシーバ手段のサブセットを識別し、前記トランシーバ手段のサブセットについて、前記ＤＰＤ計算を実行して、前記トランシーバ手段ＤＦＥ手段が前記ＤＰＤ計算を実行することを無効にする、例２２９～２３３の１つ以上に記載の無線装置手段。
例２３５。前記処理手段は、前記複数のルトランシーバ手段の中の各トランシーバ手段について、非線形性の量を識別し、前記共有ＤＦＥ手段又は前記トランシーバ手段ＤＦＥ手段が前記非線形性の量に基づき前記ＤＰＤ係数を計算するかを制御する、例２２９～２３４の１つ以上に記載の無線装置手段。
例２３６。前記複数のトランシーバ手段の中の各トランシーバ手段の前記送信経路手段は、前記アンテナ手段を介してｍｍ波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例２２９～２３５の１つ以上に記載の無線装置手段。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＶＩ ＞
以下の例は更なる態様に関する。
例２３７。結合インダクタであって、
積層結合伝送線路を形成するよう第２金属層の下に配置される第１金属層を含む第１の半分であって、前記第２金属層は第１スパイラル変圧器に接続される、第１の半分と、
第２スパイラル変圧器に接続される前記第１金属層を含む第２の半分と、
を含み、
前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタ。
例２３８。前記第１金属層及び前記第２金属層は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスにより形成された層に関連付けられる、例２３７に記載の結合インダクタ。
例２３９。前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、それぞれ、八角形を有する、例２３７～２３８の１つ以上に記載の結合インダクタ。
例２４０。前記第２の半分に含まれる前記第１金属層は、第２積層結合伝送線路を形成するよう該第１金属層上に配置された前記第２金属層を更に含む、例２３７～２３９の１つ以上に記載の結合インダクタ。
例２４１。前記第２積層結合伝送線路は、等価分割キャパシタ回路を形成する、例２３７～２４０の１つ以上に記載の結合インダクタ。
例２４２。前記第１金属層は、接地シールド層の上面に配置され、前記第１スパイラル変圧器及び前記第２スパイラル変圧器の下の領域は、前記接地シールド層を欠いている、例２３７～２４１の１つ以上に記載の結合インダクタ。
例２４３。前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、それぞれ、接地シールド層に接続される接地リングに接続される、例２３７～２４２の１つ以上に記載の結合インダクタ。
例２４４。前記接地リングは、八角形を有し、第１接地リング半分及び第２接地リング半分を含み、前記第１接地リング半分及び前記第２接地リング半分は、それぞれ、前記接地シールド層に接続される、例２３７～２４３の１つ以上に記載の結合インダクタ。
例２４５。前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、それぞれ前記第１接地リング半分に接続される、例２３７～２４４の１つ以上に記載の結合インダクタ。
例２４６。前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、それぞれ、接地シールド層に接続される接地リングに接続され、前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、前記接地シールド層を欠いている前記接地リングの内部に形成された領域内に配置される、例２３７～２４５の１つ以上に記載の結合インダクタ。
例２４７。結合インダクタに基づく構成要素であって、
前記結合インダクタの第１の半分に関連付けられた第１ポートであって、前記第１ポートは、積層結合伝送線路を形成するよう第２金属層の下に配置される第１金属層を含み、前記第２金属層は第１スパイラル変圧器に接続される、第１ポートと、
前記結合インダクタの第２の半分に関連付けられた第２ポートであって、前記第２ポートは、第２スパイラル変圧器に接続される前記第１金属層を含む、第２のポートと、
を含み、
前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
例２４８。前記第１金属層及び前記第２金属層は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスにより形成された層に関連付けられる、例２４７に記載の結合インダクタに基づく構成要素。
例２４９。前記第１ポートは、５０Ωソースに接続され、前記第２ポートは、ミリ波（ｍｍＷ）増幅器の入力に接続される、例２４８に記載の結合インダクタに基づく構成要素。
例２５０。前記第１ポートは、５０Ω負荷に接続され、前記第２ポートは、ミリ波（ｍｍＷ）増幅器の出力に接続される、例２４７～２４９の１つ以上に記載の結合インダクタに基づく構成要素。
例２５１。前記第２の半分に含まれる前記第１金属層は、第２積層結合伝送線路を形成するよう該第１金属層上に配置された前記第２金属層を更に含む、例２４７～２５０の１つ以上に記載の結合インダクタに基づく構成要素。
例２５２。前記結合インダクタに基づく構成要素は、トリプレクサ回路の部分を形成し、
前記第１ポートは、無線周波数（ＲＦ）ヘッドに関連付けられた信号に結合され、前記信号は、前記トリプレクサ回路により結合される異なる周波数を有する複数の信号の中からのものであり、
前記第２ポートは、前記トリプレクサ回路の出力に結合される、例２４７～２５１の１つ以上に記載の結合インダクタに基づく構成要素。
例２５３。前記結合インダクタに基づく構成要素は、前記信号の周波数に従うフィルタ応答を有する前記第１ポートと前記第２ポートとの間の帯域通過フィルタを形成する、例２４７～２５２の１つ以上に記載の結合インダクタに基づく構成要素。
例２５４。前記第１スパイラル変圧器及び前記第２スパイラル変圧器は、それぞれ、八角形を有する、例２４７～２５３の１つ以上に記載の結合インダクタに基づく構成要素。
例２５５。前記第２積層結合伝送線路は、等価分割キャパシタ回路を形成する、例２４７～２５４の１つ以上に記載の結合インダクタに基づく構成要素。
例２５６。前記第１金属層は、接地シールド層の上面に配置され、前記第１スパイラル変圧器及び前記第２スパイラル変圧器の下の領域は、前記接地シールド層を欠いている、例２４７～２５５の１つ以上に記載の結合インダクタに基づく構成要素。
例２５７。結合インダクタに基づく構成要素であって、
積層結合伝送線路手段を形成するよう第２金属層の下に配置される第１金属層手段を含む第１の半分であって、前記第２金属層手段は第１スパイラル変圧器手段に接続される、第１の半分と、
第２スパイラル変圧器手段に接続される前記第１金属層手段を含む第２の半分と、
を含み、
前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、結合インダクタのセットを形成し、
前記積層結合伝送線路手段は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
例２５８。前記第１金属層手段及び前記第２金属層手段は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスにより形成された層に関連付けられる、例２５７に記載の結合インダクタに基づく構成要素。
例２５９。前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、それぞれ、八角形を有する、例２５７～２５８の１つ以上に記載の結合インダクタに基づく構成要素。
例２６０。前記第２の半分に含まれる前記第１金属層手段は、第２積層結合伝送線路手段を形成するよう該第１金属層手段上に配置された前記第２金属層手段を更に含む、例２５７～２５９の１つ以上に記載の結合インダクタに基づく構成要素。
例２６１。前記第２積層結合伝送線路は、等価分割キャパシタ回路を形成する、例２５７～２６０の１つ以上に記載の結合インダクタに基づく構成要素。
例２６２。前記第１金属層手段は、接地シールド層の上面に配置され、前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段の下の領域は、前記接地シールド層を欠いている、例２５７～２６１の１つ以上に記載の結合インダクタに基づく構成要素。
例２６３。前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、それぞれ、接地シールド層に接続される接地リングに接続される、例２５７～２６２の１つ以上に記載の結合インダクタに基づく構成要素。
例２６４。前記接地リングは、八角形を有し、第１接地リング半分及び第２接地リング半分を含み、前記第１接地リング半分及び前記第２接地リング半分は、それぞれ、前記接地シールド層に接続される、例２５７～２６３の１つ以上に記載の結合インダクタに基づく構成要素。
例２６５。前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、それぞれ前記第１接地リング半分に接続される、例２５７～２６４の１つ以上に記載の結合インダクタに基づく構成要素。
例２６６。前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、それぞれ、接地シールド層に接続される接地リングに接続され、前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、前記接地シールド層を欠いている前記接地リングの内部に形成された領域内に配置される、例２５７～２６５の１つ以上に記載の結合インダクタに基づく構成要素。
例２６７。結合インダクタに基づく構成要素であって、
前記結合インダクタに基づく構成要素の第１の半分に関連付けられた第１ポート手段であって、前記第１ポート手段は、積層結合伝送線路を形成するよう第２金属層手段の下に配置される第１金属層手段を含み、前記第２金属層手段は第１スパイラル変圧器手段に接続される、第１ポート手段と、
前記結合インダクタに基づく構成要素の第２の半分に関連付けられた第２ポート手段であって、前記第２ポート手段は、第２スパイラル変圧器手段に接続される前記第１金属層手段を含む、第２ポート手段と、
を含み、
前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
例２６８。前記第１金属層手段及び前記第２金属層手段は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスにより形成された層に関連付けられる、例２６７に記載の結合インダクタに基づく構成要素。
例２６９。前記第１ポート手段は、５０Ωソースに接続され、前記第２ポート手段は、ミリ波（ｍｍＷ）増幅器の入力に接続される、例２６７～２６８の１つ以上に記載の結合インダクタに基づく構成要素。
例２７０。前記第１ポート手段は、５０Ω負荷に接続され、前記第２ポート手段は、ミリ波（ｍｍＷ）増幅器の出力に接続される、例２６７～２６９の１つ以上に記載の結合インダクタに基づく構成要素。
例２７１。前記第２の半分に含まれる前記第１金属層手段は、第２積層結合伝送線路を形成するよう該第１金属層手段上に配置された前記第２金属層手段を更に含む、例２６７～２７０の１つ以上に記載の結合インダクタに基づく構成要素。
例２７２。前記結合インダクタに基づく構成要素は、トリプレクサ手段の部分を形成し、
前記第１ポート手段は、無線周波数（ＲＦ）ヘッドに関連付けられた信号に結合され、前記信号は、前記トリプレクサ手段により結合される異なる周波数を有する複数の信号の中からのものであり、
前記第２ポート手段は、前記トリプレクサ手段の出力に結合される、例２６７～２７１の１つ以上に記載の結合インダクタに基づく構成要素。
例２７３。前記結合インダクタに基づく構成要素は、前記信号の周波数に従うフィルタ応答を有する前記第１ポート手段と前記第２ポート手段との間の帯域通過フィルタを形成する、例２６７～２７２の１つ以上に記載の結合インダクタに基づく構成要素。
例２７４。前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段は、それぞれ、八角形を有する、例２６７～２７３の１つ以上に記載の結合インダクタに基づく構成要素。
例２７５。前記第２積層結合伝送線路は、等価分割キャパシタ回路を形成する、例２６７～２７４の１つ以上に記載の結合インダクタに基づく構成要素。
例２７６。前記第１金属層手段は、接地シールド層の上面に配置され、前記第１スパイラル変圧器手段及び前記第２スパイラル変圧器手段の下の領域は、前記接地シールド層を欠いている、例２６７～２７５の１つ以上に記載の結合インダクタに基づく構成要素。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＶＩＩ ＞
以下の例は更なる態様に関する。
例２７７。無線ヘッドであって、
少なくとも１つのトランシーバチェーンを含むトランシーバダイと、
前記少なくとも１つのトランシーバチェーンに接続されたフロントエンドダイと、
前記フロントエンドダイに接続されたアンテナアレイダイと、
を含み、前記少なくとも１つのトランシーバチェーンは、前記フロントエンドダイ及び前記アンテナダイと共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を促進するよう構成される、無線ヘッド。
例２７８。前記トランシーバダイは、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含むデジタルケーブルを介して前記モデムに接続される、例２７７に記載の無線ヘッド。
例２７９。前記トランシーバダイは、複数のトランシーバチェーンと、共通デジタルフロントエンドと、を更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を促進するよう構成される、例２７７～２７８の１つ以上に記載の無線ヘッド。
例２８０。前記少なくとも１つのトランシーバチェーンと前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例２７７～２７９の１つ以上に記載の無線ヘッド。
例２８１。前記アンテナアレイダイは、複数のアンテナ素子を含み、前記複数のトランシーバチェーンの各々は、前記複数のアンテナ素子のうちのそれぞれ１つに接続される、例２７７～２８０の１つ以上に記載の無線ヘッド。
例２８２。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給するよう構成される、例２７７～２８１の１つ以上に記載の無線ヘッド。
例２８３。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例２７７～２８２の１つ以上に記載の無線ヘッド。
例２８４。前記トランシーバダイは、複数のトランシーバチェーンを更に含み、
直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）回路、を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記ＬＯ回路により生成された個別直交ＬＯ信号セットを利用する、例２７７～２８３の１つ以上に記載の無線機。
例２８５。無線ヘッドであって、
複数のトランシーバチェーンを含むトランシーバダイと、
前記複数のトランシーバチェーンの各々に接続されたフロントエンドダイと、
複数のアンテナ素子であって、前記複数のアンテナ素子の中の各アンテナ素子は、前記フロントエンドダイを介して前記複数のトランシーバチェーンのうちのそれぞれ１つに接続される、複数のアンテナ素子と、
を含み、前記複数のトランシーバチェーンの各々は、前記フロントエンドダイおよび前記複数のアンテナ素子と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を促進するよう構成される、無線ヘッド。
例２８６。前記複数のトランシーバチェーンの各々は、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含むデジタルケーブルを介して前記モデムに接続される、例２８５に記載の無線ヘッド。
例２８７。前記トランシーバダイは、共通デジタルフロントエンドを更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を実現するよう構成される、例２８５～２８６の１つ以上に記載の無線ヘッド。
例２８８。前記複数のトランシーバチェーンの各々と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例２８５～２８７の１つ以上に記載の無線ヘッド。
例２８９。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給するよう構成される、例２８５～２８８の１つ以上に記載の無線ヘッド。
例２９０。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例２８５～２８９の１つ以上に記載の無線ヘッド。
例２９１。前記トランシーバダイは、直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）回路を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記ＬＯ回路により生成された個別直交ＬＯ信号セットを利用する、例２８５～２９０の１つ以上に記載の無線ヘッド。
例２９２。前記装置との前記無線データ通信は、ミリ波（ｍｍ－ｗａｖｅ）周波数を含む周波数範囲に従う、例２８５～２９１の１つ以上に記載の無線ヘッド。
例２９３。無線機であって、
無線ヘッドであって、少なくとも１つのトランシーバチェーンと、前記少なくとも１つのトランシーバチェーンに接続されたフロントエンドダイと、前記フロントエンドダイに接続されたアンテナアレイダイと、を含む無線ヘッドと、
前記無線ヘッドの外部にあるモデムであって、前記モデムはデジタル通信リンクを介して前記無線ヘッドに結合される、モデムと、
を含み、前記少なくとも１つのトランシーバチェーンは、前記フロントエンドダイ及び前記アンテナダイと共に、前記デジタル通信リンクを介する前記モデムとのデジタルデータ通信に基づき、装置と無線で通信するよう構成される、無線機。
例２９４。デジタル通信リンクは、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含む、例２９３に記載の無線機。
例２９５。前記トランシーバダイは、複数のトランシーバチェーンと、共通デジタルフロントエンドと、を更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を促進するよう構成される、例２９３～２９４の１つ以上に記載の無線機。
例２９６。前記少なくとも１つのトランシーバチェーンと前記外部モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例２９３～２９５の１つ以上に記載の無線機。
例２９７。前記アンテナアレイダイは、複数のアンテナ素子を含み、前記複数のトランシーバチェーンの各々は、前記複数のアンテナ素子のうちのそれぞれ１つに接続される、例２９３～２９６の１つ以上に記載の無線機。
例２９８。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給するよう構成される、例２９３～２９７の１つ以上に記載の無線機。
例２９９。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例２９３～２９８の１つ以上に記載の無線機。
例３００。前記トランシーバダイは、複数のトランシーバチェーンを更に含み、
直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）回路、を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記ＬＯ回路により生成された個別直交ＬＯ信号セットを利用する、例２９３～２９９の１つ以上に記載の無線機。
例３０１。無線ヘッドであって、
少なくとも１つのトランシーバチェーン手段を含むトランシーバ手段と、
前記少なくとも１つのトランシーバチェーン手段に接続されたフロントエンド手段と、
前記フロントエンド手段に接続されたアンテナアレイ手段と、
を含み、前記少なくとも１つのトランシーバチェーン手段は、前記フロントエンド手段及び前記アンテナ手段と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を実現するよう構成される、無線ヘッド。
例３０２。前記トランシーバ手段は、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含むデジタルケーブルを介して前記モデムに接続される、例３０１に記載の無線ヘッド。
例３０３。前記トランシーバ手段は、複数のトランシーバチェーン手段と、共通デジタルフロントエンド手段と、を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例３０１～３０２の１つ以上に記載の無線ヘッド。
例３０４。前記少なくとも１つのトランシーバチェーン手段と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例３０１～３０３の１つ以上に記載の無線ヘッド。
例３０５。前記アンテナアレイ手段は、複数のアンテナ素子を含み、前記複数のトランシーバチェーン手段の各々は、前記複数のアンテナ素子のうちのそれぞれ１つに接続される、例３０１～３０４の１つ以上に記載の無線ヘッド。
例３０６。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給する、例３０１～３０５の１つ以上に記載の無線ヘッド。
例３０７。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例３０１～３０６の１つ以上に記載の無線ヘッド。
例３０８。前記トランシーバ手段は、複数のトランシーバチェーン手段を更に含み、
直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）手段、を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記ＬＯ手段により生成された個別直交ＬＯ信号セットを利用する、例３０１～３０７の１つ以上に記載の無線ヘッド。
例３０９。無線ヘッドであって、
複数のトランシーバチェーン手段を含むトランシーバ手段と、
前記複数のトランシーバチェーン手段の各々に接続されたフロントエンド手段と、
複数のアンテナ素子であって、前記複数のアンテナ素子の中の各アンテナ素子は、前記フロントエンド手段を介して前記複数のトランシーバチェーン手段のうちのそれぞれ１つに接続される、複数のアンテナ素子と、
を含み、前記複数のトランシーバチェーン手段の各々は、前記フロントエンド手段および前記複数のアンテナ素子と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を実現するよう構成される、無線ヘッド。
例３１０。前記複数のトランシーバチェーン手段の各々は、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含むデジタルケーブルを介して前記モデムに接続される、例３０９に記載の無線ヘッド。
例３１１。前記トランシーバ手段は、共通デジタルフロントエンド手段を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例３０９～３１０の１つ以上に記載の無線ヘッド。
例３１２。前記複数のトランシーバチェーン手段の各々と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例３０９～３１１の１つ以上に記載の無線ヘッド。
例３１３。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給する、例３０９～３１２の１つ以上に記載の無線ヘッド。
例３１４。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例３０９～３１３の１つ以上に記載の無線ヘッド。
例３１５。前記トランシーバ手段は、直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）手段を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記ＬＯ手段により生成された個別直交ＬＯ信号セットを利用する、例３０９～３１４の１つ以上に記載の無線ヘッド。
例３１６。前記装置との前記無線データ通信は、ミリ波（ｍｍ－ｗａｖｅ）周波数を含む周波数範囲に従う、例３０９～３１５の１つ以上に記載の無線ヘッド。
例３１７。無線機であって、
無線ヘッド手段であって、少なくとも１つのトランシーバチェーン手段と、前記少なくとも１つのトランシーバチェーン手段に接続されたフロントエンド手段と、前記フロントエンド手段に接続されたアンテナアレイ手段と、を含む無線ヘッド手段と、
前記無線ヘッド手段の外部にあるモデムであって、前記モデムはデジタル通信リンクを介して前記無線ヘッドに結合される、モデムと、
を含み、前記少なくとも１つのトランシーバチェーン手段は、前記フロントエンド手段及び前記アンテナ手段と共に、前記デジタル通信リンクを介する前記モデムとのデジタルデータ通信に基づき、装置と無線で通信するよう構成される、無線機。
例３１８。デジタル通信リンクは、可撓性フラットケーブル（ＦＦＣ）又は可撓性プリント回路ケーブル（ＦＰＣ）のうちの１つを含む、例３１７に記載の無線機。
例３１９。前記トランシーバ手段は、複数のトランシーバチェーン手段と、共通デジタルフロントエンド手段と、を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例３１７～３１８の１つ以上に記載の無線機。
例３２０。前記少なくとも１つのトランシーバチェーン手段と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例３１７～３１９の１つ以上に記載の無線機。
例３２１。前記アンテナアレイ手段は、複数のアンテナ素子を含み、前記複数のトランシーバチェーン手段の各々は、前記複数のアンテナ素子のうちのそれぞれ１つに接続される、例３１７～３２０の１つ以上に記載の無線機。
例３２２。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ１つに信号を供給する、例３１７～３２１の１つ以上に記載の無線機。
例３２３。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例３１７～３２２の１つ以上に記載の無線機。
例３２４。前記トランシーバ手段は、複数のトランシーバチェーン手段を更に含み、
直交ＬＯ信号を生成するよう構成される局部発振器（ＬＯ）手段、を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記ＬＯ手段により生成された個別直交ＬＯ信号セットを利用する、例３１７～３２３の１つ以上に記載の無線機。
図示され記載された機器。
図示され記載された方法。
＜ 例 ＶＩＩＩ ＞
以下の例は更なる態様に関する。
例３２５。ケーブルであって、
可撓性ケーブルと、
前記可撓性ケーブルの第１の側に接続されるアンテナアレイダイと、
前記可撓性ケーブルの第２の側に接続される無線周波数集積回路（ＲＦＩＣ）であって、前記第１の側及び前記第２の側は、前記可撓性ケーブルの互いに反対の側にある、ＲＦＩＣと、
を含み、前記ＲＦＩＣは、前記可撓性ケーブルを介して前記アンテナアレイダイに接続される、ケーブル。
例３２６。前記ＲＦＩＣは、無線ヘッドの部分を形成するフロントエンド及びトランシーバを含む、例３２５に記載のケーブル。
例３２７。前記可撓性ケーブルは、デジタル差動データ信号方式をサポートするよう構成される１つ以上の金属トレースを含む、例３２５～３２６の１つ以上に記載のケーブル。
例３２８。前記可撓性ケーブルは、デジタル差動データ信号方式プロトコルに従い、前記１つ以上の金属トレースを用いて、前記ＲＦＩＣとモデムとの間でデジタルベースバンドデータをシリアル通信するよう構成される、例３２５～３２７の１つ以上に記載のケーブル。
例３２９。前記可撓性ケーブルは、第１データレートに従い前記ＲＦＩＣと前記モデムとの間のデジタルベースバンドデータの前記シリアル通信を可能にするよう構成され、
前記可撓性ケーブルは、前記第１データレートより小さい第２データレートに従い、１つ以上の制御信号の通信を可能にするよう構成される１つ以上の追加金属トレースを更に含む、例３２５～３２８の１つ以上に記載のケーブル。
例３３０。前記モデムは、遠隔装置ボードに関連付けられ、
前記ＲＦＩＣ、前記アンテナアレイチップ、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブルを介して互いに直接接続される、例３２５～３２９の１つ以上に記載のケーブル。
例３３１。前記アンテナアレイダイは、非導電性接着剤により、前記可撓性ケーブルの前記第１の側に接続されて、前記アンテナアレイダイと前記可撓性ケーブルとの間に非ガルバニック電磁結合が形成されるようにする、例３２５～３３０の１つ以上に記載のケーブル。
例３３２。前記ＲＦＩＣは、前記可撓性ケーブルにより、前記アンテナアレイダイと前記可撓性ケーブルとの間に形成される非ガルバニック電磁結合の片側に接続される、例３２５～３３１の１つ以上に記載のケーブル。
例３３３。前記可撓性ケーブルは、複数の層を含み、前記複数の層のうちの少なくとも１つは、電圧供給プレーンに関連付けられる、例３２５～３３２の１つ以上に記載のケーブル。
例３３４。前記可撓性ケーブルは、多層である液晶ポリマー（ＬＣＰ）で構成され、マイクロビアを含む、例３２５～３３３の１つ以上に記載のケーブル。
例３３５。ケーブルであって、
可撓性ケーブルと、
アンテナアレイダイと、
無線周波数集積回路（ＲＦＩＣ）と、
を含み、
前記可撓性ケーブルは、複数の層であって、該複数の層の部分がマイクロビアと相互接続される、複数の層を含み、
前記マイクロビアは、前記アンテナアレイダイの部分を、前記可撓性ケーブルの前記複数の層に渡り前記ＲＦＩＣの部分に接続するよう機能する、ケーブル。
例３３６。前記アンテナアレイダイは、前記可撓性ケーブルの第１の側に接続され、
前記ＲＦＩＣは、前記可撓性ケーブルの第２の側に接続され、前記第１の側及び前記第２の側は、前記可撓性ケーブルの互いに反対の側にある、例３３５に記載のケーブル。
例３３７。前記ＲＦＩＣは、無線ヘッドの部分を形成するフロントエンド及びトランシーバを含む、例３３５～３３６の１つ以上に記載のケーブル。
例３３８。前記可撓性ケーブルは、デジタル差動データ信号方式をサポートするよう構成される１つ以上の金属トレースを含む、例３３５～３３７の１つ以上に記載のケーブル。
例３３９。前記可撓性ケーブルは、デジタル差動データ信号方式プロトコルに従い、前記１つ以上の金属トレースを用いて、前記ＲＦＩＣとモデムとの間でデジタルベースバンドデータをシリアル通信するよう構成される、例３３５～３３８の１つ以上に記載のケーブル。
例３４０。前記可撓性ケーブルは、第１データレートに従い前記ＲＦＩＣと前記モデムとの間のデジタルベースバンドデータの前記シリアル通信を可能にするよう構成され、
前記可撓性ケーブルは、前記第１データレートより小さい第２データレートに従い、１つ以上の制御信号の通信を可能にするよう構成される１つ以上の追加金属トレースを更に含む、例３３５～３３９の１つ以上に記載のケーブル。
例３４１。前記モデムは、遠隔装置ボードに関連付けられ、
前記ＲＦＩＣ、前記アンテナアレイチップ、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブルを介して互いに直接接続される、例３３５～３４０の１つ以上に記載のケーブル。
例３４２。前記アンテナアレイダイは、非導電性接着剤により、前記可撓性ケーブルの前記第１の側に接続され、非ガルバニック電磁結合が前記アンテナアレイダイと前記可撓性ケーブルとの間に形成され、
前記ＲＦＩＣは、前記可撓性ケーブルを介して、前記アンテナアレイダイと前記可撓性ケーブルとの間に形成された前記非ガルバニック電磁結合の片側にガルバニック結合される、例３３５～３４１の１つ以上に記載のケーブル。
例３４３。前記可撓性ケーブルの前記複数の層のうちの少なくとも１つは、電圧供給プレーンに関連付けられる、例３３５～３４２の１つ以上に記載のケーブル。
例３４４。前記可撓性ケーブルは、多層である液晶ポリマー（ＬＣＰ）で構成され、マイクロビアを含む、例３３５～３４３の１つ以上に記載のケーブル。
例３４５。ケーブル手段であって、
可撓性ケーブル手段と、
前記可撓性ケーブル手段の第１の側に接続されるアンテナアレイ手段と、
前記可撓性ケーブル手段の第２の側に接続される無線周波数集積回路（ＲＦＩＣ）手段であって、前記第１の側及び前記第２の側は、前記可撓性ケーブル手段の互いに反対の側にある、ＲＦＩＣ手段と、
を含み、前記ＲＦＩＣ手段は、前記可撓性ケーブル手段を介して前記アンテナアレイ手段に接続される、ケーブル手段。
例３４６。前記ＲＦＩＣ手段は、無線ヘッドの部分を形成するフロントエンド及びトランシーバ手段を含む、例３４５に記載のケーブル手段。
例３４７。前記可撓性ケーブル手段は、デジタル差動データ信号方式をサポートするよう構成される１つ以上の金属トレースを含む、例３４５～３４６の１つ以上に記載のケーブル手段。
例３４８。前記可撓性ケーブル手段は、デジタル差動データ信号方式プロトコルに従い、前記１つ以上の金属トレースを用いて、前記ＲＦＩＣ手段とモデム手段との間でデジタルベースバンドデータをシリアル通信するよう構成される、例３４５～３４７の１つ以上に記載のケーブル手段。
例３４９。前記可撓性ケーブル手段は、第１データレートに従い前記ＲＦＩＣ手段と前記モデム手段との間のデジタルベースバンドデータの前記シリアル通信を可能にし、
前記可撓性ケーブル手段は、前記第１データレートより小さい第２データレートに従い、１つ以上の制御信号の通信を可能にする１つ以上の追加金属トレースを更に含む、例３４５～３４８の１つ以上に記載のケーブル手段。
例３５０。前記モデム手段は、遠隔装置ボードに関連付けられ、
前記ＲＦＩＣ手段、前記アンテナアレイ手段、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブル手段を介して互いに直接接続される、例３４５～３４９の１つ以上に記載のケーブル手段。
例３５１。前記アンテナアレイ手段は、非導電性接着剤により、前記可撓性ケーブル手段の前記第１の側に接続されて、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に非ガルバニック電磁結合が形成されるようにする、例３４５～３５０の１つ以上に記載のケーブル手段。
例３５２。前記ＲＦＩＣ手段は、前記可撓性ケーブル手段により、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成される非ガルバニック電磁結合の片側に接続される、例３４５～３５１の１つ以上に記載のケーブル手段。
例３５３。前記可撓性ケーブル手段は、複数の層を含み、前記複数の層のうちの少なくとも１つは、電圧供給プレーンに関連付けられる、例３４５～３５２の１つ以上に記載のケーブル手段。
例３５４。前記可撓性ケーブル手段は、多層である液晶ポリマー（ＬＣＰ）で構成され、マイクロビアを含む、例３４５～３５３の１つ以上に記載のケーブル手段。
例３５５。ケーブル手段であって、
可撓性ケーブル手段と、
アンテナアレイ手段と、
無線周波数集積回路（ＲＦＩＣ）手段と、
を含み、
前記可撓性ケーブル手段は、複数の層であって、該複数の層の部分がマイクロビアと相互接続される、複数の層を含み、
前記マイクロビアは、前記アンテナアレイ手段の部分を、前記可撓性ケーブル手段の前記複数の層に渡り前記ＲＦＩＣ手段の部分に接続するよう機能する、ケーブル手段。
例３５６。前記アンテナアレイ手段は、前記可撓性ケーブル手段の第１の側に接続され、
前記ＲＦＩＣ手段は、前記可撓性ケーブル手段の第２の側に接続され、前記第１の側及び前記第２の側は、前記可撓性ケーブル手段の互いに反対の側にある、例３５５に記載のケーブル手段。
例３５７。前記ＲＦＩＣ手段は、無線ヘッド手段の部分を形成するフロントエンド手段及びトランシーバ手段を含む、例３５５～３５６の１つ以上に記載のケーブル手段。
例３５８。前記可撓性ケーブル手段は、デジタル差動データ信号方式をサポートするよう構成される１つ以上の金属トレースを含む、例３５５～３５７の１つ以上に記載のケーブル手段。
例３５９。前記可撓性ケーブル手段は、デジタル差動データ信号方式プロトコルに従い、前記１つ以上の金属トレースを用いて、前記ＲＦＩＣ手段とモデム手段との間でデジタルベースバンドデータをシリアル通信するよう構成される、例３５５～３５８の１つ以上に記載のケーブル手段。
例３６０。前記可撓性ケーブル手段は、第１データレートに従い前記ＲＦＩＣ手段と前記モデム手段との間のデジタルベースバンドデータの前記シリアル通信を可能にし、
前記可撓性ケーブル手段は、前記第１データレートより小さい第２データレートに従い、１つ以上の制御信号の通信を可能にするよう構成される１つ以上の追加金属トレースを更に含む、例３５５～３５９の１つ以上に記載のケーブル手段。
例３６１。前記モデム手段は、遠隔装置ボードに関連付けられ、
前記ＲＦＩＣ手段、前記アンテナアレイ手段、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブル手段を介して互いに直接接続される、例３５５～３６０の１つ以上に記載のケーブル手段。
例３６２。前記アンテナアレイ手段は、非導電性接着剤により、前記可撓性ケーブル手段の前記第１の側に接続され、非ガルバニック電磁結合が前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成され、
前記ＲＦＩＣ手段は、前記可撓性ケーブル手段を介して、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成された前記非ガルバニック電磁結合の片側にガルバニック結合される、例３５５～３６１の１つ以上に記載のケーブル手段。
例３６３。前記可撓性ケーブル手段の前記複数の層のうちの少なくとも１つは、電圧供給プレーンに関連付けられる、例３５５～３６２の１つ以上に記載のケーブル手段。
例３６４。前記可撓性ケーブル手段は、多層である液晶ポリマー（ＬＣＰ）で構成され、マイクロビアを含む、例３５５～３６３の１つ以上に記載のケーブル手段。
図示され記載された機器。
図示され記載された方法。
＜＜ 結論 ＞＞
本願明細書を通じて、Ｍ、Ｎ、Ｋ、等のような、特定の構成要素の任意の適切な数を示すために、数値変数が提供された。提供された例のうちの幾つかでは、数値変数は、説明を容易にするために繰り返されることがある。しかしながら、本願明細書に記載の態様は、これらの例に限定されず、同じ数値変数の接尾辞により表される構成要素は、互いに等しい必要はない。例えば、図１５を参照すると、アンテナ１５１４．１～１５１４．Ｋ及び送信チェーン１５１２．１～１５１２．Ｋは、それぞれ、「Ｋ」という数値変数接尾辞として共有するが、態様は、所望の適用に基づき互いにこれらの構成要素の数が同じであること又は異なることを含む。
特定の態様の前述の説明は、他者が、過度の実験を伴わず、及び本開示の汎用的概念から逸脱することなく、当分野の通常の知識の適用により、このような特定の態様のような種々の適用のために直ちに変更及び／又は適応できるように、本開示の汎用的特性を十分に開示する。従って、このような適応及び変更は、本願明細書で提示した教示及び指針に基づき、本開示の態様の均等な意味及び範囲内に包含される。理解されるべきことに、本願明細書の表現法及び用語は、説明の目的であり、限定ではなく、従って、本願明細書の用語及び表現法は、教示及び指針の観点で当業者により解釈されるべきである。
明細書における「一態様」、「態様」、「例示的な態様」等の表現は、記載される態様が、特定の特徴、構造、又は特性を含み得るが、全ての態様が必ずしも該特定の特徴、構造、又は特性を含まなくてよいことを示す。更に、このような語句は、必ずしも同じ態様を参照しない。更に、特定の特徴、構造、又は特性がある態様と関連して記載されるとき、本願明細書に明示的に記載されるか否かに関わらず、他の態様に関連するこのような特徴、構造、又は特性に影響を与えることが、当業者の知識の範囲内であると言える。
本願明細書に記載の例示的な態様は、説明目的で提供され、限定ではない。他の例示的な態様が可能であり、例示的な態様に変更が行われてよい。従って、本願明細書は、本開示を限定することを意味しない。むしろ、本開示の範囲は、以下の請求の範囲及びその均等物によってのみ定義される。
態様は、ハードウェア（例えば、回路）、ファームウェア、ソフトウェア、又はそれらの任意の組み合わせで実装されてよい。態様は、１つ以上のプロセッサにより読み出され実行され得る、機械可読媒体に格納された命令として実装されてもよい。機械可読媒体は、機械（例えば、コンピューティング装置）により読み取り可能な形式で情報を格納又は送信する任意のメカニズムを含んでよい。例えば、機械可読媒体は、ＲＯＭ（read only memory）、ＲＡＭ（random access memory）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置、電気／光記憶媒体、フラッシュメモリ装置、電気／光／音響又は他の形式の伝搬信号（例えば、搬送波、赤外信号、デジタル信号、等）、等を含んでよい。更に、ファームウェア、ソフトウェア、ルーチン、命令は、特定の動作を実行するよう本願明細書に記載され得る。しかしながら、理解されるべきことに、このような記載は、単なる便宜上のものである。従って、このような動作は、実際に、コンピューティング装置、プロセッサ、制御部、又は該ファームウェア、ソフトウェア、ルーチン、命令などを実行する他の装置から生じる。さらに、実装の変形のうちの任意のものは、汎用コンピュータにより実行されてよい。
議論を目的として、用語「プロセッサ回路」は、回路、プロセッサ、ロジック、又はそれらの組み合わせであると理解されるべきである。例えば、回路は、アナログ回路、デジタル回路、状態機械ロジック、他の構造的電子ハードウェア、又はそれらの組み合わせを含み得る。プロセッサは、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、又は他のハードウェアプロセッサを含み得る。プロセッサは、本願明細書に記載の態様に従い、対応する機能を実行するための命令により「ハードコード」され得る。代替として、プロセッサは、内部及び／又は外部メモリにアクセスして、該メモリに格納された命令を読み出すことができる。該命令は、プロセッサにより実行されると、プロセッサに関連付けられた対応する機能、及び／又はプロセッサを有する構成要素の動作に関連付けられた１つ以上の機能及び／又は動作を実行する。
本願明細書に記載の例示的な態様のうちの１つ以上では、プロセッサ回路は、データ及び／又は命令を格納するメモリを含み得る。メモリは、例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、及びプログラマブル読み出し専用メモリ（ＰＲＯＭ）を含む、任意のよく知られた揮発性及び／又は不揮発性メモリであり得る。メモリは、非取り外し可能、取り外し可能、又はそれらの組み合わせであり得る。

Claims (23)

  1. 局部発振器（ＬＯ）信号生成器であって、
    出力信号周波数の分数調波周波数を有する受信した入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）と、
    前記ＤＬＬに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
    を含み、
    前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させ、
    前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記２次元行列の中の各ノードは２個の遅延素子により供給される、ＬＯ信号生成器。
  2. 前記ＤＬＬは、多数の遅延素子を有する被制御遅延線を含み、
    前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の数の関数である、請求項１に記載のＬＯ信号生成器。
  3. 前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
    前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項１に記載のＬＯ信号生成器。
  4. 直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、請求項１に記載のＬＯ信号生成器。
  5. 前記出力信号周波数は、ｍｍ波周波数の範囲内にある、請求項１に記載のＬＯ信号生成器。
  6. 前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信した入力信号の位相に関して位相シフトさせる、請求項１に記載のＬＯ信号生成器。
  7. 局部発振器（ＬＯ）信号生成器であって、
    出力信号周波数の分数調波周波数を有する受信した入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）と、
    前記ＤＬＬに動作可能に結合される振幅構成回路であって、前記振幅構成回路は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成するよう構成され、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成回路と、
    を含み、
    前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交ＬＯ信号のセットのうちの１つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、ＬＯ信号生成器。
  8. 前記ＤＬＬは、多数の遅延素子を有する被制御遅延線を含み、
    前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の数の関数である、請求項７に記載のＬＯ信号生成器。
  9. 前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
    前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項７に記載のＬＯ信号生成器。
  10. 前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記２次元行列の中の各ノードは２個の遅延素子により供給される、請求項７に記載のＬＯ信号生成器。
  11. 直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、請求項７に記載のＬＯ信号生成器。
  12. 前記出力信号周波数は、ｍｍ波周波数の範囲内にある、請求項７に記載のＬＯ信号生成器。
  13. 前記重み付け位相シフト信号に関連付けられた振幅は、前記出力信号周波数において直交ＬＯ信号のセットのうちの各々を、前記受信した入力信号の位相に関して位相シフトさせる、請求項７に記載のＬＯ信号生成器。
  14. 無線装置であって、
    複数の受信チェーンと、
    処理回路と、
    実行可能命令を格納するよう構成されるメモリと、
    を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の受信チェーンのうちの各受信チェーンに、出力信号周波数の分数調波周波数を有する受信した入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
    前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器（ＬＯ）信号のセットのうちの１つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置。
  15. 前記複数の受信チェーンの中の各受信チェーンは、それぞれのＬＯ信号生成ユニットであって、他の受信チェーンにより生成された直交ＬＯ信号のセットに関してシフトされた位相を有する直交ＬＯ信号のセットを生成するよう構成されるＬＯ信号生成ユニットを含む、請求項１４に記載の無線装置。
  16. 前記複数の受信チェーンの中の各受信チェーンは、それぞれのＬＯ信号生成ユニットであって、前記受信した入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ（ＤＬＬ）を含むＬＯ信号生成ユニットを含む、請求項１４に記載の無線装置。
  17. 前記ＤＬＬは、多数の遅延素子を有する被制御遅延線を含み、
    前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の数の関数である、請求項１６に記載の無線装置。
  18. 前記ＤＬＬは、複数の遅延素子を有する補間遅延線を含み、
    前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項１６に記載の無線装置。
  19. 前記ＤＬＬは、互いにインターリーブされた遅延素子の２次元行列を含み、前記２次元行列の中の各ノードは２個の遅延素子により供給される、請求項１６に記載の無線装置。
  20. 前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ（ＤＬＬ）に結合されたそれぞれの位相構成回路を含み、
    前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記ＤＬＬにより生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、請求項１４に記載の無線装置。
  21. 前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ（ＤＬＬ）に結合されたそれぞれの位相構成回路を含み、
    前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記ＤＬＬにより生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、請求項１４に記載の無線装置。
  22. 直交ＬＯ信号の前記セットは、直交差分ＬＯ信号である、請求項１４に記載の無線装置。
  23. 前記出力信号周波数は、ｍｍ波周波数の範囲内にある、請求項１４に記載の無線装置。
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