KR20210106881A - 라디오 설계, 제어, 및 아키텍처 - Google Patents
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- 238000013461 design Methods 0.000 title description 168
- 238000000034 method Methods 0.000 claims abstract description 256
- 230000010363 phase shift Effects 0.000 claims description 199
- 239000003990 capacitor Substances 0.000 claims description 158
- 230000005540 biological transmission Effects 0.000 claims description 134
- 238000012545 processing Methods 0.000 claims description 130
- 230000006854 communication Effects 0.000 claims description 126
- 238000004891 communication Methods 0.000 claims description 126
- 230000008878 coupling Effects 0.000 claims description 94
- 238000010168 coupling process Methods 0.000 claims description 94
- 238000005859 coupling reaction Methods 0.000 claims description 94
- 230000006870 function Effects 0.000 claims description 86
- 229910052751 metal Inorganic materials 0.000 claims description 85
- 239000002184 metal Substances 0.000 claims description 85
- 230000008569 process Effects 0.000 claims description 68
- 238000004364 calculation method Methods 0.000 claims description 34
- 239000011159 matrix material Substances 0.000 claims description 32
- 239000002131 composite material Substances 0.000 claims description 30
- 238000005070 sampling Methods 0.000 claims description 27
- 238000013507 mapping Methods 0.000 claims description 19
- 230000011664 signaling Effects 0.000 claims description 17
- 229920000106 Liquid crystal polymer Polymers 0.000 claims description 14
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 claims description 14
- 238000010276 construction Methods 0.000 claims description 11
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 9
- 150000004706 metal oxides Chemical class 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000007493 shaping process Methods 0.000 claims description 2
- 238000000638 solvent extraction Methods 0.000 abstract description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 4
- 230000006872 improvement Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 158
- 239000000243 solution Substances 0.000 description 59
- 238000010586 diagram Methods 0.000 description 54
- 230000008901 benefit Effects 0.000 description 34
- 238000012937 correction Methods 0.000 description 30
- 230000001276 controlling effect Effects 0.000 description 28
- 238000009826 distribution Methods 0.000 description 25
- 239000013598 vector Substances 0.000 description 16
- 238000003491 array Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 238000004422 calculation algorithm Methods 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 7
- 238000001228 spectrum Methods 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000006731 degradation reaction Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 238000009966 trimming Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- HKIGPMUNBXIAHY-UHFFFAOYSA-N ethyl 1-(3-cyano-3,3-diphenylpropyl)-4-phenylpiperidine-4-carboxylate;(8-methyl-8-azabicyclo[3.2.1]octan-3-yl) 3-hydroxy-2-phenylpropanoate;sulfuric acid;hydrochloride Chemical compound Cl.OS(O)(=O)=O.CN1C(C2)CCC1CC2OC(=O)C(CO)C1=CC=CC=C1.C1CC(C(=O)OCC)(C=2C=CC=CC=2)CCN1CCC(C#N)(C=1C=CC=CC=1)C1=CC=CC=C1 HKIGPMUNBXIAHY-UHFFFAOYSA-N 0.000 description 4
- 238000001914 filtration Methods 0.000 description 4
- 238000007726 management method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- -1 S 21 Chemical compound 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003595 spectral effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000001976 improved effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000010587 phase diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101710165631 Dihydropyrimidine dehydrogenase [NADP(+)] Proteins 0.000 description 1
- 101000863856 Homo sapiens Shiftless antiviral inhibitor of ribosomal frameshifting protein Proteins 0.000 description 1
- 230000027311 M phase Effects 0.000 description 1
- 101710183660 NAD-dependent dihydropyrimidine dehydrogenase subunit PreA Proteins 0.000 description 1
- 101710183648 NAD-dependent dihydropyrimidine dehydrogenase subunit PreT Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 108091027981 Response element Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002350 accommodative effect Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013506 data mapping Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
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- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
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Abstract
디지털 라디오 제어, 파티셔닝, 및 동작과 관련된 기술을 설명한다. 본 명세서에서 설명되는 다양한 기술은 무선 주파수(RF) 디지털-아날로그 컨버터(RFDAC)를 사용해서 고주파 국부 발진기 신호 생성 및 주파수 체배를 가능하게 한다. 본 개시물 전반에 걸쳐 설명되는 이들 컴포넌트 등을 사용하면, 다양한 개선을 실현할 수 있다. 예를 들어, 디지털, 아날로그, 및 하이브리드 빔 형성 제어가 구현되고, 새롭게 가능해진 디지털 라디오 아키텍처 파티셔닝을 통해 라디오 컴포넌트들을 라디오 헤드에 포함시켜, 고주파 케이블 및/또는 커넥터를 생략할 수 있게 된다.
Description
본 명세서에서 설명되는 양태들은 일반적으로 라디오에 관한 것으로, 특히, 주파수 체배(frequency-multiplication), 디지털 제어, 및 신규한 라디오 아키텍처를 구현하는 라디오 설계에 관한 것이다.
최신 RF 라디오는 하나 이상의 라디오 체인(예컨대, 수신기, 송신기, 또는 트랜시버)에 분배될 필요가 있는 국부 발진기(LO)들을 이용하는 것이 일반적이다. 더욱이, 최신 RF 라디오는 빔 형성(beamforming)을 구현하거나 및/또는 고주파 신호 분배를 필요로 할 수 있다. 이러한 신호의 생성, 분배, 및 처리는 해결될 필요가 있는 설계 복잡성을 초래한다. 예를 들면, 최신 RF 라디오는 신호 손실, 과도한 전력 사용(및 그에 따른 열 발생), 및 RF 라디오 보드들 사이의 인터커넥트로서 고가이고 손실이 많은 케이블류 및 커넥터의 사용으로부터 어려움을 겪는다. 이들 및 다른 문제를 해결하려는 현재까지의 시도에는 적절한 것이 없었다.
본 명세서에 포함되며 명세서의 일부를 형성하는 첨부 도면들은 발명의 상세한 설명과 함께 본 개시물의 양태들을 예시하는 한편, 양태들의 원리를 설명하고 당업자가 양태들을 만들고 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시물의 양태에 따른 다수의 저조파 위상(sub-harmonic phase)을 사용하는 주파수 체배의 실시예를 예시한다.
도 2는 본 개시물의 양태에 따른, 국부 발진기 분배 및 생성을 구현하는 예시적인 수신기 설계의 블록도를 예시한다.
도 3은 본 개시물의 양태에 따른, 제어된 지연 라인(controlled delay-line)을 구현하는 예시적인 지연 고정 루프(delay-locked loop)(DLL)의 블록도를 예시한다.
도 4는 본 개시물의 양태에 따른, 예시적인 보간 지연 라인(interpolating delay-line)의 블록도를 예시한다.
도 5는 본 개시물의 양태에 따른, 2차원 지연 라인을 구현하는 예시적인 DLL의 블록도를 예시한다.
도 6은 본 개시물의 양태에 따른, 도 5에 도시된 바와 같은 2차원 지연 라인(500)에 대하여 생성되는 위상을 나타내는 예시적인 Mx×My 매트릭스를 예시한다.
도 7은 본 개시물의 양태에 따른, 데카르트 결합(위상 보간)을 통한 직교 위상 편이(quadrature phase-shifting)를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다.
도 8은 본 개시물의 양태에 따른, 직접 직교 생성 및 위상 편이를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다.
도 9a 내지 도 9c는 본 개시물의 양태에 따른, 저조파 체배 계수 (2N+1) 및 위상 분해능 ηP의 3 가지의 상이한 경우에 대한 예시적인 위상 매트릭스를 예시한다.
도 10은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 11은 본 개시물의 양태에 따른, 기본 주파수, 제2 고조파, 및 제3 고조파에서의 신호 위상 결합의 실시예를 예시한다.
도 12는 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 폴라 송신기 설계의 블록도를 예시한다.
도 13은 본 개시물의 양태에 따른, 예시적인 FM-RFDAC의 블록도를 예시한다.
도 14는 본 개시물의 양태에 따른, 예시적인 진폭 구성 컴포넌트의 블록도를 예시한다.
도 15는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 16은 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 직교 송신기 설계의 블록도를 예시한다.
도 17은 본 개시물의 양태에 따른 새로운 45 도 축선에 재-맵핑된 I/Q 데이터 값들을 예시한다.
도 18a는 본 개시물의 양태에 따른, U(t) 및 V(t) 벡터의 위상과 연관되는 위상 8분원 내의 데이터 포인트(1802)를 예시한다.
도 18b는 본 개시물의 양태에 따른, U(t) 및 V(t) 벡터의 위상과 연관되는 위상 8분원 내의 데이터 포인트(1804)를 예시한다.
도 19는 본 개시물의 양태에 따른, 8분원 맵핑 정보에 기초하여 클록 신호의 위상 편이된 버전들 중에서 선택하기 위한 예시적인 구현예의 블록도를 예시한다.
도 20은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 21은 본 개시물의 양태에 따른, 예시적인 하이브리드 수신기 설계의 블록도를 예시한다.
도 22는 본 개시물의 양태에 따른, 예시적인 하이브리드 수신 경로 구현예의 블록도를 예시한다.
도 23은 본 개시물의 양태에 따른, 완전 아날로그 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다.
도 24는 본 개시물의 양태에 따른, 완전 디지털 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다.
도 25는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 26은 본 개시물의 양태에 따른, 예시적인 트랜시버 설계의 블록도를 예시한다.
도 27은 본 개시물의 양태에 따른, 예시적인 트랜시버 슬라이스 구현예의 추가적인 상세를 도시하는 블록도를 예시한다.
도 28a 내지 도 28c는 본 개시물의 양태에 따른, 위상 어레이(phased array) 안테나 시스템에 기인한 예시적인 빔 형성을 예시한다.
도 29는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 30은 본 개시물의 양태에 따른, 예시적인 보드간 인터커넥트를 도시하는 블록도를 예시한다.
도 31a 및 도 31b는 본 개시물의 양태에 따른, 적층 및 결합된 송신 라인을 구현하는 예시적인 결합-인덕터(coupled-inductor) 아키텍처를 예시한다.
도 32는 본 개시물의 양태에 따른, 도 31a에 도시된 바와 같은 결합-인덕터 아키텍처의 등가 회로 표현을 예시한다.
도 33은 본 개시물의 양태에 따른, 스플릿-커패시터 회로 토폴로지를 적층 및 결합된 송신 라인 토폴로지와 비교한 시뮬레이션된 테스트 결과의 스미스 차트 플롯(Smith chart plot)을 예시한다.
도 34는 본 개시물의 양태에 따른, MoM(metal oxide metal) 커패시터를 적층 및 결합된 송신 라인 토폴로지와 비교한 시뮬레이션된 테스트 결과의 필터 응답 플롯을 예시한다.
도 35는 본 개시물의 양태에 따른, 결합-인덕터 아키텍처 및 등가 회로 표현의 상이한 구현예들을 예시한다.
도 36은 본 개시물의 양태에 따른, 예시적인 시뮬레이션된 트리플렉서 구현예 및 시뮬레이션된 테스트 결과의 플롯을 예시한다.
도 37은 본 개시물의 양태에 따른, 예시적인 시뮬레이션된 임피던스 매칭 구현예를 예시한다.
도 38은 본 개시물의 양태에 따른, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예의 전력 이득 대 주파수 플롯을 예시한다.
도 39는 종래의 라디오 파티션의 블록도를 예시한다.
도 40은 본 개시물의 양태에 따른, 예시적인 라디오 파티셔닝의 블록도를 예시한다.
도 41은 본 개시물의 양태에 따른, 예시적인 양방향 디지털 통신 체인의 블록도를 예시한다.
도 42는 본 개시물의 양태에 따른, 예시적인 케이블 및 컴포넌트 인터페이스를 예시한다.
도 43은 본 개시물의 양태에 따른, 케이블 상호 연결을 사용한 라디오 컴포넌트들의 예시적인 제1 구현예를 예시한다.
도 44는 본 개시물의 양태에 따른, 케이블 상호 연결을 사용한 라디오 컴포넌트들의 예시적인 제2 구현예를 예시한다.
본 개시물의 예시적인 양태들을 첨부 도면을 참조하여 설명할 것이다. 요소가 처음 나타나는 도면은 일반적으로 상응하는 참조 번호의 가장 왼쪽의 숫자(들)로 표시된다.
도 1은 본 개시물의 양태에 따른 다수의 저조파 위상(sub-harmonic phase)을 사용하는 주파수 체배의 실시예를 예시한다.
도 2는 본 개시물의 양태에 따른, 국부 발진기 분배 및 생성을 구현하는 예시적인 수신기 설계의 블록도를 예시한다.
도 3은 본 개시물의 양태에 따른, 제어된 지연 라인(controlled delay-line)을 구현하는 예시적인 지연 고정 루프(delay-locked loop)(DLL)의 블록도를 예시한다.
도 4는 본 개시물의 양태에 따른, 예시적인 보간 지연 라인(interpolating delay-line)의 블록도를 예시한다.
도 5는 본 개시물의 양태에 따른, 2차원 지연 라인을 구현하는 예시적인 DLL의 블록도를 예시한다.
도 6은 본 개시물의 양태에 따른, 도 5에 도시된 바와 같은 2차원 지연 라인(500)에 대하여 생성되는 위상을 나타내는 예시적인 Mx×My 매트릭스를 예시한다.
도 7은 본 개시물의 양태에 따른, 데카르트 결합(위상 보간)을 통한 직교 위상 편이(quadrature phase-shifting)를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다.
도 8은 본 개시물의 양태에 따른, 직접 직교 생성 및 위상 편이를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다.
도 9a 내지 도 9c는 본 개시물의 양태에 따른, 저조파 체배 계수 (2N+1) 및 위상 분해능 ηP의 3 가지의 상이한 경우에 대한 예시적인 위상 매트릭스를 예시한다.
도 10은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 11은 본 개시물의 양태에 따른, 기본 주파수, 제2 고조파, 및 제3 고조파에서의 신호 위상 결합의 실시예를 예시한다.
도 12는 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 폴라 송신기 설계의 블록도를 예시한다.
도 13은 본 개시물의 양태에 따른, 예시적인 FM-RFDAC의 블록도를 예시한다.
도 14는 본 개시물의 양태에 따른, 예시적인 진폭 구성 컴포넌트의 블록도를 예시한다.
도 15는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 16은 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 직교 송신기 설계의 블록도를 예시한다.
도 17은 본 개시물의 양태에 따른 새로운 45 도 축선에 재-맵핑된 I/Q 데이터 값들을 예시한다.
도 18a는 본 개시물의 양태에 따른, U(t) 및 V(t) 벡터의 위상과 연관되는 위상 8분원 내의 데이터 포인트(1802)를 예시한다.
도 18b는 본 개시물의 양태에 따른, U(t) 및 V(t) 벡터의 위상과 연관되는 위상 8분원 내의 데이터 포인트(1804)를 예시한다.
도 19는 본 개시물의 양태에 따른, 8분원 맵핑 정보에 기초하여 클록 신호의 위상 편이된 버전들 중에서 선택하기 위한 예시적인 구현예의 블록도를 예시한다.
도 20은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 21은 본 개시물의 양태에 따른, 예시적인 하이브리드 수신기 설계의 블록도를 예시한다.
도 22는 본 개시물의 양태에 따른, 예시적인 하이브리드 수신 경로 구현예의 블록도를 예시한다.
도 23은 본 개시물의 양태에 따른, 완전 아날로그 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다.
도 24는 본 개시물의 양태에 따른, 완전 디지털 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다.
도 25는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 26은 본 개시물의 양태에 따른, 예시적인 트랜시버 설계의 블록도를 예시한다.
도 27은 본 개시물의 양태에 따른, 예시적인 트랜시버 슬라이스 구현예의 추가적인 상세를 도시하는 블록도를 예시한다.
도 28a 내지 도 28c는 본 개시물의 양태에 따른, 위상 어레이(phased array) 안테나 시스템에 기인한 예시적인 빔 형성을 예시한다.
도 29는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다.
도 30은 본 개시물의 양태에 따른, 예시적인 보드간 인터커넥트를 도시하는 블록도를 예시한다.
도 31a 및 도 31b는 본 개시물의 양태에 따른, 적층 및 결합된 송신 라인을 구현하는 예시적인 결합-인덕터(coupled-inductor) 아키텍처를 예시한다.
도 32는 본 개시물의 양태에 따른, 도 31a에 도시된 바와 같은 결합-인덕터 아키텍처의 등가 회로 표현을 예시한다.
도 33은 본 개시물의 양태에 따른, 스플릿-커패시터 회로 토폴로지를 적층 및 결합된 송신 라인 토폴로지와 비교한 시뮬레이션된 테스트 결과의 스미스 차트 플롯(Smith chart plot)을 예시한다.
도 34는 본 개시물의 양태에 따른, MoM(metal oxide metal) 커패시터를 적층 및 결합된 송신 라인 토폴로지와 비교한 시뮬레이션된 테스트 결과의 필터 응답 플롯을 예시한다.
도 35는 본 개시물의 양태에 따른, 결합-인덕터 아키텍처 및 등가 회로 표현의 상이한 구현예들을 예시한다.
도 36은 본 개시물의 양태에 따른, 예시적인 시뮬레이션된 트리플렉서 구현예 및 시뮬레이션된 테스트 결과의 플롯을 예시한다.
도 37은 본 개시물의 양태에 따른, 예시적인 시뮬레이션된 임피던스 매칭 구현예를 예시한다.
도 38은 본 개시물의 양태에 따른, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예의 전력 이득 대 주파수 플롯을 예시한다.
도 39는 종래의 라디오 파티션의 블록도를 예시한다.
도 40은 본 개시물의 양태에 따른, 예시적인 라디오 파티셔닝의 블록도를 예시한다.
도 41은 본 개시물의 양태에 따른, 예시적인 양방향 디지털 통신 체인의 블록도를 예시한다.
도 42는 본 개시물의 양태에 따른, 예시적인 케이블 및 컴포넌트 인터페이스를 예시한다.
도 43은 본 개시물의 양태에 따른, 케이블 상호 연결을 사용한 라디오 컴포넌트들의 예시적인 제1 구현예를 예시한다.
도 44는 본 개시물의 양태에 따른, 케이블 상호 연결을 사용한 라디오 컴포넌트들의 예시적인 제2 구현예를 예시한다.
본 개시물의 예시적인 양태들을 첨부 도면을 참조하여 설명할 것이다. 요소가 처음 나타나는 도면은 일반적으로 상응하는 참조 번호의 가장 왼쪽의 숫자(들)로 표시된다.
하기의 설명에서는, 본 개시물의 양태들에 대한 완전한 이해를 제공하기 위해 많은 구체적인 세부내용을 제시한다. 그러나, 구조, 시스템, 및 방법을 포함하는 양태들이 이들 구체적인 세부내용 없이 실행될 수 있음이 본 기술분야의 숙련자에게는 자명할 것이다. 본 명세서에서의 설명 및 표현은 본 기술분야의 경험자 또는 숙련자가 자신의 작업 내용을 본 기술분야의 다른 숙련자들에게 가장 효율적으로 전달하기 위해 사용하는 일반적인 수단이다. 그 밖의 경우에, 본 개시물의 불필요하게 모호한 양태들을 피하기 위해 잘 알려진 방법, 절차, 컴포넌트, 및 회로에 대해서는 상세하게 설명하지 않는다.
섹션 I - 주파수 체배 DAC를 사용한 국부 발진기 생성(LOCAL OSCILLATOR GENERATION USING FREQUENCY MULTIPLYING DACS)
이 섹션에서 설명되는 양태들은 일반적으로 수신기에 관한 것으로, 특히, 밀리미터파(mm-wave) 주파수에서 국부 발진기(LO) 생성을 구현하는 수신기 설계에 관한 것이다.
RF 수신기는 수신된 신호의 하향 변환 및/또는 처리를 위해 국부 발진기(LO)를 필요로 한다. 예를 들어, 각각의 관심 반송 주파수 또는 채널에서는 하나 이상의 LO 신호가 생성될 필요가 있다. 5G/밀리미터파 수신기와 같은 높은 주파수 수신기 용례의 경우, 필요한 LO 신호는 통상적으로 대신호(즉, 영(zero)에서 공급까지)이다. 또한, LO 빔 형성에 의하면, RF 경로에서 손실 있는 위상 편이기(lossy phase shifter)가 필요 없게 되어, 공간 및 전력이 더 절약된다. 결과적으로, 이러한 대신호 밀리미터파 LO의 생성 및 분배는 유리하지만 간단하지는 않고, 상당한 전력을 필요로 한다. 또한, 이러한 밀리미터파 수신기 설계는 직교 LO를 또한 필요로 해서, 이 문제를 더욱 복잡하게 만들고, LO 빔 형성 기반의 수신기는 또한 다중 위상(multi-phase) LO를 필요로 한다. 따라서, 이러한 수신기에 대하여 필요한 LO 신호를 생성하는 것은 복잡하고, 비용이 많이 들며, 시간 소모적인 작업이다.
다시 말해, 5G/밀리미터파 수신기와 같은 많은 RF 수신기 설계는, 예를 들어, 직교 다중 위상 LO를 구현한다. 이들 신호를 생성하기 위한 전형적인 해법은, 예를 들어, 주파수 분주, 90° 하이브리드 커플러, 및 다상(poly-phase) 필터를 사용해서 위상 고정 루프(phase locked loop)로부터 밀리미터파 LO를 직접 생성하는 것을 목표로 하는 직접 다중 위상 직교 LO 생성 기술을 포함한다. 그러나, 이러한 기술은, 밀리미터파 주파수에서 커패시터 품질 계수 열화에 의해 야기되는 위상 노이즈 열화를 초래하고, 밀리미터파 증폭, 추가적인 설계 비용, 공간, 및 전력을 필요로 하는 손실 있는 위상 편이기를 이용한다. 또한, 직접 다중 위상 기술도 마찬가지로 일반적으로 다중 채널 빔 형성 수신기를 사용하는 실제 용례에 대하여 필요되는 장거리에 걸친 밀리미터파 주파수에서 높은 전력 손실을 겪게 된다.
예를 들어, 주파수 분주기는 로컬 수신기 주파수 분주를 위해 2xLO 클록이 생성되어 분배되어야 할 경우 전술한 문제들을 악화시키며, 밀리미터파 주파수에서 주파수 분주기를 설계하는 것은 간단하지 않다. 더욱이, 대부분의 플립플롭 기반의 분주기 기술은 CMOS 또는 CML 로직의 속도에 부과되는 제한으로 인해 원하는 주파수에서 기능하지 않을 수 있다. 결과적으로, 유일하게 실행 가능한 옵션은 인젝션 고정(injection-locked) 주파수 분주기 또는 재생 분주기를 사용하는 것이지만, 이들 옵션 각각은 밀리미터파 주파수에서 LC 탱크 내의 커패시터의 낮은 품질 계수로 인해, 앞서 주지한 대로 높은 전력을 필요로 한다.
부가적으로, 90° 하이브리드 커플러는 특정 주파수에서 구축되기 때문에, 광대역 수신기 용도로 조정하기가 어렵다. 또한, 광대역 용례에서 사용될 경우, 주파수가 설계(즉, 조정된) 주파수로부터 벗어남에 따라 출력들의 위상 및 진폭 정확도가 저하되기 시작한다. 다상 필터도 마찬가지로, 특정한 조정된 주파수에서 동작하도록 유사하게 설계되기 때문에, 90° 하이브리드 커플러와 유사한 문제를 겪게 된다. 설계 토폴로지에 따라, 직교 출력의 위상 또는 진폭에 문제가 생긴다. 이를 보상하기 위해, 다단계 다상 필터들이 제안되었지만, 이들도 마찬가지로 각각의 다상이 3 dB의 손실을 더하기 때문에 상당한 전력 손실을 겪게 된다. 따라서, 값비싼 설계 공간을 소비하고 추가적인 전력을 필요로 하는 밀리미터파 증폭기가 사용될 수 있다.
직교 다중 위상 LO를 생성하기 위한 다른 해법들은 인젝션 고정 체배 기반의 LO 생성의 사용을 포함한다. 이러한 설계는 밀리미터파 LO 신호를 생성하기 위해 인젝션 고정 주파수 체배를 사용하지만, 기본 입력 및 그 원치 않는 고조파가 완전하게 억제되지 않아, 스퍼(spur)를 초래한다. 또한, 보간을 통한 또는 직접 위상 편이기를 통한 다중 위상 생성은 밀리미터파 주파수에서 위상 편이 후 증폭을 필요로 하는데, 이 또한 전력 소모가 큰 해법을 필요로 한다.
따라서, 특히 빔 형성을 구현하는 것을 포함한 밀리미터파 수신기에 대하여, 직교 다중 위상 LO를 생성할 필요성에 대처하기 위해, 본 명세서에서의 양태들은 주파수 체배 디지털-아날로그 컨버터(FM-DAC) 및 저주파 지연 고정 루프(DLL)의 조합을 구현한다. 본 명세서에서 더 논의되는 바와 같이, 이들 양태는 RF-PLL을 사용해서 원하는 LO 주파수의 저조파를 생성하는 것을 포함하는데, 이는 나중에 상이한 RF 수신기 체인들에 분배되며, 각 수신기 체인은 각각의 FM-DAC 및 DLL을 구현한다. 즉, 각 체인에 대하여 로컬인 DLL이 FM-DAC 및 빔 형성을 위한 LO 저조파의 다수의 위상을 생성하는 데 사용된다. 이는 전체 칩에 걸쳐 다중-위상 밀리미터파 LO 신호들을 분배하는 것을 배제한다. 결과적으로, 각 체인에 대하여 로컬인 FM-DAC는 기본 입력(즉, LO 저조파) 및 그 원치 않는 고조파를 억제하면서 체인마다의 적절한 LO 위상과 함께 이들 입력을 사용하여 밀리미터파 주파수에서 직교 대형 스윙(quadrature large-swing) LO 신호를 생성할 수 있다.
본 명세서에서 설명되는 바와 같은 양태들에 기인하는 장점은, PLL 및 LO 분배가 RF 주파수(밀리미터파 주파수는 아님)에서 행해져서 상당한 전력이 절약된다는 것을 포함한다. FM-DAC는 또한 원치 않는 고조파를 억제하여, 전술한 종래의 기술에 비해 더 선명한 스펙트럼을 생성한다. 로컬 DLL은 FM-DAC에서 사용될 LO 저조파 주파수에서 다수의 위상(직교 위상을 포함)을 생성하는 간단한 방법을 제공한다.
도 1은 본 개시물의 양태에 따른 다수의 저조파 위상을 사용하는 주파수 체배의 실시예를 예시한다. 도 1에 도시된 바와 같이, 원하는 고조파의 일관된 추가 및 원치 않는 고조파에서의 소거식 결합과 함께 다수의 저조파 위상을 사용하여 주파수 체배가 달성될 수 있다. 이 기술은 특히 원하는 고조파가 홀수일 때 잘 작동한다. 도 1에 도시되며 아래에서 더 설명되는 실시예에 있어서, 원하는 고조파는 제5 고조파로서 선택되지만, 본 명세서에서 설명되는 양태들은 특정 고조파로 제한되지 않으며 LO의 임의의 적절한 저조파에 따라 구현될 수 있다.
도 1에 도시된 바와 같이, 5개의 위상 클록(102)은 생성될 원하는 LO 주파수의 1/5로 예시되며, 이는 LO/5로 표현된다. 위상 클록(102)들은 그 위상 관계의 관점에서 전체 클록 사이클의 1/5 또는 2π/5(즉, 72 도)씩 서로 균등하게 이격된다. 이를 결합하면, 스펙트럼 출력 분포 다이어그램(104) 및 위상 다이어그램(108)에 도시된 바와 같이, LO 고조파(LO, 3LO 등)를 제외한, LO/5 및 그 홀수 고조파(3LO/5, 7LO/5 등)에서 상쇄(cancellation)가 생성된다. 이 개념은, (2N+1) 개의 위상 클록이 결합될 경우― 각각은 LO/(2N+1)의 주파수에서 2π/(2N+1)씩 균등하게 이격됨 ―, LO 신호가 LO 주파수(및 LO의 고조파)에서 일관되게 가산되고, LO/(2N+1)의 모든 다른 홀수 고조파에서 상쇄되도록, 수학적으로 일반화될 수 있다. 이 경우, N은 임의의 정수를 나타낸다. 다른 주파수-체배 기술(예컨대, 인젝션 고정 또는 자체 믹싱)에 있어서, 저조파는 근본적으로 상쇄되지 않아, 하나 이상의 관심 임계 주파수 대역 내에서 발생할 수 있는 스퍼를 생성한다. 따라서, 훨씬 낮은 주파수를 사용해서 높은 주파수 LO 신호를 생성하기 위해 이러한 위상 가산(phase-additive) 기술을 사용하는 것이 유리하다.
도 2는 본 개시물의 양태에 따른, 국부 발진기 분배 및 생성을 구현하는 예시적인 수신기 설계의 블록도를 예시한다. 도 2에 도시되며 본 명세서에서 더 논의되는 바와 같이, 수신기 설계(200)는 국부 발진기 생성(LOG) 회로를 포함하는 별도의 LOG 유닛(204.1 내지 204.K)을 포함하고, 각각의 LOG 유닛은 주파수 체배 디지털-아날로그 컨버터(FM-DAC) 및 지연 고정 루프(DLL)를 포함한다.
도 10을 참조하여 본 명세서에서 더 논의되는 바와 같이, 양태들은 수신기 설계(200)가 설명의 간결성 및 용이성을 위해 몇몇 컴포넌트를 생략한 전체 수신기 설계의 일부로서 구현되는 것을 포함한다. 예를 들어, 수신기 설계(200)는, 수신된 신호의 하향 변환 및 후속 신호 처리를 위해 각각의 수신기 체인에 의해 차후에 이용될 수 있는, 별도의 직교 LO 신호가 각각의 수신기 체인(RX-1 내지 RX-K)에 대하여 생성되는 것을 허용한다. 그리고, 각 수신기 체인에는 자체 직교 LO 신호 세트가 제공되기 때문에, 이러한 방식으로 상이한 수신기 체인들 사이에서의 위상 변화가 용이해질 수 있다. 따라서, 본 명세서에서 설명되는 양태들은, 각 수신기 체인이 해당 특정 수신기 체인 및 안테나에 대하여 조정된 위상을 갖는 자체의 전용 직교 LO 신호 세트를 이용할 수 있기 때문에, 다중 안테나를 통해 빔 형성을 구현하는 수신기들에 대하여 특히 유용할 수 있다.
따라서, 양태들은 각 수신기 체인이 하향 변환, 복조, 및 신호 처리를 위해 각자의 직교 LO 신호 세트를 사용하는 것을 포함한다. 이를 위해, 다양한 양태들은 수신 신호들이 수신되고 그 안에 포함된 데이터가 상응하게 처리되는 것을 보장하기 위해 개별 수신기 체인(RX-1 내지 RX-K) 각각이 추가적인 컴포넌트, 회로, 프로세서, 안테나 등을 포함하는 것을 포함한다. 예를 들어, 이들 추가적인 컴포넌트는, 예를 들어, 임의의 다른 적절한 컴포넌트와 조합하여 하나 이상의 프로세서(예컨대, 기저대역 프로세서)를 통해 수신 데이터의 처리를 구현하는 믹서, 복조기, 필터, 증폭기, 프로세서 등을 포함할 수 있다. 예를 들어, 직교 LO 신호가 생성되면, 직교 LO 신호는 임의의 적절한 기술(예컨대, 공지 기술)에 따라 사용되어 무선으로 수신되는 신호에 포함된 데이터를 처리할 수 있다.
일 양태에 있어서, 수신기 설계(200)는 각각의 LOG 유닛(204.1 내지 204.K)에 의해 입력 신호로서 사용되는 신호를 생성하는 공통 위상 고정 루프(PLL) 회로(202)를 포함한다. 이 입력 신호는 원하는 높은 주파수 LO 신호의 저조파 주파수에서 생성될 수 있다. 양태들에 있어서, 높은 주파수 LO 신호는 예를 들어, 제안된 24 GHz 내지 86 GHz 스펙트럼과 같이, 5G 무선 통신에 사용되는 밀리미터파 스펙트럼과 연관되는 주파수를 가질 수 있다. 그러나, 양태들은 이러한 특정 대역으로 제한되지 않으며, 본 명세서에서 설명되는 양태들은 특정 무선 통신 용례에 적합한 임의의 주파수 또는 주파수 범위에 따라 구현될 수 있다.
공통 PLL 회로(202)는 임의의 적절한 및/또는 공지된 회로 컴포넌트를 사용해서 입력 신호를 생성하도록 구현될 수 있다. 도 2에 도시된 바와 같이, 공통 위상 고정 루프 회로(202)는 LO/(2N+1)로 표현되는 높은 주파수 LO 신호의 저조파 주파수에서 입력 신호를 생성하고, LO는 고주파 타깃 LO이고 N은 특정 용례에 사용되는 원하는 주파수 체배 스케일링에 기초한 임의의 양의 정수값이다. 이어서, 높은 주파수 LO 신호의 저조파 주파수에서 생성된 입력 신호는 임의의 적절한 수(K)의 개별 RX 체인(RX-1 내지 RX-K)에 그들 각각의 LOG 유닛(204.1 내지 204.K)을 통해 분배된다.
다시 말해, 입력 신호는 (예컨대, RF 주파수 대 밀리미터파 주파수에서) 주파수 체배를 이용함으로써 타깃 LO 신호보다 낮은 주파수에서 생성된다. 결과적으로, 입력 신호는 높은 주파수 신호에 대하여 사용되는 구현예에 비해 유리하게 전력을 절약하고 적은 설계 노력을 필요로 하는 전력 분배 시스템을 사용해서 각 수신기 체인(RX-1 내지 RX-K)에 분배될 수 있다. 이는, 예를 들어, 수신기(200)를 구현한 수신기 또는 트랜시버 설계가 수 K가 10, 20, 100 등인 "대량으로" 분배되는 트랜시버 체인을 사용하는 경우에 특히 유리할 수 있다. 일 양태에 있어서, 각 수신기 체인(RX-1 내지 RX-K)은, 수신기 체인(204.2)에 대한 추가적인 세부내용에 도시되며 아래에서 더 논의되는 바와 같은 입력 신호를 사용해서 주파수 체배 및 위상 편이를 수행하기 위해 각각의 LOG 회로(204)를 구현한다.
예를 들어, LOG 유닛(206)이 도 2에 도시되고, 이는 수신기 체인(RX-2) 및 LOG 유닛(204.2)과 연관된다. 다시 말해, 양태들은 각 수신기 체인(RX-1 내지 RX-K)이 LOG 유닛(206)과 같은 별도의 LOG 유닛을 구현하는 것을 포함하지만, 본 명세서에서는 간결성을 위해 LOG 유닛(206)의 동작에 대한 세부내용만이 논의된다. 일 양태에 있어서, LOG 유닛(206)은 지연 고정 루프(DLL)(206.1), 선택적인 위상 구성 회로(206.2), 선택적인 진폭 구성 회로(206.3), 및 공진 부하(206.4)를 포함한다. 일 양태에 있어서, LOG 유닛(206)은 공통 PLL 회로(202)에 의해 생성되는 입력 신호를 수신하고 출력으로서의 직교 LO 신호 세트를 제공할 수 있다. 이들 직교 LO 클록 신호는, 예를 들어, 차동 LO 직교 출력일 수 있다. 본 명세서에서는 양태들이 주로 LO 직교 출력들을 본질적으로 차동인 것으로 참조하여 설명되지만, 양태들은 그렇게 제한되지 않으며, LO 직교 출력들의 생성이 수신된 무선 신호들의 신호 처리에 적합한 서로에 대한 임의의 관계를 갖는다는 것을 포함할 수 있다.
어떤 경우에든, 양태들은 생성된 직교 LO 신호 세트가 타깃 LO 신호에서의 주파수(예컨대, 밀리미터파 주파수)를 갖는다는 것을 포함하고, 직교 LO 신호는 0 도에서의 동상(in-phase) LO 신호 성분(I), 180 도에서의 동상 LO 신호 성분(
), 90 도에서의 직교 LO 신호 성분(Q), 및 270 도에서의 직교 LO 신호 성분(
)으로 표현된다. 이렇게, 공진 부하(206.4)는, 선택적인 위상 구성 회로(206.2) 및 선택적인 진폭 구성 회로(206.3) 중 하나 이상과 함께, FM-DAC를 형성할 수 있다.
또한, 생성된 직교 LO 신호 세트가 서로에 대하여 0, 90, 180, 및 270 도에서의 위상을 갖는 LO 신호 성분을 포함하더라도, 각각의 LOG 유닛(204.1 내지 204.K)은 다른 직교 LO 신호 세트에 대하여 위상 편이될 수 있는 자체의 직교 LO 신호 세트를 생성할 수 있다. 예를 들어, LOG 유닛(204.1)은, 서로로부터 각각 90 도 이격되되 LOG 유닛(204.2)에 의해 생성되는 직교 LO 신호로부터 5, 10, 15 도 등으로 위상 편이된 직교 LO 신호들을 생성할 수 있다. 직교 LO 신호를 어떻게 각 LOG 유닛(204.1 내지 204.K)을 통해 생성하는지와 관련된 세부내용이 아래에서 더 논의된다.
다양한 양태들에 있어서, DLL(206.1)은 직교 LO 신호를 생성하는 데 사용되는 위상들에 대한 보다 세밀한 제어에 대한 대가로 증가된 설계 복잡성을 각각 제공하는 상이한 아키텍처들을 사용해서 구현될 수 있다. 일 양태에 있어서, DLL(206.1)은 다단계 제어된 지연 라인으로 구현될 수 있으며, 그 실시예가 도 3에서 DLL(300)로 예시된다. 일 양태에 있어서, DLL(300)은 FM-DAC(예컨대, 위상 구성 회로(206.2), 진폭 구성 회로(206.3), 및 공진 부하(206.4))에 대한 다중 위상 입력을 생성할 수 있다. 또한, 이러한 양태들에 따르면, DLL(300)은, 예를 들어, 컴퓨터 판독 가능 명령어를 실행하여 M-단계 제어된 지연 라인(304)에 포함되는 M 개의 지연 요소(304.1 내지 304.M) 중 하나 이상의 요소의 상태를 제어하도록 구성되는 하나 이상의 프로세서로서 구현될 수 있는 위상 검출기 및 루프 필터(302)를 포함할 수 있다. M-단계 제어된 지연 라인(304)이 인버터를 지연 요소(304.1 내지 304.M)로 구현하는 것으로 도 3에 예시되어 있지만, 양태들은 M-단계 제어된 지연 라인(304)이, 예를 들어, 버퍼와 같이, 임의의 적절한 타입 및/또는 조합의 지연 요소(304.1 내지 304.M)로 구현되는 것을 포함한다.
일 양태에 있어서, 위상 검출기 및 루프 필터(302)는 지연 라인 입력 및 출력이 하나의 클록 주기로 분리될 수 있도록 조정될 수 있는 M-단계 제어된 지연 라인(304)에 대한 아날로그 및/또는 디지털 제어를 용이하게 할 수 있다. 클록 신호는, 예를 들면, 도 2를 참조하여 논의된 바와 같이, 공통 PLL 회로(202)에 의해 생성되는 분배 입력 신호를 포함할 수 있다. 더욱이, 위상 검출기 및 루프 필터(302)는, 예컨대, 부하 제어, 전류 궁핍형 제어, 전원 장치 제어 등을 통해 임의의 적절한 기술을 사용해서 M-단계 제어된 지연 라인(304)에 의해 구현되는 지연 요소들의 상태를 제어할 수 있다.
어떤 경우에든, 양태들은 DLL(300)이 위상 편이된 신호 세트를 위상 구성 회로(206.2)에 제공하는 것을 포함한다. 도 3에 도시된 바와 같은 이들 위상 편이된 신호는 M 개의 지연 요소(304.1 내지 304.M)의 함수인 위상에 의해 분리된다. 따라서, DLL(300)에 의해 제공되는 위상 편이된 신호 세트(즉, "CLK 위상들") 사이의 위상 편이량과 연관되는 단위 위상 세분성(unit-phase granularity)은 M 개의 지연 요소(304.1 내지 304.M)와 함께 증가된다. 그러나, DLL(300)은 단위 위상 편이(2π/M) 등가 시간 지연이, 경우에 따라 개별 지연 요소의 단위 인버터 지연보다 많이 감소할 수 있다는 점에서 제한적이다. 따라서, 단위 위상 편이의 더 세밀한 세분성을 허용하기 위해, 양태들은 도 4 및 도 5를 참조하여 아래에서 더 논의되는 바와 같이, 대안적인 타입의 지연 라인들을 구현하는 것을 포함한다.
도 4는 본 개시물의 양태에 따른, 예시적인 보간 지연 라인의 블록도를 예시한다. 일 양태에 있어서, DLL(206.1)은 도 4에 예시된 바와 같이 보간 지연 라인(400)을 이용해서 구현될 수 있다. 예를 들어, DLL(206.1)은 도 3에 도시되며 위에서 논의된 바와 같이, DLL(300)로서 구현될 수 있다. 다른 양태들에 있어서, M-단계 제어된 지연 라인(304)은 도 4에 도시된 보간 지연 라인(400)과 같은 다른 지연 요소 구성으로 대체될 수 있다. 따라서, 이러한 양태들에 따르면, DLL(206.1)은 도 3에 도시된 바와 같은 위상 검출기 및 루프 필터(302) 및 도 4에 도시된 바와 같은 보간 지연 라인(400)의 조합으로 구현될 수 있다.
보간 지연 라인(400)이 도 4에서 인버터로서 표현된 지연 요소를 포함하지만, 양태들은 보간 지연 라인(400)이 임의의 적절한 타입의 지연 요소를 구현하는 것을 포함한다. 도 4에 도시된 바와 같이, M 개의 지연 요소가 하나의 클록 주기와 연관될 수 있고, 수 k는 1과 M 사이의 임의의 요소 번호를 나타낸다. 예를 들어, (k+1)*(2π/M)으로 표기된 노드에서의 위상은 지연 요소(404.k)와 연관될 수 있다. 도 4에 도시된 바와 같이 각 열들 사이에서 입력을 엇갈리게 함으로써, DLL(400)에 의해 제공되는 위상 편이된 신호 세트는 DLL(300)에 비해 더 높은 레벨의 위상 세분성을 나타내는 (k*2π/M), (k+1)*(2π/M), (k+2)*(2π/M) 등의 단위 위상 편이를 제공할 수 있다. 즉, DLL(400)은 지연 요소 세트들 사이의 보간을 활용하여 DLL(300)에 의해 부과되는 제한을 극복하고, 개별 지연 요소의 지연과 연관되는 것보다 적은 단위 위상 편이를 달성한다.
제각기 도 3 및 도 4에 도시된 바와 같은 DLL(300) 및 DLL(400)의 경우, 각 DLL은 특정 구성으로 구현되는 단일의 DLL(예컨대, 비-보간 DLL(300) 대 보간 DLL(400))을 나타낸다. 다른 양태들에 있어서, 아래에서 더 논의되는 바와 같이, 하나 이상의 DLL은 단위 위상 편이에 대한 더 세밀한 제어를 달성하도록 구현될 수 있다.
도 5는 본 개시물의 양태에 따른, 2차원 지연 라인을 구현하는 예시적인 DLL의 블록도를 예시한다. 일 양태에 있어서, DLL(206.1)은 도 5에 예시된 바와 같이 2차원 지연 라인(500)으로서 구현될 수 있다. 2차원 DLL(500)은 2 개의 별도의 지연 라인 제어 시스템 DLL-X 코어(502) 및 DLL-Y 코어(504)를 구현할 수 있으며, 이들 각각은 DLL(300 및 400)과 유사한 방식으로 각각의 지연 요소 세트를 제어한다. 또한, DLL(300 및 400)과 유사하게, 2차원 지연 라인(500)은 임의의 적절한 타입의 지연 요소로 구현될 수 있는 지연 요소들에 대한 임의의 적절한 타입의 제어(부하 제어, 전류 궁핍형 제어, 전원 장치 제어 등)를 구현할 수 있다. 따라서, DLL(300 및 400)과 마찬가지로, 2차원 DLL(500)은 입력(506)에서, 공통 PLL 회로(202)에 의해 생성되는 입력 신호를 수신하고, 해당 입력 신호의 임의의 적절한 수의 위상 편이된 버전을 출력할 수 있다. 이어서, 이들 위상 편이된 입력 신호는, 아래에서 더 논의되는 바와 같이, 원하는 주파수 및 위상에서 직교 LO 신호를 생성하기 위한 위상 편이된 입력 신호들의 서브세트의 주파수 체배를 보장하기 위해 FM-DAC에 의해 이용될 수 있다.
그러나, DLL(300 및 400)과 달리, 양태들은 2차원 DLL(500)이 Mx×My 차원을 갖는 지연 요소들의 2차원 매트릭스를 형성하는 M 개의 지연 요소의 2 개의 직교 세트를 포함하는 것을 포함한다. 양태들은 매트릭스가 임의의 적절한 차원을 갖고, 대칭일 필요가 없다는 것을 포함한다. 이렇게, 지연 요소 매트릭스는, 도 5에 도시된 바와 같이, Mx 개의 지연 요소를 제어하는 DLL-X 코어(502) 및 My 개의 지연 요소를 제어하는 DLL-Y 코어로 구성될 수 있다. 또한, 지연 요소들의 2차원 매트릭스는, 2차원 매트릭스 내의 각 노드가 2 개의 지연 요소에 의해 공급되도록, 상세 부분(508)에 예시된 바와 같이, 서로 인터리브될 수 있다.
일 양태에 있어서, 각 지연 요소는 DLL(-X 또는 -Y) 코어 출력에 의해 제어되는 것이 일반적이다. 그러나, "상부"에 있는 지연 요소 체인(즉, 마지막 인버터 출력이 DLL-X에 입력으로서 돌아감), 및 "좌측"에 있는 지연 요소(즉, 마지막 인버터 출력이 DLL-Y에 입력으로서 돌아감)는 "완전히" 제어된다, 즉, 그 지연은 각각의 DLL에 의해 제어 및 구속된다. 이들 체인 외에, 다른 지연 요소들은 DLL에 의해 부분적으로 제어된다. 따라서, 양태들은 DLL에 의해 완전히 제어되지 않는 단계에서의 지연 변화를 줄이기 위해 2차원 DLL(500)의 구성을 이용하는 것을 포함한다. 추가적인 장점으로서, 2차원 DLL(500)은 또한, 일부 양태들에 있어서는 DLL(300 또는 400)보다 용이한 구현을 유리하게 허용할 수 있는 설계의 더욱 정돈된 "평면 배치 기법(floor-planning)"을 허용한다. 2차원 지연 라인(500)에 의해 생성되는 위상들을 나타내는 예시적인 Mx×My 매트릭스가 도 6에 도시되며 아래에서 더 논의된다.
다양한 양태들에 있어서, FM-DAC에 대한 적절한 위상들은 예를 들어, 임의의 DLL(300, 400, 또는 500)과 같이, 임의의 적절한 지연 라인 구현예에 의해 생성될 수 있다. 즉, 각각의 LOG 유닛(204)은 그 각각의 DLL(206)을 통해 적절한 위상을 출력할 수 있으며, 이는 각 수신기 체인에 원하는 직교 LO 신호를 제공하기 위해 LOG 유닛(204)의 FM-DAC 부분(예컨대, 위상 구성 회로(206.2), 진폭 구성 회로(206.3), 및 공진 부하(206.4))에 의해 이용된다.
일 양태에 있어서, 아래에서 더 논의되는 바와 같이, 직교 LO 신호를 생성하기 위해 LOG 유닛(204.1 내지 204.K)에 따라 두 가지 아키텍처가 구현될 수 있다. 설명의 편의상, 두 경우 모두에 대하여 주파수 체배 계수 (2N+1)과 출력 위상 분해능 2π/P가 상정된다. 그러나, 본 명세서에서 설명되는 양태들은 이와 관련하여 제한되지 않으며, 특정 용례, 필수 사양, 사용된 DLL 타입, 지연 요소의 수 등에 따라 임의의 적절한 체배 계수 또는 출력 위상 분해능을 제공할 수 있다.
더욱이, LO 신호의 위상 및 주파수는 제각기 도 7 및 도 8에서의 FM-DAC를 참조하여 아래에서 논의되는 바와 같이 두 가지의 상이한 방식으로 생성될 수 있다. 특히, LOG 유닛(700)은 결합된 신호가 원하는 주파수 및 위상에서 직교 LO 신호를 생성하도록 DLL에 의해 생성되는 위상 신호의 진폭을 제어한다. 한편, LOG 유닛(800)은 DLL에 의해 생성되는 위상들 중 진폭을 조정할 필요 없이 실제로 결합되는 위상을 제어하고, 최종 결과는 LOG 유닛(700)과 동일하게, 원하는 주파수 및 위상에서 직교 LO 신호를 제공한다.
도 7은 본 개시물의 양태에 따른, 데카르트 결합(위상 보간)을 통한 직교 위상 편이를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다. 도 7에 도시된 바와 같이, LOG 유닛(700)은 일반적으로 2 개의 상이한 부분, 즉 DLL(702) 및 FM-DAC(704)를 포함한다. DLL(702)은, 예를 들어, 도 2에 도시된 바와 같은 DLL(206.1)로 식별될 수 있고, 그에 따라 임의의 적절한 타입의 DLL(예컨대, DLL(300), DLL(400), 2차원 DLL(500) 등)로서 구현될 수 있다. 다시 말해, LOG 유닛(700)은 아래에서 더 논의되는 진폭 제어 블록(210)을 통해 생성된 LO 신호의 위상을 제어하기 때문에, 이러한 양태들은 위상 선택 회로(206.2)의 사용을 필요로 하지 않는다. 대신에, DLL(702)은 FM-DAC(704)에 의한 주파수 체배를 보장하는 데 필요한 위상을 생성한다. 따라서, 양태들은 구현된 DLL 아키텍처에 따라 DLL(702)이 사이에 위상차가 생기는 위상 편이된 입력 신호들을 생성하는 것을 포함하고, 이들 신호는 이후 원하는 위상이 가중합(weighted sum) 방식으로 보간을 통해 취득되도록 진폭 제어 블록(210)을 통해 가중된다.
따라서, FM-DAC(704)는 도 2에 도시된 바와 같이, 예를 들어, 진폭 구성 회로(206.3) 및 공진 부하(206.4)로 식별될 수 있다. 어떤 경우에든, 양태들은, 특정 입력 신호에 대하여, 가중된 신호들이 공진 부하(에컨대, LC 네트워크)를 통해 결합됨에 따라 주파수 체배를 활용함으로써 높은 주파수 및 원하는 위상에서 직교 LO 신호 세트를 생성하기 위해, LOG 유닛(700)이 DLL(702)에 의해 제공되는 적절한 위상을 이용하는 것을 포함한다. 예를 들면, 양태들은 DLL(702)이 원하는 주파수에서 최대 스퍼 없는 신호를 생성하는 위상 편이된 입력 신호들의 결합에 기초하여 위상들의 결합을 생성하는 것을 포함한다. 이렇게, 위상 편이된 신호의 위상들의 일부는 FM-DAC(704)로 전달되고 그 밖의 위상 편이된 신호들은 사용되지 않는다.
일 양태에 있어서, LOG 유닛(700)은 신호들이 원하는 주파수에서 구조적으로 추가되어 원하는 주파수 및 위상 편이를 갖는 직교 LO 신호 세트를 제공할 수 있도록 특정 방식으로 DLL(702)에 의해 생성되는 가중된 위상 편이된 입력 신호들을 결합한다. 예를 들어, FM-DAC(704)는 상응하게 가중된 위상 편이된 입력 신호들에 대하여, 전술한 바와 같이, 0 도에서의 동상 LO 신호 성분(I), 180 도에서의 동상 LO 신호 성분(
), 90 도에서의 직교 LO 신호 성분(Q), 및 270 도에서의 직교 LO 신호 성분(
)을 갖는 직교 LO 신호 성분 세트를 생성할 수 있다.
저조파 신호가 주파수 체배를 보장하도록 다양한 위상에서 생성될 수 있지만, 0 도에서의 동상 LO 신호 성분(I)과 입력 신호(예컨대, 
) 사이의 전체 위상 편이는 주파수 체배만에 의해서는 영향을 받지 않는다. 즉, 입력 신호 및 LOG 유닛(700)에 의해 출력되는 0 도에서의 동상 LO 신호 성분(I)은 추가적인 위상 조정 없이 서로 추적할 수 있다. 그러나, 각 수신기 체인 사이에서 조정될 수 있는 추가적인 위상 편이를 취득하는 것이 바람직하다(예컨대, 다중 안테나 수신기 내의 각 안테나에 대하여 수신된 신호와 LO 신호를 시간-정렬하거나 빔 형성을 용이하게 하기 위함).
따라서, 양태들은 LOG 유닛(700)이 DLL(702)에 의해 출력된 위상 편이된 신호 세트를 통해 진폭 변조 제어를 구현하는 것을 포함한다. 이를 위해, FM-DAC(704)는 DLL(702)에 의해 제공되는 각 신호 위상에 대하여 도 7에 도시된 바와 같이 인버터 세트를 구현할 수 있다. 각 인버터는 각 위상 편이된 입력 신호를 LC 네트워크에 결합하고 주파수 체배를 보장하도록 커패시터에 직렬로 더 결합될 수 있다. LC 네트워크는 임의의 적절한 수 및 타입의 반응 요소를 포함할 수 있고, 이는 적절한 주파수에 대하여 주파수 체배를 보장하도록 조정 가능하고 임의의 구성으로 될 수 있다. 또한, 양태들에 있어서, 인버터 및 커패시터는 임의의 적절한 수 및 타입의 로직을 사용해서 임의의 수의 반응 요소(예컨대, 서로 병렬인 몇 개의 커패시터)와 함께 구현될 수 있다. 따라서, DLL(702)에 의해 생성되는 각 위상 편이된 입력 신호는 해당 신호가 결합되는 인버터-커패시터 쌍의 제어를 통해 진폭 변조될 수 있고, 인버터의 상태는 이 진폭 변조를 용이하게 하도록 제어될 수 있다.
예를 들어, 간결성을 위해 도 7에는 도시되지 않았지만, 'A' 및 'B' 라인은 각 인버터 출력과 연관되는 진폭 또는 가중을 나타낼 수 있고, 이는 각 인버터가 별도로 스위칭 모드로 배치되거나 고정된 DC 출력을 제공하도록 하나 이상의 논리 요소에 결합되는 디지털 코드 워드로 실현될 수 있다. 예를 들어, 도 7에 도시된 각 인버터는, 하나의 입력이 DLL(702)로부터 출력되는 위상 편이된 신호이고 다른 하나가 원하는 전압값으로 구동되는 디지털 제어 라인인 적절한 논리 게이트(예컨대, NAND 게이트)로 대체될 수 있다. 어떤 경우에든, 양태들은 각 개별 인버터 출력의 진폭, 또는 DLL(702)에 의해 출력되는 각 위상 편이된 입력 신호의 가중이 (예컨대, 기저대역 프로세서 또는 수신기에 의해 구현되는 다른 적절한 프로세서를 통해) 디지털 방식으로 제어되는 것을 포함한다.
양태들에 있어서, FM-DAC(704)는 도 7에 도시된 바와 같은 LC 네트워크에 결합되는 위상 편이된 진폭 가중 입력 신호(750, 752, 754, 및 756)를 제공한다. 각 신호(750, 752, 754, 및 756)에 포함되는 위상 편이된 신호들의 진폭은 LC 네트워크를 통해 주파수 체배가 발생할 수 있게 하여 특정 주파수 및 위상을 갖는 각각의 직교 LO 성분을 생성한다. 예를 들면, 신호(750, 752, 754, 및 756)는, LC 네트워크에의 결합을 통해, 동상 LO 신호 성분(I), 동상 LO 신호 성분(
), 직교 LO 신호 성분(Q), 및 직교 LO 신호 성분(
)을 제각기 생성하기 위해, 진폭 제어를 통해 상응하게 가중된 각각의 위상 편이된 입력 신호 세트를 포함할 수 있다.
양태들은 LOG 유닛(700)에 대한 주파수 체배 계수가 홀수인 것을 포함한다. 이는 체배 계수가 (4L+1) 타입으로 이루어질 경우 클록들간의 직교 관계가 유지될 수 있게 하고, 체배 계수가 (4L+3)인 경우에만 반전된다는 점에서 유리하고, L은 임의의 정수이다. 후자의 경우에는, LO 클록들이 통상 차동 클록이며, 차동 클록들의 단순한 교환이 반전을 고정하기 때문에, 문제가 되지 않는다. 진폭 제어 경로를 사용한 직교 위상들간의 보간, 즉 LC 네트워크를 통한 출력에서의 데카르트 결합에 의해, 임의의 위상이 생성될 수 있다.
다시 말해, 도 7에 도시된 실시예의 경우, DLL(702)은 LO의 (2N+1)차 저조파에서 동작하도록 구성된다. 예시적인 실시예를 제공하기 위해, DLL(702)이 단일의 DLL 뱅크(예컨대, DLL(300) 또는 DLL(400))로 구현되면, 필요한 지연 요소의 수는 M = 4*(2N+1)이 될 것이다. 한편, DLL(702)이 2차원 DLL(예컨대, DLL(500))로 구현되면, (Mx, My) = (4, (2N+1)) 또는 ((2N+1), 4)이다.
위상 편이된 신호들이 결합되어 주파수 체배를 생성하면, 그에 따른 데카르트 결합 계산은 하기의 식으로 표현될 수 있으며, 해당 식은 원하는 LO 신호 위상 편이(φ) 및 진폭 가중 A 및 B 사이의 관계를 다음과 같이 나타낸다:
식 1: 
식 2: 
식의 특성상, LOI 및 LOQ의 출력 진폭은 동일하지만, 홀수 체배 계수 타입에 따라, LOQ 출력들을 교환할 필요가 있을 수도 또는 없을 수도 있다. 체배 계수는 시스템을 설계할 때 결정되기 때문에, 이는 간단한 작업이다. 그에 따라, 위상 생성의 정확도는 진폭(A 및 B)을 제어하기 위한 디지털 진폭 입력 분해능에 의존한다. 진폭 제어 관계에 대한 위상이 비선형(
)이더라도, DAC 분해능을 증가시키면 임의의 작은 위상 분해능이 달성될 수 있다.
도 8은 본 개시물의 양태에 따른, 직접 직교 생성 및 위상 편이를 사용하는 예시적인 LOG 유닛 아키텍처의 블록도를 예시한다. 도 8에 도시된 바와 같이, LOG 유닛(800)은 일반적으로 2 개의 상이한 부분, 즉, DLL(802)과, FM-DAC 부분(804.A 및 804.B)을 포함하는 FM-DAC(804)를 포함한다. DLL(802)은, 예를 들어, 도 2에 도시된 바와 같은 DLL(206.1)로 식별될 수 있고, 그에 따라 임의의 적절한 타입의 DLL(예컨대, DLL(300), DLL(400), 2차원 DLL(500) 등)로서 구현될 수 있다. 그러나, LOG 유닛(800)은 DLL에 의해 생성되는 위상 신호들의 선택적 결합을 통해 생성된 LO 신호들의 위상을 제어하기 때문에, 진폭 제어가 필요하지 않다. 대신에, FM-DAC(804)는 DLL(802)에 의해 생성되는 신호들 중에서 특정한 위상 편이된 입력 신호들을 선택하고, 해당 특정한 위상 편이된 입력 신호들을 공진 부하(즉, LC 네트워크)로 선택적으로 스위칭 및/또는 결합하여 원하는 주파수 및 위상에서 직교 LO 신호 세트를 생성한다.
따라서, FM-DAC(804)는, 예를 들어, 도 2에 도시된 바와 같이, 위상 구성 회로(206.2)(위상 스위칭 매트릭스(804.A)) 및 공진 부하(206.4)(부분(804.B))로 식별될 수 있다. 어떤 경우에든, 양태들은, 특정 저조파 LO 신호에 대하여, 높은 주파수 및 원하는 위상에서 직교 LO 신호 세트를 생성하기 위해 LOG 유닛(800)이 (위상 스위칭 매트릭스(804.A)를 통해) DLL(802)에 의해 제공되는 적절한 위상 편이된 입력 신호 세트를 이용하는 것을 포함한다.
이를 위해, LOG 유닛(700)과 연관되는 FM-DAC(704)와 마찬가지로, FM-DAC(804)도, 위상 스위칭 매트릭스(804.A)를 통해 DLL(802)과 LC 네트워크 사이에서 선택된 위상 편이된 입력 신호들을 결합하기 위한, 도 8에 도시된 바와 같은, 인버터 세트 및 하나 이상의 반응 컴포넌트(예컨대, 하나 이상의 커패시터)를 구현할 수 있다. 즉, DLL(802)은 FM-DAC(804)에 의한 주파수 체배를 보장하는 데 필요한 위상들의 "상위 세트(superset)"를 생성한다. 따라서, 양태들은 DLL(802)이 원하는 모든 빔 각도 시나리오에 대하여 구현된 DLL 아키텍처에 따라 사이에 위상차가 생기는 위상 편이된 입력 신호들을 생성하는 것을 포함한다. 이어서, DLL(802)에 의해 생성되는 위상 편이된 입력 신호들의 상위 세트 중에서 위상 편이된 입력 신호들의 특정 결합들(즉, 상위 세트의 서브세트)을 선택적으로 결합함으로써, 위상 스위칭 매트릭스(804.A)는 주파수 체배 및 빔 조향을 위한 적절한 위상 편이된 입력 신호(850 및 852)를 선택하고, 이들 신호를 공진 부하(부분(804.B))에 결합한다. 따라서, 특정한 생성된 위상 편이된 입력 신호(850 및 852)를 식별하여 선택함으로써, 출력된 직교 LO 신호의 위상 변화가 실현될 수 있다.
즉, FM-DAC(804)는 DLL(802)에 의해 출력되는 위상 편이된 신호들의 상위 세트의 위상 편이된 입력 신호(850 및 852)의 서브세트를, 임의의 적절한 수 및 타입의 반응 요소를 포함할 수 있으며 적절한 주파수에 대하여 주파수 체배를 보장하도록 조정 가능하고 임의의 구성으로 될 수 있는 LC 네트워크(부분(804.B))에 선택적으로 결합한다. 위상 편이된 입력 신호(850 및 852)의 서브세트의 특정 결합은 주파수 체배가 LC 네트워크를 통해 발생할 수 있게 하여, 0 도에서의 동상 LO 신호 성분(I), 180 도에서의 동상 LO 신호 성분(
), 90 도에서의 직교 LO 신호 성분(Q), 및 270 도에서의 직교 LO 신호 성분(
)을 생성한다.
즉, LOG 유닛(800)은 고유한 설계에 기인하는 정확한 위상 제어를 용이하게 하기 위해 DLL(802)에서 직접 직교 및 위상 생성을 유리하게 이용한다. 그러나, 그렇게 하면 DLL(802)에 필요한 지연 요소의 수가 위상 분해능에 비례하여 증가된다. 따라서, 2π/P의 분해능을 갖는 고주파(예컨대, 밀리미터파 주파수) LO 위상을 생성하기 위해, 양태들은 (2N+1)차 저조파(이 실시예에서)에서 2π/P(2N+1)의 분해능을 갖는 위상을 생성하는 것을 포함한다.
또한, 양태들은 LOG 유닛(800)이 직교 차동 위상 클록을 생성하는 것을 포함한다. 따라서, P는 4의 인수인 것이 바람직하다. 이러한 경우, 저조파 주파수에서 직교 차동 클록이 자동으로 생성된다. P의 모든 정수값에 대하여 작용하는, 이 구현예에 필요한 지연 요소의 수에 대한 보다 일반적인 표현은 다음과 같다:
식 3: 
; 여기서:
상세한 위상 생성 메커니즘은 P의 일반적인 경우에 대하여 도 8에 예시되고, 즉, 
이고, 여기서 k ∈ {0, 1, 2, ..., ηP-1}이다. 양태들에 있어서, DLL(802)은 2π/[η·P·(2N+1)]의 단계들에서 위상들을 생성한다. 단일의 DLL(예컨대, DLL(300 및 400))을 사용하는 DLL 구현예의 경우, 지연 요소의 수는 M = η·P·(2N+1)로 설정될 수 있다. 그러나, 2차원 DLL(예컨대, DLL(500))이 이용되는 양태들에 있어서는, 추가적인 명확성을 위해 아래에서 추가적인 계산이 제공된다.
특히, (Mx, My)로 정의되는 지연 요소 사이즈를 갖는 2차원 DLL의 경우, 지연 요소가 다음과 같이 정의된다고 가정한다:
식 4: 
식 4에서, Mx 및 My가 서로소(co-prime)인 것을 필요충분 조건으로 하면, 모든 고유한 M-위상이 생성된다. 이 조건이 만족되지 않으면, 도 6에 도시된 바와 같은 2차원 매트릭스(600)가 중복 항목을 갖게 되고, 이는 일부 필요한 위상이 생성되지 않게 됨을 의미한다. 도 9a 내지 도 9c는 위상 매트릭스에 대한 3 가지의 상이한 사례를 예시한다.
도 9a에 도시된 사례는 (2N+1) = 5 및 η·P = 12여서, Mx 및 My가 제각기 12 및 5로 선택되고; Mx와 My가 서로소인 제1 사례이다.
도 9b에 도시된 사례는 (2N+1) = 3 및 η·P = 12이고, Mx 및 My가 제각기 12 및 3으로 선택되고; Mx와 My가 서로소가 아닌 제2 사례이다.
도 9c에 도시된 사례는 (2N+1) = 3 및 η·P = 12(사례 (b)와 동일)이고; Mx 및 My가 제각기 9 및 4로 선택되고; Mx와 My가 서로소인 제3 사례이다.
도 9a 및 도 9c에 의해 표현되는 사례의 경우, 각각의 60 개 및 36 개의 고유한 위상들이 전부 해당 매트릭스에서 생성된다. 그러나, 도 9b에 표현된 사례의 경우에는, 다수의 중복된 위상이 존재하고, 결과적으로, 예를 들어 도 9c의 사례에 비해 많은 다른 누락 위상이 존재한다. 이는, 2차원 DLL로 구현될 경우, Mx 및 My가 서로소일 때 필요한 위상들을 생성하는 DLL(802)이 양태들에 포함된다는 것을 보여준다.
도 10은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다. 다양한 양태들에 있어서, 디바이스(1000)는 임의의 적절한 수 및/또는 타입의 통신 프로토콜에 따라 무선 신호를 송신 및/또는 수신하도록 구성되는 임의의 적절한 타입의 디바이스로 구현될 수 있다. 예를 들면, 디바이스(1000)는 휴대폰, 태블릿, 랩톱 컴퓨터 등과 같은 사용자 장비(UE)로 구현될 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(1000)는 액세스 포인트 또는 기지국으로 구현될 수 있다. 디바이스(1000)는, 예를 들어, 아래에서 더 설명되는 밀리미터파 주파수와 같은 주파수 또는 주파수 대역에 따라 무선 신호의 수신을 용이하게 하기 위해 본 명세서에서 설명되는 바와 같은 하나 이상의 양태를 구현할 수 있다.
일 양태에 있어서, 디바이스(1000)는 프로세서 회로(1002), 메모리(1004), 및 임의의 적절한 수(N)의 수신기 체인(1012.1 내지 1012.N)을 포함할 수 있고, 각 수신기 체인은 하나 이상의 각각의 안테나(1014.1 내지 1014.N)에 결합된다. 도 10에 도시된 컴포넌트들은 설명의 편의상 제공된 것이고, 양태들은 디바이스(1000)가 도 10에 도시된 것에 비해 추가적인, 적은, 또는 대안적인 컴포넌트들을 포함하는 것을 포함한다. 예를 들어, 디바이스(1000)는 하나 이상의 전력원, 디스플레이 인터페이스, 주변 장치, 포트 등을 포함할 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(1000)가 하나 이상의 송신기를 더 포함할 수 있거나, 또는 수신기 체인(1012.1 내지 1012.N)이 대안적으로 안테나(1014.1 내지 1014.N)를 통해 무선 신호를 수신 및 송신할 수 있는 트랜시버로 구현될 수 있다.
일 양태에 있어서, 디바이스(1000)의 다양한 컴포넌트들은 LO 주파수의 저조파에서 공통 입력 신호를 사용하는 직교 LO 신호의 생성을 참조하여 본 명세서에서 더 설명되는 기능으로 식별될 수 있다. 예를 들어, 무선 디바이스(1000)는 밀리미터파 또는 다른 적절한 주파수에서 하나 이상의 안테나(1014.1 내지 1014.N)를 통해 무선 신호를 수신하고, 수신기 체인(1012.1 내지 1012.N)을 통해 무선으로 수신된 신호에 포함되는 데이터를 복조 및 처리하도록 구성될 수 있다. 수신기 체인(1012.1 내지 1012.N)은, 예를 들어, 도 2에 도시된 바와 같은 수신기 체인(RX-1 내지 RX-K)의 각각의 수신기 체인으로 식별될 수 있으며, 각각 도 2에 도시된 바와 같은 각각의 LOG 유닛(204.1 내지 204.K)을 포함한다. 따라서, 수신기 체인(1012.1 내지 1012.N)은, 본 명세서에서 논의되는 바와 같이, 저조파 LO 주파수에서 동작하는 공통 PLL로부터 직교 LO 신호를 생성하기 위해 추가적인 컴포넌트(믹서, 복조기, 필터, 증폭기 등)를 포함할 수 있다.
이를 위해, 프로세서 회로(1002)는 본 명세서에서 논의되는 바와 같은 디바이스(1000)의 제어를 용이하게 할 수 있는 임의의 적절한 수 및/또는 타입의 컴퓨터 프로세서로 구성될 수 있다. 일부 양태들에 있어서, 프로세서 회로(1002)는 디바이스(1000)에 의해 구현되는 기저대역 프로세서(또는 그 적절한 부분들)로 식별될 수 있다. 다른 양태들에 있어서, 프로세서 회로(1002)는 기저대역 프로세서와는 별개인 디바이스(1000)에 의해 구현되는 하나 이상의 프로세서로 식별될 수 있다. 어떤 경우에든, 양태들은 프로세서 회로(1002)가 산술적, 논리적, 및/또는 입력/출력(I/O) 연산을 수행하거나, 및/또는 디바이스(1000)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 명령을 수행하도록 구성되는 것을 포함한다. 예를 들어, 프로세서 회로(1002)는 하나 이상의 마이크로프로세서, 메모리 레지스터, 버퍼, 클록 등을 포함할 수 있다. 또한, 양태들은 프로세서 회로(1002)가 메모리(1004) 및/또는 수신기 체인(1012.1 내지 1012.N)과 통신하거나 및/또는 그와 연관된 기능을 제어하는 것을 포함한다. 이는, 예를 들어, 디바이스(1000)의 송신 및/또는 수신 기능을 제어 및/또는 중재하는 것, 하나 이상의 기저대역 처리 기능(예컨대, 매체 액세스 제어(MAC), 인코딩/디코딩, 변조/복조, 데이터 심볼 맵핑, 오류 보정 등)을 수행하는 것을 포함할 수 있다.
일 양태에 있어서, 메모리(1004)는, 프로세서 회로(1002)에 의해 명령어가 실행될 때, 프로세서 회로(1002)가 본 명세서에서 설명되는 다양한 기능을 수행하도록, 데이터 및/또는 명령어를 저장한다. 메모리(1004)는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM) 등을 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리로 구현될 수 있다. 메모리(1004)는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
예를 들어, 메모리(1004)는, 예를 들어, 로직, 알고리즘, 코드 등과 같은 하나 이상의 실행 가능 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로 구현될 수 있다. 아래에서 더 논의되는 바와 같이, 메모리(1004)에 저장되는 명령어, 로직, 코드 등은 본 명세서에 개시되는 양태들이 기능적으로 실현되게 할 수 있는, 도 10에 도시된 바와 같은 다양한 모듈로 표현된다. 도 10에 도시된 모듈들은 하드웨어 컴포넌트와 소프트웨어 컴포넌트간의 기능적 연관관계에 관한 설명의 편의를 위해 제공된다. 따라서, 양태들은 프로세서 회로(1002)가 본 명세서에서 더 논의되는 바와 같이 해당 양태들과 연관되는 다양한 기능을 수행하기 위해 하나 이상의 하드웨어 컴포넌트와 함께 이들 각각의 모듈에 저장되는 명령어를 실행하는 것을 포함한다.
일 양태에 있어서, 위상 생성 모듈(1006)에 저장되는 실행 가능 명령어는, 프로세서 회로(1002)와 함께, 임의의 적절한 타입의 DLL(예컨대, DLL(300, 400, 500 등))을 통한 위상의 생성을 용이하게 할 수 있다. 예를 들어, 위상 생성 모듈(1006)에 저장되는 실행 가능 명령어는 디바이스(1000)에 의해 사용되는 특정한 구현예에 따라 DLL(300) 또는 DLL(400)에 대한 M-단계 제어된 지연 라인(304)의 제어를 관리하기 위해, 도 3에 도시된 바와 같은 위상 검출기 및 루프 필터(302)와 연관된 기능을 제공할 수 있다. 다른 실시예를 제공하기 위해, 위상 생성 모듈(1006)에 저장된 실행 가능 명령어는 2차원 DLL(500)에 의해 생성되는 위상을 제어하기 위해, 도 5에 도시된 바와 같은 DLL-X 코어(502) 및 DLL-Y 코어(504) 각각과 연관되는 기능을 제공할 수 있다.
일 양태에 있어서, 위상 제어 모듈(1008)에 저장된 실행 가능 명령어는, 프로세서 회로(1002)와 함께, 디바이스(1000)에 의해 구현되는 DLL에 의해 생성되는 위상의 선택을 용이하게 할 수 있다. 예를 들어, 위상 제어 모듈(1008)에 저장되는 실행 가능 명령어는 도 2에 도시된 바와 같은 위상 제어 블록(208)과 연관된 기능을 제공할 수 있다. 따라서, 위상 제어 모듈(1008)은, 구현된 DLL에 의해 생성되는 위상 편이된 입력 신호들의 서브세트의 선택이, 주파수 체배가 발생하는 것 및 직교 LO 신호가 수신기 체인(1012.1 내지 1012.N) 각각에 대하여 적절한 위상에서 생성되는 것을 보장하게 할 수 있다. 예를 들어, 위상 제어 모듈(1008)은, 도 8에 도시되고 LOG 유닛(800)에 대하여 논의된 바와 같은 직접 직교 생성 및 위상 편이를 사용하는 FM-DAC 아키텍처에 대하여 이용될 수 있다. 따라서, 위상 제어 모듈(1008)은, 도 7에 도시되고 LOG 유닛(700)에 대하여 논의된 바와 같은 데카르트 결합을 통한 직교 위상 편이에는 필요하지 않을 수 있다.
위상 제어 모듈(1008)은, 구현시에, 특정 주파수 및 위상을 어떻게 저조파 주파수 위상 결합으로부터 생성하는지와 관련된 명령어를 포함할 수 있다. 예를 들어, 위상 제어 모듈(1008)에 저장된 실행 가능 명령어는 타깃 주파수에서 원하는 직교 LO 신호 세트 및 선택적인 위상 편이를 생성하게 되는 특정 위상 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다(예컨대, LOG 유닛(800)과 식 3 및 식 4의 사용에 대하여 논의된 바와 같음). 따라서, 이들 명령어는 각각의 수신기 체인(1012.1 내지 1012.N)이 DLL-생성된 위상들의 서브세트를 선택하여 직접 직교 생성 및 위상 편이를 사용하는 FM-DAC 아키텍처에 대하여 원하는 LO 신호 성분(I, 
, Q, 및 
)을 생성하는 것을 허용한다.
일 양태에 있어서, 진폭 제어 모듈(1010)에 저장된 실행 가능 명령어는 마찬가지로, 프로세서 회로(1002)와 함께, 디바이스(1000)에 의해 구현되는 DLL에 의해 생성되는 위상의 선택을 용이하게 할 수 있다. 예를 들어, 진폭 제어 모듈(1010)에 저장되는 실행 가능 명령어는 도 2에 도시된 바와 같은 진폭 제어 블록(210)과 연관된 기능을 제공할 수 있다. 따라서, 진폭 제어 모듈(1010)은 도 7에 도시된 LOG 유닛(700)에 대하여 논의된 바와 같이, 각 위상 편이된 입력 신호의 진폭을 제어함으로써 구현된 DLL에 의해 생성되는 위상들의 서브세트의 선택을 가능하게 한다. 예를 들어, 진폭 제어 모듈(1010)은 도 7에 도시되고 LOG 유닛(700)에 대하여 논의된 바와 같은 데카르트 결합을 통한 직교 위상 편이를 사용하는 FM-DAC 아키텍처에 대하여 이용될 수 있다. 따라서, 진폭 제어 모듈(1010)은, 도 8에 도시되고 LOG 유닛(800)에 대하여 논의된 바와 같은 직접 직교 생성 및 위상 편이를 사용하는 FM-DAC 아키텍처에 대해서는 필요하지 않을 수 있다.
진폭 제어 모듈(1010)은, 구현시에, 특정 주파수 및 위상을 어떻게 저조파 주파수 위상 결합으로부터 생성하는지와 관련된 명령어를 포함할 수 있다. 예를 들어, 진폭 제어 모듈(1010)에 저장된 실행 가능 명령어는 타깃 주파수에서 원하는 직교 LO 신호 세트 및 선택적인 위상 편이를 생성하게 되는 특정 진폭 및 위상 결합 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다(예컨대, LOG 유닛(700)과 식 1 및 식 2의 사용에 대하여 논의된 바와 같음). 따라서, 이들 명령어는 각각의 수신기 체인(1012.1 내지 1012.N)이 DLL-생성된 위상 편이된 입력 신호들의 서브세트를 선택하여 데카르트 결합을 통한 직교 위상 편이를 사용하는 FM-DAC 아키텍처에 대하여 원하는 LO 신호 성분(I, 
, Q, 및 
)을 생성하는 것을 허용한다.
섹션 II - 위상 어레이를 위한 폴라 송신기 주파수 체배 RFDAC(POLAR TRANSMITTER FREQUENCY MULTIPLYING RFDAC FOR PHASED ARRAYS)
이 섹션에서 설명되는 양태들은 일반적으로 송신기에 관한 것으로, 특히, 밀리미터파 주파수에서 위상 어레이를 구현하는 송신기 설계에 관한 것이다.
5G 무선 기술의 발전은 제안된 24 GHz 내지 86 GHz 스펙트럼의 주파수에 대응할 수 있는 밀리미터파 주파수를 사용하는 트랜시버 설계를 주도했다. 이러한 설계는 일반적으로 채널 조건에 맞게 위상 어레이 및 빔 형성 패턴을 달성하도록 다중 안테나를 구현한다. 현재, 위상 어레이 설계에서 밀리미터파 신호를 구현하는 것은, 상향 변환 믹서, 밀리미터파 국부 발진기(LO) 생성 및 분배, 스플리터, 수동 위상 편이기, 케이블을 통한 밀리미터파 송신, 및 이들 모든 성분의 손실을 보상하는 데 필요한 증폭기와 연관되는 큰 다이 공간 및 전력 소비를 필요로 한다.
또한, 현재의 해법에 있어서, 비이상성(non-ideality) 및 불균형을 보상하기 위해 일반적으로 기저대역 신호로 도입되는 디지털 전치-왜곡(pre-distortion)은, 밀리미터파 신호가 하나의 소스로부터 비롯되기 때문에, 위상 어레이 내의 모든 송신 체인에 대하여 균일하게 적용될 필요가 있다. 따라서, 위상 어레이에서 구현되는 송신 체인에서의 임의의 미스매칭은 전치-왜곡 성능에 악영향을 미쳐 낮은 오류 벡터 크기(EVM) 또는 효율을 초래한다. 결과적으로, 위상 어레이 및/또는 다수의 송신기 체인을 구현하는 송신기들에 대하여 밀리미터파 신호를 생성 및 분배하기 위한 현재의 설계는 복잡하고, 큰 동작 전력량을 필요로 하며, 고가이고 비효율적이다.
다시 말해, 밀리미터파 트랜시버 설계는 채널 조건에 맞게 빔 형성을 용이하게 하도록 위상 어레이를 구현할 수 있다. 현재의 설계는 이러한 시스템에 따른 디지털 또는 아날로그 빔 형성과 관련된다. 아날로그 빔 형성 해법은 일반적으로 밀리미터파 주파수 LO와의 믹싱으로 이어지는 이미지 억제 기저대역 필터를 구동하는 고 대역폭 디지털-아날로그 컨버터(DAC)를 포함한다. 이어서, 믹서의 출력은 증폭되어 케이블을 통해 프런트 엔드(front end)에 결합되고, 여기서 케이블 손실을 보상하기 위해 추가적인 증폭이 필요해진다. 이러한 전형적인 일부 빔 형성 해법에 있어서는, 증폭된 출력이 또한 다중 스트림을 수용하기 위해 다이플렉서로 분배될 수 있다. 이어서, 스플리터는 위상 어레이에서 병렬 RF 체인을 통해 분배될 여러 버전의 신호를 생성할 수 있다. 그러나, 이들 RF 체인 각각은 스플리터 및 위상 편이기의 손실을 극복하기 위해 각 RF 체인에서 추가적인 증폭을 필요로 하는 독립적인 위상 편이기를 사용한다.
따라서, 종래의 아날로그 빔 형성 기술은 많은 수의 컴포넌트를 필요로 하고, 케이블류, 스플리터, 다이플렉서 등과 같은 RF 분배 컴포넌트는 그 손실을 보상하기 위해 추가적인 증폭기의 사용을 필요로 한다. 결과적으로, 이러한 증폭기를 사용하면 추가적인 전력이 소비되고 상당한 다이 공간이 소요된다. 부가적으로, 종래의 아날로그 빔 형성 해법은 가외의 트랜시버 칩을 필요로 하고, RF 체인마다 독립적으로 전치-왜곡이 적용될 수 없어, 낮은 송신기 전력 효율이 초래된다. 또한, 수동 위상 편이기는 위상 편이에 따른 진폭 변화를 나타내므로, 성능 저하를 방지하기 위해 추가적인 컴포넌트로 이득 보상을 할 필요가 있다.
디지털 빔 형성 해법은 케이블을 통해 밀리미터파 주파수 신호를 분배할 필요가 없으며, 대신에 고 대역폭 디지털 신호를 이용한다. 또한, 디지털 빔 형성 설계는 스플리터를 사용하지 않는다. 그러나, 이러한 설계는 여전히 공간 및 전력 페널티를 초래하는, 각 RF 체인에 대한 DAC, 필터, 믹서, 및 밀리미터파 LO를 필요로 한다. 따라서, 디지털 빔 형성 해법은 추가적인 DAC를 필요로 하고, LO 분배 단계에서 더 많은 전력을 소비하고, 상대적으로 높은 데이터 레이트(~50 내지 1100 Gbps)를 필요로 하는 디지털 링크를 사용한다.
따라서, 밀리미터파 설계에 대한 현재의 아날로그 및 디지털 빔 형성 해법에 존재하는 문제를 다루기 위해, 본 명세서의 양태들은 본 명세서에서 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)로 인용되는 단일의 "블록" 내에서 전체 밀리미터파 위상 어레이 송신기를 사용하는 것을 포함한다. 아래에서 더 논의되는 바와 같이, FM-RFDAC는 신호의 진폭 또는 가중을 설정하기 위한 커패시터 비율을 구현하지만, 각 FM-RFDAC에 분배되는 신호들은 주파수 체배로 인해 밀리미터파 출력보다 하위(sub-multiple)(예컨대, 저조파, 1/4, 1/8 등)이다. 아래에서 더 논의되는 바와 같이, 낮은 주파수에서 신호에 추가된 신호 변조를 보존하면서 높은 주파수 신호(예컨대, 밀리미터파 주파수 신호)를 생성하도록 구조적으로 추가되는, 저주파 위상 편이된 신호들이 결합된다.
기존의 해법과 비교하면, 본 명세서에서 설명되는 양태들은, 밀리미터파 신호 생성이 단일의 블록 또는 단계에서 행해지고, 출력된 밀리미터파 주파수보다 낮은 하위 주파수에서 LO 생성 및 분배가 수행되기 때문에, 적은 다이 공간을 필요로 하고 적은 전력을 소비한다. 또한, 양태들은 개별 송신 체인 기반의 전치-왜곡을 실현하여, 향상된 전력 증폭기(PA) 선형화를 제공한다. 결국, 이를 통해 더 적은 전력 소비 또는, 대안으로서, 더 높은 송신 출력 전력이 가능해진다. 또한, 각 송신 체인은 독립적으로 전치-왜곡될 수 있기 때문에, 양태들은 PA가 기존의 설계보다 더 깊게 압축하여 더 높은 효율로 동작할 수 있게 한다. 더욱이, 본 명세서에서 설명되는 양태들은 진폭 및 위상 조정이 밀리미터파 주파수에서 높은 세분성으로 이루어질 수 있게 하기 때문에, 결합된 위상 안테나 어레이를 통해 생성되는 빔들에 대한 세밀한 제어가 달성될 수 있다.
도 11은 본 개시물의 양태에 따른, 기본 주파수, 제2 고조파, 및 제3 고조파에서의 신호 위상 결합의 실시예를 예시한다. 예를 들어, 디지털 인버터와 같은 비선형 블록의 출력은 입력 신호의 기본 주파수의 홀수 고조파를 생성한다. 따라서, 신호가 위상 편이되어 합산되면, 위상 편이된 신호들이 일부 주파수들에서 구조적으로 추가되고 다른 주파수들에서 소거식으로 간섭할 수 있다. 도 11의 실시예는 균등한 위상 분배(120 도 간격)로 위상 편이된 3 개의 클록 신호(1102)를 도시한다. 클록 신호(1102)는 스펙트럼 다이어그램(1104)에 도시된 바와 같은 고조파를 갖는 기본 주파수(f0)와 연관된다. 위상 편이된 클록 신호(1102)는 기본 주파수 및 제2 고조파 주파수에서 합산되지 않는다. 그러나, 제3 고조파 주파수에서, 위상은 3회 "랩핑되어(wrapped)", 위상 편이된 신호(1102)를 구조적으로 합산해서 기본 주파수에서의 입력 신호(1102)보다 3배 큰 크기의 출력 신호를 생성한다. 이 개념은 아래에서 더 논의되는 바와 같이, 입력 신호의 주파수 체배를 허용한다.
본 명세서에서 더 논의되는 바와 같이, 양태들은 스위칭 모드에서 일부 인버터를, 그리고 각 입력 위상마다 고정된 DC에서 다른 인버터를 가능하게 하는 용량성 전압 분배를 사용하는 진폭 변조와 함께 인버터 기반의 주파수 체배기를 활용함으로써 전술한 주파수 체배 개념을 이용한다. 매칭 네트워크(예컨대, 공진 LC 부하)는 커패시터로 공진하여 체배된 주파수를 강화하면서 입력 기본파를 포함한 다른 고조파들을 감쇠시킨다. 각 입력 위상의 강도가 디지털로 제어될 수 있기 때문에, 광범위한 여러 주파수 체배 비율이 프로그래밍될 수 있다.
도 12는 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 폴라 송신기 설계의 블록도를 예시한다. 도 15를 참조하여 본 명세서에서 더 논의되는 바와 같이, 양태들은 송신기 설계(1200)가 설명의 간결성 및 용이성을 위해 몇몇 컴포넌트를 생략한 전체 송신기 설계의 일부로서 구현되는 것을 포함한다. 예를 들어, 송신기 설계(1200)는 별도의 위상 및 진폭 변조된 신호가 FM-RFDAC(1210.0 내지 1210.K)를 통해 각각의 송신기 체인에 대하여 생성되는 것을 허용한다. 따라서, 본 명세서에서 설명되는 양태들은, 각 송신 체인이 위상 어레이 내의 특정 안테나 요소(또는 안테나 요소 그룹)에 대하여 진폭 가중 및 위상 조정된 자체 신호를 결합할 수 있기 때문에, 다중 안테나를 통해 빔 형성을 구현하는 수신기들에 대하여 특히 유용할 수 있다.
도 12에 도시되고 본 명세서에서 더 논의되는 바와 같이, 송신기 설계(1200)는 각각의 송신 체인에 각각 연관되는 임의의 적절한 K 개의 FM-RFDAC(1210.1 내지 1210.K)를 포함한다. 아래에서 더 논의되는 바와 같이, 양태들은 각각의 FM-RFDAC(1210.0 내지 1210.K)가 진폭 변조된 및 위상 변조된 데이터를 수신하고 결국 각각의 FM-RFDAC 출력에서 주파수 체배된 출력 신호를 제공하는 개별 송신 체인의 일부를 형성하는 것을 포함한다. 따라서, FM-RFDAC(1210.0 내지 1210.K)를 포함하는 각 송신 체인은 위상 어레이 내의 각 안테나(들)에 대한 개별 신호 경로를 형성한다. 각 FM-RFDAC(1210.0 내지 1210.K)에 의해 출력되는 신호는 다른 FM-RFDAC(1210.0 내지 1210.K)에 대하여 특정한 주파수, 진폭, 및 위상 편이를 가질 수 있다. 결과적으로, 각 개별 FM-RFDAC(1210.0 내지 1210.K)에 의해 생성되는 신호들이 각각의 공진 매칭 네트워크(1220.0 내지 1220.K)를 통해 안테나(들)에 결합될 경우, 해당 신호들은 서로에 대하여 독립적으로 가중된 진폭 및 위상 편이된 값을 갖는다. 따라서, 각 송신 체인의 이러한 독립적인 제어는 위상 안테나 어레이 내의 개별 안테나 요소들에 적용될 때 원하는 빔 형성 패턴을 생성하는 데 이용될 수 있다.
일 양태에 있어서, 각 FM-RFDAC(1210.0 내지 1210.K)는 위상 어레이 안테나 요소들과 함께 동작하는 다수의 송신 체인을 갖는 빔 형성 송신기 설계에 있어서 종래에 구현되는 다른 컴포넌트들을 대체할 수 있다. 구체적으로, 양태들은 각 RFDAC(1210.0 내지 1210.K)가 종래의 송신기 아키텍처에서 일반적으로 구현되는 DAC, 필터, 믹서, RF 스플리터, 및 위상 편이기를 대신하여 사용되는 것을 포함한다. 앞서 주지한 바와 같이, 스플리터, 위상 편이기, 및 케이블을 통한 RF 시그널링에 의한 손실을 보상하기 위해, 종래의 아키텍처에서도 다수의 증폭 단계가 사용되는데, 이는 본 발명의 양태들에서는 더 이상 필요하지 않다는 점에서 유리하다.
또한, 공통 고주파 밀리미터파 신호를 다수의 송신 체인에 분배하는 일반적인 밀리미터파 송신기 아키텍처와 달리, 본 발명의 양태들은 대신, 원하는 높은 주파수(예컨대, 밀리미터파) 신호의 하위 신호인 낮은 주파수 입력 신호(1211)를 분배한다. 이는, 이러한 방식으로 낮은 주파수 신호를 분배하는 것이 반드시 케이블류 해법을 필요로 하는 것은 아니고, 또한 이러한 낮은 주파수에서는 온보드 신호 라우팅이 대신 구현될 수 있기 때문에, 밀리미터파 신호를 분배할 때 초래되는 케이블 손실 및 그 밖의 복잡성과 관련된 전술한 문제들 중 상당 부분을 해결한다. 이어서, 각각의 FM-RFDAC(1210.0 내지 1210.K)는, 각각의 공진 매칭 네트워크(1220.0 내지 1220.K)에 결합될 때, 주파수가 해당 분배된 낮은 주파수 입력 신호(1211)를 높은 주파수 출력 신호로 체배한 결합 및 가중된 출력 신호를 출력할 수 있다. 다시 말해, 이 높은 주파수 출력 신호는 진폭 및 위상 변조되고, 개별 위상 어레이 안테나 요소(또는 안테나 요소 그룹)에 공급되어 원하는 안테나 빔 패턴을 달성할 수 있다.
이를 위해, 송신기 설계(1200)는 동상(I) 및 직교 위상(Q) 데이터 스트림을 나타내는 디지털 기저대역 신호로부터 위상(φ) 및 진폭(ρ)을 추출하도록 기능하는 디지털 프런트 엔드(DFE)(1206)를 구현할 수 있다. 즉, DFE(1206)는 디지털 기저대역에서 동상 및 직교 위상 신호를 데이터 스트림으로서 수신하고 적절한 대표 진폭 및 위상을 출력으로서 제공하는 I/Q-폴라 컨버터로서의 역할을 한다. 아래에서 더 논의되는 바와 같이, I/Q 디지털 기저대역 신호로부터 추출된 진폭 및 위상 데이터는 FM-RFDAC(1210.0 내지 1210.K)의 출력 신호를 위상 변조 및 진폭 변조하는 데 사용될 수 있다.
다양한 양태들에 있어서, DFE(1206)는 I/Q 디지털 기저대역 신호로부터 진폭 및 위상 데이터를 추출하기 위해 임의의 적절한 수, 타입, 및 조합의 컴포넌트들을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, DFE(1206)는 디지털 동상 신호 및 디지털 직교 위상 신호를 업샘플링하고 업샘플링된 데이터를 분할 샘플 레이트 컨버터 및 부호 변화점 계산 블록(fractional sample rate converter and zero crossing calculation block)(FRSC/ZC)(1206.2)에 제공하는 업샘플링 블록(1206.1)을 포함할 수 있다. FRSC/ZC(1206.2)의 출력은 결국 위상 및 진폭 데이터를 제공하는 다운샘플링 블록(1206.3)에 결합된다. 도 12에 도시된 DFE(1206)는 위상 및 진폭 데이터를 추출하도록 구현될 수 있는 디지털 프런트 엔드의 하나의 예시적인 타입이다. 양태들은 이러한 하나의 특정 실시예로 제한되지 않으며, 임의의 적절한 타입의 디지털 프런트 엔드가 극성 데이터를 추출하기 위한 송신기 디자인(1200)의 일부로서 구현될 수 있다.
또한, 디지털 기저대역 신호의 I/Q-폴라 변환이 밀리미터파 주파수에서 수행될 필요가 없고, 낮은 하위 주파수에서 수행되기 때문에, 해당 변한에 사용되는 디지털 링크의 속도는 일반적으로 종래의 디지털 빔 형성 해법에 대하여 필요한 것보다 훨씬 적을 수 있다. 예를 들면, 양태들은 I/Q 데이터 샘플이 수신되고 위상 및 진폭 데이터가 추출되는 속도가 밀리미터파 반송 주파수에 비해 서브샘플링되는 레이트로 될 수 있다는 것을 포함한다. 그리고, 종래의 폴라 송신기 아키텍처의 경우, 정상적으로는 각각에 대하여 분배되는 동일한 전치-왜곡 신호를 이용하도록 각 송신 체인에 강제하게 되는 디지털 프런트 엔드(1206) 단계에 디지털 전치-왜곡이 또한 적용될 수 있다. 그러나, 도 12에 도시된 구성은, 각 FM-RFDAC(1210.0 내지 1210.K)에 의해 용이해진 진폭 및 위상 변조를 통해 각 송신기 체인에 전치-왜곡이 적용되게 할 수 있다는 점에서 유리하다.
일 양태에 있어서, 송신기 설계(1200)는 본 명세서에서 "클록 신호"라고 인용될 수도 있는 합성 주파수 신호(1201)를 생성하도록 구성되는 공통 디지털 위상 고정 루프(DPLL)(1202)를 포함한다. 양태들은 송신기 설계(1200)가 DFE(1206)로부터 추출된 위상 데이터를 사용하여 클록 신호(1201)를 위상 변조함으로써 FM-RFDAC(1210.0 내지 1210.K)에 분배되는 디지털 파형일 수 있는 낮은 주파수 입력 신호(1211)를 생성하는 것을 포함한다. 일 양태에 있어서, 클록 신호(1201)의 위상 변조는 디지털 제어식 2-지점 에지 보간기(DCEI2)에 결합되는 다중-모듈러스 분할기(MMD)를 포함하는 디지털-시간 컨버터(DTC)(1204)를 통해 수행된다. 따라서, DTC(1204)는 DFE(1206)에 공급되는 고정-레이트 기저대역 동상 및 직교 위상 신호로부터 정확한 시간 순간(즉, 위상 변조된 출력과 시간-정렬됨)에 위상 및 진폭 신호가 추출되는 것을 보장한다. DTC(1206)가 도 12에서 클록 신호(1201)의 위상 변조를 수행하는 것으로 도시되지만, 양태들은 이러한 하나의 특정 실시예로 제한되지 않으며, 임의의 적절한 수, 타입, 및 조합의 컴포넌트들이 송신기 설계(1200)의 일부로서 구현되어 클록 신호(1201)를 위상 변조할 수 있다.
양태들에 있어서, 낮은 주파수 입력 신호(1211)는 매우 적은 LO 신호 레이트(예컨대, 매우 적은 밀리미터파 LO 신호 주파수)로 생성될 수 있다. 예를 들면, 낮은 주파수 입력 신호(1211)는 각 FM-RFDAC(1210.0 내지 1210.K)의 입력 클록 레이트에서, 또는 일부 양태들에 있어서는, 훨씬 더 하위에서 생성될 수 있다. 도 12에 도시된 바와 같이, 양태들은 DTC(1204)의 출력이 주파수 분주기를 통해 90 도 위상이 더 용이하게 생성되는 것을 허용할 수 있는 블록(1208)에 결합되는 것을 선택적으로 포함한다. 다양한 양태들에 있어서, 주파수 분주는 추가적으로 또는 대안으로서 각 FM-RFDAC(1210.0 내지 1210.K) 내에서 수행될 수 있다.
다양한 양태들에 있어서, 임의의 적절한 수 또는 타입의 기술은 (예컨대, 기저대역 프로세서 또는 별도의 프로세서 회로를 통해 실행 가능한 하나 이상의 알고리즘을 통해) 위상 변조 데이터를 서브샘플링하여 EVM 및 스펙트럼 방출을 최소화하도록 구현될 수 있다. 다시 말해, 본 명세서에서 설명되는 바와 같은 양태들의 한 가지 장점은 낮은 주파수 입력 신호(1211)가 각 송신 체인에 더 쉽게 분배된다는 점이다. 부가적으로, 낮은 주파수 입력 신호(1211)가 낮은 주파수 클록 신호(1201)를 위상 변조함으로써 생성되기 때문에, 낮은 주파수 입력 신호(1211)는 덜 복잡한 설계 및 구현예를 이용하는 방식으로 생성 및 변조될 수 있다.
이 스킴의 부가적인 이점은 위상 변조가 체배 계수 N에 대하여 2π/N의 범위를 커버할 필요가 있을 뿐이어서, DTC(1204)의 설계 및 구현이 간략화되고 전력이 더 절약된다는 점이다. 그리고, 본 명세서에서 설명되는 양태들이 또한 공진 매칭 네트워크(1220.0 내지 1220.K)로부터 출력되는 높은 주파수 신호보다 낮은 주파수에서 동작하는 진폭 변조 제어를 이용하기 때문에, 본 명세서에서 설명되는 양태들의 설계 고려사항은 종래에 밀리미터파 시스템에서 구현된 것과 같은 높은 주파수 설계에 비해 상당히 완화되고 덜 복잡하다.
다시 말해, 위상 변조된 낮은 주파수 입력 신호(1211)는 각각의 FM-RFDAC(1210.0 내지 1210.K)를 통해 각 개별 송신 체인에 분배된다. FM-RFDAC(1210.0-1210.K) 각각은 수신된 입력 신호(1211)의 특정한 위상 편이된 버전의 신호 세트로부터 가중 및 결합된 위상 편이된 출력 신호(1213.0 내지 1213.K)를 생성한다. 공진 부하 결합의 결과로서, 각 공진 매칭 네트워크(1220.0 내지 1220.K)는 각각의 가중 및 결합된 위상 편이된 출력 신호(1213.0 내지 1213.K)가 주파수 체배하여 다른 FM-RFDAC(1210.0 내지 1210.K)와는 독립적인 위상 및 진폭을 갖게 한다. 이 프로세스의 세부내용은 FM-RFDAC(1210.0 내지 1210.K) 중 하나와 연관되는 상세한 블록도의 실시예를 예시하는 도 13을 참조하여 아래에서 더 설명된다.
구체적으로, 도 13에 도시된 바와 같은 FM-DAC(1300)는 본 개시물의 양태에 따라 FM-RFDAC(1210.0)의 예시적인 블록도를 예시한다. 도 13에 도시된 바와 같이, FM-RFDAC(1300)는 위상 생성 블록(1304)에 결합되는 입력 신호(1211)를 수신한다. 다양한 양태들에 있어서, 위상 생성 블록(1304)은 입력 신호(1211)의 임의의 적절한 수의 위상 편이된 버전을 제공하도록 구성되는 임의의 적절한 수 및/또는 타입의 회로 컴포넌트로서 구현될 수 있다. 위상 생성 블록(1304)은 도 13에서 서로 직렬로 결합된 M 개의 지연 요소(1302.1 내지 1302.M)를 포함하는 것으로 예시된다. 지연 요소(1302.1 내지 1302.M)는 도 13에서 디지털 버퍼로 구현되는 것으로 도시되지만, 양태들은 지연 요소(1302.1 내지 1302.M)가 임의의 적절한 수 및 타입의 지연 요소로 구현되는 것을 포함한다. 예를 들어, 지연 요소(1302.1 내지 1302.M)는 대안으로서 디지털 인버터로 구현될 수 있다. 다양한 양태들에 있어서, 위상 생성 블록(1304)은 직교 LO 신호의 생성을 참조하여 본 명세서에서 논의되는 M-단계 제어된 지연 라인을 사용해서 구현될 수 있다. 예를 들어, 위상 생성 블록(1304)은 각 지연 라인의 각각의 지연 고정 루프(DLL)에 따라, 제각기 도 3, 도 4, 및 도 5에 도시된 바와 같이, M-단계 제어된 지연 라인(304), 보간 지연 라인(400), 및 2차원 지연 라인(500)으로 구현될 수 있다.
일 양태에 있어서, 각각의 결합된 지연 요소들 사이의 노드들을 본 명세서에서는 "탭(tap)"이라고도 하며, 각각은 입력 신호(1211)가 위상 생성 블록(1304)을 통해 전파됨에 따라 각각의 지연 요소(1302.1 내지 1302.M)에 의해 도입되는 지연 시간에 비례하는 양만큼 입력 신호(1211)를 위상 편이한다. 결과적으로, 위상 생성 블록(1304)은 M-1 개(즉, 도 12에 도시된 바와 같은 구성에서 지연 요소(1302.1 내지 1302.M)의 수보다 하나 적음)의 위상 편이된 입력 신호(1307.1 내지 1307.M-1)를 위상 선택 블록(1306)에 제공한다. 따라서, 각 위상 편이된 입력 신호(1307.1 내지 1307.M-1) 사이의 위상 편이의 세분성은, 적절한 수의 지연 요소(1302.1 내지 1302.M)가 특정 용례에 대하여 선택될 수 있도록, M 개의 지연 요소(1302.1 내지 1302.M)를 증가 또는 감소시킴으로써 제어될 수 있다.
일 양태에 있어서, 위상 선택 블록(1306)은 위상 편이 제어 라인(1310)을 통해 제어되는 임의의 적절한 수 및/또는 타입의 하드웨어 컴포넌트로서 구현될 수 있다. 예를 들어, 위상 선택 블록은 위상 편이된 입력 신호(1307.1 내지 1307.M-1)의 서브세트를 각 진폭 구성 블록(1308.1 내지 1308.M)에 위상 편이된 출력 신호(1305.1 내지 1305.N)로서 선택적으로 결합하도록 구성되는 스위칭 회로 및/또는 멀티플렉서 회로를 사용해서 구현될 수 있다. 도 15를 참조하여 더 논의되는 바와 같이, 위상 편이 제어 라인(1310)은 위상 선택 블록(1306)에게 위상 편이된 입력 신호(1307.1 내지 1307.M-1)의 서브세트(예컨대, N 개의 위상 편이된 입력 신호(1307.1 내지 1307.M-1))를 선택하라고 지시하는 데이터 신호를 전달하는 하나 이상의 신호 라인을 나타낼 수 있다. 이러한 선택에 기초하여, 위상 선택 블록(1306)은 위상 편이된 출력 신호(1305.1 내지 1305.N)를 제공한다. 위상 편이된 출력 신호(1305.1 내지 1305.N)를 생성하는 데 사용되는 위상 편이된 입력 신호(1307.1 내지 1307.M-1)의 특정 서브세트의 선택은 원하는 고조파 주파수에서 주파수 체배를 제공하기 위해 그들 사이에 적절한 위상 관계가 존재하는 것을 보장하도록 계산될 수 있다.
그러나, 주파수 체배는, 아래에서 더 논의되는 바와 같이, 위상 편이된 출력 신호(1305.1 내지 1305.N)가 공진 부하 결합과 함께 각각의 진폭 구성 블록(1308.1 내지 1308.M)을 통해 결합 및 가중될 때 발생한다는 점에 유의해야 한다. 따라서, 위상 편이된 출력 신호(1305.1 내지 1305.N)는 FM-RFDAC(1210.0) 내의 이 단계에서 입력 신호(1211)와 동일한 (저)주파수를 공유한다. 또한, 양태들은 위상 선택 블록(1306)이 적절한 위상 편이된 입력 신호(1307.1 내지 1307.M-1)를 선택하여 서로에 대한 적절한 위상 편이를 갖는 위상 편이된 출력 신호(1305.1 내지 1305.N)를 각각 제공하는 것을 포함한다. 이는 입력 신호(1211)의 적절한 고조파 주파수에서의 주파수 체배를 보장한다. 도 1을 참조하여 예시적인 실시예를 제공하기 위해, 위상 선택 블록(1306)은, (위상 편이된 신호(1305.1 내지 1305.N) 중에서) 위상 편이된 신호(1305.1, 1305.2, 및 1305.3)가 서로 120 도 이격되어 공진 부하 결합시에 입력 신호(1211)의 주파수의 제3 고조파에서 구조적으로 추가되도록, 위상 편이된 입력 신호(1307.1 내지 1307.M-1)를 선택할 수 있다.
그러나, 위상 편이된 신호(1305.1 내지 1305.N)를 결합하는 것을 통해 생성되는 주파수 체배된 신호에 추가적인 위상 편이(Ψ0, Ψ1, ..., Ψk)를 제공하도록 다양한 추가적인 기술이 구현될 수 있다. 즉, 도 12에 도시된 바와 같은 위상 편이(Ψ)는 각각의 공진 매칭 네트워크(1220.0 내지 1220.K)와의 결합을 통해 각 송신 체인에 의해 출력되는 높은 주파수 신호 사이의 추가적인 위상 편이를 구성한다. 아래에서 더 논의되는 바와 같이, 진폭 가중과 함께 위상 어레이 안테나 빔 형성 기술을 용이하게 하는 것이 이 추가적인 위상 편이이다. 다양한 양태들에 있어서, 송신 체인들 사이의 위상 편이는 다양한 기술을 사용해서 구현될 수 있다.
예를 들어, 도 12를 참조하면, 각 FM-RFDAC(1210.0 내지 1210.K)는, 예를 들어, 도 13에 도시된 바와 같은 위상 편이 제어 라인(1310)과 같은 독립적인 위상 편이 제어 라인을 통해 각각 제어되는, 위상 선택 블록(1306)과 유사 또는 동일한 위상 선택 블록을 포함할 수 있다. 각각의 위상 편이 제어 라인은 각각의 FM-RFDAC(1210.0 내지 1210.K)와 연관되는 각각의 독립적인 위상 선택 블록에게 위상 편이된 입력 신호(1307.1 내지 1307.M-1)의 상이한 서브세트를 선택하라고 지시하는 데이터 신호를 전달할 수 있다. 예를 들면, 각각의 FM-RFDAC(1210.0 내지 1210.K)와 연관되는 각 위상 선택 블록은 다른 FM-RFDAC(1210.1 내지 1210.K)와 연관되는 위상 생성 블록에 대하여 탭들의 선택을 "회전"할 수 있다.
예시적인 실시예를 제공하기 위해, FM-RFDAC(1210.0)는 도 13에 도시된 탭들 중에서 제1 탭과 연관되는 위상 편이된 입력 신호(1307.1)를 최저 위상 신호로서 선택하고, 선택된 위상 편이된 출력 신호(1305.1 내지 1305.3)가 서로 120 도 이격되도록 다른 탭들로부터 다른 위상 편이된 입력 신호(1307.1 내지 1307.M-1)를 선택할 수 있다. 그러나, FM-RFDAC(1210.1)는 위상 편이된 입력 신호(1307.2)와 연관된 도 13에 도시되는 탭들 중에서 제2 탭을 (최저 위상 신호로서) 선택하고, 나머지 위상 편이된 입력 신호들도 서로 120 도 이격되도록 다른 탭들을 선택할 수 있다. 따라서, 이 프로세스는, 각각의 FM-RFDAC(1210.1 내지 1210.K)에 대하여, 위상 편이된 출력 신호(1305.1 내지 1305.N)가 국부적으로 서로에 대하여 동일한 위상 편이(즉, 본 실시예에서는 120 도)를 갖고 주파수 체배하지만, 다른 FM-RFDAC(1210.0 내지 1210.K)에 대해서는 (Ψ만큼) 위상 편이되도록, 반복될 수 있다.
다른 양태들에 있어서, 각 FM-RFDAC(1210.0 내지 1210.K)는 위상 선택 블록(1306)과 유사한 위상 선택 블록을 포함할 수 있고, FM-RFDAC(1210.0 내지 1210.K) 사이의 위상 편이는 원하는 위상 편이에 대한 탭 가중을 디지털로 선택함으로써 실현될 수 있다. 예를 들어, 위상 편이 제어 라인(예컨대, 위상 편이 제어 라인(1310))은 각 FM-RFDAC의 각각의 위상 선택 블록에게 적절한 가중을 각각의 선택된 위상 편이된 입력 신호(1307.1 내지 1307.M)에 적용하라고 지시할 수 있다. FM-RFDAC(1210.0 내지 1210.K) 사이에서 탭 가중을 수정함으로써, 위상 편이된 출력 신호들이 FM-RFDAC들 사이에서 편이된 위상(Ψ)을 갖는다. 예를 들면, 탭 가중은 어떤 탭이 사용되어 각각의 FM-RFDAC(1210.0 내지 1210.K)에 연결되는지를 선택하기 위해 멀티플렉서 또는 RF 스위치를 사용해서 구현될 수 있다. 각 탭은 또한, 예를 들어, 임의의 미사용 탭들이 오프 상태로 스위칭될 수 있도록, 적절한 제어 스위치에 결합될 수 있다. 도 13에서는 간결성을 위해 이들 추가적인 세부내용이 도시되지 않는다.
추가적인 양태에 있어서, 폴라 송신기 설계(1200)는 저주파에서 입력 클록을 편이함으로써 FM-RFDAC(1210.0 내지 1210.K) 사이의 위상 편이(Ψ)를 실현할 수 있다. 또 다른 추가적인 양태에 있어서, 폴라 송신기 설계(1200)는 DFE에 제공되는 디지털 기저대역 신호의 위상을 편이시킬 수 있다.
FM-RFDAC(1210.0 내지 1210.K) 사이의 위상 편이가 수행될 수 있는 이들 다양한 방식의 결과로서, 본 명세서에서 설명되는 양태들이 구현에 대한 유연성을 제공한다. 그리고, 사용되는 기술에 관계없이, 위상은 높은 분해능 방식으로 디지털로 제어되기 때문에, 위상 편이는 프로세스, 전압 및 온도 변화에 대하여 잘 제어될 수 있다.
어떤 경우에든, 위상 편이된 출력 신호(1305.1 내지 1305.N)가 주파수 체배를 보장하도록 위상 선택 블록(1306)을 통해 선택되면, 위상 편이된 출력 신호(1305.1 내지 1305.N)의 진폭은 도 14를 참조하여 아래에서 더 논의되는 적절한 신호 진폭 가중을 제공하도록 더 제어될 수 있다.
도 14는 본 개시물의 양태에 따른, 예시적인 진폭 구성 컴포넌트의 블록도를 예시한다. 도 14에 도시된 바와 같은 진폭 구성 컴포넌트(1400)는 또한 도 13에 도시된 바와 같은 진폭 구성 컴포넌트(1308.1 내지 1308.M)를 포함한다. 그러나, 도 14에 도시된 바와 같은 진폭 구성 컴포넌트(1400)는 위상 편이된 출력 신호(1305.1 내지 1305.N)의 진폭 제어가 어떻게 구현되는지에 관한 추가적인 세부내용을 더 예시한다. 도 14에 도시된 바와 같이, 진폭 구성 컴포넌트(1400)는 진폭 제어 블록(1402)을 포함할 수 있다. 양태들은 각 FM-RFDAC(1210.0 내지 1210.K)가 도 14에 도시된 바와 같은 진폭 제어 블록(1402)을 유사하게 구현하는 것을 포함한다. 다양한 양태들에 있어서, 진폭 제어 블록(1402)은 아래에서 더 논의되는 바와 같이 각 진폭 제어 요소(1404)의 동작 상태를 제어하는 것을 용이하게 하기 위해 임의의 적절한 수 및/또는 타입의 하드웨어 컴포넌트로서 구현될 수 있다. 예를 들어, 진폭 제어 블록(1402)은 도 13에 도시된 바와 같은 진폭 제어 라인(1312)을 통해 제어되는 디멀티플렉서 및/또는 디코더 회로로 구현될 수 있다.
도 15를 참조하여 더 논의되는 바와 같이, 진폭 제어 라인(1312)은 진폭 제어 블록(1402)에게 특정한 진폭 가중을 위상 편이된 출력 신호(1305.1 내지 1305.N)에 적용하라고 지시하는 데이터 신호를 전달하는 하나 이상의 신호 라인을 나타낼 수 있다. 이 진폭 가중은, 예를 들어, 도 12에 도시된 바와 같이, 디지털 기저대역 신호로부터 추출된 진폭 데이터(ρ)에 따라 수행될 수 있다. 예를 들어, 진폭 제어 블록(1402)은 진폭 데이터(ρ)를 수신하고, 각각의 진폭 구성 블록(1308.1 내지 1308.M)에 포함되는 일부 진폭 제어 요소(1404)를 스위칭 모드로 배치하고 각 입력 마다 고정된 DC에 다른 요소들을 배치하는 데 사용된 코드 워드를 생성할 수 있다.
이를 위해, 도 14에 도시된 코드 워드 라인은, 각각의 진폭 구성 블록(1308.1 내지 1308.M) 내의 진폭 제어 요소(1404)에 각각 결합되는 디지털 및/또는 아날로그 신호 제어 라인들의 집합 또는 버스로서 구현될 수 있다. 양태들은 각각의 진폭 구성 블록(1308.1 내지 1308.M)이 각각의 커패시터 뱅크(1-N) 내의 하나 이상의 커패시터에 직렬로 결합되는 임의의 적절한 수의 진폭 제어 요소(1404)를 포함하는 것을 포함한다. 각 진폭 제어 요소(1404) 및 커패시터(들) 직렬 조합은, 마찬가지로 도 13에 예시된 임의의 적절한 수의 다른 진폭 요소들 및 커패시터들과 병렬로 구성될 수 있다. 임의의 적절한 수의 진폭 제어 요소(1404) 및 커패시터는, 다양한 양태들에 있어서, 특정 용례에 대하여 적절한 수량의 진폭 제어 세분성을 보장하도록 구현될 수 있다.
더욱이, 도 14에서 디지털 인버터로서 묘사되지만, 개별 진폭 제어 요소(1404)는, 예를 들면, 버퍼와 같은 임의의 적절한 수 및/또는 타입의 진폭 제어 요소로 구현될 수 있다. 부가적으로, 각 진폭 구성 블록(1308.1 내지 1308.M)은, 각각의 개별 진폭 제어 요소(1404)가 코드 워드 라인에 의해 전달되는 신호를 통해 제어되는 것을 허용할 수 있는, 간결성을 위해 도 14에는 도시되지 않은 추가적인 컴포넌트를 포함할 수 있다. 예를 들어, 도 14에 도시된 바와 같은 각 개별 진폭 제어 요소(1404)는 적절한 논리 게이트(예컨대, NAND 게이트)로 대체될 수 있고, 논리 게이트의 하나의 입력은 위상 편이된 출력 신호(1305.1 내지 1305.N) 중 하나에 결합되고, 논리 게이트의 다른 입력은 원하는 전압값으로 구동되는 코드 워드 라인에 결합된다. 어떤 경우에든, 양태들은 각 개별 진폭 제어 요소(1404)가 코드 워드 라인에 의해 전달되는 제어 신호에 기초하여 스위칭 모드로 배치되거나 또는 고정된 DC 값에서 동작하는 것을 포함한다.
양태들은 각 개별 진폭 제어 요소(1404) 및 결합된 커패시터가, 스위칭 모드로 배치될 때, 마찬가지로 스위칭 모드에서 동작하는 다른 진폭 제어 요소(1404)들 및 결합된 커패시터들로부터 제공되는 신호들을 추가하는 것을 포함한다. 이들 신호 각각으로부터의 합산된 전압은 스위칭 모드에서 동작하는 진폭 제어 요소에 결합된 각각의 커패시터 뱅크(1-N) 내의 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 요소에 결합된 각각의 커패시터 뱅크(1-N) 내의 커패시터 값들의 비율에 기초하여 계산될 수 있다. 또한, 양태들은 공진 매칭 네트워크(1220.0)(예컨대, 조정 가능한 LC 네트워크)가 스위칭 모드에서 동작하는 진폭 제어 요소(1404)와 연관되는 커패시터와 공진하는 것을 포함한다.
결과적으로, 위상 편이된 출력 신호(1305.1 내지 1305.N)가 결합되어 가중 및 결합된 위상 편이된 출력 신호(1213.0)를 생성한다. 양태들은 공진 매칭 네트워크(1220.0)에 결합될 때 각 가중 및 결합된 위상 편이된 출력 신호(1213.0)의 구조적 추가로서 주파수 체배를 생성하는 가중 및 결합된 위상 편이된 출력 신호(1213.0)를 포함한다. 이렇게, (예컨대, 밀리미터파 주파수에서) 높은 주파수 출력 신호(1410)가 생성되고, 이는 위상 어레이 안테나 요소에 결합되는 반면, 다른 고조파(입력 기본파를 포함)는 감쇠된다. 따라서, 양태들은, 결합된 공진 매칭 네트워크(1220.0)와 함께 진폭 변조 컴포넌트(1308.1 내지 1308.M)가 낮은 주파수 위상 편이된 출력 신호(1305.1 내지 1305.N)로부터 위상 변조된 및 진폭 변조된 주파수 체배된 신호를 제공하는 것을 포함한다.
그리고, 디지털 인버터 전력이 주파수에 비례하기 때문에, 양태들은, 위상 편이된 출력 신호(1305.1 내지 1305.N)가 높은 밀리미터파 주파수 대신 하위의 주파수에서 진폭 구성 블록(1308.1 내지 1308.M)을 통과함에 따라, 유리하게는 종래의 빔 형성 해법에 비해 상당한 전력을 절약한다. 또한, 각 공진 매칭 네트워크(1220.0 내지 1220.K)의 출력에서만 고주파 신호이기 때문에, 하나의 공진 노드만이 필요해지고, 상당한 다이 공간이 절약된다. 따라서, 특수한 고주파 신호 취급(예컨대, 밀리미터파 신호 취급)은 각 FM-RFDAC(1210.0 내지 1210.K)의 출력으로부터 칩 출력까지만 필요해진다. 이 아키텍처의 또 다른 장점으로서, 일부 양태들에 있어서, 임의의 원치 않는 잔여 고조파 또는 이미지를 억제하기 위해 반-디지털 FIR 필터가 하나 이상의 FM-RFDAC(1210.0 내지 1210.K)에 추가로 병합될 수 있다.
자체 디지털 스트림을 갖는 본 명세서에서 설명되는 양태들에서의 각 송신 체인의 결과로서(예컨대, 각각의 공진 매칭 네트워크(1220.0 내지 1220.K)를 통해 결합된 각 FM-RFDAC(1210.0 내지 1210.K)에 의해 출력되는 신호에 포함되는 데이터에 의해 표현됨), 양태들은 유리하게 디지털 전치-왜곡을 다른 것들과 무관하게 각 체인에 적용하는 것을 포함한다. 일 양태에 있어서, 이는 각각의 FM-RFDAC(1210.0 내지 1210.K)에 대하여 최적화된 계수를 사용하는 것을 포함할 수 있다. 대조적으로, 종래의 아날로그 빔 형성은 모든 송신 체인에 대하여 공통인 하나의 스트림만을 갖는다. 따라서, 본 명세서에서 설명되는 양태들은, 빔 형성에 사용되는 진폭, 위상, 및 RF 매칭에서의 임의의 변화가 임의의 적용된 디지털 전치-왜곡의 유효성을 현저하게 감소시키는 종래의 아날로그 시스템에 비해 추가의 장점을 제공한다. 예를 들어, 각각의 FM-RFDAC(1210.0 내지 1210.K)는 독립적인 위상 및 진폭 계수를 적용할 수 있다. 그렇게 해서, 양태들은, 예컨대, DFE(1206)가 이러한 방식으로 진폭 및 위상 계수를 유효하게 하기 위해 각 FM-RFDAC(1210.0 내지 1210.K)에 대한 기저대역 신호와 연관되는 디지털 코드를 수정하는 것을 포함한다.
도 15는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다. 다양한 양태들에 있어서, 디바이스(1500)는 임의의 적절한 수 및/또는 타입의 통신 프로토콜에 따라 무선 신호를 송신 및/또는 수신하도록 구성되는 임의의 적절한 타입의 디바이스로 구현될 수 있다. 예를 들면, 디바이스(1500)는 휴대폰, 태블릿, 랩톱 컴퓨터 등과 같은 사용자 장비(UE)로 구현될 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(1500)는 액세스 포인트 또는 기지국으로 구현될 수 있다. 디바이스(1500)는, 예를 들어, 아래에서 더 설명되는 밀리미터파 주파수와 같은 주파수 또는 주파수 대역에 따라 무선 신호의 송신을 용이하게 하기 위해 본 명세서에서 설명되는 바와 같은 하나 이상의 양태를 구현할 수 있다.
일 양태에 있어서, 디바이스(1500)는 프로세서 회로(1502), 메모리(1504), 및 임의의 적절한 수(K)의 송신 체인(1512.1 내지 1512.K)을 포함할 수 있고, 각 송신 체인은 하나 이상의 각각의 안테나(1514.1 내지 1514.K)에 결합된다. 도 15에 도시된 컴포넌트들은 설명의 편의상 제공된 것이고, 양태들은 디바이스(1500)가 도 15에 도시된 것에 비해 추가적인, 적은, 또는 대안적인 컴포넌트들을 포함하는 것을 포함한다. 예를 들어, 디바이스(1500)는 하나 이상의 전력원, 디스플레이 인터페이스, 주변 장치, 포트 등을 포함할 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(1500)가 하나 이상의 수신기를 더 포함할 수 있거나, 또는 송신 체인(1512.1 내지 1512.K)이 대안적으로 안테나(1514.1 내지 1514.K)를 통해 무선 신호를 수신 및 송신할 수 있는 트랜시버로 구현될 수 있다.
일 양태에 있어서, 디바이스(1500)의 다양한 컴포넌트들은 빔 형성을 용이하게 하기 위해 위상 안테나 어레이 시스템에 사용하기 위한 주파수 체배된 신호를 생성하는 것을 참조하여 본 명세서에서 더 설명되는 기능으로 식별될 수 있다. 예를 들어, 무선 디바이스(1500)는 밀리미터파 또는 다른 적절한 주파수에서 결합된 안테나(1514.1 내지 1514.K)를 통해 무선으로 송신된, 송신 체인(1512.1 내지 1512.K)을 통해 변조된 데이터를 포함하는 주파수 체배된 신호를 생성하도록 구성될 수 있다. 송신 체인(1512.1 내지 1512.K)은, 예를 들어, 도 12에 도시된 바와 같은 FM-RFDAC(1210.0 내지 1210.K) 각각을 참조하여 논의된 각각의 송신 체인들로 식별될 수 있다. 따라서, 송신 체인(1512.1 내지 1512.K)은, 본 명세서에서 논의된 바와 같이, 주파수 체배된 신호의 하위의 주파수 또는 저조파 주파수인 입력 신호로부터 변조된 주파수 체배된 신호를 생성하기 위해 임의의 적절한 수 및 타입의 컴포넌트(예컨대, FM-RFDAC(1210.0 내지 1210.K) 및 추가적인 또는 대안적인 컴포넌트들로 식별되는 것들)를 포함할 수 있다.
이를 위해, 프로세서 회로(1502)는 본 명세서에서 논의되는 바와 같은 디바이스(1500)의 제어를 용이하게 할 수 있는 임의의 적절한 수 및/또는 타입의 컴퓨터 프로세서로 구성될 수 있다. 일부 양태들에 있어서, 프로세서 회로(1502)는 디바이스(1500)에 의해 구현되는 기저대역 프로세서(또는 그 적절한 부분들)로 식별될 수 있다. 다른 양태들에 있어서, 프로세서 회로(1502)는 기저대역 프로세서와는 별개인 디바이스(1500)에 의해 구현되는 하나 이상의 프로세서로 식별될 수 있다. 어떤 경우에든, 양태들은 프로세서 회로(1502)가 산술적, 논리적, 및/또는 입력/출력(I/O) 연산을 수행하거나, 및/또는 디바이스(1500)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 명령을 수행하도록 구성되는 것을 포함한다. 예를 들어, 프로세서 회로(1502)는 하나 이상의 마이크로프로세서, 메모리 레지스터, 버퍼, 클록 등을 포함할 수 있다. 또한, 양태들은 프로세서 회로(1502)가 메모리(1504) 및/또는 송신 체인(1512.1 내지 1512.K)과 통신하거나 및/또는 그와 연관된 기능을 제어하는 것을 포함한다. 이는, 예를 들어, 디바이스(1500)의 송신 및/또는 수신 기능을 제어 및/또는 중재하는 것, 하나 이상의 기저대역 처리 기능(예컨대, 매체 액세스 제어(MAC), 인코딩/디코딩, 변조/복조, 데이터 심볼 맵핑, 오류 수정 등)을 수행하는 것을 포함할 수 있다.
일 양태에 있어서, 메모리(1504)는, 프로세서 회로(1502)에 의해 명령어가 실행될 때, 프로세서 회로(1502)가 본 명세서에서 설명되는 다양한 기능을 수행하도록, 데이터 및/또는 명령어를 저장한다. 메모리(1504)는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM) 등을 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리로 구현될 수 있다. 메모리(1504)는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
예를 들어, 메모리(1504)는, 예를 들어, 로직, 알고리즘, 코드 등과 같은 하나 이상의 실행 가능 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로 구현될 수 있다. 아래에서 더 논의되는 바와 같이, 메모리(1504)에 저장되는 명령어, 로직, 코드 등은 본 명세서에 개시되는 양태들이 기능적으로 실현되게 할 수 있는, 도 15에 도시된 바와 같은 다양한 모듈로 표현된다. 도 15에 도시된 모듈들은 하드웨어 컴포넌트와 소프트웨어 컴포넌트간의 기능적 연관관계에 관한 설명의 편의를 위해 제공된다. 따라서, 양태들은 프로세서 회로(1502)가 본 명세서에서 더 논의되는 바와 같이 해당 양태들과 연관되는 다양한 기능을 수행하기 위해 하나 이상의 하드웨어 컴포넌트와 함께 이들 각각의 모듈에 저장되는 명령어를 실행하는 것을 포함한다.
일 양태에 있어서, 위상 제어 모듈(1508)에 저장된 실행 가능 명령어는, 프로세서 회로(1502)와 함께, 도 13에 도시된 바와 같이, 위상 생성 블록(1304)에 의해 생성되는, 또는 디바이스(1500)에 의해 구현되는 다른 적절한 위상 생성 시스템에 의해 생성되는 위상의 선택을 용이하게 할 수 있다. 예를 들어, 위상 제어 모듈(1508)에 저장되는 실행 가능 명령어는 도 13에 도시된 바와 같은 위상 선택 블록(1306)과 연관된 기능을 제공할 수 있다. 따라서, 위상 제어 모듈(1508)은 위상 선택 블록(1306)을 통해 위상 생성 블록(1304)(또는 다른 적절한 위상 생성 시스템)에 의해 생성되는 위상 편이된 입력 신호(1307.1 내지 1307.M-1)의 서브세트의 선택을 가능하게 한다.
그렇게 해서, 위상 제어 모듈(1508)은 위상 선택 블록(1306)이 적절한 위상 편이된 출력 신호(1305.1 내지 1305.N)를 선택하여 각 송신 체인(1512.1 내지 1512.K)에 대하여 서로에 대한 원하는 위상에서 주파수 체배를 제공하는 것을 보장한다. 또한, 위상 제어 모듈(1508)은, 각 송신 체인(1512.1 내지 1512.K)에서 서로에 대한 위상 편이된 출력 신호(1305.1 내지 1305.N)에 대하여 적절한 위상 편이(즉, 위상 편이(Ψ))가 존재하는 것을 보장하기 위해 위상 선택 블록(1306)이 적절한 위상 편이된 출력 신호(1305.1 내지 1305.N)를 선택하는 것을 용이하게 할 수 있다.
일 양태에 있어서, 위상 제어 모듈(1508)은 특정 주파수 및 위상을 어떻게 하위의(예컨대, 저조파) 주파수 위상 결합으로부터 생성하는지와 관련된 명령어를 포함할 수 있다. 예를 들어, 위상 제어 모듈(1508)에 저장되는 실행 가능 명령어는 각 FM-RFDAC(1210.0 내지 1210.K)를 통한 결합 및 체배시에, 각각의 공진 매칭 네트워크(1220.0 내지 1220.K)를 생성하게 되는 특정 위상 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다.
일 양태에 있어서, 진폭 제어 모듈(1510)에 저장되는 실행 가능 명령어는, 프로세서 회로(1502)와 함께, 도 3 및 도 4에서 더 상세하게 논의된 바와 같은, 위상 편이된 출력 신호(1305.1 내지 1305.N) 각각에 진폭 가중을 제공하는 것을 용이하게 할 수 있다. 예를 들어, 진폭 제어 모듈(1510)에 저장되는 실행 가능 명령어는 도 14에 도시된 바와 같은 진폭 제어 블록(1402)과 연관된 기능을 제공할 수 있다. 따라서, 진폭 제어 모듈(1510)은, 위상 편이된 출력 신호(1305.1 내지 1305.N)의 특정 세트에 대하여, 개별 진폭 제어 요소(1404)들 중 어느 것이 스위칭 모드로 배치되고 어느 것이 고정된 DC 동작 모드로 배치되는 것을 가능하게 한다. 다시 말해, 그렇게 함으로써, 스위칭 동작 인버터에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터에 결합되는 커패시터 값들의 비율은 인버터들 및 커패시터(들)의 각 병렬 세트 내의 전압 추가 레벨의 제어를 허용하여, 결국 각 위상 편이된 출력 신호(1305.1 내지 1305.N)에 대하여 원하는 진폭 가중 레벨이 된다. 이렇게, 양태들은 RF 송신 체인의 출력에 대한 손실을 보상하거나 및/또는 하부 빔 사이드-로브에 대한 진폭 테이퍼를 제공하기 위한 진폭 제어의 사용을 포함한다.
구현시에, 진폭 제어 모듈(1510)은 어느 특정 인버터 세트가 원하는 최종 결과, 즉, 결합된 위상 편이된 출력 신호(1213.0 내지 1213.K)에 대한 원하는 진폭 가중에 기초하여 스위칭 모드 또는 고정된 DC 동작 모드로 배치되어야 하는지에 관한 명령어를 포함할 수 있다. 예를 들어, 진폭 제어 모듈(1510)에 저장된 실행 가능 명령어는 각 FM-RFDAC(1210.0 내지 1210.K)로부터 원하는 가중된 주파수 체배된 신호 세트를 생성하게 되는 특정한 인버터 온/오프 위상 결합 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다. 따라서, 이들 명령어는 각각의 송신 체인(1512.1 내지 1512.K)이 주파수 체배된 신호를 필요에 따라 진폭 변조할 수 있게 하고, 이는 위상 제어 모듈(1508)에 의해 제공되는 위상 편이에 따라 고주파 빔 형성 제어를 제공한다.
섹션 III - 위상 어레이를 위한 직교 송신기 주파수 체배 RFDAC(QUADRATURE TRANSMITTER FREQUENCY MULTIPLYING RFDAC FOR PHASED ARRAYS)
이 섹션에서 설명되는 양태들은 일반적으로 송신기에 관한 것으로, 특히, 밀리미터파 주파수에서 위상 어레이를 구현하는 송신기 설계에 관한 것이다.
5G 무선 기술의 발전은 제안된 24 GHz 내지 86 GHz 스펙트럼의 주파수에 대응할 수 있는 밀리미터파 주파수를 사용하는 트랜시버 설계를 주도했다. 이러한 설계는 일반적으로 채널 조건에 맞게 위상 어레이 및 빔 형성 패턴을 달성하도록 다중 안테나를 구현한다. 현재, 위상 어레이 설계에서 밀리미터파 신호를 구현하는 것은, 상향 변환 믹서, 밀리미터파 국부 발진기(LO) 생성 및 분배, 스플리터, 수동 위상 편이기, 케이블을 통한 밀리미터파 송신, 및 이들 모든 성분의 손실을 보상하는 데 필요한 증폭기와 연관되는 큰 다이 공간 및 전력 소비를 필요로 한다.
또한, 현재의 해법에 있어서, 비이상성(non-ideality) 및 불균형을 보상하기 위해 일반적으로 기저대역 신호로 도입되는 디지털 전치-왜곡(pre-distortion)은, 밀리미터파 신호가 하나의 소스로부터 비롯되기 때문에, 위상 어레이 내의 모든 송신 체인에 대하여 균일하게 적용될 필요가 있다. 따라서, 위상 어레이에서 구현되는 송신 체인에서의 임의의 미스매칭은 전치-왜곡 성능에 악영향을 미쳐 낮은 오류 벡터 크기(EVM) 또는 효율을 초래한다. 결과적으로, 위상 어레이 및/또는 다수의 송신기 체인을 구현하는 송신기들에 대하여 밀리미터파 신호를 생성 및 분배하기 위한 현재의 설계는 복잡하고, 큰 동작 전력량을 필요로 하며, 고가이고 비효율적이다.
위에서 논의된 바와 같이 폴라 송신기 설계 양태를 참조하면, 밀리미터파 트랜시버 설계는 채널 조건에 맞게 빔 형성을 용이하게 하도록 위상 어레이를 구현할 수 있다. 다시 말해, 현재의 설계는 이러한 시스템에 따른 디지털 또는 아날로그 빔 형성과 관련되고, 특수한 고주파 신호 취급(예컨대, 케이블류) 및 성능 저하를 방지하기 위한 추가적인 컴포넌트에 대한 이득 보상과 관련되는 몇 가지 결점이 있다. 이는, 예를 들어, 밀리미터파 주파수와 같은 고주파 범위에서 동작하는 직교 타입 송신기에서는 마찬가지로 문제가 되고, RF 체인마다 독립적으로 전치-왜곡을 적용하는 것, 높은 데이터 레이트의 디지털 링크에 대한 필요성, 넓은 다이 공간의 사용, 및 높은 전력 사용에 대하여 부과되는 제한으로부터 어려움을 겪는다. 더욱이, 종래의 밀리미터파 시스템에서 큰 손실을 극복하기 위해 높은 이득을 사용하면 불안정성이 초래된다.
또한, 고효율의 종래의 폴라 송신기 설계가 제안되었지만, 대역폭 확장 및 동기화에 어려움을 겪고 있다. 그리고, 높은 계산 복잡성은, 특히 광대역 변조에 대하여 큰 디지털 콘텐츠 및 전력 소비를 필요로 한다. 본 명세서에서 설명되는 폴라 송신기 양태들은 이러한 전술한 문제들을 다룬다. 그러나, 폴라 송신기 구현예와 비교하여, 직교 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)는, 비록 3 dB의 출력 전력의 손실을 감수하기는 하지만, 덜 복잡한 디지털 신호 처리를 사용한다.
따라서, 밀리미터파 설계에 대한 현재의 아날로그 및 디지털 빔 형성 해법에 존재하는 문제들을 다루고, 폴라 FM-RFDAC 송신기 아키텍처에서 사용되는 것보다 덜 복잡한 디지털 신호 처리 스킴을 제공하기 위해, 본 명세서에서의 직교 송신기 양태들은 마찬가지로 단일의 FM-RFDAC "블록" 내에서 전체 밀리미터파 위상 어레이 송신기를 사용하는 것을 포함한다. 본 명세서에서 논의되는 폴라 송신기 설계와 유사하게, 직교 송신기 FM-RFDAC도 마찬가지로 신호의 진폭 또는 가중을 설정하기 위한 커패시터 비율을 구현하고, 각 FM-RFDAC에 분배되는 신호들은 주파수 체배로 인해 밀리미터파 출력보다 하위이다. 아래에서 더 논의되는 바와 같이, 직교 송신기 양태들은 또한, 낮은 주파수에서 신호에 추가된 신호 변조를 보존하면서 높은 주파수 신호(예컨대, 밀리미터파 주파수 신호)를 생성하도록 구조적으로 추가되는, 저주파 위상 편이된 신호들을 결합한다. 그러나, 아래에서 더 논의되는 바와 같이, 직교 송신기 양태들은 동상 및 직교 위상 데이터 값들(샘플링된 데이터로부터 취득됨)을 새로운 45 도 축선에 재-맵핑하는 것을 이용한다. 이들 위상은 하위의 (저) 주파수 클록의 위상으로부터 쉽게 이용 가능하고, 체배를 통해 위상 관계들이 유지된다.
본 명세서에서 논의되는 폴라 송신기 아키텍처와 유사하게, 직교 송신기 양태들도 마찬가지로 기존의 해법에 비해 적은 전력을 소비하고 적은 다이 공간을 이용하는데, 이는 단일의 블록 또는 단계에서 고주파 신호 생성이 행해지고, 출력 밀리미터파 주파수보다 낮은 하위의 주파수에서 LO 생성 및 분배가 수행되기 때문이다. 또한, 직교 송신기 양태들은 개별 송신 체인에 근거한 전치-왜곡의 실현을 허용하여, 낮은 전력 소비 또는 대안으로서, 높은 송신 출력 전력을 허용하는 향상된 전력 증폭기(PA) 선형화를 제공한다. 직교 송신기 양태들은 마찬가지로 진폭 및 위상 조정이 밀리미터파 주파수에서 높은 세분성으로 이루어질 수 있게 하기 때문에, 결합된 위상 안테나 어레이를 통해 생성되는 빔들에 대한 세밀한 제어가 달성될 수 있다. 부가적으로, 직교 송신기 양태들은 폴라 송신기 양태들에 비해 적은 디지털 신호 프로세서 전력을 소비하고, 이는 FM-RFDAC로부터 낮은 전력으로 송신시에 특히 중요할 수 있다.
도 1 및 도 11을 다시 참조하면, 본 명세서에서 설명되는 직교 송신기 양태들은 또한 낮은 주파수 신호 고조파들의 위상 결합을 추가하여 주파수 체배를 실현하는 구조적 간섭의 사용을 이용한다. 특히, 본 명세서에서 설명되는 폴라 송신기 양태들과 유사하게, 본 명세서에서 논의되는 직교 양태들도 용량성 전압 분배를 사용한 진폭 변조와 함께 인버터-기반의 주파수 체배기 및 체배된 주파수를 강화하면서 입력 기본파를 포함한 다른 고조파들을 감쇠하기 위한 매칭 네트워크를 구현한다. 따라서, 직교 송신기 양태들도 광범위한 상이한 주파수 체배 비율들을 이용하기 위해 디지털 제어를 사용해서 각 입력 위상의 강도를 변조한다.
도 16은 본 개시물의 양태에 따른, FM-RFDAC를 구현하는 예시적인 직교 송신기 설계의 블록도를 예시한다. 본 명세서에서 더 논의되는 바와 같이, 양태들은 송신기 설계(1600)가 설명의 간결성 및 용이성을 위해 몇몇 컴포넌트를 생략한 전체 송신기 설계의 일부로서 구현되는 것을 포함한다. 예를 들어, 도 16에서는 송신기 설계(1600)가 단일의 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)를 포함하는 것으로 도시되지만, 송신기 설계(1600)는 각각의 송신기 체인에 대하여 생성될 별도의 신호를 각각 생성하는 임의의 적절한 수 및 타입의 FM-RFDAC를 포함할 수 있다. 따라서, 본 명세서에서 설명되는 양태들은, 각 송신 체인이 위상 어레이 내의 특정 안테나 요소(또는 안테나 요소 그룹)에 대하여 진폭 가중 및 위상 조정된 자체 신호를 결합할 수 있기 때문에, 다중 안테나를 통해 빔 형성을 구현하는 송신기들에 대하여 특히 유용할 수 있다.
도 16에 도시되고 본 명세서에서 더 논의되는 바와 같이, 송신기 설계(1600)는 디지털 프런트 엔드(1606)에 의해 제공되는 신호 파형과 연관되는 재-맵핑된 동상 및 직교 위상 복합 데이터 값들에 기초하여 클록 신호(1602.2)의 위상 편이된 버전을 각각 수신하는 임의의 적절한 수의 다중 위상 FM-RFDAC를 포함한다. 따라서, 아래에서 더 논의되는 바와 같이, 양태들은, 복합 동상 데이터(I) 및 직교 위상 데이터(Q)가 그들의 원래의 직교(즉, 90 도) 위상 관계에 대하여 45 도 이격되도록, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)가, 새로운 축선에 재-맵핑된 복합 데이터를 수신하는 개별 송신 체인의 일부를 형성하는 것을 포함한다. 이를 위해, 양태들은, 아래에서 더 논의되는 바와 같이, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각이 재-맵핑된 복합 신호의 8분원으로부터 결정된 위상을 갖는 신호에 의해 별도로 클록킹되는 것을 포함한다.
일 양태에 있어서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)는 공진 매칭 컴포넌트(1612)와의 결합을 통해 출력 노드(1611)에서 주파수 체배된 결합된 출력 신호를 생성하기 위해 그들 각각의 45 도 재-맵핑된 U 및 V 데이터를 결합한다. 따라서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)를 모두 포함하는 각 송신 체인은 위상 어레이 내의 각 안테나(들)에 대한 개별 신호 경로를 형성한다. 따라서, 주파수 체배된 결합된 출력 신호는 다른 송신 체인들에 대하여 특정한 주파수, 진폭, 및 위상 편이를 가질 수 있다. 결과적으로, 각 개별 U 및 V FM-RFDAC에 의해 생성되는 신호들(각각의 송신 체인과 연관됨)이 그들 각각의 공진 매칭 네트워크를 통해 안테나(들)에 결합될 때, 신호들은 서로에 대하여 독리적으로 가중된 진폭 및 위상 편이된 값들을 갖는다. 따라서, 각 송신 체인의 이러한 독립적인 제어는 위상 안테나 어레이 내의 개별 안테나 요소들에 적용될 때 원하는 빔 형성 패턴을 생성하는 데 이용될 수 있다.
일 양태에 있어서, U FM-RFDAC 및 V FM-RFDAC(예컨대, 도 16에 도시된 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2))를 포함하는 각 송신 체인과 연관되는 각 FM-RFDAC 블록은 위상 어레이 안테나 요소들과 함께 동작하는 다수의 송신 체인을 갖는 빔 형성 송신기 설계에 있어서 종래에 구현되는 다른 컴포넌트들을 대체할 수 있다. 구체적으로, 본 명세서에서 논의되는 폴라 송신기 설계 양태들과 유사하게, 직교 송신기 설계(1600)의 양태들은 각 송신 체인과 연관되는 각 RFDAC 블록이 종래의 송신기 아키텍처에서 일반적으로 구현되는 DAC, 필터, 믹서, RF 스플리터, 및 위상 편이기를 대신하여 사용되는 것을 포함한다. 앞서 주지한 바와 같이, 스플리터, 위상 편이기, 및 케이블을 통한 RF 시그널링에 의한 손실을 보상하기 위해, 종래의 아키텍처에서도 다수의 증폭 단계가 사용되는데, 이는 본 발명의 양태들에서는 더 이상 필요하지 않다는 점에서 유리하다. 대신에, 일반적으로 스케일링된 디지털 프로세스에 대한 과제인 높은 송전 출력을 용이하게 하기 위해 각 송신 체인에서 단일의 외부 전력 증폭기(예컨대, 외부 PA(1614))가 구현될 수 있다.
또한, 공통 고주파 밀리미터파 신호를 다수의 송신 체인에 분배하는 일반적인 밀리미터파 송신기 아키텍처와는 대조적으로, 본 발명의 양태들은 대신에 필요에 따라 위상 편이되는 낮은 주파수 입력 신호(1602.2)를 분배한다. 양태들에 있어서, 입력 신호(1602.2)는 원하는 높은 주파수(예컨대, 밀리미터파) 신호의 하위 신호이다. 이는, 이러한 방식으로 낮은 주파수 신호를 분배하는 것이 반드시 케이블류 해법을 필요로 하지는 않기 때문에, 밀리미터파 신호를 분배할 때 초래되는 케이블 손실 및 그 밖의 복잡성과 관련된 전술한 문제들 중 상당 부분을 해결한다. 또한, 이러한 낮은 주파수에서는 유리하게 온보드 신호 라우팅이 구현될 수 있다.
일 양태에 있어서, 직교 송신기 설계(1600)는 디지털 기저대역 신호로부터 위상 데이터(φ) 및 복합 데이터(동상(I) 및 직교 위상(Q) 데이터)를 추출하도록 기능하는 디지털 프런트 엔드(DFE)(1606)를 구현할 수 있다. 다양한 양태들에 있어서, DFE(1606)는 디지털 기저대역 신호로부터 위상 데이터 및 복합 데이터를 추출하기 위해 임의의 적절한 수, 타입, 및 조합의 컴포넌트들을 포함할 수 있다. 예를 들어, DFE(1606)는 기저대역 프로세서 또는 디지털 신호 프로세서와 연관되는 것들과 같은, 하나 이상의 프로세서 및/또는 회로 컴포넌트로 구현될 수 있다.
양태들은 DFE(1606)가 추출된 위상 데이터 및 복합 데이터를 이용해서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각에 공급되는 클록 신호(1602.2)에 대한 위상 편이를 계산하는 데 사용되는 재-맵핑된 U 및 V 데이터 값을 계산하는 것을 포함한다. 일 양태에 있어서, DFE(1606)는 복합 데이터 값의 스케일링 및 감산에 의해 재-맵핑된 데이터 값을 계산할 수 있다. 예를 들어, 도 17의 다이어그램(1700)에 도시된 바와 같이, I/Q 데이터 값들은 하나의 축선이 값 U = (I - Q)에 할당되고 다른 축선이 값 V = Q√2에 할당되는 새로운 45 도 축선에 맵핑된다. 이렇게, DFE(1606)는 원래 서로 90 도 이격되는(즉, 일반적인 직교 데이터 세트에 따른) 기저대역 신호로부터 추출되는 I/Q 데이터 값들을 서로 45 도 이격되는 U/V 데이터 값들에 재-맵핑한다. U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각에 의한 이들 재-맵핑된 U/V 데이터 값의 사용에 대해서는 아래에서 더 논의한다.
일 양태에 있어서, 클록 생성 블록(1602)(즉, 클록 생성 회로)은 본 명세서에서는 "클록 신호"라고 할 수도 있는 합성 주파수 신호(1602.2)를 생성하도록 구성되는 공통 디지털 위상 고정 루프(DPLL)(1602.1)를 포함한다. DPLL(1602.1)은 클록 신호(1602.2)를 위상 편이시키도록 기능하는 위상 편이 블록(1602.3 및 1602.4)(즉, 위상 편이 회로)에 더 결합될 수 있다. 양태들은 위상 편이 블록(1602.3 및 1602.4)이 클록 신호(1602.2)에 이용하기 위한 위상 편이를 선택하는 것을 포함하고, 여기서 각각의 위상 편이 블록(1602.3 및 1602.4)에 의해 출력되는 위상 편이된 클록 신호(즉, 위상 편이된 입력 신호(1605.1, 1605.2))는 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각에 입력된다.
일 양태에 있어서, 위상 편이 블록(1602.3 및 1602.4)에 의해 선택되는 위상 편이는 DFE(1606)에 의해 제공되는 U/V 데이터 값들의 8분원 맵핑에 기초한다. 특히, 각각의 재-맵핑된 U/V 데이터 값들은, 제각기, 4 개의 상이한 위상 축선 중 하나와 연관되며 서로 45 도 이격되어 맵핑된다. 새로운 45 도 축선에 재-맵핑된 시변 U 값 및 V 값의 두 실시예는 도 18a 및 도 18b에 도시된 바와 같은 위상 다이어그램(1800)에서 벡터 U(t) 및 V(t)로 표현된다.
도 18a 및 도 18b에 도시된 바와 같은 벡터 U(t) 및 V(t)는 특정 시간 순간에 특정 크기 및 위상을 갖는 재-맵핑된 I/Q 값들을 나타낸다. I/Q 데이터 값들을 새로운 45 도 축선에 재-맵핑함으로써, 벡터 U(t) 및 V(t)는 그들의 벡터 합 U(t) + V(t)가 재-맵핑된 I/Q 데이터 값들과 동등한 데이터 포인트(1802 및 1804)를 산출하도록 특정 위상 축선에 맵핑된다. 그렇게 해서, 재-맵핑된 데이터 포인트(1802 및 1804) 각각은 도 18a 및 도 18b에 도시된 바와 같은 특정 위상 8분원 내에 속하고, 여기서 U(t) 벡터의 위상은 0°, 90°, 180°, 또는 270° 축선 중 하나에 맵핑되고, V(t) 벡터의 위상은 45°, 135°, 225°, 또는 315° 축선 중 하나에 맵핑된다.
양태들에 있어서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)는 재-맵핑된 신호 U(t) 및 V(t)를 합산하여, 아래에서 더 논의되는 바와 같은, 고주파 결합 신호를 제공하고, 그에 따라, 예를 들어, 도 18a 및 도 18b에 도시된 바와 같은 재-맵핑된 데이터 포인트(1802 및 1804)가 실현된다. 도 18a 및 도 18b에 도시된 다이어그램은 기저대역 엔벨로프를 설명하고, 그에 따라 디지털 기저대역 및 결합된 고주파 신호 모두에서 결합된 신호를 나타낸다는 점에 더 유의해야 한다. 따라서, 양태들은 위상 편이 블록(1602.3 및 1602.4)에 의해 선택되는 특정 위상 편이가 U(t) + V(t)로 표현되는 데이터 포인트를 초래하는 재-맵핑된 I/Q 데이터 신호들의 특정한 8분원 맵핑에 대응하는 것을 포함한다. 예를 들어, 도 18a에 도시된 바와 같은 데이터 포인트(1802)는 0° 축선에 맵핑된 U(t) 벡터의 위상 및 45° 축선에 맵핑된 V(t) 벡터의 위상과 연관되는 위상 8분원에 속한다. 따라서, 도 18a에 도시된 바와 같은 새로운 45 도 축선에 재-맵핑된 I/Q 데이터 값들의 경우, 위상 편이 블록(1602.3)은 클록 신호(1602.2)를 0° 만큼 위상 편이시키고, 위상 편이 블록(1602.4)은 클록 신호(1602.2)를 45° 만큼 위상 편이시키게 된다. 다른 실시예를 제공하기 위해, 도 18b에 도시된 바와 같은 데이터 포인트(1804)는 90° 축선에 맵핑된 U(t) 벡터의 위상 및 45° 축선에 맵핑된 V(t) 벡터의 위상과 연관되는 위상 8분원에 속한다. 따라서, 도 18b에 도시된 바와 같은 새로운 45 도 축선에 재-맵핑된 I/Q 데이터 값들의 경우, 위상 편이 블록(1602.3)은 클록 신호(1602.2)를 90° 만큼 위상 편이시키고, 위상 편이 블록(1602.4)은 클록 신호(1602.2)를 45° 만큼 위상 편이시키게 된다.
이를 위해, 양태들은 DFE(1606)가 데이터 라인(1603.1 및 1603.2)을 통해 위상 편이 블록(1602.3 및 1602.4) 각각에 결합되는 것을 포함한다. 다양한 양태들에 있어서, 데이터 라인(1603.1 및 1603.2)은 데이터 신호를 위상 편이 블록(1602.3 및 1602.4) 각각에 전달하도록 구성되는 임의의 적절한 수 및/또는 타입의 와이어, 버스, 디지털 링크 등을 나타낼 수 있다. 예를 들어, 데이터 라인(1603.1 및 1603.2)은 직렬 또는 병렬 방식으로 디지털 데이터 신호들을 전달하도록 구성되는 신호 라인들의 집합을 나타낼 수 있으며, 이는 새로운 45 도 축선에 재-맵핑된 I/Q 데이터 값과 연관되는 특정 위상 8분원(예컨대, 도 18a 및 도 18b에 도시된 바와 같이, 데이터 포인트(1802 및 1804)와 연관되는 8분원)을 나타낸다. 양태들은 위상 편이 블록(1602.3 및 1602.4) 각각이 데이터 라인(1603.1 및 1603.2)을 통해 8분원 정보를 수신하고 해당 8분원 정보에 기초하여 적절한 위상 편이를 선택하는 것을 포함한다.
클록 신호(1602.2)의 위상 편이를 용이하게 하기 위해, 위상 편이 블록(1602.3 및 1602.4)은, 간결성을 위해 도 16에는 도시되지 않은, 임의의 적절한 수 및/또는 타입의 지연 요소를 포함할 수 있다. 예를 들어, 위상 편이 블록(1602.3 및 1602.4)은 8 개의 위상 편이 각각이 특정 주파수를 갖는 클록 신호(1602.2)에 대하여 생성될 수 있는 것을 보장하기 위해 조정 가능한 또는 구성 가능한 지연 라인 컴포넌트들을 포함할 수 있다. 이들 지연 라인 컴포넌트는, 예를 들어, 임의의 적절한 수 및/또는 타입의 지연 요소에 따라 원하는 시간 지연량 및 그에 따른 위상 편이를 제공하도록 구현될 수 있다. 예를 들면, 위상 편이 블록(1602.3 및 1602.4)은, 도 4 내지 도 6 및 직교 LO 수신기 양태들을 참조하여 본 명세서에서 논의되는 바와 같이, 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인을 구현하는 지연 고정 루프(DLL)로 구현될 수 있다.
어떤 경우에든, 양태들은 위상 편이 블록(1602.3, 1602.4)이 입력 클록 신호(1602.2)에 대한 적절한 위상 편이 값을 선택하는 것을 포함한다. 양태들에 있어서, 위상 편이 블록(1602.3, 1602.4)은 클록 신호(1602.2)의 원하는 위상 편이된 버전을 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각에 결합하는 것을 용이하게 하기 위해 임의의 적절한 회로, 스위치, 및/또는 다른 하드웨어 컴포넌트로 구현될 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 위상 편이 블록(1602.3, 1602.4)은 별도의 멀티플렉서 블록으로 식별될 수 있다. 다양한 양태들에 있어서, 위상 편이 블록(1602.3, 1602.4)은 클록 신호(1602.2)의 다수의 위상 편이된 버전을 생성하고, 8분원 맵핑 정보에 기초하여 클록 신호(1602.2)의 이 위상 편이된 버전들 중에서 선택하기 위한 멀티플렉서 회로를 구현할 수 있다. 예시적인 실시예를 제공하기 위해, 데이터 라인(1603.1 및 1603.2)은 클록 신호(1602.2)의 어느 위상 편이된 버전이 위상 편이 블록(1602.3 및 1602.4) 각각에 의한 출력에 결합되는지를 나타내는 디지털 비트 값들(예컨대, 00, 01, 10, 11)을 가리키는 데이터를 전달할 수 있다.
따라서, 도 19에 도시된 바와 같이, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)는 클록 신호(1602.2)의 적절한 8분원 기반의 위상 편이된 버전(위상 편이된 입력 신호(1605.1, 1605.2))을 디지털 데이터로서 수신한다. 이어서, 이들 위상 편이된 입력 신호(1605.1, 1605.2)와 연관되는 위상은, 아래에서 더 논의되는 바와 같이, 주파수 체배 및 공진 매칭 네트워크(1612)에 대한 결합의 결과로서 고주파 신호를 형성하기 위해 추가적인 위상 편이된 신호들이 출력 노드(1611)에서 생성 및 결합되는 기준으로서 사용된다. 즉, 이와 관련하여 각각의 위상 생성 블록(1620.1, 1620.2)에 의해 사용되는 특정 위상에서 제공된 "기준(reference)" 신호는, 제각기 데이터 라인(1603.1, 1603.2)을 통해 위상 편이 블록(1602.3, 1602.4)에 송신되는 적절한 데이터 신호의 결과이다.
다양한 양태들에 있어서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)는 공진 매칭 네트워크(1612)에 대한 결합을 통해 출력 노드(1611)에서 합산된 시변 신호 U(t) + V(t)의 주파수 체배를 보장하기 위해 여러 방식으로 구현될 수 있다. 예를 들어, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)는 본 명세서에서 설명되는 다른 양태들과 유사한 또는 동일한 방식으로 위상 생성, 선택, 및/또는 제어 뿐만 아니라 진폭 가중 또는 제어를 구현할 수 있다. 다양한 양태들에 있어서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각과 연관되는 도 16에 도시된 위상 생성 블록(즉, 위상 생성 회로)은 직교 LO 신호의 생성을 참조하여 본 명세서에서 논의되는 M-단계 제어된 지연 라인을 사용해서 구현될 수 있다.
예를 들어, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각과 연관되는 위상 생성 블록(1620.1, 1620.2)은 제각기, 각 지연 라인의 각각의 지연 고정 루프(DLL)에 따라, 제각기, 도 3, 도 4, 및 도 5에 도시된 바와 같은, M-단계 제어된 지연 라인(304), 보간 지연 라인(400), 및 2차원 지연 라인(500)으로 구현될 수 있다. 그렇게 해서, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각은 추가적인 위상 편이된 입력 신호들이 생성되는 기준 신호로 사용되는, 각각의 위상 편이 블록(1602.3, 1602.4)으로부터 클록 신호(1602.2)의 위상 편이된 버전을 수신할 수 있다.
양태들은, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)와 연관되는 위상 생성 블록(1620.1, 1620.2)이, 생성된 고주파 출력 신호에 대한 원하는 세분성 및 제어와, 결과적으로 필요한 빔 형성 제어의 세분성에 따라 임의의 적절한 수의 위상 편이된 신호(1615.1, 1615.2)를 생성하는 것을 포함한다. 또한, 양태들은 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각이 도 13에 도시된 바와 같은 FM-DAC(1300)를 참조하여 본 명세서에서 설명되는 것과 유사한 진폭 제어 시스템을 구현하는 것을 포함한다. 특히, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각은, 출력 노드(1611)에서 결합된 신호(U(t) + V(t))가 원하는 주파수 및 위상에서 생성되도록, 각각의 위상 생성 블록(1620.1, 1620.2) 내의 DLL에 의해 생성되는 각각의 위상 편이된 신호 세트에 적용되는 진폭 또는 가중을 제어하도록 구성될 수 있다.
이를 위해, 위상 생성 블록(1620.1, 1620.2) 각각은 주파수 체배를 보장하는 데 필요한 위상 편이된 신호 세트를 생성할 수 있다. 이어서, 이들 위상 편이된 신호는 원하는 위상 편이된 신호가 출력 노드(1611)에서 원하는 고주파 신호를 생성하도록 DFE(1606)를 통해 가중된다. 양태들은, 아래에서 더 논의되는 바와 같이, 임의의 적절한 수(N)의 진폭 제어 요소(1609.1 내지 1609.N)의 동작 단계를 제어하는 것을 용이하게 하기 위해 DFE(1606)가 임의의 적절한 수 및/또는 타입의 하드웨어 컴포넌트를 사용해서 위상 편이된 신호의 진폭 가중을 수행하는 것을 포함한다. 예를 들어, DFE(1606)는, 도 16에 도시된 바와 같은 버스(1607.1 및 1607.2)에 결합되는 하나 이상의 프로세서(예컨대, 기저대역 프로세서, 디지털 신호 프로세서 등), 디지털 드라이버 회로 등을 포함할 수 있다.
버스(1607.1 및 1607.2)는 각 제어 요소(1609)의 상태가 제어되도록 디지털 코드 워드 형태의 신호 데이터(예컨대, 디지털 데이터 신호)를 전달할 수 있다. 특히, 각 제어 요소(1609.1 내지 1609.N)의 동작 모드는 스위칭 모드 또는 고정된 DC 출력 모드로부터 변경될 수 있다. 도 16에 도시된 실시예에 있어서, 제어 요소(1609.1 내지 1609.N)는 NAND 게이트로 구현되지만, 다양한 양태들에 있어서, 임의의 적절한 타입의 논리 게이트 또는 다른 제어 요소가 구현될 수 있다. 도 16에 도시된 NAND 게이트 실시예에 있어서, 각 NAND 게이트의 입력은 적절한 버스(1607.1 또는 1607.2)로부터 디지털 제어 라인에 결합된다. 이어서, DFE(1606)는 제어 요소(1609.1 내지 1609.N)를 스위칭 모드 또는 고정된 DC 동작 모드로 배치하기 위해 디지털 코드 워드에 따라 원하는 전압 값으로 디지털 제어 라인을 구동할 수 있다. 양태들은, 스위칭 모드로 배치된 각 제어 요소(1609.1 내지 1609.N)에 대하여, 각각의 위상 편이된 결합된 신호가 용량 결합을 통해 추가되는 것을 포함한다. 이들 신호 각각으로부터의 합산 전압은, 도 12 내지 도 15에 도시된 폴라 FM-RFDAC를 참조하여 본 명세서에서 논의된 바와 같이, 스위칭 모드에서 동작하는 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 내의 커패시터 값들 대 고정된 DC 모드에서 동작하는 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 내의 커패시터 값들의 비율에 기초하여 계산될 수 있다. 예를 들어, 직교 아키텍처는 도 11 내지 도 15를 참조하여 본 명세서에서 논의된 폴라 아키텍처와 유사한 커패시터 뱅크 구현예를 갖는 것으로 구현될 수 있다. 또한, 본 명세서에서 논의되는 폴라 송신기 양태들의 동작과 유사하게, 이 섹션에서 설명되는 직교 송신기 양태들은 제어 요소(1609.1 내지 1609.N)가 스위칭 모드에서 동작할 때 U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2)와 연관되는 커패시터로 공진하는 공진 매칭 네트워크(1612)(예컨대, 조정 가능한 LC 네트워크)를 포함한다.
결과적으로, U FM-RFDAC(1610.1) 및 V FM-RFDAC(1610.2) 각각에 의해 생성되는 위상 편이된 신호들은 출력 노드(1611)에서 가중 및 결합되어 고주파 신호(예컨대, 밀리미터파 신호)를 생성한다. 양태들은 공진 매칭 네트워크(1612)에 결합될 때 위상 편이된 신호들이 각각의 가중 및 결합된 위상 편이된 신호의 구조적 추가의 결과로서 주파수 체배를 생성하는 것을 포함한다. 이렇게, (예컨대, 밀리미터파 주파수에서) 높은 주파수 출력 신호가 생성된다. 이 높은 주파수 출력 신호는, 결국, 예를 들어, 도 16에 도시된 바와 같은 외부 전력 증폭기(1614)를 통해 위상 어레이 안테나 요소에 결합되는 반면, 다른 고조파(입력 기본파를 포함)는 감쇠된다.
도 20은 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다. 다양한 양태들에 있어서, 디바이스(2000)는 임의의 적절한 수 및/또는 타입의 통신 프로토콜에 따라 무선 신호를 송신 및/또는 수신하도록 구성되는 임의의 적절한 타입의 디바이스로 구현될 수 있다. 예를 들면, 디바이스(2000)는 휴대폰, 태블릿, 랩톱 컴퓨터 등과 같은 사용자 장비(UE)로 구현될 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(2000)는 액세스 포인트 또는 기지국으로 구현될 수 있다. 디바이스(2000)는, 예를 들어, 아래에서 더 설명되는 밀리미터파 주파수와 같은 특정 주파수 또는 주파수 대역에 따라 무선 신호의 송신을 용이하게 하기 위해 본 명세서에서 설명되는 바와 같은 하나 이상의 양태를 구현할 수 있다.
일 양태에 있어서, 디바이스(2000)는 처리 회로(2002), 메모리(2004), 및 임의의 적절한 수(K)의 송신 체인(2012.1 내지 2012.K)을 포함할 수 있고, 각 송신 체인은 하나 이상의 각각의 안테나(2014.1 내지 2014.K)에 결합된다. 도 20에 도시된 컴포넌트들은 설명의 편의상 제공된 것이고, 양태들은 디바이스(2000)가 도 20에 도시된 것에 비해 추가적인, 적은, 또는 대안적인 컴포넌트들을 포함하는 것을 포함한다. 예를 들어, 디바이스(2000)는 하나 이상의 전력원, 디스플레이 인터페이스, 주변 장치, 포트 등을 포함할 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(2000)가 하나 이상의 수신기를 더 포함할 수 있거나, 또는 송신 체인(2012.1 내지 2012.K)이 대안적으로 안테나(2014.1 내지 2014.K)를 통해 무선 신호를 수신 및 송신할 수 있는 트랜시버로 구현될 수 있다.
일 양태에 있어서, 디바이스(2000)의 다양한 컴포넌트들은 직교-기반의 송신기에 대하여 빔 형성을 용이하게 하기 위해 위상 안테나 어레이 시스템에 사용하기 위한 주파수 체배된 신호를 생성하는 것을 참조하여 본 명세서에서 더 설명되는 기능으로 식별될 수 있다. 예를 들어, 무선 디바이스(2000)는 밀리미터파 또는 다른 적절한 주파수에서 결합된 안테나(2014.1 내지 2014.K)를 통해 무선으로 송신된, 송신 체인(2012.1 내지 2012.K)을 통해 변조된 데이터를 포함하는 주파수 체배된 신호를 생성하도록 구성될 수 있다. 송신 체인(2012.1 내지 2012.K) 각각은, 예를 들어, 도 16에 도시된 바와 같은 송신기 설계(1600)를 참조하여 논의된 각각의 송신 체인들로 식별될 수 있다. 따라서, 각각의 송신 체인(2012.1 내지 2012.K)은 도 16에 도시된 바와 같은 클록 생성 블록(1602), U FM-RFDAC(1610.1), V FM-RFDAC(1610.2), DFE(1606) 등과 연관되는 기능으로 식별될 수 있다. 다양한 양태들에 있어서, 송신 체인(2012.1 내지 2012.K)은 본 명세서에서 논의되는 바와 같은 주파수 체배된 신호의 하위의 주파수 또는 저조파 주파수인 입력 신호로부터 변조된 주파수 체배된 신호를 생성하기 위해 임의의 적절한 수 및 타입의 컴포넌트를 포함할 수 있다.
이를 위해, 처리 회로(2002)는 본 명세서에서 논의되는 바와 같은 디바이스(2000)의 제어를 용이하게 할 수 있는 임의의 적절한 수 및/또는 타입의 컴퓨터 프로세서로 구성될 수 있다. 일부 양태들에 있어서, 처리 회로(2002)는 디바이스(2000)에 의해 구현되는 기저대역 프로세서(또는 그 적절한 부분들)로 식별될 수 있다. 다른 양태들에 있어서, 처리 회로(2002)는 기저대역 프로세서와는 별개인 디바이스(2000)에 의해 구현되는 하나 이상의 프로세서(예컨대, 하나 이상의 디지털 신호 프로세서)로 식별될 수 있다. 어떤 경우에든, 양태들은 처리 회로(2002)가 산술적, 논리적, 및/또는 입력/출력(I/O) 연산을 수행하거나, 및/또는 디바이스(2000)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 명령을 수행하도록 구성되는 것을 포함한다. 예를 들어, 처리 회로(2002)는 하나 이상의 마이크로프로세서, 메모리 레지스터, 버퍼, 클록 등을 포함할 수 있다. 또한, 양태들은 처리 회로(2002)가 메모리(2004) 및/또는 송신 체인(2012.1 내지 2012.K)과 통신하거나 및/또는 그와 연관된 기능을 제어하는 것을 포함한다. 이는, 예를 들어, 디바이스(2000)의 송신 및/또는 수신 기능을 제어 및/또는 중재하는 것, 하나 이상의 기저대역 처리 기능(예컨대, 매체 액세스 제어(MAC), 인코딩/디코딩, 변조/복조, 데이터 심볼 맵핑, 오류 보정 등)을 수행하는 것을 포함할 수 있다.
일 양태에 있어서, 메모리(2004)는, 처리 회로(2002)에 의해 명령어가 실행될 때, 처리 회로(2002)가 본 명세서에서 설명되는 다양한 기능을 수행하도록, 데이터 및/또는 명령어를 저장한다. 메모리(2004)는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM) 등을 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리로 구현될 수 있다. 메모리(2004)는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
예를 들어, 메모리(2004)는, 예를 들어, 로직, 알고리즘, 코드 등과 같은 하나 이상의 실행 가능 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로 구현될 수 있다. 아래에서 더 논의되는 바와 같이, 메모리(2004)에 저장되는 명령어, 로직, 코드 등은 본 명세서에 개시되는 양태들이 기능적으로 실현되게 할 수 있는, 도 20에 도시된 바와 같은 다양한 모듈로 표현된다. 도 20에 도시된 모듈들은 하드웨어 컴포넌트와 소프트웨어 컴포넌트간의 기능적 연관관계에 관한 설명의 편의를 위해 제공된다. 따라서, 양태들은 처리 회로(2002)가 본 명세서에서 더 논의되는 바와 같이 해당 양태들과 연관되는 다양한 기능을 수행하기 위해 하나 이상의 하드웨어 컴포넌트와 함께 이들 각각의 모듈에 저장되는 명령어를 실행하는 것을 포함한다.
일 양태에 있어서, 위상 제어 모듈(2008)에 저장된 실행 가능 명령어는, 처리 회로(2002)와 함께, 여러 기능을 용이하게 할 수 있다. 이들 기능은, 예를 들어, 도 16 내지 도 19를 참조하여 본 명세서에서 논의되는 바와 같은, I/Q 복합 데이터와 연관된 특정 데이터 포인트의 벡터 U(t) 및 V(t)에 대한 적절한 8분원 맵핑의 식별을 포함할 수 있다. 이러한 양태들에 따르면, 위상 제어 모듈(2008)에 저장되는 실행 가능 명령어는, 처리 회로(2002)와 함께, 위상 편이 블록(1602.3, 1602.4)을 통한 클록 신호(1602.2)의 적절한 위상 편이의 선택을 용이하게 할 수 있다. 이는, 예를 들어, 데이터 라인(1603.1, 1603.2)을 통해 적절한 신호를 보내는 DFE(1606)에 의해 용이해질 수 있다. 일 양태에 있어서, 적절한 신호는, 예를 들어, 룩업 테이블과 같이, 적절한 식별된 8분원에 따른 임의의 적절한 계산에 기초하여 선택될 수 있다.
다른 실시예를 제공하기 위해, 위상 제어 모듈(2008)에 저장된 실행 가능 명령어는 각 송신 체인(2012.1 내지 2012.K)에 의해 구현되는 각 U 및 V FM-RFDAC와 연관되는 각 위상 생성 블록에 의한 위상 편이된 신호의 생성을 용이하게 할 수 있다. 예를 들어, 위상 제어 모듈에 저장된 명령어는 도 16에 도시된 바와 같은 위상 생성 블록(1620.1, 1620.2)에 의한 위상의 생성을 용이하게 할 수 있다. 따라서, 위상 제어 모듈(2008)은 위상 편이된 신호들의 특정 세트의 생성이 주파수 체배를 보장할 수 있게 하고, 그에 따라 원하는 위상 및 주파수를 갖는 각 송신 체인(2012.1 내지 2012.K)에 대한 신호가 생성된다.
그렇게 해서, 위상 제어 모듈(2008)은 각 송신 체인(2012.1 내지 2012.K)에 대한 위상 생성 블록이 적절한 위상 편이된 신호를 제공하여 각 송신 체인(2012.1 내지 2012.K)에 대하여 서로에 대한 원하는 위상에서 주파수 체배를 제공하는 것을 보장한다. 일 양태에 있어서, 위상 제어 모듈(2008)은 특정 주파수 및 위상을 어떻게 하위의(예컨대, 저조파) 주파수 위상 결합으로부터 생성하는지와 관련된 명령어를 포함할 수 있다. 예를 들어, 위상 제어 모듈(2008)에 저장되는 실행 가능 명령어는 각 송신 체인(2012.1 내지 2012.K)에 대한 각각의 U 및 V FM-RFDAC를 통한 결합 및 체배시에, 원하는 고주파 신호를 생성하게 되는 특정 위상 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다.
일 양태에 있어서, 진폭 제어 모듈(2010)에 저장되는 실행 가능 명령어는, 처리 회로(2002)와 함께, 본 명세서에서 도 16을 참조하여 논의된 바와 같이, 각 송신 체인(2012.1 내지 2012.K)과 연관되는 각 U 및 V FM-RFDAC와 연관된 위상 생성 블록에 의한 위상 편이된 신호의 진폭 가중을 제공하는 것을 용이하게 할 수 있다. 예를 들어, 진폭 제어 모듈(2010)에 저장되는 실행 가능 명령어는 도 16에 도시된 바와 같은 DFE(1606)와 연관된 기능을 제공할 수 있다. 따라서, 진폭 제어 모듈(2010)은, 위상 편이된 신호들의 특정 세트에 대하여, 개별 제어 요소(1609.1 내지 1609.N) 중 어느 것이 스위칭 모드로 배치되고 어느 것이 고정된 DC 동작 모드로 배치되는 것을 가능하게 한다. 다시 말해, 그렇게 함으로써, 스위칭 동작 제어 요소에 결합되는 커패시터 값들 대 고정된 DC 동작 제어 요소에 결합되는 커패시터 값들의 비율은 각 U 및 V FM-RFDAC 세트 내의 전압 추가 레벨의 제어를 허용하여, 결국 각 송신 체인(2012.1 내지 2012.K)에 대한 위상 편이된 신호들에 대하여 원하는 진폭 가중 레벨이 된다.
일 양태에 있어서, 진폭 제어 모듈(2010)은 어느 특정 제어 요소 세트가 원하는 최종 결과, 즉, 위상 편이된 신호에 대한 원하는 가중에 기초하여 스위칭 모드 또는 고정된 DC 동작 모드로 배치되어야 하는지에 관한 명령어를 포함할 수 있다. 예를 들어, 진폭 제어 모듈(2010)에 저장되는 실행 가능 명령어는 각 송신 체인(2012.1 내지 2012.K)에 대한 각각의 U 및 V FM-RFDAC를 통해 원하는 주파수 체배된 신호를 생성하게 되는 제어 요소 상태 조합들의 특정 세트를 결정하기 위해 수행될 계산과 관련된 룩업 테이블 및/또는 명령어를 포함할 수 있다. 이들 제어 요소 상태 조합은, 예를 들어, 버스(1607.1, 1607.2)에 적용되는 디지털 코드 워드와 연관되는 디지털 데이터 신호에 의해 실현될 수 있다.
따라서, 이들 명령어는 각각의 송신 체인(2012.1 내지 2012.K)이 주파수 체배된 신호를 필요에 따라 진폭 변조할 수 있게 하고, 이는 위상 제어 모듈(2008)에 의해 제공되는 위상 편이에 따라 고주파 빔 형성 제어를 용이하게 한다. 그리고, 각 송신 체인(2012.1 내지 2012.K)이 독립적으로 제어되는 고주파 신호를 이러한 방식으로 생성할 수 있기 때문에, 각 송신 체인은 고주파(예컨대, 밀리미터파 주파수)에서의 빔 형성 용례에 적합한, 서로에 대한 독립적으로 제어되는 위상 편이 및 진폭 가중을 포함할 수 있다. 즉, 각 송신 체인(2012.1 내지 2012.K)에 대하여 각각의 U 및 V FM-RFDAC를 통해 생성 및 결합된 위상 편이된 신호들의 가중된 결합은 서로를 참조하여 위상 편이되거나 및/또는 서로에 대하여 상이한 가중, 진폭, 또는 크기를 갖도록 각 송신 체인(2012.1 내지 2012.K)에 의해 (고주파) 출력 신호가 생성되는 것을 용이하게 할 수 있다.
섹션 IV - 재구성 가능한 하이브리드 디지털 라디오 수신기(RECONFIGURABLE HYBRID DIGITAL RADIO RECEIVER)
이 섹션에서 설명되는 양태들은 일반적으로 트랜시버에 관한 것으로, 특히, 동적으로 재구성 가능한 디지털 하이브리드 빔 형성을 구현하는 수신기 설계에 관한 것이다.
디지털 빔 형성을 구현하는 최신 수신기 설계는 모든 방향을 동시에 및/또는 함께 스캔하는 것, 신속한 빔 획득 및 추적, 및 블로커 제거(blocker nulling)를 허용한다. 그러나, 이러한 아키텍처는 일반적으로 빔 형성 어레이에서의 각 안테나에 대하여 디지털 프런트 엔드(DFE), 아날로그-디지털 컨버터(ADC), 기저대역 필터, 및 믹서/국부 발진기(LO)의 중복을 필요로 한다. 결과적으로, 디지털 빔 형성을 용이하게 하는 데 필요한 처리 능력 뿐만 아니라 전술한 컴포넌트들과 연관되는 큰 전력 오버헤드가 디지털 빔 형성 해법에 의해 실현되는 장점을 능가한다. 부가적으로, 많은 사용 사례들의 경우, 사용자 장비(UE) 하드웨어는 단일의 빔만을 필요로 할 수 있으며, 이는 위에서 언급한 디지털 빔 형성의 장점들 중 일부를 상쇄한다.
본 명세서에서 논의되는 바와 같이, 트랜시버 설계는 채널 조건에 맞게 빔 형성을 용이하게 하도록 위상 어레이 또는 안테나 어레이 회로 배열을 구현할 수 있다. 다시 말해, 현재의 설계는 이러한 시스템에 따른 디지털 또는 아날로그 빔 형성과 관련되고, 특수한 고주파 신호 취급(예컨대, 케이블류) 및 성능 저하를 방지하기 위한 추가적인 컴포넌트에 대한 이득 보상과 관련되는 몇 가지 결점이 있다.
앞서 주지한 바와 같이, 종래의 디지털 빔 형성 해법은 각 안테나에 대하여 DFE, ADC, 기저대역 필터, 및 믹서/LO를 중복한다. 그렇게 해서, 디지털 빔 형성 해법은 매우 높은 전력 소비를 겪는다. 한편, 앞서 언급한 가외의 블록(즉, 각 안테나에 대한 DFE, ADC, 기저대역 필터, 및 믹서/LO)의 전력 오버헤드가 없는 아날로그 빔 형성 해법이 제안되었다. 그러나, 아날로그 빔 형성은, 한 번에 한 방향만이 스캔될 수 있고, 위상 편이기 구현으로 인한 손실을 발생하고, 다수의 수동 컴포넌트를 수용하기 위해 큰 공간을 필요로 한다는 결점이 있다.
하이브리드 디지털 빔 형성 해법은 각 ADC에 대하여 몇 개(전부는 아님)의 수신 체인을 결합한다. 결과적으로, 하이브리드 디지털 빔 형성은 모든 방향에서의 스캐닝의 장점 중 일부를 잃게 된다. 더욱이, 이러한 해법은 각 체인에 대하여 위상 편이기들을 필요로 하여, 아날로그 빔 형성 해법과 동일한 손실 페널티를 초래하게 된다.
따라서, 종래의 디지털, 아날로그, 및 하이브리드 디지털 빔 형성 해법에 존재하는 문제를 다루기 위해, 본 개시물의 이 섹션에 개시된 양태들은 동적으로 재구성될 수 있는 하이브리드 디지털 빔 형성을 이용하는 수신기 구현예와 관련된다. 이 섹션 전반에 걸쳐 설명되는 양태들에 있어서, 동적 빔 형성을 사용하면, 수신기가 완전 아날로그, 완전 디지털, 또는 아날로그 및 디지털 양자의 하이브리드 조합과 같이 상이한 타입의 빔 형성 모드들 또는 상태들 사이를 스위칭할 수 있게 된다. 본 명세서에서 설명되는 양태들에 있어서, 아래에서 더 논의되는 바와 같이, 디지털 빔 형성 모드 및 아날로그 빔 형성 모드는 동시에 및/또는 함께 수행될 수 있다. 본 명세서에서 설명되는 동적 재구성 양태들에 의하면, 전력 수요 등을 충족시키기 위해, 수신기가 다양한 채널 조건에 응답하여 필요시마다 임의의 이들 동작 모드들 사이를 스위칭할 수 있게 된다. 아래에서 더 논의되는 바와 같이, 이 동적 재구성의 일부로서, 양태들은 하이브리드 디지털 빔 형성이 디지털 빔 형성의 특징의 장점을 취하면서 다른 동작에 대하여 낮은 전력 소비 상태로 동작하도록 재구성되는 것을 포함한다.
예를 들어, 도 1 내지 도 10과 관련하여 본 명세서에서 논의되는 양태들에 있어서는, 수신기 체인별로 직교 LO를 생성하는 기술이 개시되었다. 이 섹션에서 설명되는 양태들은, LO 위상 편이가 LO 분배에 대하여 추가적인 오버헤드(예컨대, 회로 컴포넌트, 공간, 및 전력 소비)를 초래하지 않는 방식으로 구현되도록 이러한 기술을 더 활용한다. 특히, 본 명세서에서 설명되는 양태들은, 동적 빔 형성 재구성이 어느 특정 시간에 트랜시버 슬라이스 세트 내에서 디지털 빔 형성, 아날로그 빔 형성, 또는 이들의 조합을 지원할 수 있게 하는 기저대역 스위칭 및 재구성 스킴을 제공하기 위해 체인별 직교 LO의 사용을 이용한다. 또한, 체인별 LO 직교 생성의 사용은 위상 편이가 오버헤드 없이 활성화 또는 비활성화되게 할 수 있다. 부가적으로, 이 섹션에서 설명되는 양태들은 또한, 당시의 특정 시스템 요건에 따라, 믹서 출력들을 단일의 ADC에 합산하는 것을 용이하게 하거나, 또는 각 수신기 체인이 능동 ADC를 갖게 하도록 기저대역에서 스위칭을 구현한다.
본 명세서에 개시되는 디지털 하이브리드 양태들은 5G/밀리미터파 주파수 대역에서의 동작에 대하여 특히 유리할 수 있는 신속한 빔 획득 및 추적 뿐만 아니라 간섭 제거를 허용한다. 또한, 모바일 기기에서 5G 무선 통신을 가능하게 하기 위해서는, 매우 낮은 전력 소비가 무엇보다 중요하다. 이 섹션에서 디지털 하이브리드 빔 형성 해법과 관련하여 설명된 양태들은 유리하게는 매우 적은 전력을 소비하면서 신속한 빔 획득, 추적, 및 간섭 제거를 동시에 실현할 수 있다.
도 21은 본 개시물의 양태에 따른, 예시적인 하이브리드 수신기 설계의 블록도를 예시한다. 본 명세서에서 더 논의되는 바와 같이, 양태들은 수신기 설계(2100)가 설명의 간결성 및 용이성을 위해 몇몇 컴포넌트를 생략한 전체 수신기 또는 트랜시버의 일부로서 구현되는 것을 포함한다. 일 양태에 있어서, 수신기 설계(2100)는 임의의 적절한 수(N)의 디지털 트랜시버 "슬라이스" 또는 "부분"(2104.1 내지 2104.N)에 결합된 공유 또는 공통 DFE(2102)를 포함한다. 도 21에 도시된 수신기 설계(2100)는 간결성을 위해 공유 DFE(2102)가 하나의 디지털 트랜시버 슬라이스(2104)에만 결합된 것으로 예시한다. 그러나, 양태들은, 공유 DFE(2102)가 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)에 대하여 디지털 기저대역 데이터 스트림을 전달하도록 구성되는 유선 버스를 포함할 수 있는 임의의 적절한 수 및/또는 타입의 유선 또는 무선 링크를 통해 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각에 결합되는 것을 포함한다.
어떤 경우에든, DFE(2102)는 디지털 프런트 엔드와 연관된 것으로 알려진 기능들을 수행하도록 구성되는 임의의 적절한 수 및/또는 타입의 컴포넌트를 포함할 수 있다. 예를 들어, DFE(2102)는 처리 회로, 처리 회로의 부분들, 전용 디지털 프런트 엔드 기능을 갖는 온보드 칩(예컨대, 디지털 신호 프로세서)의 하나 이상의 부분 등으로 구현될 수 있다. 예를 들어, DFE(2102)는, 아래에서 더 논의되는 바와 같이, 제각기 결합된 안테나를 통한 송신을 위해 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각에 디지털 기저대역 데이터를 제공할 수 있다.
다른 실시예를 제공하기 위해, DFE(2102)는 무선 데이터 송신에 포함되는 데이터를 복구하도록 처리될 수 있는 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각으로부터 디지털 기저대역 데이터를 수신하는 것을 용이하게 할 수 있다. 이를 위해, DFE(2102)는 DC 오프셋 보정, IQ 불균형 보정, 및 ADC 스큐와 같은 수신 장애 보정을 수행하도록 구성되는 처리 회로 뿐만 아니라, 재구성 가능한 컴퓨팅(예컨대, 가상의 재구성 가능한 회로(VRC))을 수행하기에 적합한 컴포넌트 및 데시메이터(decimator)로 구현될 수 있다. 추가적인 실시예들을 제공하기 위해, DFE(2102)는 인접 채널 억제(ACR) 필터링, 수신기 디지털 이득 제어(DGC), 다운-샘플링 등을 더 용이하게 할 수 있다.
또 다른 추가적인 실시예들을 제공하기 위해, DFE(2102)는 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각을 통한 디지털 기저대역 데이터의 송신을 용이하게 할 수 있다. 이를 위해, DFE(2102)는 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)에 결합되는 VRC 및 보간기로 구현될 수 있다. 또한, DFE(2102)는, 예를 들면, LO 보정과 같은 송신기 장애 보정, IQ 불균형, 디지털 전치-왜곡(DPD) 계산, 보정 계수(CF) 계산, 및 프리-엠퍼시스(pre. emp.) 계산과 같은 데이터 송신과 연관되는 다른 컴포넌트들을 포함할 수 있다. 추가적인 실시예들을 제공하기 위해, DFE(2102)는 송신기 DGC, 업-샘플링, 부호 변화점 검출 알고리즘, 위상 변조 등을 용이하게 할 수 있다.
부가적으로, 양태들은 DFE(2102)가 빔 관리, 디지털 블로커 무효화, 수신 신호 강도 지시기(RSSI) 측정, DPD 및 교정 가속기, 테스트 신호 생성 등을 수행하기에 적합한 컴포넌트로 구현되는 것을 포함한다.
어떤 경우에든, 양태들은 DFE(2102)가 수신기 설계(2100)의 동작 모드에 기초하여 특정 기능들을 선택적으로 수행하는 것을 포함한다. 특히, 아래에서 더 논의되는 바와 같이, DFE(2102)는 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 함께 동적으로 동작해서 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)의 동작 모드에 기초하여 어느 특정 시간에 디지털 또는 아날로그 빔 형성을 용이하게 할 수 있다.
일 양태에 있어서, 수신기 설계(2100)는 디지털 위상 고정 루프 회로(DPLL)(2150)를 포함할 수 있으며, 이는, 제각기 도 2, 도 12, 및 도 16을 참조하여 본 명세서에서 논의되는 바와 같은, PLL(202), DPLL(1202), 및 DPLL(1602.1)과 기능적으로 동일하거나, 그렇지 않으면 이들로 식별될 수 있다. 또한, 양태들은 DPLL(2150)이 주파수 체배기/편이기 회로(2106) 및 위상 생성 회로(2108)로 분배되는 클록 신호(2151)를 생성하는 것을 포함한다. 따라서, 양태들은 위상 생상 회로(2108)가 FM-RFDAC(2112)의 특정 구현예에 따라, 예를 들면, 도 13에 도시된 바와 같은 위상 선택 블록(1306), 또는 도 16에 도시된 바와 같은 위상 생성 블록(1620.1, 1620.2)으로 식별되는 것을 포함한다. 즉, 양태들은 FM-RFDAC(2112)가, 예를 들어, 도 12에 도시된 바와 같은 FM-RFDAC(1210), 또는 도 16에 도시된 바와 같은 U 및 V FM-RFDAC(1610)로 식별되는 것을 포함한다. 다른 양태들에 있어서, FM-RFDAC(2112)는 임의의 공지된 RFDAC 설계로 구현될 수 있다. 어떤 경우에든, 위상 생성 회로(2108)는 간결성을 위해 도 21에 도시되지 않은 추가적인 컴포넌트들(예컨대, 도 12에 도시된 바와 같은 DTC(1204) 및 블록(1208), 도 16에 도시된 바와 같은 위상 편이 블록(1602.3 및 1602.4))을 포함할 수 있다.
다시 말해, 수신기 설계(2100)는 임의의 적절한 수(N)의 트랜시버 슬라이스(2104)를 포함한다. 일 양태에 있어서, 각 트랜시버 슬라이스(2104)는 별도의 송신 및 수신 경로를 갖는다. 설명의 간결성 및 용이성을 위해, 각 트랜시버 슬라이스(2104)는 이 섹션에서의 도면 전반에 걸쳐 단일의 각자의 안테나에 결합되는 것으로 도시된다. 그러나, 다양한 양태들에 있어서, 각 트랜시버 슬라이스(2104)는 위상 어레이 안테나 아키텍처에 따라 데이터의 송신 및 수신을 용이하게 하기 위해 임의의 적절한 구성으로 임의의 적절한 수의 안테나, 저잡음 증폭기 등에 결합될 수 있다.
도 21을 계속 참조하면, 트랜시버 슬라이스(2104.N)는 트랜시버 슬라이스(2104.1 내지 2104.N) 각각을 대표할 수 있으며 FM-RFDAC(2112)에 결합된 TX 슬라이스 DFE(2110)를 포함하는 송신 경로를 구현한다. FM-RFDAC(2112)는 결국, TX 및 RX 모드 스위칭을 용이하게 하기 위한 임의의 적절한 타입의 컴포넌트(들)를 나타낼 수 있는 스위칭 컴포넌트(2114)를 통해 안테나 N에 결합된다. 일 양태에 있어서, 각 트랜시버 슬라이스(2104)의 송신 경로는 송신 체인별로 추가적인 DFE 기능을 제공하도록 기능하는 TX 슬라이스 DFE(2110)를 포함할 수 있다(즉, 각 트랜시버 슬라이스(2104)에 대하여 별도의 TX DFE(2110)가 구현될 수 있음). 추가적인 DFE 기능은, 예를 들어, 보간, 디지털 전치왜곡, I/Q 보상 및 이득 제어 등을 포함한다.
또한, 양태들은, 각 트랜시버 슬라이스(2104)가, 트랜시버 슬라이스(2104.N)와 관련하여 더 상세하게 도시되며 아래에서 더 논의되는, 스위칭 컴포넌트(2114)에 결합되는 수신 경로를 또한 포함하는 것을 포함한다. 예를 들어, 수신 경로는 하나 이상의 증폭기(2116), 주파수 체배기/편이기 회로(2106), 하나 이상의 믹서(2118), I/Q ADC 및 기저대역 필터 회로(2120), 및 RX 슬라이스 DFE(2122)를 포함할 수 있다. 다시 말해, 양태들은 각 트랜시버 슬라이스(2104)가, 도 21에 도시된 바와 같은 트랜시버 슬라이스(2104.N)로 표현되는 것들과 유사한 컴포넌트들을 각각 갖는 별도의 수신 경로를 구현하는 것을 포함한다. 따라서, 양태들은 수신 체인별로 독립적으로 제어되는 수신 경로와 연관되는 각 컴포넌트를 더 포함한다(즉, 각 트랜시버 슬라이스(2104)는 서로 별도로 제어되는 컴포넌트들과 함께 수신 경로를 가질 수 있음).
본 명세서에서 설명되는 양태들을 용이하게 하기 위해, 주파수 체배기 회로(2106)는 각 트랜시버 슬라이스(2104)의 수신 경로 내에 직교 LO 신호를 제공하도록 기능할 수 있다. 일 양태에 있어서, 주파수 체배기/편이기 회로(2106)는 도 2에 도시된 바와 같은 LO 생성 유닛(204)으로 식별되거나, 그렇지 않으면 실질적으로 LO 생성 유닛으로 기능할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, LOG 유닛(204.1 내지 204.K)은 각각의 수신기 체인(RX-1 내지 RX-K)과 연관된다. 일 양태에 있어서, 각 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관되는 주파수 체배기/편이기 회로(2106)는 각각의 별도의 LOG 유닛(204.1 내지 204.K)으로 식별될 수 있다.
즉, 각 트랜시버 슬라이스(2104)는, 수신기 설계(200)를 참조하여 본 명세서에서 논의되는 바와 같이, 출력 직교 LO 신호의 원하는 저조파로 설정된 주파수를 가질 수 있는 DPLL(2150)에 의해 생성되는 LO 클록 신호(2151)를 활용함으로써 주파수 체배기/편이기 회로(2106)를 사용해서 각각의 직교 LO 신호 세트를 별도로 생성하도록 구성될 수 있다. 따라서, 주파수 체배기/편이기 회로(2106)는, 간결성을 위해 도 21에서는 재현되지 않은, 이러한 방식으로 직교 LO 신호의 생성을 보장하기 위한 추가적인 컴포넌트를 포함할 수 있다. 예를 들면, 주파수 체배기/편이기 회로(2106)는 위상 제어 회로(예컨대, 위상 제어 블록(208)), 진폭 제어 회로(예컨대, 진폭 제어 블록(210)), 지연 고정 루프(예컨대, DLL(206.1)), 위상 구성 회로(예컨대, 위상 구성 회로(206.2)), 진폭 구성 회로(예컨대, 진폭 구성 회로(206.3)), 하나 이상의 공진 부하(예컨대, 공진 부하(206.4)) 등을 포함할 수 있다.
아래에서 더 논의되는 바와 같이, 주파수 체배기/편이기 회로(2106)는, 각 디지털 트랜시버 슬라이스(2104)가 현재 동작하고 있는 특정 빔 형성 모드(즉, 디지털 또는 아날로그)에 따라, 믹서(2118)에 제공되는 직교 LO 신호와 관련된 주파수 체배, 위상 편이, 또는 이들 모두를 동적으로 용이하게 할 수 있다. 어떤 경우에든, 양태들은 믹서(2118)가 적절한 직교 LO 신호 세트를 이용해서 증폭기(2116)에 의해 제공된 수신 신호를 다운샘플링하여 기저대역 I/Q 신호들을 제공하고, 이들 기저대역 I/Q 신호를 I/Q ADC 및 기저대역 필터 회로(2120)에 전달하는 것을 포함한다. I/Q ADC 및 기저대역 필터 회로(2120)는 기저대역에서 필터링된 디지털 신호를 각 디지털 트랜시버 슬라이스(2104)의 수신 경로에 포함되는 RX 슬라이스 DFE(2122)에 더 전달할 수 있다. RX 슬라이스 DFE(2122)는, 예를 들어, 수신 체인별로 데시메이션 필터, I/Q 보상 및 DC 오프셋 상쇄 등과 같은 DFE 기능을 제공하도록 기능할 수 있다.
예를 들어, 디지털 빔 형성을 참조하여 아래에서 더 논의되는 바와 같이, 각각의 트랜시버 슬라이스(2104)와 연관되는 I/Q ADC 및 기저대역 필터 회로(2120)는 각각의 믹서(2118)(즉, 동일한 트랜시버 슬라이스(2104)와 연관되는 믹서들)의 각 출력으로부터 다운샘플링된 데이터를 수신할 수 있다. 다른 실시예를 제공하기 위해, 아날로그 빔 형성을 참조하여 아래에서 더 논의되는 바와 같이, 트랜시버 슬라이스(2104.1 내지 2104.N) 중 하나와 연관되는 I/Q ADC 및 기저대역 필터 회로(2120)는 각각의 믹서(2118)(즉, 다른 트랜시버 슬라이스(2104)들과 연관되는 믹서들)로부터의 다운샘플링된 데이터의 합을 수신할 수 있다. 이렇게,각 디지털 트랜시버 슬라이스(2104)에서 직교 LO 생성을 제어함으로써, 각 디지털 트랜시버 슬라이스(2104)는, 아래에서 더 논의되는 바와 같이, 디지털 또는 아날로그 빔 형성 모드로, 또는 (예컨대, 동시에 또는 함께) 디지털 빔 형성 모드와 아날로그 빔 형성 모드의 하이브리드 모드로 별도로 및 동적으로 재구성될 수 있다.
도 22는 본 개시물의 양태에 따른, 예시적인 하이브리드 수신 경로 구현예의 블록도를 예시한다. 도 22에 도시된 바와 같은 하이브리드 수신기 설계(2200)는 도 21에 도시된 바와 같은 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각에 대한 수신기 경로에 대하여 추가적인 세부내용을 제공한다. 간결성을 위해, 도 22에서 생략된 송신 경로와 연관되는 컴포넌트들, 및 스위칭 컴포넌트(2114)는 수신 모드에서 동작하는 디지털 트랜시버 슬라이스(2104)들 각각과 연관되는 상태에 있는 것으로 상정된다. 또한, 도 21에서의 것들과 공통인 도 22에 도시된 컴포넌트들은 도 22에서 재표기되지 않으며, 해당되는 경우 도 21에서의 참조 번호가 재사용된다.
일 양태에 있어서, 각각의 디지털 트랜시버 슬라이스(2104)와 연관되는 각 주파수 체배기/편이기 회로(2106)는 간결성을 위해 도 21에 도시되지 않은 디지털 데이터 제어 신호를 수신할 수 있다. 이들 디지털 데이터 제어 신호는, 예를 들어, DPLL(2150)에 의해 생성되는 클록 신호(2151)에 대하여 각 주파수 체배기/편이기 회로(2106)에 의해 적용될 원하는 위상 편이를 나타낼 수 있다. 예를 들어, 디지털 데이터 제어 신호는, 주파수 체배기/편이기 회로의 특정 구현예에 따라, 위상 제어 블록(208) 및/또는 진폭 제어 블록(210)을 참조하여 본 명세서에서 논의되는 바와 같은 신호일 수 있다.
다시 말해, 주파수 체배기/편이기 회로는 도 2에 도시된 바와 같은 LO 생성 유닛(206)으로 식별될 수 있고, 그에 따라, 디지털 데이터 제어 신호는, 예를 들면, 도 7 및 도 8을 참조하여 본 명세서에서 논의된 바와 같은 LOG 유닛(700 또는 800)을 참조하여 이전의 섹션에서 논의된 바와 같은 원하는 LO 신호의 생성을 구현하기 위해 적절한 데이터 신호(예컨대, 위상 제어, 진폭 제어)를 전달할 수 있다. 따라서, 위상 편이 제어 라인은, 위상 편이가 이용될 때, 직교 LO 신호가 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각을 통한 수신 신호의 하향 변환과 연관되는 적절한 주파수 및 위상을 갖는 것을 보장할 수 있다.
도 22에 도시된 바와 같이, 양태들은 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)가 각각의 스위칭 컴포넌트(2202.1 내지 2202.3)를 구현하는 것을 포함한다. 다양한 양태들에 있어서, 스위칭 컴포넌트(2202.1 내지 2202.3)는 도 22에 도시된 바와 같이 각 디지털 트랜시버 슬라이스(2104) 사이의 결합 상태를 제어하도록 구성되는 임의의 적절한 타입 및/또는 수의 컴포넌트로 구현될 수 있다. 간결성을 위해 도 22에 도시되어 있지는 않지만, 스위칭 컴포넌트(2202.1 내지 2202.3) 각각은 하나 이상의 유선 및/또는 무선 링크로 구현될 수 있는 제어 라인에 결합될 수 있다. 본 명세서에서 더 논의되는 바와 같이, 예를 들면, 수신기 설계(2200)의 하나 이상의 프로세서 컴포넌트와 연관될 수 있는 도 22에 도시되지 않은 처리 회로는 각각의 스위칭 컴포넌트(2202.1 내지 2202.3)의 각 스위칭 상태를 개별적으로 제어할 수 있다.
일 양태에 있어서, 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 각각은 각 합산 블록(2204)이 결합되는 신호의 합산 및/또는 결합을 용이하게 하기 위해 임의의 적절한 타입의 회로, 레지스터 등을 사용해서 구현될 수 있는 각각의 합산 블록(2204.1 내지 2204.N)을 또한 포함한다. 따라서, 도 23에 도시되고 이를 참조하여 더 논의되는 바와 같이, 각 스위칭 컴포넌트(2202.1 내지 2202.3)가 폐쇄 상태에 있을 경우, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)로부터의 믹서 출력들은 합산 블록(2204.1 내지 2204.N)을 통해 결합되고 디지털 트랜시버 슬라이스(2104.N)의 I/Q ADC 및 기저대역 필터 회로(2120)에 공급된다. 그러나, 도 24에 도시되고 이를 참조하여 더 논의되는 바와 같이, 각 스위칭 컴포넌트(2202.1 내지 2202.3)가 개방 상태에 있을 경우, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)로부터의 믹서 출력들은 분리되고 각각의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)의 I/Q ADC 및 기저대역 필터 회로(2120)에 공급된다.
일 양태에 있어서, 각각의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관되는 I/Q ADC 및 기저대역 필터 회로(2120)는 별도의 활성화 제어 라인(예컨대, enable_1, enable_2, enable_3, 및 enable_4)에 결합될 수 있다. 이들 제어 라인은 각각의 트랜시버 슬라이스(2104)와 연관된 I/Q ADC 및 기저대역 필터 회로(2120)와 연관되는 하나 이상의 컴포넌트의 상태를 별도로 제어하기 위해 데이터 신호를 전달하도록 구성될 수 있다. 그렇게 해서, 각 I/Q ADC 및 기저대역 필터 회로(2120)와 연관되는 하나 이상의 컴포넌트가 활성(즉, 활성화) 또는 비활성(즉, 비활성화)으로 설정될 수 있다. 본 명세서에서 더 논의되는 바와 같이, 예를 들면, 수신기 설계(2200)의 하나 이상의 프로세서 컴포넌트와 연관될 수 있는 도 22에 도시되지 않은 처리 회로는 이들 활성화 제어 라인의 각각의 상태를 개별적으로 제어할 수 있다. 이들 제어 라인은, 예를 들면, 전술한 활성화 또는 비활성화 상태를 트리거하기 위해 상이한 디지털 논리 값들을 주장할 수 있다. 일 양태에 있어서, I/Q ADC 및 기저대역 필터 회로(2120)의 상태는, 도 23 및 도 24를 참조하여 아래에서 더 논의되는 바와 같이, 특정 빔 형성 동작 모드에 기초하여 스위칭 컴포넌트(2202.1 내지 2202.3)와 함께 제어될 수 있다.
도 23은 본 개시물의 양태에 따른, 완전 아날로그 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다. 도 23에 도시된 수신기 설계(2300)는 도 22에 도시된 바와 같은 수신기 설계(2200)와 동일하므로, 명확성을 위해 도 23에서는 공통인 컴포넌트들에 번호를 다시 부여하지 않았다. 그러나, 수신기 설계(2300)는, 도 22에 도시된 바와 같은 각 스위칭 컴포넌트(2202.1 내지 2202.3)가 폐쇄 상태여서, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)의 믹서 출력을 합산 블록(2204.1 내지 2204.N)을 통해 서로 연결하는 것을 나타낸다.
즉, 도 22에 도시된 바와 같은 각 스위칭 컴포넌트(2202.1 내지 2202.3)가 폐쇄 상태일 경우, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)로부터의 믹서 출력은 합산 블록(2204.1 내지 2204.3)을 통해 결합되고 디지털 트랜시버 슬라이스(2104.N)의 I/Q ADC 및 기저대역 필터 회로(2120)로 공급된다. 따라서, 도 23에 도시된 구성은 "완전" 아날로그 빔 형성 모드로 식별될 수 있다. 일 양태에 있어서, 수신기 설계(2300)의 완전 아날로그 빔 형성 구성은 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관되는 주파수 체배기/편이기 회로(2106)를 통한 직교 LO 위상 편이를 용이하게 할 수 있다. 이 구성에서는, RF 경로 내에서 LO 위상 편이가 수행되지 않아, 추가적인 손실을 유리하게 방지한다.
도 23을 계속 참조하면, 완전 아날로그 빔 형성 모드 수신기로 구성될 경우, 스위칭 컴포넌트(2202)가 폐쇄된 해당 디지털 수신기 슬라이스(2104)들과 연관되는 I/Q ADC 및 기저대역 필터 회로(2120)도 비활성화된다. 예를 들어, 도 23에 도시된 바와 같이, 활성화 제어 라인(enable_1, enable_2, 및 enable_3)은 논리 상태로 스위칭되거나, 그렇지 않으면 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)에 대한 각각의 I/Q ADC 및 기저대역 필터 회로(2120)(및 그들 각각의 RF 슬라이스 DFE)가 비활성화되도록 지시한다. 그에 반해, enable_4 제어 라인은 논리 상태로 스위칭되거나, 그렇지 않으면 디지털 트랜시버 슬라이스(2104.N)와 연관되는 I/Q ADC 및 기저대역 필터 회로(2120)가 활성화되도록 지시한다. 결과적으로, 완전 아날로그 빔 형성 모드의 경우, 하나의 ADC만이 활성화되고, 스위칭 컴포넌트(2202)들은 각 기저대역 믹서 출력을 함께 연결하도록 폐쇄된다.
양태들은 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)에 대한 각 I/Q ADC 및 기저대역 필터 회로(2120)가 빔 형성 패턴 내에서 단일의 빔에 할당되는 것을 포함한다. 즉, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.3)가 동일한 빔과 연관되는 데이터를 수신하더라도, 단일의 빔만이 이용될 경우 수신된 데이터는 디지털 트랜시버 슬라이스(2104.N)에 결합될 수 있기 때문에, 수신기가 아날로그 빔 형성 모드에서 동작할 수 있게 된다. 빔마다 하나의 ADC가 구현되는 것이 일반적이기 때문에, 이는, 예를 들어, 통신을 위해 하나의 빔이 필요해질 경우에 특히 유용할 수 있는 저전력 모드를 가능하게 한다. 도 24를 참조하여 아래에서 더 논의되는 바와 같이, 스위치들은 활성화 제어 라인들과 함께 제어되어, 부분 또는 완전 디지털 빔 형성을 제공하도록 수신기 경로들을 동적으로 재구성할 수 있다.
도 24는 본 개시물의 양태에 따른, 완전 디지털 빔 형성 모드로 동작하는 예시적인 하이브리드 수신기의 블록도를 예시한다. 도 24에 도시된 수신기 설계(2400)는 도 22에 도시된 바와 같은 수신기 설계(2200)와 동일하므로, 명확성을 위해 도 24에서는 공통인 컴포넌트들에 번호를 다시 부여하지 않았다. 그러나, 수신기 설계(2400)는, 도 22에 도시된 바와 같은 각 스위칭 컴포넌트(2202.1 내지 2202.3)가 개방 상태여서, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)의 믹서 출력들을 서로 분리하는 것을 나타낸다.
도 24에 도시된 바와 같은 구성에 있어서, 각각의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)로부터의 믹서 출력은 각각의 I/Q ADC 및 기저대역 필터 회로(2120)에 이어서 각 RX 슬라이스 DFE(2122)에 결합된다. 따라서, 도 24에 도시된 구성은, 양태들에 있어서, 각 수신기 체인이 ADC 및 RX DFE 슬라이스에 연결된 결과로서 디지털 도메인 내에서 용이해질 수 있는 "완전" 디지털 빔 형성 모드로 식별될 수 있다. 도 21을 참조하면, 공유 DFE(2102)는 각각의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관되는 별도의 각 RX DFE(2122)를 통한 처리 이후에 디지털 데이터 스트림을 수신할 수 있다. 특히, 빔들은 공유 DFE(2102)를 사용해서 각각의 수신된 디지털 데이터 스트림에 디지털 위상 회전을 추가함으로써 생성될 수 있다.
따라서, 양태들은 도 24에 도시된 바와 같은 완전 디지털 빔 형성 구성이 위상이 동일한 직교 LO 신호를 (각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관된 주파수 체배기/편이기 회로(2106)를 통해) 제공하는 것을 포함한다. 즉, 완전 디지털 빔 형성 구성의 경우, 디지털 빔 형성은 공유 DFE(2102)에서 관리되고, 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)는 각 디지털 트랜시버 슬라이스(2104)를 통해 수신되는 신호들의 위상 편이를 서로에 대하여 제공할 필요가 없다. 이 구성의 결과로서, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관되는 주파수 체배기/편이기 회로(2106)는 각 디지털 트랜시버 슬라이스(2104)에서 생성된 직교 LO에 주파수 체배 기능을 제공할 수 있지만, 위상 편이를 제공하지 않는다. 일 양태에 있어서, 공유 DFE(2102)는 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)로부터 디지털 데이터 스트림을 수신하고 임의의 공지된 기술에 따라 디지털 빔 형성을 수행할 수 있다.
I/Q ADC 및 기저대역 필터 회로가 완전 디지털 빔 형성 구성에서 각 디지털 트랜시버 슬라이스(2104)에 대하여 활성 상태이기 때문에, 이 모드는 최고 전력 소비 모드와 연관된다. 그러나, 완전 디지털 빔 형성 모드는 모든 방향을 동시에 스캔함으로써 신속한 빔 획득 및 추적과 같은 유리한 특징을 용이하게 할 수 있다. 더욱이, 완전 디지털 빔 형성은, 예를 들면, 제거와 같은 다른 바람직한 특징을 용이하게 할 수 있다. 특히, 디지털 빔 형성을 수행하도록 구성된 디지털 트랜시버 슬라이스(2104)의 경우(모든 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)가 이 방식으로 구현되는 것이 아니고 나머지가 아날로그 빔 형성 모드에 결합되는 경우에도), 빔들이 몇몇 상이한 방향에서의 및/또는 상이한 디바이스들(예컨대, 상이한 기지국들)과의 동시 통신을 제공할 수 있기 때문에, 공간 채널을 통한 동시 통신이 가능해질 수 있다. 또한, 블로커 신호 또는 그 밖의 간섭원과 연관된다고 알려진 방향들이 빠르게 식별되고 나서 능동적으로 회피될 수 있고 다른 방향들에서는 빔을 사용해서 통신을 유지한다는 점에서, 다수의 빔의 동시 사용은 공간 필터링을 유리하게 허용할 수 있다.
이 섹션에서 설명되는 양태들의 동적 재구성 능력에 의해 제공되는 장점의 예시적인 실시예를 제공하기 위해, 하이브리드 디지털 수신기 설계(2200)가 기지국과의 통신을 위해 단일의 빔을 사용하는 모바일 기기와 같은 UE에서 구현될 수 있다. 초기화시에(예컨대, 디바이스 전원을 켰을 때, 연결이 끊어지고 나서 재설정될 필요가 있을 때, 등), 하이브리드 디지털 수신기 설계(2200)는 도 24에 도시된 바와 같은 완전 디지털 빔 형성 모드로 이행할 수 있다. 완전 디지털 빔 형성 모드 동안, 예를 들면, 구체, 또는 그 적절한 부분에 대응하는 전체 공간 범위에 걸쳐 4 개의 공간 빔이 동시에 획득될 수 있다. 이들 4 개의 빔 중 어느 빔이 바람직한지(예컨대, 가장 강한 RSSI, 최저 신호 대 잡음비, 최고 서비스 품질 등), 및 해당 빔의 방향이 식별되면, 하이브리드 디지털 수신기 설계(2200)는 도 23에 도시된 바와 같은 완전 아날로그 빔 형성 모드로 이행할 수 있다. 완전 아날로그 빔 형성 모드 동안, 완전 디지털 빔 형성 모드에서 식별된 빔 방향이 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 연관된 주파수 체배기/편이기 회로(2106)에 의해 제공되는 직교 LO 위상 편이를 사용해서 재현될 수 있다. 이렇게, 이 섹션에서 설명되는 동적 및 재구성 가능한 하이브리드 디지털 수신기 양태들은 여러 경우에 전력과 성능 사이에서 균형을 유지하여, 현재의 동작 조건에 기초하여 수행하는 것이 가장 바람직할 때 각각이 최적화될 수 있다.
하이브리드 디지털 수신기가 본 명세서에서 설명된 바와 같은 완전 아날로그 양태와 완전 디지털 양태간을 동적으로 스위칭할 수 있다고 해도, 양태들이 이들 완전 디지털 및 완전 아날로그 양태로만 제한되는 것은 아니다. 다른 양태들에 있어서, 하이브리드 디지털 수신기는 중간의 다른 모드들을 가능하게 할 수 있다. 예를 들어, 디지털 트랜시버 슬라이스(2104.1, 2104.2)는 디지털 빔 형성 모드에서 동작할 수 있는 반면, 디지털 트랜시버 슬라이스(2104.3, 2104.N)는 아날로그 빔 형성 모드에서 동작할 수 있다. 즉, 디지털 빔 형성 특징들 중 일부가 바람직하기는 하지만 전체 전력 페널티만큼의 가치가 없으면, 양태들은 ADC(즉, 각 수신기 체인에 대한)의 절반(또는 그중 다른 적절한 부분)을 활성화하는 것 및 나머지 절반(또는 나머지 부분)에 대하여 LO 위상 편이를 사용하는 것을 포함한다. 이러한 구성은, 예를 들면, 하나 초과의 빔이 필요하고(예컨대, 상기 실시예에서는 2 개), 각 빔이 별도의 위상 경로 세트를 이용할 경우에 특히 유용할 수 있다.
또한, 양태들은 다수의 ADC 및 이들에 연결되는 수신 체인들이 스위칭 컴포넌트(2202)의 제어를 통해 동적으로 할당되는 것을 포함한다. 다른 예시적인 실시예를 제공하기 위해, 2 개의 별도의 빔을 사용하는 것, 즉 하나의 빔은 강하고(예컨대, 높은 RSSI 값), 다른 하나는 훨씬 약한(예컨대, 낮은 RSSI 값) 것이 시나리오에 포함될 수 있다. 이 경우, 스위칭 컴포넌트(2202.1 내지 2202.3)를 폐쇄함으로써, 더 많은 수의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)가 약한 신호를 갖는 빔에 할당될 수 있어, 낮은 신호 강도를 보상하기 위해 더 많은 수의 안테나 요소들로부터의 신호들이 함께 합산될 수 있다.
이 섹션 전반에 걸쳐 도시 및 설명된 바와 같은 하이브리드 디지털 수신기의 아키텍처는 도면들에 도시된 실시예들로 제한되지 않는다. 예를 들면, 양태들은 아날로그 빔 형성 모드와 디지털 빔 형성 모드 사이의 동적 재구성을 허용하는 구성에서 임의의 적절한 수의 디지털 트랜시버 슬라이스(2104)를 이용하는 것을 포함한다. 예를 들어, 하이브리드 디지털 수신기 설계(2200)는 더 적은 또는 추가적인 디지털 트랜시버 슬라이스(2104)(예컨대, 2, 4, 8, 16, 32, 64, 128 등)를 포함하도록 수정될 수 있다. 다른 실시예를 제공하기 위해, 단일의 수신기 설계 내에서 임의의 적절한 수의 여러 디지털 트랜시버 슬라이스(2104) 세트들이 구현될 수 있다. 예시적인 실시예를 제공하기 위해, 하이브리드 디지털 수신기 설계(2200)는 도 22 내지 도 24에 도시된 바와 같은 한 세트의 디지털 트랜시버 슬라이스(2104.1 내지 2104.N), 및 별도로 제어되며 공유 DFE(2102) 또는 별도의 DFE와 접속할 수 있는 별도 세트의 디지털 트랜시버 슬라이스(2104.1 내지 2104.M)(도시되지 않음)를 포함할 수 있다. 이러한 경우에, 디지털 트랜시버 슬라이스 세트의 수 N 및 M은 동일하거나 또는 서로 다를 수 있다.
또 다른 추가적인 양태들에 있어서, 각 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)는 I/Q ADC 및 기저대역 필터 회로(2120) 내에 하나 초과의 ADC를 포함할 수 있다. 이러한 양태들에 따르면, 이들 추가적인 ADC는, 예를 들어, 연속 근사(SCR) ADC의 구현예를 통해, 예를 들어, 낮은 분해능 모드로 구성될 수 있다. 이러한 구현예는, 예를 들면, 디지털 트랜시버 슬라이스(2104.1 내지 2104.N) 사이에서 더 적은 수의 인터리브된 ADC들이 활성화되게 할 수 있어, 전력 요건을 더 감소시키는 데 특히 유리할 수 있다.
도 25는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다. 다양한 양태들에 있어서, 디바이스(2500)는 임의의 적절한 수 및/또는 타입의 통신 프로토콜에 따라 무선 신호를 송신 및/또는 수신하도록 구성되는 임의의 적절한 타입의 디바이스로 구현될 수 있다. 예를 들면, 디바이스(2500)는 휴대폰, 태블릿, 랩톱 컴퓨터 등과 같은 사용자 장비(UE)로 구현될 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(2500)는 액세스 포인트 또는 기지국으로 구현될 수 있다. 디바이스(2500)는, 예를 들어, 본 명세서에서 더 설명되는 밀리미터파 주파수와 같은 특정 주파수 또는 주파수 대역에 따라 무선 신호의 송신을 용이하게 하기 위해 본 명세서에서 설명되는 바와 같은 하나 이상의 양태를 구현할 수 있다.
일 양태에 있어서, 디바이스(2500)는 처리 회로(2502), 메모리(2504), 및 임의의 적절한 수(N)의 트랜시버 슬라이스 또는 체인(2512.1 내지 2512.N)을 포함할 수 있고, 각 트랜시버 슬라이스 또는 체인은 하나 이상의 각각의 안테나(2514.1 내지 2514.N)에 결합된다. 도 25에 도시된 컴포넌트들은 설명의 편의상 제공된 것이고, 양태들은 디바이스(2500)가 도 25에 도시된 것에 비해 추가적인, 적은, 또는 대안적인 컴포넌트들을 포함하는 것을 포함한다. 예를 들어, 디바이스(2500)는 하나 이상의 전력원, 디스플레이 인터페이스, 주변 장치, 포트 등을 포함할 수 있다.
일 양태에 있어서, 디바이스(2500)의 다양한 컴포넌트들은 디지털 및 아날로그 빔 형성 시스템의 동적 재구성을 참조하여 본 명세서에서 더 설명되는 기능으로 식별될 수 있다. 각 트랜시버 슬라이스(2512.1 내지 2512.N)는, 예를 들어, 도 22에 도시된 바와 같은 수신기 설계(2200)를 참조하여 논의된 트랜시버 슬라이스(2104.1 내지 2104.N) 각각으로 식별될 수 있다.
양태들은 처리 회로(2502)가 본 명세서에서 논의되는 바와 같은 디바이스(2500)의 제어를 용이하게 할 수 있는 임의의 적절한 수 및/또는 타입의 컴퓨터 프로세서로 구성되는 것을 포함한다. 일부 양태들에 있어서, 처리 회로(2502)는 디바이스(2500)에 의해 구현되는 기저대역 프로세서(또는 그 적절한 부분들)로 식별될 수 있다. 다른 양태들에 있어서, 처리 회로(2502)는 기저대역 프로세서와는 별개인 디바이스(2500)에 의해 구현되는 하나 이상의 프로세서(예컨대, 하나 이상의 디지털 신호 프로세서, DFE와 연관되는 하나 이상의 프로세서 등)로 식별될 수 있다. 또 다른 양태들에 있어서, 디바이스(2500)의 기능은 디바이스(1000)를 참조하여 본 명세서에서 논의된 기능과 결합될 수 있다. 부가적으로 또는 대안으로서, 양태들은 디바이스(2500)를 참조하여 본 명세서에서 논의된 다양한 기능들이 디바이스(1000)와 연관된 하나 이상의 컴포넌트에 의해 수행되는 것을 포함한다.
어떤 경우에든, 양태들은 처리 회로(2502)가 산술적, 논리적, 및/또는 입력/출력(I/O) 연산을 수행하거나, 및/또는 디바이스(2500)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 명령을 수행하도록 구성되는 것을 포함한다. 예를 들어, 처리 회로(2502)는 하나 이상의 마이크로프로세서, 메모리 레지스터, 버퍼, 클록 등을 포함할 수 있다. 또한, 양태들은 처리 회로(2502)가 메모리(2504) 및/또는 트랜시버 슬라이스(2512.1 내지 2512.N)와 통신하거나 및/또는 그와 연관된 기능을 제어하는 것을 포함한다. 이는, 예를 들어, 디바이스(2500)의 송신 및/또는 수신 기능을 제어 및/또는 중재하는 것, 아날로그 및/또는 디지털 빔 형성을 용이하게 하는 것, 완전 디지털 빔 형성 모드, 완전 아날로그 빔 형성 모드, 또는 이들 디지털 및 아날로그 빔 형성 모드의 결합 모드에서 동작하도록 디바이스(2500)의 구성을 제어하는 것, 또는 하나 이상의 기저대역 처리 기능(예컨대, 매체 액세스 제어(MAC), 인코딩/디코딩, 변조/복조, 데이터 심볼 맵핑, 오류 보정 등)을 수행하는 것을 포함할 수 있다.
일 양태에 있어서, 메모리(2504)는, 처리 회로(2502)에 의해 명령어가 실행될 때, 처리 회로(2502)가 본 명세서에서 설명되는 다양한 기능을 수행하도록, 데이터 및/또는 명령어를 저장한다. 메모리(2504)는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM) 등을 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리로 구현될 수 있다. 메모리(2504)는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
예를 들어, 메모리(2504)는, 예를 들어, 로직, 알고리즘, 코드 등과 같은 하나 이상의 실행 가능 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로 구현될 수 있다. 아래에서 더 논의되는 바와 같이, 메모리(2504)에 저장되는 명령어, 로직, 코드 등은 본 명세서에 개시되는 양태들이 기능적으로 실현되게 할 수 있는, 도 25에 도시된 바와 같은 다양한 모듈로 표현된다. 도 25에 도시된 모듈들은 하드웨어 컴포넌트와 소프트웨어 컴포넌트간의 기능적 연관관계에 관한 설명의 편의를 위해 제공된다. 따라서, 양태들은 처리 회로(2502)가 본 명세서에서 더 논의되는 바와 같이 해당 양태들과 연관되는 다양한 기능을 수행하기 위해 하나 이상의 하드웨어 컴포넌트와 함께 이들 각각의 모듈에 저장되는 명령어를 실행하는 것을 포함한다. 다시 말해, 도 25에 도시된 모듈들은 본 개시물의 이 섹션에서 설명되는 양태들과 관련하여 설명의 편의를 위한 것이다. 물론, 도 25에 도시된 모듈들을 참조하여 설명되는 기능은 도 10에 도시된 모듈들에 의해, 또는 도 10에 도시된 모듈들과 도 25에 도시된 모듈들의 조합에 의해 수행될 수도 있다.
일 양태에 있어서, ADC 활성화 제어 모듈(2508)에 저장되는 실행 가능 명령어는, 처리 회로(2502)와 함께, 디바이스(2500)의 빔 형성 동작 모드에 기초하여 디바이스(2500)가 특정 I/Q ADC 및 기저대역 필터 회로(2120)를 활성화 및 비활성화하는 것을 용이하게 할 수 있다. 이는, 예를 들어, 도 22에 도시되고 이를 참조하여 본 명세서에서 논의된 바와 같은 활성화 제어 라인을 통해 적절한 신호를 송신하는 처리 회로를 통해 용이해질 수 있다. 일 양태에 있어서, 적절한 신호 및/또는 논리 상태는, 예를 들어, 룩업 테이블과 같이, 적절한 식별된 빔 형성 모드에 따른 임의의 적절한 계산에 기초하여 선택될 수 있다.
일 양태에 있어서, 스위치 제어 모듈(2510)에 저장되는 실행 가능 명령어는, 처리 회로(2502)와 함께, 디바이스(2500)의 빔 형성 동작 모드에 기초하여 디바이스(2500)가 스위칭 컴포넌트(2202)들의 상태를 제어하는 것을 용이하게 할 수 있다. 이는, 예를 들어, 도 22에 도시되고 이를 참조하여 본 명세서에서 논의된 바와 같은 이들 스위칭 컴포넌트에 결합된 제어 라인을 통해 적절한 신호를 송신하는 처리 회로를 통해 용이해질 수 있다. 일 양태에 있어서, 적절한 신호 및/또는 논리 상태는, 예를 들어, 룩업 테이블과 같이, 적절한 식별된 빔 형성 모드에 따른 임의의 적절한 계산에 기초하여 선택될 수 있다.
섹션 V - 디지털 송신기에서의 유연한 디지털 전치-왜곡(DPD) 구현(FLEXIBLE DIGITAL PRE DISTORTION (DPD) IMPLEMENTATION IN A DIGITAL TRANSMITTER)
이 섹션에서 설명되는 양태들은 일반적으로 트랜시버에 관한 것으로, 특히, 유연한 디지털 전치-왜곡(DPD) 구현예를 사용한 트랜시버 설계에 관한 것이다.
아날로그 위상 어레이를 이용하는 송신기 설계는, 많은 송신기 체인들이 구현되는 것이 일반적이고, 동일한 RF 신호가 모든 체인에 대하여 사용되어야 할 경우 각 송신기 체인에는 매칭될 필요가 있는 서로 다른 장애들이 있기 때문에, 상대적으로 복잡하다. 또한, 완전 디지털 빔 형성 시스템을 구현하는 송신기의 경우, DPD 성능과 연관되는 공간 및 전력은 어레이에서의 안테나 수만큼 증가된다. 결과적으로, 위상 어레이 아키텍처를 갖는 송신기에서의 종래의 DPD 구현예는 매우 복잡하고, 상당한 처리 전력을 필요로 하며, 다량의 동작 전력을 소비한다.
본 명세서에서 논의되는 바와 같이, 트랜시버 설계는 채널 조건에 맞게 빔 형성을 용이하게 하도록 위상 어레이를 구현할 수 있다. 현재의 설계는 이러한 시스템에 따른 디지털 또는 아날로그 빔 형성과 관련된다. 그러나, 앞서 주지한 바와 같이, 종래의 디지털 빔 형성 해법은 전력 및 프로세서 집약적이기 때문에, 때때로 아날로그 빔 형성이 대안으로서 구현된다. 아날로그 빔 형성 송신기들은 디지털 해법에 비해 전력 및 처리의 감소를 나타낼 수 있지만, 송신 체인들 각각에 대하여 동일한 RF 신호를 이용하고, 각 체인은 선형성의 관점에서는 동일하지 않을 수 있다. 따라서, 앞서 논의된 바와 같이, 종래에는 비이상성 및/또는 불균형을 보상하기 위해 기저대역 신호에 디지털 전치-왜곡을 도입하지만, 이 디지털 전치-왜곡은, 신호가 단일의 소스로부터 비롯되기 때문에, 위상 어레이 내의 모든 송신 체인에 대하여 균일하게 적용될 필요가 있다. 따라서, 위상 어레이에서 구현되는 송신 체인들 사이의 임의의 미스매칭은 전치-왜곡 성능에 악영향을 미쳐 낮은 오류 벡터 크기(EVM) 또는 효율을 초래한다.
각 송신 체인들 사이에서 선형성 프로파일들을 매칭시키기 위해, 이득 트리밍을 활용하여 송신 체인들 사이에서 입력 1-dB 압축 포인트(IP1dB)를 정규화한다. 트리밍을 행하지 않으면, 송신 체인들이 매칭되지 않을 것이고, DPD는 실제로 성능을 저하시킬 수 있다. 트리밍에 의하면, 약간의 향상이 가능하지만, 각 송신 체인 사이의 서로에 대한 출력 전력이 여전히 매칭되지 않아, 빔 스큐가 발생될 수 있다. 그리고, 트리밍에 의하더라도, 특히, 외부 전력 증폭기(PA)가 시스템에 도입되면 송신 체인들이 서로 완전하게 매칭되지 않게 되고, 이는 송신 체인들 사이에서 예측 및 보상을 어렵게 만들 수 있는 추가적인 미스매칭을 초래한다. 따라서, 종래의 아날로그 빔 형성 시스템은 이득 트리밍이 구현되는지에 관계없이 성능 문제에 시달린다.
따라서, 종래의 빔 형성 해법에 존재하는 문제를 다루기 위해, 본 개시물의 이 섹션에 개시된 양태들은 전력을 절약하고 다른 이점들을 제공하는 분배 및 재구성 가능한 DPD를 이용하는 트랜시버 구현예와 관련된다. 이를 위해, 이 섹션에서 제시되는 다양한 양태들에서 더 논의되는 바와 같이, 디지털 리소스는 가능할 때 공유되고 체인-특정 하드웨어는 송신 체인들 사이에 빈약한 매칭이 식별될 때 활성화된다(예컨대, 개별 송신 체인 피드백을 통해 식별되는 미스매칭은 설정된 임계치 이상임). 또한, 이 섹션 전반에 걸쳐 설명되는 양태들은 DPD가 소정의 요건을 충족시키는 데 필수적이지 않거나 완전히 필요하지 않을 경우 송신 체인-특정 하드웨어를 비활성화할 수 있다. 양태들은, 예를 들면, 송신 체인들 각각에 대하여 공통인 공유 DPD 및 각 송신 체인에 대하여 특정되는 분배 DPD로 파티셔닝되는 DPD를 사용해서 실현될 수 있다. 이 섹션에서 더 논의되는 바와 같이, 전력 소비는 탭의 수에 비례하기 때문에, 양태들은 전력 및 성능을 최적화하기 위해 필요에 따라 동적으로 조정될 수 있는 재구성 가능한 수의 탭을 갖는 DPD를 포함할 수 있다.
예를 들면, 이 섹션 전반에 걸쳐 설명되는 양태들은 필요할 때 고성능을 허용하지만 성능이 필요없을 때에는 전력 페널티를 지불하지 않는 최적의 전력 소비를 항상 허용한다. 이는, 예를 들어, 더 높은 레벨의 송신 출력 전력을 효율적으로 지원하면서도 낮은 송신 출력 전력에서 높은 효율을 제공하는 것을 용이하게 한다. 이는, 예를 들어, 밀리미터파 주파수를 구현하는 트랜시버와 같은 전력 제한 용례에 대하여 특히 유리하다.
본 명세서에서 이전의 섹션 및 도 21 내지 도 25와 관련하여 논의된 양태들에 있어서는, 디지털 트랜시버 슬라이스를 이용하여 완전 디지털 빔 형성, 완전 아날로그 빔 형성, 또는 일부 트랜시버 슬라이스가 각 타입을 수행하도록 구성된 하이브리드 빔 형성을 가능하게 하는 기술이 개시되었다. 이 섹션에서 설명되는 양태들은, 각 송신 체인 및 수신 체인이 위상 어레이 시스템 내의 별도의 안테나 또는 안테나 그룹과 연관되어 있는 이 트랜시버 슬라이스 구성의 사용을 더 활용한다. 특히, 본 명세서에 개시된 양태들은 공유 디지털 프런트 엔드(DFE) 아키텍처와 함께 체인별 DFE의 사용을 이용하고, 특정 수신기 체인이 쌍을 이루는 각각의 송신 체인의 성능 및 선형성에 관한 피드백을 수집하기 위해 각 수신기 체인을 더 이용한다. 또한, 체인별 DFE의 사용은 DPD가 각 트랜시버 슬라이스로부터 검출된 송신 체인 피드백에 기초하여 커스터마이징될 수 있게 하고, 공유 DFE 및/또는 슬라이스 DFE가 송신 체인들 사이의 미스매칭 레벨 뿐만 아니라 기타 요인에 기초하여 DPD 기능을 수행할 수 있도록 송신 체인별로 DPD를 수행할 수 있게 한다.
따라서, 이 섹션에서 설명되는 양태들은 도 21 내지 도 25에 관하여 이전의 섹션에서 논의된 동일한 디지털 트랜시버 아키텍처를, 도 26 내지 도 29를 참조하여 아래에서 더 주지되는 바와 같은 추가적인 변형예와 함께 이용할 수 있다. 더욱이, 도 21 내지 도 25에 관하여 이전의 섹션에서 논의된 수신 체인을 참조하여 본 명세서에서 설명되는 양태들(뿐만 아니라 본 명세서에서 설명되는 임의의 다른 적절한 양태들) 중 어느 하나는 도 26 내지 도 29에 도시되며 이를 참조하여 설명되는 양태들과 결합하여 구현될 수도 있다. 그러나, 아래에서 설명되는 양태들은 수신 경로와 관련된 도 21 내지 도 25에 관하여 설명된 양태들과 달리, 트랜시버 슬라이스별로 DPD를 구현하기 위해 송신 경로에 더 상세하게 중점을 둔다.
도 26은 본 개시물의 양태에 따른, 예시적인 트랜시버 설계의 블록도를 예시한다. 도 26에 도시된 바와 같은 트랜시버 설계(2600)는 도 21에 도시된 바와 같은 트랜시버 설계(2100)와 유사한 방식으로 동작하며 몇몇 컴포넌트를 공유한다. 따라서, 이들 양태들 사이의 차이점만을 도시하고 여기서 더 설명하며, 이는 도 21 내지 도 25를 참조하여 위에서 앞서 논의된 아키텍처로부터의 추가적인 변형예(예컨대, 하드웨어, 회로, 펌웨어, 소프트웨어 등)를 나타낸다. 또한, 간결성을 위해, 도 21 내지 도 25에 관하여 사용된 동일한 참조 번호들은 해당되는 경우 도 26 내지 도 29에서 반복되고, 이는 컴포넌트들이 기능한다는 것, 및 그렇지 않으면 도 21 내지 도 25를 참조하여 앞서 설명한 컴포넌트들과 실질적으로 유사 또는 동일하다는 것을 나타낸다.
예를 들면, 도 26에 도시된 바와 같이, 양태들은 트랜시버 설계(2600)가, 예를 들어, 도 21에서 설명 및 도시된 바와 같은 공유 DFE(2102)와 유사한 방식으로 동작하는 공유 DFE(2602)를 구현하는 것을 포함한다. 그러나, 본 명세서에서 더 논의되는 바와 같이, 공유 DFE(2602)는 DPD를 처리 및 실행하는 것에 관하여 추가적인 또는 대안적인 기능을 제공할 수 있다. 이를 위해, 공유 DFE(2602)는 임의의 적절한 수(N)의 디지털 트랜시버 슬라이스(2604.1 내지 2604.N)에 결합된다. 이들 디지털 트랜시버 슬라이스(2604.1 내지 2604.N)는, 예를 들어, 도 21에서 설명 및 도시된 바와 같은 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)와 유사한 방식으로 마찬가지로 동작할 수 있다. 또한, 본 명세서에서 더 논의되는 바와 같이, 디지털 트랜시버 슬라이스(2604.1 내지 2604.N)는 DPD를 처리 및 실행하는 것에 관하여 추가적인 또는 대안적인 기능을 제공할 수 있다. 다양한 양태들에 있어서, 이 추가적인 기능은 아래에서 더 상세하게 논의되는 바와 같이, 각각의 디지털 트랜시버 슬라이스(2604)와 연관된 DFE(2610, 2622)를 통해 용이해질 수 있다.
일 양태에 있어서, 스위칭 컴포넌트(2614)는, 도 21에 도시된 스위칭 컴포넌트(2114)를 참조하여 본 명세서에 논의된 바와 같이, 각각의 디지털 트랜시버 슬라이스(2604.1 내지 2604.N)에 대한 TX 및 RX 모드 스위칭을 용이하게 하기 위해 임의의 적절한 수 및/또는 타입의 스위치로 구현될 수 있다. 그러나, 양태들은 스위칭 컴포넌트(2614)가 "샘플링 모드"를 용이하게 하는 것을 더 포함한다. 도 27을 참조하여 바로 아래에서 더 논의되는 바와 같이, 이 샘플링 모드 동안 디지털 트랜시버 슬라이스(2604)는 해당 특정 디지털 트랜시버 슬라이스와 연관된 안테나에 대한 입력을 통해 송신기 출력 피드백을 얻기 위해 송신기 출력을 모니터링 또는 샘플링할 수 있다. 그렇게 해서, 양태들은 DPD가 각 안테나(또는 경우에 따라, 안테나 그룹)에 대하여 송신 경로별로 교정 및 계산될 수 있도록 수신 경로가 특정 기간에 피드백 경로로서 이용되게 할 수 있다.
도 27은 본 개시물의 양태에 따른, 예시적인 트랜시버 슬라이스 구현예의 추가적인 상세를 도시하는 블록도를 예시한다. 예시적인 트랜시버 슬라이스(2604.N)는 FM-RFDAC(2112)에 결합된 TX 슬라이스 DFE(2610)를 포함하는 송신 경로를 각각 구현하는 도 26에 도시된 바와 같은 트랜시버 슬라이스(2604.1 내지 2604.N) 각각을 대표할 수 있다. FM-RFDAC(2112)는, 결국, 송신 동작 모드를 용이하게 하기 위해 도 27에 도시된 바와 같이 위치된 스위칭 컴포넌트(2614)를 통해 안테나 N에 결합된다. 일 양태에 있어서, TX 슬라이스 DFE(2610)는, 예를 들어, 도 21을 참조하여 본 명세서에서 도시 및 설명된 바와 같은 TX 슬라이스 DFE(2110)와 실질적으로 유사 또는 동일한 컴포넌트들을 포함할 수 있고, 실질적으로 유사 또는 동일한 방식으로 기능할 수 있다. 그러나, 양태들은 TX 슬라이스 DFE(2610)가 송신 체인별로 DPD를 제공하는 것을 더 포함한다(즉, 각 트랜시버 슬라이스(2604.1 내지 2604.N)에 대하여 별도의 TX DFE(2610)가 구현될 수 있음).
또한, 양태들은 각 트랜시버 슬라이스(2604)가 아래에서 더 논의되는 스위칭 컴포넌트(2614)에 결합되는 수신 경로를 또한 구현하는 것을 포함한다. 도 27에 도시된 바와 같이, 수신 경로는 RX 슬라이스 DFE(2622)를 포함할 수 있다. 일 양태에 있어서, RX 슬라이스 DFE(2622)는, 예를 들어, 도 21을 참조하여 본 명세서에서 도시 및 설명된 바와 같은 RX 슬라이스 DFE(2122)와 실질적으로 유사 또는 동일한 컴포넌트들을 포함할 수 있고, 실질적으로 유사 또는 동일한 방식으로 기능할 수 있다. 그러나, 양태들은 RX 슬라이스 DFE(2622)가 수신 체인별로 DPD를 계산하는 것을 더 포함한다(즉, 각 트랜시버 슬라이스(2604.1 내지 2604.N)에 대하여 별도의 RX DFE(2622)가 구현될 수 있음).
이를 위해, 스위칭 컴포넌트(2614)는 안테나 N 중 하나로의 수신 경로 또는 안테나 N과 연관된 샘플링 경로(2703)에 선택적으로 결합하도록 기능할 수 있다. 물론, 디지털 트랜시버 슬라이스(2604.N)는 설명의 간결성 및 편의를 위해 생략된 추가적인 컴포넌트들을 포함할 수 있다. 예를 들면, 디지털 트랜시버 슬라이스(2604.N)는, 송신 신호 및 수신 신호가 송신 경로, 수신 경로, 샘플링 경로(2703), 및 안테나 N 사이에 적절히 결합되는 것, 및 이들 신호가 송신 또는 수신에 맞춰 적절하게 조정되는 것을 보장하기 위해, 안테나 및 송신 및/또는 수신 경로와 일렬로 결합되는 추가적인 내부 또는 외부 전력 증폭기(PA), 샘플링 경로(2703)와 일렬로 결합되는 하나 이상의 PA, 추가적인 스위칭 블록 등을 포함할 수 있다.
도 27을 계속 참조하면, 양태들은 스위칭 컴포넌트(2614)가 수신 경로, 송신 경로, 샘플링 경로(2703), 및 안테나 N 사이에서 신호들을 결합하기 위해 임의의 적절한 수의 스위치를 포함하는 것을 포함한다. 예를 들면, 도 27에 도시된 바와 같이, 스위칭 컴포넌트(2614)는 2 개의 스위치(2750.1, 2750.2)를 포함한다. 도 27에서는 스위치(2750.1, 2750.2)가 단극 단투형 스위치로 묘사되어 있지만, 다양한 양태들은 스위치(2750.1, 2750.2)가 필요에 따라 수신 경로, 송신 경로, 샘플링 경로(2703), 및 안테나 N 사이에서 적절한 결합을 보장하기 위해 전기 스위치(예컨대, 트랜지스터 요소), 기계 스위치 등과 같이 임의의 적절한 타입의 스위칭 컴포넌트로 구현되는 것을 포함한다.
예시적인 실시예를 제공하기 위해, 송신 모드에서는, 스위치(2750.1)는 어느 한 위치에 있을 수 있는 반면, 스위치(2750.2)는 도 27에 도시된 바와 같은 위치에 있을 수 있다. 이 실시예를 계속하면, 양 스위치(2750.1, 2750.2)는 수신 모드를 용이하게 하기 위해 그 위치를 도 27에 도시된 위치로부터 변경할 수 있으며, 그에 따라 수신 경로가 (예컨대, 증폭기(2116)를 통해) 안테나 N에 결합된다. 또 다른 실시예를 제공하기 위해, 샘플링 모드에서는, 스위치(2750.1, 2750.2)가 각각 도 27에 도시된 위치들에 있을 수 있으며, 그에 따라 송신 경로가 안테나 N에 결합되고 수신 경로가 샘플링 경로(2703)에 결합된다. 도 27에서 샘플링 경로(2703)는, 예를 들어, 신호 송신을 위해 안테나 N에 결합된 송신 경로를 통해 생성되는 출력 신호를 포함할 수 있는, 안테나 N에 제공되는 입력 전력을 샘플링하도록 구성된 커플러(2704)에서 종단하는 것으로 도시된다. 도 27에서 커플러로 묘사되어 있지만, 커플러(2704)는 송신된 출력 신호의 샘플링을 용이하게 하기 위해 임의의 적절한 타입 및 수의 컴포넌트에 따라 구현될 수 있다. 예를 들어, 커플러(2704)는 방향성 커플러로서 구현될 수 있다.
도 11 내지 도 15를 참조하여 설명된 폴라 송신기 설계 양태들 뿐만 아니라 도 16 내지 도 20을 참조하여 설명된 직교 송신기 설계 양태들에 관하여 논의된 바와 같이, 본 명세서에서 설명되는 양태들은 송신 체인별 DPD 해법을 유리하게 활용한다. 양태들은 체인별로 전치-왜곡을 적용하는 것이 디지털-아날로그 컨버터(DAC) 및 믹서와 함께 종래의 송신 체인을 사용하는 것을 또한 포함할 수 있다. 다시 말해, 트랜시버 체인별 DPD 해법을 달성하기 위해, 본 명세서에서 설명되는 양태들은 각 디지털 트랜시버 슬라이스(2604)가 별도의 FM-RFDAC(2112)를 이용하는 것을 포함한다. 즉, 본 명세서에서 설명되는 양태들은, 본 명세서에서 논의된 바와 같은 각 FM-RFDAC(2112)에 의해 적용되는 진폭 및 위상 변조를 통해 송신 체인별 DPD를 용이하게 하는 트랜시버 슬라이스별 FM-RFDAC(2112)를 구현하는 아키텍처를 이용한다. 예를 들어, DPD는 DPD가 적용되는 트랜시버 체인(예컨대, 단일의 디지털 트랜시버 슬라이스(2604)와 연관되는 송신 및 수신 체인)의 비선형성의 역으로서 특정 송신기 아키텍처(예컨대, 폴라 또는 직교)에 대하여 구현될 수 있다. DPD의 용례는, 예를 들면, 각각의 트랜시버 체인에 의해 이용되는 디지털 샘플(예컨대, 진폭 및 위상 또는 I/Q)의 디지털 신호 처리(DSP)의 사용을 포함할 수 있다. 이를 위해, 본 명세서에서 설명되는 양태들은 DPD 기능을 공유 DFE(2602) 및 개별 TX 및 RX 슬라이스 DFE(2611, 2622)로 파티셔닝함으로써 위상 어레이에 대한 DPD를 구현한다. 다시 말해, 일 양태에 있어서, 공유 DFE(2602)는 송신 및 수신 체인 각각에 공통(즉, 각 디지털 트랜시버 슬라이스(2604)에 대하여 공통)인 반면, 개별 TX 및 RX 슬라이스 DFE(2611, 2622)는 각각의 디지털 트랜시버 슬라이스(2604)와 연관된다. 이 DFE-파티셔닝된 아키텍처의 결과로서, 양태들은 각 송신 체인에 대하여 FM-RFDAC(2112)를 이용하는 디지털 빔 형성 아키텍처를 활용함으로써 각 송신 체인에 디지털 보정을 유리하게 적용하는 것을 포함한다.
예를 들어, 양태들은 각 디지털 트랜시버 슬라이스(2604)가 각 안테나에서 송신기 출력에 관하여 피드백 데이터(2702)를 취득하기 위해 임의의 적절한 기간 및/또는 스케줄에 따라 샘플링 모드로 스위칭하는 것을 포함한다. 다양한 양태들에 있어서, 피드백 데이터(2702)는 전력 관리를 위해 이용되거나 및/또는 앞서 논의한 바와 같이 입력 샘플에 역을 적용할 수 있도록 특정 트랜시버 슬라이스에 대한 비선형성을 결정하는 데 이용될 수 있다. 도 27에 도시된 바와 같은 디지털 트랜시버 슬라이스(2604.N)를 참조하면, 이 피드백 데이터(2702)는 RX 슬라이스 DFE(2622)를 통해 수신 및 처리되고 나서, DPD 계수의 계산을 통한 DPD 교정을 수행하기 위해 TX 슬라이스 DFE(2610)에 의해 이용될 수 있다. 이는, 예를 들면, 간결성을 위해 도 27에는 도시되지 않은 임의의 적절한 수의 유선 및/또는 무선 링크를 통해 데이터를 RX 슬라이스 DFE(2622)로부터 TX 슬라이스 DFE(2610)로 송신하는 것을 포함할 수 있다. 부가적으로 또는 대안으로서, 양태들은, 피드백 데이터(2702)를 처리할 수 있거나 및/또는 피드백 데이터(2702)를 TX 슬라이스 DFE(2610)에 송신할 수 있는 공유 DFE(2602)에 피드백 데이터(2702)가 송신되는 것을 포함한다. 어떤 경우에든, 이 프로세스는 디지털 트랜시버 슬라이스(2604.1 내지 2604.N) 각각을 통해 수행될 수 있다. 일 양태에 있어서, 그에 따른 피드백 데이터(2702)는 각 디지털 트랜시버 슬라이스(2604)에 대한 FM-RFDAC(2112)에 의해 적용되는 계수(예컨대, 진폭 및 위상 가중치)를 (예컨대, 공유 DFE(2602), RX 슬라이스 DFE(2622), 및/또는 TX 슬라이스 DFE(2610)를 통해) 동적으로 업데이트하는 데 이용될 수 있다.
RX 및 TX 슬라이스 DFE(2610, 2622)와 함께 공유 DFE(2602)의 사용은, 예를 들어, 종래의 트랜시버 설계에 비해 전력 소비를 감소시키는 데 특히 유리할 수 있다. 예시적인 실시예를 제공하기 위해, 각 디지털 트랜시버 슬라이스(2604.1 내지 2604.N) 내의 송신 체인들의 비선형성이 일반적으로 서로 매칭될 것이기 때문에, 트랜시버 설계(2600)의 대부분의 전력 소비는 많은 조건하에서 공유 DFE(2602)와 연관될 수 있다. 결과적으로, 이러한 조건하에서, 대부분의 DPD 교정은 공유 DFE(2602)에서 수행될 수 있다(즉, DPD 교정이 각 디지털 트랜시버 슬라이스(2604.1 내지 2604.N)에 균등하게 적용됨).
공지된 DPD 기술에 따르면, DPD는 임의의 적절한 수의 메모리 및/또는 필터 탭을 통해 계산될 수 있으며, 그 각각은 공유 DFE(2602), RX 슬라이스 DFE(2622), 및/또는 TX 슬라이스 DFE(2610)를 통해 구현될 수 있고, 간결성을 위해 도 27에는 도시되지 않는다. 양태들은 이들 메모리 및/또는 필터 탭의 임의의 적절한 부분이 공유 DFE(2602), RX 슬라이스 DFE(2622), 및/또는 TX 슬라이스 DFE(2610)로 구현되는 것을 포함한다.
그러나, 이들 탭 및 그 연관된 DPD 계산은 결국 증가된 전력 소비를 초래하게 되는 높은 처리 전력 레벨을 필요로 하기 때문에, 양태들은 RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)를 통해 구현되는 것들에 비해 더 많은 수의 메모리 및/또는 필터 탭을 공유 DFE(2602)에 유리하게 할당하는 것을 포함한다. 또한, DPD 계산을 용이하게 하기 위해, 다수의 메모리 및/또는 필터 탭이 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 비선형성 및/또는 미스매칭의 양에 따라 (예컨대, 공유 DFE(2602), 각 RX 슬라이스 DFE(2622), 및/또는 각 TX 슬라이스 DFE(2610) 사이에서) 동적으로 할당될 수 있다. 또한, 양태들은 전력 증폭기 "메모리 효과"의 양이 상쇄되는 것에 기초하여 이 동적 탭 할당이 수행되는 것을 포함한다.
본 명세서에서 설명되는 양태들은 주로 각 디지털 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 비선형성의 미스매칭을 보정하기 위해 트랜시버 체인별 DPD를 이용하는 것을 참조하여 설명되지만, 양태들은 이 특정 실시예로만 제한되지 않는다. 다양한 양태들에 있어서, 본 명세서에서 구현되는 트랜시버 체인별 DPD는 피드백 데이터(2702)를 사용하여 각 송신 경로를 교정하고, 원하는 성능이 달성될 때까지(예컨대, 적절한 메트릭이 미리 정의된 범위 내에 있는 경우, 설정된 임계값보다 높거나 및/또는 낮은 경우 등) DPD 계수를 재계산하는 것에 의해 이 프로세스를 반복함으로써 송신 체인들 사이의 임의의 차이를 보정하는 데 이용될 수 있다. 예를 들면, 송신 체인별로 보정될 수 있는 차이는 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 어레이 내의 안테나 배치, 온도 구배, 안테나의 VSWR 차이 등으로부터 발생할 수 있다.
송신 경로들 사이의 비선형성의 차이가 절대 비선형성보다 작아야 하기 때문에, 분배 DPD에서의 보정(즉, RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)를 통해 계산되고 FM-RFDAC(2112)를 통해 적용되는 DPD 계산)은 일반적으로 공유 DFE(2602)를 통해 계산되는 전체 DPD 보정에 비해 훨씬 적어야 한다(예컨대, 그 1%, 5%, 10% 등). 그러나, 공유 DFE(2602)와 유사하게, 양태들은 RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)와 연관되는 메모리 및/또는 탭의 양이 필요한 보정의 양에 따라 동적으로 활성화 및 비활성화되는 것을 포함한다. 즉, 송신 체인들 각각에 의해 공유되는 단일의 DAC만이 존재하는 아날로그 빔 형성과 달리, 본 명세서에서 설명되는 양태들은 높은 트랜시버 성능 레벨을 유지하면서 송신 체인들 사이에 임의의 큰 미스매칭이 존재하는 것을 유리하게 허용한다. 예를 들어, 단일의 DAC를 갖는 종래의 아날로그 빔 형성 사례에 있어서, 전력 증폭기(PA) 성능은 어레이에서 평균 또는 심지어 가장 낮은 성능의 송신기로 제한된다.
또한, 각 트랜시버 슬라이스(2604.1 내지 2604.N)를 통해 수신되는 피드백 데이터(2702)를 사용하면, 각 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 차이는, 예를 들어, 전술한 바와 같은 임의의 적절한 메트릭에 관하여 식별될 수 있다. 그렇게 해서, 양태들은 트랜시버 설계(2600)가 이들 측정된 메트릭 값에 기초하여 각 송신 체인 사이의 차이를 비교하는 것을 포함한다. 또한, 이러한 양태들에 따르면, 각 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 차이가 충분히 작으면(예컨대, 특정 메트릭에 대한 미리 정의된 임계값 미만), RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)는 비활성화(예컨대, 정지 또는 미사용)되어 전력을 더 절약할 수 있고, 공유 DFE가 DPD 계산을 관리할 수 있게 된다. 더욱이, 양태들은, 특정 트랜시버 슬라이스(2604.1 내지 2604.N)와 연관되는 RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)가, 제각기 측정된 메트릭이 미리 정의된 값보다 적은 공칭 또는 미리 정의된 값으로부터의 개별 편차(즉, 트랜시버 슬라이스들 사이의 차이가 아니라 해당 특정 트랜시버 슬라이스에 대한)를 나타낼 때 비활성화되는 것을 포함한다.
또 다른 실시예를 제공하기 위해, 양태들은 트랜시버 설계(2600)(예를 들어, 도 29를 참조하여 본 명세서에서 논의되는 바와 같이, 예컨대 하나 이상의 프로세서 또는 연관된 회로를 통한)가 메트릭 및/또는 비선형성 측정으로부터의 편차의 정도에 기초하여 트랜시버 슬라이스(2604.1 내지 2604.N)를 그룹화하는 것을 포함한다. 이 그룹화의 결과로서, 임의의 적절한 수의 유사한 트랜시버 슬라이스들이 함께 그룹화되어 임의의 적절한 수의 그룹을 형성할 수 있다. 예를 들면, 미리 정의된 값의 5%, 10%, 15% 등의 이내의 측정된 메트릭 및/또는 비선형성을 갖는 공통 트랜시버 슬라이스(2604)는 그 각각의 측정된 메트릭들에 관하여 서로 유사한 것으로 식별될 수 있고, 그에 따라 동일한 그룹의 일부로 간주될 수 있다. 이 실시예를 계속하면, 양태들은 특정 트랜시버 슬라이스 그룹들(예컨대, 그 각각이 미리 정의된 값 또는 서로의 5% 이내인 것으로 식별됨)과 연관되는 RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)에 대한 DPD 기능을 선택적으로 전원 차단 및/또는 비활성화하는 반면, 다른 트랜시버 슬라이스 그룹들(예컨대, 미리 정의된 값 또는 서로의 5%를 초과하는 매칭으로서 식별되는 그룹들)에 대한 RX 슬라이스 DFE(2622) 및/또는 TX 슬라이스 DFE(2610)에 대한 DPD 기능을 유지 및/또는 활성화하는 것을 포함한다.
본 명세서에서 설명되는 양태들에 따라 사용되는 위상 어레이 시스템은, 예를 들어, 사이드-로브를 감소시키는 것과 같이, 안테나 패턴 특성을 개선하기 위해 어레이의 외부 요소들에 대한 신호의 진폭 테이퍼링을 이용한다. 디지털 빔 형성을 사용하면, 디지털 위상 어레이는, 예를 들어, FM-RFDAC(2112)의 다양한 구현예에 관하여 본 명세서에서 논의된 바와 같이, 세밀한 분해능 진폭 및 위상차를 안테나 요소들 각각에 적용하도록 구현될 수 있다.
이 섹션 전반에 걸쳐 설명되는 양태들에 의하면, 분배된 송신 체인별 DPD는 유리하게는 N 개의 안테나 요소 각각에 대한 비선형성에 대한 보정을 유지하도록 기능할 수 있다. 다시 말해, 이 섹션에서 설명하는 양태들은 각 안테나 요소에서의 송신 전력이 피드백으로서 측정될 수 있게 한다. 앞서 주지한 바와 같이 어레이의 중심 안테나 요소들에서는 일반적으로 더 큰 (진폭) 신호가 이용되기 때문에, 양태들은 이 피드백을 이용하여 추가적인 DPD 보정을 (제각기 결합된 트랜시버 슬라이스(2604)를 통해) 내부 안테나 요소들에 적용하면서, 외부 안테나 요소들과 연관되는 DPD 보정을 비활성화하는 것을 포함한다. 이렇게, 개별 송신 체인들 및 그 각각에 결합된 안테나 요소들에 대한 DPD 보정을 제어하기 위해 피드백을 사용하는 것은 전력을 절약하기 위해 활용될 수 있는데, 이는 앞서 주지한 바와 같은 외부 안테나 요소들과 연관되는 추가적인 전력 백오프(back-off)에 비추어 불필요한 것일 수 있기 때문이다.
이 섹션에서 설명되는 트랜시버 체인별 DPD 보정에 의해 실현되는 다른 장점은 하나 이상의 송신 체인의 특성이 다른 송신 체인들의 비선형성을 상쇄하는 데 사용될 수 있다는 점이다. 예를 들어, 도 28a 내지 도 28c 각각은 4 개의 안테나 요소(2802.1 내지 2802.4)의 그룹화를 예시한다. 일 양태에 있어서, 이들 안테나 요소(2802.1 내지 2802.4) 각각은 도 27에 도시된 바와 같이 제각기 각 트랜시버 슬라이스(2604.1 내지 2604.N)에 결합될 수 있거나, 또는 그렇지 않으면 연관될 수 있다. 도 28a에 도시된 바와 같이, 안테나 요소(2802.1 내지 2802.4) 각각은 각 안테나의 제각기 송신된 신호에 대한 진폭 가중과 연관된다. 실시예로서, 각 트랜시버 슬라이스(2604.1 내지 2604.N)와 연관되는 송신 체인이 각 안테나 요소를 동일한 양 만큼 진폭 가중하려고 시도할 수 있지만, 트랜시버 슬라이스(2604.1 내지 2604.N) 및/또는 안테나 요소 자체 사이의 비선형성 및/또는 다른 미스매칭에 의해 야기되는 송신 체인들 사이의 차이는 의도한 빔 패턴을 왜곡시켜서 빔 패턴(2810)을 생성할 수 있다.
따라서, 양태들은, 도 28b에 도시된 바와 같이, 이러한 차이를 보상하기 위해 DPD 보정이 각 트랜시버 슬라이스(2604.1 내지 2604.N)에 의해 적용되는 것을 포함한다. 결과적으로, 각 안테나 요소에 대한 최종 진폭 가중은 동일해지고, 그에 따라 도 28a의 빔 패턴(2810)에 도시된 바와 같은 빔 스큐를 보정하여 도 28b에 도시된 바와 같은 빔 패턴(2820)을 생성한다. 그러나, 총 빔 패턴이 정확한 방향을 가리키고 있는 한(즉, 왜곡되지 않는 한), 최종 빔 패턴을 생성하는 데 사용되는 개별 송신 체인들 중 일부 또는 전부는 비선형일 수 있다. 즉, 피드백 데이터(2702)가 각 수신 체인에서 수집되고 송신 체인 기준으로 DPD 보정에 사용될 수 있기 때문에, 특정 트랜시버 슬라이스 배열에 대하여, 전체 안테나 어레이가 정확한 방향을 가리키고 있는 한 적용된 DPD 보정을 감소시키기 위해 처리 및 전력 소비의 관점에서 더 경제적일 수 있도록, 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 비선형성 및/또는 다른 미스매칭이 이용될 수 있다.
즉, 반대의 특성을 갖는 트랜시버 슬라이스(2604)에 대해서는 DPD 보정이 감소될 수 있거나 또는 수행되지 않기 때문에, 이러한 송신 체인들을 크게 보정하지 않고 남겨서, 형성된 총 빔 패턴에 관하여 송신 체인들이 서로 상쇄되게 할 수 있다. 예를 들어, 도 28c에 도시된 빔 패턴(2830)은 도 28b에 도시된 바와 같은 빔 패턴(2820)과 실질적으로 동일하다. 그러나, 빔 패턴(2820 및 2830)은 안테나 요소(2802.1 내지 2802.4)와 연관되는 진폭 가중된 테이퍼에 관하여 상이한 "해법"으로 식별될 수 있다. 도 28b에서의 진폭 테이퍼는 균일하고, 도 28c에 도시된 진폭 테이퍼는 그보다 적지만, 어느 경우에든 동일한 빔 패턴이 달성된다. 따라서, 트랜시버 슬라이스(2604.1 내지 2604.N) 사이의 미스매칭들 중 일부를 "수용"함으로써, 빔 패턴(2820)을 생성하는 데 필요한 DPD 보정보다 빔 패턴(2810)과 연관되는 트랜시버 슬라이스(2604.1 내지 2604.N)에 덜한 DPD 보정이 적용되는 것을 필요로 하는 방식으로 빔 패턴(2830)이 생성될 수 있다. 더욱이, 이러한 양태들은, 추가적인 선형 송신 체인들이 추가적인 전력을 송신할 수 있게 되지만, (예컨대, 고전력 송신기들의 균형을 맞추기 위해 어레이에서 대칭인 라인들을 따라 보정을 추가함으로써) 빔 전력이 정확하게 지향될 수 있는 한 비선형 송신 체인들이 추가적인 백오프를 이용할 수 있다는 점에서 장점을 제공할 수 있다.
이 섹션에서 설명되는 트랜시버 체인별 DPD 양태에 의해 실현되는 이점의 또 다른 추가적인 실시예를 제공하기 위해, 양태들은 일부 안테나 요소에 대한 PA가 다른 것들과는 상이한 공급 전압을 사용해서 급전되는 것을 포함한다. 예시적인 실시예를 제공하기 위해, 안테나 어레이의 외부를 따르는 안테나 요소들에 대하여 저전력 PA가 구현될 수 있는데, 이는 일반적으로 이들 요소가 전술한 바와 같은 중심 안테나 요소들보다 낮은 전력에서 송신할 수 있기 때문이다. 낮은 공급 전압의 사용은 증가된 효율을 제공한다는 점에서도 유리할 수 있다. 따라서, 양태들은 낮은 포화점(P_SAT)을 갖는 PA가 P_SAT를 증가시키기 위해 부스트된 공급을 갖는 것을 포함한다. DPD 보정이 본 명세서에서 논의된 바와 같이 송신 체인별로 적용되지 않으면, 상이한 전원 장치들의 사용을 통해 생성되는 왜곡은 너무 극심해서 공통 DFE를 통해 효과적으로 관리할 수 없게 된다.
도 29는 본 개시물의 양태에 따른, 예시적인 디바이스의 블록도를 예시한다. 다양한 양태들에 있어서, 디바이스(2900)는 임의의 적절한 수 및/또는 타입의 통신 프로토콜에 따라 무선 신호를 송신 및/또는 수신하도록 구성되는 임의의 적절한 타입의 디바이스로 구현될 수 있다. 예를 들면, 디바이스(2900)는 휴대폰, 태블릿, 랩톱 컴퓨터 등과 같은 사용자 장비(UE)로 구현될 수 있다. 추가적인 실시예를 제공하기 위해, 디바이스(2900)는 액세스 포인트 또는 기지국으로 구현될 수 있다. 디바이스(2900)는, 예를 들어, 본 명세서에서 더 설명되는 밀리미터파 주파수와 같은 특정 주파수 또는 주파수 대역에 따라 무선 신호의 송신을 용이하게 하기 위해 본 명세서에서 설명되는 바와 같은 하나 이상의 양태를 구현할 수 있다.
일 양태에 있어서, 디바이스(2900)는 처리 회로(2902), 메모리(2904), 및 임의의 적절한 수(N)의 트랜시버 슬라이스 또는 체인(2912.1 내지 2912.N)을 포함할 수 있고, 각 트랜시버 슬라이스 또는 체인은 하나 이상의 각각의 안테나(2914.1 내지 2914.N)에 결합된다. 도 29에 도시된 컴포넌트들은 설명의 편의상 제공된 것이고, 양태들은 디바이스(2900)가 도 29에 도시된 것에 비해 추가적인, 적은, 또는 대안적인 컴포넌트들을 포함하는 것을 포함한다. 예를 들어, 디바이스(2900)는 하나 이상의 전력원, 디스플레이 인터페이스, 주변 장치, 포트 등을 포함할 수 있다.
일 양태에 있어서, 디바이스(2900)의 다양한 컴포넌트들은 동적 DPD 적용을 참조하여 본 명세서에서 더 설명되는 기능으로 식별될 수 있다. 각 트랜시버 슬라이스(2912.1 내지 2912.N)는, 예를 들어, 도 26에 도시된 바와 같은 트랜시버 설계(2600)를 참조하여 논의된 트랜시버 슬라이스(2604.1 내지 2604.N) 각각으로 식별될 수 있다.
양태들은 처리 회로(2902)가 본 명세서에서 논의되는 바와 같은 디바이스(2900)의 제어를 용이하게 할 수 있는 임의의 적절한 수 및/또는 타입의 컴퓨터 프로세서로 구성되는 것을 포함한다. 일부 양태들에 있어서, 처리 회로(2902)는 디바이스(2900)에 의해 구현되는 기저대역 프로세서(또는 그 적절한 부분들)로 식별될 수 있다. 다른 양태들에 있어서, 처리 회로(2902)는 기저대역 프로세서와는 별개인 디바이스(2900)에 의해 구현되는 하나 이상의 프로세서(예컨대, 하나 이상의 디지털 신호 프로세서, 공유 또는 트랜시버 슬라이스 DFE와 연관되는 하나 이상의 프로세서 등)로 식별될 수 있다. 또 다른 양태들에 있어서, 디바이스(2900)의 기능은 디바이스(2100)를 참조하여 본 명세서에서 논의된 기능과 결합될 수 있으며, 이는 위에서 논의된 바와 같은 디바이스(1000)를 참조하여 본 명세서에서 논의된 기능과 결합된 기능을 가질 수 있다. 부가적으로 또는 대안으로서, 양태들은 디바이스(2900)를 참조하여 본 명세서에서 논의된 다양한 기능들이 디바이스(1000) 및/또는 디바이스(2500)와 연관된 하나 이상의 컴포넌트에 의해 수행되는 것을 포함한다.
어떤 경우에든, 양태들은 처리 회로(2902)가 산술적, 논리적, 및/또는 입력/출력(I/O) 연산을 수행하거나, 및/또는 디바이스(2900)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 명령을 수행하도록 구성되는 것을 포함한다. 예를 들어, 처리 회로(2902)는 하나 이상의 마이크로프로세서, 메모리 레지스터, 버퍼, 클록 등을 포함할 수 있다. 또한, 양태들은 처리 회로(2902)가 메모리(2904) 및/또는 트랜시버 슬라이스(2912.1 내지 2912.N)와 통신하거나 및/또는 그와 연관된 기능을 제어하는 것을 포함한다. 이는, 예를 들어, 디바이스(2900)의 송신 및/또는 수신 기능을 제어 및/또는 중재하는 것, 하나 이상의 트랜시버 슬라이스 수신 경로로부터 피드백 데이터의 측정을 용이하게 하는 것, 하나 이상의 트랜시버 슬라이스 수신 경로와 연관되는 송신 경로를 교정하기 위해 피드백 데이터를 사용하는 것, 원하는 빔 형상 및/또는 방향을 결정하는 것, 하나 이상의 트랜시버 슬라이스 경로 중 하나 이상에 대한 DPD 계수를 계산하는 것, 여러 경우에 수신 모드, 송신 모드, 또는 샘플링 모드에서 동작하도록 디바이스(2500)의 상태를 제어하는 것, 하나 이상의 기저대역 처리 기능(예컨대, 매체 액세스 제어(MAC), 인코딩/디코딩, 변조/복조, 데이터 심볼 맵핑, 오류 보정 등)을 수행하는 것, 본 명세서에서 설명된 바와 같은 양태들과 연관된 기능을 수행하도록 DPD 관리를 위한 트랜시버 슬라이스들의 그룹화 뿐만 아니라 임의의 다른 적절한 기능을 식별하는 것을 포함할 수 있다.
일 양태에 있어서, 메모리(2904)는, 처리 회로(2902)에 의해 명령어가 실행될 때, 처리 회로(2902)가 본 명세서에서 설명되는 다양한 기능을 수행하도록, 데이터 및/또는 명령어를 저장한다. 메모리(2904)는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM) 등을 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리로 구현될 수 있다. 메모리(2904)는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
예를 들어, 메모리(2904)는, 예를 들어, 로직, 알고리즘, 코드 등과 같은 하나 이상의 실행 가능 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로 구현될 수 있다. 아래에서 더 논의되는 바와 같이, 메모리(2904)에 저장되는 명령어, 로직, 코드 등은 본 명세서에 개시되는 양태들이 기능적으로 실현되게 할 수 있는, 도 29에 도시된 바와 같은 다양한 모듈로 표현된다. 도 29에 도시된 모듈들은 하드웨어 컴포넌트와 소프트웨어 컴포넌트간의 기능적 연관관계에 관한 설명의 편의를 위해 제공된다. 따라서, 양태들은 처리 회로(2902)가 본 명세서에서 더 논의되는 바와 같이 해당 양태들과 연관되는 다양한 기능을 수행하기 위해 하나 이상의 하드웨어 컴포넌트와 함께 이들 각각의 모듈에 저장되는 명령어를 실행하는 것을 포함한다. 다시 말해, 도 29에 도시된 모듈들은 본 개시물의 이 섹션에서 설명되는 양태들과 관련하여 설명의 편의를 위한 것이다. 물론, 도 29에 도시된 모듈들을 참조하여 설명되는 기능은, 제각기, 디바이스(1000, 2500)에 대하여 도 10 또는 도 25에 도시된 모듈들에 의해, 또는 디바이스(1000, 2500)와 연관되는 임의의 모듈들의 조합에 의해 수행될 수도 있다.
일 양태에 있어서, 교정 제어 모듈(2908)에 저장된 실행 가능 명령어는, 처리 회로(2902)와 함께, 디바이스(2900)가 제각기 결합된 안테나(2914.1 내지 2914.N)의 송신된 출력 전력에 관한 피드백 데이터(2702)를 측정하기 위해 트랜시버 슬라이스(2912.1 내지 2912.N) 중 하나 이상을 주기적으로 샘플링 모드로 배치하는 것을 용이하게 할 수 있다. 이는, 예를 들어, 도 27에 도시된 바와 같은 스위칭 컴포넌트(2604)를 참조하여 본 명세서에서 논의된 바와 같이, 스위칭 컴포넌트의 상태를 제어하기 위해 하나 이상의 제어 라인(도시되지 않음)을 통해 적절한 신호를 송신하는 처리 회로(2902)를 통해 용이해질 수 있다. 일 양태에 있어서, 스위칭 모드는 하나 이상의 트랜시버 슬라이스(2912.1 내지 2912.N) 중 하나 이상에 대한 DPD 교정을 주기적으로 업데이트하기 위해 임의의 적절한 스케줄에 따라 이용될 수 있다. 예를 들어, 양태들은, 이 주기가 각 데이터 송신과 일치하는 것, 또는 소정 횟수의 이전의 송신 이래 특정 기간이 경과한 후에, 각 데이터 송신의 일부 동안 샘플링 모드가 트리거되는 것 등을 포함한다.
일 양태에 있어서, DPD 제어 모듈(2910)에 저장된 실행 가능 명령어는, 처리 회로(2902)와 함께, 디바이스(2900)가 DPD와 관련된 다양한 기능을 수행하는 것을 용이하게 할 수 있다. 예를 들어, 양태들은 DPD 제어 모듈(2910)에 저장된 실행 가능 명령어가 각 트랜시버 슬라이스 수신 경로를 통해 획득된 피드백 데이터를 사용해서 트랜시버 슬라이스(2912.1 내지 2912.N) 사이의 비선형성 또는 다른 특성에 기인한 미스매칭을 결정하는 것을 포함한다. 또한, DPD 제어 모듈(2910)에 저장된 실행 가능 명령어는 공유 DFE(예컨대, 공유 DFE(2602)) 또는 개별 슬라이스 DFE(예컨대, RX 슬라이스 DFE(2622), TX 슬라이스 DFE(2610))가 피드백 데이터를 사용해서 각 송신 경로를 통해 실행 DPD 계산 및 그 후속 적용을 수행해야 하는지의 여부를 처리 회로(2902)가 결정하게 할 수 있다. 어떤 경우에든, DPD 제어 모듈(2910)에 저장된 실행 가능 명령어는, 본 명세서에서 논의된 바와 같이, 처리 회로(2902)가 트랜시버 체인별 DPD 보정을 실현하기 위해 FM RF-DAC(예컨대, FM RF-DAC(2112))를 통해 적용되게 되는 DPD를 계산하는 것을 용이하게 할 수 있다.
섹션 VI - CMOS 프로세스를 위한 필터 및 매칭 네트워크(FILTER AND MATCHING NETWORKS FOR CMOS PROCESSES)
이 섹션에서 설명되는 양태들은 일반적으로 수동형 무선 주파수(RF) 컴포넌트에 관한 것으로, 특히, 상보성 금속 산화물 반도체(CMOS) 제조 프로세스에 따라 수동형 RF 컴포넌트를 실현하기 위한 적층 및 결합된 송신 라인 아키텍처에 관한 것이다.
5G 또는 밀리미터파(mmW) 대역을 사용하는 통신과 같은 고주파 트랜시버 용례의 경우, 다수의 대역의 동작을 동시에 가능하게 하는 것이 바람직하다. 그러나, 사이즈 및 인터페이스 제한 때문에, 트랜시버와 RF 헤드 사이의 케이블류는 매우 제한적이다. 현재의 해법들은 일반적으로 결합기 및 스플리터 아키텍처를 사용해서 몇몇 결합 신호를 전달하는 단일의 동축 케이블류 해법을 이용한다. 이들 해법은 또한 적절한 트랜시버 성능을 보장하기 위해 커패시터 및 인덕터와 같은 반응성 컴포넌트로 구현되는 대역통과 필터 및 매칭 네트워크의 사용을 필요로 한다. 이러한 구조는 종종 RF 헤드 내의 무선 주파수 집적 회로(Radio Frequency Integrated Circuits)(RFIC) 외부에서 구현되어야 한다.
그러나, 현재의 CMOS 프로세스 키트는 일반적으로 프로세스에 따라 변화가 큰 금속 산화물 금속(Metal Oxide Metal)(MoM) 및/또는 금속 절연체 금속(Metal Insulator Metal)(MiM) 커패시터를 포함한다. MoM 및 MiM 커패시터와 연관되는 높은 프로세스 변화는, 트랜시버 설계 내에서 구현될 때, 대역외 선택성을 감소시키는 필터 응답 편이를 야기하는 것과 같은 바람직하지 않은 특성을 야기한다. 결과적으로, 현재의 트랜시버 설계에서 MoM 및 MiM 커패시터를 사용하는 것은, 특히 높은 주파수 용례에 관해서는 문제가 있다.
전술한 바와 같이, 무선 디바이스는 일반적으로 MoM 및/또는 MiM 커패시터로 구현된 커패시터 컴포넌트를 이용하는 것이 일반적인 필터 및/또는 매칭 네트워크 컴포넌트를 이용한다. 다시 말해, MoM 및 MiM 커패시터의 단점은 프로세스에 따라 커패시터의 변화가 크다는 점이다. 또한, 이러한 해법은 당연히 정전 방전(ESD)에 대하여 강인(robust)하지 않다. 칩 상의 유도형 또는 결합형 인덕터 디바이스가 프로세스 및 ESD에 대하여 더 강인하지만, 다이 상의 그 공간의 관점에서 대가가 크다. 더욱이, 이들 디바이스는 종종 상당히 손실이 있고 성능을 저하시킨다. 최신 RFIC에 대하여 인덕터 및 커패시터의 제한을 감안하면, 필터 구조를 종종 외부에 구현하는 것이 필요하다.
또한, 다른 해법은, 종래의 필터 해법을 사용할 수 있지만 인덕터들간에는 자기 결합하지 않는 것이 바람직한 비-자기 결합된 공진기 필터 토폴로지의 사용을 포함한다. 이 접근법에 있어서, 인덕터들은 서로 결합하지 않도록 충분히 이격되어야 한다. 결과적으로, 이 해법은 공간에 있어서 비용이 많이 들게 되며 고-Q 컴포넌트들을 더 필요로 한다. 더욱이, 이러한 회로 내에서 임의의 필요한 커패시터들의 구현은 앞서 논의한 바와 같이 여전히 프로세스에 대한 높은 변화로부터 어려움을 겪는다.
이러한 문제를 극복하기 위해, 이 섹션 전반에 걸쳐 설명되는 양태들은 필터 설계와 매칭 네트워크 설계 사이의 간극을 메우는 적층 및 결합된 송신 라인 구조 및 결합-인덕터 토폴로지를 구현하는 수동형 컴포넌트와 관련된다. 이는 일반적인 최신 CMOS 프로세스에서 미리 정해진 대역외 선택성을 갖는 멀티플렉서 및 매칭 네트워크의 신규한 구현을 가능하게 한다.
도 30은 본 개시물의 양태에 따른, 예시적인 보드간 인터커넥트를 도시하는 블록도를 예시한다. 도 30에 도시된 바와 같이, 상호 연결부(3000)는 동축 케이블(3006)을 통해 서로 연결되는 RF 헤드(3002) 및 트랜시버(3004)를 포함할 수 있다. 도 30에 도시된 실시예가 RF 헤드로부터 신호를 수신하고 이 신호를 트랜시버(3004)에 전달하는 것과 연관되지만, 본 명세서에서 설명되는 양태들은 수신에만 또는 송신에만 제한되지 않으며, 둘 중 어느 하나, 또는 둘 모두의 인스턴스에서 구현될 수 있다. 본 명세서에서 논의되는 바와 같이, RF 헤드(3002)는 예를 들어, RF 프런트 엔드와 같이 전체 트랜시버 설계의 특정 부분들로 식별될 수 있고, 반면에 트랜시버(3004)는 무선 데이터 송신 및 수신을 용이하게 할 수 있도록 구성되는 트랜시버 설계의 다른 별도의 부분들로 마찬가지로 식별될 수 있다. 예를 들어, RF 헤드(3002) 및 트랜시버(3004)는 하나 이상의 케이블 결합에 의해 분리되는 별도의 회로 보드들 또는 다른 하드웨어 상의 다양한 컴포넌트들로 구현될 수 있다.
이 섹션 전반에 걸쳐 설명되는 양태들은 본 명세서의 다른 곳에서 논의된 다양한 DFE 및/또는 트랜시버 구현예에 관하여 구현될 수 있다. 그러나, 양태들은 본 개시물에서 제공되는 DFE 및/또는 트랜시버 양태들에 따라 구현되는 것으로 제한되는 것이 아니라, 이 섹션에서 설명되는 바와 같은 결합-인덕터 아키텍처를 사용하는 수동형 RF 컴포넌트들(예컨대, 스플리터, 결합기, 필터, 매칭 네트워크 등)을 이용할 수 있는 임의의 적절한 타입의 시스템의 일부로서 구현될 수 있다.
어떤 경우에든, 본 명세서에서 논의된 바와 같이, 예를 들어, 본 명세서에서 설명된 5G 무선 용례와 연관되는 것들과 같은 밀리미터파 동작 주파수 대역에 대한 다수의 대역의 동작을 동시에 가능하게 하는 것이 바람직하다. 이는 도 30에서 RF 헤드(3002)를 트랜시버(3004)와 연결하는 동축 케이블(3006)을 통해 도시된다. 도 30에 도시된 실시예에 있어서는, 3 개의 캐리어-어그리게이션 주파수가 28 GHz, 39 GHz, 및 60 GHz로 도시되지만, 본 명세서에서 설명되는 양태들은 이 실시예로 제한되지 않으며 상이한 주파수들을 갖는 임의의 적절한 수 및/또는 타입의 신호를 포함할 수 있다. 또한, 본 명세서에서 설명되는 양태들은 5G 구현예로만 제한되지 않으며, 현 시점에 할당된 5G 무선 주파수와 연관되는 주파수로 제한되지 않는 양태들이다. 본 명세서에서 설명되는 양태들은 그 일반적인 동작의 일부로서 임의의 적절한 수 및/또는 범위의 주파수를 구현하는 임의의 적절한 무선 시스템에 따라 구현될 수 있다.
도 30을 계속 참조하면, RF 헤드(3002)는 3 개의 지원 주파수 대역을 결합하기 위한 주파수 도메인 멀티플렉서(3002.1)(즉, 이 특정 실시예에서는 트리플렉서)를 구현하고, 이는 RF 헤드(3002)와 트랜시버(3004) 사이에서 동축 케이블(3006)을 통해 결합된다. 마찬가지로, 트랜시버(3004)는 3 개의 상이한 주파수 신호를 분리하여 각각을 매칭 네트워크(3004.2)를 통해 별도의 트랜시버 체인에 제공하도록 기능하는 주파수 도메인 멀티플렉서(3004.1)(이 실시예에서는 마찬가지로 트리플렉서임)를 구현한다. 트리플렉서들은 각 지원 주파수 동작 대역에 대하여 1 개씩(즉, 이 경우에는 3 개)인 다수의 대역통과 필터로 구성되는 수동형 컴포넌트이다. 멀티플렉서(3002.1, 3004.1)의 사용은 중간 대역 캐리어 어그리게이션의 지원을 허용하는 데 반해, 매칭 네트워크(3004.2)는 대역외 블로커로부터 LNA를 보호하기 위해 주파수 선택성을 제공한다.
각 멀티플렉서(3002.1, 3004.1) 내에서 구현되는 필터 뿐만 아니라 각 매칭 네트워크(3004.2)는 인덕터와 커패시터의 조합으로 구성될 수 있다. 앞서 논의된 바와 같이, 이들 커패시터 컴포넌트는 일반적으로 MoM 및/또는 MiM 커패시터로 구현되고, 그에 따라 높은 정도의 프로세스 변화를 겪게 된다. 이 문제를 극복하기 위해, 이 섹션에서 설명되는 양태들은 신규한 적층 및 결합된 송신 라인 구조를 이용하는 대역통과 필터의 전-금속(all-metal)(또는 거의 전-금속) 구현예와 관련된다. 일부 양태들에 있어서, 적층 및 결합된 송신 라인 구조는 결합-인덕터와 함께 더 사용될 수 있다. 이러한 아키텍처는 마찬가지로 ESD에 대하여 강인한, 프로세스에 따른 변화가 매우 작은 필터 구현예를 유리하게 허용하고, 이 동일 구조는 임피던스 매칭을 제공하도록 구현될 수도 있다. 즉, 본 명세서에서 설명되는 양태들은 멀티플렉서(3002.1, 3004.1), 및/또는 매칭 네트워크(3004.2)의 하나 이상에서 이용될 수 있다.
도 31a 및 도 31b는 본 개시물의 양태에 따른, 적층 및 결합된 송신 라인을 구현하는 예시적인 결합-인덕터 아키텍처를 예시한다. 도 31a 및 도 31b에 도시된 바와 같이, 본 명세서에서 설명되는 양태들은 적층 및 결합된 송신 라인 구조를 갖는 "탭 형성된(tapped)" 구성의 일부로서 배치되곤 하는 MoM 및/또는 MiM 커패시터를 구현하는 일반적인 설계를 대체할 수 있다. 이러한 방식으로 탭 형성된 커패시터를 사용하면, 설계 방법론에 있어서 추가적인 자유도가 제공된다. 더욱이, 본 명세서에서 논의되는 바와 같은 적층 및 결합된 송신 라인 구조는 밀리미터파 주파수에서 탭 형성된 커패시터 네트워크 기능을 제공하도록 구현될 때 특히 유리할 수 있다. 이 섹션에서 아래에서 도시 및 더 논의되는 바와 같이, 이 구현예는 낮은 임피던스(에컨대, 50 Ω) 환경에서의 동작을 허용하고, 멀티플렉싱 기능에 필요한 필수 위상 편이를 구현하기 위한 송신 라인의 사용을 또한 허용한다. 본 명세서에서 설명되는 양태들은 또한 최신 RF-CMOS 제조 프로세스에 따른 프로세스 변화를 겪지 않는, ESD에 대하여 강인한 구현예를 제공한다.
이를 위해, 양태들은 다층 구조를 구현하는 도 31a 및 도 31b에 도시된 바와 같은 결합-인덕터 아키텍처(3100)를 포함한다. 일 양태에 있어서, 도 31a 및 도 31b에 도시된 바와 같은 각 층은 CMOS 프로세스에 따라 제작된 상이한 금속층에 대응한다. 예를 들어, 결합-인덕터 아키텍처(3100)는 2 개의 결합된 절반부(A 및 B)를 포함하고, 접지면으로서 기능할 수 있는 각 접지 차폐층(3102A, 3102B)은 각 절반부에서 제1 금속 송신 라인 층(3108)에 결합되게 되는 제1 산화물 층(도시되지는 않지만, 예컨대, SiO2 유전체층)에 의해 분리된다. 제1 금속 송신 라인 층(3108)은 결국, 제1 금속 송신 라인 층(3108)의 상부에 적층된 제2 산화물 층(도시되지는 않지만, 예컨대, SiO2 유전체층)에 의해 분리된다. 이어서, 제2 금속 송신 라인 층(3110)이 이 제2 산화물 층의 상부에 적층된다. 예시적인 실시예를 제공하기 위해, 접지 차폐층(3102A/B)은 CMOS 프로세스의 상부 금속-2 "TM-2" 접지 차폐층에 대응할 수 있고, 제1 금속 송신 라인 층(3108)은 CMOS 프로세스의 상부 금속-1 "TM-1" 층과 같은 다른 금속 층에 대응할 수 있으며, 제2 금속 송신 라인 층(3110)은 CMOS 프로세스의 상부 금속 "TM" 층과 같은 또 다른 금속 층에 대응할 수 있다. 명확성을 위해, 이들 지정은 이 섹션 내의 도면들 및 양태들의 설명 전반에서도 사용된다.
어떤 경우에든, 결합-인덕터 아키텍처(3100)의 각 절반부는 이중 적층 및 결합된 송신 라인을 포함하고, 각 단부에 형성된 송신 라인은, 본 명세서에서 더 논의되는 바와 같이, 결합-인덕터 아키텍처(3100)의 특정 구현예와 연관되는 특정 RF 포트에 연결된다. 더욱이, 결합-인덕터 아키텍처(3100)의 각 절반부에서, 접지 차폐층(3102A/B) 및 제각기 결합된 제1 금속 송신 라인 층(3108) 사이에서 제1 커패시턴스가 실현된다. 또한, 제1 금속 송신 라인 층(3108) 및 제각기 결합된 제2 금속 송신 라인 층(3110) 사이에서 제2 커패시턴스가 실현된다. 이렇게, "스플릿" 커패시터 네트워크는 전적으로 적층 및 결합된 송신 라인 구조의 사용으로부터 실현될 수 있으며, MoM 및/또는 MiM 커패시터에 대한 필요성을 배제한다. 또한, 결합-인덕터 아키텍처(3100)의 각 절반부(A 및 B)에서 실현되는 제1 및 제2 커패시턴스는 송신 라인의 전체 길이 뿐만 아니라 다른 요인들(예컨대, 제1 및 제2 금속 송신 라인 층(3108, 3110)의 단면적 및 폭)의 함수이다. 따라서, 양태들은 송신 라인들의 길이 및/또는 폭을 트리밍함으로써 (예컨대, 제조 프로세스의 일부로서) 커패시턴스를 유리하게 조정하는 것을 포함한다.
도 31a를 계속 참조하면, 양태들은 결합-인덕터 아키텍처(3100)의 중심에 접지 차폐가 전혀 없는 구역(3120)을 포함한다. 즉, 접지 차폐 절반부(3102A, 3102B)는 각각 접지 링 절반부(3104A)에 연결되어 종단된다. 따라서, 접지 차폐 절반부(3102A, 3102B)는 접지 링 절반부(3104A, 3104B) 내에 형성되는 구역(3120)을 점유하지 않으며, 대신 이 구역은 각각의 인덕턴스를 형성하는 2 개의 나선형 변압기(3106A, 3106B)에 의해 점유된다. 나선형 변압기(3106A, 3106B)는 구역(3120) 내에서 수직 방향(즉, 접지 차폐 절반부(3102A, 3102B)에 수직한 방향)으로 서로 분리되고, 특정 결합 계수(K)에 따라 서로 유도 결합된다.
일 양태에 있어서, 각 나선형 변압기(3106A, 3106B)는 제각기 송신 라인 층(3108, 3110)과 연관되는 동일 금속에 의해 형성된다. 일 양태에 있어서, 나선형 변압기(3106A)는 접지 링 절반부(3104A, 3104B)를 지나 구역(3120)으로 연장되는 제2 금속 송신 라인 층(3110)(즉, 도 31a 및 도 31b에 도시된 배열에서의 "TM" 층)에 의해 형성되고, 그에 따라 접지 링 절반부(3104A)에 연결되어 종단되는 나선형 변압기(3106A)가 형성된다. 또한, 이 양태에 따르면, 나선형 변압기(3106B)는 접지 링 절반부(3104A, 3104B)를 지나 구역(3120)으로 연장되는 제1 금속 송신 라인 층(3108)(즉, 도 31a 및 도 31b에 도시된 배열에서의 "TM-1" 층)에 의해 형성되고, 그에 따라 마찬가지로 접지 링 절반부(3104A)에 연결되어 종단되는 나선형 변압기(3106B)가 형성된다.
일 양태에 있어서, 도 31a에 도시된 바와 같은 적층 및 결합된 송신 라인들 및 나선형 변압기들의 배열은 도 32에 도시된 바와 같은 등가 회로(3200)를 생성한다. 도 32에 도시된 전류원은 도 31a에서 등가 회로 컴포넌트를 갖지 않지만, 명확성을 위해 기능적으로 등가의 회로를 제공하기 위해 도시된다. 또한, 도 32에 도시된 바와 같은 저항(R1 및 R2)은 도 31a에서는 도시되지 않지만, 결합-인덕터 아키텍처(3100)와 연관되는 각 포트에서 실제 임피던스 부분과 연관될 수 있다. 예를 들어, 결합-인덕터 아키텍처(3100)가 도 30에 도시된 바와 같은 매칭 네트워크(3004.2) 중 하나로 구현되면, 저항(R1)은 트리플렉서(3004.1)의 출력들 중 하나로 식별될 수 있고, 한편, 저항(R2)은 전력 증폭기 입력 임피던스로 식별될 수 있다.
도 32를 계속 참조하면, 커패시터(C11)는 결합-인덕터 아키텍처(3100)의 절반부(A)에서 층들(3108, 3110)의 결합된 송신 라인 구조와 연관될 수 있고, 한편, 커패시터(C21)는 결합-인덕터 아키텍처(3100)의 절반부(B)에서 층들(3108, 3110)의 결합된 송신 라인 구조와 연관될 수 있다. 또한, 커패시터(C12)는 층(3108) 및 접지 차폐 절반부(3102A)에 의해 형성되는 송신 라인 구조와 연관될 수 있고, 한편, 커패시터(C22)는 층(3108) 및 접지 차폐 절반부(3102B)에 의해 형성되는 송신 라인 구조와 연관될 수 있다. 더욱이, 인덕턴스(L1 및 L2)는 제각기 나선형 변압기(3106A, 3106B)와 연관되고, 그에 따라 그들 사이에 결합 계수(K)가 형성된다. 따라서, 양태들은 탭 형성된 커패시터 구조가 짝수/홀수 모드 임피던스의 조정을 통해 적층, 결합된 송신 라인들에 의해 실현되는 것을 포함한다.
즉, 스플릿 커패시터 회로(3300)에 의해 구현되는 스플릿 커패시터 토폴로지는 커패시터(C11, C21, C12, C22)에 대하여 MoM 및/또는 MiM 커패시터를 사용하는 대신, 예를 들어, 도 31에 도시된 바와 같은 결합-인덕터 아키텍처(3100)를 이용해서 실현될 수 있다. 결과적으로 양태들은 MoM 및/또는 MiM 커패시터의 사용 필요성을 배제하는 것을 포함한다. 이 개념에 관하여 추가적인 명확성을 제공하기 위해, 도 33은 MoM 커패시터를 사용해서 종래에 구현된 종래의 스플릿 커패시터 네트워크의 플롯 결과와 도 31b에 도시된 적층 및 결합된 송신 라인 구조의 플롯 결과를 비교하는 예시적인 스미스 차트를 도시한다. 도 31b에 도시된 적층 및 결합된 송신 라인 구조는, 본 명세서에서 더 논의되는 바와 같이, 결합된 나선형 변압기(3106A, 3106B) 및 접지 링 절반부(3104A, 3104B) 없이 구현될 수 있는 결합-인덕터 아키텍처(3100)의 격리된 부분이다.
도 33에 도시된 바와 같이, 스미스 차트는 각 설계에 대하여 20 GHz 내지 40 GHz 구간에 걸친 S-파라미터들의 비교를 제공한다. S-파라미터(S11, S21, S22)는 스플릿 커패시터 회로(3300)가 MoM 커패시터로 구현되는 것에 대한 것이고, S-파라미터(S33, S43, S44)는 스플릿 커패시터 회로(3300)가 도 31b에 도시된 바와 같은 적층 및 결합된 송신 라인 구조로 구현되는 것과 연관된다. 이들 시뮬레이션은 도 33에 나타나 있는 바와 같이 설정되었고, 각 설계는 적절한 포트 및 50 Ω 성단(termination)으로 시뮬레이션된다. 도 33에 도시된 바와 같이, 플롯된 S-파라미터(S11, S21, S22)는 S-파라미터(S33, S43, S44)와 우수한 상관관계를 나타낸다.
스플릿 커패시터 회로를 구현하기에 적합한 현재의 IC 설계 키트에서 이용 가능한 커패시터는 25% 내지 30% 정도까지 변화될 수 있기 때문에, 추가적인 조정 없이는 거의 모든 필터 사용 사례에 대하여 그 구현이 허용되지 않는다. 그러나, 본 명세서에서 논의된 바와 같은 CMOS 프로세스 적층 및 결합된 송신 라인 구조를 사용함으로써, 이 변화는 극단의 코너 사례에서 약 5% 내지 10%로 제한된다. 대부분의 용례의 경우, 이 범위의 허용 오차를 갖는 필터 컴포넌트에 의하면 주어진 설계에 있어서 프로세스 변화를 극복하기 위한 조정 기능을 포함할 필요가 없어진다. 또한, 성능을 지나치게 저하시키지 않으면서 CMOS 프로세스를 사용하여 밀리미터파 주파수 범위에서 필터 조정을 통합하는 공지된 방법이 없기 때문에, 본질적으로 프로세스 변화가 없는 이 섹션에서 설명되는 양태들은 고용량, 고성능 mmW RFIC 제품의 제조에 있어서 필수적이다.
종래의 MoM 커패시터에 대하여 본 명세서에서 설명되는 적층 및 결합된 송신 라인 구조 양태들의 장점의 추가적인 실시예로서, 도 34는 프로세스 변화가 있는 샘플 39 GHz 필터의 응답을 도시한다. 해당 플롯으로부터, 적층 및 결합된 송신 라인 양태들은 MoM 커패시터에 비해 훨씬 더 작은 프로세스 변화를 갖는다는 것이 분명하다. 도 34는 적층 및 결합된 송신 라인 양태들이 MoM 구현예에 비해 삽입 손실이 더 낮다는 것을 또한 나타낸다.
도 31a에 도시된 바와 같은 결합-인덕터 아키텍처(3100)는 실시예로서 간결성을 위한 것이다. 양태들은 특정 용례, 설계 주파수, 특정 회로 내의 결합-인덕터 아키텍처(3100)의 구현, 결합-인덕터 아키텍처(3100)의 각 포트에서의 임피던스, 대역폭 고려사항 등에 기초한 도 31a에 도시된 실시예에 대한 많은 변화를 포함한다. 예를 들어, 양태들은 결합-인덕터 아키텍처(3100)의 몇 가지 물리적 속성이 특정 설계 사양에 기초하여 조정 또는 수정되는 것, 및/또는 결합-인덕터 아키텍처(3100)의 부분들이 생략되는 것을 포함한다. 예를 들면, 접지 차폐 절반부(3102A, 3102B), 송신 라인 층(3108, 3110), 접지 링 절반부(3104A, 3104B), 및/또는 나선형 변압기(3106A, 3106B) 중 어느 하나의 전체 형상 및/또는 사이즈는 설계 파라미터로 고려되어 특정 용례에 대한 설계 사양을 충족시키도록 조정될 수 있다.
일부 예시적인 실시예들을 제공하기 위해, 접지 차폐 절반부(3102A, 3102B)는 구역(3120) 외측의 제거된 부분, 구역(3120) 내측의 추가된 부분, 및/또는 도 31a에 묘사된 것에 비해 제거된 접지 차폐 절반부(3102A 및/또는 3102B)의 추가적인 영역을 가질 수 있다. 추가의 예시적인 실시예들을 제공하기 위해, 접지 링 절반부(3104A, 3104B) 및/또는 나선형 변압기(3106A, 3106B)는 육각형, 원형, 정방형 등과 같은 다른 형상을 가질 수 있으며, 서로 동일한 형상일 필요는 없다. 또 다른 추가적인 실시예들을 제공하기 위해, 각 송신 라인 층(3108, 3110)의 단면적은 서로 상이할 수 있거나 및/또는 서로 바로 정렬되지 않는 방식으로 적층될 수 있다(예컨대, 송신 라인 층(3108, 3110) 중 하나가 다른 하나에 대하여 수평면에서 오프셋될 수 있음). 또 다른 실시예를 제공하기 위해, 송신 라인 층(3108, 3110) 중 하나 또는 둘 모두는 도 31a에 도시된 바와 같은 직사각형의 일정한 단면적에서 벗어날 수 있으며, 대신 테이퍼진 형상을 가질 수 있다. 이 테이퍼진 형상은, 예를 들면, 수평 방향(예컨대, 전파 방향) 및/또는 수직 방향(예컨대, 송신 라인 층(3108, 3110) 사이의 간격이 일정할 필요는 없음)의 테이퍼를 포함할 수 있다.
다시 말해, 도 31a에 도시된 결합-인덕터 아키텍처(3100)는 명시적으로 형성된 커페시터(예컨대, MoM 또는 MiM 커패시터)를 사용하지 않고 스플릿-커패시터 네트워크 설계의 실현을 용이하게 할 수 있다. RF 회로 내에서 필터링 및 매칭을 달성하는 데 사용될 수 있는 종래의 반응성 회로의 실시예가 도 35에서 회로(3500)로서 도시된다. 그러나, 회로(3500)는, 특히 낮은 임피던스(예컨대, 50 Ω)에서의 사용에 관하여 다양한 결점을 갖는다. 예를 들어, 저항값(R1 및 R2)이 모두 50 Ω일 경우에는 인덕턴스 값(L1 및 L2)은 최적이 아니다. 즉, 원하는 필터 응답 및 낮은 임피던스 성단을 유지하기 위해서는, L1 및 L2의 값이 매우 작아져서 차선책이 된다. 특히, 인덕터의 품질 계수(Q)가 너주 작아지면, 구현시에 높은 삽입 손실이 초래된다. 또한, mmW 주파수에서의 RFIC 용례의 경우, 허용 가능한 성능을 달성하기 위해서는 R1 및 R2의 값이 일반적으로 50 Ω보다 훨씬 크다. 그리고, 이 섹션 전반의 다른 곳에서 언급된 바와 같이, 커패시터는 프로세스 변화가 큰 MoM 커패시터로 구현되는 것이 일반적이다. 그에 따라, 전체 회로(3500)는 일반적으로 실리콘 구조 상에 구현하기가 어렵다.
따라서, 양태들은, 회로(3525A, 3525B)에 예시된 바와 같이, RF 회로 내의 입력 및 출력 저항의 특정 적용에 따라 스플릿 커패시터 네트워크 회로를 구현하는 것을 포함한다. 특히, 회로(3525A)는 저항값(R2)보다 작은 저항값(R1)과 연관되는 회로의 절반에 스플릿 커패시터 토폴로지를 구현한다. 따라서, 회로 설계(3525A)는 로우-하이 임피던스 필터 및/또는 매칭 네트워크를 필요로 하는 용례에 최적의 L1 및 L2 값을 제공한다. 그러나, 회로(3525B)는 도 32에 대하여 전술한 것과 동일한 회로이며, 각 절반부에 스플릿 커패시터 토폴로지를 구현하고, 이는, 예를 들면, R1 및 R2가 실질적으로 동일한 값(예컨대, 서로 5% 또는 10% 이내)일 때 특히 유용할 수 있다. 따라서, 회로 설계(3525B)는 로우-로우 임피던스 필터 및/또는 매칭 네트워크를 필요로 하는 용례에 최적의 L1 및 L2 값을 제공한다.
본 명세서에서 설명되는 양태들은, 예를 들어, 도 31a 및 도 31b에 도시된 적층 및 결합된 송신 라인 구조를 통해 회로(3525A, 3525B)에 의해 표현된 상이한 회로 토폴로지를 구현할 필요성을 인식한다. 따라서, 회로(3525A, 3525B)에 도시된 스플릿 커패시터 회로 토폴로지의 등가의 회로 구조가 도 35에서 회로(3550A, 3550B)로서 도시된다. 즉, 회로(3550A, 3550B)는 회로(3525A, 3525B)와 등가의 회로이지만, 예를 들어, MoM 및/또는 MiM 커패시터와 같은 종래의 기술을 사용하는 것에 비해, 도 31a에 도시된 적층 및 결합된 송신 라인 구조를 이용하는 스플릿 커패시터 토폴로지를 실현한다. 물론, 회로(3550A, 3550B)는 결합된 나선형 변압기(예컨대, 나선형 변압기(3106A, 3106B))를 통해 인덕턴스(L1, L2)를 실현할 수도 있다.
즉, 도 31a에 도시된 바와 같은 결합-인덕터 아키텍처(3100)는 도 35에 나타나 있는 바와 같이 회로(3550A, 3550B)에 의해 표현되는 상응하는 등가의 회로를 가질 수 있다. 도 31에 도시된 바와 같은 결합-인덕터 아키텍처(3100)의 특정 부분들이 특정 용례에 따라 수정될 수 있기 때문에, 회로(3525A, 3525B)의 스플릿 커패시터에 매칭되는 결합-인덕터 아키텍처(3100)의 부분들이 명확성을 위해 표기되어 있다. 예를 들어, 저항(R1)이 저항(R2)보다 작은 용례의 경우, 결합-인덕터 아키텍처(3100)는 접지 차폐 절반부(3102A)와 함께 적층 및 결합된 송신 라인 층(3108, 3110)으로 구현될 수 있다. 그러나, 적층된 커패시터 토폴로지가 회로의 이 절반부에서만 이용되기 때문에, 결합-인덕터 아키텍처(3100)는 해당 설계의 하나의 절반부, 예컨대, RF 회로 내에서 낮은 저항값과 연관되는 절반부에만 적층 및 결합된 송신 라인 층(3108, 3110)을 구현하면 된다. 이 경우, 결합-인덕터 아키텍처(3100)의 다른 절반부(B)는, 예를 들어, 적층 및 결합된 송신 라인 층(3110)이 생략된 단일의 커패시턴스를 형성하기 위해 접지 차폐 절반부(3102B)와 함께 송신 라인 층(3108)만을 급전선으로 사용해서 구현될 수 있다.
다른 실시예로서, 저항(R1)이 저항(R2)과 실질적으로 동일한 용례의 경우, 결합-인덕터 아키텍처(3100)는 접지 차폐 절반부(A 및 B) 각각에서 적층 및 결합된 송신 라인 층(3108, 3110)으로 구현될 수 있다. 이렇게, 스플릿 커패시터 토폴로지는 회로(3525B)에 도시된 것과 유사하게 회로(3550B)의 각 절반부에서 실현된다.
따라서, 본 명세서에서 설명되는 양태들은 원하는 동작 대역에서 피크(Q)를 달성하기 위한 나선형 변압기의 사이즈 조정을 허용하기 위해 적층 및 결합된 송신 라인 구성에 스플릿 커패시터를 사용하는 것을 이용한다. 결과적으로, RFIC에서 낮은 임피던스 레벨들 사이에서 동작될 때 필터 성능(구현된 경우)이 손상되지 않는다. 변압기는 물리적으로 크고, 두꺼운 상부 금속층을 사용해서 제작될 수 있기 때문에, 유리하게는, 나선형 변압기(및 일반적으로 변압기)는 일반적인 RFIC 프로세스에 따라 제조될 때 프로세스 변화가 낮은 경향이 있다. 일반적으로, 도 31a에 도시된 바와 같은 나선형 변압기(3106A, 3106B)의 인덕턴스 값은 최신 IC 프로세스에서 잘 제어되는 나선형 부분의 경로 길이에 의존한다. 예를 들어, IC 프로세스의 극단의 "코너"에서, 이들 구조의 일반적인 리액턴스 변화는 대략 5% 내지 10%이다.
도 36은 본 개시물의 양태에 따른, 예시적인 시뮬레이션된 트리플렉서 구현예 및 테스트 결과의 플롯을 예시한다. 도 36에 도시된 예시적인 트리플렉서 설계는 도 31a에 도시된 결합-인덕터 아키텍처(3100)를 사용하는 비-이상적, 즉, 물리적 모델에 기초한 4-포트 디바이스의 시뮬레이션이다. 도 36에 도시된 트리플렉서는 특정 CMOS 프로세스에 따라 층들이 표기되어 있는 포트 1 내지 포트 3 각각에서 결합-인덕터 아키텍처(3100)를 구현한다. 본 명세서에서 설명되는 양태들은, 차폐층(3102A/B)이 TM-2 접지 차폐층에 대응하고, 제1 금속층(3108)이 TM-1 층에 대응하고, 제2 금속층(3110)이 TM 층에 대응하는 것을 나타내는 이 실시예로 제한되지 않는다.
도 36에 도시된 바와 같이, 트리플렉서는 각각 특정 주파수 대역에 대응하는 3 개의 입력 포트 1 내지 3으로 구성된다. 각 포트 1 내지 포트 3은, 예를 들어, 50 Ω과 같은 소스 또는 입력 임피던스와 연관될 수 있다. 따라서, 출력 포트 4는, 별도의 송신 라인 길이를 통해 각각 위상 편이된 28 GHz, 39 GHz, 및 60 GHz를 포함하는 결합된 신호를 제공한다. 출력 포트 4는, 예를 들면, 동축 케이블의 50 Ω 특성 임피던스와 같은 출력 임피던스와 연관될 수 있다. 따라서, 도 36에 도시된 트리플렉서는, 예를 들면, 도 30을 참조하여 본 명세서에서 도시 및 논의된 바와 같은 트리플렉서(3002.1)로 식별될 수 있다. 따라서, 도 36에 도시된 예시적인 트리플렉서는 28 GHz 및 39 GHz에서 5G 엔알(NR) 대역들을 지원하고, 60 GHz 대역과의 동시 동작을 가능하게 한다. S-파라미터의 도시된 시뮬레이션 결과에 나타나 있는 바와 같이, 결합-인덕터 아키텍처(3100)를 구현하는 트리플렉서의 결과로서 낮은 삽입 손실 및 높은 선택성이 얻어진다. 다른 양태들에 있어서, 결합-인덕터 아키텍처(3100)와 연관되는 적층 및 결합된 송신 라인 아키텍처는, 예를 들어, 도 37을 참조하여 아래에서 더 논의되는 바와 같이, 임피던스 매칭 네트워크와 같은 다른 RF 회로 컴포넌트들의 설계의 일부로서 구현될 수 있다.
이 섹션 전반에 걸쳐 논의된 트리플렉서의 사용은 제한이 아닌 예시로서 제공된다. 특히, 도 30 및 도 36을 참조하여 도시된 바와 같이, 특히 본 명세서에서 설명되는 몇 가지 예시적인 양태들은 트리플렉서 배열을 사용해서 적층 및 결합된 송신 라인 구조의 구현예를 설명한다. 그러나, 본 명세서에서 설명되는 양태들은 이 특정 구현예로 제한되지 않으며, 임의의 적절한 타입의 일반적인 주파수 도메인 멀티플렉서(예컨대, 다이플렉서, 쿼드플렉서 등)에 따라 구현될 수 있다.
도 37에 도시된 예시적인 임피던스 매칭 구현예는, 제한이 아닌 예시로서 도 36을 참조하여 본 명세서에서 논의된 적층 및 결합된 송신 라인 아키텍처의 동일 층들(즉, TM 층, TM-1 층, 및 TM-2 층)을 맵핑하는, 시뮬레이션된 mmW 증폭기 용례에 따라 사용된다. 또한, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예는 입력 및 출력 매칭 네트워크 모두에서 본 명세서에서 설명된 탭 형성된 커패시터 개념을 이용하지만, 이 실시예에서 사용되는 결합-인덕터 아키텍처(3100)는 적층 및 결합된 송신 라인 층(3108, 3110)을 사용하는 구조의 하나의 절반부로만 구현된다. 예를 들어, 도 37에 도시된 임피던스 매칭 구현예는 결합-인덕터 아키텍처(3100)를 이용해서 50 Ω 소스를 mmW 증폭기 입력으로의 입력에 결합할 수 있다. 그러나, 적층된 금속 송신 라인 층(3108, 3110) 모두는 단지 소스 측에서 사용될 수 있는 데 반해, 금속 송신 라인 층(3108) 단독은 mmW 증폭기 입력에서 구현될 수 있다. 더욱이, 결합-인덕터 아키텍처(3100)는 mmW 증폭기의 출력을 부하(예컨대, 안테나)에 결합하는 데 사용될 수 있고, 적층된 금속 송신 라인 층(3108, 3110)은 부하 측에서 구현되지만, 금속 송신 라인 층(3108) 단독은 mmW 증폭기의 출력에서 사용된다.
즉, 도 35에 도시된 바와 같은 회로(3550B)를 참조하여 본 명세서에서 논의된 바와 같이, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예는 입력(즉, 소스) 및 출력(즉, 부하) 모두에서 적층 및 결합된 송신 라인을 사용한다. 이렇게, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예는 증폭기가 저 임피던스 소스와 저 임피던스 부하(예컨대, 모두 50 Ω임) 사이에서 동작할 수 있게 한다. 본 명세서에서 설명되는 양태들의 추가된 장점으로서, 결합-인덕터 아키텍처(3100)의 사용은 동일한 설계 내에서 필터 및 임피던스 매칭 기능 모두를 제공할 수 있다. 예를 들면, 도 37에 도시된 바와 같은 입력 및 출력 임피던스 매칭 네트워크는 저 임피던스 소스 단말과 저 임피던스 부하 단말 사이의 임피던스 매칭을 용이하게 할 뿐만 아니라, 도 36을 참조하여 도시 및 논의된 바와 같이 시뮬레이션된 트리플렉서와 동일한 대역외 선택성을 제공한다. 예를 들면, 도 37에 도시된 임피던스 매칭 설계는 4-공진기 대역통과 필터와 동등한 주파수 선택성을 제공할 수 있다.
도 38은 본 개시물의 양태에 따른, 도 37에 도시된 시뮬레이션된 임피던스 매칭 구현예의 전력 이득 대 주파수 플롯을 예시한다. 다시 말해, 도 37에 도시된 입력 매칭 네트워크는 대역외 블로커에 선택성을 제공하여, 증폭기의 활성 단계의 포화를 방지한다. 도 38에 도시된 시뮬레이션된 전력 이득 대 주파수 플롯이 28 GHz의 동작 주파수에 대하여 제공된다. 도 38로부터, 증폭기는 5G 대역 n257, n258, 및 n261을 커버하는 거의 평탄한 통과대역을 갖고, 5G NR 배치에 대하여 정의된 39 GHz 대역 n260의 낮은 대역 에지인 37 GHz에서 대역외 블로커에 대하여 35 dB을 넘는 선택성을 제공한다는 것을 알 수 있다. 이렇게, 이 섹션 전반에 걸쳐 설명되는 적층 및 결합된 송신 라인 아키텍처는 효과적으로 필터 설계와 임피던스 매칭 네트워크 설계 사이의 간극을 메운다. 그렇게 해서, 임피던스 매칭 네트워크는 미리 정해진 대역외 선택성을 추가적으로 제공하도록 설계될 수 있다. 그리고, 이 증폭기 구현예는 본 명세서에서 논의된 바와 같은 적층 및 결합된 송신 라인 구조를 이용하기 때문에, 증폭기 및 매칭 네트워크 설계 역시 본 명세서에서 논의된 바와 같은 ESD 보호로부터 유리하게 이익을 얻는다.
도 31a에 도시된 결합-인덕터 아키텍처(3100), 및 그에 수반하여 도 31b에서 더 상세하게 도시되고 이 섹션 전반에 걸쳐 논의된 적층 및 결합된 송신 라인 구조는 종래의 스플릿 커패시터 해법에 비해 몇 가지 장점을 제공한다. 특히, 본 명세서에서 설명되는 양태들은 임의의 정해진 주파수에서 필터 성능을 손상시키지 않으면서 저 임피던스 레벨(예컨대, 50 Ω 환경)에서 동작을 가능하게 한다. 이는 mmW 기능을 더 잘 허용하고 다른 mmW 수동 네트워크와의 통합을 가능하게 한다. 또한, 해당 구현예는 적층 및 결합된 송신 라인 및 나선형 변압기를 본질적으로 전-금속 구현예에서 사용하기 때문에, 이들 컴포넌트는 일반적으로 모두 최신 CMOS 프로세스의 일부로서 이용되는 전술한 MoM 및 MiM 커패시터와 같은 집중된 컴포넌트들에 비해 프로세스 변화에 쉽게 영향을 받지 않는다.
부가적으로, 적층 및 결합된 송신 라인 구조는 CMOS 프로세스의 일부로서 구현되어 칩 인터페이스에 가까운 구조를 생성할 수 있다. 결과적으로, 적층 및 결합된 송신 라인 구조는 손실 있는 실리콘 산화물 층으로부터 차폐된다. 또한, ESD 요건은 일반적으로 MiM 또는 MoM 커패시터를 IC I/O 패드에 바로 연결해서 사용하는 것을 금지하기 때문에, 본 명세서에서 설명되는 적층 및 결합된 송신 라인 구조를 이용하는 양태들은 본질적으로 ESD에 대하여 강인하고, 그에 따라 mmW 인터페이스에서 ESD 보호를 제공하는 것에 관하여 흔하게 직면하는 문제를 해결한다.
그리고, 적층 및 결합된 송신 라인 구조는 탭 형성된 커패시터 설계의 실현을 허용하기 때문에, 이는 결합된 인덕턴스들의 자유로운 사이즈 조정을 용이하게 한다. 결과적으로, 사이즈가 통과대역 부근에서 피크(Q)에 대하여 선택될 수 있고 정해진 대역에 대한 주파수들을 차단할 수 있기 때문에, 저 손실 구조가 가능해진다. 또한, RF 헤드에서 트랜시버 및 IC에 통합된 멀티플렉싱 기능은 상당한 공간을 절약하고, 이는 핸드세트 또는 다른 가전 제품 용례에서 특히 중요할 수 있다. 그렇지 않으면 이 기능을 구현하기 위한 대안적인 해법은 추가적인 RF 컴포넌트 또는 대형 커넥터가 있는 추가적인 케이블류를 필요로 한다.
이 섹션 전반에 걸쳐 도시 및 설명되는 회로 토폴로지가 최신 CMOS 프로세스에서 사용되도록 설계되지만, 이러한 설계는 그렇게 제한되지 않으며, 공지된 어떠한 제한도 없이 임의의 설계 공간에서 이용될 수 있다.
섹션 VII - 디지털 라디오 헤드 아키텍처 및 시스템 파티셔닝(DIGITAL RADIO HEAD ARCHITECTURE AND SYSTEM PARTITIONING)
이 섹션에서 설명되는 양태들은 일반적으로 라디오에 관한 것으로, 특히, 원격 라디오 헤드 내에서 구현되는 트랜시버 부분들을 활용하는 것에 의해 케이블류 대신에 디지털 데이터 링크를 사용하는 라디오 헤드 아키텍처에 관한 것이다.
밀리미터파 대역을 구현하는 라디오 설계는 흔히 위상 어레이(통상 8 개 내지 64 개의 요소)를 사용하여 이들 주파수에서 링크 버짓(link budget)을 충족시킨다. 특정 사용 사례(예컨대, 모바일 기기 또는 다른 사용자 장비(UE), 액세스 포인트(예컨대, 고객 댁내 장치(CPE)), 자율 주행 차량 등)에 따라, 해법은 공간적으로 분리되는 다중 안테나 어레이를 필요로 할 수 있다. 예를 들면, UE는 몇 센티미터 분리된 다중 안테나 어레이를 필요로 할 수 있는 반면, 차량은 몇 미터 분리된 다중 안테나 어레이를 이용할 수 있다. 차세대의 연결된 디바이스들 및 사물들을 지원하기 위해, 모뎀 및 RF 트랜시버 칩으로부터의 밀리미터파 신호들은 이들 원격 안테나 어레이에 분배될 필요가 있으며, 공격적인 전력, 비용, 및 폼-팩터 요건을 여전히 충족해야 한다. 현재의 해법은 이들 요건과 관련하여 부족하다.
본 명세서에서 논의된 바와 같이, 종래의 라디오 설계는 다양한 타입의 다이버시티 스킴(예컨대, 공간적)을 용이하게 하기 위해 트랜시버들과 상호 연결되는 몇몇 원격 라디오 헤드 모듈을 구현할 수 있다. 종래의 라디오 헤드 설계의 실시예는 도 39에 도시되며, 이는 2 개의 별도의 라디오 헤드 모듈 'A' 및 'B'를 예시한다. 도 39에 도시된 바와 같이, 일부 통상적인 고주파 라디오 구현예(예컨대, 밀리미터파)는 다중-칩(즉, 다중-다이) 파티셔닝 해법을 이용한다. 도 39에 도시된 종래의 라디오(3900)는 RF 트랜시버 칩(트랜시버 다이)에 결합되는 디지털 모뎀 칩(모뎀 다이)을 포함하고, 이는 모뎀에 아주 근접하여 밀리미터파 신호를 생성하기 위한 데이터 컨버터 및 믹서를 구현한다. 또한, 종래의 라디오(3900)는 저잡음 증폭기(LNA), 전력 증폭기(PA), 스위치 등을 포함하는 프런트 엔드 칩(밀리미터파 FE) 및 위상 어레이 칩(밀리미터파 φ-편이기)을 또한 포함한다. 도 39에 도시된 바와 같이, 종래의 라디오(3900), 위상 어레이, 및 프런트-엔드 칩은 라디오 헤드 모듈들(즉, 라디오 헤드 A 및 B 각각)에서 안테나 어레이와 조립된다. 이 파티셔닝 설정에 의하면, 신호들이 특수 RF 케이블(예컨대, 동축 케이블)을 통해 RF 트랜시버와 라디오 헤드 모듈 사이에서 분배된다. 도시되어 있지 않지만, 다른 종래의 해법은 중간 주파수(IF)를 다수의 라디오 헤드에 분배하는 것을 포함하고, 이는 일반적으로 수 GHz 범위 내이고, 그에 따라 여전히 특수 케이블을 필요로 한다.
이러한 종래의 라디오 헤드 파티셔닝 해법은 몇 가지 결점이 있다. 예를 들면, 위에서 주지된 특수 RF/IF 케이블은 고가(>$0.50/cable)이고, 물자표(BOM) 비용에 직접적으로 기여한다. 또한, 특수 RF 케이블류의 사용은, 특히 밀리미터파 주파수에서 상당한 삽입 손실을 초래한다. 예를 들어, UE 폼-팩터의 경우, 이들 케이블로부터의 손실은 주파수 대역에 따라 9 dB 내지 25 dB 범위일 수 있으며, 5 미터를 초과하는 신호 분배를 이용하고 시끄러운 환경에서 동작하는 자율주행 용례에서 사용하기에는 총체적인 장벽을 나타낸다. 더욱이, 대안적인 IF 분배는 송신 체인 및 수신 체인 각각에서 이중-변환을 또한 필요로 하고, 그에 따라 이들 파티셔닝 해법은 이미지 제거 및 노이즈 에일리어싱(aliasing) 한계로부터 어려움을 겪는다.
이러한 문제에 더하여, 물리적인 체적 및 비용 면에서의 고려사항은 일반적으로 밀리미터파 용례를 라디오 헤드 당 1 개의 케이블로 제한한다. 이러한 문제를 극복하기 위해, 일부 해법은 저주파 참조 클록 및 제어 데이터와 함께 통신 주파수 대역(예컨대, 28/39/60 GHz) 전부를 단일의 케이블에 결합한다. 그러나, 이로 인해 대형 수동 디바이스인 RF 쿼드플렉서를 사용해야 해서, 비용이 더욱 증가되고 시스템에의 삽입 손실의 추가가 초래된다. 이러한 손실은 RF 체인들이 케이블류/수동 손실을 보상하기 위해 다수의 조정된 증폭기 단계들을 통합할 것을 요구하고, 이는 더 높은 전력 손실 및 다이 공간을 초래하고 레벨 계획에서 노이즈/선형성의 절충을 강제한다. 마지막으로, 밀리미터파 해법은 더 높은 용량 및 시스템 처리량을 위해 완전 디비털 빔-형성으로 발전할 가능성이 있으며, 이는 다중 RF 스트림, 즉 상기에 설명된 현재의 RF 또는 IF 파티셔닝 해법이 지원할 수 없는 제한을 필요로 할 것이다.
따라서, 종래의 라디오 헤드 분배에 따른 전술한 문제를 극복하기 위해, 본 명세서에서 설명된 양태들은, 예를 들어, 도 40을 참조하여 아래에서 더 논의되는 바와 같이, 전체 밀리미터파 라디오 체인을 원격 라디오 헤드에 포함시킨 보다 최적의 라디오 파티셔닝 및 아키텍처를 제공한다. 결과적으로, RF 동축 케이블은 모뎀과 라디오 헤드 사이에서 디지털 링크 인터페이스로 대체된다.
이 섹션에서 더 논의되는 바와 같이, 라디오 헤드 분배 양태들은 몇 가지 장점을 제공한다. 예를 들면, 양태들은 고가의 RF 동축 케이블을 저렴한 디지털 케이블(예컨대, 카메라 및 다른 전자 기기에 사용된 것과 같은 가요성 케이블)로 대체함으로써 BOM 비용을 낮춘다. 부가적으로, 밀리미터파 용례들이 이 분배로부터 이익을 얻을 수 있는데, 그렇지 않으면 RF 동축 케이블류가 신호 경로의 케이블, 쿼드플렉서, 스플리터/결합기, 및 그 밖의 밀리미터파 수동 컴포넌트로부터 50 dB 정도의 누적 삽입 손실 페널티를 발생시키기 때문이다. 다시 말해, 이 손실을 보상하려면, 전력 손실을 증가시키고 노이즈/선형성 절충을 초래하는 조정된 증폭기 단계들을 라인업에 추가해야 한다.
이 섹션 전반에서, 양태들은 이전 섹션들에서 설명된 다양한 양태들로부터 나오는 장점들을 강조하여 설명된다. 즉, 아래에서 더 논의되는 바와 같이, 앞서 논의된 양태들은 라디오 체인을 원격 라디오 헤드에 통합하는 라디오 파티셔닝 아키텍처를 가능하게 한다. 이 새롭게 가능해진 파티셔닝 스킴의 결과로서, 트랜시버와 라디오 헤드 사이의 RF 신호의 라우팅이 배제되고, 이는 고가의 손실 있는 RF 케이블(및 다른 RF 컴포넌트)을 디지털 데이터만을 전달할 필요가 있는 저렴한 케이블로 대체하는 것을 허용한다.
예를 들면, 이 섹션에서 설명되는 양태들에 의하면, 쿼드플렉서와 같은 부피 있고 손실 있는 수동 장치에 대한 필요성 뿐만 아니라 전술한 RF 케이블 손실이 배제되고, 결국 낮은 전력 손실, 양호한 선형성, 및 작은 공간(수동 컴포넌트 감소)이 초래된다. 이 섹션에서 설명되는 양태들에 의하면, UE 및 CPE/AP 등급의 디바이스로부터 디지털 리피터를 갖는 능동 케이블이 필요 도달 범위를 지원할 수 있는 자동차 용례까지 확장하는 엔드-엔드 해법의 제공도 가능해진다. 따라서, 이 분배는 현재의 케이블을 통한 RF/IF 해법과는 대조적으로, 밀리미터파 용례 및 그 이상을 위한 다수의 독립적인 RF 스트림의 사용을 지원한다.
또한, RF 케이블류를 배제함으로써, 본 명세서에서 설명되는 라디오 파티셔닝 양태들은 케이블 손실의 배제에 의해 라디오 레이아웃을 더 간략화하고, 그에 따라 RF 이득 단계의 수 및 수동 및 다른 컴포넌트의 수가 감소된다(예컨대, 대형 밀리미터파 수동 컴포넌트가 배제되거나 또는 그 수가 감소됨). 또한 이로 인해, 칩 또는 다이 공간이 더 작아질 뿐만 아니라, 라디오 전력 손실이 낮아진다. 그리고, 본 명세서에서 논의된 바와 같이, 라디오 파티셔닝 양태들은 더 높은 EVM 및 스펙트럼 마스크 성능을 지원하기 위해 요소(예컨대, 수용적 송신 체인과 함께 안테나 요소 또는 안테나 요소 그룹)마다 디지털 전치-왜곡/보정을 허용한다. 이 요소마다의 보상은 빔-스퀸팅(beam-squinting)을 디지털 방식으로 보정할 수 있으며, 예를 들어, 캐리어 어그리게이션 및/또는 이중 또는 다중-대역 동작을 구현하는 통신 용례에 있어서 특히 유용할 수 있다.
더욱이, 무선 라디오 통신의 장래의 진화(예컨대, 제안된 "5G" 표준 및 "6G"와 같은 장래의 개발 등)는 다중-사용자 MIMO를 통해 더욱 높은 용량을 지원하기 위해 완전 디지털 빔 형성을 향해 가고 있다. 앞서 주지된 바와 같이, 현재의 라디오 파티션은 완전 디지털 빔 형성을 지원하지 않는다. 대조적으로, 본 명세서에서 설명된 양태들은 완전 디비털 빔 형성, 하이브리드 빔 형성, 및 공간 필터링과 빔 형성의 조합에 대한 확장성을 용이하게 한다. 또한, 본 명세서에서 설명되는 양태들은, 소프트 통화 채널 전환(soft-handoff), (자율주행 차량 및 드론에 대한) 디바이스간 통신 링크 등과 같은 다양한 새로운 사용 사례를 가능하게 하는 동시 다중-빔 지원을 용이하게 할 수도 있다.
도 40은 본 개시물의 양태에 따른, 예시적인 라디오 파티셔닝의 블록도를 예시한다. 예시적인 라디오(4000)는 설명의 편의를 위해 제공되며, 도 40에 도시된 컴포넌트에 비해 추가적인, 적은, 또는 대안적인 컴포넌트를 포함할 수 있다. 도 40에 도시된 바와 같이, 라디오(4000)는 모뎀(4002) 및 임의의 적절한 수의 라디오 헤드를 포함할 수 있으며, 간략화를 위해 도 40에는 2 개의 라디오 헤드(즉, 라디오 헤드 A 및 B)가 도시된다. 일 양태에 따르면, 모뎀(4002)은 컴포넌트들간의 디지털 통신을 용이하게 하는 임의의 적절한 타입의 통신 링크(4003)를 통해 각각의 라디오 헤드에 결합될 수 있다. 예를 들어, 도 40에서는 2 개의 라디오 헤드가 도시된 것처럼, 간략화를 위해 2 개의 링크(4003.A, 4003.B)가 도시된다. 양태들은, 링크(4003.A, 4003.B)가, 예를 들어, 모뎀(4002)과 각 라디오 헤드 A 및 B 사이에서 디지털 데이터 스트림을 전달하도록 구성되는 케이블류와 같은 임의의 적절한 타입의 유선 또는 무선 상호 연결부로 구현되는 것을 포함한다. 일 실시예로서, 링크(4003)는 가요성 플랫 케이블(FFC), 가요성 인쇄 회로(FPC) 케이블 등으로 구현될 수 있다.
라디오(4000)를 통해 구현되는 모뎀(4002)과 각 원격 라디오 헤드 사이에서 교환되는 디지털 데이터는, 예를 들어, 하나 이상의 적절한 통신 프로토콜에 따라 디지털 기저대역 데이터의 양방향 통신을 나타낼 수 있다. 예를 들어, 라디오(4000)가 데이터를 송신할 때, 모뎀(4002)은 디지털 기저대역 데이터를 제각기 링크(4003.A, 4003.B)를 통해 각 라디오 헤드 A 및 B에 송신할 수 있다. 다른 예로서, 라디오(4000)가 데이터를 수신할 때, 모뎀(4002)은 디지털 기저대역 데이터를 제각기 링크(4003.A, 4003.B)를 통해 각 라디오 헤드 A 및 B로부터 수신할 수 있다.
무선 데이터 통신을 용이하게 하기 위해, 라디오(4000)를 통해 구현되는 각 라디오 헤드는 트랜시버 다이 또는 트랜시버 칩(4004), 프런트 엔드 다이 또는 칩(4006), 및 안테나 어레이 다이 또는 칩(4008)을 포함할 수 있다. 다양한 양태들에 있어서, 라디오(4000)와 연관되는 컴포넌트들 중 몇몇은, 아래에서 더 논의되는 바와 같이, 본 명세서의 다른 섹션들에서 설명되는 컴포넌트들로 식별될 수 있다. 일 양태에 있어서, 각 라디오 헤드는 송신 모드 및 수신 모드를 모두 지원하기 위한 스위칭을 용이하게 하기 위해 안테나 어레이 칩(4008)에 결합되는 프런트 엔드 칩(4006)을 포함할 수 있다. 프런트 엔드 칩(4006)은 결국 트랜시버 칩(4004)에 결합되는 안테나 어레이 칩(4008)으로부터 수신되는 데이터 신호의 증폭을 용이하게 할 수도 있다. 양태들은 프런트 엔드 칩(4006)이 안테나 어레이 칩(4008)을 통해 송신되는 트랜시버 칩(4004)으로부터의 신호를 증폭하는 것을 더 포함한다. 따라서, 양태들은 프런트 엔드 칩(4006)이 PA, LNA, 스위치 등을 포함하는 것을 포함하고, 간략화를 위해 제한이 아닌 예시로서 도 40에서는 이들 컴포넌트 중 일부만이 도시된다.
예를 들면, 이 섹션 전반에 걸쳐 설명되는 바와 같은 양태들은 도 40에 도시된 바와 같은 특정 라디오 레이아웃으로 제한되지 않는다. 즉, 도 40에 도시된 바와 같은 라디오(4000)는 상이한 또는 대안적인 컴포넌트들이 개별 다이들 또는 칩들과 결합 또는 연관되는 다양한 구성을 가질 수 있다. 예시적인 실시예를 제공하기 위해, 안테나 어레이 다이(4008)는 라디오(4000)의 특정 동작 모드 및/또는 설계에 따라 추가적인 컴포넌트들을 포함할 수 있다.
이 실시예를 계속하면, 양태들은, 라디오(4000)가, 도 21 내지 도 25를 참조하여 이전의 섹션에서 논의된 바와 같은 재구성 가능한 디지털, 아날로그, 및 하이브리드 빔 형성 모드에 관하여 설명된 것들과 같이, 본 명세서의 다른 섹션들 전반에서 설명된 다른 양태들 중 어느 하나에 따라 구현되는 것을 포함한다. 이러한 양태들에 따르면, 라디오(4000)의 일부를 형성하는 다양한 라디오 헤드는 이들 기능 중 하나 이상을 지원하도록 더 수정될 수 있다.
예를 들어, 하나 이상의 라디오 헤드는 위상 어레이 다이로서 기능하는 안테나 어레이 다이(4008)를 포함할 수 있으며, 그에 따라 실리콘(도시되지 않음)의 일부로서 포함되는 하나 이상의 위상 편이기를 포함한다. 이 경우, 각 안테나 어레이 다이(4008)는 각 개별 안테나 어레이 다이(4008)에 대하여 상이한 스트림들을 결합할 수 있다. 그러나, 다른 양태들은 디지털 빔 형성 다이를 구현하는 하나 이상의 라디오 헤드를 포함한다. 이러한 구현예에 있어서, 안테나 어레이 다이(4008)는 여전히 도 40에 도시된 바와 같은 하나 이상의 개별 안테나 요소를 포함할 수 있지만, 해당 특정 안테나 다이를 형성하는 실리콘에 위상 편이기를 포함하지 않을 수도 있다. 대신에, 프런트 엔드 다이(4006)의 적절한 부분들 뿐만 아니라 완전한 트랜시버 체인 또는 슬라이스(예컨대, 4010.1)가 각 안테나 요소(또는 안테나 요소 그룹)에 결합될 수 있다. 이 구현예에 있어서, 신호들은 모뎀(4002)에서 디지털 도메인에서 결합될 수 있다.
또 다른 실시예를 제공하기 위해, 양태는 라디오(4000)가 하이브리드 다이를 포함하는 하나 이상의 라디오 헤드를 구현하는 것을 포함한다. 하이브리드 다이는, 예를 들어, 도 21 내지 도 25를 참조하여 이전의 섹션에서 설명된 바와 같은 하이브리드 빔 형성 해법들에 따라 기능할 수 있다. 이 실시예에 있어서, 라디오(4000)의 라디오 헤드는 안테나 요소들에 할당되는 위상 편이기들 및/또는 개별 트랜시버 슬라이스들을 포함하는 안테나 어레이 다이(4008)들의 조합을 포함할 수 있다. 이 구성에 있어서, 라디오(4000)는 아날로그 도메인에서 부분적인 결합을 달성할 수 있지만, 모뎀(4002)에서 디지털 도메인 내에서 최종 결합을 수행할 수 있다.
어떤 경우에든, 각 라디오 헤드는 안테나 어레이 다이(4008) 내에 하나 이상의 안테나 요소를 포함할 수 있지만, 안테나 어레이 다이(4008)는 라디오(4000)에 의해 이용되는 특정 빔 형성 동작 모드에 따라 위상 편이기를 더 포함할 수 있다. 따라서, 양태들은, 라디오(4000)가, 예를 들어, 도 21 내지 도 25를 참조하여 이전의 섹션에서 논의된 바와 같은 완전 디지털, 완전 아날로그, 또는 이들 두 타입의 하이브리드 타입 사이에서 동적으로 스위칭할 수 있는 동적 빔 형성 제어를 이용하는 것을 포함한다.
본 명세서의 이전의 섹션들에서 논의된 바와 같이, 라디오(4000)의 각 라디오 헤드와 연관된 안테나 어레이 칩(4008)은 개별 안테나 요소에 적용되는 특정 위상 및 진폭 테이퍼(또는 다른 분배)에 따라 빔 형성을 용이하게 하도록 구성되는 임의의 적절한 수의 안테나 요소를 포함할 수 있다. 일 양태에 있어서, 빔 형성은 안테나 어레이 칩(4008)을 통해 구현되는 각 안테나 요소(또는 안테나 요소 그룹)에 대한 진폭 및/또는 위상 가중을 제어함으로써 이러한 방식으로 실현될 수 있다. 이전의 섹션들에서 논의된 바와 같이, 양태들은 안테나 어레이 칩(4008) 내의 각 안테나 요소(또는 안테나 요소 그룹)를 각각의 개별 트랜시버 "슬라이스" 또는 부분에 결합함으로써 이 안테나 요소별 신호 세분성을 달성하는 것을 포함한다. 따라서, 양태들은 각 원격 라디오 헤드에 의해 구현되는 각 트랜시버 칩(4004)이 임의의 적절한 수의 트랜비서 부분을 포함하는 것을 포함하고, 각 트랜시버 슬라이스는 이전의 섹션들에서 설명된 기술들 중 어느 하나를 이용하여 체인별로 및 안테나 요소별로 다양한 장점을 제공한다.
다양한 양태들에 있어서, 트랜시버 칩(4004)의 하나 이상의 부분은 본 명세서에서 논의된 이전의 섹션들에서 설명된 컴포넌트들로 식별될 수 있다. 이들 컴포넌트는 간결성을 위해 하나의 트랜시버 칩(4004.A)을 참조하여 표기 및 설명되지만, 양태들은 유사하게 식별되는 컴포넌트들을 포함하는 라디오(4000)를 통해 구현되는 임의의 수의(또는 모든) 트랜시버 칩(4004)을 포함한다.
예를 들어, 도 40에 도시된 바와 같이, 각 트랜시버 칩(4004)은 각 트랜시버 칩(4004)을 통해 구현되는 임의의 적절한 수의 디지털 트랜시버 슬라이스들 사이에 공유된 공통 디지털 프런트 엔드(DFE)(4009)를 포함할 수 있다. 일 양태에 있어서, DFE(4009)는 또한 각 트랜시버 칩(4004) 상의 각 트랜시버 슬라이스(4010)와 모뎀(4002) 사이의 통신을 용이하게 할 수 있다. 예를 들어, DFE(4009)는 임의의 적절한 수 및/또는 타입의 디지털 통신 프로토콜에 따라 통신 링크(4003)를 통한 디지털 데이터의 양방향 통신을 가능하게 하기 위해 임의의 적절한 수 및/또는 타입의 회로 및 하드웨어 컴포넌트를 포함할 수 있다. 예를 들면, 통신 링크(4003)는 특정 용례 또는 용도에 따라 임의의 적절한 데이터 레이트를 갖는 직렬 및/또는 병렬 디지털 데이터 통신 프로토콜을 지원할 수 있다.
예시적인 실시예를 제공하기 위해, 도 41을 참조하면, 통신 링크(4103)에 의해 연결된 두 부분(4102, 4104)을 갖는 예시적인 양방향 디지털 통신 체인(4100)이 도시된다. 간결성을 위해, 도 41에 도시된 컴포넌트들은 특정 통신 방향과 연관되는 것으로 도시되지만, 양태들은 도 41에 도시된 각 컴포넌트가 어느 한 방향으로의 데이터 통신을 용이하게 하기 위해 하나 이상의 컴포넌트를 구현하는 것을 포함한다. 예를 들면, 통신 체인(4100)의 부분(4102)은 모뎀(4002)으로 식별될 수 있는 반면, 통신 체인(4100)의 부분(4104)은 도 40에 도시된 바와 같은 각 트랜시버 칩(4004)과 연관되는 DFE(4009)로 식별될 수 있다. 그러나, 두 부분(4102 및 4104)은 다른 부분과 연관되는 각 컴포넌트를 포함하여 양방향 통신을 가능하게 할 수 있다.
예를 들어, 모뎀(4002) 및/또는 각 트랜시버 칩(4004)과 연관되는 DFE(4009)는 하나 이상의 인코더 및 병렬-직렬 컨버터(encoder + P2S), 디지털-시간 컨버터(DTC), 하나 이상의 스텝 송신기(step TX), 하나 이상의 스텝 수신기(step RX), 시간-디지털 컨버터(TDC), 하나 이상의 디코더 및 직렬-병렬 컨버터(decoder + S2P) 등과 연관되는 회로 및/또는 하드웨어 컴포넌트, 인터커넥트 등을 포함할 수 있다. 일 양태에 있어서, 통신 링크(4103)는 도 40에 도시된 바와 같은 각 트랜시버 칩(4004)과 연관되는 하나 이상의 링크(4003)로 식별될 수 있다.
일 양태에 있어서, 통신 링크(4103)는 비동기 시간-기반 프로토콜에 따라 양방향 디지털 통신을 제공한다. 예를 들어, 통신 링크(4103)를 통해 송신되는 양방향 디지털 통신은 미국 캘리포니아주(CA) 산타 클라라(Santa Clara)에 본사를 둔 Intel Corporation에서 개발한 STEP(Serial Time-Encoded Protocol)를 포함할 수 있다. 이러한 양태에 따르면, 통신 링크(4103)는 심볼마다 다수의 비트를 지원하고 종래의 디지털 통신 프로토콜보다 좁은 통과 대역 스펙트럼 점유율을 지원한다. 결과적으로, 가능한 다른 경우보다 높은 데이터 레이트 및 낮은 에너지/비트 시그널링이 동일한 물리 매체를 통해 달성될 수 있다.
또한, 다양한 양태들에 있어서, 트랜시버 칩(4004)의 트랜시버 슬라이스들은 제한이 아닌 예시로서 2 개의 트랜시버 슬라이스(4010.1, 4010.2)를 묘사하는 도 40에 도시된 바와 같은 하나 이상의 컴포넌트로 식별될 수 있다. 일 양태에 있어서, 공유 DFE(4009)는 도 21 내지 도 25에 관하여 이전의 섹션에서 도시 및 설명된 바와 같은 공유 DFE(2102)로 식별될 수 있다. 이러한 양태들에 따르면, 각 트랜시버 다이(4004)를 통해 구현되는 각각의 트랜시버 슬라이스는, 예를 들어, 마찬가지로 도 21 내지 도 25를 참조하여 도시 및 설명된 디지털 트랜시버 슬라이스(2104.1 내지 2104.N)로 식별될 수 있다. 이러한 양태들에 따르면, 링크(4003.A, 4003.B)를 통해 전달되는 디지털 기저대역 데이터는 본 명세서의 도 21 및 다른 곳(예컨대, 도 26)에서 도시 및 설명된 바와 같은 "디지털 데이터"로 식별될 수 있으며, 이는 결국 위에서 논의된 바와 같이 통신 링크(4103)를 통해 송신되는 양방향 디지털 통신으로 식별될 수 있다.
도 40에 도시된 바와 같이, 각 트랜시버 슬라이스(4010)는 송신 체인 또는 경로, 및 수신 체인 또는 경로를 포함할 수 있고, 이들 각각은 도 40에서 기능 블록으로 표현된 몇몇 컴포넌트를 포함한다. 예를 들어, 각각의 트랜시버 슬라이스(4010)와 연관되는 수신 체인 경로는 각 트랜시버 슬라이스(4010)의 하부에 도시되는 컴포넌트들을 포함할 수 있다. 이들 컴포넌트는, 안테나 어레이 칩(4008.A)의 안테나 요소 또는 안테나 요소 그룹을 통해 수신되는 특정 데이터 스트림이 프런트 엔드 칩(4006.A)에 이어, 결국 공유 DFE(4009)에 결합되어, 라디오(4000)가 수신 모드에서 동작하고 있을 때의 데이터 처리를 용이하게 한다는 것을, 화살표 방향을 통해 나타낸다.
따라서, 각 트랜시버 슬라이스(4010)와 연관되는 수신 체인은, 예를 들어, 도 40에 도시된 바와 같은 믹서, 아날로그-디지털 컨버터 블록(ADC), 다운샘플링 블록(↓N), 및 디지털 신호 처리 블록(DSP)을 포함할 수 있다. 수신 체인 내의 이들 블록 각각은 다양한 양태들에서 하나 이상의 회로, 프로세서, 및/또는 하드웨어 컴포넌트를 통해 구현될 수 있다. 예를 들어, DSP 블록 및 다운샘플링 블록은 동일한 프로세서 또는 상이한 프로세서들, 또는 그 부분들과 연관될 수 있다. 일 양태에 있어서, DSP 및 다운샘플링 블록은 라디오(4000)의 각각의 라디오 헤드와 연관된 각 트랜시버 칩(4004)의 일부로서 형성된 각 트랜시버 슬라이스(4010)의 하나 이상의 수신 체인과 연관되는 수신 DFE 슬라이스를 나타낼 수 있다. 일 양태에 있어서, 이 수신 DFE 슬라이스는, 예를 들어, 본 명세서에서 도 21을 참조하여 도시 및 설명된 바와 같은 RX 슬라이스 DFE(2122)로 식별될 수 있다.
그리고, 송신 동작 모드와 관련하여, 각 트랜시버 슬라이스(4010)와 연관되는 송신 체인은 각 트랜시버 슬라이스(4010)의 상부에 도시된 컴포넌트들을 포함할 수 있다. 이들 컴포넌트는, 공유 DFE(4009)에 의해 생성되는 데이터가 프런트 엔드 칩(4006.A)에 이어, 결국 안테나 어레이 칩(4008.A)에 결합되어, 안테나 어레이 칩(4008.A)의 안테나 요소 또는 안테나 요소 그룹을 통해 특정 데이터 스트림의 데이터 송신을 용이하게 한다는 것을, 화살표 방향을 통해 나타낸다. 따라서, 각 트랜시버 슬라이스(4010)와 연관되는 송신 체인은, 예를 들어, 디지털 신호 처리 블록(DSP), 디지털 전치-왜곡 블록(DPD), 위상-변조 블록(φ-Mod), 및 디지털 전력 증폭기 블록(DPA)을 포함할 수 있다.
송신 체인 내의 이들 블록 각각은 하나 이상의 회로, 프로세서, 및/또는 하드웨어 컴포넌트를 통해 구현될 수 있다. 예를 들어, DSP 블록 및 DPD 블록은 동일한 프로세서 또는 상이한 프로세서들, 또는 그 부분들과 연관될 수 있다. 일 양태에 있어서, DSP 블록 및 DPD 블록은 라디오(4000)의 각각의 라디오 헤드와 연관된 각 트랜시버 칩(4004)의 일부로서 형성되는 각 트랜시버 슬라이스(4010)의 송신 체인과 연관되는 송신 DFE 슬라이스를 나타낼 수 있다. 일 양태에 있어서, 이 송신 DFE 슬라이스는, 예를 들어, 본 명세서에서 도 21을 참조하여 도시 및 설명된 바와 같은 TX 슬라이스 DFE(2110)로 식별될 수 있다.
다시 말해, 각 트랜시버 슬라이스(4010)는 간결성을 위해 도 40에는 도시되지 않은 추가적인 또는 대안적인 컴포넌트들을 포함할 수 있다. 실시예로서, 도 22 내지 도 24에 도시된 바와 같은 디지털 트랜시버 슬라이스(2104)와 연관되는 다양한 스위치 및 합산 블록은 도 40에 도시된 바와 같은 각 트랜시버 슬라이스(4010) 내에서 재현되지 않는다. 그러나, 본 명세서에서 설명되는 바와 같은 양태들에 의해 제공되는 DFE마다의 트랜시버 슬라이스 아키텍처(예컨대, RX 슬라이스 DFE로 기능하는 DSP 블록 및 다운샘플링 블록, 및 TX 슬라이스 DFE로 기능하는 DSP 블록 및 DPD 블록)로 인해, 디지털 데이터 링크를 사용하면, 상기에 도시 및 설명된 다른 양태들에 관하여 논의한 바와 같은 시스템 유연성이 높아진다. 예를 들면, 라디오(4000)의 파티셔닝 및 아키텍처는, 예를 들어, 도 21 내지 도 25를 참조하여 본 명세서에서 도시 및 설명된 바와 같이, 라디오(4000)가 완전 디지털 빔 형성 모드와 하이브리드 빔 형성 모드 사이에서 동적으로 스위칭되는 것을 용이하게 할 수 있다.
또한, 간결성을 위해 도 40에는 도시되어 있지 않지만, 각 프런트 엔드 칩(4006) 및 안테나 어레이 칩(4008)은, 예를 들어, 도 26 내지 도 29를 참조하여 본 명세서에서 도시 및 설명된 바와 같이, 각 특정 디지털 트랜시버 슬라이스(4010)와 연관되는 안테나에 대한 입력을 통해 송신기 출력 피드백을 취득하기 위해 송신기 출력을 모니터링 또는 샘플링하는 추가적인 변형예를 포함할 수 있다. 이러한 양태들에 따르면, 각 트랜시버 슬라이스(4010)는 추가적으로 또는 대안으로서 각 송신 체인에 대한 유연한 디지털 전치-왜곡(DPD)을 용이하게 할 수 있다.
이러한 양태들에 따르면, DSP 블록 및 다운샘플링 블록은 추가적으로 또는 대안으로서, 예를 들어, 도 26 및 도 27을 참조하여 본 명세서에서 도시 및 설명된 바와 같은 RX 슬라이스 DFE(2622)로 식별되는 수신 DFE 슬라이스를 나타낼 수 있다. 또한, DSP 블록 및 DPD 블록은 추가적으로 또는 대안으로서, 예를 들어, 도 26 및 도 27을 참조하여 본 명세서에서 도시 및 설명된 바와 같은 TX 슬라이스 DFE(2610)로 식별되는 송신 DFE 슬라이스를 나타낼 수 있다. 따라서, 양태들은, 도 26 내지 도 29에 관하여 도시 및 설명된 바와 같이, 하나 이상의 트랜시버 슬라이스(4010)의 수신 체인 내의 DSP 블록 및 다운샘플링 블록이 피드백 데이터를 하나 이상의 트랜시버 슬라이스(4010)의 송신 체인 내의 DSP 블록 및 DPD 블록에 제공하여 DPD 계수를 트랜시버 체인별로 적용하는 것을 용이하게 하는 것을 포함한다. 다시 말해, 이는, 예를 들어, 비선형성 및 빔 스큐를 보정하기 위해 적절한 레벨의 DPD를 제공하도록 공유 DFE(4009)와 함께 작동하는 각 트랜시버 슬라이스(4010)와 연관되는 수신 및 송신 슬라이스 DFE를 포함할 수 있다.
더욱이, 하나 이상의 각각의 트랜시버 슬라이스(4010)와 연관되는 송신 체인은, 예를 들어, 도 11 내지 도 20을 참조하여 도시 및 설명된 바와 같이, 다양한 FM-RFDAC 양태들과 관련하여 본 명세서에서 논의된 바와 같은 주파수 체배, 진폭 가중, I/Q 데이터 맵핑, 위상 편이 등을 제공하도록 구성될 수 있다.
예를 들어, 양태들은, 위상 변조 블록 및 디지털 전력 증폭기 블록이 추가적으로 또는 대안으로서 본 명세서에서 도 12 내지 도 15를 참조하여 도시 및 설명된 바와 같이, FM-RFDAC(1210)를 참조하여 본 명세서에서 설명된 바와 같은 다양한 회로, 하드웨어 컴포넌트, 처리 기능, 및/또는 상호 연결부를 나타내는 것을 포함한다. 이러한 양태들에 따르면, 위상 변조 블록 및 디지털 전력 증폭기 블록은 아래에서 더 논의되는 바와 같은 LO 블록(4012)에 의해 생성되는 LO 신호를 이용할 수 있다. 그렇게 해서, 양태들은, 각각의 트랜시버 칩(4004)의 일부로 형성되는 각 트랜시버 체인(4010)과 연관되는 위상 변조 블록 및 디지털 전력 증폭기 블록이 트랜시버 슬라이스별로 위상 편이 및 주파수 체배를 용이하게 하는 것을 포함한다.
이를 위해, 양태들은, 각 트랜시버 슬라이스(4010)와 연관되는 위상 변조 블록 및 디지털 전력 증폭기 블록이 위상 선택 회로, 커패시터 뱅크, 지연 요소, 공진 매칭 네트워크 등을 구현하는 것을 포함한다. 양태들은, 이들 컴포넌트를 구현하는 것이, 각 트랜시버 슬라이스(4010)에 대하여, 원하는 빔 방향 및 형상을 제공하기 위해 각 안테나 요소 또는 안테나 요소 그룹에 대하여 원하는 위상 편이를 갖는 높은 주파수 신호를 생성하도록 낮은 주파수 신호들의 적절한 결합을 용이하게 하는 것을 포함한다. 즉, 양태들은, 각 트랜시버 슬라이스(4010)가, 예를 들어, 도 11 내지 도 15를 참조하여 도시 및 설명된 바와 같은 폴라 송신기 시스템에서 이용되는 댜앙한 FM-RFDAC 양태들에 관하여 본 명세서에서 논의된 것과 동일한 기능을 용이하게 하는 것을 포함한다. 이러한 양태들에 따르면, 각 트랜시버 슬라이스(4010)(예컨대, DSP 블록 및 DPD 블록)와 연관되는 송신 슬라이스 DFE 및/또는 공유 DFE(4009)는, 예를 들어, 도 12에 도시된 바와 같은 폴라 송신 시스템에 사용되는 DFE(1206) 및 DTC(1204)로 식별될 수 있다.
또한, 양태들은, 각 트랜시버 슬라이스(4010)가 직교 송신 시스템에 따라 작동하도록 도 40에 도시된 구성으로부터 더 수정되는 것을 포함한다. 이러한 양태들에 따르면, 각 트랜시버 슬라이스(4010)와 연관되는 위상 변조 블록 및 디지털 전력 증폭기 블록은 추가적으로 또는 대안으로서, 본 명세서에서 도 16 내지 도 20을 참조하여 도시 및 설명된 바와 같은 U 및 V FM-RFDAC(1610.1, 1610.2)에 관하여 다양한 회로, 하드웨어 컴포넌트, 처리 기능, 및/또는 상호 연결부와 연관될 수 있다. 이러한 양태들에 따르면, 각 트랜시버 슬라이스(4010)는 I/Q 데이터를 새로운 축선(예컨대, 45 도 축선)에 재-맵핑하는 것을 용이하게 하고, 위상 선택 회로, 커패시터 뱅크, 지연 요소, 공진 매칭 네트워크 등을 구현할 수 있다. 결과적으로, 각 트랜시버 슬라이스(4010)는 원하는 빔 방향 및 형상을 제공하기 위해 각 안테나 요소 또는 안테나 요소 그룹에 대하여 원하는 위상 편이를 갖는 높은 주파수 신호를 생성하도록 신호들을 적절히 결합할 수 있다. 즉, 양태들은, 각 트랜시버 슬라이스(4010)가, 예를 들어, 도 16 내지 도 20을 참조하여 도시 및 설명된 바와 같은 직교 송신기 시스템에서 이용되는 댜앙한 U 및 V FM-RFDAC 양태들에 관하여 본 명세서에서 논의된 것과 동일한 기능을 용이하게 하는 것을 포함한다. 이러한 양태들에 따르면, 각 트랜시버 슬라이스(4010)(예컨대, DSP 블록 및 DPD 블록)와 연관되는 송신 슬라이스 DFE 및/또는 공유 DFE(4009)는, 예를 들어, 도 16에 도시된 바와 같은 직교 송신 시스템에 사용되는 DFE(1606)로 식별될 수 있다.
일 양태에 있어서, LO 블록(4012)은 각 트랜시버 슬라이스(4010)에 의해 이용되는 하나 이상의 LO 신호를 생성하기 위한 회로 및/또는 하드웨어 컴포넌트를 포함할 수 있다. 예를 들어, LO 블록(4012)은, 예를 들어, LO 생성 블록(LOGEN)에 결합된 디지털 위상 고정 루프와 같은 합성 주파수 생성기를 구현할 수 있다. 일 양태에 있어서, LO 블록(4012)을 통해 구현되는 LOGEN 블록은 도 2를 참조하여 위에서 도시 및 설명된 바와 같은 하나 이상의 LOG 유닛(204.1 내지 204.K)으로 식별될 수 있다. 따라서, 양태들은, LOGEN 블록이, 예를 들어, 본 명세서에서 도 1 내지 도 10을 참조하여 도시 및 설명된 바와 같은 (예컨대, DPLL을 통한) 저조파 주파수에서 초기에 생성된 기준 신호를 사용해서 높은 주파수 LO 신호를 생성하도록 위상 편이된 및/또는 가중된 신호들의 결합을 용이하게 하기 위해 회로, 프로세서, 인터커넥트 등을 구현하는 것을 포함한다. 일 양태에 있어서, LOGEN 블록은 트랜시버 칩(4004)과 연관되는 각 트랜시버 체인(4010)에 포함된 각 수신 체인에 대한 직교 LO 신호를 생성할 수 있다. 이 직교 LO 생성은, 예를 들어, 본 명세서에서 도 7 및 도 8을 참조하여 설명되는 기술을 포함할 수 있다. 이렇게, 각 트랜시버 슬라이스(4010)에는 해당 특정 수신 체인 및 안테나에 대하여 조정된 위상을 갖는 그 자체의 전용 직교 LO 신호 세트가 제공될 수 있다.
다시 말해, 도 40에서 실시예로서 도시된 라디오(4000)에 대한 라디오 파티셔닝은 라디오 트랜시버 슬라이스들을 라디오 헤드 A 및 B에 포함시킨 결과로서의 몇 가지 이점을 제공한다. 예를 들어, 그렇게 하면, 도 39에 도시된 종래의 파티셔닝에 비해 더욱 최적인 시스템 파티셔닝이 가능해진다. 또한, 이 섹션 전반에 걸쳐 설명된 라디오 파티셔닝 양태들은 고주파 신호 분배(예컨대, 밀리미터파) RF 케이블류를 저렴한 PCB 트레이스 또는 가요성 케이블류를 사용하는 고속 디지털 I/O 링크로 대체한다. 이 디지털 I/O를 사용하면, 다수의 시스템 장점이 또한 제공된다. 예를 들면, 디지털 I/O는 종래의 시스템보다 간단한 방식으로 안테나 어레이 사이즈, 주파수 대역의 수, 및/또는 거리에 따라 스케일링이 수행되게 할 수 있다. 설계 관점에서, 실시간 제어 및 동기화 신호가 다음 섹션에서 더 논의되는 바와 같은 디지털 I/O 링크 인터페이스에 통합될 수도 있다. 또한, 양태들은 모뎀과 원격 라디오 헤드 사이의 거리를 증가시키기 위해 디지털 I/O에 용이하게 도입될 수 있는 리피터(도시되지 않음)의 사용을 포함한다. 이는, 예를 들어, 양태들이 광섬유 케이블류를 통해 링크(4003)를 구현하는 것을 포함하기 때문에, 보다 긴 거리를 필요로 하는 자동차 용례 또는 그 밖의 고잡음 환경에 대하여 특히 유용할 수 있다.
섹션 VIII - 디지털 라디오 헤드에 대한 가요성 케이블 구현예(FLEXIBLE CABLE IMPLEMENTATION FOR DIGITAL RADIOHEADS)
이 섹션에서 설명되는 양태들은 일반적으로 라디오 인터커넥트에 관한 것으로, 특히, 커넥터를 배제한 라디오 인터커넥트에 관한 것이다.
차세대의 연결된 디바이스들 및 사물들을 지원하기 위해, 모뎀 및 RF 트랜시버 칩으로부터의 밀리미터파 신호들은 원격 안테나 어레이에 분배될 필요가 있으며, 공격적인 전력, 비용, 및 폼-팩터 요건을 여전히 충족해야 한다. 현재의 해법은 이들 요건과 관련하여 부족하다.
본 명세서에서 논의된 바와 같이, 종래의 라디오 설계는 다양한 타입의 다이버시티 스킴을 용이하게 하기 위해 트랜시버들과 상호 연결되는 몇몇 원격 라디오 헤드 모듈을 구현할 수 있다. 종래의 라디오 헤드 설계의 실시예는 2 개의 별도의 라디오 헤드 모듈 'A' 및 'B'를 예시하는 도 39에 도시된다. 이전의 섹션에서는, 이들 종래의 라디오 헤드 분배에 따른 전술한 문제를 극복하는 양태들이 설명되었다. 이들 양태는, 예를 들어, 도 40을 참조하여 논의된 바와 같이, 전체 라디오 체인을 원격 라디오 헤드에 포함시킨 보다 최적의 라디오 파티셔닝 및 아키텍처를 제공하는 것을 포함한다. 따라서, 도 40 및 도 41을 참조하여 이전의 섹션에서 설명된 양태들은 모뎀과 라디오 헤드 사이에서 RF 동축 케이블을 디지털 링크 인터페이스로 대체한다.
이 섹션은 도 40 및 도 41을 참조하여 이전의 섹션에서 설명된 이들 디지털 링크에 관하여 추가적인 세부내용을 제공한다. 그러나, 이 섹션 전반에 걸쳐 설명되는 양태들은 도 40 및 도 41을 참조하여 또는 본 명세서의 다른 곳에서 도시 및 설명된 바와 같은 양태들에 관한 구현예들로 제한되지 않는다. 대신에, 이 섹션 전반에 걸쳐 설명되는 양태들은 라디오 시스템 내의 하나 이상의 케이블로부터 커넥터를 제거하는 것에 의해 이점을 얻을 수 있는 임의의 타입의 라디오 아키텍처 또는 파티셔닝에 적용될 수 있다. 이러한 이점 뿐만 아니라 자체적인 이점을 제공하기 위해 라디오 시스템 내에서 사용되는 케이블의 물리적 구조를 이 섹션 전반에 걸쳐 더 논의한다.
라디오 헤드와 모뎀 사이에서 디지털 링크(예컨대, 도 40에 도시된 바와 같은 디지털 링크(4003))를 사용하면, 특히, 예를 들어, 밀리미터파 주파수 통신을 지원하기 위해 높은 데이터 레이트로 구동될 때, 케이블류에서 과도한 손실이 초래될 수 있다. 또한, 커넥터에는, 특히 UE 디바이스에서의 물리적 제한(예컨대, 커넥터는 두께와 같은 하나 이상의 크기의 감소를 제한할 수 있음)에 관하여, 설계를 위한 비용이 추가되고, 그 구현이 제한되며, 설계 고려사항이 필요해진다. 제3자 모뎀을 라디오 헤드 제조자에 의해 제공되는 라디오 헤드에 맞출 필요가 있기 때문에, 커넥터에는 제3자 채용 설계에 대한 복잡성도 추가된다.
이 섹션에서 논의되는 케이블 설계 양태들은, 보드 커넥터에 대한 필요성을 줄이거나 완전히 없애는 가요성 케이블류를 이용하기 위해, 이전의 섹션들에서 논의된 바와 같이, 다양한 라디오 헤드 컴포넌트(또는 전체 라디오 헤드)와 모뎀 사이에 디지털 데이터 상호 연결을 허용한다. 그렇게 해서, 이 섹션에서 설명되는 케이블 양태들은 모뎀과 라디오 헤드(들) 사이에서 고속 데이터 통신(예컨대, 직렬 데이터 통신)을 용이하게 하기 위해 다수의 디지털 데이터 차동 쌍(differential pair) 또는 "레인(lane)"의 구현을 허용한다. 커넥터가 존재하면 추가 쌍에 의한 추가적인 손실이 초래되기 때문에, 커넥터의 제거는 추가적인 차동 쌍이 케이블류에 추가될 수 있게 한다. 추가 이점으로서, 모델링하기 어려운 케이블의 제거는 라디오 시스템의 설계 및 레이아웃을 간소화한다.
본 명세서에서 설명되는 양태들은 또한 높은 주파수 통신을 가능하게 하며, 다수의 디지털 데이터 쌍은 상이한 통신 프로토콜들에 대한 다수의 동시 통신 채널을 지원한다. 예를 들면, 본 명세서에서 설명되는 케이블류 양태들은 Wi-Fi 통신 프로토콜(예컨대, 802.11ay), Wi-Gig, GNSS(Global Navigation Satellite Systems) 등과 연관되는 밀리미터파 주파수인 60 GHz 대역에서의 통신을 지원하기 위한 디지털 데이터를 전달할 수 있다. 따라서, 본 명세서에서 설명되는 양태들은 덜 복잡한 해법을 생성하기 위해 라디오 시스템 내에서 보다 적은 수의 케이블을 사용함으로써 장점을 제공하는 단일의 케이블에서의 신호 멀티플렉싱을 용이하게 한다.
또한, 이 섹션 전반에 걸쳐 설명되는 케이블 양태들은 케이블 설계 내에 통합되는 다양한 컴포넌트들을 구현할 수 있다. 예를 들어, 일부 양태들은, 케이블이, 제3자 장비 내에서의 그 배치 및 사용에 관한 추가적인 유연성을 제공하기 위해 케이블에 바로 장착되는 증폭기(들), 트랜시버(들), 안테나 등과 같은 다양한 컴포넌트를 갖는 것을 포함한다. 그리고, 본 명세서에서 설명되는 케이블 양태들은 라디오 컴포넌트(예컨대, 안테나 칩 및 RFIC)가 케이블에 바로 장착되는 것을 허용하기 때문에, 단일의 설계 내에서 하나 초과의 안테나 어레이의 병설이 달성될 수 있다. 이는, 예를 들어, 무선 통신을 위해 하나 초과의 주파수 대역을 이용하는 용례에 대하여 특히 유용할 수 있다. 예를 들어, 디바이스가 밀리미터파 통신에 사용될 경우, 낮은 주파수 대역(예컨대, 7 GHz 미만)에서 동작하도록 구성된 케이블에 하나의 안테나 칩이 장착될 수 있고, 한편, 높은 주파수 대역(예컨대, 24 GHz 초과)에서 동작하도록 구성된 케이블에 제2 안테나 칩이 장착될 수 있다.
도 42는 본 개시물의 양태에 따른, 예시적인 케이블 및 컴포넌트 인터페이스를 예시한다. 예시적인 케이블 및 컴포넌트 인터페이스(4200)는 설명의 편의를 위해 제공되며, 도 42에 도시된 컴포넌트에 비해 추가적인, 적은, 또는 대안적인 컴포넌트를 포함할 수 있다. 도 42는 케이블(4202)을 사용하는 구현의 추가적인 세부내용 및 특정 실시예를 도시하는 평면도 및 측면도를 제공한다. 평면도를 참조하면, 케이블 및 컴포넌트 인터페이스(4200)는 적어도 2 개의 상이한 라디오 컴포넌트 블록(4204 및 4206) 사이에 디지털 통신 인터페이스를 제공하는 케이블(4202)을 포함한다. 일 양태에 있어서, 라디오 컴포넌트 블록(4204, 4206) 각각은 하나 이상의 라디오 컴포넌트를 포함할 수 있다. 이들 라디오 컴포넌트는, 아래에서 더 논의되는 바와 같이, 컴포넌트들의 타입, 라디오 시스템 아키텍처 내의 위치, 및/또는 개별 라디오 컴포넌트들과 연관되는 기능에 기초하여 서로 통신하거나, 서로 상호 연결하거나, 및/또는 서로 함께 동작하기 위해 케이블(4202)에 의해 제공되는 연결부를 이용할 수 있다. 예를 들어, 라디오 컴포넌트 블록(4204) 내의 라디오 컴포넌트들은 케이블(4202) 내의 상호 연결부를 사용하여 라디오 기반의 기능을 제공할 수 있다. 다른 실시예로서, 라디오 컴포넌트 블록(4204) 내의 하나 이상의 라디오 컴포넌트는 케이블(4202) 내의 상호 연결부를 사용하여 라디오 컴포넌트 블록(4206) 내의 하나 이상의 라디오 컴포넌트와 통신해서 다른 상이한 라디오 기반의 기능을 제공할 수 있다.
예시적인 실시예를 제공하기 위해, 케이블(4202)은 도 40 및 도 41에 관하여 이전의 섹션에서 도시 및 설명된 바와 같은 하나 이상의 통신 링크(4003)를 나타낼 수 있다. 이 실시예를 계속하면, 라디오 컴포넌트 블록(4204, 4206) 중 하나는 모뎀(4002)으로 식별될 수 있는 반면, 라디오 컴포넌트 블록(4204, 4206) 중 다른 하나는 도 40에 도시된 바와 같이, 라디오 헤드들 중 하나(A 또는 B)로 식별될 수 있다. 아래에서 더 논의되는 바와 같이, 양태들은 케이블(4202)이 이들 통신 뿐만 아니라 다른 라디오 기반의 기능을 지원하기 위해 다양한 층, 마이크로비아(microvia), 및/또는 상호 연결부를 갖는 것을 포함하며, 그에 따라 한쪽 또는 양쪽 케이블 단부에서 커넥터가 배제된다.
이를 위해, 양태들은 케이블(4202)이 디지털 통신을 지원하도록 구성되는 임의의 적절한 타입의 케이블로 구현되는 것을 포함한다. 일 양태에 있어서, 케이블(4202)은 임의의 적절한 수의 층(예컨대, 2 개 내지 8 개)을 갖는 임의의 적절한 타입의 가요성 케이블로 구현될 수 있다. 예를 들면, 케이블(4202)은 가요성 플랫 케이블(FFC), 가요성 인쇄 회로(FPC) 케이블 등으로 구현될 수 있다. 가요성 케이블은, 예를 들어, 액정 폴리머(LCP)와 같은 임의의 적절한 타입의 재료로 제조될 수도 있다. 또한, 양태들은, 케이블(4202)이 층들 자체간의 상호 연결부 및/또는 케이블(4202)에 결합된 다양한 컴포넌트들간의 상호 연결부를 제공하기 위해 층들(4250.1 내지 4250.4) 사이에 적층되거나 및/또는 층들(4250.1 내지 4250.4) 사이에서 엇갈릴 수 있는 임의의 적절한 수의 마이크로비아를 갖는 것을 포함한다.
도 42에 도시된 바와 같은 케이블(4202)의 측면도를 참조하면, 이 실시예에서는, 케이블(4202)이 각 층(4250.1 내지 4250.4)으로 표시된 바와 같이 4-층 가요성 케이블로 구현된다. 다시 말해, 본 명세서에서 설명되는 양태들은 이들 실시예로 제한되지 않으며, 케이블(4202)은 특정 용례, 라디오 헤드의 수, 원하는 통신 레인의 수 등에 따라 임의의 적절한 수의 층을 포함할 수 있다. 일 양태에 있어서, 각 층(4250.1 내지 4250.4)은 케이블(4202)의 신호층들을 연결하기 위한 각각의 구리층을 나타낸다.
다양한 양태들에 따르면, 하나 이상의 전압층(예컨대, 전압 공급면)을 포함하거나 및/또는 (예컨대, 차폐되지 않은 데이터 라인을 통한) 저주파 데이터 레이트 신호를 전달하도록 층의 수가 증가될 수도 있다. 이 저주파 데이터 레이트 신호는, 외부 모뎀(예컨대, 디바이스 보드(4280))과 RFIC 칩(4270) 사이에서 낮은 데이터 레이트(예컨대, 디지털 기저대역 데이터 레이트의 1/10, 1/100 등)로 통신될 수 있는, 디지털 기저대역 데이터 이외의 데이터에 대응할 수 있다. 이 저주파 데이터 레이트 신호의 실시예는, 예를 들면, 라디오 동작, 제어, 및/또는 기능에 관하여 RFIC(4270)와 디바이스 모뎀 사이에서 통신되는 제어 신호를 포함할 수 있다. 다양한 양태들에 있어서, 디지털 기저대역 데이터 신호 및 낮은 주파수 데이터 신호의 통신에 이용되는 트레이스 라우팅 및/또는 통신 표준은 특정 용례, 데이터 레이트, 및/또는 신호 타입에 따라 서로 동일한 또는 상이한 타입의 트레이스, 통신 프로토콜, 차폐 구성 등이 될 수 있다.
나머지 층들(4250.1 내지 4250.4)(즉, 전압층 또는 저주파 신호 라인에 대하여 전용이 아닌 층들) 각각은 고속 디지털 데이터 신호를 전달하도록 구성되는 라우팅된 신호 라인 트레이스들을 포함할 수 있다. 일 양태에 있어서, 이들 라우팅된 신호 라인은, 각 데이터 레인에 대하여, 디지털 차동 데이터 시그널링에 따라 이중-트레이스(dual-trace) 구성을 포함할 수 있다. 따라서, 각 차동 데이터 시그널링 쌍에 대하여, 2 개의 물리적 트레이스가 배치되어 하나 이상의 층(4250.1 내지 4250.4)으로 라우팅될 수 있다. 이들 차동 데이터 쌍이 고속 디지털 데이터(예컨대, 수십 또는 수백 Gbps 정도의 직렬 데이터 통신)를 전달할 수 있기 때문에, 양태들은 각 차동 데이터 쌍이 "스트립라인(stripline)" 구성으로 구현되는 각 측면에 대한 접지 트레이스로 차폐되어 있는 것을 더 포함한다. 따라서, 특히 단일 층에서 라우팅될 수 있는 트레이스의 수에 관하여 공간적 제한이 주어지면, 추가적인 층들(4250)은 이들이 라디오 시스템에 추가됨에 따라 추가적인 데이터 레인들을 지원하는 데 사용될 수 있다.
케이블 층들(4250.1 내지 4250.4)은 도 42에서는 간결성을 위해 단일의 층들로 도시된다. 그러나, 각 층(4250.1 내지 4250.4)은 필요에 따라 층들(4250) 사이에 적당한 분리 및 격리를 제공하기 위해 추가적인 서브-층들을 더 포함할 수 있다. 이들 서브-층은, 일부 양태들에 있어서는, 대안적으로 하나 이상의 중간 층(4251.1 내지 4251.3)으로 식별될 수 있다. 예를 들면, 각 층(4250.1 내지 4250.4)은 구리(또는 다른 적절한 금속)층을 구성할 수 있다. 그리고, 케이블(4202)의 측면도에 의해 더 도시되는 바와 같이, 각 층(4250.1 내지 4250.4)은 중간층(4251.1 내지 4251.3)에 의해 서로 분리될 수도 있다. 일 양태에 있어서, 이들 중간 층(4251.1 내지 4251.3)은 폴리이미드층을 포함할 수 있다. 부가적으로 또는 대안으로서, 상부 층(4250.1) 및 하부 층(4250.4)은 도포층을 포함할 수 있다. 중간층(4251.1 내지 4251.3)은 층들(4250, 4251) 각각을 함께 접착하여 균일하고 인접하는 가요성 케이블 어셈블리(4202)를 형성하기 위해 하나 이상의 접착제층을 포함할 수도 있다.
양태들은 라디오 컴포넌트들이 커넥터를 사용하지 않고 케이블(4202)에 장착되는 것을 포함한다. 이를 달성하기 위해, 특정 라디오 컴포넌트 및/또는 케이블(4202) 상의 그 장착 위치에 따라 다양한 타입의 결합을 이용할 수 있다. 예를 들면, 도 42에 도시된 실시예에 있어서, 라디오 컴포넌트 블록(4204)에 포함되는 라디오 컴포넌트들 중 하나는 안테나 어레이 다이 또는 칩(4260)(예컨대, 도 40에 도시된 바와 같은 위상 어레이 다이 또는 칩(4008)의 일부)으로 식별될 수 있다. 안테나 칩(4260)은 하나 이상의 안테나 요소(4260.2)가 배치되는 하나 이상의 실리콘 층(4260.1)을 포함할 수 있다. 안테나 요소(4260.2)는, 다양한 양태들에 있어서, 예를 들어, 패치와 같이 임의의 적절한 사이즈 및/또는 형상의 방사 요소를 포함할 수 있다. 안테나 칩(4260)은, 예를 들면, 위상 어레이 구성을 구현하도록 다수의 층에 형성된 임의의 적절한 수의 안테나 요소(4260.2)를 포함할 수 있다. 일 양태에 있어서, 안테나 칩(4260)은 접착제층(4261)에 의해 (이 실시예에서는) 하부층(4250.4)을 통해 케이블(4202)에 장착될 수 있다.
이 실시예를 계속하면, 안테나 어레이 다이 또는 칩(4260)은, 아래에서 더 논의되는 바와 같이, 안테나 요소(4260.2)와 하나 이상의 트랜시버 사이의 인터페이스로서 기능하는 무선 주파수 집적 회로(RFIC) 칩(4270)과 함께 작동할 수 있다. 예를 들어, RFIC(4270)는 안테나 칩(4260)을 통해 데이터를 송신 및/또는 수신하기 위해 케이블(4202)을 통한 통신을 이용하는 라디오 헤드의 다양한 컴포넌트들의 IC 구현예를 나타낼 수 있다. 예를 들어, RFIC 칩(4270)은, 본 명세서에서 도 40 및 도 41을 참조하여 도시 및 설명된 바와 같이, 예를 들어, 하나 이상의 트랜시버 칩(4004) 및/또는 프런트 엔드 칩(4006)으로 식별될 수 있다. 또한, RFIC 칩(4270)은 케이블(4202)을 통한 디지털 기저대역 데이터의 수신, 처리, 및/또는 송신을 가능하게 하기 위해 하나 이상의 디지털 통신 인터페이스, 드라이버 등을 포함할 수 있다.
일 양태에 있어서, RFIC 칩(4270)은 적절한 전압 레벨, 제어 신호, 차동 데이터 쌍 등이 RFIC 칩(4270)에 결합될 수 있도록, 케이블(4202) 상의 적절한 트레이스를 사용해서 케이블(4202)에 접착될 수 있다. 이 접착은, 예를 들어, 하나 이상의 솔더 조인트, 도전성 접착제 조인트 등을 포함할 수 있는 결합(4271)으로서 나타내질 수 있다. 일 양태에 있어서, 접착제층(4261)은 안테나 요소(4260.1)와 RFIC(4270) 사이에서 케이블(4202)을 통한 도전성 또는 비-도전성 결합을 나타낼 수 있다. 예를 들어, 접착제층(4261)이 비-도전성 접착제층을 나타낼 경우, RFIC 칩(4270)으로부터의 신호는 케이블(4202)에서의 상호 연결부 및 트레이스를 통해 신호를 전달하기 위해 접착제층(4262)으로 표현되는 인터페이스에 (예컨대, 갈바닉) 결합될 수 있다. 그러나, 해당 신호는 접착제층(4261)에 솔더 조인트와 같은 물리적 전기 연결부를 필요로 하지 않고 안테나 요소(4260.2)에 전자기적으로 (예컨대, 비-갈바닉) 결합될 수 있다. 이러한 양태들은, 가요성 케이블의 양 측부에서의 솔더링이 매우 힘든 작업일 수 있기 때문에, 예를 들면, 케이블(4202)의 양 측부에 대한 솔더 컴포넌트의 필요성을 회피하는 데 특히 유용할 수 있다. 이 해법은 또한, 안테나 칩(4260)을 케이블(4202)에 장착하기 위한 저렴하고 간단한 해법을 제공한다.
다시 말해, 본 명세서에서 설명되는 가요성 케이블 양태들은, 예를 들어, 본 명세서에서 도 40 및 도 41을 참조하여 논의된 바와 같은 라디오 파티셔닝 및 아키텍처에 따라 구현될 수 있지만, 이들 용례로 제한되는 것은 아니다. 예를 들어, RFIC 칩(4270)은, 안테나 칩(4260)과 함께, 위에서 논의된 바와 같은 각 라디오 헤드 A 및 B와 연관되는 컴포넌트 및 기능을 나타낼 수 있다. 이 경우, 트랜시버 칩(4290)은, 그 하드웨어 및 기능이 RFIC 칩(4270)에 통합될 수 있기 때문에, 생략 가능하다.
그러나, 트랜시버가 라디오 헤드 아키텍처에 통합되지 않은 양태들에 있어서는, 본 명세서에서 설명되는 케이블 양태들은 여전히 커넥터를 사용하지 않고 다양한 라디오 컴포넌트들을 서로 결합하는 데 이용될 수 있다. 예를 들어, RFIC(4270)는 프런트 엔드 칩을 나타낼 수 있는 반면, 트랜시버 칩(4290)은 도 40에 도시된 바와 같은 라디오 헤드 A 및 B 외부의 별도의 트랜시버 칩을 나타낼 수 있다. 이 경우, 트랜시버 칩(4290)은 적절한 전압 레벨, 제어 신호, 차동 데이터 쌍 등이 트랜시버 칩(4290)에 결합될 수 있도록, 케이블(4202) 상의 적절한 트레이스를 사용해서 케이블(4202)에 접착될 수 있다. 이 접착은, 예를 들어, 하나 이상의 솔더 조인트, 도전성 접착제 조인트 등을 포함할 수 있는 결합(4291)으로서 나타내질 수 있다.
본 명세서에서 설명되는 케이블 양태들은 또한, 예를 들어, UE 디바이스 제조자와 같은 제3자 제조자에 대한 유연성을 제공한다. 예를 들면, 디바이스 보드(4280)는, 도 40 및 도 41에 대하여 이전의 섹션에서 논의된 바와 같이, 예를 들어, 모뎀(4002)과 같은 다양한 컴포넌트로 식별될 수 있다. 따라서, 도 42에 도시된 바와 같은 디바이스 보드(4280)는 케이블(4202)을 통해 라디오 헤드 컴포넌트들과 접속하는 모뎀을 포함할 수 있으며, 커넥터를 사용하지 않고도 그렇게 할 수 있다. 대신에, 디바이스 보드(4280)는, 예를 들어, 하나 이상의 솔더 조인트, 도전성 접착제 조인트 등을 포함할 수 있는 결합(4281)을 사용해서 케이블(4202)에서의 적절한 상호 연결부에 결합될 수 있다.
따라서, 디바이스 보드(4280)와 연관되는 디바이스가 특정 커넥터 타입으로 제한되지 않기 때문에, 디바이스 보드(4280)에 대한 라디오 헤드(들)의 라우팅, 배치, 및 결합에 대하여 더 큰 유연성이 달성된다. 특히, 이 섹션에서 설명되는 바와 같은 케이블(4202)을 사용하면, 그렇지 않았을 경우, 특히 필요한 추가적인 신호(예컨대, 제어 및 전원 핀)를 고려할 때, (커넥터 가용성의 특성상) 원격 보드에 결합될 수 있는 차동 데이터 쌍의 수를 제한하게 되는, 케이블(4202)의 어느 일 단부 상의 커넥터와 연관되는 문제가 극복된다. 더욱이, 케이블(4202)을 사용하면, (도 40 및 도 41을 참조하여 논의된 바와 같은 트랜시버를 포함하거나 포함하지 않을 수 있는) RF 라디오 헤드에서의 결합이 향상된다. 또한, 그렇게 해서, 본 명세서에서 설명되는 양태들은, 커넥터가 흔히 손실, 안테나 결합(피드백), 및 불안정성의 주된 근원이기 때문에, 라디오 헤드에서 추가적인 이득을 유지할 수 있게 한다.
그리고, 컴포넌트들을 케이블(4202)에 직접 장착하고 커넥터를 배제함으로써, 라디오 시스템의 레이아웃 및 설계에 추가적인 유연성이 도입된다. 예를 들어, 도 43은 케이블 상호 연결을 사용하는 라디오 컴포넌트들의 예시적인 구현예를 예시한다. 도 43에 도시된 바와 같이, 케이블(4202)은 전력 관리 IC(PMIC) 및 트랜시버 칩(4290)(Tx/Rx)을 외부 보드(4302)에 분담하는 데 이용된다. 이 외부 보드(4302)는, 본 명세서에서 도 42를 참조하여 논의된 바와 같이, 케이블(4202)을 통해 안테나 칩(4260) 및 프런트 엔드 칩(4270)에 결합된다. PMIC 칩 및 트랜시버 칩(4290)이 디바이스 내의 중요한 발열원이 될 수 있기 때문에, 이들 양태는, 예를 들어, 더 양호한 열 소산을 용이하게 하는 데 특히 유용할 수 있다. 또한, 도 43에서는, 본 명세서에서 논의된 차동 데이터 쌍에 더하여 케이블(4202)을 통해 다른 신호(예컨대, PMIC와 연관되는 전압 및/또는 제어 신호)가 결합될 수 있음을 알 수 있다.
다른 실시예를 제공하기 위해, 도 44는 케이블 상호 연결을 사용하는 라디오 컴포넌트들의 다른 예시적인 구현예를 예시한다. 도 44에 도시된 바와 같이, 케이블(4202)은 PMIC 및 트랜시버 칩(Tx/Rx)을 도 43에 도시된 바와 같은 외부 보드(4302)로 식별될 수 있는 외부 보드(4402)에 분담하는 데에도 사용된다. 그러나, 도 44에 도시된 바와 같은 외부 보드(4402)는 2 개의 별도의 라디오 헤드에 결합된다. 특히, 외부 보드(4402)는 케이블(4202.A)을 통해 라디오 헤드(4402.A)에, 그리고 케이블(4202.B)을 통해 라디오 헤드(4402.B)에 개별적으로 결합된다. 도 44에 도시된 실시예에 있어서, 라디오 헤드(4402.A, 4402.B)는, 예를 들면, 도 42에 도시된 바와 같은 라디오 컴포넌트(4204)로 식별될 수 있고, 각 케이블(4202.A, 4202.B)은 케이블(4202)로 식별될 수 있다. 다른 실시예로서, 라디오 헤드(4402.A, 4402.B)는 도 40 및 도 41을 참조하여 이전 섹션에서 도시 및 논의된 바와 같은 라디오 헤드 A 및 B로 식별될 수 있다. 다양한 양태들에 있어서, 케이블(4202.A, 4202.B)은 서로에 대하여 상이한 길이 및/또는 상이한 각도일 수 있다. 따라서, 본 명세서에서 설명된 커넥터 없는 케이블 양태들은 또한, 제3자 디바이스 제조사의 관점에서 추가적인 설계 유연성을 허용하는 데 유용할 수 있으며, 그에 따라 이러한 제조사는 온보드 커넥터의 존재에 의해 도입될 수 있는 물리적인 제약에 관계없이 나중에 라디오 컴포넌트 배치를 수행하도록 선택할 수 있다.
실시예 - I
하기의 실시예들은 추가 양태들에 속한다.
실시예 1은, 국부 발진기(LO) 신호 생성기로서, 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL); 및 DLL에 동작 가능하게 결합되는 위상 구성 회로― 위상 구성 회로는 생성된 위상 편이된 신호들의 서브세트들을 선택하고, 위상 편이된 신호들의 선택된 서브세트들을 공진 부하에 제공하도록 구성됨 ―를 포함하고, 위상 편이된 신호들의 서브세트들의 선택은 공진 부하를 통한 결합시에 위상 편이된 신호들의 서브세트들의 각각의 신호를 주파수 체배하여, 위상 편이된 신호들의 서브세트들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는 국부 발진기(LO) 신호 생성기이다.
실시예 2에서, 실시예 1의 청구 대상으로서, DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 3에서, 실시예 1 및 실시예 2 중 하나 이상의 실시예의 청구 대상으로서, DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 4에서, 실시예 1 내지 실시예 3 중 하나 이상의 실시예의 청구 대상으로서, DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 5에서, 실시예 1 내지 실시예 4 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 6에서, 실시예 1 내지 실시예 5 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 7에서, 실시예 1 내지 실시예 6 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 신호들의 서브세트들의 선택은 출력 신호 주파수에서 직교 LO 신호 세트의 각 신호가 수신 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 8은, 국부 발진기(LO) 신호 생성기로서, 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL); 및 DLL에 동작 가능하게 결합되는 진폭 구성 회로― 진폭 구성 회로는 위상 편이된 신호들 각각의 진폭을 제어하여 가중된 위상 편이된 신호들을 생성하도록 구성되고, 가중된 위상 편이된 신호들은 공진 부하에 결합됨 ―를 포함하고, 가중된 위상 편이된 신호들과 연관되는 진폭은 공진 부하를 통한 결합시에 가중된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 가중된 위상 편이된 신호들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는 국부 발진기(LO) 신호 생성기이다.
실시예 9에서, 실시예 8의 청구 대상으로서, DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 10에서, 실시예 8 및 실시예 9 중 하나 이상의 실시예의 청구 대상으로서, DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 11에서, 실시예 8 내지 실시예 10 중 하나 이상의 실시예의 청구 대상으로서, DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 12에서, 실시예 8 내지 실시예 11 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 13에서, 실시예 8 내지 실시예 12 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 14에서, 실시예 8 내지 실시예 13 중 하나 이상의 실시예의 청구 대상으로서, 가중된 위상 편이된 신호들과 연관되는 진폭의 선택은 출력 신호 주파수에서 직교 LO 신호 세트의 각 신호가 수신 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 15는 무선 디바이스로서, 복수의 수신기 체인; 처리 회로; 및 실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 수신기 체인 중의 각 수신기 체인으로 하여금 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 위상 편이된 신호들을 생성하고, 생성된 위상 편이된 신호들의 서브세트를 공진 부하에 선택적으로 제공하게 하고, 생성된 위상 편이된 신호들의 서브세트를 선택적으로 제공하는 것은 공진 부하를 통한 결합시에 생성된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 생성된 위상 편이된 신호들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 국부 발진기(LO) 신호 세트의 신호를 생성하는 무선 디바이스이다.
실시예 16에서, 실시예 15의 청구 대상으로서, 복수의 수신기 체인 중의 각 수신기 체인은 다른 수신기 체인들을 통해 생성되는 직교 LO 신호 세트에 대하여 편이된 위상을 갖는 직교 LO 신호 세트를 생성하도록 구성되는 각각의 LO 신호 생성 유닛을 포함한다.
실시예 17에서, 실시예 15 및 실시예 16 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 중의 각 수신기 체인은 입력 신호를 수신하고 저조파 주파수에서 수신 입력 신호로부터 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL)를 포함하는 각각의 LO 신호 생성 유닛을 포함한다.
실시예 18에서, 실시예 15 내지 실시예 17 중 하나 이상의 실시예의 청구 대상으로서, DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고, 복수의 수신기 체인의 각각의 수신기 체인에 대하여 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 19에서, 실시예 15 내지 실시예 18 중 하나 이상의 실시예의 청구 대상으로서, DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 복수의 수신기 체인의 각각의 수신기 체인에 대하여 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 20에서, 실시예 15 내지 실시예 19 중 하나 이상의 실시예의 청구 대상으로서, DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 21에서, 실시예 15 내지 실시예 20 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 중의 각 수신기 체인은 지연 고정 루프(DLL)에 결합되는 각각의 위상 구성 회로를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 위상 구성 회로로 하여금 DLL에 의해 생성되는 위상 편이된 신호들 중 선택된 신호들을 공진 부하에 선택적으로 결합함으로써 생성된 위상 편이된 신호들을 공진 부하에 선택적으로 제공하게 한다.
실시예 22에서, 실시예 15 내지 실시예 21 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 중의 각 수신기 체인은 지연 고정 루프(DLL)에 결합되는 각각의 위상 구성 회로를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 위상 구성 회로로 하여금 DLL에 의해 생성되는 위상 편이된 신호들의 일부를 선택적으로 감쇠함으로써 생성된 위상 편이된 신호들을 공진 부하에 선택적으로 제공하게 한다.
실시예 23에서, 실시예 15 내지 실시예 22 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 24에서, 실시예 15 내지 실시예 23 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 25는, 국부 발진기(LO) 신호 생성기 수단으로서, 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하기 위한 지연 고정 루프(DLL) 수단; 및 DLL 수단에 동작 가능하게 결합되는 위상 구성 수단― 위상 구성 수단은 생성된 위상 편이된 신호들의 서브세트들을 선택하고, 위상 편이된 신호들의 선택된 서브세트들을 공진 부하에 제공함 ―을 포함하고, 위상 편이된 신호들의 서브세트들의 선택은 공진 부하를 통한 결합시에 위상 편이된 신호들의 서브세트들의 각각의 신호를 주파수 체배하여, 위상 편이된 신호들의 서브세트들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는 국부 발진기(LO) 신호 생성기 수단이다.
실시예 26에서, 실시예 25의 청구 대상으로서, DLL 수단은 다수의 지연 요소를 갖는 제어된 지연 라인 수단을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 27에서, 실시예 25 및 실시예 26 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 28에서, 실시예 25 내지 실시예 27 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 29에서, 실시예 25 내지 실시예 28 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 30에서, 실시예 25 내지 실시예 29 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 31에서, 실시예 25 내지 실시예 30 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 신호들의 서브세트들의 선택은 출력 신호 주파수에서 직교 LO 신호 세트의 각 신호가 수신 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 32는, 국부 발진기(LO) 신호 생성기 수단으로서, 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하기 위한 지연 고정 루프(DLL) 수단; 및 DLL 수단에 동작 가능하게 결합되는 진폭 구성 수단― 진폭 구성 수단은 위상 편이된 신호들 각각의 진폭을 제어하여 가중된 위상 편이된 신호들을 생성하고, 가중된 위상 편이된 신호들은 공진 부하에 결합됨 ―을 포함하고, 가중된 위상 편이된 신호들과 연관되는 진폭은 공진 부하를 통한 결합시에 가중된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 가중된 위상 편이된 신호들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는 국부 발진기(LO) 신호 생성기 수단이다.
실시예 33에서, 실시예 32의 청구 대상으로서, DLL 수단은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 34에서, 실시예 31 및 실시예 32 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 35에서, 실시예 31 내지 실시예 34 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 36에서, 실시예 31 내지 실시예 35 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 37에서, 실시예 31 내지 실시예 36 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 38에서, 실시예 31 내지 실시예 37 중 하나 이상의 실시예의 청구 대상으로서, 가중된 위상 편이된 신호들과 연관되는 진폭의 선택은 출력 신호 주파수에서 직교 LO 신호 세트의 각 신호가 수신 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 39는 무선 디바이스 수단으로서, 복수의 수신기 체인 수단; 처리 수단; 및 실행 가능 명령어를 저장하기 위한 메모리 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 수신기 체인 수단 중의 각 수신기 체인 수단으로 하여금 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 위상 편이된 신호들을 생성하고, 생성된 위상 편이된 신호들의 서브세트를 공진 부하에 선택적으로 제공하게 하고, 생성된 위상 편이된 신호들의 서브세트를 선택적으로 제공하는 것은 공진 부하를 통한 결합시에 생성된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 생성된 위상 편이된 신호들의 각각의 신호에 대하여 출력 신호 주파수에서 직교 국부 발진기(LO) 신호 세트의 신호를 생성하는 무선 디바이스 수단이다.
실시예 40에서, 실시예 39의 청구 대상으로서, 복수의 수신기 체인 수단 중의 각 수신기 체인 수단은 다른 수신기 체인들을 통해 생성되는 직교 LO 신호 세트에 대하여 편이된 위상을 갖는 직교 LO 신호 세트를 생성하기 위한 각각의 LO 신호 생성 수단을 포함한다.
실시예 41에서, 실시예 39 및 실시예 40 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 수단 중의 각 수신기 체인 수단은 입력 신호를 수신하고 저조파 주파수에서 수신 입력 신호로부터 위상 편이된 신호들을 생성하기 위한 지연 고정 루프(DLL) 수단을 포함하는 각각의 LO 신호 생성 수단을 포함한다.
실시예 42에서, 실시예 39 내지 실시예 41 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고, 복수의 수신기 체인 수단의 각각의 수신기 체인 수단에 대하여 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 다수의 지연 요소의 함수이다.
실시예 43에서, 실시예 39 내지 실시예 42 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고, 복수의 수신기 체인 수단의 각각의 수신기 체인 수단에 대하여 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적다.
실시예 44에서, 실시예 39 내지 실시예 43 중 하나 이상의 실시예의 청구 대상으로서, DLL 수단은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급된다.
실시예 45에서, 실시예 39 내지 실시예 44 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 수단 중의 각 수신기 체인 수단은 지연 고정 루프(DLL) 수단에 결합되는 각각의 위상 구성 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 위상 구성 수단으로 하여금 DLL 수단에 의해 생성되는 위상 편이된 신호들 중 선택된 신호들을 공진 부하에 선택적으로 결합함으로써 생성된 위상 편이된 신호들을 공진 부하에 선택적으로 제공하게 한다.
실시예 46에서, 실시예 39 내지 실시예 45 중 하나 이상의 실시예의 청구 대상으로서, 복수의 수신기 체인 수단 중의 각 수신기 체인 수단은 지연 고정 루프(DLL) 수단에 결합되는 각각의 위상 구성 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 위상 구성 수단으로 하여금 DLL 수단에 의해 생성되는 위상 편이된 신호들의 일부를 선택적으로 감쇠함으로써 생성된 위상 편이된 신호들을 공진 부하에 선택적으로 제공하게 한다.
실시예 47에서, 실시예 39 내지 실시예 46 중 하나 이상의 실시예의 청구 대상으로서, 직교 LO 신호 세트는 직교 차동 LO 신호들이다.
실시예 48에서, 실시예 39 내지 실시예 47 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - II
하기의 실시예들은 추가 양태들에 속한다.
실시예 49는 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)로서, 출력 신호 주파수의 하위 주파수를 갖는 입력 신호를 수신하고, 하위 주파수에서 입력 신호로부터 위상 편이된 입력 신호들을 생성하도록 구성되는 위상 생성 회로; 및 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 회로에 제공하도록 구성되는 위상 선택 회로를 포함하고, 진폭 구성 회로는 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하고, 하위 주파수에서 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 결합하도록 구성되고, 위상 편이된 입력 신호들의 서브세트들의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 주파수 체배하여 출력 신호 주파수에서 출력 신호를 생성하는 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)이다.
실시예 50에서, 실시예 49의 청구 대상으로서, 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 51에서, 실시예 49 및 실시예 50 중 하나 이상의 실시예의 청구 대상으로서, 디지털 프런트 엔드에 공급되는 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 입력 신호를 생성하도록 구성되는 디지털-시간 컨버터(DTC)를 더 포함한다.
실시예 52에서, 실시예 49 내지 실시예 51 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고, 진폭 구성 회로에 의해 제공되는 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 53에서, 실시예 49 내지 실시예 52 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 54에서, 실시예 49 내지 실시예 53 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 출력 신호가 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 55에서, 실시예 49 내지 실시예 54 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 56은 송신기로서, 복수의 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)― 복수의 FM-RFDAC 중의 각 FM-RFDAC는, 출력 신호 주파수의 하위 주파수를 갖는 입력 신호를 수신하고, 하위 주파수에서 입력 신호로부터 위상 편이된 입력 신호들을 생성하고, 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 회로에 제공하도록 구성되고, 진폭 구성 회로는 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성함 ―; 및 복수의 공진 매칭 네트워크― 복수의 공진 매칭 네트워크 중의 각 공진 매칭 네트워크는, FM-RFDAC들 각각에 결합되고, 복수의 공진 매칭 네트워크 각각은 가중 및 결합된 위상 편이된 출력 신호들 각각에 결합됨 ―를 포함하고, 복수의 공진 매칭 네트워크 각각은 가중 및 결합된 위상 편이된 출력 신호들을 주파수 체배하여 출력 신호 주파수에서 각각의 출력 신호를 생성하는 송신기이다.
실시예 57에서, 실시예 56의 청구 대상으로서, 복수의 FM-RFDAC 중의 각 FM-RFDAC는 입력 신호로부터 위상 편이된 입력 신호들을 생성하는 위상 생성 회로를 포함하고, 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 58에서, 실시예 56 및 실시예 57 중 하나 이상의 실시예의 청구 대상으로서, 기저대역 동상 및 직교 위상 신호들을 수신하도록 구성되는 디지털 프런트 엔드(DFE); 및 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 입력 신호를 생성하도록 구성되는 디지털-시간 컨버터(DTC)를 더 포함한다.
실시예 59에서, 실시예 56 내지 실시예 58 중 하나 이상의 실시예의 청구 대상으로서, DTC는 디지털 제어식 2-지점 에지 보간기(DCEI2)에 결합되는 다중-모듈러스 분할기(MMD)를 포함한다.
실시예 60에서, 실시예 56 내지 실시예 59 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고, 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 61에서, 실시예 56 내지 실시예 60 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 복수의 공진 매칭 네트워크의 각각의 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 62에서, 실시예 56 내지 실시예 61 중 하나 이상의 실시예의 청구 대상으로서, 복수의 FM-RFDAC 중의 각 FM-RFDAC에서 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC에 의해 생성되는 출력 신호들 중의 각각의 출력 신호가 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 63에서, 실시예 56 내지 실시예 62 중 하나 이상의 실시예의 청구 대상으로서, 복수의 FM-RFDAC 중의 각 FM-RFDAC에서 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC에 의해 생성되는 출력 신호들 중의 각각의 출력 신호가 서로를 참조하여 위상 편이되게 한다.
실시예 64에서, 실시예 56 내지 실시예 63 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 65는 무선 디바이스로서, 복수의 송신 체인; 처리 회로; 및 실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 송신 체인 중의 각 송신 체인으로 하여금 출력 신호 주파수의 하위 주파수에서 위상 편이된 입력 신호들을 생성하고, 생성된 위상 편이된 입력 신호들의 서브세트들을 공진 매칭 네트워크에 선택적으로 제공하게 하고, 위상 편이된 입력 신호들의 서브세트들의 선택은 공진 매칭 네트워크를 통한 결합시에 위상 편이된 신호들의 서브세트들을 주파수 체배하여, 복수의 송신 체인의 각각의 송신 체인에 대하여 출력 신호 주파수에서 출력 신호를 생성하는 무선 디바이스이다.
실시예 66에서, 실시예 65의 청구 대상으로서, 복수의 송신 체인 각각은 생성된 위상 편이된 입력 신호들의 서브세트들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 구성되는 진폭 구성 회로를 포함하고, 가중 및 결합된 위상 편이된 출력 신호들은 공진 매칭 네트워크에 결합되어 복수의 송신 체인의 각각의 송신 체인에 대하여 출력 신호 주파수에서 출력 신호를 생성한다.
실시예 67에서, 실시예 65 및 실시예 66 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고, 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 68에서, 실시예 65 내지 실시예 67 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 각각은 입력 신호로부터 위상 편이된 입력 신호들을 생성하는 위상 생성 회로를 포함하고, 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 69에서, 실시예 65 내지 실시예 68 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 70에서, 실시예 65 내지 실시예 69 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 복수의 송신 체인의 각각의 송신 체인이 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 71에서, 실시예 65 내지 실시예 70 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 복수의 송신 체인의 각각의 송신 체인이 서로를 참조하여 위상 편이되게 한다.
실시예 72에서, 실시예 65 내지 실시예 71 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 73은 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC) 수단으로서, 출력 신호 주파수의 하위 주파수를 갖는 입력 신호를 수신하고, 하위 주파수에서 입력 신호로부터 위상 편이된 입력 신호들을 생성하기 위한 위상 생성 수단; 및 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 수단에 제공하기 위한 위상 선택 수단을 포함하고, 진폭 구성 수단은 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하고, 하위 주파수에서 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 결합하고, 위상 편이된 입력 신호들의 서브세트들의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 주파수 체배하여 출력 신호 주파수에서 출력 신호를 생성하는 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC) 수단이다.
실시예 74에서, 실시예 73의 청구 대상으로서, 위상 생성 수단은 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 75에서, 실시예 73 및 실시예 74 중 하나 이상의 실시예의 청구 대상으로서, 디지털 프런트 엔드에 공급되는 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 입력 신호를 생성하기 위한 디지털-시간 컨버터(DTC) 수단을 더 포함한다.
실시예 76에서, 실시예 73 내지 실시예 75 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 수단은 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 수단은 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 더 생성하고, 진폭 구성 수단에 의해 제공되는 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 77에서, 실시예 73 내지 실시예 76 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 78에서, 실시예 73 내지 실시예 77 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 출력 신호가 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 79에서, 실시예 73 내지 실시예 78 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 80은 송신기로서, 복수의 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC) 수단― 복수의 FM-RFDAC 수단 중의 각 FM-RFDAC 수단은, 출력 신호 주파수의 하위 주파수를 갖는 입력 신호를 수신하고, 하위 주파수에서 입력 신호로부터 위상 편이된 입력 신호들을 생성하고, 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 수단에 제공하고, 진폭 구성 수단은 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성함 ―; 및 복수의 공진 매칭 네트워크― 복수의 공진 매칭 네트워크 중의 각 공진 매칭 네트워크는, FM-RFDAC 수단들 각각에 결합되고, 복수의 공진 매칭 네트워크 각각은 가중 및 결합된 위상 편이된 출력 신호들 각각에 결합되고, 복수의 공진 매칭 네트워크 각각은 가중 및 결합된 위상 편이된 출력 신호들을 주파수 체배하여 출력 신호 주파수에서 각각의 출력 신호를 생성함 ―를 포함하는 송신기이다.
실시예 81에서, 실시예 80의 청구 대상으로서, 복수의 FM-RFDAC 수단 중의 각 FM-RFDAC 수단은 입력 신호로부터 위상 편이된 입력 신호들을 생성하기 위한 위상 생성 수단을 포함하고, 위상 생성 수단은 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 82에서, 실시예 80 및 실시예 81 중 하나 이상의 실시예의 청구 대상으로서, 기저대역 동상 및 직교 위상 신호들을 수신하기 위한 디지털 프런트 엔드(DFE) 수단; 및 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 입력 신호를 생성하기 위한 디지털-시간 컨버터(DTC) 수단을 더 포함한다.
실시예 83에서, 실시예 80 내지 실시예 82 중 하나 이상의 실시예의 청구 대상으로서, DTC 수단은 디지털 제어식 2-지점 에지 보간기(DCEI2)에 결합되는 다중-모듈러스 분할기(MMD)를 포함한다.
실시예 84에서, 실시예 80 내지 실시예 83 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 수단은 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 수단은 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 더 생성하고, 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 85에서, 실시예 80 내지 실시예 84 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 복수의 공진 매칭 네트워크의 각각의 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 86에서, 실시예 80 내지 실시예 85 중 하나 이상의 실시예의 청구 대상으로서, 복수의 FM-RFDAC 수단 중의 각 FM-RFDAC 수단에서 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC 수단에 의해 생성되는 출력 신호들 중의 각각의 출력 신호가 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 87에서, 실시예 80 내지 실시예 86 중 하나 이상의 실시예의 청구 대상으로서, 복수의 FM-RFDAC 수단 중의 각 FM-RFDAC 수단에서 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC 수단에 의해 생성되는 출력 신호들 중의 각각의 출력 신호가 서로를 참조하여 위상 편이되게 한다.
실시예 88에서, 실시예 80 내지 실시예 87 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 89는 무선 디바이스 수단으로서, 복수의 송신 체인 수단; 처리 수단; 및 실행 가능 명령어를 저장하기 위한 메모리 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 송신 체인 수단 중의 각 송신 체인 수단으로 하여금 출력 신호 주파수의 하위 주파수에서 위상 편이된 입력 신호들을 생성하고, 생성된 위상 편이된 입력 신호들의 서브세트들을 공진 매칭 네트워크에 선택적으로 제공하게 하고, 위상 편이된 입력 신호들의 서브세트들의 선택은 공진 매칭 네트워크를 통한 결합시에 위상 편이된 신호들의 서브세트들을 주파수 체배하여, 복수의 송신 체인 수단의 각각의 송신 체인 수단에 대하여 출력 신호 주파수에서 출력 신호를 생성하는 무선 디바이스 수단이다.
실시예 90에서, 실시예 89의 청구 대상으로서, 복수의 송신 체인 수단 각각은 생성된 위상 편이된 입력 신호들의 서브세트들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성하기 위한 진폭 구성 수단을 포함하고, 가중 및 결합된 위상 편이된 출력 신호들은 공진 매칭 네트워크에 결합되어 복수의 송신 체인 수단의 각각의 송신 체인 수단에 대하여 출력 신호 주파수에서 출력 신호를 생성한다.
실시예 91에서, 실시예 89 내지 실시예 90 중 하나 이상의 실시예의 청구 대상으로서, 진폭 구성 수단은 각각의 커패시터에 결합되는 복수의 인버터를 포함하고, 진폭 구성 수단은 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고, 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 92에서, 실시예 89 내지 실시예 91 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 수단 각각은 입력 신호로부터 위상 편이된 입력 신호들을 생성하기 위한 위상 생성 수단을 포함하고, 위상 생성 수단은 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 위상 편이된 입력 신호들의 각각의 신호와 연관된다.
실시예 93에서, 실시예 89 내지 실시예 92 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 94에서, 실시예 89 내지 실시예 93 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 복수의 송신 체인 수단의 각각의 송신 체인 수단이 입력 신호의 위상을 참조하여 위상 편이되게 한다.
실시예 95에서, 실시예 89 내지 실시예 94 중 하나 이상의 실시예의 청구 대상으로서, 위상 편이된 입력 신호들의 서브세트의 선택은 복수의 송신 체인 수단의 각각의 송신 체인 수단이 서로를 참조하여 위상 편이되게 한다.
실시예 96에서, 실시예 89 내지 실시예 95 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - III
하기의 실시예들은 추가 양태들에 속한다.
실시예 97은 송신기로서, 출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제각기 제1 및 제2 위상 편이된 입력 신호를 제공하도록 각각 구성되는 제1 및 제2 위상 편이 회로; 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하도록 구성되는 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC); 및 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하도록 구성되는 제2 FM-RFDAC를 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각은 출력 신호 주파수에서 출력 신호를 생성하도록 가중되는 송신기이다.
실시예 98에서, 실시예 97의 청구 대상으로서, 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고, 제1 위상 편이된 입력 신호 및 제2 위상 편이된 입력 신호와 연관되는 위상 편이는 계산된 8분원에 기초하고, 송신기는, 45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하도록 구성되는 디지털 프런트 엔드를 더 포함한다.
실시예 99에서, 실시예 97 및 실시예 98 중 하나 이상의 실시예의 청구 대상으로서, 제1 위상 편이 회로는 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 제1 위상 편이된 입력 신호를 생성하도록 구성되고, 제2 위상 편이 회로는 입력 신호를 45 도, 135 도, 225 도, 또는 315 도 중 하나만큼 위상 편이함으로써 제2 위상 편이된 입력 신호를 생성하도록 구성된다.
실시예 100에서, 실시예 97 내지 실시예 99 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 및 제2 FM-RFDAC 각각은 복수의 진폭 제어 회로를 포함하고, 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고, 송신기는, 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하도록 구성되는 디지털 프런트 엔드를 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 101에서, 실시예 97 내지 실시예 100 중 하나 이상의 실시예의 청구 대상으로서, 복수의 진폭 제어 회로의 각 진폭 제어 회로는 논리 NAND 게이트이다.
실시예 102에서, 실시예 97 내지 실시예 101 중 하나 이상의 실시예의 청구 대상으로서, 논리 NAND 게이트들의 각 논리 NAND 게이트는 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 디지털 프런트 엔드에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는다.
실시예 103에서, 실시예 97 내지 실시예 102 중 하나 이상의 실시예의 청구 대상으로서, 공통 출력 노드에서 제1 FM-RFDAC 및 제2 FM-RFDAC 각각에 결합되는 공진 매칭 네트워크를 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 104에서, 실시예 97 내지 실시예 103 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 105에서, 실시예 97 내지 실시예 104 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 및 제2 FM-RFDAC는, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 생성하도록 각각 구성된다.
실시예 106은 송신기로서, 45 도 축선으로 재-맵핑된 후에 디지털 기저대역 신호 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하도록 구성되는 디지털 프런트 엔드; 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 입력 신호 세트를 생성하도록 구성― 제1 위상 편이된 입력 신호는 계산된 8분원에 기초하여 제1 위상 편이를 입력 신호에 적용함으로써 생성되고, 입력 신호는 출력 신호 주파수의 하위 주파수를 가짐 ―되는 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC); 및 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 입력 신호 세트를 생성하도록 구성― 제2 위상 편이된 입력 신호는 계산된 8분원에 기초하여 제2 위상 편이를 입력 신호에 적용함으로써 생성됨 ―되는 제2 FM-RFDAC를 포함하고, 디지털 프런트 엔드는 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각을 가중하여 출력 신호 주파수에서 출력 신호를 생성하도록 더 구성되는 송신기이다.
실시예 107에서, 실시예 106의 청구 대상으로서, 제각기 계산된 8분원에 기초하여 입력 신호를 위상 편이하여 제1 및 제2 위상 편이된 입력 신호를 제공하도록 각각 구성되는 제1 및 제2 위상 편이 회로를 더 포함한다.
실시예 108에서, 실시예 106 및 실시예 107 중 하나 이상의 실시예의 청구 대상으로서, 제1 위상 편이 회로는 계산된 8분원에 따라 0 도, 90 도, 180 도, 또는 270 도 중 하나인 제1 위상 편이를 입력 신호에 적용하도록 구성되고, 제2 위상 편이 회로는 계산된 8분원에 따라 45 도, 135 도, 225 도, 또는 315 도 중 하나인 제2 위상 편이를 입력 신호에 적용하도록 구성된다.
실시예 109에서, 실시예 106 내지 실시예 108 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 및 제2 FM-RFDAC 각각은 복수의 진폭 제어 회로를 포함하고, 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고, 디지털 프런트 엔드는 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하도록 더 구성되고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 110에서, 실시예 106 내지 실시예 109 중 하나 이상의 실시예의 청구 대상으로서, 복수의 진폭 제어 회로의 각 진폭 제어 회로는 논리 NAND 게이트이다.
실시예 111에서, 실시예 106 내지 실시예 110 중 하나 이상의 실시예의 청구 대상으로서, 논리 NAND 게이트들의 각 논리 NAND 게이트는 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 디지털 프런트 엔드에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는다.
실시예 112에서, 실시예 106 내지 실시예 111 중 하나 이상의 실시예의 청구 대상으로서, 공통 출력 노드에서 제1 FM-RFDAC 및 제2 FM-RFDAC 각각에 결합되는 공진 매칭 네트워크를 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 113에서, 실시예 106 내지 실시예 112 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 114에서, 실시예 106 내지 실시예 113 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 및 제2 FM-RFDAC는, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 생성하도록 각각 구성된다.
실시예 115는 무선 디바이스로서, 복수의 송신 체인; 처리 회로; 및 실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 송신 체인 중의 각 송신 체인으로 하여금 출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제1 및 제2 위상 편이된 입력 신호를 제공하고, 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하고, 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각의 가중된 결합에 기초하여 출력 신호 주파수에서 출력 신호를 생성하게 하는 무선 디바이스이다.
실시예 116에서, 실시예 115의 청구 대상으로서, 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 송신 체인 중의 각 송신 체인으로 하여금 45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하게 하고, 제1 위상 편이된 입력 신호 및 제2 위상 편이된 입력 신호와 연관되는 위상 편이는 계산된 8분원에 기초한다.
실시예 117에서, 실시예 115 및 실시예 116 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 중의 각 송신 체인은 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 제1 위상 편이된 입력 신호를 생성하고, 입력 신호를 45 도, 135 도, 225 도, 또는 315 도만큼 위상 편이함으로써 제2 위상 편이된 입력 신호를 생성하도록 구성된다.
실시예 118에서, 실시예 115 내지 실시예 117 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 중의 각 송신 체인은 복수의 진폭 제어 회로를 포함하고, 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 송신 체인 중의 각 송신 체인으로 하여금 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하게 하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 119에서, 실시예 115 내지 실시예 118 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인의 각 송신 체인에서 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각의 가중된 결합이 복수의 송신 체인의 각각의 송신 체인에 의해 생성되는 출력 신호가 서로를 참조하여 위상 편이되게 한다.
실시예 120에서, 실시예 115 내지 실시예 119 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 121은 송신기 수단으로서, 출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제각기 제1 및 제2 위상 편이된 입력 신호를 제공하기 위한 제1 및 제2 위상 편이 수단; 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하기 위한 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC) 수단; 및 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하기 위한 제2 FM-RFDAC 수단을 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각은 출력 신호 주파수에서 출력 신호를 생성하도록 가중되는 송신기 수단이다.
실시예 122에서, 실시예 121의 청구 대상으로서, 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고, 제1 위상 편이된 입력 신호 및 제2 위상 편이된 입력 신호와 연관되는 위상 편이는 계산된 8분원에 기초하고, 송신기 수단은, 45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하기 위한 디지털 프런트 엔드 수단을 더 포함한다.
실시예 123에서, 실시예 121 및 실시예 122 중 하나 이상의 실시예의 청구 대상으로서, 제1 위상 편이 수단은 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 제1 위상 편이된 입력 신호를 생성하고, 제2 위상 편이 수단은 입력 신호를 45 도, 135 도, 225 도, 또는 315 도 중 하나만큼 위상 편이함으로써 제2 위상 편이된 입력 신호를 생성한다.
실시예 124에서, 실시예 121 내지 실시예 123 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단 각각은 복수의 진폭 제어 수단을 포함하고, 복수의 진폭 제어 수단의 각 진폭 제어 수단은 각각의 커패시터에 결합되고, 송신기 수단은, 복수의 진폭 제어 수단의 각 진폭 제어 수단의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하기 위한 디지털 프런트 엔드 수단을 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 125에서, 실시예 121 내지 실시예 124 중 하나 이상의 실시예의 청구 대상으로서, 복수의 진폭 제어 수단의 각 진폭 제어 수단은 논리 NAND 게이트이다.
실시예 126에서, 실시예 121 내지 실시예 125 중 하나 이상의 실시예의 청구 대상으로서, 논리 NAND 게이트들의 각 논리 NAND 게이트는 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 디지털 프런트 엔드 수단에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는다.
실시예 127에서, 실시예 121 내지 실시예 126 중 하나 이상의 실시예의 청구 대상으로서, 공통 출력 노드에서 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단 각각에 결합되는 공진 매칭 네트워크를 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 128에서, 실시예 121 내지 실시예 127 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 129에서, 실시예 121 내지 실시예 128 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단은, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 각각 생성한다.
실시예 130은 송신기 수단으로서, 45 도 축선으로 재-맵핑된 후에 디지털 기저대역 신호 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하기 위한 디지털 프런트 엔드 수단; 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 입력 신호 세트를 생성― 제1 위상 편이된 입력 신호는 계산된 8분원에 기초하여 제1 위상 편이를 입력 신호에 적용함으로써 생성되고, 입력 신호는 출력 신호 주파수의 하위 주파수를 가짐 ―하기 위한 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC) 수단; 및 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 입력 신호 세트를 생성― 제2 위상 편이된 입력 신호는 계산된 8분원에 기초하여 제2 위상 편이를 입력 신호에 적용함으로써 생성됨 ―하기 위한 제2 FM-RFDAC 수단을 포함하고, 디지털 프런트 엔드 수단은 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각을 가중하여 출력 신호 주파수에서 출력 신호를 더 생성하는 송신기 수단이다.
실시예 131에서, 실시예 130의 청구 대상으로서, 제각기 계산된 8분원에 기초하여 입력 신호를 위상 편이하여 제1 및 제2 위상 편이된 입력 신호를 각각 제공하는 제1 및 제2 위상 편이 수단을 더 포함한다.
실시예 132에서, 실시예 130 및 실시예 131 중 하나 이상의 실시예의 청구 대상으로서, 제1 위상 편이 수단은 계산된 8분원에 따라 0 도, 90 도, 180 도, 또는 270 도 중 하나인 제1 위상 편이를 입력 신호에 적용하고, 제2 위상 편이 수단은 계산된 8분원에 따라 45 도, 135 도, 225 도, 또는 315 도 중 하나인 제2 위상 편이를 입력 신호에 적용한다.
실시예 133에서, 실시예 130 내지 실시예 132 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단 각각은 복수의 진폭 제어 수단을 포함하고, 복수의 진폭 제어 수단의 각 진폭 제어 수단은 각각의 커패시터에 결합되고, 디지털 프런트 엔드 수단은 복수의 진폭 제어 수단의 각 진폭 제어 수단의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 더 제어하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 134에서, 실시예 130 내지 실시예 133 중 하나 이상의 실시예의 청구 대상으로서, 복수의 진폭 제어 수단의 각 진폭 제어 수단은 논리 NAND 게이트이다.
실시예 135에서, 실시예 130 내지 실시예 134 중 하나 이상의 실시예의 청구 대상으로서, 논리 NAND 게이트들의 각 논리 NAND 게이트는 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 디지털 프런트 엔드 수단에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는다.
실시예 136에서, 실시예 130 내지 실시예 135 중 하나 이상의 실시예의 청구 대상으로서, 공통 출력 노드에서 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단 각각에 결합되는 공진 매칭 네트워크를 더 포함하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 공진 매칭 네트워크에 대한 결합을 통해 입력 신호의 주파수의 고조파에서 구조적으로 추가한다.
실시예 137에서, 실시예 130 내지 실시예 136 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
실시예 138에서, 실시예 130 내지 실시예 137 중 하나 이상의 실시예의 청구 대상으로서, 제1 FM-RFDAC 수단 및 제2 FM-RFDAC 수단은, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트를 각각 생성한다.
실시예 139는 무선 디바이스로서, 복수의 송신 체인 수단; 처리 수단; 및 실행 가능 명령어를 저장하기 위한 메모리 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 송신 체인 수단 중의 각 송신 체인 수단으로 하여금 출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제1 및 제2 위상 편이된 입력 신호를 제공하고, 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하고, 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각의 가중된 결합에 기초하여 출력 신호 주파수에서 출력 신호를 생성하게 하는 무선 디바이스이다.
실시예 140에서, 실시예 139의 청구 대상으로서, 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 송신 체인 수단 중의 각 송신 체인 수단으로 하여금 45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하게 하고, 제1 위상 편이된 입력 신호 및 제2 위상 편이된 입력 신호와 연관되는 위상 편이는 계산된 8분원에 기초한다.
실시예 141에서, 실시예 139 및 실시예 140 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 수단 중의 각 송신 체인 수단은 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 제1 위상 편이된 입력 신호를 생성하고, 입력 신호를 45 도, 135 도, 225 도, 또는 315 도만큼 위상 편이함으로써 제2 위상 편이된 입력 신호를 생성한다.
실시예 142에서, 실시예 139 내지 실시예 141 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 수단 중의 각 송신 체인 수단은 복수의 진폭 제어 수단을 포함하고, 복수의 진폭 제어 수단의 각 진폭 제어 수단은 각각의 커패시터에 결합되고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 송신 체인 수단 중의 각 송신 체인 수단으로 하여금 복수의 진폭 제어 수단의 각 진폭 제어 수단의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하게 하고, 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트의 가중은 스위칭 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들 대 고정된 DC 모드에서 동작하는 진폭 제어 수단에 결합되는 커패시터 값들의 비율에 기초한다.
실시예 143에서, 실시예 139 내지 실시예 142 중 하나 이상의 실시예의 청구 대상으로서, 복수의 송신 체인 수단의 각 송신 체인 수단에서 제1 위상 편이된 신호 세트 및 제2 위상 편이된 신호 세트 각각의 가중된 결합이 복수의 송신 체인 수단의 각각의 송신 체인 수단에 의해 생성되는 출력 신호가 서로를 참조하여 위상 편이되게 한다.
실시예 144에서, 실시예 139 내지 실시예 143 중 하나 이상의 실시예의 청구 대상으로서, 출력 신호 주파수는 밀리미터파 주파수 범위 내이다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - IV
하기의 실시예들은 추가 양태들에 속한다.
실시예 145는 디지털 트랜시버 부분들의 세트를 갖는 트랜시버로서, 디지털 트랜시버 부분들의 세트 중의 제1 디지털 트랜시버 부분은 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하도록 구성되는 주파수 체배기/편이기 회로; 및 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 동상(I) 및 직교 위상(Q) 신호를 제공하도록 구성되는 믹서 세트를 포함하고, 주파수 체배기/편이기 회로는 직교 LO 신호 세트를 선택적으로 위상 편이하여 아날로그 또는 디지털 빔 형성 모드 중 하나에 따라 디지털 프런트 엔드(DFE)에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하도록 더 구성되는 트랜시버이다.
실시예 146에서, 실시예 145의 청구 대상으로서, 주파수 체배기/편이기 회로는 직교 LO 신호 세트를 위상 편이하여 아날로그 빔 형성 모드에 따라 DFE에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하고, 직교 LO 신호 세트를 위상 편이하지 않아 디지털 빔 형성 모드에 따라 DFE에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하도록 더 구성된다.
실시예 147에서, 실시예 145 및 실시예 146 중 하나 이상의 실시예의 청구 대상으로서, 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 DFE에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 더 포함한다.
실시예 148에서, 실시예 145 내지 실시예 147 중 하나 이상의 실시예의 청구 대상으로서, I/Q 아날로그-디지털 및 기저대역 필터 회로는 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 DFE에 의해 처리될 때 활성화되도록 구성되고, 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 DFE에 의해 처리될 때 비활성화되도록 구성된다.
실시예 149에서, 실시예 145 내지 실시예 148 중 하나 이상의 실시예의 청구 대상으로서, 믹서 세트의 출력에 결합되는 스위칭 컴포넌트를 더 포함하고, 스위칭 컴포넌트는, 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 DFE에 의해 처리되는지의 여부에 기초하여, 기저대역 I 및 Q 신호를 (i) I/Q 아날로그-디지털 및 기저대역 필터 회로 또는 (ii) 디지털 트랜시버 부분들의 세트 중의 제2 트랜시버 부분과 연관되는 제2 믹서 세트의 출력에 선택적으로 결합하도록 구성된다.
실시예 150에서, 실시예 145 내지 실시예 149 중 하나 이상의 실시예의 청구 대상으로서, 신호 합산 회로가 제2 트랜시버 부분과 연관되는 제2 믹서 세트의 출력에 결합되고, 스위칭 컴포넌트는 제1 트랜시버 부분 및 제2 트랜시버 부분과 제각기 연관되는 기저대역 I 및 Q 신호의 합산이 아날로그 빔 형성 모드에 따라 DFE에 의해 처리되도록 폐쇄된다.
실시예 151에서, 실시예 145 내지 실시예 150 중 하나 이상의 실시예의 청구 대상으로서, 스위칭 컴포넌트는 제1 트랜시버 부분과 연관되는 기저대역 I 및 Q 신호가 I/Q 아날로그-디지털 및 기저대역 필터 회로에 결합되고 나서 디지털 빔 형성 모드에 따라 DFE에 의해 후속하여 처리되도록 개방된다.
실시예 152에서, 실시예 145 내지 실시예 151 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
실시예 153은 트랜시버로서, 아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하도록 구성되는 공유 디지털 프런트 엔드(DFE); 및 디지털 트랜시버 부분들의 세트를 포함하고, 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 공유 DFE에 결합되고, 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하도록 구성되는 주파수 체배기/편이기 회로; 및 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 I 및 Q 신호를 제공하도록 구성되는 믹서 세트를 포함하고, 각 디지털 트랜시버 부분과 연관되는 주파수 체배기/편이기 회로는 특정 디지털 트랜시버 부분에 대한 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 공유 DFE에 의해 처리되는지의 여부에 기초하여 직교 LO 신호 세트를 선택적으로 위상 편이하도록 더 구성되는 트랜시버이다.
실시예 154에서, 실시예 153의 청구 대상으로서, 각 디지털 트랜시버 부분과 연관되는 주파수 체배기/편이기 회로는 공유 DFE가 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 직교 LO 신호 세트를 위상 편이하고, 공유 DFE가 디지털 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 직교 LO 신호 세트를 위상 편이하지 않도록 구성된다.
실시예 155에서, 실시예 153 및 실시예 154 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 공유 DFE에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 더 포함한다.
실시예 156에서, 실시예 153 내지 실시예 155 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들 각각과 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 회로는 공유 DFE가 디지털 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 활성화되도록 구성된다.
실시예 157에서, 실시예 153 내지 실시예 156 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 서브세트와 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 회로는 공유 DFE가 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 비활성화된다.
실시예 158에서, 실시예 153 내지 실시예 157 중 하나 이상의 실시예의 청구 대상으로서, 공유 DFE가 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 비활성화되는 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분은 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분과 연관되는 믹서 세트의 출력을 서로 결합하는 스위칭 컴포넌트를 더 포함한다.
실시예 159에서, 실시예 153 내지 실시예 158 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분과 연관되는 믹서 세트의 출력에 결합되는 신호 합산 회로를 더 포함하고, 공유 DFE가 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때, 신호 합산 회로는 비활성화된 디지털 트랜시버 부분들의 서브세트 중의 각 트랜시버 부분과 연관되는 기저대역 I 및 Q 신호의 합산을 활성화된 I/Q 아날로그-디지털 및 기저대역 필터 회로를 갖는 디지털 트랜시버 부분들의 세트 중의 디지털 트랜시버 부분에 제공한다.
실시예 160에서, 실시예 153 내지 실시예 159 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
실시예 161은 무선 디바이스로서, 복수의 트랜시버 체인; 처리 회로; 및 실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고, 실행 가능 명령어는, 처리 회로에 의한 실행시에, 복수의 트랜시버 체인 중의 각 트랜시버 체인으로 하여금 아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하고; 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하고; 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 I 및 Q 신호를 제공하게 하고, 복수의 트랜시버 체인 중의 각 트랜시버 체인은 특정 트랜시버 체인에 대한 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 직교 LO 신호 세트를 선택적으로 위상 편이하도록 더 구성되는 무선 디바이스이다.
실시예 162에서, 실시예 161의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인은 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 처리될 때 직교 LO 신호 세트를 위상 편이하고, 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 처리될 때 직교 LO 신호 세트를 위상 편이하지 않도록 더 구성된다.
실시예 163에서, 실시예 161 및 실시예 162 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인은 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 포함한다.
실시예 164에서, 실시예 161 내지 실시예 163 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 체인들 각각과 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 회로는 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 처리될 때 활성화되도록 구성된다.
실시예 165에서, 실시예 161 내지 실시예 164 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 체인들의 서브세트와 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 회로는 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 처리될 때 비활성화된다.
실시예 166에서, 실시예 161 내지 실시예 165 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
실시예 167은 디지털 트랜시버 수단 세트를 갖는 트랜시버 수단으로서, 디지털 트랜시버 수단 세트 중의 제1 디지털 트랜시버 수단은 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하기 위한 주파수 체배기/편이기 수단; 및 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 동상(I) 및 직교 위상(Q) 신호를 제공하기 위한 믹서 수단 세트를 포함하고, 주파수 체배기/편이기 수단은 직교 LO 신호 세트를 선택적으로 위상 편이하여 아날로그 또는 디지털 빔 형성 모드 중 하나에 따라 디지털 프런트 엔드(DFE) 수단에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하는 트랜시버 수단이다.
실시예 168에서, 실시예 167의 청구 대상으로서, 주파수 체배기/편이기 수단은 또한 직교 LO 신호 세트를 위상 편이하여 아날로그 빔 형성 모드에 따라 DFE에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하고, 직교 LO 신호 세트를 위상 편이하지 않아 디지털 빔 형성 모드에 따라 DFE에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 한다.
실시예 169에서, 실시예 167 및 실시예 168 중 하나 이상의 실시예의 청구 대상으로서, 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 DFE 수단에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되는 I/Q 아날로그-디지털 및 기저대역 필터 수단을 더 포함한다.
실시예 170에서, 실시예 167 내지 실시예 169 중 하나 이상의 실시예의 청구 대상으로서, I/Q 아날로그-디지털 및 기저대역 필터 수단은 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 DFE 수단에 의해 처리될 때 활성화되고, 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 DFE 수단에 의해 처리될 때 비활성화된다.
실시예 171에서, 실시예 167 내지 실시예 170 중 하나 이상의 실시예의 청구 대상으로서, 믹서 수단 세트의 출력에 결합되는 스위칭 수단을 더 포함하고, 스위칭 수단은, 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 DFE 수단에 의해 처리되는지의 여부에 기초하여, 기저대역 I 및 Q 신호를 (i) I/Q 아날로그-디지털 및 기저대역 필터 회로 또는 (ii) 디지털 트랜시버 수단 세트 중의 제2 트랜시버 수단과 연관되는 제2 믹서 수단 세트의 출력에 선택적으로 결합하도록 구성된다.
실시예 172에서, 실시예 167 내지 실시예 171 중 하나 이상의 실시예의 청구 대상으로서, 신호 합산 수단이 제2 트랜시버 수단과 연관되는 제2 믹서 수단 세트의 출력에 결합되고, 스위칭 수단은 제1 트랜시버 수단 및 제2 트랜시버 수단과 제각기 연관되는 기저대역 I 및 Q 신호의 합산이 아날로그 빔 형성 모드에 따라 DFE 수단에 의해 처리되도록 폐쇄된다.
실시예 173에서, 실시예 167 내지 실시예 172 중 하나 이상의 실시예의 청구 대상으로서, 스위칭 수단은 제1 트랜시버 수단과 연관되는 기저대역 I 및 Q 신호가 I/Q 아날로그-디지털 및 기저대역 필터 수단에 결합되고 나서 디지털 빔 형성 모드에 따라 DFE 수단에 의해 후속하여 처리되도록 개방된다.
실시예 174에서, 실시예 167 내지 실시예 173 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
실시예 175은 트랜시버 수단으로서, 아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하도록 구성되는 공유 디지털 프런트 엔드(DFE) 수단; 및 디지털 트랜시버 수단 세트를 포함하고, 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단은 공유 DFE 수단에 결합되고, 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하기 위한 주파수 체배기/편이기 수단; 및 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 I 및 Q 신호를 제공하기 위한 믹서 수단 세트를 포함하고, 각 디지털 트랜시버 수단과 연관되는 주파수 체배기/편이기 수단은 특정 디지털 트랜시버 수단에 대한 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 공유 DFE 수단에 의해 처리되는지의 여부에 기초하여 직교 LO 신호 세트를 선택적으로 위상 편이하는 트랜시버 수단이다.
실시예 176에서, 실시예 175의 청구 대상으로서, 각 디지털 트랜시버 수단과 연관되는 주파수 체배기/편이기 수단은 공유 DFE 수단이 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 직교 LO 신호 세트를 위상 편이하고, 공유 DFE 수단이 디지털 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 직교 LO 신호 세트를 위상 편이하지 않는다.
실시예 177에서, 실시예 175 및 실시예 176 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단은 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 공유 DFE 수단에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되는 I/Q 아날로그-디지털 및 기저대역 필터 수단을 더 포함한다.
실시예 178에서, 실시예 175 내지 실시예 177 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 각각과 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 수단은 공유 DFE 수단이 디지털 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 활성화된다.
실시예 179에서, 실시예 175 내지 실시예 178 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단의 서브세트와 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 수단은 공유 DFE 수단이 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 비활성화된다.
실시예 180에서, 실시예 175 내지 실시예 179 중 하나 이상의 실시예의 청구 대상으로서, 공유 DFE 수단이 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때 비활성화되는 디지털 트랜시버 수단의 서브세트 중의 각 디지털 트랜시버 수단은 디지털 트랜시버 수단의 서브세트 중의 각 디지털 트랜시버 수단과 연관되는 믹서 수단 세트의 출력을 서로 결합하는 스위칭 수단을 더 포함한다.
실시예 181에서, 실시예 175 내지 실시예 180 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단은 디지털 트랜시버 수단의 서브세트 중의 각 디지털 트랜시버 수단과 연관되는 믹서 수단 세트의 출력에 결합되는 신호 합산 수단을 더 포함하고, 공유 DFE 수단이 아날로그 빔 형성 모드에 따라 기저대역 I 및 Q 신호를 처리할 때, 신호 합산 수단은 비활성화된 디지털 트랜시버 수단의 서브세트 중의 각 트랜시버 수단과 연관되는 기저대역 I 및 Q 신호의 합산을 활성화된 I/Q 아날로그-디지털 및 기저대역 필터 수단을 갖는 디지털 트랜시버 수단 세트 중의 디지털 트랜시버 수단에 제공한다.
실시예 182에서, 실시예 175 내지 실시예 181 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
실시예 183은 무선 디바이스로서, 복수의 트랜시버 수단; 처리 수단; 및 실행 가능 명령어를 저장하기 위한 메모리 수단을 포함하고, 실행 가능 명령어는, 처리 수단에 의한 실행시에, 복수의 트랜시버 수단 중의 각 트랜시버 수단으로 하여금 아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하고; 국부 발진기(LO) 클록 신호를 수신하고 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하고; 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 I 및 Q 신호를 제공하게 하고, 복수의 트랜시버 수단 중의 각 트랜시버 수단은 특정 트랜시버 수단에 대한 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 직교 LO 신호 세트를 선택적으로 위상 편이하도록 더 구성되는 무선 디바이스이다.
실시예 184에서, 실시예 183의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단은 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 처리될 때 직교 LO 신호 세트를 위상 편이하고, 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 처리될 때 직교 LO 신호 세트를 위상 편이하지 않도록 더 구성된다.
실시예 185에서, 실시예 183 및 실시예 184 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단은 기저대역 I 및 Q 신호가 아날로그 또는 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되는 I/Q 아날로그-디지털 및 기저대역 필터 수단을 포함한다.
실시예 186에서, 실시예 183 내지 실시예 185 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 각각과 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 수단은 기저대역 I 및 Q 신호가 디지털 빔 형성 모드에 따라 처리될 때 활성화된다.
실시예 187에서, 실시예 183 내지 실시예 186 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단의 서브세트와 연관되는 I/Q 아날로그-디지털 및 기저대역 필터 수단은 기저대역 I 및 Q 신호가 아날로그 빔 형성 모드에 따라 처리될 때 비활성화된다.
실시예 188에서, 실시예 183 내지 실시예 187 중 하나 이상의 실시예의 청구 대상으로서, 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신된다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - V
하기의 실시예들은 추가 양태들에 속한다.
실시예 189는 디지털 트랜시버 부분들의 세트를 갖는 트랜시버로서, 디지털 트랜시버 부분들의 세트 중의 제1 디지털 트랜시버 부분은 안테나에 결합되는 송신 경로 회로― 송신 경로 회로는 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 안테나를 통해 송신 신호를 결합하도록 구성됨 ―; 및 송신 경로 회로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하도록 구성되는 수신 경로 회로를 포함하고, 송신 경로 회로는 피드백 데이터에 기초하여 DPD 계수를 송신 신호에 적용하여 제1 디지털 트랜시버 부분에 존재하는 비선형성을 보정하도록 더 구성되는 트랜시버이다.
실시예 190에서, 실시예 189의 청구 대상으로서, 송신 경로 회로는 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함한다.
실시예 191에서 실시예 189 및 실시예 190 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 세트는 제2 디지털 트랜시버 부분을 더 포함하고, 트랜시버는, 제1 디지털 트랜시버 부분의 피드백 데이터를 제2 디지털 트랜시버 부분의 피드백 데이터와 비교하고, 송신 경로 회로에 의해 적용되는 DPD 계수를 계산하여 제1 디지털 트랜시버 부분과 제2 디지털 트랜시버 부분 사이의 비선형성 미스매칭을 제각기 제1 및 제2 디지털 트랜시버 부분의 피드백 데이터에 의해 지시된 바와 같이 보정하도록 구성되는 처리 회로를 더 포함한다.
실시예 192에서, 실시예 189 내지 실시예 191 중 하나 이상의 실시예의 청구 대상으로서, 수신 경로 회로 및 송신 경로 회로에 결합되는 스위칭 컴포넌트를 더 포함하고, 스위칭 컴포넌트는 (i) 안테나, 또는 (ii) 송신 경로 회로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 수신 경로 회로에 선택적으로 결합하도록 구성된다.
실시예 193에서, 실시예 189 내지 실시예 192 중 하나 이상의 실시예의 청구 대상으로서, 수신 경로 회로는 송신 경로 회로를 통한 송신 신호의 송신과 함께 송신 경로 회로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 측정하도록 구성된다.
실시예 194에서, 실시예 189 내지 실시예 193 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 세트는 제2 디지털 트랜시버 부분을 포함하고, 제1 디지털 트랜시버 부분 및 제2 디지털 트랜시버 부분 각각의 송신 경로 회로는 제각기 제1 및 제2 트랜시버 부분 디지털 프런트 엔드(DFE)를 포함하고, 트랜시버는, 제1 디지털 트랜시버 부분 및 제2 디지털 트랜시버 부분 각각에 결합되는 공유 DFE를 더 포함한다.
실시예 195에서, 실시예 189 내지 실시예 194 중 하나 이상의 실시예의 청구 대상으로서, 제1 디지털 트랜시버 부분과 제2 디지털 트랜시버 부분 사이의 비선형성 미스매칭량을 식별하고, 제1 트랜시버 부분 DFE, 제2 트랜시버 부분 DFE, 및 공유 DFE 중 어느 것이 비선형성 미스매칭량에 기초하여 제1 디지털 트랜시버 부분 및 제2 디지털 트랜시버 부분의 송신 체인에 대한 DPD 계수를 계산하는지를 제어하도록 구성되는 프로세서 회로를 더 포함한다.
실시예 196에서, 실시예 189 내지 실시예 195 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 회로는 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 송신하도록 더 구성된다.
실시예 197은 트랜시버로서, 공유 디지털 프런트 엔드(DFE); 디지털 트랜시버 부분들의 세트― 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 공유 DFE에 결합되고, 안테나에 결합되는 송신 경로 회로― 송신 경로 회로는 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 안테나를 통해 송신 신호를 결합하도록 구성되는 트랜시버 부분 DFE를 포함함 ―, 및 송신 경로 회로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하도록 구성되는 수신 경로 회로를 포함함 ―; 및 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분에 대하여, (i) 공유 DFE, 또는 (ii) 트랜시버 부분 DFE가 DPD 계수를 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하도록 구성되는 프로세서 회로를 포함하는 트랜시버이다.
실시예 198에서, 실시예 197의 청구 대상으로서, 프로세서 회로는 측정된 피드백 데이터를 사용해서 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분간의 미스매칭량을 식별하도록 구성되고, DPD 계수는 미스매칭을 보정하기 위해 계산된다.
실시예 199에서, 실시예 197 및 실시예 198 중 하나 이상의 실시예의 청구 대상으로서, 측정된 피드백 데이터에 의해 지시되는 바와 같은 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함한다.
실시예 200에서, 실시예 197 내지 실시예 199 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 회로는 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함한다.
실시예 201에서, 실시예 197 내지 실시예 200 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 수신 경로 회로 및 송신 경로 회로에 결합되는 스위칭 컴포넌트를 더 포함하고, 스위칭 컴포넌트는 (i) 안테나, 또는 (ii) 송신 경로 회로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 수신 경로 회로에 선택적으로 결합하도록 구성된다.
실시예 202에서, 실시예 197 내지 실시예 201 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 회로는 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 디지털 트랜시버 부분들의 세트 중의 디지털 트랜시버 부분들의 서브세트를 식별하고, 디지털 트랜시버 부분들의 서브세트에 대하여 DPD 계산을 수행하고 DPD 계산의 수행을 통해 트랜시버 부분 DFE를 비활성화하도록 더 구성된다.
실시예 203에서, 실시예 197 내지 실시예 202 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 회로는 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분에 대하여 비선형성의 양을 식별하고, 공유 DFE 또는 트랜시버 부분 DFE가 비선형성의 양에 기초하여 DPD 계수를 계산하는지의 여부를 제어하도록 더 구성된다.
실시예 204에서, 실시예 197 내지 실시예 203 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 회로는 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 송신하도록 더 구성된다.
실시예 205는 무선 디바이스로서, 공유 디지털 프런트 엔드(DFE); 복수의 트랜시버 체인― 복수의 트랜시버 체인 중의 각 트랜시버 체인은 공유 DFE에 결합됨 ―; 프로세서 회로; 및 실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고, 실행 가능 명령어는, 프로세서 회로에 의한 실행시에, 복수의 트랜시버 체인 중의 각 트랜시버 체인으로 하여금, 안테나를 통한 송신 신호를 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 송신 경로를 통해 송신하고, 송신 경로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 수신 경로를 통해 측정하고, 복수의 트랜시버 체인 중의 각 트랜시버 체인에 대하여, (i) 공유 DFE, 또는 (ii) 복수의 트랜시버 체인 중의 각각의 트랜시버 체인의 트랜시버 부분 DFE가 DPD 계수를 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하게 하는 무선 디바이스이다.
실시예 206에서, 실시예 205의 청구 대상으로서, 프로세서 회로는 측정된 피드백 데이터를 사용해서 복수의 트랜시버 체인 중의 각 트랜시버 체인간의 미스매칭량을 식별하도록 구성되고, DPD 계수는 미스매칭을 보정하기 위해 계산된다.
실시예 207에서, 실시예 205 및 실시예 206 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함한다.
실시예 208에서, 실시예 205 내지 실시예 207 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인은 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함한다.
실시예 209에서, 실시예 205 내지 실시예 208 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인은 수신 경로 및 송신 경로에 결합되는 스위칭 컴포넌트를 더 포함하고, 스위칭 컴포넌트는 (i) 안테나, 또는 (ii) 송신 경로를 통해 안테나에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 수신 경로에 선택적으로 결합하도록 구성된다.
실시예 210에서, 실시예 205 내지 실시예 209 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 회로는 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 복수의 트랜시버 체인 중의 트랜시버 체인들의 서브세트를 식별하고, 트랜시버 체인들의 서브세트에 대하여 DPD 계산을 수행하고 DPD 계산의 수행을 통해 트랜시버 부분 DFE를 비활성화하도록 더 구성된다.
실시예 211에서, 실시예 205 내지 실시예 210 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 회로는 복수의 트랜시버 체인 중의 각 트랜시버 체인에 대하여 비선형성의 양을 식별하고, 공유 DFE 또는 트랜시버 부분 DFE가 비선형성의 양에 기초하여 DPD 계수를 계산하는지의 여부를 제어하도록 더 구성된다.
실시예 212에서, 실시예 205 내지 실시예 211 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 중의 각 트랜시버 체인의 송신 경로는 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 송신하도록 더 구성된다.
실시예 213은 디지털 트랜시버 수단 세트를 갖는 트랜시버로서, 디지털 트랜시버 수단 세트 중의 제1 디지털 트랜시버 수단은 안테나 수단에 결합되는 송신 경로 수단― 송신 경로 수단은 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 안테나 수단을 통해 송신 신호를 결합함 ―; 및 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하기 위한 수신 경로 수단을 포함하고, 송신 경로 수단은 피드백 데이터에 기초하여 DPD 계수를 송신 신호에 적용하여 제1 디지털 트랜시버 수단에 존재하는 비선형성을 보정하도록 더 구성되는 트랜시버이다.
실시예 214에서, 실시예 213의 청구 대상으로서, 송신 경로 수단은 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하기 위한 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC) 수단을 더 포함한다.
실시예 215에서 실시예 213 및 실시예 214 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 세트는 제2 디지털 트랜시버 수단을 더 포함하고, 트랜시버는, 제1 디지털 트랜시버 수단의 피드백 데이터를 제2 디지털 트랜시버 수단의 피드백 데이터와 비교하고, 송신 경로 수단에 의해 적용되는 DPD 계수를 계산하여 제1 디지털 트랜시버 수단과 제2 디지털 트랜시버 수단 사이의 비선형성 미스매칭을 제각기 제1 및 제2 디지털 트랜시버 수단의 피드백 데이터에 의해 지시된 바와 같이 보정하기 위한 처리 수단을 더 포함한다.
실시예 216에서, 실시예 213 내지 실시예 215 중 하나 이상의 실시예의 청구 대상으로서, 수신 경로 수단 및 송신 경로 수단에 결합되는 스위칭 수단을 더 포함하고, 스위칭 수단은 (i) 안테나 수단, 또는 (ii) 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 수단 중 하나를 수신 경로 수단에 선택적으로 결합한다.
실시예 217에서, 실시예 213 내지 실시예 216 중 하나 이상의 실시예의 청구 대상으로서, 수신 경로 수단은 송신 경로 수단을 통한 송신 신호의 송신과 함께 송신 경로 수단을 통해 안테나에 결합되는 송신 신호의 입력 전력을 측정하도록 구성된다.
실시예 218에서, 실시예 213 내지 실시예 217 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 세트는 제2 디지털 트랜시버 수단을 포함하고, 제1 디지털 트랜시버 수단 및 제2 디지털 트랜시버 수단 각각의 송신 경로 수단은 제각기 제1 및 제2 트랜시버 부분 디지털 프런트 엔드(DFE) 수단을 포함하고, 트랜시버는, 제1 디지털 트랜시버 수단 및 제2 디지털 트랜시버 수단 각각에 결합되는 공유 DFE 수단을 더 포함한다.
실시예 219에서, 실시예 213 내지 실시예 218 중 하나 이상의 실시예의 청구 대상으로서, 제1 디지털 트랜시버 수단과 제2 디지털 트랜시버 수단 사이의 비선형성 미스매칭량을 식별하고, 제1 트랜시버 부분 DFE 수단, 제2 트랜시버 부분 DFE 수단, 및 공유 DFE 수단 중 어느 것이 비선형성 미스매칭량에 기초하여 제1 디지털 트랜시버 수단 및 제2 디지털 트랜시버 수단의 송신 체인에 대한 DPD 계수를 계산하는지를 제어하도록 구성되는 프로세서 수단을 더 포함한다.
실시예 220에서, 실시예 213 내지 실시예 219 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 수단은 안테나 수단을 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 송신하도록 더 구성된다.
실시예 221은 트랜시버로서, 공유 디지털 프런트 엔드(DFE) 수단; 디지털 트랜시버 수단 세트― 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단은 공유 DFE 수단에 결합되고, 안테나 수단에 결합되는 송신 경로 수단― 송신 경로 수단은 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 안테나 수단을 통해 송신 신호를 결합하기 위한 트랜시버 부분 DFE 수단을 포함함 ―, 및 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하기 위한 수신 경로 수단을 포함함 ―; 및 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단에 대하여, (i) 공유 DFE 수단, 또는 (ii) 트랜시버 부분 DFE 수단이 DPD 계수를 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하기 위한 프로세서 수단을 포함하는 트랜시버이다.
실시예 222에서, 실시예 221의 청구 대상으로서, 프로세서 수단은 측정된 피드백 데이터를 사용해서 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단간의 미스매칭량을 식별하고, DPD 계수는 미스매칭을 보정하기 위해 계산된다.
실시예 223에서, 실시예 221 및 실시예 222 중 하나 이상의 실시예의 청구 대상으로서, 측정된 피드백 데이터에 의해 지시되는 바와 같은 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함한다.
실시예 224에서, 실시예 221 내지 실시예 223 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 수단은 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하기 위한 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC) 수단을 더 포함한다.
실시예 225에서, 실시예 221 내지 실시예 224 중 하나 이상의 실시예의 청구 대상으로서, 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단은 수신 경로 수단 및 송신 경로 수단에 결합되는 스위칭 수단을 더 포함하고, 스위칭 수단은 (i) 안테나 수단, 또는 (ii) 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 수단 중 하나를 수신 경로 수단에 선택적으로 결합한다.
실시예 226에서, 실시예 221 내지 실시예 225 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 수단은 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 디지털 트랜시버 수단 세트 중의 디지털 트랜시버 수단 서브세트를 식별하고, 디지털 트랜시버 수단 서브세트에 대하여 DPD 계산을 수행하고 DPD 계산의 수행을 통해 트랜시버 부분 DFE 수단을 더 비활성화한다.
실시예 227에서, 실시예 221 내지 실시예 226 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 수단은 디지털 트랜시버 수단 세트 중의 각 디지털 트랜시버 수단에 대하여 비선형성의 양을 식별하고, 공유 DFE 수단 또는 트랜시버 부분 DFE 수단이 비선형성의 양에 기초하여 DPD 계수를 계산하는지의 여부를 더 제어한다.
실시예 228에서, 실시예 221 내지 실시예 227 중 하나 이상의 실시예의 청구 대상으로서, 송신 경로 수단은 안테나 수단을 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 더 송신한다.
실시예 229는 무선 디바이스 수단으로서, 공유 디지털 프런트 엔드(DFE) 수단; 복수의 트랜시버 수단― 복수의 트랜시버 수단 중의 각 트랜시버 수단은 공유 DFE 수단에 결합됨 ―; 프로세서 수단; 및 실행 가능 명령어를 저장하기 위한 메모리 수단을 포함하고, 실행 가능 명령어는, 프로세서 수단에 의한 실행시에, 복수의 트랜시버 수단 중의 각 트랜시버 수단으로 하여금, 안테나 수단을 통한 송신 신호를 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 송신 경로 수단을 통해 송신하고, 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 피드백 데이터를 수신 경로 수단을 통해 측정하고, 복수의 트랜시버 수단 중의 각 트랜시버 수단에 대하여, (i) 공유 DFE 수단, 또는 (ii) 복수의 트랜시버 수단 중의 각각의 트랜시버 수단의 트랜시버 부분 DFE 수단이 DPD 계수를 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하게 하는 무선 디바이스 수단이다.
실시예 230에서, 실시예 229의 청구 대상으로서, 프로세서 수단은 측정된 피드백 데이터를 사용해서 복수의 트랜시버 수단 중의 각 트랜시버 수단간의 미스매칭량을 식별하고, DPD 계수는 미스매칭을 보정하기 위해 계산된다.
실시예 231에서, 실시예 229 및 실시예 230 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함한다.
실시예 232에서, 실시예 229 내지 실시예 231 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단은 DPD 계수를 피드백 데이터에 기초하여 송신 신호에 적용하기 위한 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC) 수단을 더 포함한다.
실시예 233에서, 실시예 229 내지 실시예 232 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단은 수신 경로 수단 및 송신 경로 수단에 결합되는 스위칭 수단을 더 포함하고, 스위칭 수단은 (i) 안테나 수단, 또는 (ii) 송신 경로 수단을 통해 안테나 수단에 결합되는 송신 신호의 입력 전력을 나타내는 샘플링 경로 수단 중 하나를 수신 경로 수단에 선택적으로 결합한다.
실시예 234에서, 실시예 229 내지 실시예 233 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 수단은 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 복수의 트랜시버 수단 중의 트랜시버 수단 서브세트를 식별하고, 트랜시버 수단 서브세트에 대하여 DPD 계산을 수행하고 DPD 계산의 수행을 통해 트랜시버 부분 DFE 수단을 더 비활성화한다.
실시예 235에서, 실시예 229 내지 실시예 234 중 하나 이상의 실시예의 청구 대상으로서, 프로세서 수단은 복수의 트랜시버 수단 중의 각 트랜시버 수단에 대하여 비선형성의 양을 식별하고, 공유 DFE 수단 또는 트랜시버 부분 DFE 수단이 비선형성의 양에 기초하여 DPD 계수를 계산하는지의 여부를 더 제어한다.
실시예 236에서, 실시예 229 내지 실시예 235 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 수단 중의 각 트랜시버 수단의 송신 경로 수단은 안테나 수단을 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 송신 신호를 송신하도록 더 구성된다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - VI
하기의 실시예들은 추가 양태들에 속한다.
실시예 237은 결합-인덕터 기반 컴포넌트로서, 적층 및 결합된 송신 라인을 형성하기 위해 제2 금속층 아래에 배치되는 제1 금속층을 포함― 제2 금속층은 제1 나선형 변압기에 연결됨 ―하는 제1 절반부; 및 제2 나선형 변압기에 연결되는 제1 금속층을 포함하는 제2 절반부를 포함하고, 제1 나선형 변압기 및 제2 나선형 변압기는 결합된 인덕터들의 세트를 형성하고, 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는 결합-인덕터 기반 컴포넌트이다.
실시예 238에서, 실시예 237의 청구 대상으로서, 제1 금속층 및 제2 금속층은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관된다.
실시예 239에서, 실시예 237 및 실시예 238 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 및 제2 나선형 변압기는 각각 8각형 형상을 갖는다.
실시예 240에서, 실시예 237 내지 실시예 239 중 하나 이상의 실시예의 청구 대상으로서, 제2 절반부에 포함되는 제1 금속층은 그 위에 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 제2 금속층을 더 포함한다.
실시예 241에서, 실시예 237 내지 실시예 240 중 하나 이상의 실시예의 청구 대상으로서, 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성한다.
실시예 242에서, 실시예 237 내지 실시예 241 중 하나 이상의 실시예의 청구 대상으로서, 제1 금속층은 접지 차폐층의 상부에 배치되고, 제1 나선형 변압기 및 제2 나선형 변압기 아래의 구역에는 접지 차폐층이 없다.
실시예 243에서, 실시예 237 내지 실시예 242 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 및 제2 나선형 변압기는 접지 차폐층에 연결된 접지 링에 각각 연결된다.
실시예 244에서, 실시예 237 내지 실시예 243 중 하나 이상의 실시예의 청구 대상으로서, 접지 링은 8각형 형상을 갖고 제1 접지 링 절반부 및 제2 접지 링 절반부를 포함하며, 제1 접지 링 절반부 및 제2 접지 링 절반부는 각각 접지 차폐층에 연결된다.
실시예 245에서, 실시예 237 내지 실시예 244 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 및 제2 나선형 변압기는 각각 제1 접지 링 절반부에 연결된다.
실시예 246에서, 실시예 237 내지 실시예 245 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 및 제2 나선형 변압기는 접지 차폐층에 연결된 접지 링에 각각 연결되고, 제1 나선형 변압기 및 제2 나선형 변압기는 접지 차폐층이 없는 접지 링 내측에 형성된 구역 내에 배치된다.
실시예 247은 결합-인덕터 기반 컴포넌트로서, 결합-인덕터 기반 컴포넌트의 제1 절반부와 연관되는 제1 포트― 제1 포트는 적층 및 결합된 송신 라인을 형성하기 위해 제2 금속층 아래에 배치되는 제1 금속층을 포함하고, 제2 금속층은 제1 나선형 변압기에 연결됨 ―; 및 결합-인덕터 기반 컴포넌트의 제2 절반부와 연관되는 제2 포트― 제2 포트는 제2 나선형 변압기에 연결되는 제1 금속층을 포함함 ―를 포함하고, 제1 나선형 변압기 및 제2 나선형 변압기는 결합된 인덕터들의 세트를 형성하고, 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는 결합-인덕터 기반 컴포넌트이다.
실시예 248에서, 실시예 247의 청구 대상으로서, 제1 금속층 및 제2 금속층은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관된다.
실시예 249에서, 실시예 247 및 실시예 248 중 하나 이상의 실시예의 청구 대상으로서, 제1 포트는 50-오옴 소스에 결합되고, 제2 포트는 밀리미터파(mmW) 증폭기의 입력에 결합된다.
실시예 250에서, 실시예 247 내지 실시예 249 중 하나 이상의 실시예의 청구 대상으로서, 제1 포트는 50-오옴 부하에 결합되고, 제2 포트는 밀리미터파(mmW) 증폭기의 출력에 결합된다.
실시예 251에서, 실시예 247 내지 실시예 250 중 하나 이상의 실시예의 청구 대상으로서, 제2 포트에 포함되는 제1 금속층은 그 위에 제2 포트에서 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 제2 금속층을 더 포함한다.
실시예 252에서, 실시예 247 내지 실시예 251 중 하나 이상의 실시예의 청구 대상으로서, 결합-인덕터 기반 컴포넌트는 트리플렉서 회로의 일부를 형성하고, 제1 포트는 무선 주파수(RF) 헤드와 연관되는 신호에 결합― 신호는 트리플렉서 회로에 의해 결합된 상이한 주파수들을 갖는 복수의 신호 중의 신호임 ―되고, 제2 포트는 트리플렉서 회로의 출력에 결합된다.
실시예 253에서, 실시예 247 내지 실시예 252 중 하나 이상의 실시예의 청구 대상으로서, 결합-인덕터 기반 컴포넌트는 신호의 주파수에 따라 필터 응답을 갖는 제1 및 제2 포트간의 대역통과 필터를 형성한다.
실시예 254에서, 실시예 247 내지 실시예 253 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 및 제2 나선형 변압기는 각각 8각형 형상을 갖는다.
실시예 255에서, 실시예 247 내지 실시예 254 중 하나 이상의 실시예의 청구 대상으로서, 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성한다.
실시예 256에서, 실시예 247 내지 실시예 255 중 하나 이상의 실시예의 청구 대상으로서, 제1 금속층은 접지 차폐층의 상부에 배치되고, 제1 나선형 변압기 및 제2 나선형 변압기 아래의 구역에는 접지 차폐층이 없다.
실시예 257은 결합-인덕터 기반 컴포넌트로서, 적층 및 결합된 송신 라인 수단을 형성하기 위해 제2 금속층 수단 아래에 배치되는 제1 금속층 수단을 포함― 제2 금속층 수단은 제1 나선형 변압기 수단에 연결됨 ―하는 제1 절반부; 및 제2 나선형 변압기 수단에 연결되는 제1 금속층 수단을 포함하는 제2 절반부를 포함하고, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 결합된 인덕터들의 세트를 형성하고, 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는 결합-인덕터 기반 컴포넌트이다.
실시예 258에서, 실시예 257의 청구 대상으로서, 제1 금속층 수단 및 제2 금속층 수단은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관된다.
실시예 259에서, 실시예 257 및 실시예 258 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 각각 8각형 형상을 갖는다.
실시예 260에서, 실시예 257 내지 실시예 259 중 하나 이상의 실시예의 청구 대상으로서, 제2 절반부에 포함되는 제1 금속층 수단은 그 위에 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 제2 금속층 수단을 더 포함한다.
실시예 261에서, 실시예 257 내지 실시예 260 중 하나 이상의 실시예의 청구 대상으로서, 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성한다.
실시예 262에서, 실시예 257 내지 실시예 261 중 하나 이상의 실시예의 청구 대상으로서, 제1 금속층 수단은 접지 차폐층의 상부에 배치되고, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단 아래의 구역에는 접지 차폐층이 없다.
실시예 263에서, 실시예 257 내지 실시예 262 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 접지 차폐층에 연결된 접지 링에 각각 연결된다.
실시예 264에서, 실시예 257 내지 실시예 263 중 하나 이상의 실시예의 청구 대상으로서, 접지 링은 8각형 형상을 갖고 제1 접지 링 절반부 및 제2 접지 링 절반부를 포함하며, 제1 접지 링 절반부 및 제2 접지 링 절반부는 각각 접지 차폐층에 연결된다.
실시예 265에서, 실시예 257 내지 실시예 264 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 각각 제1 접지 링 절반부에 연결된다.
실시예 266에서, 실시예 257 내지 실시예 265 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 접지 차폐층에 연결된 접지 링에 각각 연결되고, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 접지 차폐층이 없는 접지 링 내측에 형성된 구역 내에 배치된다.
실시예 267은 결합-인덕터 기반 컴포넌트로서, 결합-인덕터 기반 컴포넌트의 제1 절반부와 연관되는 제1 포트 수단― 제1 포트 수단은 적층 및 결합된 송신 라인을 형성하기 위해 제2 금속층 수단 아래에 배치되는 제1 금속층 수단을 포함하고, 제2 금속층 수단은 제1 나선형 변압기 수단에 연결됨 ―; 및 결합-인덕터 기반 컴포넌트의 제2 절반부와 연관되는 제2 포트 수단― 제2 포트 수단은 제2 나선형 변압기 수단에 연결되는 제1 금속층 수단을 포함함 ―을 포함하고, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 결합된 인덕터들의 세트를 형성하고, 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는 결합-인덕터 기반 컴포넌트이다.
실시예 268에서, 실시예 267의 청구 대상으로서, 제1 금속층 수단 및 제2 금속층 수단은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관된다.
실시예 269에서, 실시예 267 및 실시예 268 중 하나 이상의 실시예의 청구 대상으로서, 제1 포트 수단은 50-오옴 소스에 결합되고, 제2 포트 수단은 밀리미터파(mmW) 증폭기의 입력에 결합된다.
실시예 270에서, 실시예 267 내지 실시예 269 중 하나 이상의 실시예의 청구 대상으로서, 제1 포트 수단은 50-오옴 부하에 결합되고, 제2 포트 수단은 밀리미터파(mmW) 증폭기의 출력에 결합된다.
실시예 271에서, 실시예 267 내지 실시예 270 중 하나 이상의 실시예의 청구 대상으로서, 제2 포트 수단에 포함되는 제1 금속층 수단은 그 위에 제2 포트 수단에서 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 제2 금속층 수단을 더 포함한다.
실시예 272에서, 실시예 267 내지 실시예 271 중 하나 이상의 실시예의 청구 대상으로서, 결합-인덕터 기반 컴포넌트는 트리플렉서 수단의 일부를 형성하고, 제1 포트 수단은 무선 주파수(RF) 헤드와 연관되는 신호에 결합― 신호는 트리플렉서 수단에 의해 결합된 상이한 주파수들을 갖는 복수의 신호 중의 신호임 ―되고, 제2 포트 수단은 트리플렉서 수단의 출력에 결합된다.
실시예 273에서, 실시예 267 내지 실시예 272 중 하나 이상의 실시예의 청구 대상으로서, 결합-인덕터 기반 컴포넌트는 신호의 주파수에 따라 필터 응답을 갖는 제1 및 제2 포트 수단간의 대역통과 필터를 형성한다.
실시예 274에서, 실시예 267 내지 실시예 273 중 하나 이상의 실시예의 청구 대상으로서, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단은 각각 8각형 형상을 갖는다.
실시예 275에서, 실시예 267 내지 실시예 274 중 하나 이상의 실시예의 청구 대상으로서, 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성한다.
실시예 276에서, 실시예 267 내지 실시예 275 중 하나 이상의 실시예의 청구 대상으로서, 제1 금속층 수단은 접지 차폐층의 상부에 배치되고, 제1 나선형 변압기 수단 및 제2 나선형 변압기 수단 아래의 구역에는 접지 차폐층이 없다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - VII
하기의 실시예들은 추가 양태들에 속한다.
실시예 277은 라디오 헤드로서, 적어도 하나의 트랜시버 체인을 포함하는 트랜시버 다이; 적어도 하나의 트랜시버 체인에 결합되는 프런트 엔드 다이; 및 프런트 엔드 다이에 결합되는 안테나 어레이 다이를 포함하고, 적어도 하나의 트랜시버 체인은 프런트 엔드 다이 및 안테나 어레이 다이와 함께, 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하도록 구성되는 라디오 헤드이다.
실시예 278에서, 실시예 277의 청구 대상으로서, 트랜시버 다이는 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 모뎀에 결합된다.
실시예 279에서, 실시예 277 및 실시예 278 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 복수의 트랜시버 체인 및 공통 디지털 프런트 엔드를 더 포함하고, 공통 디지털 프런트 엔드는 모뎀 및 복수의 트랜시버 체인의 각 트랜시버 체인과의 디지털 데이터 통신을 용이하게 하도록 구성된다.
실시예 280에서, 실시예 277 내지 실시예 279 중 하나 이상의 실시예의 청구 대상으로서, 적어도 하나의 트랜시버 체인과 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 281에서, 실시예 277 내지 실시예 280 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 다이는 복수의 안테나 요소를 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 복수의 안테나 요소의 각각의 안테나 요소에 결합된다.
실시예 282에서, 실시예 277 내지 실시예 281 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성된다.
실시예 283에서, 실시예 277 내지 실시예 282 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함한다.
실시예 284에서, 실시예 277 내지 실시예 283 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 복수의 트랜시버 체인을 더 포함하고, 라디오 헤드는, 직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
실시예 285는 라디오 헤드로서, 복수의 트랜시버 체인을 포함하는 트랜시버 다이; 복수의 트랜시버 체인의 각 트랜시버 체인에 결합되는 프런트 엔드 다이; 및 복수의 안테나 요소― 복수의 안테나 요소 중의 각 안테나 요소는 프런트 엔드 다이를 통해 복수의 트랜시버 체인의 각각의 트랜시버 체인에 결합됨 ―를 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 프런트 엔드 다이 및 복수의 안테나 요소와 함께, 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하도록 구성되는 라디오 헤드이다.
실시예 286에서, 실시예 285의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 모뎀에 결합된다.
실시예 287에서, 실시예 285 및 실시예 286 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 공통 디지털 프런트 엔드를 더 포함하고, 공통 디지털 프런트 엔드는 모뎀 및 복수의 트랜시버 체인의 각 트랜시버 체인과의 디지털 데이터 통신을 용이하게 하도록 구성된다.
실시예 288에서, 실시예 285 내지 실시예 287 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인과 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 289에서, 실시예 285 내지 실시예 288 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성된다.
실시예 290에서, 실시예 285 내지 실시예 289 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함한다.
실시예 291에서, 실시예 285 내지 실시예 290 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
실시예 292에서, 실시예 285 내지 실시예 291 중 하나 이상의 실시예의 청구 대상으로서, 디바이스와의 무선 데이터 통신은 밀리미터파(mm-wave) 주파수를 포함하는 주파수 범위에 따른다.
실시예 293은 라디오로서, 적어도 하나의 트랜시버 체인; 적어도 하나의 트랜시버 체인에 결합되는 프런트 엔드 다이; 및 프런트 엔드 다이에 결합되는 안테나 어레이 다이를 포함하는 라디오 헤드; 및 라디오 헤드 외부의 모뎀을 포함― 모뎀은 디지털 통신 링크를 통해 라디오 헤드에 결합됨 ―하고, 적어도 하나의 트랜시버 체인은 프런트 엔드 다이 및 안테나 어레이 다이와 함께, 디지털 통신 링크를 통한 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와 무선 통신하도록 구성되는 라디오이다.
실시예 294에서, 실시예 293의 청구 대상으로서, 디지털 통신 링크는 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함한다.
실시예 295에서, 실시예 293 및 실시예 294 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 복수의 트랜시버 체인 및 공통 디지털 프런트 엔드를 더 포함하고, 공통 디지털 프런트 엔드는 모뎀 및 복수의 트랜시버 체인의 각 트랜시버 체인과의 디지털 데이터 통신을 용이하게 하도록 구성된다.
실시예 296에서, 실시예 293 내지 실시예 295 중 하나 이상의 실시예의 청구 대상으로서, 적어도 하나의 트랜시버 체인과 외부 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 297에서, 실시예 293 내지 실시예 296 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 다이는 복수의 안테나 요소를 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 복수의 안테나 요소의 각각의 안테나 요소에 결합된다.
실시예 298에서, 실시예 293 내지 실시예 297 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성된다.
실시예 299에서, 실시예 293 내지 실시예 298 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함한다.
실시예 300에서, 실시예 293 내지 실시예 299 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 다이는 복수의 트랜시버 체인을 더 포함하고, 라디오는, 직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고, 복수의 트랜시버 체인의 각 트랜시버 체인은 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
실시예 301은 라디오 헤드로서, 적어도 하나의 트랜시버 체인 수단을 포함하는 트랜시버 수단; 적어도 하나의 트랜시버 체인 수단에 결합되는 프런트 엔드 수단; 및 프런트 엔드 수단에 결합되는 안테나 어레이 수단을 포함하고, 적어도 하나의 트랜시버 체인 수단은 프런트 엔드 수단 및 안테나 어레이 수단과 함께, 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하도록 구성되는 라디오 헤드이다.
실시예 302에서, 실시예 301의 청구 대상으로서, 트랜시버 수단은 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 모뎀에 결합된다.
실시예 303에서, 실시예 301 및 실시예 302 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 복수의 트랜시버 체인 수단 및 공통 디지털 프런트 엔드 수단을 더 포함하고, 공통 디지털 프런트 엔드 수단은 모뎀 및 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단과의 디지털 데이터 통신을 용이하게 한다.
실시예 304에서, 실시예 301 내지 실시예 303 중 하나 이상의 실시예의 청구 대상으로서, 적어도 하나의 트랜시버 체인 수단과 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 305에서, 실시예 301 내지 실시예 304 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 수단은 복수의 안테나 요소를 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 복수의 안테나 요소의 각각의 안테나 요소에 결합된다.
실시예 306에서, 실시예 301 내지 실시예 305 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 공통 디지털 프런트 엔드 수단을 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공한다.
실시예 307에서, 실시예 301 내지 실시예 306 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 수신 체인 수단 및 송신 체인 수단을 포함하고, 각 송신 체인 수단 및 수신 체인 수단은 공통 디지털 프런트 엔드 수단에 결합되는 트랜시버 디지털 프런트 엔드 수단을 포함한다.
실시예 308에서, 실시예 301 내지 실시예 307 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 복수의 트랜시버 체인 수단을 더 포함하고, 라디오 헤드는, 직교 국부 발진기(LO) 신호를 생성하기 위한 LO 수단을 더 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 LO 수단에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
실시예 309는 라디오 헤드로서, 복수의 트랜시버 체인 수단을 포함하는 트랜시버 수단; 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단에 결합되는 프런트 엔드 수단; 및 복수의 안테나 요소― 복수의 안테나 요소 중의 각 안테나 요소는 프런트 엔드 수단을 통해 복수의 트랜시버 체인 수단의 각각의 트랜시버 체인 수단에 결합됨 ―를 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 프런트 엔드 수단 및 복수의 안테나 요소와 함께, 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하는 라디오 헤드이다.
실시예 310에서, 실시예 309의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 모뎀에 결합된다.
실시예 311에서, 실시예 309 및 실시예 310 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 공통 디지털 프런트 엔드 수단을 더 포함하고, 공통 디지털 프런트 엔드 수단은 모뎀 및 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단과의 디지털 데이터 통신을 용이하게 한다.
실시예 312에서, 실시예 309 내지 실시예 311 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단과 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 313에서, 실시예 309 내지 실시예 312 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 공통 디지털 프런트 엔드 수단을 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공한다.
실시예 314에서, 실시예 309 내지 실시예 313 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 수신 체인 수단 및 송신 체인 수단을 포함하고, 각 송신 체인 수단 및 수신 체인 수단은 공통 디지털 프런트 엔드 수단에 결합되는 트랜시버 디지털 프런트 엔드 수단을 포함한다.
실시예 315에서, 실시예 309 내지 실시예 314 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 직교 국부 발진기(LO) 신호를 생성하기 위한 LO 수단을 더 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 LO 수단에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
실시예 316에서, 실시예 309 내지 실시예 315 중 하나 이상의 실시예의 청구 대상으로서, 디바이스와의 무선 데이터 통신은 밀리미터파(mm-wave) 주파수를 포함하는 주파수 범위에 따른다.
실시예 317은 라디오로서, 적어도 하나의 트랜시버 체인 수단; 적어도 하나의 트랜시버 체인 수단에 결합되는 프런트 엔드 수단; 및 프런트 엔드 수단에 결합되는 안테나 어레이 수단을 포함하는 라디오 헤드 수단; 및 라디오 헤드 수단 외부의 모뎀을 포함― 모뎀은 디지털 통신 링크를 통해 라디오 헤드 수단에 결합됨 ―하고, 적어도 하나의 트랜시버 체인 수단은 프런트 엔드 수단 및 안테나 어레이 수단과 함께, 디지털 통신 링크를 통한 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와 무선 통신하는 라디오이다.
실시예 318에서, 실시예 317의 청구 대상으로서, 디지털 통신 링크는 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함한다.
실시예 319에서, 실시예 317 및 실시예 318 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 복수의 트랜시버 체인 수단 및 공통 디지털 프런트 엔드 수단을 더 포함하고, 공통 디지털 프런트 엔드 수단은 모뎀 및 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단과의 디지털 데이터 통신을 용이하게 한다.
실시예 320에서, 실시예 317 내지 실시예 319 중 하나 이상의 실시예의 청구 대상으로서, 적어도 하나의 트랜시버 체인 수단과 외부 모뎀 사이의 디지털 데이터 통신은 직렬 디지털 인터페이스에 따른다.
실시예 321에서, 실시예 317 내지 실시예 320 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 수단은 복수의 안테나 요소를 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 복수의 안테나 요소의 각각의 안테나 요소에 결합된다.
실시예 322에서, 실시예 317 내지 실시예 321 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 공통 디지털 프런트 엔드 수단을 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 복수의 안테나 요소의 각각의 안테나 요소에 제공한다.
실시예 323에서, 실시예 317 내지 실시예 322 중 하나 이상의 실시예의 청구 대상으로서, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 수신 체인 수단 및 송신 체인 수단을 포함하고, 각 송신 체인 수단 및 수신 체인 수단은 공통 디지털 프런트 엔드 수단에 결합되는 트랜시버 디지털 프런트 엔드 수단을 포함한다.
실시예 324에서, 실시예 317 내지 실시예 323 중 하나 이상의 실시예의 청구 대상으로서, 트랜시버 수단은 복수의 트랜시버 체인 수단을 더 포함하고, 라디오는, 직교 국부 발진기(LO) 신호를 생성하기 위한 LO 수단을 더 포함하고, 복수의 트랜시버 체인 수단의 각 트랜시버 체인 수단은 LO 수단에 의해 생성되는 별도의 직교 LO 신호 세트를 이용한다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
실시예 - VIII
하기의 실시예들은 추가 양태들에 속한다.
실시예 325는 케이블로서, 가요성 케이블; 가요성 케이블의 제1 측부에 결합되는 안테나 어레이 다이; 및 가요성 케이블의 제2 측부에 결합되는 무선 주파수 집적 회로(RFIC)를 포함― 제1 측부 및 제2 측부는 가요성 케이블의 대향 측부들임 ―하고, RFIC는 가요성 케이블을 통해 안테나 어레이 다이에 결합되는 케이블이다.
실시예 326에서, 실시예 325의 청구 대상으로서, RFIC는 라디오 헤드의 일부를 형성하는 프런트 엔드 및 트랜시버를 포함한다.
실시예 327에서, 실시예 325 및 실시예 326 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함한다.
실시예 328에서, 실시예 325 내지 실시예 327 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 디지털 차동 데이터 시그널링 프로토콜에 따라 하나 이상의 금속성 트레이스를 사용해서 RFIC와 모뎀 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성된다.
실시예 329에서, 실시예 325 내지 실시예 328 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 제1 데이터 레이트에 따라 RFIC와 모뎀 사이에서 디지털 기저대역 데이터의 직렬 통신을 가능하게 하도록 구성되고, 가요성 케이블은 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하도록 구성되는 하나 이상의 추가적인 금속성 트레이스를 더 포함한다.
실시예 330에서, 실시예 325 내지 실시예 329 중 하나 이상의 실시예의 청구 대상으로서, 모뎀은 원격 디바이스 보드와 연관되고, RFIC, 안테나 어레이 다이, 및 디바이스 보드는 케이블 커넥터를 사용하지 않고 가요성 케이블을 통해 서로 직접 결합된다.
실시예 331에서, 실시예 325 내지 실시예 330 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 다이는 안테나 어레이 다이와 가요성 케이블 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 가요성 케이블의 제1 측부에 결합된다.
실시예 332에서, 실시예 325 내지 실시예 331 중 하나 이상의 실시예의 청구 대상으로서, RFIC는 가요성 케이블을 통해, 안테나 어레이 다이와 가요성 케이블 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합된다.
실시예 333에서, 실시예 325 내지 실시예 332 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 다수의 층을 포함하고, 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관된다.
실시예 334에서, 실시예 325 내지 실시예 333 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 다층인 액정 폴리머(LCP)로 구성되고 마이크로비아들을 포함한다.
실시예 335는 케이블로서, 가요성 케이블; 안테나 어레이 다이; 및 무선 주파수 집적 회로(RFIC)를 포함하고, 가요성 케이블은 마이크로비아들과 상호 연결되는 부분들을 갖는 다수의 층을 포함하고, 마이크로비아들은 가요성 케이블의 다수의 층을 가로질러 안테나 어레이 다이의 부분들을 RFIC의 부분들에 결합하도록 기능하는 케이블이다.
실시예 336에서, 실시예 335의 청구 대상으로서, 안테나 어레이 다이는 가요성 케이블의 제1 측부에 결합되고, RFIC는 가요성 케이블의 제2 측부에 결합되며, 제1 측부 및 제2 측부는 가요성 케이블의 대향 측부들이다.
실시예 337에서, 실시예 335 및 실시예 336 중 하나 이상의 실시예의 청구 대상으로서, RFIC는 라디오 헤드의 일부를 형성하는 프런트 엔드 및 트랜시버를 포함한다.
실시예 338에서, 실시예 335 내지 실시예 337 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함한다.
실시예 339에서, 실시예 335 내지 실시예 338 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 디지털 차동 데이터 시그널링 프로토콜에 따라 하나 이상의 금속성 트레이스를 사용해서 RFIC와 모뎀 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성된다.
실시예 340에서, 실시예 335 내지 실시예 339 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 제1 데이터 레이트에 따라 RFIC와 모뎀 사이에서 디지털 기저대역 데이터의 직렬 통신을 가능하게 하도록 구성되고, 가요성 케이블은 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하도록 구성되는 하나 이상의 추가적인 금속성 트레이스를 더 포함한다.
실시예 341에서, 실시예 335 내지 실시예 340 중 하나 이상의 실시예의 청구 대상으로서, 모뎀은 원격 디바이스 보드와 연관되고, RFIC, 안테나 어레이 다이, 및 디바이스 보드는 케이블 커넥터를 사용하지 않고 가요성 케이블을 통해 서로 직접 결합된다.
실시예 342에서, 실시예 335 내지 실시예 341 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 다이는 안테나 어레이 다이와 가요성 케이블 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 가요성 케이블의 제1 측부에 결합되고, RFIC는 가요성 케이블을 통해, 안테나 어레이 다이와 가요성 케이블 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합된다.
실시예 343에서, 실시예 335 내지 실시예 342 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블의 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관된다.
실시예 344에서, 실시예 335 내지 실시예 343 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블은 액정 폴리머(LCP)로 구성된다.
실시예 345는 케이블 수단으로서, 가요성 케이블 수단; 가요성 케이블 수단의 제1 측부에 결합되는 안테나 어레이 수단; 및 가요성 케이블 수단의 제2 측부에 결합되는 무선 주파수 집적 회로(RFIC) 수단을 포함― 제1 측부 및 제2 측부는 가요성 케이블 수단의 대향 측부들임 ―하고, RFIC 수단은 가요성 케이블 수단을 통해 안테나 어레이 수단에 결합되는 케이블 수단이다.
실시예 346에서, 실시예 345의 청구 대상으로서, RFIC 수단은 라디오 헤드 수단의 일부를 형성하는 프런트 엔드 및 트랜시버를 포함한다.
실시예 347에서, 실시예 345 및 실시예 346 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함한다.
실시예 348에서, 실시예 345 내지 실시예 347 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 디지털 차동 데이터 시그널링 프로토콜에 따라 하나 이상의 금속성 트레이스를 사용해서 RFIC 수단과 모뎀 수단 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성된다.
실시예 349에서, 실시예 345 내지 실시예 348 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 제1 데이터 레이트에 따라 RFIC 수단과 모뎀 수단 사이에서 디지털 기저대역 데이터의 직렬 통신을 가능하게 하기 위한 것이고, 가요성 케이블 수단은 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하기 위한 하나 이상의 추가적인 금속성 트레이스를 더 포함한다.
실시예 350에서, 실시예 345 내지 실시예 349 중 하나 이상의 실시예의 청구 대상으로서, 모뎀 수단은 원격 디바이스 보드와 연관되고, RFIC 수단, 안테나 어레이 수단, 및 디바이스 보드는 케이블 커넥터를 사용하지 않고 가요성 케이블 수단을 통해 서로 직접 결합된다.
실시예 351에서, 실시예 345 내지 실시예 350 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 수단은 안테나 어레이 수단과 가요성 케이블 수단 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 가요성 케이블 수단의 제1 측부에 결합된다.
실시예 352에서, 실시예 345 내지 실시예 351 중 하나 이상의 실시예의 청구 대상으로서, RFIC 수단은 가요성 케이블 수단을 통해, 안테나 어레이 수단과 가요성 케이블 수단 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합된다.
실시예 353에서, 실시예 345 내지 실시예 352 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 다수의 층을 포함하고, 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관된다.
실시예 354에서, 실시예 345 내지 실시예 353 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 다층인 액정 폴리머(LCP)로 구성되고 마이크로비아들을 포함한다.
실시예 355는 케이블 수단으로서, 가요성 케이블 수단; 안테나 어레이 수단; 및 무선 주파수 집적 회로(RFIC) 수단을 포함하고, 가요성 케이블 수단은 마이크로비아들과 상호 연결되는 부분들을 갖는 다수의 층을 포함하고, 마이크로비아들은 가요성 케이블 수단의 다수의 층을 가로질러 안테나 어레이 수단의 부분들을 RFIC 수단의 부분들에 결합하도록 기능하는 케이블 수단이다.
실시예 356에서, 실시예 355의 청구 대상으로서, 안테나 어레이 수단은 가요성 케이블 수단의 제1 측부에 결합되고, RFIC 수단은 가요성 케이블 수단의 제2 측부에 결합되며, 제1 측부 및 제2 측부는 가요성 케이블 수단의 대향 측부들이다.
실시예 357에서, 실시예 355 및 실시예 356 중 하나 이상의 실시예의 청구 대상으로서, RFIC 수단은 라디오 헤드 수단의 일부를 형성하는 프런트 엔드 수단 및 트랜시버 수단을 포함한다.
실시예 358에서, 실시예 355 내지 실시예 357 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함한다.
실시예 359에서, 실시예 355 내지 실시예 358 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 디지털 차동 데이터 시그널링 프로토콜에 따라 하나 이상의 금속성 트레이스를 사용해서 RFIC 수단과 모뎀 수단 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성된다.
실시예 360에서, 실시예 355 내지 실시예 359 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 제1 데이터 레이트에 따라 RFIC 수단과 모뎀 수단 사이에서 디지털 기저대역 데이터의 직렬 통신을 가능하게 하고, 가요성 케이블 수단은 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하도록 구성되는 하나 이상의 추가적인 금속성 트레이스를 더 포함한다.
실시예 361에서, 실시예 355 내지 실시예 360 중 하나 이상의 실시예의 청구 대상으로서, 모뎀 수단은 원격 디바이스 보드와 연관되고, RFIC 수단, 안테나 어레이 수단, 및 디바이스 보드는 케이블 커넥터를 사용하지 않고 가요성 케이블 수단을 통해 서로 직접 결합된다.
실시예 362에서, 실시예 355 내지 실시예 361 중 하나 이상의 실시예의 청구 대상으로서, 안테나 어레이 수단은 안테나 어레이 수단과 가요성 케이블 수단 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 가요성 케이블 수단의 제1 측부에 결합되고, RFIC 수단은 가요성 케이블 수단을 통해, 안테나 어레이 수단과 가요성 케이블 수단 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합된다.
실시예 363에서, 실시예 355 내지 실시예 362 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단의 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관된다.
실시예 364에서, 실시예 355 내지 실시예 363 중 하나 이상의 실시예의 청구 대상으로서, 가요성 케이블 수단은 액정 폴리머(LCP)로 구성된다.
도시 및 설명된 바와 같은 장치.
도시 및 설명된 바와 같은 방법.
결론
본 개시물 전반에 걸쳐 임의의 적절한 수의 특정 컴포넌트를 나타내기 위해 M, N, K 등과 같은 수치 변수가 제공될 수 있다. 제공되는 실시예들 중 일부에 있어서는, 설명의 편의상 수치 변수가 반복될 수 있다. 그러나, 본 명세서에서 설명되는 양태들은 이들 실시예로 제한되지 않으며, 동일한 수치 변수 접미사로 표현되는 컴포넌트들이 서로 동일할 필요는 없다. 예를 들어, 도 15를 참조하면, 안테나(1514.1 내지 1514.K) 및 송신 체인(1512.1 내지 1512.K) 각각이 수치 변수 'K'를 접미사로 공유하고 있지만, 양태들은 이들 컴포넌트의 수가 원하는 용례에 기초하여 서로 동일하거나 또는 서로 다른 경우를 포함한다.
특정 양태들의 전술한 설명은, 다른 이들이 본 기술 분야의 지식을 적용함으로써, 과도한 실험 없이, 그리고 본 개시물의 일반적인 개념을 벗어나는 일 없이, 이러한 특정 양태들의 다양한 적용을 위해 용이하게 수정 및/또는 조정할 수 있는 본 개시물의 일반적인 성격을 충분히 드러낼 것이다. 따라서, 이러한 조정 및 수정은, 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 양태들의 등가물의 의미 및 범위 내로 되게 하려는 것이다. 여기서의 어법 및 용어는, 본 명세서의 용어 및 어법이 교시 및 지침에 비추어 당업자에 의해 해석되도록, 제한이 아닌 설명을 위한 것이라는 점을 이해해야 한다.
본 명세서에서 "일 양태(one aspect)", "양태(an aspect)", "예시적인 양태(an exemplary aspect)" 등에 대한 참조는, 설명된 양태가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 양태가 반드시 특정한 특징, 구조, 또는 특성을 포함해야 하는 것은 아니라는 점을 나타낸다. 또한, 이러한 어구가 반드시 동일한 양태를 참조하는 것도 아니다. 또한, 특정한 특징, 구조, 또는 특성이 양태와 관련하여 설명될 경우, 명시적으로 설명되든, 설명되지 않든 간에, 다른 양태들과 관련하여 이러한 특징, 구조, 또는 특성에 영향을 미치는 것은 당업자의 지식 수준 안에 있다는 점을 제기한다.
본 명세서에서 설명되는 예시적인 양태들은 설명을 위해 제공되며, 제한하는 것은 아니다. 다른 예시적인 양태들이 가능하며, 예시적인 양태들에 대하여 수정이 이루어질 수 있다. 따라서, 본 명세서는 본 개시물을 제한하는 것을 의미하지 않는다. 오히려, 본 개시물의 범위는 하기의 청구범위 및 그 등가물에 따라서만 정의된다.
양태들은 하드웨어(예컨대, 회로), 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 양태들은 또한 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는 기계-판독 가능 매체에 저장되는 명령어로 구현될 수도 있다. 기계-판독 가능 매체는 기계(예컨대, 컴퓨팅 디바이스)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계-판독 가능 매체는 리드 온리 메모리(ROM); 랜덤 액세스 메모리(RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 전기, 광학, 음향 또는 다른 형태의 전파 신호(예컨대, 반송파, 적외선 신호, 디지털 신호 등) 등을 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어는 본 명세서에서 특정 동작을 수행하는 것으로 설명될 수 있다. 그러나, 이러한 설명은 단지 편의를 위한 것이며, 이러한 동작은 사실 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 컴퓨팅 디바이스, 프로세서, 컨트롤러, 또는 다른 디바이스에 기인한다는 점을 이해해야 한다. 또한, 범용 컴퓨터에 의해 임의의 구현 변경이 수행될 수 있다.
이 논의를 위해, "프로세서 회로(processor circuitry)"라는 용어는 회로(들), 프로세서(들), 로직, 또는 이들의 조합으로 이해해야 한다. 예를 들어, 회로는 아날로그 회로, 디지털 회로, 상태 기계 로직, 다른 구조적 전자 하드웨어, 또는 이들의 조합을 포함할 수 있다. 프로세서는 마이크로프로세서, 디지털 신호 프로세서(DSP), 또는 다른 하드웨어 프로세서를 포함할 수 있다. 프로세서는 본 명세서에서 설명된 양태들에 따라 상응하는 기능(들)을 수행하기 위한 명령어로 "하드-코딩될(hard-coded)" 수 있다. 대안으로서, 프로세서는 내부 및/또는 외부 메모리에 액세스하여, 프로세서에 의한 실행시에, 프로세서와 연관된 상응하는 기능(들), 및/또는 내부에 프로세서가 포함된 컴포넌트의 동작과 관련된 하나 이상의 기능 및/또는 연산을 수행하는, 메모리에 저장된 명령어를 검색할 수 있다.
본 명세서에서 설명된 예시적인 양태들 중 하나 이상의 양태에 있어서, 프로세서 회로는 데이터 및/또는 명령어를 저장하는 메모리를 포함할 수 있다. 메모리는, 예를 들어, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 및 프로그램 가능 리드 온리 메모리(EPROM), 프로그램 가능 리드 온리 메모리(PROM)를 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리일 수 있다. 메모리는 고정식, 착탈식, 또는 이들의 조합일 수 있다.
Claims (182)
- 국부 발진기(LO) 신호 생성기로서,
출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL); 및
상기 DLL에 동작 가능하게 결합되는 위상 구성 회로― 상기 위상 구성 회로는 상기 생성된 위상 편이된 신호들의 서브세트들을 선택하고, 상기 위상 편이된 신호들의 상기 선택된 서브세트들을 공진 부하에 제공하도록 구성됨 ―를 포함하고,
상기 위상 편이된 신호들의 서브세트들의 선택은 상기 공진 부하를 통한 결합시에 상기 위상 편이된 신호들의 서브세트들의 각각의 신호를 주파수 체배하여, 상기 위상 편이된 신호들의 서브세트들의 각각의 신호에 대하여 상기 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는
국부 발진기(LO) 신호 생성기.
- 제1항에 있어서,
상기 DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고,
상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 상기 다수의 지연 요소의 함수인
LO 신호 생성기.
- 제1항에 있어서,
상기 DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고,
상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적은
LO 신호 생성기.
- 제1항에 있어서,
상기 DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 상기 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급되는
LO 신호 생성기.
- 제1항에 있어서,
상기 직교 LO 신호 세트는 직교 차동 LO 신호들인
LO 신호 생성기.
- 제1항에 있어서,
상기 출력 신호 주파수는 밀리미터파(mm-wave) 주파수 범위 내인
LO신호 생성기.
- 제1항에 있어서,
상기 위상 편이된 신호들의 서브세트들의 선택은 상기 출력 신호 주파수에서 상기 직교 LO 신호 세트의 각 신호가 상기 수신 입력 신호의 위상을 참조하여 위상 편이되게 하는
LO 신호 생성기.
- 국부 발진기(LO) 신호 생성기로서,
출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 저조파 주파수에서 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL); 및
상기 DLL에 동작 가능하게 결합되는 진폭 구성 회로― 상기 진폭 구성 회로는 상기 위상 편이된 신호들 각각의 진폭을 제어하여 가중된 위상 편이된 신호들을 생성하도록 구성되고, 상기 가중된 위상 편이된 신호들은 공진 부하에 결합됨 ―를 포함하고,
상기 가중된 위상 편이된 신호들과 연관되는 진폭은 상기 공진 부하를 통한 결합시에 상기 가중된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 상기 가중된 위상 편이된 신호들의 각각의 신호에 대하여 상기 출력 신호 주파수에서 직교 LO 신호 세트의 신호를 생성하는
국부 발진기(LO) 신호 생성기.
- 제8항에 있어서,
상기 DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고,
상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 상기 다수의 지연 요소의 함수인
LO 신호 생성기.
- 제8항에 있어서,
상기 DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고,
상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적은
LO 신호 생성기.
- 제8항에 있어서,
상기 DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 상기 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급되는
LO 신호 생성기.
- 제8항에 있어서,
상기 직교 LO 신호 세트는 직교 차동 LO 신호들인
LO 신호 생성기.
- 제8항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
LO 신호 생성기.
- 제8항에 있어서,
상기 가중된 위상 편이된 신호들과 연관되는 진폭의 선택은 상기 출력 신호 주파수에서 상기 직교 LO 신호 세트의 각 신호가 상기 수신 입력 신호의 위상을 참조하여 위상 편이되게 하는
LO 신호 생성기.
- 무선 디바이스로서,
복수의 수신기 체인;
처리 회로; 및
실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 수신기 체인 중의 각 수신기 체인으로 하여금 출력 신호 주파수의 저조파 주파수를 갖는 수신 입력 신호에 기초하여 위상 편이된 신호들을 생성하고, 상기 생성된 위상 편이된 신호들의 서브세트를 공진 부하에 선택적으로 제공하게 하고,
상기 생성된 위상 편이된 신호들의 서브세트를 선택적으로 제공하는 것은 상기 공진 부하를 통한 결합시에 상기 생성된 위상 편이된 신호들의 각각의 신호를 주파수 체배하여, 상기 생성된 위상 편이된 신호들의 각각의 신호에 대하여 상기 출력 신호 주파수에서 직교 국부 발진기(LO) 신호 세트의 신호를 생성하는
무선 디바이스.
- 제15항에 있어서,
상기 복수의 수신기 체인 중의 각 수신기 체인은 다른 수신기 체인들을 통해 생성되는 상기 직교 LO 신호 세트에 대하여 편이된 위상을 갖는 상기 직교 LO 신호 세트를 생성하도록 구성되는 각각의 LO 신호 생성 유닛을 포함하는
무선 디바이스.
- 제15항에 있어서,
상기 복수의 수신기 체인 중의 각 수신기 체인은 상기 입력 신호를 수신하고 상기 저조파 주파수에서 상기 수신 입력 신호로부터 상기 위상 편이된 신호들을 생성하도록 구성되는 지연 고정 루프(DLL)를 포함하는 각각의 LO 신호 생성 유닛을 포함하는
무선 디바이스.
- 제17항에 있어서,
상기 DLL은 다수의 지연 요소를 갖는 제어된 지연 라인을 포함하고,
상기 복수의 수신기 체인의 각각의 수신기 체인에 대하여 상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 상기 다수의 지연 요소의 함수인
무선 디바이스.
- 제17항에 있어서,
상기 DLL은 복수의 지연 요소를 갖는 보간 지연 라인을 포함하고,
상기 복수의 수신기 체인의 각각의 수신기 체인에 대하여 상기 생성된 위상 편이된 신호들과 연관되는 단위 위상 편이는 상기 복수의 지연 요소 중의 단일의 지연 요소와 연관되는 지연보다 적은
무선 디바이스.
- 제17항에 있어서,
상기 DLL은 서로 인터리브되는 지연 요소들의 2차원 매트릭스를 포함하고, 상기 매트릭스 내의 각 노드는 2 개의 지연 요소에 의해 공급되는
무선 디바이스.
- 제15항에 있어서,
상기 복수의 수신기 체인 중의 각 수신기 체인은 지연 고정 루프(DLL)에 결합되는 각각의 위상 구성 회로를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 위상 구성 회로로 하여금 상기 DLL에 의해 생성되는 상기 위상 편이된 신호들 중 선택된 신호들을 상기 공진 부하에 선택적으로 결합함으로써 상기 생성된 위상 편이된 신호들을 상기 공진 부하에 선택적으로 제공하게 하는
무선 디바이스.
- 제15항에 있어서,
상기 복수의 수신기 체인 중의 각 수신기 체인은 지연 고정 루프(DLL)에 결합되는 각각의 위상 구성 회로를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 위상 구성 회로로 하여금 상기 DLL에 의해 생성되는 상기 위상 편이된 신호들의 일부를 선택적으로 감쇠함으로써 상기 생성된 위상 편이된 신호들을 상기 공진 부하에 선택적으로 제공하게 하는
무선 디바이스.
- 제15항에 있어서,
상기 직교 LO 신호 세트는 직교 차동 LO 신호들인
무선 디바이스.
- 제15항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
무선 디바이스.
- 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)로서,
출력 신호 주파수의 하위(sub-multiple) 주파수를 갖는 입력 신호를 수신하고, 상기 하위 주파수에서 상기 입력 신호로부터 위상 편이된 입력 신호들을 생성하도록 구성되는 위상 생성 회로; 및
상기 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 회로에 제공하도록 구성되는 위상 선택 회로를 포함하고,
상기 진폭 구성 회로는 상기 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하고, 상기 하위 주파수에서 상기 가중 및 결합된 위상 편이된 출력 신호들을 공진 매칭 네트워크에 결합하도록 구성되고,
상기 위상 편이된 입력 신호들의 서브세트들의 선택은 상기 가중 및 결합된 위상 편이된 출력 신호들을 상기 공진 매칭 네트워크에 대한 결합을 통해 주파수 체배하여 상기 출력 신호 주파수에서 출력 신호를 생성하는
주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC).
- 제25항에 있어서,
상기 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 상기 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 상기 위상 편이된 입력 신호들의 각각의 신호와 연관되는
FM-RFDAC.
- 제25항에 있어서,
디지털 프런트 엔드에 공급되는 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 상기 입력 신호를 생성하도록 구성되는 디지털-시간 컨버터(DTC)를 더 포함하는
FM-RFDAC.
- 제25항에 있어서,
상기 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고,
상기 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 상기 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고,
상기 진폭 구성 회로에 의해 제공되는 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초하는
FM-RFDAC.
- 제25항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 가중 및 결합된 위상 편이된 출력 신호들을 상기 공진 매칭 네트워크에 대한 결합을 통해 상기 입력 신호의 주파수의 고조파에서 구조적으로 추가하는
FM-RFDAC.
- 제25항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 출력 신호가 상기 입력 신호의 위상을 참조하여 위상 편이되게 하는
FM-RFDAC.
- 제25항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
FM-RFDAC.
- 송신기로서,
복수의 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC)― 상기 복수의 FM-RFDAC 중의 각 FM-RFDAC는,
출력 신호 주파수의 하위 주파수를 갖는 입력 신호를 수신하고, 상기 하위 주파수에서 상기 입력 신호로부터 위상 편이된 입력 신호들을 생성하고,
상기 위상 편이된 입력 신호들의 서브세트를 선택적으로 결합하여 위상 편이된 출력 신호들을 진폭 구성 회로에 제공― 상기 진폭 구성 회로는 상기 위상 편이된 출력 신호들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성함 ―하도록 구성됨 ―; 및
복수의 공진 매칭 네트워크― 상기 복수의 공진 매칭 네트워크 중의 각 공진 매칭 네트워크는 FM-RFDAC들 각각에 결합되고, 복수의 공진 매칭 네트워크 각각은 상기 가중 및 결합된 위상 편이된 출력 신호들 각각에 결합됨 ―를 포함하고,
상기 복수의 공진 매칭 네트워크 각각은 상기 가중 및 결합된 위상 편이된 출력 신호들을 주파수 체배하여 상기 출력 신호 주파수에서 각각의 출력 신호를 생성하는
송신기.
- 제32항에 있어서,
상기 복수의 FM-RFDAC 중의 각 FM-RFDAC는 상기 입력 신호로부터 상기 위상 편이된 입력 신호들을 생성하는 위상 생성 회로를 포함하고,
상기 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 상기 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 상기 위상 편이된 입력 신호들의 각각의 신호와 연관되는
송신기.
- 제32항에 있어서,
기저대역 동상 및 직교 위상 신호들을 수신하도록 구성되는 디지털 프런트 엔드(DFE); 및
상기 기저대역 동상 및 직교 위상 신호들로부터의 위상 변조된 출력과 시간-정렬되는 상기 입력 신호를 생성하도록 구성되는 디지털-시간 컨버터(DTC)를 더 포함하는
송신기.
- 제34항에 있어서,
상기 DTC는 디지털 제어식 2-지점 에지 보간기(DCEI2)에 결합되는 다중-모듈러스 분할기(MMD)를 포함하는
송신기.
- 제32항에 있어서,
상기 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고,
상기 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 상기 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고,
상기 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초하는
송신기.
- 제32항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 가중 및 결합된 위상 편이된 출력 신호들을 상기 복수의 공진 매칭 네트워크의 각각의 네트워크에 대한 결합을 통해 상기 입력 신호의 주파수의 고조파에서 구조적으로 추가하는
송신기.
- 제32항에 있어서,
상기 복수의 FM-RFDAC 중의 각 FM-RFDAC에서 상기 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC에 의해 생성되는 상기 출력 신호들 중의 각각의 출력 신호가 상기 입력 신호의 위상을 참조하여 위상 편이되게 하는
송신기.
- 제38항에 있어서,
상기 복수의 FM-RFDAC 중의 각 FM-RFDAC에서 상기 위상 편이된 입력 신호들의 서브세트의 선택은 각 FM-RFDAC에 의해 생성되는 상기 출력 신호들 중의 각각의 출력 신호가 서로를 참조하여 위상 편이되게 하는
송신기.
- 제32항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
송신기.
- 무선 디바이스로서,
복수의 송신 체인;
처리 회로; 및
실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 송신 체인 중의 각 송신 체인으로 하여금 출력 신호 주파수의 하위 주파수에서 위상 편이된 입력 신호들을 생성하고, 상기 생성된 위상 편이된 입력 신호들의 서브세트들을 공진 매칭 네트워크에 선택적으로 제공하게 하고,
상기 위상 편이된 입력 신호들의 서브세트들의 선택은 상기 공진 매칭 네트워크를 통한 결합시에 상기 위상 편이된 신호들의 서브세트들을 주파수 체배하여, 상기 복수의 송신 체인의 각각의 송신 체인에 대하여 상기 출력 신호 주파수에서 출력 신호를 생성하는
무선 디바이스.
- 제41항에 있어서,
상기 복수의 송신 체인 각각은 상기 생성된 위상 편이된 입력 신호들의 서브세트들을 선택적으로 가중 및 결합하여 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 구성되는 진폭 구성 회로를 포함하고,
상기 가중 및 결합된 위상 편이된 출력 신호들은 상기 공진 매칭 네트워크에 결합되어 상기 복수의 송신 체인의 각각의 송신 체인에 대하여 상기 출력 신호 주파수에서 상기 출력 신호를 생성하는
무선 디바이스.
- 제42항에 있어서,
상기 진폭 구성 회로는 각각의 커패시터에 결합되는 복수의 인버터를 포함하고,
상기 진폭 구성 회로는 복수의 인버터의 각 인버터의 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어함으로써 상기 가중 및 결합된 위상 편이된 출력 신호들을 생성하도록 더 구성되고,
상기 위상 편이된 출력 신호들의 가중은 스위칭 동작 인버터들에 결합되는 커패시터 값들 대 고정된 DC 동작 인버터들에 결합되는 커패시터 값들의 비율에 기초하는
무선 디바이스.
- 제41항에 있어서,
상기 복수의 송신 체인 각각은 상기 입력 신호로부터 상기 위상 편이된 입력 신호들을 생성하는 위상 생성 회로를 포함하고,
상기 위상 생성 회로는 서로 직렬로 결합되는 복수의 지연 요소를 포함하고, 상기 지연 요소들의 인접 결합부들 사이의 각 노드는 각각의 지연 요소에 의해 도입되는 지연 시간에 비례하는 위상 편이량만큼 상기 위상 편이된 입력 신호들의 각각의 신호와 연관되는
무선 디바이스.
- 제42항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 가중 및 결합된 위상 편이된 출력 신호들을 상기 공진 매칭 네트워크에 대한 결합을 통해 상기 입력 신호의 주파수의 고조파에서 구조적으로 추가하는
무선 디바이스.
- 제41항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 복수의 송신 체인의 각각의 송신 체인이 상기 입력 신호의 위상을 참조하여 위상 편이되게 하는
무선 디바이스.
- 제46항에 있어서,
상기 위상 편이된 입력 신호들의 서브세트의 선택은 상기 복수의 송신 체인의 각각의 송신 체인이 서로를 참조하여 위상 편이되게 하는
무선 디바이스.
- 제41항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
무선 디바이스.
- 송신기로서,
출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제각기 제1 및 제2 위상 편이된 입력 신호를 제공하도록 각각 구성되는 제1 및 제2 위상 편이 회로;
상기 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하도록 구성되는 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC); 및
상기 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하도록 구성되는 제2 FM-RFDAC를 포함하고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각은 상기 출력 신호 주파수에서 출력 신호를 생성하도록 가중되는
송신기.
- 제49항에 있어서,
상기 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고, 상기 제1 위상 편이된 입력 신호 및 제2 위상 편이된 입력 신호와 연관되는 상기 위상 편이는 계산된 8분원에 기초하고,
상기 송신기는,
45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 상기 8분원을 계산하도록 구성되는 디지털 프런트 엔드를 더 포함하는
송신기.
- 제49항에 있어서,
상기 제1 위상 편이 회로는 상기 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 상기 제1 위상 편이된 입력 신호를 생성하도록 구성되고,
상기 제2 위상 편이 회로는 상기 입력 신호를 45 도, 135 도, 225 도, 또는 315 도 중 하나만큼 위상 편이함으로써 상기 제2 위상 편이된 입력 신호를 생성하도록 구성되는
송신기.
- 제49항에 있어서,
상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC 각각은 복수의 진폭 제어 회로를 포함하고, 상기 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고,
상기 송신기는,
상기 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하도록 구성되는 디지털 프런트 엔드를 더 포함하고, 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트의 가중은 상기 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 상기 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초하는
송신기.
- 제52항에 있어서,
상기 복수의 진폭 제어 회로의 각 진폭 제어 회로는 논리 NAND 게이트인
송신기.
- 제53항에 있어서,
상기 논리 NAND 게이트들의 각 논리 NAND 게이트는 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 상기 디지털 프런트 엔드에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는
송신기.
- 제49항에 있어서,
공통 출력 노드에서 상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC 각각에 결합되는 공진 매칭 네트워크를 더 포함하고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트를 상기 공진 매칭 네트워크에 대한 결합을 통해 상기 입력 신호의 주파수의 고조파에서 구조적으로 추가하는
송신기.
- 제49항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
송신기.
- 제49항에 있어서,
상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC는, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트를 생성하도록 각각 구성되는
송신기.
- 송신기로서,
45 도 축선으로 재-맵핑된 후에 디지털 기저대역 신호 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하도록 구성되는 디지털 프런트 엔드;
제1 위상 편이된 입력 신호로부터 제1 위상 편이된 입력 신호 세트를 생성하도록 구성되는 제1 주파수 체배 무선 주파수 디지털-아날로그 컨버터(FM-RFDAC),
― 상기 제1 위상 편이된 입력 신호는 상기 계산된 8분원에 기초하여 제1 위상 편이를 입력 신호에 적용함으로써 생성되고, 상기 입력 신호는 출력 신호 주파수의 하위 주파수를 가짐 ―; 및
제2 위상 편이된 입력 신호로부터 제2 위상 편이된 입력 신호 세트를 생성하도록 구성― 상기 제2 위상 편이된 입력 신호는 상기 계산된 8분원에 기초하여 제2 위상 편이를 상기 입력 신호에 적용함으로써 생성됨 ―되는 제2 FM-RFDAC를 포함하고,
상기 디지털 프런트 엔드는 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각을 가중하여 상기 출력 신호 주파수에서 출력 신호를 생성하도록 더 구성되는
송신기.
- 제58항에 있어서,
제각기 상기 계산된 8분원에 기초하여 상기 입력 신호를 위상 편이하여 상기 제1 및 제2 위상 편이된 입력 신호를 제공하도록 각각 구성되는 제1 및 제2 위상 편이 회로를 더 포함하는
송신기.
- 제59항에 있어서,
상기 제1 위상 편이 회로는 상기 계산된 8분원에 따라 0 도, 90 도, 180 도, 또는 270 도 중 하나인 상기 제1 위상 편이를 상기 입력 신호에 적용하도록 구성되고,
상기 제2 위상 편이 회로는 상기 계산된 8분원에 따라 45 도, 135 도, 225 도, 또는 315 도 중 하나인 상기 제2 위상 편이를 상기 입력 신호에 적용하도록 구성되는
송신기.
- 제58항에 있어서,
상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC 각각은 복수의 진폭 제어 회로를 포함하고, 상기 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고,
상기 디지털 프런트 엔드는 상기 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하도록 더 구성되고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트의 가중은 상기 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 상기 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초하는
송신기.
- 제61항에 있어서,
상기 복수의 진폭 제어 회로의 각 진폭 제어 회로는 논리 NAND 게이트인
송신기.
- 제62항에 있어서,
상기 논리 NAND 게이트들의 각 논리 NAND 게이트는 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트의 각각의 신호에 결합되는 하나의 입력, 및 상기 디지털 프런트 엔드에 의해 제어된 논리 상태를 갖는 디지털 제어 라인에 결합되는 제2 입력을 갖는
송신기.
- 제58항에 있어서,
공통 출력 노드에서 상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC 각각에 결합되는 공진 매칭 네트워크를 더 포함하고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각에 적용되는 가중은 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트를 상기 공진 매칭 네트워크에 대한 결합을 통해 상기 입력 신호의 주파수의 고조파에서 구조적으로 추가하는
송신기.
- 제58항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
송신기.
- 제58항에 있어서,
상기 제1 FM-RFDAC 및 상기 제2 FM-RFDAC는, 제각기 제어된 지연 라인, 보간 지연 라인, 또는 2차원 지연 라인 중 하나를 사용해서, 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트를 생성하도록 각각 구성되는
송신기.
- 무선 디바이스로서,
복수의 송신 체인;
처리 회로; 및
실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 송신 체인 중의 각 송신 체인으로 하여금,
출력 신호 주파수의 하위 주파수인 주파수를 갖는 입력 신호를 위상 편이하여 제1 및 제2 위상 편이된 입력 신호를 제공하고,
상기 제1 위상 편이된 입력 신호로부터 제1 위상 편이된 신호 세트를 생성하고,
상기 제2 위상 편이된 입력 신호로부터 제2 위상 편이된 신호 세트를 생성하고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각의 가중된 결합에 기초하여 상기 출력 신호 주파수에서 출력 신호를 생성하게 하는
무선 디바이스.
- 제67항에 있어서,
상기 위상 편이는 동상(I) 및 직교 위상(Q) 복합 데이터 값들이 서로 45 도 이격되게 하는 I 및 Q 복합 데이터 값들의 재-맵핑에 기초하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 송신 체인 중의 각 송신 체인으로 하여금 45 도 축선으로 재-맵핑된 후에 동상(I) 및 직교 위상(Q) 복합 데이터 값들에 의해 점유되는 8분원을 계산하게 하고,
상기 제1 위상 편이된 입력 신호 및 상기 제2 위상 편이된 입력 신호와 연관되는 상기 위상 편이는 상기 계산된 8분원에 기초하는
무선 디바이스.
- 제67항에 있어서,
상기 복수의 송신 체인 중의 각 송신 체인은 상기 입력 신호를 0 도, 90 도, 180 도, 또는 270 도 중 하나만큼 위상 편이함으로써 상기 제1 위상 편이된 입력 신호를 생성하고, 상기 입력 신호를 45 도, 135 도, 225 도, 또는 315 도만큼 위상 편이함으로써 상기 제2 위상 편이된 입력 신호를 생성하도록 구성되는
무선 디바이스.
- 제67항에 있어서,
상기 복수의 송신 체인 중의 각 송신 체인은 복수의 진폭 제어 회로를 포함하고, 상기 복수의 진폭 제어 회로의 각 진폭 제어 회로는 각각의 커패시터에 결합되고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 송신 체인 중의 각 송신 체인으로 하여금 상기 복수의 진폭 제어 회로의 각 진폭 제어 회로의 동작 모드를 스위칭 모드 또는 고정된 DC 모드 중 하나로 제어하게 하고,
상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트의 가중은 상기 스위칭 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들 대 상기 고정된 DC 모드에서 동작하는 진폭 제어 회로에 결합되는 커패시터 값들의 비율에 기초하는
무선 디바이스.
- 제67항에 있어서,
상기 복수의 송신 체인의 각 송신 체인에서 상기 제1 위상 편이된 신호 세트 및 상기 제2 위상 편이된 신호 세트 각각의 가중된 결합은 상기 복수의 송신 체인의 각각의 송신 체인에 의해 생성되는 출력 신호가 서로를 참조하여 위상 편이되게 하는
무선 디바이스.
- 제67항에 있어서,
상기 출력 신호 주파수는 밀리미터파 주파수 범위 내인
무선 디바이스.
- 디지털 트랜시버 부분들의 세트를 갖는 트랜시버로서,
상기 디지털 트랜시버 부분들의 세트 중의 제1 디지털 트랜시버 부분은,
국부 발진기(LO) 클록 신호를 수신하고 상기 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하도록 구성되는 주파수 체배기/편이기 회로; 및
상기 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 동상(I) 및 직교 위상(Q) 신호를 제공하도록 구성되는 믹서 세트를 포함하고,
상기 주파수 체배기/편이기 회로는 상기 직교 LO 신호 세트를 선택적으로 위상 편이하여 아날로그 또는 디지털 빔 형성 모드 중 하나에 따라 디지털 프런트 엔드(DFE)에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하도록 더 구성되는
트랜시버.
- 제73항에 있어서,
상기 주파수 체배기/편이기 회로는 상기 직교 LO 신호 세트를 위상 편이하여 상기 아날로그 빔 형성 모드에 따라 상기 DFE에 의해 기저대역 I 및 Q 신호의 처리를 가능하게 하고, 상기 직교 LO 신호 세트를 위상 편이하지 않아 상기 디지털 빔 형성 모드에 따라 상기 DFE에 의해 상기 기저대역 I 및 Q 신호의 처리를 가능하게 하도록 더 구성되는
트랜시버.
- 제73항에 있어서,
상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 상기 DFE에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 더 포함하는
트랜시버.
- 제75항에 있어서,
상기 I/Q 아날로그-디지털 및 기저대역 필터 회로는 상기 기저대역 I 및 Q 신호가 상기 디지털 빔 형성 모드에 따라 상기 DFE에 의해 처리될 때 활성화되도록 구성되고, 상기 기저대역 I 및 Q 신호가 상기 아날로그 빔 형성 모드에 따라 상기 DFE에 의해 처리될 때 비활성화되도록 구성되는
트랜시버.
- 제75항에 있어서,
상기 믹서 세트의 출력에 결합되는 스위칭 컴포넌트를 더 포함하고, 상기 스위칭 컴포넌트는, 상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 상기 DFE에 의해 처리되는지의 여부에 기초하여, 상기 기저대역 I 및 Q 신호를 (i) 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로 또는 (ii) 상기 디지털 트랜시버 부분들의 세트 중의 제2 트랜시버 부분과 연관되는 제2 믹서 세트의 출력에 선택적으로 결합하도록 구성되는
트랜시버.
- 제77항에 있어서,
신호 합산 회로가 상기 제2 트랜시버 부분과 연관되는 상기 제2 믹서 세트의 출력에 결합되고,
상기 스위칭 컴포넌트는 상기 제1 트랜시버 부분 및 상기 제2 트랜시버 부분과 제각기 연관되는 상기 기저대역 I 및 Q 신호의 합산이 상기 아날로그 빔 형성 모드에 따라 상기 DFE에 의해 처리되도록 폐쇄되는
트랜시버.
- 제77항에 있어서,
상기 스위칭 컴포넌트는 상기 제1 트랜시버 부분과 연관되는 상기 기저대역 I 및 Q 신호가 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로에 결합되고 나서 상기 디지털 빔 형성 모드에 따라 상기 DFE에 의해 후속하여 처리되도록 개방되는
트랜시버.
- 제73항에 있어서,
상기 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신되는
트랜시버.
- 트랜시버로서,
아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하도록 구성되는 공유 디지털 프런트 엔드(DFE); 및
디지털 트랜시버 부분들의 세트― 상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 상기 공유 DFE에 결합되고,
국부 발진기(LO) 클록 신호를 수신하고 상기 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하도록 구성되는 주파수 체배기/편이기 회로; 및
상기 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 상기 기저대역 I 및 Q 신호를 제공하도록 구성되는 믹서 세트를 포함함 ―를 포함하고,
각 디지털 트랜시버 부분과 연관되는 상기 주파수 체배기/편이기 회로는 특정 디지털 트랜시버 부분에 대한 상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 상기 공유 DFE에 의해 처리되는지의 여부에 기초하여 상기 직교 LO 신호 세트를 선택적으로 위상 편이하도록 더 구성되는
트랜시버.
- 제81항에 있어서,
각 디지털 트랜시버 부분과 연관되는 상기 주파수 체배기/편이기 회로는 상기 공유 DFE가 상기 아날로그 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때 상기 직교 LO 신호 세트를 위상 편이하고, 상기 공유 DFE가 상기 디지털 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때 상기 직교 LO 신호 세트를 위상 편이하지 않도록 구성되는
트랜시버.
- 제81항에 있어서,
상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 상기 공유 DFE에 의해 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 더 포함하는
트랜시버.
- 제83항에 있어서,
상기 디지털 트랜시버 부분들 각각과 연관되는 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로는 상기 공유 DFE가 디지털 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때 활성화되도록 구성되는
트랜시버.
- 제83항에 있어서,
상기 디지털 트랜시버 부분들의 서브세트와 연관되는 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로는 상기 공유 DFE가 상기 아날로그 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때 비활성화되는
트랜시버.
- 제85항에 있어서,
상기 공유 DFE가 상기 아날로그 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때 비활성화되는 상기 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분은 상기 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분과 연관되는 상기 믹서 세트의 출력을 서로 결합하는 스위칭 컴포넌트를 더 포함하는
트랜시버.
- 제86항에 있어서,
상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 상기 디지털 트랜시버 부분들의 서브세트 중의 각 디지털 트랜시버 부분과 연관되는 상기 믹서 세트의 출력에 결합되는 신호 합산 회로를 더 포함하고,
상기 공유 DFE가 상기 아날로그 빔 형성 모드에 따라 상기 기저대역 I 및 Q 신호를 처리할 때, 상기 신호 합산 회로는 비활성화된 상기 디지털 트랜시버 부분들의 서브세트 중의 각 트랜시버 부분과 연관되는 상기 기저대역 I 및 Q 신호의 합산을 활성화된 I/Q 아날로그-디지털 및 기저대역 필터 회로를 갖는 상기 디지털 트랜시버 부분들의 세트 중의 상기 디지털 트랜시버 부분에 제공하는
트랜시버.
- 제81항에 있어서,
상기 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신되는
트랜시버.
- 무선 디바이스로서,
복수의 트랜시버 체인;
처리 회로; 및
실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고,
상기 실행 가능 명령어는, 상기 처리 회로에 의한 실행시에, 상기 복수의 트랜시버 체인 중의 각 트랜시버 체인으로 하여금,
아날로그 및 디지털 빔 형성 모드에 따라 기저대역 동상(I) 및 직교 위상(Q) 신호를 처리하고;
국부 발진기(LO) 클록 신호를 수신하고 상기 LO 클록 신호를 주파수 체배하여 직교 LO 신호 세트를 생성하고;
상기 직교 LO 신호 세트에 따라 수신 데이터를 다운샘플링하여 기저대역 I 및 Q 신호를 제공하게 하고,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은 특정 트랜시버 체인에 대한 상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 상기 직교 LO 신호 세트를 선택적으로 위상 편이하도록 더 구성되는
무선 디바이스.
- 제89항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은, 상기 기저대역 I 및 Q 신호가 상기 아날로그 빔 형성 모드에 따라 처리될 때 상기 직교 LO 신호 세트를 위상 편이하고, 상기 기저대역 I 및 Q 신호가 상기 디지털 빔 형성 모드에 따라 처리될 때 상기 직교 LO 신호 세트를 위상 편이하지 않도록 더 구성되는
무선 디바이스.
- 제89항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은 상기 기저대역 I 및 Q 신호가 상기 아날로그 또는 상기 디지털 빔 형성 모드에 따라 처리되는지의 여부에 기초하여 선택적으로 활성화 또는 비활성화되도록 구성되는 I/Q 아날로그-디지털 및 기저대역 필터 회로를 포함하는
무선 디바이스.
- 제91항에 있어서,
상기 디지털 트랜시버 체인들 각각과 연관되는 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로는 상기 기저대역 I 및 Q 신호가 상기 디지털 빔 형성 모드에 따라 처리될 때 활성화되도록 구성되는
무선 디바이스.
- 제91항에 있어서,
상기 디지털 트랜시버 체인들의 서브세트와 연관되는 상기 I/Q 아날로그-디지털 및 기저대역 필터 회로는 상기 기저대역 I 및 Q 신호가 상기 아날로그 빔 형성 모드에 따라 처리될 때 비활성화되는
무선 디바이스.
- 제89항에 있어서,
상기 수신 데이터는 밀리미터파 주파수 범위 내의 주파수를 갖는 신호에 따라 수신되는
무선 디바이스.
- 디지털 트랜시버 부분들의 세트를 갖는 트랜시버로서,
상기 디지털 트랜시버 부분들의 세트 중의 제1 디지털 트랜시버 부분은,
안테나에 결합되는 송신 경로 회로― 상기 송신 경로 회로는 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 상기 안테나를 통해 상기 송신 신호를 결합하도록 구성됨 ―; 및
상기 송신 경로 회로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하도록 구성되는 수신 경로 회로를 포함하고,
상기 송신 경로 회로는 상기 피드백 데이터에 기초하여 상기 DPD 계수를 상기 송신 신호에 적용하여 상기 제1 디지털 트랜시버 부분에 존재하는 비선형성을 보정하도록 더 구성되는
트랜시버.
- 제95항에 있어서,
상기 송신 경로 회로는 상기 DPD 계수를 상기 피드백 데이터에 기초하여 상기 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함하는
트랜시버.
- 제95항에 있어서,
상기 디지털 트랜시버 부분들의 세트는 제2 디지털 트랜시버 부분을 더 포함하고,
상기 트랜시버는,
상기 제1 디지털 트랜시버 부분의 피드백 데이터를 상기 제2 디지털 트랜시버 부분의 피드백 데이터와 비교하고, 상기 송신 경로 회로에 의해 적용되는 상기 DPD 계수를 계산하여 상기 제1 디지털 트랜시버 부분과 상기 제2 디지털 트랜시버 부분 사이의 비선형성 미스매칭을 제각기 제1 및 제2 디지털 트랜시버 부분의 피드백 데이터에 의해 지시된 바와 같이 보정하도록 구성되는 처리 회로를 더 포함하는
트랜시버.
- 제95항에 있어서,
상기 수신 경로 회로 및 상기 송신 경로 회로에 결합되는 스위칭 컴포넌트를 더 포함하고, 상기 스위칭 컴포넌트는 (i) 상기 안테나, 또는 (ii) 상기 송신 경로 회로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 상기 수신 경로 회로에 선택적으로 결합하도록 구성되는
트랜시버.
- 제95항에 있어서,
상기 수신 경로 회로는 상기 송신 경로 회로를 통한 상기 송신 신호의 송신과 함께 상기 송신 경로 회로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 측정하도록 구성되는
트랜시버.
- 제95항에 있어서,
상기 디지털 트랜시버 부분들의 세트는 제2 디지털 트랜시버 부분을 포함하고, 상기 제1 디지털 트랜시버 부분 및 상기 제2 디지털 트랜시버 부분 각각의 상기 송신 경로 회로는 제각기 제1 및 제2 트랜시버 부분 디지털 프런트 엔드(DFE)를 포함하고,
상기 트랜시버는,
상기 제1 디지털 트랜시버 부분 및 상기 제2 디지털 트랜시버 부분 각각에 결합되는 공유 DFE를 더 포함하는
트랜시버.
- 제100항에 있어서,
상기 제1 디지털 트랜시버 부분과 상기 제2 디지털 트랜시버 부분 사이의 비선형성 미스매칭량을 식별하고, 상기 제1 트랜시버 부분 DFE, 상기 제2 트랜시버 부분 DFE, 및 상기 공유 DFE 중 어느 것이 상기 비선형성 미스매칭량에 기초하여 상기 제1 디지털 트랜시버 부분 및 상기 제2 디지털 트랜시버 부분의 송신 체인에 대한 상기 DPD 계수를 계산하는지를 제어하도록 구성되는 프로세서 회로를 더 포함하는
트랜시버.
- 제95항에 있어서,
상기 송신 경로 회로는 상기 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 상기 송신 신호를 송신하도록 더 구성되는
트랜시버.
- 트랜시버로서,
공유 디지털 프런트 엔드(DFE);
디지털 트랜시버 부분들의 세트― 상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 상기 공유 DFE에 결합되고,
안테나에 결합되는 송신 경로 회로― 상기 송신 경로 회로는 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 상기 안테나를 통해 상기 송신 신호를 결합하도록 구성되는 트랜시버 부분 DFE를 포함함 ―; 및
상기 송신 경로 회로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 피드백 데이터를 측정하도록 구성되는 수신 경로 회로를 포함함 ―; 및
상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분에 대하여, (i) 상기 공유 DFE, 또는 (ii) 상기 트랜시버 부분 DFE가 상기 DPD 계수를 상기 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하도록 구성되는 프로세서 회로를 포함하는
트랜시버.
- 제103항에 있어서,
상기 프로세서 회로는 숭기 측정된 피드백 데이터를 사용해서 상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분간의 미스매칭량을 식별하도록 구성되고, 상기 DPD 계수는 상기 미스매칭을 보정하기 위해 계산되는
트랜시버.
- 제104항에 있어서,
상기 측정된 피드백 데이터에 의해 지시되는 바와 같은 상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함하는
트랜시버.
- 제103항에 있어서,
상기 송신 경로 회로는 상기 DPD 계수를 상기 피드백 데이터에 기초하여 상기 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함하는
트랜시버.
- 제103항에 있어서,
상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분은 상기 수신 경로 회로 및 상기 송신 경로 회로에 결합되는 스위칭 컴포넌트를 더 포함하고, 상기 스위칭 컴포넌트는 (i) 상기 안테나, 또는 (ii) 상기 송신 경로 회로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 상기 수신 경로 회로에 선택적으로 결합하도록 구성되는
트랜시버.
- 제104항에 있어서,
상기 프로세서 회로는 상기 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 상기 디지털 트랜시버 부분들의 세트 중의 디지털 트랜시버 부분들의 서브세트를 식별하고, 상기 디지털 트랜시버 부분들의 서브세트에 대하여 상기 DPD 계산을 수행하고 상기 DPD 계산의 수행을 통해 상기 트랜시버 부분 DFE를 비활성화하도록 더 구성되는
트랜시버.
- 제103항에 있어서,
상기 프로세서 회로는 상기 디지털 트랜시버 부분들의 세트 중의 각 디지털 트랜시버 부분에 대하여 비선형성의 양을 식별하고, 상기 공유 DFE 또는 상기 트랜시버 부분 DFE가 상기 비선형성의 양에 기초하여 상기 DPD 계수를 계산하는지의 여부를 제어하도록 더 구성되는
트랜시버.
- 제103항에 있어서,
상기 송신 경로 회로는 상기 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 상기 송신 신호를 송신하도록 더 구성되는
트랜시버.
- 무선 디바이스로서,
공유 디지털 프런트 엔드(DFE);
복수의 트랜시버 체인― 상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은 상기 공유 DFE에 결합됨 ―;
프로세서 회로; 및
실행 가능 명령어를 저장하도록 구성되는 메모리를 포함하고,
상기 실행 가능 명령어는, 상기 프로세서 회로에 의한 실행시에, 상기 복수의 트랜시버 체인 중의 각 트랜시버 체인으로 하여금,
안테나를 통한 송신 신호를 상기 송신 신호의 디지털 전치-왜곡(DPD) 계수에 따라 송신 경로를 통해 송신하고,
상기 송신 경로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 피드백 데이터를 수신 경로를 통해 측정하고,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인에 대하여, (i) 상기 공유 DFE, 또는 (ii) 상기 복수의 트랜시버 체인 중의 각각의 트랜시버 체인의 트랜시버 부분 DFE가 상기 DPD 계수를 상기 측정된 피드백 데이터에 기초하여 계산하는지의 여부를 제어하게 하는
무선 디바이스.
- 제111항에 있어서,
상기 프로세서 회로는 상기 측정된 피드백 데이터를 사용해서 상기 복수의 트랜시버 체인 중의 각 트랜시버 체인간의 미스매칭량을 식별하도록 구성되고, 상기 DPD 계수는 상기 미스매칭을 보정하기 위해 계산되는
무선 디바이스.
- 제112항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인간의 미스매칭은 비선형성 차이, 프로세스 미스매칭, 공급 및 접지 전위의 차이, 동일하지 않은 안테나 라우팅, 안테나 배치, 온도 구배, 및 안테나의 전압 정재파비(VSWR) 차이로 인한 미스매칭들 중 하나 이상을 포함하는
무선 디바이스.
- 제111항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은 상기 DPD 계수를 상기 피드백 데이터에 기초하여 상기 송신 신호에 적용하도록 구성되는 주파수 체배 무선 주파수 아날로그-디지털 컨버터(FM-RFDAC)를 더 포함하는
무선 디바이스.
- 제111항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인은 상기 수신 경로 및 상기 송신 경로에 결합되는 스위칭 컴포넌트를 더 포함하고, 상기 스위칭 컴포넌트는 (i) 상기 안테나, 또는 (ii) 상기 송신 경로를 통해 상기 안테나에 결합되는 상기 송신 신호의 입력 전력을 나타내는 샘플링 경로 중 하나를 상기 수신 경로에 선택적으로 결합하도록 구성되는
무선 디바이스.
- 제112항에 있어서,
상기 프로세서 회로는 상기 피드백 데이터가 소정의 값보다 적은 서로에 대한 미스매칭을 나타내는 상기 복수의 트랜시버 체인 중의 트랜시버 체인들의 서브세트를 식별하고, 상기 트랜시버 체인들의 서브세트에 대하여 상기 DPD 계산을 수행하고 상기 DPD 계산의 수행을 통해 상기 트랜시버 부분 DFE를 비활성화하도록 더 구성되는
무선 디바이스.
- 제111항에 있어서,
상기 프로세서 회로는 상기 복수의 트랜시버 체인 중의 각 트랜시버 체인에 대하여 비선형성의 양을 식별하고, 상기 공유 DFE 또는 상기 트랜시버 부분 DFE가 상기 비선형성의 양에 기초하여 상기 DPD 계수를 계산하는지의 여부를 제어하도록 더 구성되는
무선 디바이스.
- 제111항에 있어서,
상기 복수의 트랜시버 체인 중의 각 트랜시버 체인의 상기 송신 경로는 상기 안테나를 통해 밀리미터파 주파수 범위 내의 주파수를 갖는 상기 송신 신호를 송신하도록 더 구성되는
무선 디바이스.
- 결합-인덕터 기반 컴포넌트로서,
적층 및 결합된 송신 라인을 형성하기 위해 제2 금속층 아래에 배치되는 제1 금속층을 포함― 상기 제2 금속층은 제1 나선형 변압기에 연결됨 ―하는 제1 절반부; 및
제2 나선형 변압기에 연결되는 상기 제1 금속층을 포함하는 제2 절반부를 포함하고,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 결합된 인덕터들의 세트를 형성하고,
상기 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는
결합-인덕터 기반 컴포넌트.
- 제119항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관되는
결합-인덕터.
- 제119항에 있어서,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 각각 8각형 형상을 갖는
결합-인덕터.
- 제119항에 있어서,
상기 제2 절반부에 포함되는 상기 제1 금속층은 그 위에 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 상기 제2 금속층을 더 포함하는
결합-인덕터.
- 제122항에 있어서,
상기 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는
결합-인덕터.
- 제119항에 있어서,
상기 제1 금속층은 접지 차폐층의 상부에 배치되고,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기 아래의 구역에는 상기 접지 차폐층이 없는
결합-인덕터.
- 제119항에 있어서,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 접지 차폐층에 연결된 접지 링에 각각 연결되는
결합-인덕터.
- 제125항에 있어서,
상기 접지 링은 8각형 형상을 갖고 제1 접지 링 절반부 및 제2 접지 링 절반부를 포함하며, 상기 제1 접지 링 절반부 및 상기 제2 접지 링 절반부는 각각 상기 접지 차폐층에 연결되는
결합-인덕터.
- 제126항에 있어서,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 각각 상기 제1 접지 링 절반부에 연결되는
결합-인덕터.
- 제119항에 있어서,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 접지 차폐층에 연결된 접지 링에 각각 연결되고,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 상기 접지 차폐층이 없는 상기 접지 링 내측에 형성된 구역 내에 배치되는
결합-인덕터.
- 결합-인덕터 기반 컴포넌트로서,
상기 결합-인덕터 기반 컴포넌트의 제1 절반부와 연관되는 제1 포트― 상기 제1 포트는 적층 및 결합된 송신 라인을 형성하기 위해 제2 금속층 아래에 배치되는 제1 금속층을 포함하고, 상기 제2 금속층은 제1 나선형 변압기에 연결됨 ―; 및
상기 결합-인덕터 기반 컴포넌트의 제2 절반부와 연관되는 제2 포트― 상기 제2 포트는 제2 나선형 변압기에 연결되는 상기 제1 금속층을 포함함 ―를 포함하고,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 결합된 인덕터들의 세트를 형성하고,
상기 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는
결합-인덕터 기반 컴포넌트.
- 제129항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은 상보성 금속 산화물 반도체(CMOS) 프로세스를 통해 형성되는 층들과 연관되는
결합-인덕터.
- 제129항에 있어서,
상기 제1 포트는 50-오옴 소스에 결합되고, 상기 제2 포트는 밀리미터파(mmW) 증폭기의 입력에 결합되는
결합-인덕터.
- 제129항에 있어서,
상기 제1 포트는 50-오옴 부하에 결합되고, 상기 제2 포트는 밀리미터파(mmW) 증폭기의 출력에 결합되는
결합-인덕터.
- 제129항에 있어서,
상기 제2 포트에 포함되는 상기 제1 금속층은 그 위에 상기 제2 포트에서 제2 적층 및 결합된 송신 라인을 형성하도록 배치되는 상기 제2 금속층을 더 포함하는
결합-인덕터.
- 제133항에 있어서,
상기 결합-인덕터 기반 컴포넌트는 트리플렉서 회로의 일부를 형성하고,
상기 제1 포트는 무선 주파수(RF) 헤드와 연관되는 신호에 결합― 상기 신호는 상기 트리플렉서 회로에 의해 결합된 상이한 주파수들을 갖는 복수의 신호 중의 신호임 ―되고,
상기 제2 포트는 상기 트리플렉서 회로의 출력에 결합되는
결합-인덕터.
- 제134항에 있어서,
상기 결합-인덕터 기반 컴포넌트는 상기 신호의 주파수에 따라 필터 응답을 갖는 상기 제1 및 제2 포트간의 대역통과 필터를 형성하는
결합-인덕터.
- 제129항에 있어서,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기는 각각 8각형 형상을 갖는
결합-인덕터.
- 제133항에 있어서,
상기 제2 적층 및 결합된 송신 라인은 등가의 스플릿 커패시터 회로를 형성하는
결합-인덕터.
- 제129항에 있어서,
상기 제1 금속층은 접지 차폐층의 상부에 배치되고,
상기 제1 나선형 변압기 및 상기 제2 나선형 변압기 아래의 구역에는 상기 접지 차폐층이 없는
결합-인덕터.
- 라디오 헤드로서,
적어도 하나의 트랜시버 체인을 포함하는 트랜시버 다이;
상기 적어도 하나의 트랜시버 체인에 결합되는 프런트 엔드 다이; 및
상기 프런트 엔드 다이에 결합되는 안테나 어레이 다이를 포함하고,
상기 적어도 하나의 트랜시버 체인은 상기 프런트 엔드 다이 및 상기 안테나 어레이 다이와 함께, 상기 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하도록 구성되는
라디오 헤드.
- 제139항에 있어서,
상기 트랜시버 다이는 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 상기 모뎀에 결합되는
라디오 헤드.
- 제139항에 있어서,
상기 트랜시버 다이는 복수의 트랜시버 체인 및 공통 디지털 프런트 엔드를 더 포함하고, 상기 공통 디지털 프런트 엔드는 상기 모뎀 및 상기 복수의 트랜시버 체인의 각 트랜시버 체인과의 디지털 데이터 통신을 용이하게 하도록 구성되는
라디오 헤드.
- 제139항에 있어서,
상기 적어도 하나의 트랜시버 체인과 상기 모뎀 사이의 상기 디지털 데이터 통신은 직렬 디지털 인터페이스에 따르는
라디오 헤드.
- 제141항에 있어서,
상기 안테나 어레이 다이는 복수의 안테나 요소를 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 복수의 안테나 요소의 각각의 안테나 요소에 결합되는
라디오 헤드.
- 제143항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 상기 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성되는
라디오 헤드.
- 제141항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 상기 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함하는
라디오 헤드.
- 제139항에 있어서,
상기 트랜시버 다이는 복수의 트랜시버 체인을 더 포함하고,
상기 라디오 헤드는,
직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용하는
라디오 헤드.
- 라디오 헤드로서,
복수의 트랜시버 체인을 포함하는 트랜시버 다이;
상기 복수의 트랜시버 체인의 각 트랜시버 체인에 결합되는 프런트 엔드 다이; 및
복수의 안테나 요소― 상기 복수의 안테나 요소 중의 각 안테나 요소는 상기 프런트 엔드 다이를 통해 상기 복수의 트랜시버 체인의 각각의 트랜시버 체인에 결합됨 ―를 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 프런트 엔드 다이 및 상기 복수의 안테나 요소와 함께, 상기 라디오 헤드 외부에 있는 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와의 무선 데이터 통신을 용이하게 하도록 구성되는
라디오 헤드.
- 제147항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는 디지털 케이블을 통해 모뎀에 결합되는
라디오 헤드.
- 제147항에 있어서,
상기 트랜시버 다이는 공통 디지털 프런트 엔드를 더 포함하고, 상기 공통 디지털 프런트 엔드는 상기 모뎀 및 상기 복수의 트랜시버 체인의 각 트랜시버 체인과의 디지털 데이터 통신을 용이하게 하도록 구성되는
라디오 헤드.
- 제147항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인과 상기 모뎀 사이의 상기 디지털 데이터 통신은 직렬 디지털 인터페이스에 따르는
라디오 헤드.
- 제149항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 상기 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성되는
라디오 헤드.
- 제149항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 상기 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함하는
라디오 헤드.
- 제147항에 있어서,
상기 트랜시버 다이는 직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용하는
라디오 헤드.
- 제147항에 있어서,
상기 디바이스와의 무선 데이터 통신은 밀리미터파(mm-wave) 주파수를 포함하는 주파수 범위에 따르는
라디오 헤드.
- 라디오로서,
라디오 헤드― 상기 라디오 헤드는,
적어도 하나의 트랜시버 체인;
상기 적어도 하나의 트랜시버 체인에 결합되는 프런트 엔드 다이; 및
상기 프런트 엔드 다이에 결합되는 안테나 어레이 다이를 포함함 ―; 및
라디오 헤드 외부의 모뎀을 포함― 상기 모뎀은 디지털 통신 링크를 통해 상기 라디오 헤드에 결합됨 ―하고,
상기 적어도 하나의 트랜시버 체인은 상기 프런트 엔드 다이 및 상기 안테나 어레이 다이와 함께, 상기 디지털 통신 링크를 통한 상기 모뎀과의 디지털 데이터 통신에 기초하여 디바이스와 무선 통신하도록 구성되는
라디오.
- 제155항에 있어서,
상기 디지털 통신 링크는 가요성 플랫 케이블(FFC) 또는 가요성 인쇄 회로(FPC) 케이블 중 하나를 포함하는
라디오 헤드.
- 제155항에 있어서,
상기 트랜시버 다이는 복수의 트랜시버 체인 및 공통 디지털 프런트 엔드를 더 포함하고, 상기 공통 디지털 프런트 엔드는 상기 모뎀 및 상기 복수의 트랜시버 체인의 각 트랜시버 체인과의 상기 디지털 데이터 통신을 용이하게 하도록 구성되는
라디오 헤드.
- 제155항에 있어서,
상기 적어도 하나의 트랜시버 체인과 상기 외부 모뎀 사이의 상기 디지털 데이터 통신은 직렬 디지털 인터페이스에 따르는
라디오 헤드.
- 제157항에 있어서,
상기 안테나 어레이 다이는 복수의 안테나 요소를 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 복수의 안테나 요소의 각각의 안테나 요소에 결합되는
라디오 헤드.
- 제159항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 공통 디지털 프런트 엔드를 통해 수신되는 디지털 데이터에 기초하여 진폭 및 신호 가중을 갖는 신호를 상기 복수의 안테나 요소의 각각의 안테나 요소에 제공하도록 구성되는
라디오 헤드.
- 제157항에 있어서,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 수신 체인 및 송신 체인을 포함하고, 각 송신 체인 및 수신 체인은 상기 공통 디지털 프런트 엔드에 결합되는 트랜시버 디지털 프런트 엔드를 포함하는
라디오 헤드.
- 제155항에 있어서,
상기 트랜시버 다이는 복수의 트랜시버 체인을 더 포함하고,
상기 라디오는,
직교 국부 발진기(LO) 신호를 생성하도록 구성되는 LO 회로를 더 포함하고,
상기 복수의 트랜시버 체인의 각 트랜시버 체인은 상기 LO 회로에 의해 생성되는 별도의 직교 LO 신호 세트를 이용하는
라디오 헤드.
- 케이블로서,
가요성 케이블;
상기 가요성 케이블의 제1 측부에 결합되는 안테나 어레이 다이; 및
상기 가요성 케이블의 제2 측부에 결합되는 무선 주파수 집적 회로(RFIC)를 포함― 상기 제1 측부 및 상기 제2 측부는 상기 가요성 케이블의 대향 측부들임 ―하고,
상기 RFIC는 상기 가요성 케이블을 통해 상기 안테나 어레이 다이에 결합되는
케이블.
- 제163항에 있어서,
상기 RFIC는 라디오 헤드의 일부를 형성하는 프런트 엔드 및 트랜시버를 포함하는
케이블.
- 제163항에 있어서,
상기 가요성 케이블은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함하는
케이블.
- 제165항에 있어서,
상기 가요성 케이블은 디지털 차동 데이터 시그널링 프로토콜에 따라 상기 하나 이상의 금속성 트레이스를 사용해서 상기 RFIC와 모뎀 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성되는
케이블.
- 제166항에 있어서,
상기 가요성 케이블은 제1 데이터 레이트에 따라 상기 RFIC와 상기 모뎀 사이에서 디지털 기저대역 데이터의 상기 직렬 통신을 가능하게 하도록 구성되고,
상기 가요성 케이블은 상기 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하도록 구성되는 하나 이상의 추가적인 금속성 트레이스를 더 포함하는
케이블.
- 제166항에 있어서,
상기 모뎀은 원격 디바이스 보드와 연관되고,
상기 RFIC, 상기 안테나 어레이 다이, 및 상기 디바이스 보드는 케이블 커넥터를 사용하지 않고 상기 가요성 케이블을 통해 서로 직접 결합되는
케이블.
- 제163항에 있어서,
상기 안테나 어레이 다이는 상기 안테나 어레이 다이와 상기 가요성 케이블 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 상기 가요성 케이블의 제1 측부에 결합되는
케이블.
- 제169항에 있어서,
상기 RFIC는 상기 가요성 케이블을 통해, 상기 안테나 어레이 다이와 상기 가요성 케이블 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합되는
케이블.
- 제163항에 있어서,
상기 가요성 케이블은 다수의 층을 포함하고, 상기 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관되는
케이블.
- 제163항에 있어서,
상기 가요성 케이블은 다층인 액정 폴리머(LCP)로 구성되고 마이크로비아(microvia)들을 포함하는
케이블.
- 케이블로서,
가요성 케이블;
안테나 어레이 다이; 및
무선 주파수 집적 회로(RFIC)를 포함하고,
상기 가요성 케이블은 마이크로비아들과 상호 연결되는 부분들을 갖는 다수의 층을 포함하고,
상기 마이크로비아들은 상기 가요성 케이블의 상기 다수의 층을 가로질러 상기 안테나 어레이 다이의 부분들을 상기 RFIC의 부분들에 결합하도록 기능하는
케이블.
- 제173항에 있어서,
상기 안테나 어레이 다이는 상기 가요성 케이블의 제1 측부에 결합되고,
상기 RFIC는 상기 가요성 케이블의 제2 측부에 결합되며, 상기 제1 측부 및 상기 제2 측부는 상기 가요성 케이블의 대향 측부들인
케이블.
- 제173항에 있어서,
상기 RFIC는 라디오 헤드의 일부를 형성하는 프런트 엔드 및 트랜시버를 포함하는
케이블.
- 제173항에 있어서,
상기 가요성 케이블은 디지털 차동 데이터 시그널링을 지원하도록 구성되는 하나 이상의 금속성 트레이스를 포함하는
케이블.
- 제176항에 있어서,
상기 가요성 케이블은 디지털 차동 데이터 시그널링 프로토콜에 따라 상기 하나 이상의 금속성 트레이스를 사용해서 상기 RFIC와 모뎀 사이에서 디지털 기저대역 데이터를 직렬로 통신하도록 구성되는
케이블.
- 제177항에 있어서,
상기 가요성 케이블은 제1 데이터 레이트에 따라 상기 RFIC와 상기 모뎀 사이에서 디지털 기저대역 데이터의 상기 직렬 통신을 가능하게 하도록 구성되고,
상기 가요성 케이블은 상기 제1 데이터 레이트보다 적은 제2 데이터 레이트에 따라 하나 이상의 제어 신호의 통신을 가능하게 하도록 구성되는 하나 이상의 추가적인 금속성 트레이스를 더 포함하는
케이블.
- 제177항에 있어서,
상기 모뎀은 원격 디바이스 보드와 연관되고,
상기 RFIC, 상기 안테나 어레이 다이, 및 상기 디바이스 보드는 케이블 커넥터를 사용하지 않고 상기 가요성 케이블을 통해 서로 직접 결합되는
케이블.
- 제173항에 있어서,
상기 안테나 어레이 다이는 상기 안테나 어레이 다이와 상기 가요성 케이블 사이에 비-갈바닉 전자기 결합을 형성하도록 비-도전성 접착제를 통해 상기 가요성 케이블의 제1 측부에 결합되고,
상기 RFIC는 상기 가요성 케이블을 통해, 상기 안테나 어레이 다이와 상기 가요성 케이블 사이에 형성되는 비-갈바닉 전자기 결합의 일 측부에 갈바닉 결합되는
케이블.
- 제173항에 있어서,
상기 가요성 케이블의 다수의 층 중 적어도 하나의 층은 전압 공급면과 연관되는
케이블.
- 제173항에 있어서,
상기 가요성 케이블은 액정 폴리머(LCP)로 구성되는
케이블.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2018/067874 WO2020139371A1 (en) | 2018-12-28 | 2018-12-28 | Radio design, control, and architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210106881A true KR20210106881A (ko) | 2021-08-31 |
Family
ID=71129635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207037505A KR20210106881A (ko) | 2018-12-28 | 2018-12-28 | 라디오 설계, 제어, 및 아키텍처 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11374557B2 (ko) |
| JP (1) | JP7350789B2 (ko) |
| KR (1) | KR20210106881A (ko) |
| CN (1) | CN112368939A (ko) |
| DE (1) | DE112018008226T5 (ko) |
| WO (1) | WO2020139371A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023224161A1 (ko) * | 2022-05-17 | 2023-11-23 | 삼성전자 주식회사 | 적응형 전압 제어 블록이 있는 주파수 체배기 및 그 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102468231B1 (ko) * | 2016-07-22 | 2022-11-18 | 삼성전자주식회사 | 무선 통신 시스템에서 안테나 임피던스 매칭 장치 및 방법 |
| US11831348B2 (en) * | 2019-07-29 | 2023-11-28 | Rensselaer Polytechnic Institute | Broadband signal source architecture |
| KR20220048331A (ko) * | 2020-10-12 | 2022-04-19 | 삼성전자주식회사 | 자가진단 신호 생성을 위한 안테나 모듈 및 이를 이용하는 전자 장치 |
| EP4020823A1 (en) * | 2020-12-22 | 2022-06-29 | INTEL Corporation | A distributed radiohead system |
| CA3209399A1 (en) * | 2021-02-24 | 2022-09-01 | Michael Thomas Pace | System and method for a digitally beamformed phased array feed |
| US11901977B2 (en) * | 2022-01-14 | 2024-02-13 | Bae Systems Information And Electronic Systems Integration Inc. | Delay compensated analog beam forming network |
| CN114966557B (zh) * | 2022-05-12 | 2023-04-28 | 浙江铖昌科技股份有限公司 | 一种用于相控阵雷达多通道t/r多功能的快速波控系统 |
| US11799541B1 (en) * | 2022-09-23 | 2023-10-24 | Qualcomm Incorporated | Repeater digital processing modes |
| CN117792338A (zh) * | 2024-02-27 | 2024-03-29 | 南京朗立微集成电路有限公司 | 一种滤波器及其设计方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3550030B2 (ja) * | 1998-11-20 | 2004-08-04 | 松下電器産業株式会社 | 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路 |
| JP4454810B2 (ja) * | 2000-08-04 | 2010-04-21 | Ｎｅｃエレクトロニクス株式会社 | デジタル位相制御方法及びデジタル位相制御回路 |
| US6686805B2 (en) * | 2001-05-25 | 2004-02-03 | Infineon Technologies Ag | Ultra low jitter clock generation device and method for storage drive and radio frequency systems |
| US7167686B2 (en) | 2002-01-25 | 2007-01-23 | Qualcomm Incorporated | Wireless communications transceiver: transmitter using a harmonic rejection mixer and an RF output offset phase-locked loop in a two-step up-conversion architecture and receiver using direct conversion architecture |
| US6759881B2 (en) * | 2002-03-22 | 2004-07-06 | Rambus Inc. | System with phase jumping locked loop circuit |
| JP2005057626A (ja) * | 2003-08-07 | 2005-03-03 | Sharp Corp | 注入同期発振器および高周波通信装置 |
| WO2008035260A1 (en) * | 2006-09-18 | 2008-03-27 | Nxp B.V. | Digital polar radiofrequency transmitting device with a radiofrequency reference oscillator and an integrated circuit comprising such device |
| US8059777B2 (en) * | 2007-11-16 | 2011-11-15 | Motorola Solutions, Inc. | Method and apparatus for generating phase shifted local oscillator signals for a feedback loop on a transmitter |
| US9287886B2 (en) * | 2008-02-29 | 2016-03-15 | Qualcomm Incorporated | Dynamic reference frequency for fractional-N Phase-Locked Loop |
| US8014486B2 (en) * | 2008-03-27 | 2011-09-06 | NDSSI Holdings, LLC | Generating a frequency switching local oscillator signal |
| US8204154B2 (en) * | 2010-05-19 | 2012-06-19 | Qualcomm Incorporated | DC offset calibration |
| US9148323B2 (en) * | 2012-09-07 | 2015-09-29 | Agency For Science, Technology And Research | Transmitter |
-
2018
- 2018-12-28 CN CN201880095077.8A patent/CN112368939A/zh active Pending
- 2018-12-28 KR KR1020207037505A patent/KR20210106881A/ko not_active Application Discontinuation
- 2018-12-28 DE DE112018008226.1T patent/DE112018008226T5/de active Pending
- 2018-12-28 JP JP2020571848A patent/JP7350789B2/ja active Active
- 2018-12-28 WO PCT/US2018/067874 patent/WO2020139371A1/en active Application Filing
- 2018-12-28 US US17/255,291 patent/US11374557B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023224161A1 (ko) * | 2022-05-17 | 2023-11-23 | 삼성전자 주식회사 | 적응형 전압 제어 블록이 있는 주파수 체배기 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020139371A1 (en) | 2020-07-02 |
| JP2022522552A (ja) | 2022-04-20 |
| US11374557B2 (en) | 2022-06-28 |
| JP7350789B2 (ja) | 2023-09-26 |
| US20210391853A1 (en) | 2021-12-16 |
| DE112018008226T5 (de) | 2021-09-09 |
| CN112368939A (zh) | 2021-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal |