JP2008294492A - 多相クロック生成回路 - Google Patents

Abstract

【課題】高分解能の多相クロックを生成する。
【解決手段】第１のクロック生成回路１２０は、入力される２つの信号のレベル変換を行い該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路ＢＵＦをｎ段備える。第１のクロック生成回路１２０における第ｉ段のＢＵＦは、差動入出力する遅延素子ＤＣＥＬをｎ段リング状に接続してなるリング発振器１１０における第ｉ段（１≦ｉ≦ｎ）と第（ｉ＋１）段（ｉ＝ｎの場合は１）の２つの遅延素子の差動出力のそれぞれの片側の出力からなる片側出力ペアを入力する。該片側出力ペアは、次段の遅延素子の正転端子に入力される２つの片側の出力、または次段の遅延素子の反転端子に入力される２つの片側の出力である。
【選択図】図１

Description

本発明は、クロック生成技術、具体的には互いに位相が異なる複数のクロックを生成する技術に関する。

近年、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｓａｔｉｌｅ Ｄｉｓｃ）等の光ディスク媒体に対して、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などによって生成した記録パルス信号（記録クロック）に従って発光するレーザ光を照射して情報記録を行う情報記録装置が普及している。これらの情報記録装置の実際の記録動作においては、光ディスク上の記録位置を精度良く決めるために、記録クロックの周期よりも短い周期例えば記録クロックの周期の１／１６や１／３２のクロックが用いられ、この周期が短いほどすなわち分解能が高いほど良い記録品質が得られるとされている。

高分解能のクロックを得るための様々な手法が提案されている。例えば、特許文献１には、基準クロックの位相を少しずつずらして多相クロックを生成する手法が開示されている。基準クロックの位相をどのようにしてずらすかについて特許文献１には示唆が無いが、順次接続した複数の遅延素子を用いることが考えられる。この手法によれば、１つの遅延素子の遅延量に対応する分解能を得ることができる。

また、ＰＬＬ回路のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｏｒ）に通常使われているリングオシレータ（リング発振器）の各段の出力からなる多相クロックを利用する手法も知られている。例えば、特許文献２には、ｎ（ｎ：２以上の整数）個の遅延素子がリング状に接続されてなる第１および第２のリング発振器を用いて遅延素子の遅延量より高い分解能のクロック出力を得る手法が開示されている。この手法は、第２のリング発振器の第ｉ段（１≦ｉ≦ｎ）の遅延素子の出力と第１のリング発振器の第ｉ段の遅延素子の出力の位相を結合させると共に、第２のリング発振器の第ｉ段（１≦ｉ≦ｎ）の遅延素子の出力と第１のリング発振器の第（ｉ＋１）（ｉ＝ｎのときは１）段の遅延素子の出力の位相を結合させる。こうすることにより、第２のリング発振器の第ｉ段の遅延素子の出力信号は、第１のリング発振器の第ｉ段と第（ｉ＋１）段の遅延素子の出力の位相の中間の位相を有することになる。すなわち、第１および第２のリング発振器は、その位相状態が第１および第２のリング発振器を構成する遅延素子の遅延量の１／２だけ時間的にずれた状態で発振を維持する。その結果、発振中における位相状態の時間刻みは遅延素子の遅延量の１／２に細かくなり、発振回路の分解能を、遅延素子の遅延量で決まる限界の２倍まで高めることができる。

ＶＣＯのリング発振器には、差動入出力する遅延素子により構成されるものが知られている。図５はこのような遅延素子ＤＣＥＬを４段（ＤＣＥＬ１〜ＤＣＥＬ４）設けたリング発振器の例を示す。各段のＤＣＥＬは、前段のＤＣＥＬの差動出力である一対の入力信号に対して位相を反転させると共に所定時間（遅延量ｔ）遅延させて次段のＤＣＥＬに出力する。このリング発振器において、各ＤＣＥＬの差動入力と差動出力は同じ周期Ｔ（図示の例ではＤＣＥＬが４段であるため、周期Ｔが「８×ｔ」である）を有する。

このようなリング発振器に対して、各段のＤＣＥＬの差動出力に対してレベル変換バッファ回路を用いてレベル変換してクロック信号を得るようにすれば、多相クロックを得ることができる。

図６は、ＤＣＥＬ１の差動出力ＯＮ１／ＯＰ１、およびＯＮ１／ＯＰ１に対してレベル変換して得ることができるクロックを示す。図示のように、ＯＮ１とＯＰ１は互いに位相が反転する一対のサイン波であり、「Ｔ×１／２」のポイントでレベルが同一になりクロスする。ＯＮ１／ＯＰ１をレベル変換した結果、互いに位相が反転する一対のクロックを得ることができ、これらのクロックは、ＯＮ１／ＯＰ１がクロスするポイント（クロスポイント）でレベルが切り替わる。

同様に、ＯＮ２／ＯＰ２、ＯＮ３／ＯＰ３、ＯＮ４／ＯＰ４に対してそれぞれレベル変換すれば、各ＤＣＥＬの差動出力から図６に示すようなクロックを得ることができる。各ＤＣＥＬの出力は、遅延量ｔの分順次遅延するので、それぞれのＤＣＥＬの差動出力をレベル変換して得たクロックも、遅延量ｔの分順次位相がずれる。このようにして図５に示すリング発振器の各段のＤＣＥＬの出力から８相のクロックを生成することができる。
特開２００６−２９４１３１号公報 特開２０００−１５６６２９号公報

図５に示すような差動入出力するＤＣＥＬにより構成されたリング発振器の各段のＤＣＥＬの出力をそれぞれレベル変換して生成した多相クロックは、ＤＣＥＬの遅延量ｔの分順次位相がずれるものであり、ＤＣＥＬの遅延量ｔに対応する分解能以上の分解能を得ることができない。遅延量ｔに対応する分解能以上の分解能を得るためには、隣接する２つのＤＣＥＬの出力から生成したクロックの位相の間の位相を有するクロックを生成必要がある。

本発明の１つの態様は、多相クロック生成回路である。この多相クロック生成回路は、差動入出力する遅延素子がｎ段（ｎ：２以上の整数）リング状に接続されてなるリング発振器と、入力される２つの信号のレベル変換を行い、該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路をｎ段備える第１のクロック生成回路とを有する。

第１のクロック生成回路における第ｉ段のレベル変換バッファ回路は、第ｉ段（１≦ｉ≦ｎ）と第（ｉ＋１）段（ｉ＝ｎの場合は１）の２つの遅延素子の差動出力のそれぞれの片側の出力からなる片側出力ペアを入力するものであり、該片側出力ペアは、次段の遅延素子の正転端子に入力される２つの片側の出力、または次段の遅延素子の反転端子に入力される２つの片側の出力である。

なお、上記態様の多相クロック生成回路を装置や方法、システムなどに置き換えて表現したものも、本発明の態様として有効である。

本発明にかかる技術によれば、差動入力するＤＣＥＬにより構成されたリング発振器の各段のＤＣＥＬの出力を利用して多相クロックを生成する際に、隣接する２つのＤＣＥＬの出力から生成したクロックの位相の間の位相を有するクロックを生成することができる。

図１は、本発明の実施の形態にかかる多相クロック生成回路１００を示す。多相クロック生成回路１００は、リング発振器１１０と、第１のクロック生成回路１２０と、第２のクロック生成回路１３０を備える。

リング発振器１１０は、ＰＬＬ回路のＶＣＯに使われるリングオシレータであり、複数ここで例として４つの遅延素子ＤＣＥＬ（ＤＣＥＬ１〜ＤＣＥＬ４）がリング状に接続されてなり、各ＤＣＥＬは差動入出力する。

第２のクロック生成回路１３０は、リング発振器１１０における各ＤＣＥＬの出力（差動出力）をそれぞれ入力し、レベル変換を行うことによって一対のパルス信号（クロック）を生成して出力する４つのレベル変換バッファ回路ＢＵＦ（ＢＵＦ１１〜ＢＵＦ１４）を有する。

第１のクロック生成回路１２０も４つのレベル変換バッファ回路ＢＵＦ（ＢＵＦ２１〜ＢＵＦ２４）を有し、各ＢＵＦは、リング発振器１１０において隣接する２段のＤＣＥＬの差動出力のそれぞれの片側を入力し、レベル変換を行うことによって一対のクロックを生成して出力する。

リング発振器１１０において、ＤＣＥＬ１は正転端子と反転端子に夫々入力された信号の位相を反転すると共に所定時間（遅延量ｔ）を遅延させて差動信号ＯＮ１／ＯＰ１を出力する。ＯＮ１はＤＣＥＬの正転端子に入力された信号に対応し、ＯＰ１はＤＣＥＬ１の反転端子に入力された信号に対応する。以下の説明において、ＤＣＥＬの入力と出力について、正転端子に入力された信号を正転入力といい、それに対応する出力信号を正転出力という。また、反転端子に入力された信号を反転入力といい、それに対応する出力信号を反転出力という。

ＤＣＥＬ１の正転出力ＯＮ１はＤＣＥＬ２の正転端子に入力され、ＤＣＥＬ２により反転および遅延されてＯＮ２になり、ＤＣＥＬ２の正転出力としてＤＣＥＬ３の正転端子に入力される。そして、ＯＮ２はＤＣＥＬ３の正転端子に入力され、ＤＣＥＬ３により反転および遅延されてＯＮ３になり、ＤＣＥＬ３の正転出力としてＤＣＥＬ４の正転端子に入力される。

ＤＣＥＬ１の反転出力ＯＰ１はＤＣＥＬ２の反転端子に入力され、ＤＣＥＬ２により反転および遅延されてＯＰ２になり、ＤＣＥＬ２の反転出力としてＤＣＥＬ３の反転端子に入力される。そして、ＯＰ２はＤＣＥＬ３の反転端子に入力され、ＤＣＥＬ３により反転および遅延されてＯＰ３になり、ＤＣＥＬ３の反転出力としてＤＣＥＬ４の反転端子に入力される。

ＤＣＥＬ４は正転入力ＯＮ３の位相を反転すると共に遅延させて正転出力ＯＮ４を得、反転入力ＯＰ３を反転すると共に遅延させて反転出力ＯＰ４を得る。ＤＣＥＬ４の正転出力ＯＮ４と反転出力ＯＰ４は、ＤＣＥＬ１の反転端子と正転端子にそれぞれ入力される。なお、各ＤＣＥＬは、同一の遅延量ｔを有する。

図２は、リング発振器１１０の各遅延素子からの出力を示す。図中時間軸方向の１目盛は、ＤＣＬＥの遅延量ｔを示す。図示のように、各ＤＣＥＬの出力は、前段のＤＣＥＬの出力に対して位相の反転よび遅延量ｔの分の遅延がなされてなり、各ＤＣＥＬからの出力信号の周期は同一のＴである。なお、周期Ｔは、遅延量ｔの８倍に等しい。

第２のクロック生成回路１３０のＢＵＦ１１〜ＢＵＦ１４は、図２に示すＯＮ１／ＯＰ１〜ＯＮ４／０Ｐ４をそれぞれ入力してレベル変換する。各ＢＵＦは、入力される信号が異なる点を除き、同様な動作をするので、ここで図３を参照してＢＵＦ１１とＢＵＦ１２を例に説明する。なお、レベル変換を行う各ＢＵＦは、入力される２つの信号のレベルが同一になるポイント（クロスポイント）を基準にレベルが切り替わる一対のパルス信号を生成するものであるが、レベルが切り替わるポイントとクロスポイント間の距離はＢＵＦの遅延量に依存する。以下の説明および図示において、本発明の主旨が分かりやすいように、ＢＵＦの遅延を省略し、各ＢＵＦは、入力される２つの信号のクロスポイントでレベルが切り替わる一対のパルス信号を生成するものとする。

ＢＵＦ１１は、ＤＣＥＬ１の正転出力ＯＮ１と反転出力ＯＰ１を入力してレベル変換して図３にＣＫ１１ＡとＣＫ１１Ｂが示す出力信号を得る。ＣＫ１１ＡとＣＫ１１Ｂは、互いに位相が反転する一対のクロックであり、ＯＮ１とＯＰ１のクロスポイントでレベルが切り替わる。ＯＮ１とＯＰ１は、周期が同一のＴであり位相が互いに反転するので、「Ｔ×１／２」の整数倍のポイントでクロスしレベルが同一になる。従って、ＣＫ１１ＡとＣＫ１１Ｂは、周期がＴであり、「Ｔ×１／２」の整数倍のポイントでレベルが切り替わる。

ＢＵＦ１２は、ＤＣＥＬ２の正転出力ＯＮ２と反転出力ＯＰ２を入力してレベル変換して図３にＣＫ１２ＡとＣＫ１２Ｂが示す出力信号を得る。ＣＫ１２ＡとＣＫ１２Ｂも、互いに位相が反転する一対のクロックであり、ＯＮ２とＯＰ２のクロスポイントでレベルが切り替わる。

図３から分かるように、４つのクロックＣＫ１１Ａ、ＣＫ１１Ｂ、ＣＫ１２Ａ、ＣＫ１２Ｂは、同じ周期を有し、ＣＫ１ＡとＣＫ１Ｂは互いに反転し、ＣＫ１２ＡとＣＫ１２Ｂは互いに反転する。また、ＣＫ１２Ａは、ＣＫ１１Ａより遅延量ｔの分遅れ、ＣＫ１２Ｂは、ＣＫ１２Ｂより遅延量ｔの分遅れる。

また、図３に示していないが、ＢＵＦ１３とＢＵＦ１４も、ＯＮ３／ＯＰ３とＯＮ４／ＯＰ４をそれぞれレベル変換してクロックＣＫ１３Ａ／ＣＫ１３Ｂ、ＣＫ１４Ａ／ＣＫ１４Ｂを得る。ＣＫ１３ＡとＣＫ１３Ｂは互いに位相が反転し、ＣＫ１４ＡとＣＫ１４Ｂは互いに位相が反転する。また、ＣＫ１３Ａは、ＣＫ１２Ａより遅延量ｔの分遅れ、ＣＫ１４ＡはＣＫ１３Ａより遅延量ｔの分遅れる。同様に、ＣＫ１３Ｂは、ＣＫ１２Ｂより遅延量ｔの分遅れ、ＣＫ１４ＢはＣＫ１３Ｂより遅延量ｔの分遅れる。

すなわち、第２のクロック生成回路１３０は、計８相のクロックを得ることができ、リング発振器１１０におけるＤＣＥＬの遅延量ｔに対応する分解能を有する。

第１のクロック生成回路１２０を詳細に説明する前に、リング発振器１１０において隣接する２段のＤＣＥＬの出力間の関係を説明する。ここで、ＤＣＥＬ１とＤＣＥＬ２を例にする。

前述したように、ＯＮ１／ＯＰ１は、周期が同一のＴであり位相が互いに反転するため、「Ｔ×１／２」の整数倍のポイントでクロスする。一方、図３の「ＯＮ１／０Ｎ２」が示すように、ＤＣＥＬ２の正転出力ＯＮ２は、ＤＣＥＬ１の正転出力ＯＮ１を反転させた上で遅延量ｔの分遅延させた信号であるため、ＯＮ２とＯＮ１は、「（Ｔ×１／２）の整数倍＋ｔ×１／２」のポイントでクロスする。

同様に、図３の「ＯＰ２／ＯＰ１」が示すように、ＤＣＥＬ２の反転出力ＯＰ２は、ＤＣＥＬ１の反転出力ＯＰ１を反転させた上で遅延量ｔの分遅延させた信号であるため、ＯＰ２とＯＰ１も、「（Ｔ×１／２）の整数倍＋ｔ×１／２」のポイントでクロスする。

また、図３に示していないが、ＤＣＥＬ３の正転出力ＯＮ３は、ＤＣＥＬ２の正転出力ＯＮ２を反転させた上で遅延量ｔの分遅延させた信号であるため、ＯＮ３とＯＮ２は、「（Ｔ×１／２）の整数倍＋ｔ×３／２」のポイントでクロスする。ＤＣＥＬ３の反転出力ＯＰ３とＤＣＥＬ２の反転出力ＯＰ２についても同様である。

同様に、ＤＣＥＬ４の正転出力ＯＮ４とＤＣＥＬ３の正転出力ＯＮ３、またはＤＣＥＬ４の反転出力ＯＰ４とＤＣＥＬ３の反転出力ＯＰ３は、「（Ｔ×１／２）の整数倍＋ｔ×５／２」のポイントでクロスする。

ＤＣＥＬ４の正転出力ＯＮ４は次段のＤＣＥＬ１の反転端子に入力され、反転出力ＯＰ４はＤＣＥＬ１の正転端子に入力されるため、ＤＣＬＥ１の正転出力ＯＮ１とＤＣＥＬ４の反転出力ＯＰ４、またはＤＣＬＥ１の反転出力ＯＰ１とＤＣＥＬ４の正転出力ＯＮ４は、「（Ｔ×１／２）の整数倍＋ｔ×７／２」のポイントでクロスする。

リング発振器１１０において隣接する２段のＤＣＥＬの出力間の上記関係を踏まえて第１のクロック生成回路１２０を説明する。

第１のクロック生成回路１２０も４つのレベル変換バッファ回路ＢＵＦ（ＢＵＦ２１〜ＢＵＦ２４）を有し、各ＢＵＦは、第２のクロック生成回路１３０における各ＢＵＦと同じ機能を有するものである。

ＢＵＦ２１は、ＤＣＥＬ２の反転出力ＯＰ２とＤＣＥＬ１の反転出力ＯＰ１を入力して互いに位相が反転する一対のクロックＣＫ２１ＡとＣＫ２１Ｂを生成する。ＯＰ２とＯＰ１は、「（Ｔ×１／２）の整数倍＋ｔ×１／２」のポイントでクロスするため、図３に示すように、ＣＫ２１ＡとＣＫ２１Ｂは、「（Ｔ×１／２）の整数倍＋ｔ×１／２」のポイントでレベルが切り替わる。

ＢＵＦ２１が出力するクロックＣＫ２１ＡとＢＵＦ１１が出力するクロックＣＫ１１Ａを比較すると分かるように、ＣＫ２１ＡはＣＫ１１Ａより「ｔ×１／２」の分遅れる。また、ＣＫ２１Ｂも、ＣＫ１１Ｂより「ｔ×１／２」の分遅れる。

ＢＵＦ２２は、ＤＣＥＬ３の正転出力ＯＮ３とＤＣＥＬ２の正転出力ＯＮ２を入力して互いに位相が反転する一対のクロックＣＫ２２ＡとＣＫ２２Ｂを生成する。前述したように、ＯＮ３とＯＮ２は、「（Ｔ×１／２）の整数倍＋ｔ×３／２」のポイントでクロスするため、ＣＫ２２ＡとＣＫ２２Ｂは、「（Ｔ×１／２）の整数倍＋ｔ×３／２」のポイントでレベルが切り替わる。

すなわち、ＢＵＦ２２が出力するクロックＣＫ２２ＡはＢＵＦ２１が出力するクロックＣＫ２１Ａより遅延量ｔの分遅れ、ＣＫ２２Ｂも、ＣＫ２１Ｂより遅延量ｔの分遅れる。

ＢＵＦ２３は、ＤＣＥＬ４の反転出力ＯＰ４とＤＣＥＬ３の反転出力ＯＰ３を入力して互いに位相が反転する一対のクロックＣＫ２３ＡとＣＫ２３Ｂを生成する。前述したように、ＯＰ４とＯＰ３は、「（Ｔ×１／２）の整数倍＋ｔ×５／２」のポイントでクロスするため、ＣＫ２３ＡとＣＫ２３Ｂは、「（Ｔ×１／２）の整数倍＋ｔ×５／２」のポイントでレベルが切り替わる。

すなわち、ＢＵＦ２３が出力するクロックＣＫ２３ＡはＢＵＦ２２が出力するクロックＣＫ２２Ａより遅延量ｔの分遅れ、ＣＫ２３Ｂも、ＣＫ２２Ｂより遅延量ｔの分遅れる。

ＢＵＦ２４は、ＤＣＥＬ１の正転出力ＯＮ１とＤＣＥＬ４の反転出力ＯＰ４を入力して互いに位相が反転する一対のクロックＣＫ２４ＡとＣＫ２４Ｂを生成する。前述したように、ＯＮ１とＯＰ４は、「（Ｔ×１／２）の整数倍＋ｔ×７／２」のポイントでクロスするため、ＣＫ２４ＡとＣＫ２４Ｂは、「（Ｔ×１／２）の整数倍＋ｔ×７／２」のポイントでレベルが切り替わる。

すなわち、ＢＵＦ２４が出力するクロックＣＫ２４ＡはＢＵＦ２３が出力するクロックＣＫ２３Ａより遅延量ｔの分遅れ、ＣＫ２４Ｂも、ＣＫ２３Ｂより遅延量ｔの分遅れる。

このようにして、第１のクロック生成回路１２０は、計８相のクロックを得る。第２のクロック生成回路１３０も８相のクロックを得るので、多相クロック生成回路１００は、計１６相のクロックを生成することになる。

図４は、多相クロック生成回路１００が生成する１６相のクロックを示す。図中上部の８相のクロック（ＣＫ１１Ａ／ＣＫ１１Ｂ〜ＣＫ１４Ａ／ＣＫ１４Ｂ）は、第２のクロック生成回路１３０により生成されるものであり、下部の８相のクロック（ＣＫ２１Ａ〜ＣＫ２４Ａ、およびＣＫ２１Ｂ〜ＣＫ２４Ｂ）は、第１のクロック生成回路１２０により生成されるものである。ＣＫ１１Ａ、ＣＫ２１Ａ、ＣＫ１２Ａ、ＣＫ２２Ａ、ＣＫ１３Ａ、ＣＫ２３Ａ、ＣＫ１４Ａ、ＣＫ２４Ａは順次「遅延量ｔ×１／２」の分遅れ、ＣＫ１１Ａ、ＣＫ２１Ａ、ＣＫ１２Ａ、ＣＫ２２Ａ、ＣＫ１３Ａ、ＣＫ２３Ａ、ＣＫ１４Ａ、ＣＫ２４Ａのそれぞれの反転信号となるＣＫ１１Ｂ、ＣＫ２１Ｂ、ＣＫ１２Ｂ、ＣＫ２２Ｂ、ＣＫ１３Ｂ、ＣＫ２３Ｂ、ＣＫ１４Ｂ、ＣＫ２４Ｂも順次「遅延量ｔ×１／２」の分遅れる。すなわち、図１に示す多相クロック生成回路１００は、リング発振器１１０を構成するＤＣＥＬの遅延量ｔの１／２に対応する分解能を得ている。

このように、本実施の形態の多相クロック生成回路１００において、第１のクロック生成回路１２０のレベル変換バッファ回路ＢＵＦは、リング発振器１１０において隣接する前後２段のＤＣＥＬの差動出力のそれぞれの片側を入力してレベル変換することにより、この２段のＤＣＥＬの差動出力をそれぞれ入力してレベル変換する第２のクロック生成回路１３０における２つのレベル変換バッファ回路ＢＵＦが得られるクロックの中間の位相を有することがクロックを得る。従って、リング発振器１１０の遅延素子の遅延量ｔに対応する分解能の２倍の分解能を実現できる。

差動入出力するＤＣＥＬにより構成されるリング発振器の各段の出力をそれぞれ入力してレベル変換する構成では、図１に示す実施の形態の多相クロック生成回路と同じ分解能を得るためには、ＤＣＥＬの遅延量を半分に設計する必要がある。ＤＣＥＬの遅延量を半分にするためにはＤＣＥＬを駆動する電流を２倍以上にする必要があり、消費電流の面において不利である。それに対して、本実施の形態では、ＤＣＥＬより消費電流が少ないレベル変換バッファ回路により構成される第１のクロック生成回路１２０を追加することにより高い分解能を実現しているので、消費電流を抑制することができる。

また、特許文献２の手法では、遅延素子の遅延量により決まる限界の分解能以上の分解能を得るために、特許文献２でいう第２のリング発振器の第ｉ段（１≦ｉ≦ｎ）の遅延素子の出力と第１のリング発振器の第ｉ段の遅延素子の出力の位相を結合させることによって同期を取る処理が必要であり、回路が複雑である。それに対して、本発明の多相クロック生成回路は、簡単な回路構成で高い分解能を実現することができる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対して、さまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、図１に示す実施の形態の多相クロック生成回路１００において、例として、リング発振器１１０は４段構成を有し、第１のクロック生成回路１２０と第２のクロック生成回路１３０もそれに対応して４段構成を有するが、リング発振器ないし各クロック出力回路の段数は４に限らず、２以上の任意の段数であってもよい。

また、図１に示す実施の形態の多相クロック生成回路１００において、第１のクロック生成回路１２０におけるＢＵＦ２１はＤＣＥＬ２の正転出力ＯＮ２とＤＣＥＬ１の正転出力ＯＮ１を入力しているが、ＤＣＥＬの反転出力ＯＰ２とＤＣＥＬ１の反転出力ＯＰ１を入力するようにしてもいい。すなわち、第１のクロック生成回路１２０の各ＢＵＦは、対応する第ｉ段（ｉ：１以上の整数）と第「ｉ＋１」（ｉ＝４の場合は１。以下同じ）段の差動出力のうちの、次段のＤＣＥＬの正転端子にそれぞれ入力される片側の２つの出力を入力するようにしてもよいし、次段の反転端子にそれぞれ入力される片側の２つ出力を入力するようにしてもよい。

本発明の実施の形態にかかる多相クロック生成回路を示す図である。 図１に示す多相クロック生成回路におけるリング発振器の各段の遅延素子の出力を示す図である。 図１に示す多相クロック生成回路における第１のクロック生成回路と第２のクロック回路を説明するための図である。 図１に示す多相クロック生成回路により生成された多相クロックを示す図である。 差動入出力する遅延素子により構成されるリング発振器の例を示す図である。 図５に示すリング発振器の各段の遅延素子の出力を利用して多相クロックを生成する手法を説明するための図である。

符号の説明

１００ 多相クロック生成回路
１１０ リング発振器
１２０ 第１のクロック生成回路
１３０ 第２のクロック生成回路
ＢＵＦ レベル変換バッファ回路
ＤＣＥＬ 遅延素子

Claims (2)

1. 差動入出力する遅延素子がｎ段（ｎ：２以上の整数）リング状に接続されてなるリング発振器と、
   入力される２つの信号のレベル変換を行い、該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路をｎ段備える第１のクロック生成回路と、を有し、
   前記第１のクロック生成回路における第ｉ段の前記レベル変換バッファ回路は、第ｉ段（１≦ｉ≦ｎ）と第（ｉ＋１）段（ｉ＝ｎの場合は１）の２つの前記遅延素子の差動出力のそれぞれの片側の出力からなる片側出力ペアを入力するものであり、該片側出力ペアは、次段の遅延素子の正転端子に入力される２つの片側の出力、または次段の遅延素子の反転端子に入力される２つの片側の出力であることを特徴とする多相クロック生成回路。
2. 入力される２つの信号のレベル変換を行い、該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路をｎ段備える第２のクロック生成回路をさらに有し、
   前記第２のクロック生成回路における第ｉ段の前記レベル変換バッファ回路は、第ｉ段の遅延素子の差動出力を入力するものであることを特徴とする請求項１に記載の多相クロック生成回路。

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