JP2008236064A - 多相クロック生成回路およびシリアルデータ受信回路 - Google Patents

Abstract

【課題】位相比較時のオフセットを少なくして高精度で高分解能の等位相多相クロックが生成されるとともに、小回路規模化および低消費電力化が図れる多相クロック生成回路およびシリアルデータ受信回路を提供する。
【解決手段】複数の電圧制御遅延回路２ａ〜２ｊを直列接続し、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較し、比較結果をチャージポンプ４、ローパスフィルタ５を経由してバイアス回路から出力する制御電圧信号Ｐｎｃｔ，Ｎｃｎｔで信号Ｆ００とＦ００Ａとの位相差が無くなるように電圧制御遅延回路２ａ〜２ｊの遅延を調整し、電圧制御遅延回路２ａ〜２ｊの各差動出力信号からクロック生成部７でシングル信号に変換して等位相の多相クロックを生成する。
【選択図】図１

Description

本発明は、ＤＬＬ（Delay Locked Loop）回路を用いた高精度で高分解能の多相クロック生成回路およびこれを用いたシリアルデータ受信回路に関する。

従来、ＰＣＩ‐ＥｘｐｒｅｓｓやＳｅｒｉａｌＡＴＡなど高速シリアルインタフェースのデータ受信回路には、ＤＬＬ回路を用いて多相クロックを生成しデータのサンプリングを行う方式が用いられていることが多い。

図８は従来のＤＬＬ回路を用いた多相クロック生成回路１００のブロック図である。

多相クロック生成回路１００は、電圧制御遅延回路１０１と、位相比較器１０２と、チャージポンプ１０３と、ローパスフィルタ１０４と、バイアス回路１０５と、出力クロック生成部１０６とを有している。

電圧制御遅延回路１０１は、差動構成になっており制御電圧を調整することで入力された差動信号の遅延を増減させる回路である。多相クロック生成回路１００においては、電圧制御遅延回路１０１は複数が直列に接続されている。そして、入力された差動信号ＣＫＰとＣＫＭを制御電圧に応じた遅延量で順次遅延させる。

位相比較器１０２は、入力される信号Ｒと電圧制御遅延回路１０１の最終段の遅延回路から出力される信号Ｖとの位相を比較し、位相差に応じた誤差信号ＵＰまたはＤＮをチャージポンプ１０３に出力する。

チャージポンプ１０３は、位相比較器１０２からの誤差信号ＵＰまたはＤＮを受けてローパスフィルタ１０４に正パルスまたは負パルスを出力する。

ローパスフィルタ１０４は、チャージポンプ１０３から入力される正パルスまたは負パルスを平滑化しバイアス回路１０５に制御電圧信号ＶＣＯを出力する。

バイアス回路１０５は、ローパスフィルタ１０４から入力された制御電圧信号ＶＣＯに応じて各電圧制御遅延回路１０１に制御電圧信号Ｐｃｎｔ、Ｎｃｎｔを出力する。

出力クロック生成部１０６は、各電圧制御遅延回路の差動出力の一方をバッファしてクロック信号として出力する。

次に、上述した構成を有する多相クロック生成回路１００の動作について説明する。まず、位相比較器１０２の入力信号Ｒに対して入力信号Ｖの位相が遅いときは、両位相差分のパルス出力が位相比較器１０２のＵＰから出力される。チャージポンプ１０３は、ＵＰ信号を受けて出力ＣＰＯから正パルスを出力する。ローパスフィルタ１０４では、入力された正パルスを平滑化するためにＶＣＯ出力の電圧が上昇する。バイアス回路１０５は制御電圧ＶＣＯの上昇に伴い電圧制御遅延回路１０１に供給する電流を増加し、電圧制御遅延回路１０１の遅延量を小さくする。

次に、位相比較器１０２の入力信号Ｒに対して入力信号Ｖの位相が早いときは、両位相差分のパルス出力が位相比較器１０２のＤＮから出力される。チャージポンプ１０３は、ＤＮ信号を受けて出力ＣＰＯから負パルスを出力する。ローパスフィルタ１０４では、入力された負パルスを平滑化するためにＶＣＯ出力の電圧が低下する。バイアス回路１０５は制御電圧ＶＣＯの低下に伴い電圧制御遅延回路１０１に供給する電流を減少し、電圧制御遅延回路１０１の遅延量を大きくする。

また、ＤＬＬ回路を用いた多相クロック生成回路は、他には特許文献１に記載の等位相多相クロック生成回路などが提案されており、特許文献１に記載の等位相多相クロック生成回路は、入力信号を分周することで多相クロックのデューティーを一定にしている。
特開２００５−３２８１０９号公報

しかしながら、図８に示した多相クロック生成回路や特許文献１に記載の等位相多相クロック生成回路では、電圧制御遅延回路に入力される前の信号と電圧制御された電圧制御遅延回路の出力信号とを位相比較を行っているため、両信号のスルーレートや負荷容量が異なることから位相比較時のオフセットの要因となり、多相クロック出力の位相差にずれが生じてしまうことがあった。

また、図８に示した多相クロック生成回路では１６位相のクロックを生成するために１６段の電圧制御遅延回路が必要となり、高分解能とするためには電圧制御遅延回路の回路規模、消費電流が増大してしまうという問題があった。

よって、本発明は、位相比較時のオフセットを少なくして高精度で高分解能の等位相多相クロックが生成されるとともに、小回路規模化および低消費電力化が図れる多相クロック生成回路を提供することを第１の課題とし、高精度で高分解能なデータ復元が実現可能になるとともに、小回路規模化および低消費電力化が図れるシリアルデータ受信回路を提供することを第２の課題とする。

請求項１に記載の多相クロック生成回路は、差動構成の電圧制御遅延回路を複数直列に接続した遅延信号発生部と、前記遅延信号生成部の第１の電圧制御遅延回路の出力信号と、第２の電圧制御遅延回路の出力信号との位相を比較して位相差に応じた誤差信号を出力する位相比較部と、前記位相比較部からの誤差信号を平滑化し前記電圧制御遅延回路に制御電圧信号を出力するローパスフィルタ部と、を有した多相クロック生成回路において、前記電圧制御遅延回路の２つの差動出力信号をシングル信号に変換してクロック出力信号を生成するクロック生成部が設けられていることを特徴としている。

請求項２に記載の多相クロック生成回路は、請求項１に記載の多相クロック生成回路において、前記位相比較部では、前記遅延信号発生部の初段の電圧制御遅延回路の差動出力信号から前記クロック生成部においてシングル信号に変換し生成されたクロック出力信号と、前記遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号から前記クロック生成部においてシングル信号に変換し生成されたクロック出力信号と、の位相が比較されることを特徴としている。

請求項３に記載の多相クロック生成回路は、請求項２に記載の多相クロック生成回路において、前記遅延信号発生部の初段の電圧制御遅延回路の出力信号と最終段の前段の電圧制御遅延回路の出力信号との位相差が、１８０度であることを特徴としている。

請求項４に記載の多相クロック生成回路は、請求項１乃至３のうちいずれか一項に記載の多相クロック生成回路において、前記クロック生成部では、前記遅延信号発生部の初段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成と、前記遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成と、が同一の回路構成にされていることを特徴としている。

請求項５に記載の多相クロック生成回路は、請求項１乃至４のうちいずれか一項に記載の多相クロック生成回路において、前記遅延信号発生部の前段に前記電圧制御遅延回路と同一の回路構成を持つ遅延回路を設けられていることを特徴としている。

請求項６に記載のシリアルデータ受信回路は、請求項１乃至５のいずれか一項に記載の多相クロック生成回路を有していることを特徴としている。

請求項１に記載の多相クロック生成回路によれば、電圧制御遅延回路の２つの差動出力信号をもとに多相クロック信号を生成するので、従来の半分の電圧制御遅延回路で位相シフトができる。したがって高精度で高分解能の多相クロックを小回路規模、低消費電力で実現することができる。

請求項２に記載の多相クロック生成回路によれば、遅延信号発生部の初段の電圧制御遅延回路の差動出力信号からクロック生成部においてシングル信号に変換し生成されたクロック出力信号と、遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号からクロック生成部においてシングル信号に変換し生成されたクロック出力信号との位相差を比較しているので、位相比較する２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。

請求項３に記載の多相クロック生成回路によれば、前記遅延信号発生部の初段の電圧制御遅延回路の出力信号と最終段の前段の電圧制御遅延回路の出力信号との位相差が１８０度であるために、位相比較を最終段の前段の電圧制御遅延回路の出力信号の逆相の信号と行うことができるため小回路規模とすることができる。

請求項４に記載の多相クロック生成回路によれば、遅延信号発生部の初段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成と、遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成とが同一であるために、位相比較する２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。

請求項５に記載の多相クロック生成回路によれば、遅延信号発生部の前段に電圧制御遅延回路と同一の回路構成を持つ遅延回路を有しているために、入力される差動信号の負荷などを等しくすることができる。

請求項６に記載のシリアルデータ受信回路によれば、請求項１乃至５のいずれか一項に記載の多相クロック生成回路を有しているために、高精度で高分解能なデータ復元が実現可能かつ小回路規模、低消費電力とすることができる。

以下、本発明の一実施形態を、図１ないし図７を参照して説明する。図１は、本発明の一実施形態にかかる多相クロック生成回路のブロック図である。図２は、電圧制御遅延回路の回路図である。図３は、チャージポンプの回路図である。図４は、バイアス回路の回路図である。図５は、２出力バッファの回路図である。図６は、図１に示した多相クロック生成回路が生成する多相クロック信号のタイミングチャートである。図７は、本発明の一実施形態にかかるシリアルデータ受信回路のブロック図である。

図１に示した多相クロック生成回路１は、遅延信号発生部２と、位相比較器３と、チャージポンプ４と、ローパスフィルタ５と、バイアス回路６と、クロック生成部７と、を有している。

遅延信号発生部２は、直列接続された複数の電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊから構成されている。

電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊは、電圧制御の差動アンプであり、図２に示すようにｐＭＯＳトランジスタ２１，２２と、ｎＭＯＳトランジスタ２３，２４，２５と、を有し、差動入力Ｉ＋とＩ−を制御電圧信号Ｐｃｎｔ，Ｎｃｎｔに応じて所定時間遅延させて差動出力Ｏ＋とＯ−から出力させる。

ここで、電圧制御遅延回路２ｊは、後述する位相比較器３において比較する信号Ｆ００Ａの基となる電圧制御遅延回路２ｉの負荷を、位相比較器３において比較されるもう１つの信号Ｆ００の基となる電圧制御遅延回路２ａと一致させるために設けている。

また、遅延信号発生部２の前段には、電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊと同一の回路構成を持つ遅延回路８が設けられ、入力される差動信号は遅延回路８を経由して遅延信号発生部２に入力される。

位相比較部としての位相比較器３は、遅延信号発生部２の電圧制御遅延回路２ａの差動出力をクロック生成部７においてシングル信号に変換して２出力バッファ７ａから出力された信号Ｆ００と、遅延信号発生部２の電圧制御遅延回路２ｉの差動出力をクロック生成部７においてシングル信号に変換して２出力バッファ７ｄから出力された信号Ｆ００Ａとの立ち上がりエッジの位相を比較し、位相差に応じた誤差信号ＵＰまたはＤＮをチャージポンプ４に出力する。すなわち、遅延信号発生部の初段の電圧制御遅延回路の差動出力信号からクロック生成部においてシングル信号に変換し生成されたクロック出力信号と、遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号からクロック生成部においてシングル信号に変換し生成されたクロック出力信号との位相差を比較している。

位相比較部としてのチャージポンプ４は、図３に示す回路図のように、ｐＭＯＳトランジスタ４１とｎＭＯＳトランジスタ４２と、電流源４３，４４と、から構成され、位相比較器３からの誤差信号ＵＰまたはＤＮを受けて出力ＣＰＯに正パルスまたは負パルスを出力する。

ローパスフィルタ部としてのローパスフィルタ５は、チャージポンプ４から入力される正パルスまたは負パルスを平滑化しバイアス回路１０５に制御電圧信号ＶＣＯを出力する。

ローパスフィルタ部としてのバイアス回路６は、ｐＭＯＳトランジスタ６１，６２と、ｎＭＯＳトランジスタ６３と、可変電流源６４と、から構成され、ローパスフィルタ５から入力された制御電圧信号ＶＣＯに応じて各電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊに制御電圧信号Ｐｃｎｔ、Ｎｃｎｔを出力する。

クロック生成部７は、各電圧制御遅延回路の２つの差動出力をそれぞれシングル信号に変換してクロック信号Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８，Ｆ９，Ｆ１０，Ｆ１１，Ｆ１２，Ｆ１３，Ｆ１４，Ｆ１５として出力する。同時に位相比較器３で比較する第２の電圧制御遅延回路の出力信号としての電圧制御遅延回路２ｉの出力信号から信号Ｆ００Ａも生成される。ここで、多相クロックＦ０とＦ８、Ｆ１とＦ９、Ｆ２とＦ１０、Ｆ３とＦ１１、Ｆ４とＦ１２、Ｆ５とＦ１３、Ｆ６とＦ１４、Ｆ７とＦ１５は互いに逆相の関係にある。また、位相比較器３で比較する第１の電圧制御遅延回路の出力信号としての電圧制御遅延回路２ａの出力信号から生成される信号Ｆ００とＦ０は図５に示す２出力バッファ７ａから出力されるために同相の関係である。さらに、同じ電圧制御遅延回路２ｉから生成される信号Ｆ００ＡとＦ８８Ａとは逆相の関係にある。

また、クロック生成部７は、電圧制御遅延回路２ａの２つの差動出力Ｏ０／Ｏ８から信号Ｆ００、Ｆ０およびＦ８を生成する回路構成と、電圧制御遅延回路２ｉの２つの差動出力Ｏ０Ａ／Ｏ８Ａから信号Ｆ８８ＡおよびＦ００Ａを生成する回路構成は同一の回路構成となっている。

次に、上述した構成を有する多相クロック生成回路１の動作について説明する。まず、信号Ｆ００に対して信号Ｆ００Ａの位相が遅れている時は両信号の位相差分のパルスが位相比較器３のＵＰから出力される。チャージポンプ４は信号ＵＰのパルスを受けて出力ＣＰＯに正パルスを出力し、この正パルスはローパスフィルタ５で平滑化されて制御電圧ＶＣＯの電圧が上昇する。バイアス回路６は制御電圧ＶＣＯの上昇によって遅延信号発生回路２の電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊに供給する電流量を増やすように制御信号ＰｃｎｔとＮｃｎｔを出力する。電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊの遅延量は供給される電流の増加によって減少する。

一方、信号Ｆ００に対して信号Ｆ００Ａの位相が進んでいる時は両信号の位相差分のパルスが位相比較器３のＤＮから出力される。チャージポンプ４は信号ＤＮのパルスを受けて出力ＣＰＯに負パルスを出力し、この負パルスはローパスフィルタ５で平滑化されて制御電圧ＶＣＯの電圧が減少する。バイアス回路６は制御電圧ＶＣＯの減少によって遅延信号発生回路２の電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊに供給する電流量を減らすように制御信号ＰｃｎｔとＮｃｎｔを出力する。電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊの遅延量は供給される電流の減少によって増加する。

上述した動作を繰り返し信号Ｆ００とＦ００Ａの位相が一致すると位相比較器３からＵＰやＤＮの誤差信号パルスが出力されなくなる。この状態になるとチャージポンプ４の出力はハイインピーダンスになりローパスフィルタの制御電圧ＶＣＯが一定電圧に保持され動作が安定する。

クロック生成部７では、遅延信号発生回路２の電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊからの２つの差動出力Ｏ０／Ｏ８，Ｏ１／Ｏ９，Ｏ２／Ｏ１０，Ｏ３／Ｏ１１，Ｏ４／Ｏ１２，Ｏ５／Ｏ１３，Ｏ６／Ｏ１４，Ｏ７／Ｏ１５を取り出し各差動出力をそれぞれシングル信号に変換してクロック信号Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８，Ｆ９，Ｆ１０，Ｆ１１，Ｆ１２，Ｆ１３，Ｆ１４，Ｆ１５として出力する。

図６に多相クロックの位相関係を表したタイミングチャートを示す。ここで、クロック生成部７のバッファ７ａからは信号Ｆ０と同相の信号Ｆ００が出力され、バッファ７ｂとバッファ７ｃからそれぞれ出力される信号Ｆ８８Ａと信号Ｆ００Ａは位相が１８０度ずれた逆相の関係にある。位相比較器３の位相比較動作で信号Ｆ００と信号Ｆ００Ａが位相差０度に調整されるということは、すなわち信号Ｆ００とＦ８８Ａが位相差１８０度に調整されることを表している。これは、電圧制御遅延回路２ａと２ｉとの位相差を１８０度に調整することを意味する。

そして、電圧制御遅延回路２ａと２ｉの間に挿入されている電圧制御遅延回路２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈの差動出力から生成されるクロック信号Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７は１８０度／８＝２２．５度の等位相に分割されることとなる。クロック信号Ｆ８，ｆ９，ｆ１０，ｆ１１，ｆ１２，ｆ１３，ｆ１４，ｆ１５はクロック信号Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７の１８０度反転した（逆相）クロック信号として出力されるため、クロック信号Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８，Ｆ９，Ｆ１０，Ｆ１１，Ｆ１２，Ｆ１３，Ｆ１４，Ｆ１５は、３６０／１６＝２２．５度の等位相差に分割された多相クロック信号となる。

本実施形態によれば、複数の電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊを直列接続し、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較し、比較結果をチャージポンプ４、ローパスフィルタ５を経由してバイアス回路から出力する制御電圧信号Ｐｎｃｔ，Ｎｃｎｔで信号Ｆ００とＦ００Ａとの位相差が無くなるように電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊの遅延を調整し、電圧制御遅延回路２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊの各差動出力信号からクロック生成部７でシングル信号に変換して等位相の多相クロックを生成しているので、従来の半分の電圧制御遅延回路で位相シフトができ高精度で高分解能の多相クロックを小回路規模、低消費電力で実現することができる。

また、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較しているので、位相比較する２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。

また、電圧制御遅延回路２ａと、最終段の前段の電圧制御遅延回路２ｉの位相差を１８０度に調整しているので、電圧制御遅延回路２ｉの差動出力から逆相の信号Ｆ００Ａを生成して位相比較を行うことができるため従来よりも小回路規模とすることができる。

また、信号Ｆ００とＦ００Ａが生成される回路を同一の回路構成としているために、位相比較する２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。

また、遅延回路８を遅延信号発生部２の電圧制御遅延回路と同一の回路構成としたために、遅延信号発生部２へ入力される差動信号の負荷などを等しくすることができる。

なお、図７に示すように上述した多相クロック生成回路１をシリアルデータ受信回路２０に有してもよい。図７に示したシリアルデータ受信回路２０は、多相クロック生成回路１と、オーバーサンプリング回路１０とを有し、オーバーサンプリング回路１０は、受信シリアルデータＤＩＮを多相クロック生成回路１にて生成されたクロック信号でサンプリングを行いデータＤＯＵＴを出力する。これによってシリアルデータ受信回路２０を、高精度で高分解能なデータ復元が実現可能になるとともに、小回路規模化および低消費電力化とすることができる。

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

本発明の一実施形態にかかる多相クロック生成回路のブロック図である。 電圧制御遅延回路の回路図である。 チャージポンプの回路図である。 バイアス回路の回路図である。 ２出力バッファの回路図である。 図１に示した多相クロック生成回路が生成する多相クロックのタイミングチャートである。 本発明の一実施形態にかかるシリアルデータ受信回路のブロック図である。 従来の多相クロック生成回路のブロック図である。

符号の説明

１ 多相クロック生成回路
２ 遅延信号発生部
２ａ〜２ｊ 電圧制御遅延回路
３ 位相比較器（位相比較部）
４ チャージポンプ（位相比較部）
５ ローパスフィルタ（ローパスフィルタ部）
６ バイアス回路（ローパスフィルタ部）
７ クロック生成部
８ 遅延回路
２０ シリアルデータ受信回路

Claims (6)

1. 差動構成の電圧制御遅延回路を複数直列に接続した遅延信号発生部と、
   前記遅延信号生成部の第１の電圧制御遅延回路の出力信号と、第２の電圧制御遅延回路の出力信号との位相を比較して位相差に応じた誤差信号を出力する位相比較部と、
   前記位相比較部からの誤差信号を平滑化し前記電圧制御遅延回路に制御電圧信号を出力するローパスフィルタ部と、
   を有した多相クロック生成回路において、
   前記電圧制御遅延回路の２つの差動出力信号をシングル信号に変換してクロック出力信号を生成するクロック生成部が設けられていることを特徴とする多相クロック生成回路。
2. 前記位相比較部では、前記遅延信号発生部の初段の電圧制御遅延回路の差動出力信号から前記クロック生成部においてシングル信号に変換し生成されたクロック出力信号と、前記遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号から前記クロック生成部においてシングル信号に変換し生成されたクロック出力信号と、の位相が比較されることを特徴とする請求項１に記載の多相クロック生成回路。
3. 前記遅延信号発生部の初段の電圧制御遅延回路の出力信号と最終段の前段の電圧制御遅延回路の出力信号との位相差が、１８０度であることを特徴とする請求項２に記載の多相クロック生成回路。
4. 前記クロック生成部では、前記遅延信号発生部の初段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成と、前記遅延信号発生部の最終段の前段の電圧制御遅延回路の差動出力信号からシングル信号に変換しクロック出力信号を生成する回路構成と、が同一の回路構成にされていることを特徴とする請求項１乃至３のいずれか一項に記載の多相クロック生成回路。
5. 前記遅延信号発生部の前段に前記電圧制御遅延回路と同一の回路構成を持つ遅延回路を設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の多相クロック生成回路。
6. 請求項１乃至５のいずれか一項に記載の多相クロック生成回路を有していることを特徴とするシリアルデータ受信回路。

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