JP2009504064A - 多重周波数源システムのためのオフセット信号位相調整 - Google Patents

多重周波数源システムのためのオフセット信号位相調整 Download PDF

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エリック ドゥヴィヴィエール，
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Abstract

オフセット信号位相調整を用いる同調可能な多重周波数源システムが、第１の周波数源と、位相遅延素子と、第１の周波数源と同時に動作するように構成された第２の周波数源とを含む。第１の周波数源は、基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを含む。位相遅延は、入力基準信号を受け取るように結合された入力と、出力とを含み、位相遅延素子は、入力基準信号に既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する。第２の周波数源は、位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを含む。
【選択図】 図２Ａ

Description

関連出願の相互参照
本特許出願は、その内容が参照により本明細書に援用される、以下の各特許出願に関連し、これらと同時に出願されるものである。
「多重周波数源システム及び動作方法（Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｏｎ）」、国際出願ＰＣＴ／ＩＢ２００６／０５２６３２、整理番号ＲＦＭ−１５−ＰＣＴ、及び、
「多重周波数源システムにおける位相プリングを緩和するシステム及び方法（Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｐｈａｓｅ Ｐｕｌｌｉｎｇ ｉｎ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、国際出願ＰＣＴ／ＩＢ２００６／０５２６３４、整理番号ＲＦＭ−１７−ＰＣＴ。
本特許出願は、以下の各米国特許出願の優先権を主張し、これらの全文を援用するものである。
２００５年８月２日出願の「多重周波数源システム及び動作方法（Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｏｎ）」、米国特許出願第６０／５９５，７５４号、
２００５年８月２日出願の「多重周波数源システムのためのオフセット信号位相調整（Ｏｆｆｓｅｔ Ｓｉｇｎａｌ Ｐｈａｓｉｎｇ ｆｏｒ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、米国特許出願第６０／５９５，７４９号、及び
２００５年８月２日出願の「多重周波数源システムにおける位相プリングを緩和するシステム及び方法（Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｐｈａｓｅ Ｐｕｌｌｉｎｇ ｉｎ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、米国特許出願第６０／５９５，７５０号。
背景
[0001]本発明は、同時に動作する周波数源を用いる同調可能なシステムに関し、詳細には、上記システムと共に使用するためのオフセット信号位相調整に関する。
[0002]「Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｏｎ」という名称の出願に記載されている、システムにおける複数の周波数源の実施は、システムの電力消費をどのようにして制御するかにおいて可能な課題を提示する。具体的には、複数の周波数源の動作は、電源からの高ピーク電流需要を生み出し、おそらく、電源電圧が信頼のおけるシステム動作を継続するには不十分なレベルまで降下することになり得る。
[0003]したがって、求められているのは、複数の周波数源を用いるシステムにおける高ピーク電流消費を回避するシステム及び方法である。
概要
[0004]本明細書では、位相遅延を使って個々の周波数源への入力信号の印加をずらすことによって、多重周波数源システムにおける高ピーク電力（電流又は電圧）消費を回避するシステム及び方法が提示される。
[0005]例示的実施形態では、多重周波数源システムは、第１の動作周波数源と、位相遅延素子と、第１の周波数源と同時に動作するように構成された第２の動作周波数源とを含む。第１の周波数源は、基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを含む。位相遅延は、入力基準信号を受け取るように結合された入力と、出力とを含み、位相遅延素子は、入力基準信号に既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する。第２の周波数源は、位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを含む。
[0006]本発明の上記その他の特徴は、以下の詳細な説明と図面を考慮して考察すれば、より適切に理解されるであろう。
[0008]明確にするために、添付の図面に、前述の特徴の参照表示を示す。
例示的実施形態の説明
[0009]図１Ａに、動作周波数源をコヒーレントに高電流モードで動作させるための、周波数源（「同調可能な複数の周波数源」）を同時に動作させることを用いる同調可能なシステムを示す。システム１００は、ｎ個の周波数源１３０１，ｎを含み、周波数源１３０１，ｎは、個別的実施形態では、少なくとも１つの同調可能な周波数源、かかる可変周波数発振器又は位相ロックループを含む。残りの周波数源の１つ又は複数は、同調可能な周波数源でも、固定周波数源でもよい。
[0010]動作に際して、システムは、動作周波数源１３０１，ｎの２つ以上（図示のように全部）に供給される入力信号１１０を受け取る。入力信号１１０は、高電流動作モードを開始するように動作し、このモードは、周波数源を作動して出力信号ＦＳ１，ｎを生成させることを含み得る。例示的実施形態では、入力信号１１０は、クロック信号、基準信号、或いは、周波数源を作動させ、又は、別のやり方で、周波数源が相当量の（例えば、その最大電流処理容量の５０％を超える）電流を消費し始めるような高電流動作モードを生み出すように動作する他のかかる信号とすることができる。
[0011]図１Ｂに、図１Ａの同調可能な多重周波数源システムの時間領域信号波形とピーク電流消費を示す。図示のように、複数の周波数源が作動され、したがって、実質的に同時に高電流動作モードになる。結果として、電源バスは、非常に高い電流スパイクを被ることになる。この条件は、電源に、これらの期間に必要とされる高ピーク電流を供給するのに十分な容量がなくなる可能性があるという点で、望ましくない影響を生じ、供給電圧が、信頼のおけるシステム動作を継続するのに十分でない可能性のあるレベルまで降下することになる。さらに、時間領域での高電流スパイクの生成には、周波数領域での多数のスプリアス成分を伴う。電源バス上に多数のスプリアス成分が存在することは特に問題である。というのは、電源バス構造は、各周波数源１３０１，ｎまでの信号経路を提供し、そこでは、それらのＳＰＵＲが所望の出力信号ＦＳ１，ｎと組み合わさって、目的の出力信号ＦＳ１，ｎの位相雑音を劣化させ得るからである。
[0012]図２Ａに、本発明による、オフセット信号位相調整を用いる同調可能な多重周波数源システムの例を示す。このシステムは、ｎ個の対応する周波数源信号ＦＳｎを生成するように動作するｎ個の周波数源２３０１，ｎと、ｎ−１個の位相遅延素子２２０１，（ｎ−１）とを含む。入力信号２１０は、結合される周波数源２３０１，ｎを作動させて、又は、別のやり方で、高電流モードにするように動作する。
[0013]図示のように、ｎ−１個の位相遅延素子２２０１，ｎは、隣接する周波数源の間に挿入され、これらの周波数源の１つ（周波数源２、２３０２で示す）が、入力信号２１０の非遅延バージョン（本明細書では基準入力信号という）を受け取り、基準周波数源として動作する。ｎ−１個の位相遅延素子２２０は、それぞれ、入力信号に、特定の既定の位相オフセットφ１，（ｎ−１）を適用し、それによって、ｎ−１個の遅延入力信号２２５を生み出すように動作する。既定の位相オフセットの計算を以下でさらに説明する。位相オフセットを算出し、上記オフセットを、位相遅延素子２２０を介して周波数源に適用することによって、各周波数源の電流消費をずらすことができ、電源電圧の降下又はスプリアス成分生成という望ましくない条件を軽減することができる。
[0014]位相遅延は、電気的に、すなわち、インバータなどの特定の構造を使って提供されても、又は物理的に、すなわち、所望の位相遅延と等価の時間遅延を提供するいくつかのカスケード接続された素子（インバータなど）の実装によって提供されてもよい。システム２００は、第ｎの周波数源２３０ｎの入力における位相遅延が、遅延素子２２０２から２２０ｎまでの和である「はしご」形回路網構成として実施され得る。代替として、各遅延素子２２０１、２がシステム入力信号２１０を受け取り、ただ１つの遅延素子だけを使って、所望の遅延が、対応する周波数源２３０への入力の前に適用される「星」形回路網が用いられてもよい。さらに代替として、システムは、図２Ａの例示的実施形態に示すように、両方の形の構造のセグメントを用いてもよい。
[0015]図２Ｂに、本発明の一実施形態内で、準拠する同調可能な多重周波数源システムを動作させる方法の例を示す。最初に２６２で、基準周波数源（２３０２など）が複数の周波数源の中から識別される。基準周波数源に入力される信号が、続く位相オフセット算出プロセスで、０度の相対的位相オフセットを有するものとして定義される。
[0016]２６４で、対応するｎ−１個の周波数源に入力される残りのｎ−１信号のそれぞれの位相オフセットが算出される。このプロセスの一実施形態では、基準信号と、残りのｎ−１個の入力信号が、以下の計算で与えられる位相範囲にわたって等間隔で配置される。
Figure 2009504064
式中、ｎは同時に動作する周波数源の数である。
[0017]例えば、３つの周波数源が実施されるシステムの実施形態では、基準入力信号が０度に位置し、第１と第２の位相遅延信号が、１２０度と２４０度の位相に位置する。
[0018]別の実施形態では、基準入力信号と残りのｎ−１個の位相遅延信号が、１８０度の位相範囲にわたって等間隔で配置される。例えば、３つの周波数源が実施されるシステム実施形態では、基準入力信号が０度に位置し、第１と第２の位相遅延信号が、９０度と１８０度の位相に位置する。
[0019]２６６で、個々のｎ−１個の入力信号について算出された位相オフセットが、これらに対応する入力信号に適用されて、所望の位相遅延がもたらされる。このプロセスの個別的実施形態では、基準入力信号を提供するのに使用され得る偶数（２ｎ）個のカスケード接続のインバータに対して１８０度の位相シフトを提供するようにカスケード接続された奇数（２ｎ＋１）個のインバータを介して、ｎ−１個の入力信号の１つ又は複数が伝送される。別の実施形態では、所望の位相遅延を提供する物理的時間遅延を提供するように動作するカスケード接続の一連の回路素子（インバータなど）を介して、ｎ−１入力信号の１つ又は複数が送られる。これらの手法の組合せを使って、以下でさらに説明するように、必要な位相遅延素子が提供され得る。
[0020]図２Ｃに、図２Ｂの方法を使用する図２Ａのシステムの時間領域信号波形とピーク電流消費を示す。それぞれ、出力周波数ＦＳ０、ＦＳ１、ＦＳ２を提供する３つの同時に動作する周波数源を用いる、図２Ａと合致するシステムでの応答が示されている。このシステムは、１８０度位相シフト遅延された入力信号２２５１を生成する第１の位相遅延素子φ１を含み、この信号２２５１は、これに対応する周波数源２３０１に供給されて、出力波形ＦＳ１が生み出される。さらに、９０度位相シフト遅延された入力信号２２５２を生成する第２の位相遅延素子φ２も含まれ、この信号２２５２は、これに対応する周波数源２３０３に供給されて、出力波形ＦＳ３が生み出される。
[0021]各時間領域波形が示すように、ＦＳ１、ＦＳ２、ＦＳ３の立ち上がりエッジは、互いに９０度オフセットされている。このオフセット位相調整は、図１の応答と比べて、分散されたピーク電流応答を生じ、電流ピーキングが低減され、スプリアス成分生成が減少する。
[0022]前述のように、同時に動作する周波数源２３０１，ｎの１つ又は複数が同調可能な周波数源になり、その一例が、シグマデルタ型フラクショナル位相ロックループ回路である。残りの周波数源は、設計の要求に従って、同調可能とすることも、固定周波数とすることもできる。周波数源が位相ロックループである個別的実施形態では、これらと関連付けられる位相遅延素子は、ループの基準信号ＦＲｅｆを供給する信号経路に沿って位置していてもよい。
[0023]図３に、図２Ａのシステムにおいてオフセット信号位相調整を提供するのに使用される位相遅延素子の実装例を示す。位相遅延素子φ１２２０１は、３つのインバータ素子３１０１、３１０２、３１０３を含み、この数は、基準入力信号２２５２のために設けられるインバータ素子３２０１、３２０２の合計数よりインバータが１つ多いことを表す。この実施形態では、２つのインバータ遅延素子３１０１、３１０２を使って、基準入力信号２２５２を受け取る基準周波数源２３０２の入力に入力バッファが提供され、位相遅延素子２２０１で供給される追加のインバータ素子３１０３は、基準入力信号２２５２に対して１８０度の位相を提供する。代替の実施形態では、より少数のインバータ素子が使用されてもよく（例えば、基準入力信号２２５２にはインバータを使用せず、１つのインバータ素子で遅延入力信号２２５１を生成するなど）、より多数のインバータ素子が使用されてもよい（例えば、２ｎ個のインバータを遅延入力信号２２５１の生成に使用し、２ｎ＋１個のインバータを基準入力信号２２５２の生成に使用するなど）。
[0024]位相遅延素子φ２２２０２は、個別的実施形態では、複数の直列結合のインバータ素子３３０１，ｍを使って実現され、その集合的配列により、所望の時間／位相遅延が生み出される。一実施形態では、所望の遅延は、実質的に、既存の基準入力信号と遅延入力信号２２５１、２２５２の位相の中間にある。例えば、基準入力信号と遅延入力信号２２５１、２２５２が、０度と１８０度の相対的位相に位置する前述の実施形態では、十分な数のインバータ素子３３０１，ｍが、９０度の位相遅延と実質的に等価な時間／位相遅延を提供するようにカスケード接続される。例えば、この物理的遅延を提供するには、カスケード接続の１５０〜２００個のインバータ素子配列が必要とされ得る。インバータ素子はサイズが極めて小さく、付随する歩留りが高く、容易に製造可能であるため、集積回路内で、多数を難なく容易に実施することができる。
[0025]図４に、図３Ａの同調可能な多重周波数源システムのための調整電源（本明細書では「調整器」という）のブロック図の例を示す。調整器４００は、演算増幅器ＯＰ１ ４１０と、トランジスタＴ１ ４２０と、フィードバック抵抗器Ｒ１、Ｒ２ ４３０と、調整コンデンサＣ１ ４４０と、電源バス４５０とを含む。演算増幅器４１０は、従来の非反転増幅器構成として接続され、基準電圧を受け取るように結合された非反転入力と、反転入力に結合された抵抗器４３０ａと４３０ｂによって形成される抵抗分割器を含む。調整コンデンサ４４０は、電源バス４５０に沿って伝搬するＡＣ信号を除去するように動作し、供給トランジスタ４２０がカットオフモードにあるときに、電源バス４５０に電荷を提供する。供給トランジスタ４２０（バイポーラ接合トランジスタとして例示されている）は、無調整電源に結合されたコレクタ端子と、演算増幅器４１０の出力に結合されたベース端子と、電源バス４５０に結合されたエミッタ端子とを含む。
[0026]基準周波数源が切り換わると、供給トランジスタ４２０と調整コンデンサ４４０は、必要な電流を供給する。（特に、非常に少量のＤＣ電流を提供している場合には）調整器の帯域幅が限られているため、ピーク電流は、調整コンデンサ４４０によって、そこに貯えられた電荷から供給され、その結果として調整電圧が降下する。調整器帯域幅に応じた時間遅延の後、調整器は、調整コンデンサ４４０に電荷を再蓄積し、調整電圧を定常値にする。低電流伝導では、高い周波数で供給されるピーク電流の低い値が、高電流モードで供給される必要のあるピーク電流の低域フィルタリングとして働く。結果として、調整電圧に対する電圧リップルが低減される。
[0027]当分野の技術者であれば容易に理解するように、前述の各プロセスは、ハードウェア、ソフトウェア、ファームウェアとして、又は適宜これらの実装の組合せとして実施され得る。加えて、前述のプロセスの一部又は全部が、コンピュータ可読媒体（取り外し可能ディスク、揮発性又は不揮発性メモリ、埋込み式プロセッサなど）上にあるコンピュータ可読命令コードとして実施されてもよく、この命令コードは、他のかかるプログラム可能な装置のコンピュータを、目的の機能を実行するためにプログラムするように動作する。
[0028]「ａ」又は「ａｎ」という語は、これによって記述される１つ、又は複数の特徴を指すのに使用されている。さらに、「ｃｏｕｐｌｅｄ（結合された）」又は「ｃｏｎｎｅｃｔｅｄ（接続された）」という語は、直接的に、又は１つ又は複数の介在する構造又は物質を介して、（場合に応じて、電気的に、機械的に、熱的に）相互に組み合わさった特徴を指す。方法流れ図で言及される操作及び動作の順序は例示であり、これらの操作及び動作は、異なる順序で実行されてもよく、これらの操作及び動作の２つ以上が同時に実行されてもよい。本明細書で参照されるすべての出版物、特許その他の文献は、参照によりその全文が組み込まれるものである。任意のかかる組込み文献と本明細書の間での整合性を欠く用法に関しては、本明細書での用法が規定するものとする。
[0029]以上の説明は、図示と説明のために提示したものである。網羅的であることも、本発明を開示通りの形に限定することも意図しておらず、明らかに、開示の教示を考慮に入れれば、多くの変更及び変形が可能である。開示の実施形態は、本発明の原理と、その実際の適用を最も適切に説明し、それによって、当分野の技術者が、本発明を、様々な実施形態において、企図される個々の用途に適する様々な変更と共に最も適切に利用することを可能にするために選択されたものである。本発明の適用範囲は、添付の特許請求の範囲によって定義されるものである。
動作周波数源をコヒーレントに動作させるための複数の周波数源を用いる同調可能なシステムを示す図である。 図１Ａの同調可能な多重周波数源システムの時間領域信号波形とピーク電流消費を示す図である。 本発明による、オフセット信号位相調整を用いる多重周波数源システムの例を示す図である。 本発明の一実施形態内で、準拠する多重周波数源システムを動作させる方法の例を示す図である。 図２Ｂの方法を使用する図２Ａのシステムの時間領域信号波形とピーク電流消費を示す図である。 図２Ａの同調可能な多重周波数源システムにおいてオフセット信号位相調整を提供するのに使用される位相遅延素子の実装例を示す図である。 図３Ａの同調可能な多重周波数源システムと共に使用するための調整電源を示す例示的ブロック図である。

Claims (27)

  1. 同時に動作する複数の周波数源を用いるように構成され、前記複数の周波数源の１つ又は複数に供給される入力信号が、その他の周波数源の１つ又は複数に供給される入力信号に対して位相オフセットされる同調可能なシステムであって、
    基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを有する第１の周波数源と、
    前記入力基準信号を受け取るように結合された入力と出力とを有し、前記入力基準信号に既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する位相遅延素子と、
    前記第１の周波数源と同時に動作するように構成され、前記位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを有する第２の周波数源と
    を備えるシステム。
  2. 前記位相遅延素子がインバータ素子を備え、前記第１の周波数源信号と前記第２の周波数源信号が、実質的に１８０度位相がずれている、請求項１に記載のシステム。
  3. 前記第１の周波数源と前記第２の周波数源の少なくとも１つが位相ロックループ回路を備える、請求項１に記載のシステム。
  4. 前記第１の周波数源に結合された偶数の直列結合のインバータをさらに備え、前記位相遅延素子が、直列結合で配列された前記偶数＋１個のインバータを備える、請求項１に記載のシステム。
  5. 前記位相遅延素子が、前記システム入力信号に第１の既定の位相遅延を適用して第１の位相遅延入力信号を生み出すように動作する第１の位相遅延素子を備え、
    当該システムが、
    前記基準入力信号を受け取るように結合された入力と、出力とを有し、前記入力基準信号に第２の既定の位相遅延を適用して第２の位相遅延入力信号を生み出すように動作する第２の位相遅延素子と、
    第２の位相遅延入力信号を受け取るように結合された入力と、第３の周波数源信号を提供する出力とを有する第３の周波数源と
    をさらに備える、請求項１に記載のシステム。
  6. 前記位相遅延素子が、前記入力信号に第１の既定の位相遅延を適用して第１の位相遅延入力信号を生み出すように動作する第１の位相遅延素子を備え、
    当該システムが、
    前記第１の遅延入力信号を受け取るように結合された入力と、出力とを有し、前記供給される第１の位相遅延入力信号に第２の既定の位相遅延を提供して第２の位相遅延入力信号を生み出すように動作する第２の位相遅延素子と、
    第２の位相遅延基準信号を受け取るように結合された入力と、第３の周波数源信号を提供する出力とを有する第３の周波数源と
    をさらに備える、請求項１に記載のシステム。
  7. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、式、
    Figure 2009504064
    によって与えられる位相範囲にわたって等間隔で配置され、式中、ｎは、同時に動作する周波数源の数を表す、請求項５に記載のシステム。
  8. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、１８０度の位相範囲にわたって等間隔で配置される、請求項５に記載のシステム。
  9. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、式、
    Figure 2009504064
    によって定義される位相範囲にわたって等間隔で配置され、式中、ｎは、同時に動作する周波数源の数を表す、請求項６に記載の多重周波数源システム。
  10. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、１８０度の位相範囲にわたって等間隔で配置される、請求項６に記載のシステム。
  11. 前記第１の遅延素子が、第１の直列結合のインバータ素子配列を備え、前記第１の直列結合のインバータ素子配列の合計遅延時間が、実質的に、前記第１の位相オフセットと等価である、請求項７に記載のシステム。
  12. 前記第１の遅延素子が、第１の直列結合のインバータ素子配列を備え、前記第１の直列結合のインバータ素子配列の合計遅延時間が、実質的に、前記第１の位相オフセットと等価である、請求項８に記載のシステム。
  13. 前記第２の遅延素子が、第２の直列結合のインバータ素子配列を備え、前記第２の直列結合のインバータ素子配列の合計遅延時間が、実質的に、前記第２の位相オフセットと等価である、請求項１１に記載のシステム。
  14. 前記第２の遅延素子が、直列結合の奇数のインバータ素子配列を備え、基準入力信号が、前記奇数のインバータ素子より１つ少ない数の直列のインバータ素子配列を介した伝送によって生成される、請求項１２に記載のシステム。
  15. 同時に動作する複数の周波数源を用いるように構成され、前記複数の周波数源の１つ又は複数に供給される入力信号が、その他の周波数源の１つ又は複数に供給される入力信号に対して位相オフセットされる同調可能なシステムであって、
    基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを有する第１の周波数源と、
    前記入力基準信号を受け取るように結合された入力と、出力とを有し、前記入力基準信号に第１の既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する第１の位相遅延素子と、
    前記第１の周波数源と同時に動作するように構成され、前記第１の位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを有する第２の周波数源と、
    前記基準入力信号を受け取るように結合された入力と、出力とを有し、前記入力基準信号に第２の既定の位相遅延を適用して第２の位相遅延入力信号を生み出すように動作する第２の位相遅延素子と、
    前記第１と第２の周波数源と同時に動作するように構成され、前記第２の位相遅延入力信号を受け取るように結合された入力と、第３の周波数源信号を提供する出力とを有する第３の周波数源と
    を備えるシステム。
  16. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、式、
    Figure 2009504064
    によって提供される位相範囲にわたって等間隔で配置され、式中、ｎは、同時に動作する周波数源の数を表す、請求項１５に記載のシステム。
  17. 前記基準入力信号が、０度の位相基準で動作するものとして定義され、前記第１と第２の位相遅延素子が、第１と第２の位相オフセットを提供して、それぞれの第１と第２の位相遅延入力信号を生み出すように動作し、前記基準入力信号、前記第１の位相遅延入力信号、及び前記第２の位相遅延基準信号が、１８０度の位相範囲にわたって等間隔で配置される、請求項１５に記載のシステム。
  18. 前記第１の遅延素子が、第１の直列結合のインバータ素子配列を備え、前記第１の直列結合のインバータ素子配列の合計遅延時間が、実質的に、前記第１の位相オフセットと等価である、請求項１７に記載のシステム。
  19. 前記第２の遅延素子が、直列結合の奇数のインバータ素子配列を備え、基準入力信号が、前記奇数のインバータ素子より１つ少ない数の直列のインバータ素子配列を介した伝送によって生成される、請求項１８に記載のシステム。
  20. 複数ｎ個の同時に動作する周波数源であり、それぞれが、前記周波数源を高電流モードで動作するように制御する入力信号を受け取る前記周波数源を用いるように構成された同調可能なシステムにおいて、オフセット信号位相調整を使って前記システムを動作させる方法であって、
    前記複数の周波数源の中から、基準入力信号を受け取る基準周波数源を識別するステップと、
    残りの前記周波数源のそれぞれに供給される残りの前記入力信号のそれぞれの位相オフセットを算出するステップと、
    前記残りのｎ−１個の入力信号それぞれに前記算出される位相オフセットを適用して、前記残りの入力信号の前記周波数源のそれぞれへの印加を遅延させるステップと
    を含む方法。
  21. 位相オフセットを算出する前記ステップが、１８０度の位相範囲にわたって、前記残りの入力信号に等間隔の位相オフセットを算出するステップを含む、請求項２０に記載の方法。
  22. 位相オフセットを算出する前記ステップが、式、
    Figure 2009504064
    によって定義される位相範囲にわたって、前記残りの入力信号に等間隔の位相オフセットを算出するステップを含み、式中、ｎは、同時に動作する周波数源の数を表す、請求項２０に記載の方法。
  23. 前記残りのｎ−１個の入力信号それぞれに前記算出される位相オフセットを適用する前記ステップが、前記残りのｎ−１個の入力信号の少なくとも１つに直列カスケード接続のインバータ素子配列を通過させるステップを含む、請求項２０に記載の方法。
  24. 前記直列カスケード接続の配列が、奇数のインバータ素子を備える、請求項２３に記載の方法。
  25. 前記直列カスケード接続のインバータ素子の数が、前記算出される位相オフセットと実質的に等価な時間遅延を提供するように動作する、請求項２３に記載の方法。
  26. 前記基準入力信号が、前記奇数のインバータ素子より１つ少ないインバータ素子を備える、直列カスケード接続の偶数のインバータ素子の配列を介して前記基準周波数源に供給される、請求項２４に記載の方法。
  27. 複数ｎ個の同時に動作する周波数源であり、それぞれが、前記周波数源を高電流モードで動作するように制御する入力信号を受け取る前記周波数源を用いるように構成された同調可能なシステムと共に動作するための、コンピュータ可読媒体上にあるコンピュータプログラム製品であって、
    前記複数の周波数源の中から、基準入力信号を受け取る基準周波数源を識別する命令コードと、
    残りの前記周波数源のそれぞれに供給される残りの前記入力信号のそれぞれの位相オフセットを算出する命令コードと、
    前記残りのｎ−１個の入力信号それぞれに前記算出される位相オフセットを適用して、前記残りの入力信号の前記周波数源のそれぞれへの印加を遅延させる命令コードと
    を備えるコンピュータプログラム製品。
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