JP6615418B2 - Pll回路 - Google Patents
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Description
実施の形態1.
図1は、本実施の形態によるPLL回路の構成図である。
本実施の形態によるPLL回路は、基準信号源(REF)1、電圧制御発振器(VCO)2、可変分周器3、位相周波数比較器4、チャージポンプ5、ループフィルタ6、ΔΣ変調器7、周波数制御回路8、アンド回路9、フリップフロップ回路(FF)10を備える。なお、以下、基準信号源1はREF1、電圧制御発振器2はVCO2、フリップフロップ回路10はFF10として説明を行う。
本PLL回路の出力信号でもあるVCO2から出力された信号は、可変分周器3で分周され、位相周波数比較器4に与えられる。位相周波数比較器4は、REF1の出力と可変分周器3の出力を比較し、その比較結果としてアップ信号(UP)またはダウン信号(DN)を出力する。チャージポンプ5は位相周波数比較器4のアップ信号またはダウン信号に対応した電流を出力し、この出力電流はループフィルタ6で電流−電圧変換と平滑化(積分)が行われ、VCO2の周波数制御端子に印加される。その結果、VCO2の出力周波数は、REF1の周波数と可変分周器3の分周比で決定され、VCO2の出力周波数が安定化する。ここで可変分周器3の分周比は、本PLL回路の出力が所望の変調波となるように制御される。分周比を制御するのはΔΣ変調器7であり、周波数制御回路8から出力される周波数値Freq_dataに応じた分周比パターンを生成し、可変分周器3に出力する。周波数制御回路8から出力される周波数値Freq_dataは、一旦リタイミング用のFF10を通ってΔΣ変調器7で取得される。
ここで、ΔΣ変調器7は、可変分周器3から出力される分周信号CLKdivをクロックとして動作するCLKdivドメインであり、周波数制御回路8は、REF1から出力される基準信号CLKrefをクロックとして動作するCLKrefドメインである。
周波数制御回路8は、CLKrefをクロックとして動作しており、その出力であるFreq_dataはCLKrefの立ち上がり時(時刻T1,T2,…)に値が変化する。回路が収束しているとき、CLKdivとCLKrefはその立ち上がりエッジが揃うようにPLL回路は動作するが、実際にはフラクショナル動作により可変分周器3の分周数は時間的に変動しているため、可変分周器3の出力であるCLKdivの立ち上がりエッジ(時刻t1,t2,…)はCLKrefの立ち上がりエッジの前後にタイミングが分散している。そのため、CLKdivの立ち上がりエッジでFreq_dataをリタイミングすると、場合によってはFreq_dataの同じ値を2回取り込んだり、1つ値を取りこぼしたりといった現象が起こる。例えば、図2に示す動作の場合、CLKdivの立ち上がりエッジでFreq_dataをリタイミングすると、Freq_data(D1〜D4)のうち、Freq_data(D1,D3)の値を取りこぼし、Freq_data(D2)の値を2回取り込むことになる。
実施の形態2は、実施の形態1におけるアンド回路9の出力に代えて、位相周波数比較器4内部のフリップフロップのリセット信号を用いたものである。
図3Aは実施の形態2のPLL回路を示す構成図であり、図3Bは、位相周波数比較器4内部の構成図である。図3Aに示すように、実施の形態2のPLL回路は、REF1、VCO2、可変分周器3、位相周波数比較器4、チャージポンプ5、ループフィルタ6、ΔΣ変調器7、周波数制御回路8、FF10を備えており、これら構成については、FF10への入力となるリタイミング用信号CLKretimeが位相周波数比較器4から出力される以外は図1に示した実施の形態1の構成と同様である。このため、対応する部分に同一符号を付してその説明を省略する。
図4におけるリタイミング用信号CLKretimeは、アンド回路402から出力されるリセット信号である。ここで、アンド回路402のリセット信号のタイミングは実施の形態1におけるアンド回路9の出力信号のタイミングと同様であるため、実施の形態2においても実施の形態1と同様の効果を得ることができる。
実施の形態3は、第2の位相周波数比較器を設け、この第2の位相周波数比較器からのリセット信号をリタイミング用信号として用いるようにしたものである。
図5は、実施の形態3のPLL回路を示す構成図である。図5に示すように、実施の形態3のPLL回路は、REF1、VCO2、可変分周器3、位相周波数比較器4、チャージポンプ5、ループフィルタ6、ΔΣ変調器7、周波数制御回路8、FF10、第2の位相周波数比較器40を備えている。ここで、第2の位相周波数比較器40が追加され、かつ、FF10への入力となるリタイミング用信号CLKretimeとして第2の位相周波数比較器40からの出力信号を用いる以外は図3に示した実施の形態2の構成と同様である。
実施の形態4は、リタイミング用信号CLKretimeを直接ΔΣ変調器7を動作させるクロックとしたものである。
図7は、実施の形態4のPLL回路を示す構成図である。
実施の形態4のPLL回路は、REF1、VCO2、可変分周器3、位相周波数比較器4、チャージポンプ5、ループフィルタ6、ΔΣ変調器7、周波数制御回路8、第2の位相周波数比較器40を備えている。すなわち、実施の形態4では、実施の形態3のFF10が無く、第2の位相周波数比較器40からのリタイミング用信号CLKretimeを直接ΔΣ変調器7の入力としたものである。
Claims (4)
- 与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記アップ信号と前記ダウン信号の論理積演算結果を出力するアンド回路と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記周波数制御回路の出力信号を前記アンド回路の出力信号のタイミングで保持して出力するフリップフロップ回路と、
前記可変分周器の出力をクロックとして動作し、前記フリップフロップ回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記アップ信号と前記ダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするPLL回路。 - 与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記周波数制御回路の出力信号を前記位相周波数比較器内部のフリップフロップのリセット信号のタイミングで保持して出力するフリップフロップ回路と、
前記可変分周器の出力をクロックとして動作し、前記フリップフロップ回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記アップ信号と前記ダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするPLL回路。 - 前記基準信号と前記可変分周器の出力信号を比較する第2の位相周波数比較器を設け、
当該第2の位相周波数比較器は、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有し、
前記フリップフロップ回路は、前記位相周波数比較器のリセット信号に代えて、前記第2の位相周波数比較器のリセット信号を用いることを特徴とする請求項2記載のPLL回路。 - 与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記基準信号と前記可変分周器の出力信号を比較すると共に、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有する第2の位相周波数比較器と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記第2の位相周波数比較器からのリセット信号をクロックとして動作し、前記周波数制御回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記位相周波数比較器のアップ信号とダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするPLL回路。
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