JP2016039488A - 信号発生回路 - Google Patents

Abstract

【課題】出力信号の周波数を速やかに所望の周波数に切り替えることができるとともに、広帯域の出力信号を得ることができる信号発生回路を得ることを目的とする。
【解決手段】制御装置８が、ループフィルタ３の時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆ及び分数分周器５による周波数の分周数Ｋを制御する。これにより、ループ帯域を狭めたり、狭帯域フィルタを挿入したりすることなく、ループ帯域内にスプリアスが発生しないようにすることができる。
【選択図】図１

Description

この発明は、出力信号の周波数を切り替えることができる信号発生回路に関するものである。

出力信号の周波数ｆ_ｏｕｔを切り替えることが可能な信号発生回路として、基準信号源、位相比較器、ループフィルタ、電圧制御発振器及び分周器からなる位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と、その分周器の分周数を設定する制御装置とを備えるものがある。
電圧制御発振器の出力信号の周波数ｆ_ｏｕｔは、基準信号源から発振される基準信号の周波数ｆ_ｒｅｆ（＝位相比較器の動作周波数ｆ_ｐｆｄ）に対して、分周器の分周数Ｎだけ逓倍されるものであるため、下記の式（１）のように表される。
ｆ_ｏｕｔ＝Ｎ×ｆ_ｐｆｄ （１）
制御装置は、所望の周波数の出力信号を得るために、分周器の分周数Ｎを制御するが、分周器の分周数Ｎとして設定可能な値は自然数に限られるため、電圧制御発振器の出力信号の周波数ｆ_ｏｕｔは、基準信号源から発振される基準信号の周波数ｆ_ｒｅｆの整数倍に限られる。

以下の特許文献１に開示されている信号発生回路では、出力信号の周波数ｆ_ｏｕｔの周波数分解能を高めるために、基準信号源から発振される基準信号の周波数ｆ_ｒｅｆを変換するダイレクトデジタルシンセサイザ（ＤＤＳ：Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）を搭載しており、制御装置がダイレクトデジタルシンセサイザにより変換される基準信号の周波数ｆ_ｒｅｆを制御するようにしている。
ダイレクトデジタルシンセサイザを搭載することで周波数分解能を大幅に高めることができるが、ダイレクトデジタルシンセサイザの駆動クロック周波数と、ダイレクトデジタルシンセサイザの出力信号の周波数（ダイレクトデジタルシンセサイザにより変換された基準信号の周波数）とに応じて、ダイレクトデジタルシンセサイザから低離調周波数にスプリアスが発生する。
このダイレクトデジタルシンセサイザから発生するスプリアスを低減する方法として、従来は、ループフィルタの時定数を大きくしてＰＬＬのループ帯域を狭める方法、または、狭帯域フィルタを挿入する方法が取られている。

特開昭６３−２９６５２２号公報（図１）

従来の信号発生回路は以上のように構成されているので、ループフィルタの時定数を大きくしてＰＬＬのループ帯域を狭める方法を用いる場合、出力信号の周波数ｆ_ｏｕｔを所望の周波数に切り替えるために、制御装置が分周器の分周数Ｎを変更したとき、出力信号の周波数ｆ_ｏｕｔが所望の周波数に切り替わるまでに長時間を要してしまうという課題があった。
一方、狭帯域フィルタを挿入する方法を用いる場合、出力信号の周波数ｆ_ｏｕｔの帯域が制限されてしまうという課題があった。

この発明は上記のような課題を解決するためになされたもので、出力信号の周波数を速やかに所望の周波数に切り替えることができるとともに、広帯域の出力信号を得ることができる信号発生回路を得ることを目的とする。

この発明に係る信号発生回路は、基準信号を発振する基準信号発振器と、設定された分周数で出力信号の周波数を分周し、周波数分周後の出力信号である分周信号を出力する分数分周器と、基準信号発振器により発振された基準信号と分数分周器から出力された分周信号との位相差を検出する位相比較器と、位相比較器により検出された位相差に対応する電圧信号を出力するループフィルタと、ループフィルタから出力された電圧信号に対応する周波数の信号を前記出力信号として、分数分周器に出力する電圧制御発振器とを設け、制御装置が、ループフィルタの時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器により発振される基準信号の周波数及び分周数を制御するようにしたものである。

この発明によれば、制御装置が、ループフィルタの時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器により発振される基準信号の周波数及び分周数を制御するように構成したので、出力信号の周波数を速やかに所望の周波数に切り替えることができるとともに、広帯域の出力信号を得ることができる効果がある。

この発明の実施の形態１による信号発生回路を示す構成図である。 ＰＬＬのループ帯域内に発生している整数境界スプリアスと、ＰＬＬのループ帯域外に発生している整数境界スプリアスとの一例を示す説明図である。 ループ帯域の広さと出力信号の周波数ｆ_ｏｕｔの切り替え時間との関係を示す説明図である。 基準信号の周波数ｆ_ｒｅｆの制御例を示す説明図である。 この発明の実施の形態２による信号発生回路を示す構成図である。 ダイレクトデジタルシンセサイザの出力周波数ｆ_ｄｄｓの制御例を示す説明図である。

実施の形態１．
図１はこの発明の実施の形態１による信号発生回路を示す構成図である。
図１において、基準信号発振器１は周波数ｆ_ｒｅｆの基準信号を発振する信号源である。
即ち、基準信号発振器１は、互いに異なる周波数の基準信号を発振する複数の基準信号源１ａと、信号源選択用の切替スイッチ１ｂとから構成されており、制御装置８の制御の下で切替スイッチ１ｂの接続先が切り替えられる。
位相比較器２（図中、「ＰＦＤ」と表記）は基準信号発振器１により発振された基準信号と、分数分周器５から出力された分周信号との位相差を検出し、その位相差に比例する幅を有するパルス信号を出力する。

ループフィルタ３は例えばローパスフィルタなどから構成されており、位相比較器２から出力されたパルス信号を直流化することで、その位相差に対応する電圧信号を電圧制御発振器４の制御電圧として出力する。
電圧制御発振器４（図中、「ＶＣＯ」と表記）はループフィルタ３から出力された制御電圧に対応する周波数ｆ_ｏｕｔの信号を出力信号として、分数分周器５に出力するとともに、その出力信号を外部に出力する。

分数分周器５は整数分周器６（図中、「１／Ｎ」と表記）とデルタ・シグマ変調器７（図中、「ＤＳＭ」と表記）とから構成されており、制御装置８により設定された分周数Ｋで出力信号の周波数ｆ_ｏｕｔを分周し、周波数分周後の出力信号である分周信号を位相比較器２に出力する。
デルタ・シグマ変調器７は、制御装置８の制御の下、整数分周器６に設定されている分周数Ｎを高速に切り替えることで、分数分周器５の見かけ上の分周数Ｋを小数値の分周数に設定する。
制御装置８はループフィルタ３の時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆ及び分数分周器５による周波数の分周数Ｋを制御する。
なお、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆの制御については、基準信号発振器１を構成している複数の基準信号源１ａの中から、ループ帯域内にスプリアスを発生させない基準信号を発振する基準信号源１ａを選択し、その選択した基準信号源１ａを位相比較器２と接続するように切替スイッチ１ｂを制御することで行う。
以下、基準信号発振器１、位相比較器２、ループフィルタ３、電圧制御発振器４及び分数分周器５からなる回路をＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と称する。

次に動作について説明する。
位相比較器２は、基準信号発振器１から周波数ｆ_ｒｅｆの基準信号を受けると、その基準信号と、分数分周器５から出力された分周信号との位相差を検出し、その位相差に比例する幅を有するパルス信号をループフィルタ３に出力する。
ループフィルタ３は、位相比較器２からパルス信号を受けると、そのパルス信号を直流化することで、その位相差に対応する電圧信号を電圧制御発振器４の制御電圧として出力する。

電圧制御発振器４は、ループフィルタ３から出力された制御電圧に対応する周波数ｆ_ｏｕｔの信号を出力信号として、分数分周器５に出力するとともに、その出力信号を外部に出力する。
分数分周器５は、制御装置８によって見かけ上小数値の分周数Ｋが設定されると、電圧制御発振器４の出力信号の周波数ｆ_ｏｕｔを分周し、周波数分周後の出力信号である分周信号を位相比較器２に出力する。
ここで、基準信号発振器１から発振される基準信号の周波数ｆ_ｒｅｆ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）と、電圧制御発振器４の出力信号の周波数ｆ_ｏｕｔとの間には、下記の式（２）の関係がある。
ｆ_ｏｕｔ＝Ｋ×ｆ_ｐｆｄ （２）

この実施の形態１では、出力信号の周波数分解能を高めるために、小数値の分周数Ｋで分周することが可能な分数分周器５を用いているので、位相比較器２の非線形性や非対称性を起因として、位相比較器２の動作周波数ｆ_ｐｆｄ（＝基準信号の周波数ｆ_ｒｅｆ）と出力信号の周波数ｆ_ｏｕｔによって決まる整数境界スプリアスが発生する。
整数境界スプリアスの離調周波数ｆ_ｉｂｓは、下記の式（３）のように表される。
ｆ_ｉｂｓ＝｜ｆ_ｏｕｔ−（ｄ／ｍ＋Ｎ）×ｆ_ｐｆｄ｜ （３）
式（３）において、ｄは任意の整数、ｍは整数境界スプリアスの次数であり、１又は２の値を取る。Ｎは分周数Ｋの小数第１位を四捨五入した整数値である。

式（３）より、位相比較器２の動作周波数ｆ_ｐｆｄが一定であるとしても、出力信号の周波数ｆ_ｏｕｔ、分数分周器５の分周数Ｋ及びｄ，ｍの値に応じて、離調周波数ｆ_ｉｂｓが異なる複数の整数境界スプリアスが発生することが分かる。
図２はＰＬＬのループ帯域内に発生している整数境界スプリアスと、ＰＬＬのループ帯域外に発生している整数境界スプリアスとの一例を示す説明図である。
基準信号発振器１から発振される基準信号の周波数ｆ_ｒｅｆを変えずに、分数分周器５の分周数Ｋだけを変更して、出力信号の周波数ｆ_ｏｕｔを変える場合、図２（ａ）に示すように、ＰＬＬのループ帯域内にスプリアスが発生する。

ＰＬＬのループ帯域内に発生しているスプリアスを抑圧するには、ループフィルタ３の時定数を大きくしてＰＬＬのループ帯域を狭める方法が考えられるが、ＰＬＬのループ帯域を狭めると、上述したように、出力信号の周波数ｆ_ｏｕｔの切り替えに長時間を要することになる。
図３はループ帯域の広さと出力信号の周波数ｆ_ｏｕｔの切り替え時間との関係を示す説明図である。
図３では、ループ帯域が狭いと出力信号の周波数ｆ_ｏｕｔの切替時間が長くなり、ループ帯域が広いと出力信号の周波数ｆ_ｏｕｔの切替時間が短くなることを表している。
また、ＰＬＬのループ帯域内に発生しているスプリアスを抑圧するには、狭帯域フィルタを挿入する方法が考えられるが、狭帯域フィルタを挿入すると、上述したように、出力信号の周波数ｆ_ｏｕｔの帯域が制限されることになる。

この実施の形態１では、制御装置８が、分数分周器５の分周数Ｋを変更して、出力信号の周波数ｆ_ｏｕｔを切り替える場合、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆを制御して、ループ帯域内にスプリアスが発生しないようにすることで、ループ帯域内のスプリアスの抑圧処理自体を不要にする。即ち、ＰＬＬのループ帯域を狭める方法や、狭帯域フィルタを挿入する方法を用いることなく、出力信号の周波数ｆ_ｏｕｔを切り替えることができるようにする。
以下、制御装置８による基準信号の周波数ｆ_ｒｅｆ及び分周数Ｋの制御例を説明する。

図４は基準信号の周波数ｆ_ｒｅｆの制御例を示す説明図である。
図４（ａ）は、基準信号の周波数ｆ_ｒｅｆが１００ＭＨｚであるとき、出力信号の周波数ｆ_ｏｕｔとして、１０００．１ＭＨｚを得る例を示している。
式（３）において、ｄ，ｍ，Ｎの値を変えながら、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算すると、ｄ＝０、ｍ＝１、Ｎ＝１０のとき、整数境界スプリアスの離調周波数ｆ_ｉｂｓが最小になり、その離調周波数ｆ_ｉｂｓは１００ｋＨｚになる。
図４（ａ）の例では、離調周波数ｆ_ｉｂｓが１００ｋＨｚの整数境界スプリアスの影響をなくすには、ＰＬＬのループ帯域を１００ｋＨｚ以下に設定する必要がある。ＰＬＬのループ帯域が１００ｋＨｚ以下の場合、ループ帯域が狭いため、出力信号の周波数ｆ_ｏｕｔの切替時間が長くなり、例えば、５０マイクロ秒以内の高速な切り替えが不可能になる。

そこで、制御装置８は、基準信号発振器１を構成している複数の基準信号源１ａの中から、ループ帯域内にスプリアスを発生させない基準信号を発振する基準信号源１ａを選択する（詳細は後述する）。
図４（ｂ）の例では、９０ＭＨｚの周波数の基準信号を発振する基準信号源１ａを選択している。
９０ＭＨｚの周波数の基準信号を発振する基準信号源１ａを選択した場合、ｄ，ｍ，Ｎの値を変えながら、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算すると、ｄ＝０、ｍ＝１、Ｎ＝１１のとき、整数境界スプリアスの離調周波数ｆ_ｉｂｓが最小になり、その離調周波数ｆ_ｉｂｓは１０．１ＭＨｚになる。
このため、ＰＬＬのループ帯域が例えば２ＭＨｚであったとしても、ループ帯域内に整数境界スプリアスが発生しない。ＰＬＬのループ帯域が２ＭＨｚであれば、例えば、５０マイクロ秒以内の高速な切り替えることが可能になる。また、発生している整数境界スプリアスがＰＬＬのループ帯域外であるため、ＰＬＬの伝達関数等によって整数境界スプリアスを容易に低減することができる。

ここでは、制御装置８が、９０ＭＨｚの周波数の基準信号を発振する基準信号源１ａを選択している例を示しているが、具体的には、次のようにして、基準信号源１ａを選択する。
制御装置８は、予め、所望の出力信号の周波数ｆ_ｏｕｔについて、基準信号の周波数ｆ_ｒｅｆ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）と分周数Ｋの組み合わせ毎に、ｄ，ｍの値を変えながら、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算して、ループ帯域内にスプリアスが発生しない基準信号の周波数ｆ_ｒｅｆと分周数Ｋの組み合わせをルック・アップ・テーブルに格納する。
制御装置８は、出力信号の周波数ｆ_ｏｕｔを所望の周波数に切り替える際、所望の出力信号の周波数ｆ_ｏｕｔに係るルック・アップ・テーブルを参照して、ループ帯域内にスプリアスが発生しない基準信号の周波数ｆ_ｒｅｆと分周数Ｋの組み合わせを特定する。
そして、制御装置８は、その組み合わせに係る周波数ｆ_ｒｅｆの基準信号を発振する基準信号源１ａが位相比較器２と接続されるように、信号源選択用の切替スイッチ１ｂを制御するとともに、その組み合わせに係る分周数Ｋを分数分周器５に設定する。

ここでは、制御装置８が、所望の出力信号の周波数ｆ_ｏｕｔに係るルック・アップ・テーブルを参照して、ループ帯域内にスプリアスが発生しない基準信号の周波数ｆ_ｒｅｆと分周数Ｋの組み合わせを特定する例を示しているが、出力信号の周波数ｆ_ｏｕｔを所望の周波数に切り替える際に、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算して、ループ帯域内にスプリアスが発生しない基準信号の周波数ｆ_ｒｅｆ及び分周数Ｋを特定するようにしてもよい。

以上で明らかなように、この実施の形態１によれば、制御装置８が、ループフィルタ３の時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆ及び分数分周器５による周波数の分周数Ｋを制御するように構成したので、ループ帯域を狭めたり、狭帯域フィルタを挿入したりすることなく、ループ帯域内にスプリアスが発生しないようにすることができる。このため、出力信号の周波数ｆ_ｏｕｔを速やかに所望の周波数に切り替えることができるとともに、広帯域の出力信号を得ることができる効果を奏する。

実施の形態２．
図５はこの発明の実施の形態２による信号発生回路を示す構成図であり、図５において、図１と同一符号は同一または相当部分を示すので説明を省略する。
基準信号発振器１は、ダイレクトデジタルシンセサイザ１ｃ（図中、「ＤＤＳ」と表記）による変換前の基準信号として、ダイレクトデジタルシンセサイザ１ｃの駆動クロック（周波数ｆ_ｃｌｋのクロック）を発振する基準信号源１ａと、制御装置９の制御の下で、基準信号源１ａから出力された駆動クロックの周波数ｆ_ｃｌｋを周波数ｆ_ｒｅｆに変換するダイレクトデジタルシンセサイザ１ｃとから構成されている。
なお、ダイレクトデジタルシンセサイザ１ｃの構成は公知であるため（例えば、特許文献１）、詳細な説明を省略するが、一般的には、制御装置９から出力される制御指令である周波数制御ワードに応じて位相情報を出力する位相アキュムレータと、位相アキュムレータから出力された位相情報に応じた振幅データを出力するＲＯＭと、ＲＯＭから出力された振幅データをデジタル／アナログ変換して、アナログの振幅データを基準信号として出力するＤＡコンバータとから構成される。

制御装置９はループフィルタ３の時定数によって決まるループ帯域内にスプリアスが発生しないように、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆ（ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ）及び分数分周器５による周波数の分周数Ｋを制御する。
なお、基準信号発振器１により発振される基準信号の周波数ｆ_ｒｅｆの制御については、ダイレクトデジタルシンセサイザ１ｃに対して、基準信号源１ａから出力された駆動クロックの周波数ｆ_ｃｌｋをループ帯域内にスプリアスを発生させない周波数に変換させる指令を出力することで行う。
以下、基準信号発振器１、位相比較器２、ループフィルタ３、電圧制御発振器４及び分数分周器５からなる回路をＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と称する。

次に動作について説明する。
位相比較器２は、基準信号発振器１から周波数ｆ_ｒｅｆの基準信号を受けると、上記実施の形態１と同様に、その基準信号と、分数分周器５から出力された分周信号との位相差を検出し、その位相差に比例する幅を有するパルス信号をループフィルタ３に出力する。
ループフィルタ３は、位相比較器２からパルス信号を受けると、上記実施の形態１と同様に、そのパルス信号を直流化することで、その位相差に対応する電圧信号を電圧制御発振器４の制御電圧として出力する。

電圧制御発振器４は、上記実施の形態１と同様に、ループフィルタ３から出力された制御電圧に対応する周波数ｆ_ｏｕｔの信号を出力信号として、分数分周器５に出力するとともに、その出力信号を外部に出力する。
分数分周器５は、制御装置９によって見かけ上小数値の分周数Ｋが設定されると、電圧制御発振器４の出力信号の周波数ｆ_ｏｕｔを分周し、周波数分周後の出力信号である分周信号を位相比較器２に出力する。
ここで、基準信号発振器１から発振される基準信号の周波数ｆ_ｒｅｆ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）と、電圧制御発振器４の出力信号の周波数ｆ_ｏｕｔとの間には、上記の式（２）の関係がある。

この実施の形態２では、基準信号発振器１が、基準信号源１ａから出力された駆動クロックの周波数ｆ_ｃｌｋを周波数ｆ_ｒｅｆに変換するダイレクトデジタルシンセサイザ１ｃを実装しているので、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ（ダイレクトデジタルシンセサイザ１ｃにより変換された基準信号の周波数ｆ_ｒｅｆ）と、ダイレクトデジタルシンセサイザ１ｃの駆動クロック周波数ｆ_ｃｌｋとの関係から生じるイメージ成分がスプリアスとして、基準信号発振器１から位相比較器２に与えられる基準信号に現れる。
このスプリアスの離調周波数ｆ_ｄｓｐは、下記の式（４）のように表される。
ｆ_ｄｓｐ＝
｜（ｐ＋１）×ｆ_ｄｄｓ−ｒｏｕｎｄ（ｐ×ｆ_ｄｄｓ／ｆ_ｃｌｋ）×ｆ_ｃｌｋ｜
（４）
式（４）において、ｐは１から１０００以下の自然数、ｒｏｕｎｄ（・）はカッコ内の値を小数点第１位で四捨五入して整数値を出力する関数である。

この実施の形態２でも、上記実施の形態１と同様に、出力信号の周波数分解能を高めるために、小数値の分周数Ｋで分周することが可能な分数分周器５を用いているので、位相比較器２の非線形性や非対称性を起因として、位相比較器２の動作周波数ｆ_ｐｆｄ（＝ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ）と出力信号の周波数ｆ_ｏｕｔによって決まる整数境界スプリアスが発生する。整数境界スプリアスの離調周波数ｆ_ｉｂｓは、上記の式（３）のように表される。
このため、この実施の形態２では、ダイレクトデジタルシンセサイザ１ｃによる離調周波数ｆ_ｄｓｐのスプリアスと、離調周波数ｆ_ｉｂｓの整数境界スプリアスとの２種類が発生する。
そこで、制御装置９は、２種類のスプリアスがＰＬＬのループ帯域内に発生しないように、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ及び分数分周器５による周波数の分周数Ｋを制御する。

図６はダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓの制御例を示す説明図である。
図６（ａ）の場合、基準信号源１ａから出力された駆動クロックの周波数ｆ_ｃｌｋが１０００ＭＨｚ、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）が１００．０１ＭＨｚであるとき、出力信号の周波数ｆ_ｏｕｔとして、１０００．１ＭＨｚを得る例を示している。
式（４）において、ｐの値を変えながら、ダイレクトデジタルシンセサイザ１ｃによるスプリアスの離調周波数ｆ_ｄｓｐを計算すると、ｐ＝９のとき、スプリアスの離調周波数ｆ_ｄｓｐが最小になり、その離調周波数ｆ_ｄｓｐは１００ｋＨｚになる。
また、式（３）において、ｄ，ｍ，Ｎの値を変えながら、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算すると、ｄ＝１、ｍ＝２、Ｎ＝１０のとき、整数境界スプリアスの離調周波数ｆ_ｉｂｓが最小になり、その離調周波数ｆ_ｉｂｓは５０．００５ＭＨｚになる。
図６（ａ）の例では、離調周波数ｆ_ｄｓｐが１００ｋＨｚのスプリアスの影響をなくすには、ＰＬＬのループ帯域を１００ｋＨｚ以下に設定する必要がある。整数境界スプリアスの離調周波数ｆ_ｉｂｓは、ＰＬＬのループ帯域から十分に離れているため、図６（ａ）に表記していない。このため、整数境界スプリアスの離調周波数ｆ_ｉｂｓの影響を無視することができる。
ＰＬＬのループ帯域が１００ｋＨｚ以下の場合、ループ帯域が狭いため、出力信号の周波数ｆ_ｏｕｔの切替時間が長くなり、例えば、５０マイクロ秒以内の高速な切り替えが不可能になる。

図６（ｂ）の例では、制御装置９が、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）が９０ＭＨｚになるように制御して、出力信号の周波数ｆ_ｏｕｔとして、１０００．１ＭＨｚを得る例を示している。
式（４）において、ｐの値を変えながら、ダイレクトデジタルシンセサイザ１ｃによるスプリアスの離調周波数ｆ_ｄｓｐを計算すると、ｐ＝１０のとき、スプリアスの離調周波数ｆ_ｄｓｐが最小になり、その離調周波数ｆ_ｄｓｐは１０ＭＨｚになる。
また、式（３）において、ｄ，ｍ，Ｎの値を変えながら、整数境界スプリアスの離調周波数ｆ_ｉｂｓを計算すると、ｄ＝０、ｍ＝１、Ｎ＝１１のとき、整数境界スプリアスの離調周波数ｆ_ｉｂｓが最小になり、その離調周波数ｆ_ｉｂｓは１０．１ＭＨｚになる。
このため、ＰＬＬのループ帯域が例えば２ＭＨｚであったとしても、ループ帯域内にダイレクトデジタルシンセサイザ１ｃによるスプリアス及び整数境界スプリアスが発生しない。ＰＬＬのループ帯域が２ＭＨｚであれば、例えば、５０マイクロ秒以内の高速な切り替えることが可能になる。また、ダイレクトデジタルシンセサイザ１ｃから発生しているスプリアス及び整数境界スプリアスがＰＬＬのループ帯域外であるため、ＰＬＬの伝達関数等によって、これらのスプリアスを容易に低減することができる。

ここでは、制御装置９が、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）が９０ＭＨｚになるように制御している例を示しているが、具体的には、次のようにして、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓを制御する。
制御装置９は、予め、所望の出力信号の周波数ｆ_ｏｕｔについて、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ（＝位相比較器２の動作周波数ｆ_ｐｆｄ）と分周数Ｋの組み合わせ毎に、ｐ，ｄ，ｍの値を変えながら、２種類のスプリアスの離調周波数ｆ_ｄｓｐ，ｆ_ｉｂｓを計算して、ループ帯域内にスプリアスが発生しないダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓと分周数Ｋの組み合わせをルック・アップ・テーブルに格納する。
制御装置９は、出力信号の周波数ｆ_ｏｕｔを所望の周波数に切り替える際、所望の出力信号の周波数ｆ_ｏｕｔに係るルック・アップ・テーブルを参照して、ループ帯域内にスプリアスが発生しないダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓと分周数Ｋの組み合わせを特定する。
そして、制御装置９は、その組み合わせに係るダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓが位相比較器２に与えられるように、ダイレクトデジタルシンセサイザ１ｃを制御するとともに、その組み合わせに係る分周数Ｋを分数分周器５に設定する。

ここでは、制御装置９が、所望の出力信号の周波数ｆ_ｏｕｔに係るルック・アップ・テーブルを参照して、ループ帯域内にスプリアスが発生しないダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓと分周数Ｋの組み合わせを特定する例を示しているが、出力信号の周波数ｆ_ｏｕｔを所望の周波数に切り替える際に、２種類のスプリアスの離調周波数ｆ_ｄｓｐ，ｆ_ｉｂｓを計算して、ループ帯域内にスプリアスが発生しないダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓと分周数Ｋの組み合わせを特定するようにしてもよい。

以上で明らかなように、この実施の形態２によれば、制御装置９が、２種類のスプリアスがＰＬＬのループ帯域内に発生しないように、ダイレクトデジタルシンセサイザ１ｃの出力周波数ｆ_ｄｄｓ及び分数分周器５による周波数の分周数Ｋを制御するように構成したので、上記実施の形態１と同様に、出力信号の周波数ｆ_ｏｕｔを速やかに所望の周波数に切り替えることができるとともに、広帯域の出力信号を得ることができる効果を奏する。また、複数の基準信号源１ａを実装する必要がないため、上記実施の形態１よりも、回路規模の小型化を図ることができる効果を奏する。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 基準信号発振器、１ａ 基準信号源、１ｂ 切替スイッチ、１ｃ ダイレクトデジタルシンセサイザ、２ 位相比較器、３ ループフィルタ、４ 電圧制御発振器、５ 分数分周器、６ 整数分周器、７デルタ・シグマ変調器、８，９ 制御装置。

Claims (3)

1. 基準信号を発振する基準信号発振器と、
   設定された分周数で出力信号の周波数を分周し、周波数分周後の出力信号である分周信号を出力する分数分周器と、
   前記基準信号発振器により発振された基準信号と前記分数分周器から出力された分周信号との位相差を検出する位相比較器と、
   前記位相比較器により検出された位相差に対応する電圧信号を出力するループフィルタと、
   前記ループフィルタから出力された電圧信号に対応する周波数の信号を前記出力信号として、前記分数分周器に出力する電圧制御発振器と、
   前記ループフィルタの時定数によって決まるループ帯域内にスプリアスが発生しないように、前記基準信号発振器により発振される基準信号の周波数及び前記分周数を制御する制御装置と
   を備えた信号発生回路。
2. 前記基準信号発振器は、互いに異なる周波数の基準信号を発振する複数の基準信号源を備えており、
   前記制御装置は、前記複数の基準信号源の中から、前記ループ帯域内にスプリアスを発生させない基準信号を発振する基準信号源を選択し、その選択した基準信号源から発振された基準信号を前記位相比較器に出力させることを特徴とする請求項１記載の信号発生回路。
3. 前記基準信号発振器は、前記基準信号を発振する基準信号源と、前記基準信号源により発振された基準信号の周波数を変換するダイレクトデジタルシンセサイザとから構成されており、
   前記制御装置は、前記ダイレクトデジタルシンセサイザに対して、前記基準信号源により発振された基準信号の周波数を前記ループ帯域内にスプリアスを発生させない周波数に変換させることを特徴とする請求項１記載の信号発生回路。

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