JP6537746B2

JP6537746B2 - Ｐｌｌ回路

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Publication number: JP6537746B2
Application number: JP2018556118A
Authority: JP
Inventors: 裕貴柳原; 恒次堤; 下沢　充弘; 充弘下沢
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-12-15
Filing date: 2016-12-15
Publication date: 2019-07-03
Anticipated expiration: 2036-12-15
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Description

本発明は、電圧制御発振器（以下、ＶＣＯという）の出力信号の位相と基準信号の位相とを比較し、その結果をＶＣＯにフィードバックすることでＶＣＯの発振周波数を安定させるＰＬＬ回路に関するものである。

ＰＬＬ回路は、ＶＣＯの出力信号の位相と基準信号の位相とを比較し、その結果をＶＣＯにフィードバックすることでＶＣＯの発振周波数を安定させる回路である。このＰＬＬ回路では、周波数がのこぎり波のように急峻に変化する信号を出力しようとした場合、周波数が急峻に変化する点において設定波形にＰＬＬ回路が追従できず、再び正しい周波数を出力するまでに時間がかかるという問題があった。従来では、これを解決するため、ＶＣＯの制御端子にスイッチを介してＤＡＣ（Ｄ／Ａコンバータ）を接続し、周波数が急峻に変化する点においてスイッチをオン状態にし、ＶＣＯの制御端子にＤＡＣの出力を印加することによって、ＰＬＬが再び正しい周波数を出力するまでの時間を短縮する手法が考えられていた（例えば、非特許文献１参照）。

Herbert Jaeger, Matthias Porranzl 著「Concepts for Highly Integrated Automotive Radar Circuits」, EuMW2015，WS12: EuMIC_7 - SiGe for mm-Wave and THz

しかしながら、上記従来のＰＬＬ回路の課題として、プロセスばらつきや温度変化によってＶＣＯやＤＡＣなどの特性が変わるため、上記の手法が正しく動作するための印加電圧や印加時間などのパラメータを求めることが難しく、従って、急峻な周波数変化の出力信号に十分に対応するのが困難であるという課題があった。

この発明は、かかる問題を解決するためになされたもので、適切なパラメータが容易に得られ、急峻な周波数変化の出力信号にも対応することのできるＰＬＬ回路を提供することを目的とする。

この発明に係るＰＬＬ回路は、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力を分周する分周器と、分周器の出力と基準信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、位相周波数比較器の出力からロック状態とアンロック状態を検出するロック検出器と、ロック検出器の出力がロック状態からアンロック状態に遷移したときにリセットされ、アンロック状態を検出している間、基準信号をカウントするカウンタと、ループフィルタの出力に加算する信号を生成するＤ／Ａコンバータと、Ｄ／Ａコンバータの出力信号をオンまたはオフするスイッチと、カウンタのカウント値を取得し、スイッチのオンとオフ及びＤ／Ａコンバータの出力電圧を、カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えたものである。

この発明に係るＰＬＬ回路は、位相周波数比較器の出力からロック状態とアンロック状態を検出するロック検出器を備え、アンロック状態を設定値以内とするよう、Ｄ／Ａコンバータの出力電圧とスイッチのオンオフを制御するようにしたものである。これにより、Ｄ／Ａコンバータの加算出力信号を周波数変化に対応して精度良く追従させることができ、ＰＬＬ回路として急峻な周波数変化の出力信号にも対応することができる。

この発明の実施の形態１のＰＬＬ回路の構成図である。この発明の実施の形態１のＰＬＬ回路のロック検出器を示す構成図である。図３Ａ〜図３Ｃは、それぞれこの発明の実施の形態１のＰＬＬ回路におけるＤ／Ａコンバータによる印加量とアンロック時間との関係を示す説明図である。この発明の実施の形態２のＰＬＬ回路の構成図である。この発明の実施の形態３のＰＬＬ回路の構成図である。図６Ａ〜図６Ｃは、それぞれこの発明の実施の形態３のＰＬＬ回路における第２のチャージポンプによる印加量とアンロック時間との関係を示す説明図である。この発明の実施の形態４のＰＬＬ回路の構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、実施の形態１によるＰＬＬ回路の構成図である。ＰＬＬ回路は、位相周波数比較器（ＰＦＤ）１、チャージポンプ（ＣＰ）２、ループフィルタ（ＬＦ）３、電圧制御発振器（ＶＣＯ）４、分周器５、ΔΣ変調器６、チャープ生成回路７、ロック検出器８、カウンタ９、パラメータ制御回路１０、Ｄ／Ａコンバータ（ＤＡＣ）１１、スイッチ１２を備える。

位相周波数比較器１は、基準信号と電圧制御発振器４の出力信号との周波数及び位相について比較を行い、その比較結果としてアップ信号（ＵＰ）とダウン信号（ＤＯＷＮ）を送出する回路である。チャージポンプ２は、位相周波数比較器１の出力信号を入力として、その信号に応じた電流のパルス信号を出力する回路である。ループフィルタ３は、チャージポンプ２の出力信号を電流−電圧変換すると共に平滑化を行って出力するフィルタである。電圧制御発振器４は、ＰＬＬ回路の出力となる発振信号を生成する回路であり、その周波数制御端子に、ループフィルタ３の出力信号とＤ／Ａコンバータ１１の出力信号の加算信号が印加されるようになっている。分周器５は、電圧制御発振器４の出力を入力とし、ΔΣ変調器６からの制御信号に基づいてＮ（Ｎは任意の整数）分周を行う回路である。ΔΣ変調器６は、チャープ生成回路７の出力値に基づいて分周器５の分周比の制御信号を生成する回路である。チャープ生成回路７は、チャープ信号を生成する回路であり、分周比信号をΔΣ変調器６に出力すると共に、ＰＬＬ回路の出力周波数が急峻に変化することを示す周波数ジャンプ信号をパラメータ制御回路１０に出力する。

ロック検出器８は、位相周波数比較器１のアップ信号とダウン信号とに基づいて、ＰＬＬ回路のロック状態とアンロック状態とを検出する回路であり、これについては後述する。カウンタ９は、ロック検出器８の出力がロック状態からアンロック状態に遷移したときにリセットされ、アンロック状態を検出している間、基準信号をカウントするカウンタである。パラメータ制御回路１０は、チャープ生成回路７からの周波数ジャンプ信号を受けてカウンタ９のカウンタ値を取得し、このカウンタ値を最小化するよう、Ｄ／Ａコンバータ１１の出力電圧の制御と、スイッチ１２のオンとオフの時間の制御とを行う回路である。Ｄ／Ａコンバータ１１は、パラメータ制御回路１０から与えられた制御信号に対応した電圧値のアナログ信号を出力する回路である。スイッチ１２は、パラメータ制御回路１０によって制御され、Ｄ／Ａコンバータ１１の出力をループフィルタ３の出力に加算するか否かをオンオフするためのスイッチである。

図２は、ロック検出器８の詳細を示す構成図である。
図示のように、ロック検出器８は、ＯＲゲート２１、カウンタ２２、ローパスフィルタ（ＬＰＦ）２３、比較器２４からなる。ＯＲゲート２１は、位相周波数比較器１からのアップ信号とダウン信号とを入力として論理和演算を行う回路である。カウンタ２２は、ＯＲゲート２１からの論理和演算結果の出力パルスをカウントするカウンタであり、ローパスフィルタ２３からの出力でリセットされる。ローパスフィルタ２３は、設定値以下の周波数の信号のみを通過させるためのフィルタである。比較器２４は、予め設定されたしきい値が与えられ、このしきい値とカウンタ２２のカウント値とを比較して、カウント値がしきい値を超えた場合にロック状態であるとしてその信号を出力する回路である。

次に、実施の形態１のＰＬＬ回路の動作について説明する。
先ず、ＰＬＬ回路として基本的な動作について説明する。電圧制御発振器４の出力は分周器５で分周され、この分周信号が位相周波数比較器１とΔΣ変調器６とに与えられる。ΔΣ変調器６は、チャープ生成回路７からの分周比信号に基づいて、分周器５の分周比の制御信号を出力する。位相周波数比較器１では、分周器５からの信号と基準信号との位相及び周波数を比較し、分周信号が基準信号より周波数が高い場合はダウン信号を、分周信号が基準信号より低い場合はアップ信号を出力する。チャージポンプ２は、位相周波数比較器１からのアップ信号とダウン信号とを入力として、これらの信号に対応した電流の信号を送出する。ループフィルタ３は、チャージポンプ２の出力信号を電流−電圧変換すると共に平滑化を行って電圧制御発振器４へ出力する。以上がＰＬＬ回路として基本的な動作である。

次に、アンロック状態の検出による制御について説明する。
ロック検出器８では、位相周波数比較器１からのアップ信号とダウン信号がＯＲゲート２１に与えられる。ＯＲゲート２１の出力パルス幅が広いとき、パルスはローパスフィルタ２３を通過し、カウンタ２２はリセットされるため、カウンタ２２のカウント値は０である。一方、ＯＲゲート２１の出力パルス幅が狭いとき、パルスはローパスフィルタ２３を通過しないので、カウンタ２２のリセットは行われず、カウンタ２２のカウント値は増加する。カウンタ２２のカウント値は比較器２４で設定されたしきい値と比較され、カウント値がしきい値以上となったとき、比較器２４は、ロック状態を示す信号を出力する。すなわち、ロック検出器８からロック状態を示す信号が出力される。再び幅の広いパルスがＯＲゲート２１から出力された時、カウンタ２２はリセットされ、比較器２４はアンロック状態を示す信号を出力する。すなわち、ロック検出器８としてアンロック状態の信号を出力する。

ＰＬＬ回路の出力周波数が急峻に変化する箇所、すなわち、出力周波数の変化がしきい値以上である箇所では、ＰＬＬ回路は設定周波数に追従できずアンロック状態となり、ロック検出器８はアンロック状態を検出する。カウンタ９は、ロック検出器８の出力がロック状態からアンロック状態に遷移したときにリセットされ、アンロック状態を検出している間基準信号をカウントする。これによりＰＬＬ回路のアンロック時間が検出される。パラメータ制御回路１０は、カウンタ９のカウント値を最小化するように、Ｄ／Ａコンバータ１１の出力電圧及びスイッチ１２のオン時間を制御する。この最小化方法としては、例えばＤ／Ａコンバータ１１の出力電圧及びスイッチ１２のオン時間を全範囲でスイープしてアンロック時間が最小となるパラメータを探す方法や、勾配降下法などの一般的な最小化アルゴリズムを用いることができる。

図３Ａ〜図３Ｃは、Ｄ／Ａコンバータ１１による印加量とアンロック時間との関係を示す説明図である。なお、図中、破線が理想波形、実線がＰＬＬ回路の出力波形を示している。これらの図に示すように、Ｄ／Ａコンバータ１１からの印加量が大きすぎる場合（図３Ａ）及び小さすぎる場合（図３Ｃ）においては、Ｄ／Ａコンバータ１１による印加量が適切な場合（図３Ｂ）に比べてアンロック時間が長くなる。この特徴を用い、ロック検出器８及びカウンタ９によってアンロック時間を観測し、これを最小化するようパラメータ制御回路１０はＤ／Ａコンバータ１１による印加量のパラメータを決定する。

なお、上記例では、パラメータ制御回路１０がカウンタ９のカウンタ値を最小化するよう制御したが、カウンタ９のカウンタ値を所定のカウンタ設定値以内となるよう制御してもよい。

以上説明したように、実施の形態１のＰＬＬ回路によれば、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力を分周する分周器と、分周器の出力と基準信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、位相周波数比較器の出力からロック状態とアンロック状態を検出するロック検出器と、ロック検出器の出力がロック状態からアンロック状態に遷移したときにリセットされ、アンロック状態を検出している間、基準信号をカウントするカウンタと、ループフィルタの出力に加算する信号を生成するＤ／Ａコンバータと、Ｄ／Ａコンバータの出力信号をオンまたはオフするスイッチと、カウンタのカウント値を取得し、スイッチのオンとオフ及びＤ／Ａコンバータの出力電圧を、カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えたので、たとえ電圧制御発振器やＤ／Ａコンバータの特性が変化したとしても、適切な加算信号の印加パラメータを求めることができ、その結果、ＰＬＬ回路として急峻な周波数変化の出力信号にも対応することができる。

また、実施の形態１のＰＬＬ回路によれば、パラメータ制御回路は、ＰＬＬ回路の出力周波数の変化がしきい値以上であるタイミングで制御を行うようにしたので、適切なタイミングで加算信号の印加パラメータを求めることができる。

実施の形態２．
図４は実施の形態２によるＰＬＬ回路の構成図である。実施の形態２のＰＬＬ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４、分周器５、ΔΣ変調器６、チャープ生成回路７、カウンタ９ａ、パラメータ制御回路１０、Ｄ／Ａコンバータ１１、スイッチ１２、ＯＲゲート３１、ローパスフィルタ（ＬＰＦ）３２からなる。すなわち、実施の形態２は、実施の形態１におけるロック検出器８に代えて、ＯＲゲート３１とローパスフィルタ３２とを設けたものである。ＯＲゲート３１とローパスフィルタ３２及びカウンタ９ａ以外の構成は図１に示した実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。

ＯＲゲート３１は、位相周波数比較器１が出力するアップ信号とダウン信号とを入力とし、その論理和演算を行う回路である。ローパスフィルタ３２はＯＲゲート３１の出力に対して低い周波数成分の信号（所定のパルス幅設定値を超える幅のパルス）を通過させるためのフィルタであり、その出力がカウンタ９ａに与えられるよう構成されている。カウンタ９ａはローパスフィルタ３２からのパルス信号をカウントすると共に、チャープ生成回路７からの周波数ジャンプ信号を受けてリセットされるよう構成されている。

このように構成された実施の形態２のＰＬＬ回路において、その基本的な動作は実施の形態１と同様である。また、実施の形態２におけるアンロック状態の検出による制御は次のように行われる。
チャープ生成回路７が周波数ジャンプ信号を出力した後、ＰＬＬ回路は急峻な周波数の変化に追従できず、アンロック状態となる。その結果、位相周波数比較器１からのアップ信号またはダウン信号の出力パルス幅は広くなり、ＯＲゲート３１の出力パルス幅も広くなる。幅の広い出力パルスはローパスフィルタ３２を通過し、カウンタ９ａによってカウントされる。その後、やがてＰＬＬ回路はロックし、ＯＲゲート３１の出力パルス幅は狭くなり、ローパスフィルタ３２を通過しなくなるため、カウンタ９ａは停止する。実施の形態１と同様に、パラメータ制御回路１０はカウンタ９ａのカウント値が最小となるように、ＤＡＣ１１の出力電圧及びスイッチ１２のオン時間を制御する。これにより、実施の形態１と同様に、適切な印加パラメータを求めることができる。

なお、上記例では、パラメータ制御回路１０がカウンタ９ａのカウンタ値を最小化するよう制御したが、カウンタ９ａのカウンタ値を所定のカウンタ設定値以内となるよう制御してもよい。

以上説明したように、実施の形態２のＰＬＬ回路によれば、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力を分周する分周器と、分周器の出力と基準信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、位相周波数比較器のアップ信号とダウン信号とを入力として論理和演算を行うＯＲゲートと、ＯＲゲートの出力に対してパルス幅設定値を超える幅のパルスを通過させるローパスフィルタと、ローパスフィルタの出力パルスをカウントし、ＰＬＬ回路の出力周波数の変化がしきい値以上であるタイミングでカウント値がリセットされるカウンタと、ループフィルタの出力に加算する信号を生成するＤ／Ａコンバータと、Ｄ／Ａコンバータの出力信号をオンまたはオフするスイッチと、カウンタのカウント値を取得し、スイッチのオンとオフ及びＤ／Ａコンバータの出力電圧を、カウンタのカウント値をカウンタ設定値以内として制御するパラメータ制御回路とを備えたので、アンロック状態の検出のための回路を簡素化することができるため、低消費電力化、小型化を図ることができる。

実施の形態３．
図５は実施の形態３によるＰＬＬ回路の構成図である。
実施の形態３のＰＬＬ回路は、位相周波数比較器１、第１のチャージポンプ（ＣＰ１）２、ループフィルタ３、電圧制御発振器４、分周器５、ΔΣ変調器６、チャープ生成回路７、ロック検出器８、カウンタ９、パラメータ制御回路１０ａ、第２のチャージポンプ（ＣＰ２）４１からなる。すなわち、実施の形態３の構成は、実施の形態１のＤ／Ａコンバータ１１及びスイッチ１２を削除し、新たに追加した第２のチャージポンプ４１の出力を第１のチャージポンプ２の出力と接続し、パラメータ制御回路１０ａが第２のチャージポンプ４１を制御する構成としたものである。なお、第１のチャージポンプ２は実施の形態１及び２におけるチャージポンプ２と同様である。それ以外の構成及び動作は、実施の形態１の構成及び動作と同様であるため、対応する部分に同一符号を付してその説明を省略する。

次に、実施の形態３のＰＬＬ回路の動作について説明する。
パラメータ制御回路１０ａは、チャープ生成回路７から周波数ジャンプ信号を受けると、第２のチャージポンプ４１を所定の出力電流で所定の時間動作させる。パラメータ制御回路１０ａは、実施の形態１と同様に、カウンタ９が計測するアンロック時間を最小化するように、第２のチャージポンプ４１の出力電流及びオン時間を制御する。例えば、非特許文献１に示されているように、周波数が急峻に変化する点においてチャージポンプで適切な電流を注入することにより、再び正しい周波数を出力するまでの時間を短縮することができる。

図６Ａ〜図６Ｃは、第２のチャージポンプ４１による印加量とアンロック時間との関係を示す説明図である。なお、図中、破線が理想波形、実線がＰＬＬ回路の出力波形を示している。これらの図に示すように、第２のチャージポンプ４１からの印加量が大きすぎる場合（図６Ａ）及び小さすぎる場合（図６Ｃ）においては、第２のチャージポンプ４１による印加量が適切な場合（図６Ｂ）に比べてアンロック時間が長くなる。この特徴を用い、アンロック時間を観測し、これを最小化するように印加のパラメータを制御するためのパラメータ制御回路１０ａを備えることによって、適切な印加パラメータを求めることができる。

なお、上記例では、パラメータ制御回路１０ａがカウンタ９のカウンタ値を最小化するよう制御したが、カウンタ９のカウンタ値を所定のカウンタ設定値以内となるよう制御してもよい。

以上説明したように、実施の形態３のＰＬＬ回路によれば、実施の形態１と実施の形態２のＤ／Ａコンバータ及びスイッチに代えて、与えられるパラメータに応じてチャージポンプの出力に印加する信号を生成する第２のチャージポンプを備え、かつ、実施の形態１及び実施の形態２のパラメータ制御回路に代えて、カウンタのカウント値を取得し、第２のチャージポンプのパラメータを、カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えたので、たとえ電圧制御発振器やＤ／Ａコンバータの特性が変化したとしても、適切な加算信号の印加パラメータを求めることができ、その結果、ＰＬＬ回路として急峻な周波数変化の出力信号にも対応することができる。

実施の形態４．
図７は実施の形態４によるＰＬＬ回路の構成図である。実施の形態４のＰＬＬ回路は、位相周波数比較器１、第１のチャージポンプ２、ループフィルタ３、電圧制御発振器４、分周器５、ΔΣ変調器６、チャープ生成回路７、カウンタ９ａ、パラメータ制御回路１０ａ、ＯＲゲート３１、ローパスフィルタ３２、第２のチャージポンプ４１からなる。すなわち、実施の形態４は、実施の形態３におけるロック検出器８に代えて、ＯＲゲート３１とローパスフィルタ３２とを設けたものである。その他の構成及び動作は、実施の形態３の構成及び動作と同様であるため、対応する部分に同一符号を付してその説明を省略する。

次に、実施の形態４の動作について説明する。
実施の形態３とは、以下の差異がある。位相周波数比較器１の出力は、ロック検出器８の代わりにＯＲゲート３１に入力される。ＯＲゲート３１の出力はローパスフィルタ３２に与えられ、ローパスフィルタ３２の出力はカウンタ９ａでカウントされる。また、チャープ生成回路７は周波数ジャンプ信号をカウンタ９ａに出力する。カウンタ９ａは、周波数ジャンプ信号を受けるとリセットされる。

チャープ生成回路７が周波数ジャンプ信号を出力した後、ＰＬＬ回路は急峻な周波数の変化に追従できず、アンロック状態となり、ＯＲゲート３１の出力パルス幅は広くなる。幅の広い出力パルスはローパスフィルタ３２を通過し、カウンタ９ａによってカウントされる。その後、やがてＰＬＬ回路はロックし、ＯＲゲート３１の出力パルス幅は狭くなり、ローパスフィルタ３２を通過しなくなるため、カウンタ９ａは停止する。パラメータ制御回路１０ａはカウンタ９ａのカウンタ値が最小となるよう、実施の形態３と同様に、第２のチャージポンプ４１の出力電流及びオン時間を制御する。これにより、実施の形態３と同様に、適切な印加パラメータを求めることができる。

なお、実施の形態４においても、パラメータ制御回路１０ａがカウンタ９ａのカウンタ値を所定のカウンタ設定値以内となるよう制御してもよい。

以上説明したように、実施の形態４のＰＬＬ回路によれば、実施の形態２のＤ／Ａコンバータ及びスイッチに代えて、与えられるパラメータに応じて第１のチャージポンプの出力に印加する信号を生成する第２のチャージポンプを備え、かつ、実施の形態２のパラメータ制御回路に代えて、カウンタのカウント値を取得し、第２のチャージポンプのパラメータを、カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えたので、アンロック状態の検出のための回路を簡素化することができるため、低消費電力化、小型化を図ることができる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

以上のように、この発明に係るＰＬＬ回路は、出力周波数が急峻に変化するタイミングで、ループフィルタの出力にＤ／Ａコンバータの出力を印加する構成、または第２のチャージポンプを設けてその出力を第１のチャージポンプの出力に印加する構成において、アンロック時間を最小化するよう印加のパラメータを求めるものであり、ＦＭＣＷレーダの送信波として用いられるチャープ信号をＰＬＬ回路で生成するのに適している。

１位相周波数比較器、２チャージポンプ（第１のチャージポンプ）、３ループフィルタ、４電圧制御発振器、５分周器、６ ΔΣ変調器、７チャープ生成回路、８ロック検出器、９，９ａカウンタ、１０，１０ａパラメータ制御回路、１１Ｄ／Ａコンバータ、１２スイッチ、２１，３１ＯＲゲート、２２カウンタ、２３，３２ローパスフィルタ、２４比較器、４１第２のチャージポンプ。

Claims

与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、
前記電圧制御発振器の出力を分周する分周器と、
前記分周器の出力と基準信号の比較を行う位相周波数比較器と、
前記位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、
前記チャージポンプの出力信号を平滑化した信号を前記電圧制御発振器に印加するループフィルタと、
前記位相周波数比較器の出力からロック状態とアンロック状態を検出するロック検出器と、
前記ロック検出器の出力が前記ロック状態から前記アンロック状態に遷移したときにリセットされ、前記アンロック状態を検出している間、基準信号をカウントするカウンタと、
前記ループフィルタの出力に加算する信号を生成するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの出力信号をオンまたはオフするスイッチと、
前記カウンタのカウント値を取得し、前記スイッチのオンとオフ及び前記Ｄ／Ａコンバータの出力電圧を、当該カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えたＰＬＬ回路。
前記パラメータ制御回路は、ＰＬＬ回路の出力周波数の変化がしきい値以上であるタイミングで前記制御を行うことを特徴とする請求項１記載のＰＬＬ回路。
与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、
前記電圧制御発振器の出力を分周する分周器と、
前記分周器の出力と基準信号の比較を行う位相周波数比較器と、
前記位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、
前記チャージポンプの出力信号を平滑化した信号を前記電圧制御発振器に印加するループフィルタと、
前記位相周波数比較器のアップ信号とダウン信号とを入力として論理和演算を行うＯＲゲートと、
前記ＯＲゲートの出力に対してパルス幅設定値を超える幅のパルスを通過させるローパスフィルタと、
前記ローパスフィルタの出力パルスをカウントし、ＰＬＬ回路の出力周波数の変化がしきい値以上であるタイミングでカウント値がリセットされるカウンタと、
前記ループフィルタの出力に加算する信号を生成するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの出力信号をオンまたはオフするスイッチと、
前記カウンタのカウント値を取得し、前記スイッチのオンとオフ及び前記Ｄ／Ａコンバータの出力電圧を、当該カウンタのカウント値をカウンタ設定値以内として制御するパラメータ制御回路とを備えたＰＬＬ回路。
請求項１のＤ／Ａコンバータ及びスイッチに代えて、
与えられるパラメータに応じて前記チャージポンプの出力に印加する信号を生成する第２のチャージポンプを備え、
かつ、
請求項１のパラメータ制御回路に代えて、前記カウンタのカウント値を取得し、前記第２のチャージポンプの前記パラメータを、当該カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えた請求項１記載のＰＬＬ回路。
請求項３のＤ／Ａコンバータ及びスイッチに代えて、
与えられるパラメータに応じて前記チャージポンプの出力に印加する信号を生成する第２のチャージポンプを備え、
かつ、
請求項３のパラメータ制御回路に代えて、前記カウンタのカウント値を取得し、前記第２のチャージポンプの前記パラメータを、当該カウンタのカウント値を設定値以内として制御するパラメータ制御回路とを備えた請求項３記載のＰＬＬ回路。