JP2009504063A - 多重周波数源システム及び動作方法 - Google Patents

Abstract

多重周波数源システムが、既定の目標周波数に同調可能な少なくとも１つの周波数源と、目標周波数より高い、又は低い周波数の第２の信号を生成するように動作する少なくとも１つの追加周波数源を含む。同調可能周波数源を、第２の信号の同時生成の間に目標周波数に同調させる方法は、（ｉ）第２の信号の周波数が目標周波数より高いときに、同調可能周波数源を、目標周波数より低い少なくとも１つの周波数点周波数に同調するように制御し、その後、発振器を目標周波数に同調するように制御すること、又は（ｉｉ）第２の信号の周波数が目標周波数より低いときに、同調可能周波数源を、目標周波数より高い少なくとも１つの周波数点に同調するように制御し、その後、同調可能周波数源を、目標周波数に同調するように制御することを含む。
【選択図】 図１Ａ

Description

関連出願の相互参照

本出願は、その内容が参照により本明細書に援用される、以下の各特許出願に関連し、これらと同時に出願されたものである。

「多重周波数源システムのためのオフセット信号位相調整（Ｏｆｆｓｅｔ Ｓｉｇｎａｌ Ｐｈａｓｉｎｇ ｆｏｒ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、国際出願ＰＣＴ／ＩＢ２００６／０５２６３３、整理番号ＲＦＭ−１６−ＰＣＴ、及び、
「多重周波数源システムにおける位相プリングを緩和するシステム及び方法（Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｐｈａｓｅ Ｐｕｌｌｉｎｇ ｉｎ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、国際出願ＰＣＴ／ＩＢ２００６／０５２６３４、整理番号ＲＦＭ−１７−ＰＣＴ。

本出願は、以下の各米国特許出願の優先権を主張し、これらの全文を援用するものである。

２００５年８月２日出願の「多重周波数源システム及び動作方法（Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｏｎ）」、米国特許出願第６０／５９５，７５４号、
２００５年８月２日出願の「多重周波数源システムのためのオフセット信号位相調整（Ｏｆｆｓｅｔ Ｓｉｇｎａｌ Ｐｈａｓｉｎｇ ｆｏｒ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、米国特許出願第６０／５９５，７４９号、及び
２００５年８月２日出願の「多重周波数源システムにおける位相プリングを緩和するシステム及び方法（Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｐｈａｓｅ Ｐｕｌｌｉｎｇ ｉｎ ａ Ｍｕｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ Ｓｏｕｒｃｅ Ｓｙｓｔｅｍ）」、米国特許出願第６０／５９５，７５０号。

背景

[0001]本発明は、周波数源システムに関し、より詳細には、複数の信号周波数を同時に生成させるように動作する複数の周波数源を用いるシステムに関する。

[0002]周波数源は、通信システムにおいて、周波数変換、信号変調／復調、システムクロック生成、その他のプロセスといった、無数の信号処理操作を実行するのに使用される。周波数源は、他の用途でも、既知の基準信号の生成が必要とされるときに使用される。

[0003]周波数源は、一般に、１つの周波数の出力信号を生成するように動作する固定周波数源と、既定の周波数スペクトルにわたり、複数の周波数の出力信号を生成するように制御され得る同調可能周波数源の、２種類のものである。Ｌ−Ｃ発振器、水晶発振器、及び誘電体共振発振器が、従来からの固定周波数源の例であり、電圧制御発振器及び位相ロックループ回路が、周知の同調可能周波数源を表す。

[0004]通信システムもその他のシステムも、多重周波数信号の使用による恩恵を受けることができるはずである。というのは、例えば、かかる例では、複数のプロセスが同時に実行され得るからである。しかしながら、同時に複数の周波数信号を生成するように動作するシステムの実施は困難である。というのは、同時に生成される信号が、相互に過度に接近して同調されると、相互に作用し合うからである。異なる信号間の相互作用は、各信号を劣化させ、おそらく、それらの本来の目的には使用できない信号を提供することになり得る。

[0005]求められているのは、同時に動作する信号間の相互作用を最小限に抑えながら、２つ以上の周波数の同時生成を可能にする多重周波数源システム及び動作方法である。

概要

[0006]本発明は、２つ以上の周波数信号を、これらの信号間の信号相互作用を最小限に抑えながら生成する多重周波数源システム及び方法を提供する。提示するシステムは同調可能であり、同時に動作する周波数に近接して同調され得る少なくとも１つの周波数源を有する。

[0007]本明細書に示す本発明の様々な実施形態の１つでは、既定の目標周波数に同調可能な少なくとも１つの周波数源と、目標周波数より高い、又は低い周波数の第２の信号を生成するように動作する少なくとも１つの追加周波数源を含む多重周波数源システムが提示される。第２の信号の同時生成の間に、同調可能周波数源を目標周波数に同調させる方法は、（ｉ）第２の信号の周波数が目標周波数より高いときに、同調可能周波数源を、目標周波数より低い少なくとも１つの周波数点に同調するように制御し、その後、同調可能周波数源を目標周波数に同調するように制御すること、又は（ｉｉ）第２の信号の周波数が目標周波数より低いときに、同調可能周波数源を、目標周波数より高い少なくとも１つの周波数に同調するように制御し、その後、同調可能周波数源を目標周波数に同調するように制御することを含む。

[0008]本発明の上記その他の特徴は、以下の図面と詳細な説明を考慮して読めば、より適切に理解されるであろう。

[0010]明確にするために、以下の図面に、前述の特徴の参照表示を示す。

例示的実施形態の説明

[0011]本発明は、同じ信号スペクトル内で生成される１つ又は複数の既存の周波数の動作を妨害せずに所望の（目標）周波数に同調することのできる機能を有する、同じ信号スペクトル内で複数の周波数源を動作させるシステム及び方法を提供する。目標周波数と既存の（１つ又は複数の）信号の間で必要とされる近接度は、例えば、既存の周波数に必要とされる安定度や、目標周波数に同調する周波数源が目標周波数に到達するまで移動しなければならない範囲などのシステムパラメータに左右される。本発明は、有利には、システムの動作周波数スペクトル内での別の周波数の同時生成の間に目標周波数に同調することが求められる任意のシステムにおいて使用される。

[0012]図１Ａに、本発明による、現在動作可能な周波数源を用いるシステムの例示的実施形態を示す。図示のように、同調可能システム１００は３つの周波数源ＦＳ_１１２０、ＦＳ_２１３０、及びＦＳ_３１４０を含み、その少なくとも１つ（ＦＳ_１１２０など）が同調可能である。残りの周波数源は、システムの設計が必要とし、又は求めるのに応じて、固定周波数又は同調可能周波数を生成するように動作し得る。

[0013]本発明の例示的実施形態では、周波数源１２０などが、特定の目標周波数に同調される。以下でさらに説明するように、周波数源１２０が目標周波数に同調するためのプロセスは、任意の既存の周波数の有無とその近接度に左右される。詳細には、（ｉ）目標周波数が、目下のところ唯一の生成周波数である同調プロセス、（ｉｉ）目標周波数が最低の既存周波数の下に位置する同調プロセス、（ｉｉｉ）目標周波数が最高の既存周波数の上に位置する同調プロセス、及び（ｉｖ）目標周波数が２つの既存周波数の間に位置する同調プロセスについて説明する。これらの同調プロセスのそれぞれについて、以下で詳細に説明する。

[0014]図１Ｂに、図１Ａに示す同調可能周波数源１２０の例示的実施形態を示す。図示のように、同調可能周波数源１２０は、位相ロックループ（ＰＬＬ）として実施され、ＰＬＬは、バイポーラ相補型金属酸化膜半導体（Ｂｉ−ＣＭＯＳ）プロセスでモノリシックに製造され得るが、この回路は、別のプロセス又は材料（ＣＭＯＳ、ＳｉＧｅ、ＧａＡｓなど）を使って、モノリシック型、ハイブリッド型、又はディスクリート型として製造されてもよいことを当分野の技術者は理解するであろう。本発明の個別的実施形態では、システムにおいて、２つ以上（３、５、１０、１００又はそれ以上）のＰＬＬが、同じ動作スペクトル（５００ＭＨｚ〜１０ＧＨｚをカバーする合成周波数スペクトルなど）内のそれぞれの２つ以上の同調可能、合成周波数を提供するために実施される。（１つ又は複数の）同調可能な周波数源は、可変発振器や、デジタル制御発振器など、別の形で実施されてもよい。全同調可能周波数源設計の代替として、１つ又は複数の固定周波数源が使用されてもよく、発振器の例は、Ｌ−Ｃ発振器、水晶発振器、誘電体共振発振器などの形態である。同様に、（１つ又は複数の）同調可能な周波数源も、可変発振器設計、デジタル制御発振器など、別の構成のものでもよい。本発明のシステム及び方法は、同調可能式であれ、固定式であれ、周波数源のいかなる特定の設計にも構成にも限定されるものではないことを当分野の技術者は理解するであろう。

[0015]図示の例示的実施形態において、ＰＬＬ１２０は、受け取られる基準信号Ｆ_Ｒｅｆの位相及び周波数を、出力周波数の分割バージョンＦ_Ｄｉｖと比較するように動作する位相周波数検出器１２１を含み、位相周波数検出器の出力は、Ｆ_ＲｅｆとＦ_Ｄｉｖの差を表す信号（電圧又は電荷）である。本発明の個別的実施形態では、位相周波数検出器１２１は、信号ロックを円滑に行わせる方向制御回路を含む。方向制御回路の例示的実施形態を図１３に示す。位相周波数検出器１２１の代替として、あまり複雑でない位相検出器も用いられ得る。

[0016]いくつかの実施形態では、ＰＬＬは、さらに、位相周波数検出器の出力に応答して周波数制御を提供するように動作するチャージポンプ１２２を含む。周波数制御は、チャージポンプが、ループフィルタに電流を供給し、又はループフィルタから電流を引き出すことによって提供され、これらの条件が、電圧制御発振器（ＶＣＯ）１２４の入力における電圧の変化をもたらし、電圧の変化が、ＶＣＯの出力周波数Ｆ_Ｏｕｔの低下又は増大を生じる。例えば、ＵＰ信号がＨｉｇｈ状態であり、ＤＮ信号がＬｏｗ状態であるとき、発振器は、その出力周波数を増大させるように制御される。ＵＰ信号がＬｏｗ状態であり、ＤＮ信号がＨｉｇｈ状態であるとき、発振器の入力電圧は、その出力周波数を低減させるように制御される。代替の実施形態では、チャージポンプ１２２が省かれ、ＵＰ／ＤＮ信号が、位相周波数検出器１１０自体から生成される。

[0017]ＰＬＬは、さらに、チャージポンプのＵＰ及びＤＮ信号を受け取ってフィルタリングし、それによって、ループ信号の雑音及びスプリアスな生成内容を低減するように動作するループフィルタ１２３を含む。ループフィルタ１２３は、受動でも能動でもよく、能動ループフィルタの典型的な実施形態は、演算増幅器、又は類似機能の装置を用いる。本発明の具体的実施形態では、ループフィルタ１２３は、いくつかの異なるモードで動作し、これらのモードには、発振器が自由に同調する通常モード、フィルタの初期動作条件（電圧など）が制御可能に設定されるプリチャージモード、発振器の同調電圧が読み取られる電圧読取りモード、及び位相ロックループの周波数オーバーシュートが最小限に抑えられる低周波数オーバーシュートモードが含まれる。マルチモードループフィルタの例示的実施形態を、以下の図１１に示す。本発明の代替の実施形態では、当分野で知られている従来のループフィルタを用いてもよい。

[0018]ループフィルタ出力信号は、例示的実施形態に電圧制御発振器（ＶＣＯ）として示す発振器１２４に供給される。本発明の個別的実施形態では、発振器１２４は、ＶＣＯバンク内に含まれ、ＶＣＯバンクからの選択が、以下でさらに説明する特定の発振器選択プロセスによって定義される。本発明の代替の実施形態では、発振器１２４は、単独で、又はＶＣＯのバンク内で実施される従来のＶＣＯであり、これらの特徴は、当分野では知られている。本発明では代替として、デジタル制御発振器など他の発振器が用いられてもよい。供給されるループフィルタ信号に応答して、発振器１２４は、周波数Ｆ_Ｏｕｔの信号を生成する。発振器１２４の例示的実施形態を以下の図１０に示す。当然ながら、様々な種類の発振器が使用され得る。本発明がいかなる特定の発振器設計にも限定されないことを、当分野の技術者は理解するであろう。

[0019]出力信号Ｆ_Ｒｅｆの一部は、出力周波数を特定量Ｎ又はその分数で割るように動作するＮ除算カウンタ１２６にフィードバックされる。Ｎ除算カウンタ１２６は、整数又は分数Ｎカウンタとすることもでき、それと同時に、より小さい分周比とより大きい同調分解能を提供するシグマデルタ型ＰＬＬ設計を提供するシグマデルタ型変調器１２７として実施してもよい。分割信号Ｆ_Ｄｉｖは、続いて、位相周波数検出器に提供され、位相周波数検出器は、引き続き、分割信号Ｆ_Ｄｉｖと基準信号Ｆ_Ｒｅｆの位相と周波数を比較して出力信号を生成する。さらに、ループの信号経路の全部又は任意の部分を、シングルエンド型又は差動式設計とすることもできる。

Ｉ．同調及びシステムプロセスの例
[0020]図２に、本発明による、多重周波数源システムにおいて、周波数源の１つを目標周波数に同調させる方法の例を示す。方法２００は、各周波数源内で用いられる各発振器ごとの範囲を設定するように動作する較正及び始動プロセス２１０を含む。本発明の個別的実施形態では、各周波数源が同調可能ＰＬＬ周波数源であり、各ＰＬＬが、その発振器として複数のＶＣＯを有する。代替の実施形態では、システムは、異なる構成の同調可能周波数源を含み、又はおそらく、ただ１つの発振器を有していてもよい。別の実施形態では、システムは、それぞれが単一の発振器を有する１つ又は複数の固定周波数源を含んでいてもよい。較正及び始動プロセス２１０の例示的実施形態を以下の図３Ａに示す。

[0021]較正及び始動プロセスに続き、２２０で、特定の目標周波数の信号を動作させるよう求める要求が受け取られる。２３０で、他の任意の信号が、システム内のその他の周波数源によって同時に生成されているかどうか判定される。他の信号が生成されていない場合、プロセスは２４０に進み、そこで適切な発振器が選択され、信号が要求目標周波数で生成される。図４に、さらに、このプロセスの例示的実施形態を示す。

[0022]１つ又は複数の周波数源が現在動作している場合、プロセスは２５０に進み、そこで、要求目標周波数が最低生成周波数より下であるどうか判定される。そうである場合、プロセスは２６０に進み、そこで、適切な発振器が選択され、信号が目標周波数で生成される。このプロセスの例示的実施形態を以下の図５Ａでさらに説明する。

[0023]目標周波数が最低生成周波数より下でない場合、プロセスは２７０に進み、そこで、目標周波数が最高生成周波数より上であるかどうか判定される。そうである場合、プロセスは２８０に進み、そこで、適切な発振器が選択され、信号が要求目標周波数で生成される。このプロセスの例示的実施形態をさらに以下の図６Ａに示す。

[0024]目標周波数が最高生成周波数より上でない場合、要求目標周波数は、２つの生成周波数の間に位置する。プロセスは２９０に進み、そこで、適切な発振器が選択され、信号が要求目標周波数で生成される。このプロセスの例を以下の図７Ａに示す。

[0025]図３Ａに、本発明による始動及び較正プロセスの例示的実施形態を示す。この例示的実施形態では、各周波数源を位相ロックループ回路（ＰＬＬ）として示しており、各ＰＬＬは、２つ以上の電圧制御発振器（ＶＣＯ）を用いて、個々のＰＬＬがその出力周波数を生成する総同調範囲を集合的に提供する。周波数源のうちのただ１つが同調可能でさえあればよく、本発明の代替の実施形態では、他の同調可能な、又は固定の周波数源も使用され得ることを当分野の技術者は理解するであろう。

[0026]プロセスはまず３１０で、複数のＰＬＬの１つが選択され、３２０で、これに対応するＶＣＯの１つが作動される。選択の後、３３０でＶＣＯが試験されて、その最低周波数動作点、中周波帯周波数点、及びその最高周波数動作点が決定される。プロセスは３４０に進み、そこで、（もしあれば）次のＶＣＯが選択され、これについて３２０〜３３０のプロセスが繰り返される。選択されたＰＬＬにそれ以上ＶＣＯが残っていないとき、３５０で別のＰＬＬが選択され、これに対応する（１つ又は複数の）ＶＣＯが作動されて、これに対応する最低、中周波帯及び最高の動作周波数点が決定される。それ以上ＰＬＬが残っていないとき、始動及び較正プロセスは終了する。同様の動作が、他の同調可能周波数源、並びに固定周波数源についても行われ得る。例えば、固定周波数源では、プロセス３３０が省かれ得る。というのは、固定周波数源の発振器は、通常、低、中周波帯、及び高周波数点を含まないはずだからである。さらに、単一の発振器を用いる固定の又は同調可能な周波数源では、３４０のプロセスも省略され得る。その他の変更は当分野の技術者には明らかであろう。

[0027]本発明の個別的実施形態では、ＶＣＯの動作周波数が、ＶＣＯに供給される粗同調ワードと微同調ワードの使用によってデジタル制御される。１つの例示的実施形態では、粗同調ワードは、０から３１までの値の範囲に及び、０は最高動作ＶＣＯ周波数を表し、３１は最低ＶＣＯ動作周波数を表す。かかる実施形態では、ＶＣＯの低周波数、中周波帯及び高周波数点を識別する前述のプロセス３３０は、それぞれ、値３１、値１５、値０の制御ワードを供給し、既定の周波数、例えば、ＶＣＯの最もリニアな同調範囲の中心を表す１．５Ｖのロック周波数を記録することによって行われる。本発明による代替の実施形態では、ＶＣＯ周波数は、アナログ電圧を使って設定されてもよく、より短い、又は長いデジタルワードが使用されてもよいことを、当分野の技術者は理解するであろう。

[0028]図３Ｂに、本発明による、ＰＬＬ周波数源内の複数の発振器の動作周波数点を格納するように動作するデータ構造の例を示す。説明する実施形態には、合計３個のＰＬＬが示されており、各ＰＬＬは５個のＶＣＯを有する。当然ながら、本発明による代替の実施形態では、ＰＬＬの数と、１ＰＬＬ当たりのＶＣＯの数に関して別の構成が使用されてもよい。さらに、前述のように、本発明による代替の実施形態では、ＰＬＬ以外の周波数源が実施されてもよい。

[0029]例示的実施形態において、ｖｃｏ＿ｆｒｅｑデータ構造３６０は、３ページ３６２、３６４、及び３６６を含み、各ページが１つのＰＬＬに対応する。各データ構造ページには、５個のＶＣＯそれぞれの最低、中周波帯、最高の動作周波数点に対応する分周比Ｎｐｌｌが記載され、これらの量が、それぞれ、Ｎｐｌｌｍｉｎ、Ｎｐｌｌｍａｘ、Ｎｐｌｌｍｉｄで表示されている。各ＶＣＯは、特定の周波数帯域にわたる同調を提供し、全部が合わさって、その特定のＰＬＬの総同調範囲を提供する。

[0030]加えて、各ページは、それぞれ、特定のＶＣＯの最低と最高の動作周波数に対応するデジタル粗同調ワード（本明細書では「粗ワード」又は「ＣＷ」という）ＣＷ＿ｆｍｉｎとＣＷ＿ｍａｘを含む。粗ワードＣＷ＿ｆｍｉｎ及びＣＷ＿ｆｍａｘは、デジタル制御信号であり、これらは、ＶＣＯに供給されると、ＶＣＯを最低と最高の周波数に同調するよう制御する。パラメータＮｐｌｌｍｉｄは、特定のＶＣＯに、中周波帯点を表す粗ワードが供給されるときに生じる分周比に対応し、図示の実施形態では１５である。

[0031]図示のデータ構造では、最低のＶＣＯ動作周波数は、値が３１ではなく２５の粗ワードＣＷ＿ｆｍｉｎと関連付けられ、最高のＶＣＯ動作周波数ＣＷ＿ｆｍａｘは、値０ではなく５と関連付けられ、それによって、隣接するＶＣＯ間の重なりのための若干の余地が提供される。実際の各ＶＣＯの最高と最低の同調点は、１粗ワード増分当たりの同調範囲が分かっているときには、粗ワードから補間され得る。例えば、ＶＣＯ１のＣＷ＿ｆｍｉｎが２５であり、その粗ワードが４０００ＭＨｚの周波数に対応することが分かっており、さらに、そのＶＣＯが、３２粗ワード増分に及ぶ４００ＭＨｚにわたって同調することも分かっている場合、各粗ワード増分はおおよそ１２．５ＭＨｚの同調範囲を提供することが判明する。したがって、ＶＣＯ１はＣＷ２５において４０００ＭＨｚに同調されるが、これは、６×１２．５ＭＨｚ、すなわち７５ＭＨｚ低い周波数に同調することができ、それによって、ＶＣＯ２の同調範囲の上端と重なり合う。このように、隣接するＶＣＯ同士を、それらの同調周波数範囲の重なりを設けて、プロセス、温度、動作又はその他の変動に伴うギャップのない同調機能を保証するように設計することができる。

[0032]図３Ｃに、本発明による、現在生成されている周波数情報を格納するように動作するデータ構造の例を示す。ａｌｒｅａｄｙ＿ｇｅｎｅｒａｔｅｄデータ構造３７０は、ＰＬＬの（もしあれば）現在生成され、又はロックされている周波数、ロック周波数を提供するＰＬＬ、及びロック周波数を提供するのに用いられるＰＬＬ内のＶＣＯに関する情報を含む。個別的実施形態では、最低生成周波数に関するＰＬＬとＶＣＯの情報が最初に、最高生成周波数に関連する情報が最後に記載される。別の例示的実施形態では、ＰＬＬが出力周波数を生じないとき、これの生成周波数が、格納される動作周波数外の周波数として表示され、例えば、どのＰＬＬもこの周波数の信号を生成するように動作しないときには、０又は５０００ＭＨｚなどと表示される。さらに詳細には、データ構造３７０は、生成信号が周波数を変更し、アクティブ化され、又は非アクティブ化されるときに更新され、再度順序付けされる。

目標周波数が最初のロック周波数である
[0033]図４に、本発明による、要求目標周波数が最初の生成周波数（又は、ＰＬＬ生成信号の場合には、「ロック」周波数）である同調プロセス２４０の例示的実施形態を示す。多重周波数源システムが、目下、他のどの信号も生成していないとき、発振器選択プロセスは、目標周波数に最も近い中周波帯周波数点を有する、ＶＣＯなどの発振器を識別すること（４１０）を含む。識別されたＶＣＯは、４２０で、作動され、要求目標周波数に同調し、ロックすることが可能になる。

最低ロック周波数の下に位置する目標周波数
[0034]図５Ａに、本発明による、要求目標周波数が最低生成周波数より低い同調プロセス２６０の例示的実施形態を示す。本発明の個別的実施形態において、目標周波数へのＶＣＯの同調は、第２の（既存の）周波数の下から、その既存の周波数を超えずに目標周波数に接近することによって行われる。

[0035]このプロセスは、まず５０２で、最低生成／ロック周波数より低い最小周波数を有する１つ又は複数の発振器（ＶＣＯなど）を識別する。５０４で、識別されたＶＣＯの１つが、目標周波数への同調のために選択される。この選択プロセスには、選択されるＶＣＯのどれが、目標周波数に同調されるときに、最もリニアな同調範囲に最も近く、又はその範囲内にあるか、及びどの選択されるＶＣＯが、ロック周波数から最も遠い周波数において作動され得るかを含めて、様々な要因が関与し得る。

[0036]５０６で、選択されたＶＣＯが、その同調範囲の下端の開始周波数から同調を開始するように設定される。個別的実施形態では、選択されたＶＣＯに、これに対応する粗ワードＣＷ＿ｆｍｉｎが供給され、同調周波数がその最小周波数点に設定される。代替の実施形態では、ＶＣＯは、その周波数範囲の下端の別の点から同調を開始するように構成される。５１０で、選択されたＶＣＯが作動され、要求目標周波数に同調し、ロックすることが可能になる。

[0037]図５Ｂに、本発明による、選択された発振器が作動され、最低生成周波数より低い目標周波数に同調されるプロセス５１０の例示的実施形態を示す。最初に５１１で、選択されたＶＣＯが、そのＶＣＯにＣＷ＿ｆｍｉｎ粗ワードを供給することによって、その最低動作周波数点に設定される。５１２で、ＶＣＯの微同調設定が、個別的実施形態では、すべての微同調コンデンサをスイッチインすることによって、その最低周波数設定に設定される。５１３で、ＰＬＬ分周比Ｎが、目標周波数に同調するように設定され、５１４で、ＶＣＯの同調電圧Ｖ_Ｔｕｎｅが測定される。

[0038]５１５で、同調電圧が、ＶＣＯの最大電圧Ｖ_２より高いと測定されるかどうか判定される。そうである場合、現在の粗同調範囲の周波数が低すぎるため、ＶＣＯは正しい粗同調範囲内にはない。この場合、ループフィルタが既定の電圧（個別的実施形態では最低同調電圧Ｖ_１）にプリチャージされ、次に高い周波数範囲に対応する粗ワードが選択され、ループフィルタがプリチャージ電圧から解除され、ＶＣＯが新しい粗ワードで作動され、ロックに同調しようと試みるためのプロセス５１６〜５１９が行われる。ループフィルタをプリチャージする回路の例を以下の図１１に示す。

[0039]同調電圧Ｖ_ＴｕｎｅがＶＣＯの最大電圧Ｖ_２より低い場合、ＶＣＯは同調可能な粗範囲内にあり、プロセスは５２０〜５２５に進み、そこで微同調プロセスが行われる。図示の個別的実施形態では、５２０で、同調電圧Ｖ_Ｔｕｎｅが既定の範囲内、例えば、１．５ＶがＶＣＯ中周波帯周波数点を表す１．２５Ｖから１．７５Ｖまでなどであるかどうかについて第１の判定が行われる。既定の範囲は、任意の所望の範囲とすることができ、例えば、発振器の最もリニアな範囲などを表す。

[0040]５２０で、同調電圧Ｖ_Ｔｕｎｅが既定の範囲内にない場合、ＶＣＯは正しい微同調範囲外にあり、（微同調範囲は５１２で最低同調範囲に設定されたため）周波数が低すぎる。この場合、ループフィルタが既定の電圧（最低同調電圧Ｖ_１など）にプリチャージされ、次に高い周波数範囲に対応する微同調ワードが選択され（微同調コンデンサの１つ又は複数をスイッチアウトするように動作する）、ループフィルタがプリチャージ電圧から解除され、ＶＣＯが新しい微ワードで作動され、ロックに同調しようと試みるためのプロセス５２１〜５２５が行われる。この場合もやはり、同調電圧が測定されて、既定の範囲内であるかどうか判定され、範囲内でない場合、５２０〜５２５のプロセスが繰り返される。同調電圧が既定の範囲内の値に到達すると、同調プロセスが終了する。

中間周波数点の算出
[0041]図５Ｃに、本発明による、選択された発振器が所望の目標周波数に同調するプロセス５１９の例示的実施形態を示す。この実施形態では、ＶＣＯの開始周波数は事前に分かっていないが、ＶＣＯが、最低ＶＣＯ同調周波数以上の周波数から同調を開始することが分かっている。

[0042]最初に５３１で、最低ＶＣＯ（又は他の種類の発振器）周波数が識別される。次に５３２で、最低同調周波数と目標周波数の間の同調範囲が求められる。図示の実施形態では、最低ＶＣＯ周波数は、粗ワードＣＷ＿ｆｍｉｎに対応する周波数であり、これは、図３Ｂに示すデータ構造から確定することができる。

[0043]５３３での判定は、最低ＶＣＯ周波数（又は、以下でさらに説明する更新された開始周波数）から目標周波数まで移動する同調範囲が大きすぎるかどうかである。選択されたＶＣＯは、過度に大きい周波数範囲にわたって同調するとき、既存の周波数の動作を妨げる影響を生じ得る。

[0044]５３３で、目標周波数までのＶＣＯ同調範囲が広すぎると判定された場合、プロセスは５３４に進み、そこで、開始周波数（ＶＣＯ最低同調周波数、又は後述するように、以前定義された中間周波数点）と目標周波数の間の中間周波数が定義される。次に５３５で、５３３で同調範囲が大きすぎるかどうか判定するのに使用された前の開始周波数が、中間周波数として更新され、プロセスは５３１に戻り、そこで、さらなる計算を行って、新しい開始周波数（すなわち、算出された中間周波数点）から目標周波数までの同調範囲が広すぎるかどうかが判定される。同調範囲がやはり大きすぎる場合、５３４と５３５のプロセスが繰り返されて、第１の中間同調点と目標周波数の間の第２の中間同調点が識別される。５３３で、同調範囲が許容可能な限度内であると判定された場合、プロセスは５３６に進み、そこでＶＣＯが、もしあれば、中間点を経て目標周波数に同調するように制御される。

[0045]周波数オーバーシュートは、発振器が、既存の周波数の比較的近くに位置する目標周波数までの長い周波数範囲にわたって同調するときに発生し得る干渉機構の一例である。かかる例では、周波数オーバーシュートの量を低減するために、開始周波数と最終的な目標周波数の間の中間周波数点に同調する方がより有利となり得る。かかる例では、総同調範囲が、２つのより狭い範囲、すなわち、最低ＶＣＯ周波数から中間同調点までの第１の範囲と、中間同調点から目標周波数までの第２の範囲に縮小される。さらに繰り返し、中間同調点から目標周波数まで、又は最低ＶＣＯ周波数から中間点までの周波数範囲が、やはり大きすぎることが判明することもあり、その場合、それらの間でさらに別の中間点が定義され得る。

[0046]一実施形態では、５３２の決定プロセスは、中間同調点Ｆ_Ｉｎｔの算出と、その中間同調点Ｆ_Ｉｎｔが既定の条件を満たすかどうかに基づくものである。具体的実施形態では、中間同調点Ｆ_Ｉｎｔは、以下のように計算される。

式中、Ｆ_Ｉｎｔは求められるべき中間周波数（Ｈｚ）であり、
Ｆ_{ａｖｏｉｄ}は、既存の、又は第２の周波数（Ｈｚ）であり、
Ｆ_{Ｔａｒｇｅｔ}は、第１の反復では目標ＶＣＯ周波数（Ｈｚ）、後続の反復では前に算出される中間同調点Ｆ_Ｉｎｔであり、
Ｍａｒは、既定のマージン（Ｈｚ）であり、
Ｏｖｅｒｓｈｏｏｔは、既定の周波数オーバーシュート量（無次元）である。

[0047]図５Ａと図５Ｂに示す実施形態では、第２の周波数パラメータＦ_{ａｖｏｉｄ}は回避されるべき最低ロック周波数であり、パラメータＦ_{Ｔａｒｇｅｔ}は所望の目標周波数であり、パラメータＯｖｅｒｓｈｏｏｔは目標周波数までの最後の周波数ステップサイズの割合であり、Ｍａｒは、プロセス変動、環境要因などに対応するのに使用される安全マージンとして任意選択で割り振られる既定のマージンであり、その例示的実施形態は、ＶＣＯ同調範囲の０．２％〜５％である。

[0048]中間点Ｆ_Ｉｎｔが算出されると、以下のように、中間点の周波数がＶＣＯの最低開始周波数より高いかどうか判定される。

式中、Ｆ_{ＶＣＯ＿Ｌｏｗ}は、最低ＶＣＯ開始周波数である。条件が満たされる（すなわち、算出された中間点が最低ＶＣＯ開始周波数より高い）場合、ＶＣＯの中間点への同調が必要であるとみなされる。

[0049]一例として、Ｏｖｅｒｓｈｏｏｔが５０％であり、選択されるＶＣＯが、１ＧＨｚの最低周波数から１．３ＧＨｚの目標周波数まで同調し、既存の周波数Ｆ_{ａｖｏｉｄ}が１．６ＧＨｚにあり、０．０３ＧＨｚの保護マージンが使用されるという条件が与えられたとすると、式（１）は、第１の中間点を以下のように算出する。

[0050]この場合、第１の中間点Ｆ_{Ｉｎｔ，１ｓｔ}（０．７６ＧＨｚ）＜Ｆ_{ＶＣＯ＿Ｌｏｗ}（１．０ＧＨｚ）であり、したがって、この点への同調は不要である（また、最低ＶＣＯ開始周波数が１．０ＧＨｚであるため、不可能である）。この場合、ＶＣＯを、目標周波数までの可能な最も広い同調範囲である１．０ＧＨｚから１．３ＧＨｚにわたって同調させることは、Ｆ_{ａｖｏｉｄ}に位置する既存の周波数を妨害することにならない。

[0051]代替として、既存の周波数Ｆ_{ａｖｏｉｄ}が目標周波数Ｆ_{Ｔａｒｇｅｔ}により近く、例えば、１．３５ＧＨｚなどである場合、第１の中間点は以下のように算出されるはずである。

[0052]この場合、条件Ｆ_{Ｉｎｔ，１ｓｔ}（１．２６ＧＨｚ）＞Ｆ_{ＶＣＯ＿Ｌｏｗ}（１．０ＧＨｚ）は真であり、したがって、５３２において、同調範囲は、大きすぎることになる。

[0053]かかる例では、プロセスは５３４に進み、そこで、式（４）で算出される第１の中間点が、ＶＣＯが１．３ＧＨｚの目標周波数に同調する前に同調する同調点として定義される。

[0054]５３５で、式（４）で算出された中間同調点が目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、５３３で、以下のように式（１）を使って第２の計算が行われ、第２の中間点が最低ＶＣＯ周波数の上にあるかどうか判定される。

[0055]この例では、Ｆ_{Ｉｎｔ，２ｎｄ}（１．１４ＧＨｚ）＞Ｆ_{ＶＣＯ＿Ｌｏｗ}（１．０ＧＨｚ）であるため、やはり前述の条件が当てはまり、そのため、第２の中間点への同調が必要とされ、以下のように第３の反復が行われて、目標周波数Ｆ_{Ｔａｒｇｅｔ}が第２の中間点１．１４ＧＨｚになる。

[0056]この例では、Ｆ_{Ｉｎｔ，３ｒｄ}（０．７８ＧＨｚ）＜Ｆ_{ＶＣＯ＿Ｌｏｗ}（１．０ＧＨｚ）であるため、前述の条件が当てはまらず、そのため、第３の中間点への同調は不要である。

[0057]この第２の例で中間同調点が求められると、ＶＣＯは、そのＶＣＯ開始点（１．０ＧＨｚから１．１４ＧＨｚまでのどこか）から１．１４ＧＨｚまで、次いで、１．１４ＧＨｚから１．２６ＧＨｚまで、最後に、１．２６ＧＨｚから最終目標周波数の１．３０ＧＨｚまで同調するように制御される（又は、後で同調するようにプログラムされる）（プロセス５３５）。このように、周波数オフセットは、１．３５ＧＨｚの既存の周波数の動作に実質的に影響を及ぼさないことを保証するために低減される。

[0058]別の実施形態では、５３３の、ＶＣＯ同調範囲が広すぎるかどうかの判定プロセスが以下のように算出される。

[0059]不等式の左辺は目標周波数と算出される中間周波数点の間の帯域幅を表し、式の右辺は、既定のマージンだけオフセットされる、目標周波数と既存の（回避）周波数の間の帯域幅を表す。一般に、左辺が右辺より大きい場合、中間点は不要であるとみなされる。代替として、左辺と右辺がほぼ同じ大きさになるとき、又は右辺が左辺より大きくなるときには、算出される中間周波数点の１つ又は複数に同調することが必要であるとみなされる。

[0060]同じプロセスを使ってプロセス６１９の中間周波数点が算出され得るが、ただし、式（１）と式（２）は以下のように表される。


式中、Ｆ_{ＶＣＯ＿Ｈｉｇｈ}は、ＶＣＯの最高開始周波数を表す。中間周波数点Ｆ_ＩｎｔがＦ_{ＶＣＯ＿Ｈｉｇｈ}の下に位置するとき、算出される中間周波数点へのＶＣＯの同調は不要であるとみなされる。

[0061]個別的実施形態では、オーバーシュートパラメータは、５から８０％までの範囲に及び、ある具体的実施形態では２０％である。本発明は、同調プロセスの間の周波数オーバーシュートを低減するループフィルタアーキテクチャを提供し、この構造の例示的実施形態を以下に詳細に示す。

[0062]周波数オーバーシュートの影響は、カバーされる同調範囲の割合の観点からモデル化されるが、本発明では、他のモデルも使用され得る。さらに、コンデンサが、既定の範囲内の同調電圧を獲得するために系統的に切断される、５２０〜５２５に示す同調プロセスの代替として、ＶＣＯ微同調が５３１〜５３６のプロセスを伴ってもよい。

最高ロック周波数の上に位置する目標周波数
[0063]図６Ａに、本発明による、要求目標周波数が最高生成周波数より高い同調プロセス２８０の例示的実施形態を示す。個別的実施形態では、このプロセスは、図５Ａで説明し、図示しているプロセスに大部分は類似しており、違いは、目標周波数に、最高生成周波数の上側から、最高生成周波数を超えずに接近することである。

[0064]プロセスはまず６０２で、最高生成周波数より高い最大周波数を有する１つ又は複数の発振器（ＶＣＯなど）が識別される。６０４で、識別されたＶＣＯの１つが、目標周波数への同調のために選択される。選択プロセスには、選択されるＶＣＯのどれが、目標周波数に同調されるときに、最もリニアな同調範囲に最も近く、又はその範囲内にあるか、及びどの選択されるＶＣＯが、ロック周波数から最も遠い周波数で作動され得るかを含めて、様々な要因が関与し得る。

[0065]６０６で、選択されたＶＣＯが、その同調範囲の上端の開始周波数から同調を開始するように設定される。個別的実施形態では、選択されたＶＣＯに、これに対応する粗ワードＣＷ＿ｆｍａｘが供給され、同調周波数がその最大周波数点に設定される。代替の実施形態では、ＶＣＯは、その周波数範囲の上端の別の点から同調を開始するように構成される。６１０で、選択されたＶＣＯが作動され、要求目標周波数に同調し、ロックすることが可能になる。

[0066]図６Ｂに、本発明による、選択された発振器が作動され、最高生成周波数より高い目標周波数に同調されるプロセス６１０の例示的実施形態を示す。このプロセスは、図５Ｂで説明し、図示しているプロセスに大部分は類似しており、違いは、同調が、最高生成／ロック周波数の上側から行われることである。

[0067]最初に６１１で、選択されたＶＣＯが、そのＶＣＯにＣＷ＿ｆｍａｘ粗ワードを供給することによって、その最高動作周波数点に設定される。６１２で、ＶＣＯの微同調設定が、個別的実施形態では、すべての微同調コンデンサを切断することによって、その最高周波数設定に設定される。６１３で、ＰＬＬ分周比Ｎが、目標周波数に同調するように設定され、６１４で、ＶＣＯの同調電圧Ｖ_Ｔｕｎｅが測定される。

[0068]６１５で、同調電圧が、ＶＣＯの最小電圧Ｖ_１より低いと測定されたかどうか判定される。低いと測定された場合、現在の粗同調範囲の周波数が高すぎるため、ＶＣＯは正しい粗同調範囲内にない。この場合、ループフィルタが既定の電圧（個別的実施形態では最高同調電圧Ｖ_２）にプリチャージされ、次に低い周波数範囲に対応する粗ワードが選択され、ループフィルタがプリチャージ電圧から解除され、ＶＣＯが新しい粗ワードで作動され、ロックに同調しようと試みるためのプロセス６１６〜６１９が行われる。ループフィルタにプリチャージする回路の例を、以下の図１１に示す。

[0069]同調電圧Ｖ_ＴｕｎｅがＶＣＯの最小電圧Ｖ_１より高い場合、ＶＣＯは同調可能な粗範囲内にあり、プロセスは６２０〜６２５に進み、そこで、微同調プロセスが行われる。図示の個別的実施形態では、６２０で、同調電圧Ｖ_Ｔｕｎｅが既定の範囲内、例えば、１．５ＶがＶＣＯ中周波帯周波数点を表す１．２５Ｖから１．７５Ｖまでなどであるかどうか第１の判定が行われる。既定の範囲は、任意の所望の範囲とすることができ、これは、例えば、発振器の最もリニアな範囲を表す。

[0070]６２０で、同調電圧Ｖ_Ｔｕｎｅが既定の範囲内にない場合、ＶＣＯは正しい微同調範囲外にあり、（６１２で微同調範囲が最高同調範囲に設定されたため）周波数が高すぎる。この例では、ループフィルタが既定の電圧（最高同調電圧Ｖ_２など）にプリチャージされ、次に低い周波数範囲に対応する微同調ワードが選択され（微同調コンデンサの１つ又は複数を接続するように動作する）、ループフィルタがプリチャージ電圧から解除され、ＶＣＯが新しい微ワードで作動され、ロックに同調しようと試みるための６２１〜６２５のプロセスが行われる。この場合もやはり、同調電圧が測定され既定の範囲内にあるかどうか判定され、既定の範囲内にない場合、６２０〜６２５のプロセスが繰り返される。同調電圧が既定の範囲内の値に到達すると、同調プロセスが終了する。

[0071]中間点を識別し、これに同調する同調プロセス６１９は、図５Ｃで説明し、図示しているプロセスに大部分は類似したものである。本発明の一実施形態では、同調範囲が大きすぎるかどうかの判定が、プロセス５３１〜５３６と、これらの概略を示す式（８）及び式（９）を使って行われる。

[0072]例えば、Ｏｖｅｒｓｈｏｏｔが５０％であり、ＶＣＯが１．６０ＧＨｚの最大開始周波数Ｆ_{ＶＣＯ＿Ｈｉｇｈ}を有し、目標周波数Ｆ_{Ｔａｒｇｅｔ}が１．３ＧＨｚであり、既存の周波数Ｆ_{ａｖｏｉｄ}が１．２５ＧＨｚにあり、保護マージンＭａｒが０．０３ＧＨｚであるという条件が与えられたとすると、式（６）は、以下の第１の中間同調点Ｆ_Ｉｎｔをもたらす。

[0073]式（１４）の条件Ｆ_Ｉｎｔ（１．３４ＧＨｚ）＜Ｆ_{ＶＣＯ＿Ｈｉｇｈ}（１．６ＧＨｚ）が満たされるため、同調範囲は大きすぎるとみなされ、目標周波数に同調する前に、中間点に同調することが必要である。

[0074]第２の中間同調点が算出され、その場合、Ｆ_{Ｔａｒｇｅｔ}（前は１．３ＧＨｚ）が、前に算出された中間同調点１．３４ＧＨｚになる。

[0075]反復により、１．４６ＧＨｚの中間同調点が提供され、これは、ＶＣＯの最高同調周波数（１．６ＧＨｚ）より下である。したがって、式（１４）の条件が満たされ、第２の中間点への同調が必要である。同様にして、第３の中間同調点が、以下のようにさらに計算される。

[0076]この場合、第３の中間点は１．６ＧＨｚの目標周波数の上に位置し、したがって、第３の中間点への同調は不要である。

[0077]前述のように、オーバーシュートパラメータは、ある範囲の値を含んでいてもよく、これは、例示的実施形態では５〜８０パーセントであり、具体的実施形態では２０パーセントである。さらに、他の線形又は非線形計算を使って、周波数オーバーシュート並びにその他の影響がモデル化されてもよい。加えて、コンデンサが、既定の範囲内の同調電圧を獲得するために系統的に接続される、６２０〜６２５に示す微同調プロセスには、代替として、５３１〜５３５の同調プロセスが関与してもよい。

既存のロック周波数の間に位置する目標周波数
[0078]図７に、本発明による、要求目標周波数が２つの既存の周波数Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間に位置する同調プロセス２９０の例示的実施形態を示す。このプロセスは、まず７０５で、要求目標周波数より上と下に位置する周波数Ｆ_ＨｉｇｈとＦ_Ｌｏｗが識別される。個別的実施形態では、このプロセスは、図３Ｃに示すａｌｒｅａｄｙ＿ｇｅｎｅｒａｔｅｄデータ構造３７０にアクセスすることによって行われる。

[0079]７１０で、Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間の分離が既定の閾値より大きいかどうか判定される。個別的実施形態では、既定の閾値は、同調範囲に、選択されるＶＣＯが同調し得る、これに付随する周波数オーバーシュートの影響が既存のＦ_Ｈｉｇｈ周波数とＦ_Ｌｏｗ周波数に影響を及ぼさないはずの既定のマージンを加えたものを表す。個別的実施形態では、既定のマージンは、以下でさらに定義する同調プロセスにおいて、ＶＣＯが、粗及び／又は微同調ワードを使って目標周波数に同調しようと試みるときに導入される補間誤差（又はその分数）を含む。

[0080]７１０で、Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間の分離が既定の閾値より大きいと判定された場合、７１５で発振器が選択される。この選択プロセスには、選択されるＶＣＯが、目標周波数に同調されるときに、最もリニアな同調範囲に最も近く、又はその範囲内にあるかどうかを含めて、様々な要因が関与する。高周波数Ｆ_Ｈｉｇｈと低周波数Ｆ_Ｌｏｗの間隔が既定の閾値より狭い場合、プロセスは７５０に進み、これを図８Ａにさらに示す。

[0081]７２０で、Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間の中点が７２０で求められる。個別的実施形態では、このプロセスは、図３Ｃに示すａｌｒｅａｄｙ＿ｇｅｎｅｒａｔｅｄデータ構造３７０を使って行われる。７２５で、中間周波数点が、選択されたＶＣＯの中周波帯周波数点より上か、又は下かが判定される。中間周波数点が上に位置する場合、選択されたＶＣＯの開始周波数が、高周波数と中周波帯周波数の間の補間値として算出される（７３０）。代替として、中間周波数が選択されたＶＣＯの中周波帯周波数より下に位置する場合、選択されたＶＣＯの開始周波数は、中周波帯周波数点と低周波数点の間の補間値として設定される（７３５）。このように、開始周波数は、中間周波数点により近く位置し、よって、ＶＣＯの初期作動が、既存の高周波数Ｆ_Ｈｉｇｈ又は低周波数Ｆ_Ｌｏｗのどちらも妨害する可能性が低い。

[0082]開始周波数は前述のように算出され、対応する粗ワードが選択されたＶＣＯに供給される。分周比が、目標周波数に同調するように設定され、微同調コンデンサの半分がスイッチインされる。次いで、選択されたＶＣＯが作動され、開始周波数から目標周波数に向かって同調を開始する（７４０）。ＶＣＯには、ロックを達成するのに十分な時間が許容され、その後、同調電圧Ｖ_Ｔｕｎｅが測定され、７４５で、Ｖ_Ｔｕｎｅが、（ｉ）ＶＣＯの最低同調電圧Ｖ_１であり、又はそれに近いか、（ｉｉ）ＶＣＯの最高同調電圧Ｖ_２であり、又はそれに近いか、（ｉｉｉ）Ｖ_１からＶ_２の電圧範囲の概ね中心にあるかが判定される。Ｖ_Ｔｕｎｅが最低同調電圧Ｖ_１であり、又はそれに近いと測定される場合、ＶＣＯは、過度に高い周波数範囲で動作している。かかる場合には、より適切なＶＣＯ同調範囲をサーチするために、図５Ａと図５Ｂに示す５０６と５１０の粗及び微同調プロセスが実行される。Ｖ_Ｔｕｎｅが最高同調電圧Ｖ_２であり、又はそれに近いと測定される場合、ＶＣＯは、過度に低い周波数範囲にある。かかる場合には、より適切なＶＣＯ同調範囲をサーチするために、図６Ａと図６Ｂに示す６０６と６１０の粗及び微同調プロセスが実行される。同調プロセスは、２６０も２８０も、目標周波数に向かう方向で、中間周波数点を算出し、これに同調する動作を含み得る。代替として、ＶＣＯが目標周波数へのロックを達成し、Ｖ_ＴｕｎｅがＶ_１とＶ_２の間にあると測定される場合、ＶＣＯ動作は、許容可能な限度内にあると判定され、同調プロセスが終了する。上記ではＶ_１とＶ_２を、例えば、０．５Ｖ〜３．５ＶなどのＶＣＯの最小と最大の同調電圧に関して説明しているが、これらは、同様に、ＶＣＯの最適動作範囲をより厳しく定義するより狭い電圧範囲、例えば、１．２５Ｖ〜１．７５Ｖなどにも対応し得る。後者の実施形態では、１．２５Ｖ未満の同調電圧は、図５Ａの２６０で定義される同調動作を生じ、同様に１．７５Ｖより大きい同調電圧では、図６Ａの２８０で定義される同調動作を生じる。

狭い間隔の周波数間に位置する目標周波数
[0083]図８Ａに、本発明による、要求目標周波数が、２つの狭い間隔の既存の周波数Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間に位置する同調選択プロセス７５０の例示的実施形態を示す。「狭い間隔の」という用語は、既存の周波数間の分離が、ＶＣＯなどの発振器に、その２つの周波数Ｆ_ＨｉｇｈとＦ_Ｌｏｗの間の同調範囲の大きな部分にわたって、これらの周波数の一方又は両方を妨害せずに同調させるのには不十分であることを指す。かかる場合、ＶＣＯの同調動作によって生じる影響（周波数オーバーシュートなど）が、既存の周波数が発振器の周波数に近接しているために、それらの一方又は両方の動作に影響を及ぼす可能性が高い。上記の例示的実施形態に示すように、この間隔は、およそ１７５ＭＨｚ程度とすることができるが、周波数間隔は、別の実施形態ではこれより狭くても、広くてもよく、例えば、１０ＭＨｚ、２０ＭＨｚ、５０ＭＨｚ、７５ＭＨｚ、１００ＭＨｚ、１５０ＭＨｚ、２００ＭＨｚ、２５０ＭＨｚ、５００ＭＨｚ以下の周波数間隔、或いはそれより広い周波数間隔などとすることができる。

[0084]例示的プロセスは、まず８０５で、（ｉ）Ｆ_Ｈｉｇｈより高い最大周波数、又は（ｉｉ）Ｆ_Ｌｏｗより低い最小周波数を有する１つ又は複数のＶＣＯが識別される。このプロセスは、図３Ｂに示すｖｃｏ＿ｆｒｅｑデータ構造３６０にアクセスすることによって行われ得る。続いて８１０で、識別されたＶＣＯの１つが選択され、選択されるＶＣＯは、好ましくは、その最小周波数からＦ_Ｌｏｗまで、又はその最大周波数からＦ_Ｈｉｇｈまで測定される最も遠いオフセットを有する。このように、Ｆ_Ｈｉｇｈ又はＦ_Ｌｏｗからの最大の周波数オフセットを有するＶＣＯが選択される。

[0085]プロセスは８２５に進み、Ｆ_Ｌｏｗより低い周波数を有するＶＣＯが選択されるかどうか、又はＦ_Ｈｉｇｈより高い周波数を有するＶＣＯが選択されるかどうかが判定される。前述のように、好ましくは、そのそれぞれの隣接する周波数Ｆ_Ｌｏｗ又はＦ_Ｈｉｇｈからの最大オフセットを提供するＶＣＯが選択される。Ｆ_Ｌｏｗに隣接するＶＣＯが選択される場合、図５Ｂに示す５１０の同調手順は、既存の周波数Ｆ_Ｌｏｗに近接するが、これを超えないアプローチ周波数Ｆ_０に同調するように行われる。図５Ｃに示す計算及び中間同調プロセス５１９が、そこに含まれる粗又は微同調手順で用いられてもよい。

[0086]アプローチ周波数Ｆ_０は、既存の周波数Ｆ_Ｌｏｗから既定の距離だけ（下に）離れて位置しており、既定の距離は、アプローチ周波数を既存の周波数の近くに配置して、この点から、既存の周波数Ｆ_ＬｏｗとＦ_Ｈｉｇｈの間に位置する目標周波数に近い近似値までの周波数ジャンプが比較的小さくなるように動作する。しかしながら、アプローチ周波数Ｆ_０は、既存の周波数Ｆ_Ｌｏｗのあまり近くに位置しない方が好ましい。というのは、ＶＣＯ開始周波数からこの点まで、多数の中間周波数を同調させることが必要になるからである。したがって、２つの要件の均衡をとることにより、アプローチ周波数Ｆ_０に最も適するオフセットが決定され、例示的実施形態では、ＶＣＯ同調範囲の１〜１０パーセントの間のオフセットが使用される。ＶＣＯ同調範囲がおおよそ２００ＭＨｚである図示の実施形態では、アプローチ周波数Ｆ_０は、既存の周波数Ｆ_Ｌｏｗの下２．５ＭＨｚで定義される。

[0087]このプロセスの個別的実施形態では、選択されたＶＣＯがＦ_Ｌｏｗより低い最小周波数を有するとき、アプローチ周波数Ｆ_０における同調が、Ｖ_Ｔｕｎｅ範囲の下端に近い同調電圧、例えば、０．５Ｖなどを使ってロックされる。これは、ＶＣＯが目標周波数より高く同調するときに、ＶＣＯがその最もリニアな領域（例えば、１．５Ｖなど）に／の近くになるような条件を設定する。

[0088]代替として、Ｆ_Ｈｉｇｈに近接するＶＣＯが選択される場合、図６Ｂに示す６１０の同調手順は、既存の周波数Ｆ_Ｈｉｇｈに近接するが、これを超えないアプローチ周波数Ｆ_０に同調するように行われる。このプロセスの個別的実施形態では、アプローチ周波数Ｆ_０における同調が、Ｖ_Ｔｕｎｅ範囲の上端に近い同調電圧、例えば、２．５Ｖなどを使ってロックされる。これは、ＶＣＯが目標周波数より低く同調するときに、ＶＣＯがその最もリニアな領域（例えば、１．５Ｖなど）に／の近くになるような条件を設定する。図５Ｃに示す中間同調プロセス６１９が、そこに含まれる粗又は微同調手順で用いられてもよい。

[0089]次に８３５で、既存の周波数Ｆ_ＬｏｗとＦ_Ｈｉｇｈの間に位置する要求目標周波数が、アプローチ周波数Ｆ_０の既定の範囲内にあるかどうか判定される。アプローチ周波数と目標周波数がある既定の範囲は、ＶＣＯ同調範囲のリニア帯域幅を含む、いくつかの要因に基づくものである。一実施形態では、既定の範囲は、一般に、ＶＣＯ同調範囲の１〜１０％の間であり、個別的例示的実施形態では、おおよそ２００ＭＨｚの同調範囲を有するＶＣＯで、１０ＭＨｚである。

[0090]要求目標周波数がアプローチ周波数Ｆ_０の既定の範囲内にある場合、プロセス８４０が行われ、それによってＶＣＯが、既存の周波数（Ｆ_Ｌｏｗ又はＦ_Ｈｉｇｈ）からアプローチ周波数Ｆ_０を超えて目標周波数まで閉ループロックされる。閉ループＶＣＯ同調動作では、ＶＣＯは、ＰＬＬダイナミックスに従って周波数に同調するために、適切な粗及び微同調ワードを用いてプログラムされる。

[0091]前述のように、同調プロセスには、Ｖ_Ｔｕｎｅの下端又は上端にあるＶ_Ｔｕｎｅ電圧におけるアプローチ周波数Ｆ_０への同調を伴い、よって、ＶＣＯは、目標周波数に同調すると、その最もリニアなＶ_Ｔｕｎｅ範囲のより近く、又はその範囲内に同調することになる。

[0092]ＶＣＯが、目標周波数であると考えられる周波数に同調すると、その同調電圧が測定される。同調電圧が、目標周波数に同調したときに許容可能な範囲（例えば、１．２５Ｖ＜Ｖ_Ｔｕｎｅ＜１．７５Ｖ）内にない場合、ＶＣＯは、新しい粗及び／又は微同調ワードでプログラムされ、別の閉ロックループ同調動作を行うように作動される。このプロセスは、前述の条件が満たされるまで繰り返される。代替の実施形態では、微同調プロセスが、開ループ動作として行われ、開ループ動作では、かかる動作における周波数偏移が、結果として生じる周波数オーバーシュートが１つ又は複数の近接する周波数に影響を及ぼすことになるほど大きくならないと予期される場合には、ＶＣＯに、開始とロック周波数の間で自由に同調することが許容される。

[0093]８３５で、目標周波数が、アプローチ周波数Ｆ_０から既定の範囲より遠くに位置する場合、プロセスは８４５に進み、そこで低Ｋ_ｖ同調手順が行われるべきか、それとも高Ｋ_ｖ同調手順が行われるべきか判定される（プロセス８５０又は８６０）。当分野で知られているように、パラメータＫ_ｖは、ＶＣＯ利得又は同調感度を指し、印加される１ボルト当たりの周波数シフトを記述する。高Ｋ_ｖを用いるＶＣＯはこれらの範囲にわたってより広い同調範囲と、より大きい１Ｈｚ当たりの直線性を呈し、低Ｋ_ｖのＶＣＯは、Ｖ_Ｔｕｎｅ雑音に対してより低い感度を呈する。したがって、適用及び設計要件に応じてどちらの種類のＰＬＬシステムが使用されてもよく、本発明では、さらに、それぞれのＶＣＯ同調形態を示す。高Ｋ_ｖ値と低Ｋ_ｖ値は相対的なものであるが、一般に、高Ｋ_ｖは、およそ２５〜７０ＭＨｚ／Ｖより上の発振器感度を指し、低Ｋ_ｖのＶＣＯは、一般に、１０〜３０ＭＨｚ／Ｖの範囲内にある。

[0094]図８Ｂに、本発明による、低Ｋ_ｖのＶＣＯを、２つの狭い間隔の既存の周波数Ｆ_ＬｏｗとＦ_Ｈｉｇｈの間にある要求目標周波数に同調させるプロセス８５０の例示的実施形態を示す。最初に８５１で、前に図８Ｂのプロセス８２５又は８３０で、アプローチ周波数Ｆ_０に同調されているＶＣＯの周波数が、同調電圧Ｖ_Ｔｕｎｅが既定の値Ｖ_Ｔ１に到達するまで変更され、ＶＣＯはこの時点において周波数Ｆ_１に同調される。次いで、Ｆ_１（ＣＷ１及びＦＷ１）に同調するのに使用された粗同調ワード及び微同調ワードが記録される。

[0095]個別的実施形態では、値Ｖ_Ｔ１は、ＶＣＯの最もリニアな同調範囲の中心に／の近くにある同調電圧である。本明細書で説明する図示の実施形態では、この電圧は１．５Ｖであるが、別の電圧も使用され得ることを当分野の技術者は理解するであろう。同調電圧は、近接する既存の周波数（Ｆ_Ｌｏｗ又はＦ_Ｈｉｇｈ）を超えずに、Ｆ_１まで移動するように変更される。ＶＣＯの同調電圧をＶ_Ｔ１に向かって調整することが、ＶＣＯの同調周波数を、Ｆ_０より既存の近接する周波数の近くに移動することになると判定される場合には、新しい粗及び／又は微同調ワードが選択され、それを使って、電圧Ｖ_Ｔ１が、アプローチ周波数Ｆ_０より既存の近接する周波数に近くない周波数Ｆ_１で測定されるまで、ＶＣＯがアプローチ周波数Ｆ_０からさらに遠くに同調される。

[0096]８５２で、ＶＣＯ周波数を近接する既存の周波数からさらに遠くに同調させる第２のＶＣＯ粗同調ワード（ＣＷ２）がＶＣＯに供給され、同調電圧が実質的にＶ_Ｔ１である周波数が見つけられる。同調周波数Ｆ_１とＦ_２及び対応する粗ワードＣＷ１とＣＷ２の差を使って、電圧Ｖ_Ｔ１における１粗ワード当たりの周波数シフトを記述する量ΔＦ_{ｃｏａｒｓｅ}が生成される。例えば、アプローチ周波数Ｆ_０が最低の既存の周波数Ｆ_Ｌｏｗに近接し、これより下である例示的実施形態によれば、プロセス８５１に従って、周波数Ｆ_１が、Ｆ_０より１．５Ｖさらに下に同調される。その後、新しい粗ワード、ＣＷ２＝ＣＷ１−２（第１の粗ワードＣＷ１より低い２つの粗ワード）などを使って、ＶＣＯが周波数Ｆ_２に同調され、比ΔＦ_{ｃｏａｒｓｅ}が、１粗同調ワード当たりの周波数シフトを記述する（Ｆ_１−Ｆ_２）／（ＣＷ１−ＣＷ２）から導出される。容易に分かるように、代替の実施形態では、異なる粗ワードオフセットも使用され得る。

[0097]８５３で、１微同調ワード当たりのＶＣＯの周波数シフトを記述する比ΔＦ_ｆｉｎｅを獲得するための類似の操作が行われる。このプロセスの例示的実施形態では、ＶＣＯは、Ｆ_２から、同調電圧が実質的にＶ_Ｔ１に到達する新しい周波数Ｆ_３に微同調され、対応する微同調ワードＦＷ３が記録される。比ΔＦ_ｆｉｎｅが、１微同調ワード当たりの周波数シフトを記述する（Ｆ_２−Ｆ_３）／（ＦＷ２−ＦＷ３）から導出される。

[0098]Ｆ_１と要求目標周波数の周波数差が分かっていれば、量ΔＦ_{ｃｏａｒｓｅ}とΔＦ_ｆｉｎｅをＣＷ１とＦＷ１に適用して、そこから、ＶＣＯを実質的に要求目標周波数同調させるのに必要とされる、対応する粗及び微ワード増分を算出することができる。個別的実施形態では、Ｆ_１から目標周波数に同調するためにＣＷ１に加えられる粗ワード増分は、以下のように、その量の切り捨て整数値として算出される。

よって、例えば、粗ワード増分が２．９である場合、式（１３）の出力値は、２．０になるはずである。
さらに、ＦＷ１に加えられる微ワード増分は、以下のように、その量の丸め整数値として算出される。

よって、例えば、粗ワード増分が２．９である場合、式（１４）の出力値は、３．０になるはずである。この量の分子は、残余の粗ワードを表す。

[0099]個別的実施形態では、これらの計算は、プロセス８５４の一部として行われ、プロセス８５４では、ＶＣＯがＦ_１に再同調され、目標周波数に対応する新しい粗同調ワード及び微同調ワードが式（１３）と（１４）に示すように算出され、ＶＣＯ閉ループが、算出された粗及び微同調粗ワードを使って、実質的に目標周波数に同調される。

[0100]目標周波数への実質的な閉ループ同調に続いて、任意選択で、ＶＣＯ同調電圧が、Ｖ_Ｔ１の許容可能な範囲内にあるかどうか判定するために測定される。ＶＣＯの動作の、上記粗及び微ワードの線形近似からの変動の結果として、実際のＶＣＯ周波数が、所望の目標周波数からオフセットされることもある。この場合には、１つ又は複数の微同調コンデンサが、（それぞれ、より低い、又はより高い同調周波数を達成するために）接続され、又は切断され、同調電圧とロック周波数が、それぞれが許容可能な範囲内にあるかどうか判定するために再測定されてもよい。個別的実施形態では、微同調プロセスが、ＶＣＯに周波数間で変動してロックを達成することが許容される開ループプロセスとして行われる。というのは、微同調動作が、近接する周波数を妨害するほど重大な周波数オーバーシュートの影響を生じない狭い周波数範囲にわたって行われるからである。しかしながら、かかる条件が見出され、又は予期される場合には、微同調手順は、粗同調と同様に閉ループロック操作として実行され得る。

[0101]図８Ｃに、本発明による、高Ｋ_ｖＶＣＯを、２つの狭い間隔の既存の周波数Ｆ_Ｌｏｗ又はＦ_Ｈｉｇｈの間にある要求目標周波数に同調させるプロセス８６０の例示的実施形態を示す。このプロセスは、まず８６１で、目標周波数への閉ループロックを行うために、選択されたＶＣＯに粗同調ワード及び微同調ワードが提供される。前述のように、既存の周波数をまたぐ閉ループロック同調操作は、既存の周波数に最小限の妨害をもたらす。目標周波数に対応する粗及び微同調ワードを選択するためのプロセスは、図８Ｃのプロセス８５１〜８５５に記述するプロセスとすることができる。

[0102]８６２で、ＶＣＯ同調電圧が、許容可能な範囲内、例示的実施形態では１．２５Ｖから１．７５Ｖまでであるかどうか判定される。そうでない場合、現在のＶＣＯ同調帯域（すなわち、同じＣＷ）内の新しい周波数Ｆ_４に同調される（プロセス８６３）。例示的実施形態では、Ｆ_４が、Ｆ_Ｌｏｗ又はＦ_Ｈｉｇｈから既定のオフセットにおいて選択され、オフセットは、例えば、５００ＫＨｚから５ＭＨｚまでの範囲である。

[0103]８６４で、目標周波数に同調するためのＣＷ及び周波数（分周比Ｎｐｌｌ）がＶＣＯに供給され、ＶＣＯは、新しいＣＷを使って、Ｆ_４から目標周波数までの閉ループジャンプを行う。このプロセスの個別的実施形態では、粗同調ワード及び微同調ワードは、閉ループ環境において、分周比Ｎｐｌｌの値と実質的に同時にラッチされる。８６５で、ＶＣＯ同調電圧が、許容可能な範囲内、例えば、１．２５Ｖ＜Ｖ_Ｔｕｎｅ＜１．７５Ｖであるかどうか判定するために測定される。この条件が満たされない場合、プロセスは８６３に戻り、そこでＶＣＯは、中間周波数同調プロセスを使って、再度周波数Ｆ_４に閉ループ同調される。このプロセスは、図示するように、条件が満たされるまで繰り返され、条件が満たされた時点でプロセスが終了する。

ＩＩ．システム構成要素の例
システムマイクロコントローラ
[0104]図９に、本発明による、多重周波数源システムを制御するように動作するシステムマイクロコントローラの例のブロック図を示す。マイクロコントローラ９００は、本明細書で示す同調操作及びプロセスを実行する１つ又は複数のプログラムを実行するように動作するマイクロプロセッサコア９０２と、例えば、図３Ａと図３Ｂに示すデータ構造３６０や３７０、及び本明細書で述べる同調手順を実行するプログラムを格納するように動作するプログラムメモリ９０４（通常は不揮発性又はプログラム可能ＲＯＭ）と、例えば、データ構造３６０と３７０のデータ値などを格納するように動作するデータメモリ９０６（通常はＲＡＭ）を含む。

[0105]マイクロコントローラ９００は、さらに、システムクロック及び電力消費を制御するシステムクロック及び電力管理ユニット９０８と、供給されるアナログ信号のデジタル変換を提供し、さらに後述する、ループフィルタを所望のレベルまでプリチャージするのに使用される組込み式デジタル／アナログ変換器（ＤＡＣ）をさらに含むアナログ／デジタル変換ユニット（ＡＤＣ）９１０と、ｎビット入出力バスライン９１６を介して本発明のシステムとの間でデータ、電力、制御その他の情報及び信号をやりとりする入力／出力モジュール９１４とを含む。マイクロコントローラは、それ自体に、マイクロプロセッサコア９０２と、プログラム及びデータメモリユニット９０２、９０６と、クロック及び電力管理モジュール９０８と、ＡＤＣ９１０及びＤＡＣ９１２と、入出力ユニット９１４とを相互接続する内部ｎビットバスラインを含む。さらに後述する本発明の具体的実施形態では、ＤＡＣ９１２は、ＡＤＣユニット９１０の一部としても、別個のＤＡＣユニットとしても動作し、後者の機能は、内部マイクロコントローラバス９１８に結合されたＤＡＣバスライン９１２ａによって提供される。

[0106]マイクロコントローラ９００は、周波数源の１つ又は複数と一体化して製造されてもよく、それらとは別個に、例えば、特定用途向け集積回路（ＡＳＩＣ）として製造されてもよい。さらに代替として、マイクロコントローラ９００の１つ又は複数の機能が、１つ又は複数の周波数源内に、又はこれらに近接して組み込まれ、その他の機能が、リモートでアクセス可能な回路、又は集積回路上にあってもよい。図示のマイクロコントローラは例にすぎず、所望のシステム機能及び制御を提供するために様々なやり方で変更され得ることを当分野の技術者は理解するであろう。代替として、多重周波数源システムの機能及び制御が別の手段を使って提供される設計においては、マイクロコントローラ９００が省かれてもよい。

電圧制御発振器
[0107]図１０に、本発明による発振器１２４の例示的実施形態を示す。この発振器は、ＶＣＯとして示され、差動式構成として配置された発振器トランジスタ１００２及び１００４と、タンク回路１０１０と、微同調コンデンサのバンク１０３０を含む。一実施形態では、これらの構成要素のそれぞれが、バイポーラ相補型金属酸化膜半導体（Ｂｉ−ＣＭＯＳ）プロセスにおいてモノリシックに製造されるが、この回路は、別の材料及びプロセス（ＣＭＯＳ、ＳｉＧｅ、ＧａＡｓなど）で、モノリシック型、ハイブリッド型又はディスクリート型として形成されてもよいことを当分野の技術者は理解するであろう。さらに、発振器１２４は、より多くの位相周波数検出器１２１、チャージポンプ回路１２２、ループフィルタ１２３、Ｎ除算カウンタ１２６、及び／又はシグマデルタ変調器１２７の１つと一体化されていてもよい。

[0108]発振器トランジスタ１００２及び１００４は、タンク回路１０１０の損失を補償する負の抵抗を提供し、それによってＶＣＯ１１４を発振させる。図示の実施形態では、発振器トランジスタ１００２及び１００４は、相互に結合され、供給抵抗器Ｒ１を介して電源に結合されたそれぞれのソース端子を有するＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである。ドレーン端子が、タンク回路のそれぞれのポートに結合されており、対向するトランジスタのゲート端子が、他方のドレーン端子に結合されている。発振器トランジスタ１００２及び１００４は、ＰＭＯＳトランジスタとして図示されているが、本発明による代替の実施形態では、ＮＭＯＳなど他のＦＥＴトランジスタ実施形態、並びにバイポーラトランジスタアーキテクチャも使用され得る。

[0109]ＶＣＯタンク回路１０１０は、バラクタダイオードＤ１及びＤ２と、コンデンサＣ１及びＣ２と、インダクタＬ１とを含み、バラクタダイオードＤ１及びＤ２の可変コンデンサに支援されるようにある周波数範囲にわたって所望の共振周波数を提供するように動作する。同調電圧Ｖ_Ｔｕｎｅが、バラクタダイオードＤ１及びＤ２に供給されてタンク回路のキャパシタンスが設定され、それによって発振器１２４の共振周波数が設定される。図示の実施形態では、電圧制御発振器回路で一般に使用される可変リアクタンスタンク回路が示されているが、発振器１２４はそれだけに限定されず、本発明の代替の実施形態では、固定共振周波数を有するタンク回路も使用され得る。さらに、本発明は、いかなる特定のタンク回路構成にも限定されるものではなく、能動であれ受動であれ、並列結合であれ直列結合であれ、任意の共振回路が、本発明と共に使用され得る。Ｎ型ＦＥＴ（電界効果トランジスタ）又はＢＪＴ（バイポーラ接合トランジスタ）が用いられる実施形態では、Ｖ_ＤＤ電位と地電位が逆にされ、例えば、インダクタＬ１がＶ_ＤＤに結合され、抵抗器Ｒ１が接地に結合される。

[0110]粗同調コンデンサバンク１０２０の例示的実施形態は、ＮＭＯＳスイッチＦＥＴを介して直列結合されたコンデンサＣ_ｃを含む。個別的構成では、コンデンサバンク１０２０は、同調コンデンサのサイズに関する２進数列を含み、次列のコンデンサがサイズ２^１×Ｃ_ｃのコンデンサを用い、以下同様である。代替として、異なるサイズの粗同調コンデンサも使用され得る。さらに、コンデンサバンク１０２０は、任意の数の列を用いて、さらなる同調機能を提供することもできる。ＦＥＴスイッチＳＷ_Ｃ１−ｎのゲート端子は、粗同調制御ワードを受け取り、これに応答して、特定の粗同調コンデンサ列を接続又は切断し、それによって、それぞれ、発振器の動作周波数を下げたり上げたりする。例示的スイッチＳＷ_Ｃ１−ｎの代替の実施形態は、ＰＭＯＳ ＦＥＴ、ＢＪＴ、ダイオード、又は同等の機能を有する任意の受動又は能動部品を含む。

[0111]微同調コンデンサバンク１０３０の例示的実施形態は、ＮＭＯＳスイッチＦＥＴを介して直列結合されたコンデンサＣ_ｆを含む。個別的構成では、微同調コンデンサバンク１０３０は、同調コンデンサのサイズに関する線形数列を含む。代替の実施形態では、異なるサイズのコンデンサが代わりに使用されてもよい。さらに、微同調コンデンサバンク１０３０は、任意の数の列を用いて、さらなる同調機能を提供することもできる。ＦＥＴスイッチＳＷ_Ｆ１−ｎのゲート端子は、微同調制御ワードを受け取り、これに応答して、特定の微同調コンデンサを接続又は切断し、それによって、それぞれ、発振器の動作周波数を下げたり上げたりする。例示的スイッチＳＷ_Ｆ１−ｎの代替の実施形態は、ＰＭＯＳ ＦＥＴ、ＢＪＴ、ダイオード、又は同等の機能を有する受動又は能動部品を含む。

[0112]図示の発振器は、本発明で使用され得る同調可能発振器の一種の例にすぎない。別種の同調可能発振器も代替として用いられ得ることを当分野の技術者は理解するであろう。さらに前述のように、多重周波数源システムにおいて１つ又は複数の固定周波数源が実施されてもよく、これらの固定周波数源は、それぞれ、固定周波数発振器を含み、そのいくつかの例には、Ｌ−Ｃ発振器、水晶発振器、誘電体共振発振器などが含まれる。

マルチモードループフィルタ
[0113]図１１に、本発明による、複数モードで動作するループフィルタ１２３の例示的実施形態を示す。図示のように、ループフィルタ１２３は、位相周波数検出器１１０から出力される相補チャージポンプ信号を受け取るように結合された反転入力１１１０ａ及び非反転入力１１１０ｂを有する演算増幅器１１１０を含む。ループフィルタ１２３は、さらに、反転入力１１１０ａと出力１１１０ｃの間に結合された第１のオペアンプコンデンサ１１１２と、非反転入力１１１０ｂと信号接地の間の結合された第２のオペアンプコンデンサ１１１４を含む。第１と第２のオペアンプコンデンサ１１１２、１１１４は、例示的実施形態では、実質的に同じ値Ｃ１であるが、代替の実施形態では、異なる値のコンデンサが用いられてもよい。ループフィルタ１２３は、さらに、低周波数オーバーシュートモード回路１１３０と、プリチャージモード回路１１４０と、通常同調モード回路１１５０と、Ｖ_Ｔｕｎｅ測定回路１１６０とを含む。任意選択で、（２次フィルタの例として示す）出力回路１１２０が、スプリアスな産物をさらに減衰させるために、演算増幅器出力１１２０ｃに結合される。発振器１２４に関して前述したように、ループフィルタ１２３は、位相周波数検出器１２１、チャージポンプ回路１２２、発振器１２４、Ｎ除算カウンタ１２６、及び／又はシグマデルタ変調器１２７の１つ又は複数と組み合わさった集積回路として実施されてもよい。代替として、ループフィルタ構成部品の１つ又は複数が、ディスクリートの、オフチップ部品として実施されてもよい。

低オーバーシュート同調モード
[0114]低オーバーシュート同調モード（低オーバーシュート）回路１１３０は、図５Ｃの動作５３１〜５３５のように、既存の周波数に近接する発振器同調動作時に使用される。この回路によって提供されるループ帯域幅は、一般に、近くにある（１つ又は複数の）既存の周波数と干渉し得る周波数オーバーシュートの生成をより少なくするために、（後述する）通常同調モード回路によって提供される帯域幅より狭い。

[0115]低オーバーシュート回路１１３０は、反転入力１１１０ａと第１のオペアンプコンデンサ１１１２の間に結合するように構成された第１の回路１１３０ａと、非反転入力１１１０ｂと第２のオペアンプコンデンサ１１１４の間に結合するように構成された第２の回路１１３０ｂを含む。本明細書で使用する際、「結合するように構成された」という用語は、信号経路が固定経路を介して完了する実施形態も、信号経路が、スイッチ又は切換え手段によって完了する実施形態も含む。図示の実施形態では、第１と第２の回路１１３０ａ、１１３０ｂは、固定接続を介して結合されているが、別の実施形態では、この接続が、スイッチ手段によって行われてもよい。

[0116]例示的実施形態では、第１と第２の低オーバーシュートモード回路１１３０ａ、１１３０ｂは、それぞれ、並列結合のコンデンサＣ_２及び抵抗器Ｒ_１を含む。別の実施形態では、回路１１３０ａ又は１１３０ｂが、それぞれ、他の回路構成を備えていても、能動又は受動回路構成部品を用いてもよい。例えば、代替として、コンデンサと並列に結合された直列結合のＲＣ結合も使用され得る。以下でさらに説明するように、低オーバーシュートモード回路１１３０は、ループフィルタが、通常の発振器同調構成で動作するときに生じるものと比べてより少ない周波数オーバーシュートを生じるフィルタ特性を提供するように動作する。

プリチャージモード
[0117]プリチャージ回路１１４０は、演算増幅器１１１０の反転端子と出力端子の間に結合するように構成された第１のプリチャージ回路１１４０ａと、演算増幅器１１１０の非反転端子と信号接地の間に結合するように構成された第２のプリチャージ回路１１４０ｂと、演算増幅器の反転入力１１１０ａと非反転入力１１１０ｂに結合するように構成された第３のプリチャージ回路１１４０ｃとを含む。ループフィルタ内では、放置された場合、低オーバーシュートと通常同調の動作モードを切り換えるときに、深刻な周波数欠陥とオーバーシュートを引き起こし得る電荷分布を低減するために、フィルタプリチャージが行われる。

[0118]個別的回路構成では、第１と第２のプリチャージ回路１１４０ａ、１１４０ｂは、それぞれ、プリチャージ抵抗器Ｒ_{ｐｒｅｃｈｇ}と、ループフィルタがプリチャージモードで動作するときにコンデンサＣ_２を放電させるように動作するスイッチを含む。基準電圧Ｖ_Ｒ１が、基準ソースから演算増幅器１１１０の非反転入力に供給され、基準ソースは、ループフィルタの一部でも、ＤＡＣから供給されても、システムの別の場所に位置していてもよい。デジタル／アナログ変換器を使って、演算増幅器１１１０の反転入力に既定の電流Ｉ_Ｐ１が供給され、又は演算増幅器１１１０の反転入力から既定の電流Ｉ_Ｐ１が流入する。したがって、演算増幅器１１１０の出力におけるプリチャージ電圧は、実質的には、
Ｖ_{ｐｒｅｃｈｇ}≒Ｖ_Ｒ１±Ｉ_Ｐ１＊Ｒ_{ｐｒｅｃｈｇ} 式（１５）
であり、高利得、高インピーダンス演算増幅器を想定すると、式中の加算又は乗算は、電流が、非反転オペアンプ入力端子に供給されるか、それとも非反転オペアンプ入力端子から流入するかによって決まる。よって、プリチャージ電圧Ｖ_{ｐｒｅｃｈｇ}は、電圧Ｖ_Ｒ１を固定し、電流Ｉ_Ｐ１を制御可能に変動させることによって制御され得るが、代替の実施形態では、Ｖ_Ｒ１を制御可能に変動させ、Ｉ_Ｐ１を固定させてもよい。

[0119]図示の例示的実施形態では、プリチャージ操作が、Ｐスイッチを閉じることによって行われ、Ｐスイッチを開くことによって打ち切られる。一実施形態、例えば図５Ｂに示すプロセス５１６及び５２１などでは、プリチャージ電流Ｉ_Ｐ１は、Ｖ_{ｐｒｅｃｈｇ}を、プロセス５１６及び５２１で適用される最低発振器同調周波数に対応する最低同調電圧Ｖ_１に設定するように動作する電流である。別の実施形態、例えば、図６Ｂに示すプロセス６１６及び６２１などでは、プリチャージ電流Ｉ_Ｐ１は、Ｖ_{ｐｒｅｃｈｇ}を、プロセス５１６及び５２１で適用される最高発振器同調周波数に対応する最高同調電圧Ｖ_２に設定するように動作する電流である。本発明の別の実施形態では、チャージポンプ回路１２２は、プリチャージ操作時に、操作によって切断される。

通常同調モード
[0120]通常同調モード回路１１５０は、発振器の通常同調動作時に使用される。この回路によって提供されるループ帯域幅は、一般に、ループ安定性とロック時間と雑音性能の間の適切な均衡を提供するように最適化される。この同調モードは、通常、発振器／ＶＣＯのロック獲得がいかなる既存の周波数にも近接していないと予期されるときに用いられる。ＶＣＯロック周波数の獲得が既存の周波数の近くで予期される場合には、低オーバーシュート同調モードが実施される。隣接して位置する周波数への同調とロックが達成されると、ループフィルタは、その周波数で通常同調モードに戻る。

[0121]図示の例示的実施形態では、通常同調動作が、Ｎスイッチを閉じ、／Ｎスイッチを開くことによって行われ、Ｎスイッチを開き、／Ｎスイッチを閉じることによって打ち切られる。低オーバーシュートと通常同調モードの間の切換えは不具合をもたらし、これは、通常モードが用いられないときにコンデンサＸ＊Ｃ_２を放電させる相補通常同調モードスイッチ／Ｎによって低減される。不具合は、プリチャージモードへ／からの切換え時にさらに低減される。というのは、プリチャージスイッチが、プリチャージ動作時にコンデンサＣ_２を放電させるように動作するからである。代替の実施形態では、個々のＮスイッチが固定接続で置き換えられ、低オーバーシュートモード回路１１３０は、切換え可能な接続によって実施される。

[0122]通常同調モード回路１１５０は、反転入力１１１０ａと第１のオペアンプコンデンサ１１１２の間に結合するように構成された第１の回路１１５０ａと、非反転入力１１１０ｂと第２のオペアンプコンデンサ１１１４の間に結合するように構成された第２の回路１１５０ｂを含む。図示の例示的実施形態では、第１と第２の回路１１５０ａ、１１５０ｂは、それぞれ、値Ｘ・Ｃ_２とＲ_１／Ｙを有する並列結合のコンデンサと抵抗器を含み、これらの値は、第１と第２の低オーバーシュート回路１１３０ａ、１１３０ｂの並列結合のコンデンサ抵抗器対の拡縮された値を表す。任意選択で、第１と第２の通常同調回路１１５０ａ、１１５０ｂは、それぞれ、並列コンデンサＸ・Ｃ_２の両端に結合されたスイッチを含み、このスイッチは、通常同調回路１１５０ａと１１５０ｂで結合されているスイッチと相補的に動作する。この相補的に動作するスイッチは、通常同調回路がループフィルタから切断されている期間にコンデンサを放電させ、通常モードがオン又はオフに切り換わるときの電荷再分布と周波数オーバーシュートの影響をさらに低減するように動作する。

[0123]図示のキャパシタンスと抵抗の値から分かるように、通常モード回路１１５０ａ及び１１５０ｂのインピーダンスは、低オーバーシュート回路のインピーダンスより低い。この関係は、より速い設定時間を提供する通常同調モードのフィルタ機能を提供し、代替として低オーバーシュート回路は、より少ない周波数オーバーシュートをもたらす。本発明の個別的実施形態では、Ｘは５倍より大きい。すなわち、第１と第２のオーバーシュート同調回路のコンデンサは、第１と第２の通常同調回路のそれぞれのキャパシタンスより、リアクタンスが少なくとも５倍高い。さらには、Ｙは３倍より大きい。すなわち、第１と第２の低オーバーシュート同調回路のそれぞれの抵抗器は、第１と第２の通常同調回路のそれぞれの抵抗器より、少なくとも３倍高い。具体的実施形態では、Ｘは１０倍であり、Ｙは６倍である。当然ながら、本発明による代替の実施形態では、ＸとＹにそれぞれ別の倍数が使用されてもよい。

Ｖ _Ｔｕｎｅ 読取りモード
[0124]同調電圧測定（Ｖ_Ｔｕｎｅ）回路１１６０は、演算増幅器の出力に結合するように構成される。図示の例示的実施形態では、同調電圧は、演算増幅器の出力にタップをつけ、スイッチＶ_Ｔを閉じ、比較器１１６２を使って、そのタップ電圧を電圧Ｖ_Ｃｏｍｐと比較することによって測定される。本発明の個別的実施形態では、基準電圧Ｖ_Ｃｏｍｐは、以下の図１２でさらに説明する、二重用途デジタル／アナログ変換器によって供給される。代替の実施形態では、基準電圧Ｖ_Ｃｏｍｐは、電圧又は電流ソースを使って生成されてもよい。比較された電圧がアナログ／デジタル変換器に供給されて、同調電圧の相対的測定値がデジタル形式で獲得される。

[0125]本発明の個別的実施形態では、すべてのスイッチグループＰ、Ｎ及びＶ_Ｔが開いており、ループフィルタは、前述のように低オーバーシュート同調モードで動作する。別の実施形態では、スイッチグループＰ、Ｎ及びＶ_Ｔの１つがそのスイッチグループに関連付けられた対応する機能を行うために閉じられており、残りのスイッチグループは開いている。別の実施形態では、通常同調モード回路のスイッチＮが固定接続で置き換えられ、低オーバーシュートモード回路が、演算増幅器に切換え可能に結合されるように変更されている。この実施形態では、単一のスイッチを使って、並列結合のコンデンサ抵抗器対Ｃ_２及びＲ_１の共通ノードに結合され、又は個別スイッチを使って、抵抗器Ｒ_１とコンデンサＣ_２のそれぞれに結合される。

[0126]例示のループフィルタ１１４は、４つのモードのそれぞれで動作するが、これらのモードの１つ又は複数とそれらに対応する回路が省かれている代替の実施形態が使用されてもよい。例えば、ループフィルタの別の実施形態は、低オーバーシュートと通常同調のモードと回路を用いてもよい。別の実施形態では、ループフィルタは、通常同調と同調測定のモードと回路を用いてもよい。本発明による代替の実施形態では、４つの前述のモードと回路の２つ以上が可能な別の実施形態も理解されるであろう。

二重用途ＤＡＣを備えるアナログ／デジタル変換器
[0127]図１２に、本発明による、二重用途デジタル／アナログ変換器（ＤＡＣ）９１２を備えるアナログ／デジタル変換器（ＡＤＣ）９１０の例示的実施形態を示す。ＡＤＣ９１０とＤＡＣ９１２は、先に図９で示している。ＡＤＣ９１０は、二重用途ＤＡＣ９１２を用いて、同調測定プロセスで使用されるアナログ／デジタル変換器のＤＡＣ構成要素として働くのみならず、所望のプリチャージ電流Ｉ_Ｐ１も生成するデジタル／アナログ機能も提供する。

[0128]まず、同調電圧測定プロセスで使用されるときのＡＤＣ９１０の動作を見ると、同調電圧Ｖ_Ｔｕｎｅが、各ＰＬＬループフィルタＬＦ_１−Ｎの出力において生成される。各ループフィルタ内では、比較器１１６４が、同調電圧Ｖ_Ｔｕｎｅの値を、ＡＤＣ９１０によって供給される電圧Ｖ_Ｃｏｍｐと比較するように動作する。比較の結果Ｖ_Ｏｕｔがｎ極単投スイッチ１２１２に供給され、その入力経路は、スイッチコントローラ１２１４によって制御される。所望のＶ_Ｏｕｔ信号がスイッチ１２１２の出力に結合され、加算／減算カウンタ１２１８に至る。加算／減算カウンタ１２１８は、クロック信号入力も受け取り、ラッチ１２２０に供給されるｎビット幅（７ビットなど）のデジタルワードを出力する。ラッチ１２２０にクロック信号が供給されて、Ｖ_Ｏｕｔの電圧レベルを表す、受け取ったデジタルワードが出力される。このｎビットデジタルワードは、さらに、二重用途ＤＡＣ９１２にも供給される。二重用途ＤＡＣ９１２は、このＶ_Ｏｕｔデジタルワードをアナログ電圧信号Ｖ_Ｃｏｍｐに変換し、これが、単極、２Ｎ投スイッチ１２２６に供給される。１Ｐ［２Ｎ］Ｔスイッチ１２２６の出力経路は、スイッチコントローラ１２１４によって、アナログ電圧信号Ｖ_Ｃｏｍｐを適切なＰＬＬループフィルタに経路指定するように制御され、そこで、前述のプロセスが繰り返される。このようにして、同調電圧Ｖ_Ｔｕｎｅが正確に測定される。

[0129]二重用途ＤＡＣ９１２は、その第２の動作モードにおいて、受け取ったプリチャージデジタルワード１２２８を、前述のプリチャージ電流Ｉ_Ｐ１に変換するように動作する。プリチャージ動作時には、プリチャージデジタルワード１２２８が、二重用途ＤＡＣ９１２に供給される。プリチャージデジタルワード１２２８は、所望のアナログ電流値Ｉ_Ｐ１を表す任意の幅のものとすることができる。ＤＡＣ９１２は、プリチャージデジタルワード１２２８を受け取り、これを対応するアナログ電流Ｉ_Ｐ１に変換し、それがさらに、１Ｐ［２Ｎ］Ｔスイッチ１２２６に供給される。スイッチ１２２６の出力経路は、スイッチコントローラ１２１４によって、Ｉ_Ｐ１を適切なＰＬＬループフィルタＬＦ_１−Ｎに供給するように制御され、そこで、プリチャージ抵抗器Ｒ_{ｐｒｅｃｈｇ}と第１のオペアンプコンデンサＣ_１１１１２に適用される。

位相周波数検出器の方向制御回路
[0130]図１３Ａに、本発明による、位相周波数検出器回路１２１と共に使用するための方向制御回路１３２０の例示的実施形態を示す。回路１３２０は、２×２クロスポイントスイッチＳＷ１と、第１と第２のＡＮＤ論理ゲートＬ１、Ｌ２と、第１、第２及び第３のエッジトリガＤフリップフロップＤ１、Ｄ２、Ｄ３とを含む。前述の位相周波数検出器１２１は、信号経路指定と接続を示すように図示されており、方向制御回路１３２０とは別個に形成され、又は離れて位置していてもよい。しかしながら、個別的実施形態では、方向制御回路１３２０と位相周波数検出器回路１２１は、集積回路上にモノリシックに形成されている。

[0131]クロスポイントスイッチＳＷ１は、ＰＬＬによって生成されるＦ_Ｒｅｆ信号とＦ_Ｄｉｖ信号を受け取る（１と２で表される）第１と第２の入力を有する。クロスポイントスイッチＳＷ１は、さらに、所望の発振器同調方向、すなわち、周波数を増大させるかそれとも低減させるかを指定する方向信号ＤＩＲを受け取る。発振器を、方向を指定して同調させるプロセスは、例えば、上記図５Ｂと図６Ｂに示すプロセス５１０と６１０で使用される。図示の個別的実施形態では、方向信号ＤＩＲは、（ｉ）入力端子１のＦ_Ｒｅｆ信号を出力端子１にわたし、入力端子２のＦ_Ｄｉｖ信号を出力端子２にわたすための、クロスポイントスイッチＳＷ１が「スルー」状態で動作する「ＵＰ」状態と、（ｉｉ）入力端子１のＦ_Ｒｅｆ信号を出力端子２にわたし、入力端子２のＦ_Ｄｉｖ信号を出力端子１にわたすための、クロスポイントスイッチＳＷ１が交差状態で動作するダウン又は「ＤＮ」状態の間で選択可能である。以上は例にすぎず、本発明では、当然ながら、機能的に等価なやり方で、制御信号及びスイッチの別の実施形態も用いられ得る。

[0132]第１のＤフリップフロップＤ１は、プロセスを開始するためのＳＴＡＲＴ信号を受け取るクロック入力と、固定のＨｉｇｈ状態信号に結合されたＤ入力と、終了信号を受け取るクリア入力と、ＰＦＤ回路１２１にトライステート信号を提供するＱ出力を有する。トライステート信号は、ＰＦＤ回路１２１がトリガする正しい遷移を提供するために、ある特定の期間にわたってＰＦＤ回路１２１を使用不可にする。この動作の例示的実施形態を以下に示す。

[0133]第１と第２の論理ＡＮＤゲートＬ１、Ｌ２は、それぞれ、クロスポイントスイッチＳＷ１の個々の出力に結合された１つの入力と、信号トライステートＣＰ１を受け取るように結合された１つの入力を有する。第１の論理ＡＮＤゲートＬ１は、第２のＤフリップフロップＤ２のクロック入力に信号Ｏ１を提供し、第２のＤフリップフロップＤ２は、さらに、固定のＨｉｇｈ状態信号に結合されたＤ入力と、ＰＦＤ回路１１０から信号ＣＬＲを受け取るように結合されたクリア入力と、信号Ｑ１を提供するＱ出力を含む。第２の論理ＡＮＤゲートＬ２は、第３のＤフリップフロップＤ３のクロック入力に信号Ｏ２を提供し、第３のＤフリップフロップＤ３は、さらに、信号Ｑ１を受け取るように結合されたＤ入力と、ＰＦＤ回路１１０から信号ＣＬＲを受け取るように結合されたクリア入力と、第１のＤフリップフロップＤ１の状態をクリアするように動作する信号Ｑ２（ＥＮＤ信号）を提供するＱ出力を含む。

[0134]図１３Ｂに、本発明による、ＶＣＯがより高い周波数に同調するよう指示されたときの過渡的な周波数低減を回避する方向制御回路信号の動作を示す。図示のように、基準周波数信号Ｆ_Ｒｅｆは、分周信号Ｆ_Ｄｉｖと比べて、より高い周波数で動作するが、位相が遅延する。したがって、ＰＦＤ回路１２１が、ＶＣＯ同調周波数を増大させ、ＶＣＯに同調周波数を低減させ得る過渡的ダウン状態を回避するように動作することが求められる。

[0135]このプロセスは、図１３Ｂに示すように、１５動作として示されている。最初に動作１で、ＳＴＡＲＴ信号が第１のＤフリップフロップＤ１に供給され、そこでさらに、Ｈｉｇｈ状態の信号トライステートが生成される。Ｄ１のＤ入力はＨｉｇｈ状態で固定されているため、信号トライステートは、ＥＮＤ信号がＨｉｇｈに上がってＤ１をクリアするまでＨｉｇｈ状態のまま留まる。

[0136]信号Ｆ_ＲｅｆとＦ_ＤｉｖがクロスポイントスイッチＳＷ１に供給され、その方向がＵＰと選択される。図示のように、スイッチＳＷ１のＵＰ方向はＨｉｇｈ状態信号と相関するが、代替として、Ｌｏｗ状態信号が使用されてもよい。図示のＵＰ状態では、クロスポイントスイッチＳＷ１は、スルーモードで動作し、スルーモードでは、Ｆ_Ｒｅｆが第１の入力から第１の出力に通過され、信号Ｆ_Ｄｉｖが第２の入力から第２の出力に通過される。

[0137]動作２で、第１の論理ＡＮＤゲートＬ１は、Ｈｉｇｈ状態信号Ｆ_ＲｅｆとトライステートＣＰを受け取り、したがって、Ｈｉｇｈ状態信号Ｏ１を生成する。第２のフリップフロップＤ２のＤ入力はＨｉｇｈのままであるため、Ｈｉｇｈ状態クロック信号Ｏ１を受け取ると、Ｄ２は、Ｈｉｇｈ状態信号Ｑ１を生成する（動作３）。Ｆ_Ｄｉｖの立ち上がりエッジの検出が（若干の遅延の後）ＰＦＤ回路１２１から出力されるＣＬＲ信号の出力を作動させ、これによってＱ１がＬｏｗ状態にリセットされる。

[0138]信号Ｆ_Ｒｅｆの立ち上がりエッジと、信号トライステートのＨｉｇｈ状態の継続によりＨｉｇｈ状態信号Ｏ１が生じ（動作５）、これがさらに、Ｈｉｇｈ状態信号Ｑ１を生み出す（動作６）。信号Ｆ_Ｄｉｖの立ち上がりエッジと、信号トライステートのＨｉｇｈ状態の継続によりＨｉｇｈ状態信号Ｏ２が生じ（動作７）、これと同時に発生するＨｉｇｈ状態Ｑ１が組み合わさってＨｉｇｈ状態信号Ｑ２が生じ（ＥＮＤ信号）、これがＤ１をクリアし、トライステート信号をＬｏｗ状態に戻す（動作９）。Ｌｏｗトライステート信号は、Ｌｏｗ状態のＯ１信号とＯ２信号を生じる（動作１０）。若干の遅延の後、動作７におけるＦ_Ｄｉｖの立ち上がりエッジの検出により、ＰＦＤ回路１１０からのＣＬＲ信号の出力が生じ、それによって、信号Ｑ１とＱ２が、そのＬｏｗ状態に戻る。

[0139]次に、ＰＦＤ回路１１０の出力状態を示す、ＵＰとＤＮで表される最下部のトレースを参照すると、トライステート信号は、そのＨｉｇｈ状態の間にＰＦＤ回路１２１の動作を使用不可にし、したがって、Ｆ_Ｄｉｖ信号の立ち上がりエッジが上がってＨｉｇｈ状態になるためのＤＮの過渡的条件１３５２を回避する。その代わりに、ＶＣＯ同調の目的の方向が遷移１３５４で達成され、そこで、トライステート信号がＬｏｗ状態に戻った後で、Ｆ_Ｒｅｆ信号の立ち上がりエッジが生じ、目的のＨｉｇｈ状態ＵＰ信号がもたらされる（動作１２）。ＨｉｇｈのＵＰ状態とＬｏｗのＤＮ状態の間に、ＶＣＯ周波数が、Ｆ_Ｄｉｖの立ち上がりエッジ後の若干の遅延が検出されるまで増大され、検出された時点において、ＰＦＤ回路がＣＬＲ信号を生成し、Ｈｉｇｈ状態ＤＮ信号が生じる（動作１３）。本発明の個別的実施形態では、ＰＦＤ回路１２１は、ＵＰ信号とＤＮ信号が同じ状態にあるときには、チャージ信号を出力しない。ＣＬＲ信号と、ＤＮ信号のＨｉｇｈ状態レベルは実質的に同じ期間続き、その後、ＵＰ信号とＤＮ信号はＬｏｗ状態に戻る。動作１４のＦ_Ｒｅｆの立ち上がりエッジで、ＵＰ信号はＨｉｇｈ状態に戻り、そこで、Ｆ_Ｄｉｖの立ち上がりエッジがＣＬＲ信号の生成をトリガするまで留まり、動作１５で、その結果としてＵＰ信号がＬｏｗ状態に戻る。

[0140]図１３Ｃに、本発明による、より高い周波数に同調する通常モードの方向制御回路信号の動作を示す。図示のように、基準周波数信号Ｆ_Ｒｅｆは、分周信号Ｆ_Ｄｉｖと比べて、より高い周波数で動作するが、位相が遅延する。したがって、ＰＦＤ回路１２１が、ＶＣＯ同調周波数を増大させるように動作することが望ましい。

[0141]最初に動作１で、ＳＴＡＲＴ信号が第１のＤフリップフロップＤ１に供給され、それがさらに、Ｈｉｇｈ状態の信号トライステートを生み出す。Ｄ１のＤ入力はＨｉｇｈ状態で固定されているため、信号トライステートは、ＥＮＤ信号がＨｉｇｈに上がってＤ１をクリアするまでＨｉｇｈ状態のままに留まる。

[0142]信号Ｆ_Ｒｅｆと信号Ｆ_ＤｉｖがクロスポイントスイッチＳＷ１に供給され、その方向がＵＰと選択される。図示のように、スイッチＳＷ１のＵＰ方向はＨｉｇｈ状態信号と相関するが、代替としてＬｏｗ状態信号が使用されてもよい。図示のＵＰ状態では、クロスポイントスイッチＳＷ１はスルーモードで動作し、スルーモードでは、Ｆ_Ｒｅｆが第１の入力から第１の出力に通過され、信号Ｆ_Ｄｉｖが第２の入力から第２の出力に通過される。

[0143]動作２で、第１の論理ＡＮＤゲートＬ１がＨｉｇｈ状態信号のＦ_ＲｅｆとトライステートＣＰを受け取り、したがって、Ｈｉｇｈ状態信号Ｏ１を生じる。第２のフリップフロップＤ２のＤ入力はＨｉｇｈのままであるため、Ｈｉｇｈ状態クロック信号Ｏ１を受け取ると、Ｄ２は、Ｈｉｇｈ状態信号Ｑ１を生じる（動作３）。Ｆ_Ｄｉｖの立ち上がりエッジがＨｉｇｈのトライステート信号と組み合わさって、Ｈｉｇｈ状態Ｏ２信号が生み出される（動作４）。Ｈｉｇｈ状態Ｏ２信号がＤ３をクロック制御し、それによってＨｉｇｈ状態Ｑ２が生成され（動作５）、これが、Ｄ１をクリアし、トライステート信号をＬｏｗレベルに戻すように動作する。Ｌｏｗトライステート信号の結果として、信号Ｏ１とＯ２がＬｏｗ状態に戻り（動作７）、遅延の後、動作４のＦ_Ｄｉｖの立ち上がりエッジが、Ｑ１とＱ２をＬｏｗレベルに戻すＣＬＲ信号を生成するように働く（動作８）。

[0144]トライステート信号がＬｏｗ状態に戻ると、ＰＦＤ回路１２１が動作可能になり、動作９で、Ｆ_Ｒｅｆの立ち上がりエッジが、ＵＰ信号を作動してＨｉｇｈ状態にするように動作し、それによって、ＶＣＯ周波数の増大に対応する出力チャージ信号が生成される。動作１０で、Ｆ_Ｄｉｖ信号の立ち上がりエッジが、若干の遅延後に、ＣＬＲ信号の出力を生じる。このＣＬＲ信号は、ＶＣＯ周波数の増大を中断するとＨｉｇｈ状態ＤＮ信号を生じ（ＵＰ信号もＤＮ信号もＨｉｇｈ状態であるため）、その後、ＵＰ信号とＤＮ信号がＬｏｗ状態に戻る。

[0145]動作１１で、Ｆ_Ｒｅｆの立ち上がりエッジがＵＰ信号をＨｉｇｈ状態にトリガし、これが、ＤＮ信号のＬｏｗ状態と組み合わさって、ＰＦＤ回路１１０がＶＣＯ周波数を増大させるチャージ信号を出力する結果をもたらす。動作１２で、Ｆ_Ｄｉｖの立ち上がりエッジがＣＬＲ信号を生成し、それによって、ＤＮ信号が作動されてＨｉｇｈ状態になり、ＶＣＯ周波数を増大させるＰＦＤチャージ出力信号が中断され、その後、ＵＰ信号とＤＮ信号が、それぞれのＬｏｗ状態に戻る。

[0146]当分野の技術者であれば容易に理解するように、前述の各プロセスは、ハードウェア、ソフトウェア、ファームウェアとして、又は適宜これらの実装の組合せとして実施され得る。加えて、前述のプロセスの一部又は全部が、コンピュータ可読媒体（取り外し可能ディスク、揮発性又は不揮発性メモリ、埋込み式プロセッサなど）上にあるコンピュータ可読命令コードとして実施されてもよく、この命令コードは、他のかかるプログラム可能な装置のコンピュータを、目的の機能を実行するためにプログラムするように動作する。

[0147]「ａ」又は「ａｎ」という語は、これによって記述される１つ、又は複数の特徴を指すのに使用されている。さらに、「ｃｏｕｐｌｅｄ（結合された）」又は「ｃｏｎｎｅｃｔｅｄ（接続された）」という語は、直接的に、又は１つ若しくは複数の介在する構造又は物質を介して、（場合に応じて、電気的に、機械的に、熱的に）相互に組み合わさった特徴を指す。方法流れ図で言及される操作及び動作の順序は例示であり、これらの操作及び動作は、異なる順序で実行されてもよく、これらの操作及び動作の２つ以上が同時に実行されてもよい。本明細書で参照されるすべての出版物、特許その他の文献は、参照によりその全文が組み込まれるものである。任意のかかる組込み文献と本明細書の間での整合性を欠く用法に関しては、本明細書での用法が規定するものとする。

[0148]以上の説明は、図示と説明のために提示したものである。網羅的であることも、本発明を開示通りの形に限定することも意図しておらず、明らかに、開示の教示を考慮に入れれば、多くの変更及び変形が可能である。記載の実施形態は、本発明の原理と、その実際の適用を最も適切に説明し、それによって、当分野の技術者が、本発明を、様々な実施形態において、企図される個々の用途に適する様々な変更と共に最も適切に利用することを可能にするために選択されたものである。本発明の適用範囲は、添付の特許請求の範囲によって定義されるものである。

本発明による複数の周波数源を用いるシステムの例を示す図である。 本発明による周波数源の例を示す図である。 本発明による、多重周波数源システムにおいて周波数源の１つを目標周波数に同調させる方法の例を示す図である。 本発明による、始動及び較正プロセスの例示的実施形態を示す図である。 本発明による、位相ロックループ周波数源内の複数の発振器のための動作周波数点を格納するように動作するデータ構造の例を示す図である。 本発明による、目下生成されている周波数情報を格納するように動作するデータ構造の例を示す図である。 本発明による、要求目標周波数が最初の生成周波数である同調プロセスの例示的実施形態を示す図である。 本発明による、要求目標周波数が最低生成周波数より低い同調プロセスの例示的実施形態を示す図である。 本発明による、選択される発振器が作動され、最低生成周波数より低い目標周波数に同調されるプロセスの例示的実施形態を示す図である。 本発明による、選択される発振器が目標周波数に同調する、図５Ｂに示すプロセスの例示的実施形態を示す図である。 本発明による、要求目標周波数が最高生成周波数より高い同調プロセスの例示的実施形態を示す図である。 本発明による、選択される発振器が作動され、最高生成周波数より高い目標周波数に同調されるプロセスの例示的実施形態を示す図である。 本発明による、要求目標周波数が２つの既存の周波数の間に位置する同調プロセスの例示的実施形態を示す図である。 本発明による、要求目標周波数が２つの狭い間隔の既存の周波数の間に位置する同調プロセスの例示的実施形態を示す図である。 本発明による、低Ｋ_ｖ電圧制御発振器を、２つの狭い間隔の既存の周波数の間にある要求目標周波数に同調させるプロセスの例示的実施形態を示す図である。 本発明による、高Ｋ_ｖ電圧制御発振器を、２つの狭い間隔の既存の周波数の間にある要求目標周波数に同調させるプロセスの例示的実施形態を示す図である。 本発明による、多重周波数源システムを制御するように動作するシステムマイクロコントローラの例を示すブロック図である。 本発明による発振器の例示的実施形態を示す図である。 本発明によるマルチモードループフィルタの例示的実施形態を示す図である。 本発明による、二重用途デジタル／アナログ変換器を用いたアナログ／デジタル変換器の例示的実施形態を示す図である。 本発明による、位相周波数検出器と共に使用するための方向制御回路の例示的実施形態を示す図である。 本発明による、発振器がより高い周波数に同調するよう指示されるときの、過渡的な周波数低減を回避する方向制御回路信号の動作を示す図である。 本発明による、より高い周波数に同調する通常モードの方向制御回路信号の動作を示す図である。

Claims (44)

1. 既定の目標周波数に同調するように動作する同調可能周波数源と、前記目標周波数より高い周波数の第２の信号を生成するように動作する第２の周波数源とを有する多重周波数源システムにおいて、前記同調可能周波数源を、前記より高い周波数の前記第２の信号の同時生成の間に、前記目標周波数に同調させる方法であって、
   前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御するステップと、
   その後、前記同調可能周波数源を、前記目標周波数に同調するように制御するステップと
   を含む方法。
2. 前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御する前記ステップが、
   （ｉ）前記目標周波数と、前記同調可能周波数源の既定の最低同調周波数との間に位置する少なくとも１つの中間点を算出するステップと、
   （ｉｉ）前記同調可能周波数源を前記少なくとも１つの中間点に同調させるステップと
   を含む、請求項１に記載の方法。
3. 前記少なくとも１つの中間点が、式
   
   によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記目標周波数より高い前記第２の信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記目標周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項２に記載の方法。
4. 後続の中間点を算出するステップをさらに含み、
   前に算出される中間点Ｆ_Ｉｎｔが請求項３の前記式における前記目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間点が前記目標周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項３に記載の方法。
5. 前記同調可能周波数源が、それぞれ、前記同調可能周波数源の集合的同調範囲の一部分を含む既定の範囲にわたって動作する複数の発振器を備え、
   前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御する前記ステップが、
   前記複数の発振器から、（ｉ）前記目標周波数の下の最も遠い周波数と、（ｉｉ）前記目標周波数とに同調するように動作する同調発振器を選択するステップを含む、請求項１〜４のいずれか一項に記載の方法。
6. 既定の目標周波数に同調するように動作する同調可能周波数源と、前記目標周波数より低い周波数の第２の信号を生成する第２の周波数源とを有する多重周波数源システムにおいて、前記同調可能周波数源を、前記より低い周波数の前記第２の信号の同時生成の間に、前記目標周波数に同調させる方法であって、
   前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数点に同調するように制御するステップと、
   その後、前記同調可能周波数源を、前記目標周波数に同調するように制御するステップと
   を含む方法。
7. 前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数点に同調するように制御する前記ステップが、
   （ｉ）前記目標周波数と、前記同調可能周波数源の既定の最高同調周波数との間に位置する少なくとも１つの中間点を算出するステップと、
   （ｉｉ）前記同調可能周波数源を前記少なくとも１つの中間点に同調させるステップと
   を含む請求項６に記載の方法。
8. 前記少なくとも１つの中間点が、式
   
   によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記目標周波数より低い前記第２の信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記目標周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項７に記載の方法。
9. 後続の中間点を算出するステップをさらに含み、
   前に算出される中間点Ｆ_Ｉｎｔが請求項８の前記式における前記目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間周波数点が前記前記目標周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項８に記載の方法。
10. 前記同調可能周波数源が、それぞれ、前記同調可能周波数源の集合的同調範囲の一部分を含む既定の範囲にわたって動作する複数の発振器を備え、
    前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数点に同調するように制御する前記ステップが、
    前記複数の発振器から、（ｉ）前記目標周波数の上の最も遠い周波数と、（ｉｉ）前記目標周波数とに同調するように動作する同調発振器を選択するステップを含む、請求項９に記載の方法。
11. （ｉ）既定の目標周波数に同調するように動作する同調可能周波数源と、（ｉｉ）前記目標周波数より低い周波数の低周波数信号を生成するように動作する第１の追加周波数源、及び、前記目標周波数より高い周波数の高周波数信号を生成するように動作する第２の追加周波数源を含む、少なくとも２つの追加周波数源とを有し、前記同調可能周波数源が、前記目標周波数に同調する１つ又は複数の発振器を含む、多重周波数源システムにおいて、前記同調可能周波数源を、前記高低の周波数信号の同時生成の間に、前記目標周波数に同調させる方法であって、
    前記高低の周波数信号間の中点を求めるステップと、
    前記目標周波数に同調する前記同調可能周波数源の発振器であり、前記中点と前記目標周波数を含む同調範囲を有し、低周波数同調点と、中周波帯同調点と、高周波数同調点とを有する前記発振器を選択するステップと、
    前記高低の周波数信号間の前記中点の周波数が、前記選択される発振器の前記中周波帯同調点より高いか或いは低いかを判定するステップと、
    前記選択される発振器の開始周波数として、（ｉ）前記選択される発振器の前記中周波帯同調点が、前記高低の周波数信号間の前記中点より高い場合に、前記選択される発振器の前記高周波数と中周波帯の同調点の補間値を、又は、（ｉｉ）前記選択される発振器の前記中周波帯同調点が、前記高低の周波数信号間の前記中点より低い場合に、前記選択される発振器の前記中周波帯と低周波数の同調点の補間値を選択するステップと、
    前記選択される発振器を、前記選択される開始周波数から前記目標周波数まで同調するように制御するステップと
    を含む方法。
12. （ｉ）既定の目標周波数に同調するように動作する同調可能周波数源と、（ｉｉ）前記目標周波数より低い周波数で動作する低周波数信号を生成するように動作する第１の追加周波数源、及び、前記目標周波数より高い周波数の高周波数信号を生成するように動作する第２の追加周波数源を含む複数の追加周波数源とを有し、前記同調可能周波数源が、前記目標周波数に同調する１つ又は複数の発振器を含む、多重周波数源システムにおいて、前記同調可能周波数源を、前記高低の周波数信号の同時生成の間に、前記目標周波数に同調させる方法であって、
    （ｉ）前記低周波数信号より低い最小同調可能周波数、又は（ｉｉ）前記高周波数信号より高い最大同調可能周波数を有する前記同調可能周波数源の１つ又は複数の発振器を識別するステップと、
    前記１つ又は複数の識別される発振器から、前記発振器のそれぞれの最低同調可能周波数から前記低周波数信号まで、又は前記発振器のそれぞれの最高同調可能周波数から前記高周波数信号まで測定される、最大オフセットを有する発振器を選択するステップと、
    前記選択される発振器を、前記目標周波数に同調するように制御するステップと
    を含む方法。
13. 前記選択される発振器を制御する前記ステップが、
    前記低周波数信号より低く、又は前記高周波数信号より高い周波数を含むアプローチ周波数を識別するステップと、
    前記選択される発振器を前記アプローチ周波数に同調させるステップと、
    前記アプローチ周波数に同調した後で、前記選択される発振器を前記目標周波数に同調させるステップと
    を含む、請求項１２に記載の方法。
14. 前記アプローチ周波数が前記低周波数信号より低く、
    （ｉ）前記アプローチ周波数と、前記同調可能周波数源の既定の最低同調周波数の間に位置する少なくとも１つの中間点を算出するステップと、
    （ｉｉ）前記アプローチ周波数に同調する前に、前記同調可能周波数源を前記少なくとも１つの中間点に同調させるステップと
    をさらに含む、請求項１３に記載の方法。
15. 前記少なくとも１つの中間点が、式、
    
    によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記アプローチ周波数より高い前記低周波数信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記アプローチ周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項１４に記載の方法。
16. 後続の中間点を算出するステップをさらに含み、
    前に算出される中間点Ｆ_Ｉｎｔが請求項１５の前記式における前記アプローチ周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間点が前記アプローチ周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項１５に記載の方法。
17. 前記アプローチ周波数が前記高周波数信号より高く、
    （ｉ）前記アプローチ周波数と、前記同調可能周波数源の既定の最高同調周波数の間に位置する少なくとも１つの中間点を算出するステップと、
    （ｉｉ）前記アプローチ周波数に同調する前に、前記同調可能周波数源を前記少なくとも１つの中間点に同調させるステップと
    をさらに含む、請求項１３〜１６のいずれか一項に記載の方法。
18. 前記少なくとも１つの中間点が、式、
    
    によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記アプローチ周波数より低い前記高周波数信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記アプローチ周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項１７に記載の方法。
19. 後続の中間点を算出するステップをさらに含み、
    前に算出される中間点Ｆ_Ｉｎｔが請求項１８の前記式における前記目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間周波数点が前記目標周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項１８に記載の方法。
20. 多重周波数源システムの周波数スペクトル内の目標周波数に同調するように動作する同調可能周波数源と、
    前記多重周波数源システムの前記周波数スペクトル内の前記目標周波数より高い、又は低い周波数の第２の信号を生成するように動作する第２の周波数源と
    を備え、前記同調可能周波数源が、前記第２の信号の生成の間に前記目標周波数に同調するように動作する、多重周波数源システム。
21. 前記同調可能周波数源が位相ロックループ回路を備える、請求項２０に記載の多重周波数源システム。
22. 前記第２の周波数源が固定周波数源である、請求項２０〜２１のいずれか一項に記載の多重周波数源システム。
23. 前記第２の周波数源が同調可能周波数源である、請求項２０〜２２のいずれか一項に記載の多重周波数源システム。
24. 前記第２の周波数源が、前記目標周波数より高い高周波数信号を生成するように動作するものであり、
    前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御する手段と、
    前記同調可能周波数源を、続いて、前記目標周波数に同調するように制御する手段と
    をさらに備える、請求項２０〜２３のいずれか一項に記載の多重周波数源システム。
25. 前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御する前記手段が、
    前記目標周波数と、前記同調可能周波数源の既定の最低同調周波数の間に位置する少なくとも１つの中間点を算出する手段と、
    前記同調可能周波数源を、前記少なくとも１つの中間点に同調させる手段と
    を備える、請求項２４に記載の多重周波数源システム。
26. 前記少なくとも１つの中間点が、式、
    
    によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記目標周波数より高い前記第２の信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記目標周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項２５に記載の多重周波数源システム。
27. 後続の中間点を算出する手段をさらに備え、
    前に算出される中間点Ｆ_Ｉｎｔが請求項２６の前記式における前記目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間点が前記目標周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項２６に記載の多重周波数源システム。
28. 前記第２の周波数源が、前記目標周波数より低い低周波数信号を生成するように動作するものであり、
    前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数点に同調するように制御する手段と、
    前記同調可能周波数源を、続いて、前記目標周波数に同調するように制御する手段と
    をさらに備える、請求項２０〜２７のいずれか一項に記載の多重周波数源システム。
29. 前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数に同調するように制御する前記手段は、
    前記目標周波数と、前記同調可能周波数源の既定の最高同調周波数の間に位置する少なくとも１つの中間点を算出する手段と、
    前記同調可能周波数源を、前記少なくとも１つの中間点に同調させる手段と
    を備える、請求項２８に記載の多重周波数源システム。
30. 前記少なくとも１つの中間点が、式、
    
    によって算出され、式中、Ｆ_{ａｖｏｉｄ}が、前記目標周波数より低い前記第２の信号の周波数であり、Ｆ_{Ｔａｒｇｅｔ}が前記目標周波数であり、Ｏｖｅｒｓｈｏｏｔが既定の周波数オーバーシュート量である、請求項２９に記載の多重周波数源システム。
31. 後続の中間点を算出する手段をさらに備え、
    前に算出される中間点Ｆ_Ｉｎｔが請求項３１の前記式における前記目標周波数Ｆ_{Ｔａｒｇｅｔ}になり、後続の中間周波数点が前記目標周波数Ｆ_{Ｔａｒｇｅｔ}に基づいて算出される、請求項３０に記載の多重周波数源システム。
32. 前記位相ロックループがループフィルタを備え、
    前記ループフィルタが、
    反転入力、非反転入力及び出力を有する演算増幅器と、
    前記演算増幅器の前記反転入力と前記出力の間に結合された第１のオペアンプコンデンサと、
    前記演算増幅器の前記非反転入力と信号接地の間に結合された第２のオペアンプコンデンサと、
    （ｉ）低オーバーシュート同調回路と、（ｉｉ）プリチャージ回路と、（ｉｉｉ）通常同調回路と、（ｉｖ）同調電圧測定回路とからなるグループから選択される少なくとも２つの回路と
    を備え、
    （ｉ）前記低オーバーシュート同調回路が、
    前記反転入力と前記第１のオペアンプコンデンサの間に結合するように構成された第１の低オーバーシュート同調回路と、
    前記反転入力と信号接地の間に結合するように構成された第２の低オーバーシュート同調回路と
    を備え、前記第１と第２の低オーバーシュート同調回路が、前記位相ロックループフィルタに低オーバーシュートフィルタ特性を提供するように動作し、
    （ｉｉ）前記プリチャージ回路が、
    前記第１のオペアンプコンデンサの両端に結合するように構成され、前記第１のオペアンプコンデンサにプリチャージするように動作する第１のプリチャージ回路と、
    前記第２のオペアンプコンデンサの両端に結合するように構成され、前記第２のオペアンプコンデンサにプリチャージするように動作する第２のプリチャージ回路と、
    前記反転及び非反転入力に結合するように構成され、前記反転及び非反転入力に既定のチャージ電圧を印加するように動作する第３のプリチャージ回路と
    を備え、
    （ｉｉｉ）通常同調回路が、
    前記反転入力と前記第１のオペアンプコンデンサの間に結合するように構成された第１の通常同調回路と、
    前記非反転入力と信号接地の間に結合するように構成された第２の通常同調回路と
    を備え、前記第１と第２の通常同調回路が、前記位相ロックループフィルタに、通常のフィルタ特性を提供するように動作し、
    （ｉｖ）同調電圧測定回路が、前記演算増幅器の前記出力に結合するように構成されている、請求項２１に記載の多重周波数源システム。
33. 前記通常同調回路、前記低オーバーシュート回路、又は前記プリチャージ回路の１つが、前記演算増幅器に固定して結合され、前記通常同調回路、前記低オーバーシュート回路、及び前記プリチャージ回路の残りの２つが、前記演算増幅器に切換え可能に結合されている、請求項３２に記載の多重周波数源システム。
34. 前記第１の通常同調回路と前記第２の通常同調回路が、それぞれ、並列結合の抵抗器とコンデンサを備える、請求項３２〜３３のいずれか一項に記載の多重周波数源システム。
35. 前記第１の低オーバーシュート同調回路と前記第２の低オーバーシュート同調回路が、それぞれ、並列結合の抵抗器とコンデンサを備える、請求項３２〜３４のいずれか一項に記載の多重周波数源システム。
36. 前記第１のプリチャージ回路と前記第２のプリチャージ回路が、それぞれ、抵抗器を備える、請求項３２〜３６のいずれか一項に記載の多重周波数源システム。
37. 前記同調電圧測定回路が、前記演算増幅器の前記出力に結合された第１の入力と、基準電位に結合された第２の入力と、出力とを有する比較器を備える、請求項３２〜３６のいずれか一項に記載の多重周波数源システム。
38. 前記第１の低オーバーシュート同調回路と前記第２の低オーバーシュート同調回路が、それぞれ、並列結合の抵抗器とコンデンサを備え、前記第１の低オーバーシュート同調回路と前記第２の低オーバーシュート同調回路のそれぞれの入力インピーダンスが、前記第１の通常同調回路と前記第２の通常同調回路のそれぞれの入力インピーダンスより大きい、請求項３４に記載の多重周波数源システム。
39. 前記第１の低オーバーシュート同調回路と前記第２の低オーバーシュート同調回路のそれぞれの抵抗器の抵抗が、前記第１の通常同調回路と前記第２の通常同調回路のそれぞれの抵抗器の少なくとも３倍高い、請求項３８に記載の多重周波数源システム。
40. 前記第１の低オーバーシュート同調回路と前記第２の低オーバーシュート同調回路のそれぞれのコンデンサのリアクタンスが、前記第１の通常同調回路と前記第２の通常同調回路のそれぞれのキャパシタンスの少なくとも５倍高い、請求項３８〜３９のいずれか一項に記載の多重周波数源システム。
41. 既定の目標周波数に同調するように動作する同調可能周波数源と、前記目標周波数より高い周波数の第２の信号を生成するように動作する第２の周波数源とを有する多重周波数源システムと共に動作するためのコンピュータ可読媒体上にあり、前記同調可能周波数源を、前記より高い周波数の前記第２の信号の同時生成の間に、前記目標周波数に同調させるように動作するコンピュータプログラム製品であって、
    前記同調可能周波数源を、前記目標周波数より低い少なくとも１つの周波数点に同調するように制御する命令コードと、
    前記同調可能周波数源を、続いて、前記目標周波数に同調するように制御する命令コードと
    を備えるコンピュータプログラム製品。
42. 既定の目標周波数に同調するように動作する同調可能周波数源と、前記目標周波数より低い周波数の第２の信号を生成する第２の周波数源とを有する多重周波数源システムと共に動作するためのコンピュータ可読媒体上にあり、前記同調可能周波数源を、前記より低い周波数の前記第２の信号の同時生成の間に、前記目標周波数に同調させるように動作するコンピュータプログラム製品であって、
    前記同調可能周波数源を、前記目標周波数より高い少なくとも１つの周波数点に同調するように制御する命令コードと、
    前記同調可能周波数源を、続いて、前記目標周波数に同調するように制御する命令コードと
    を備えるコンピュータプログラム製品。
43. （ｉ）既定の目標周波数に同調するように動作する同調可能周波数源と、（ｉｉ）前記目標周波数より低い周波数の低周波数信号を生成するように動作する第１の追加周波数源、及び、前記目標周波数より高い周波数の高周波数信号を生成するように動作する第２の追加周波数源を含む少なくとも２つの追加周波数源とを有し、前記同調可能周波数源が、前記目標周波数に同調する１つ又は複数の発振器を含む多重周波数源システムと共に動作するためのコンピュータ可読媒体上にあり、前記同調可能周波数源を、前記高低の周波数信号の同時生成の間に、前記目標周波数に同調させるように動作するコンピュータプログラム製品であって、
    前記高低の周波数信号間の中点を求める命令コードと、
    前記目標周波数に同調する前記同調可能周波数源の発振器であり、前記中点と前記目標周波数を含む同調範囲を有し、低周波数同調点と、中周波帯同調点と、高周波数同調点とを有する前記発振器を選択する命令コードと、
    前記高低の周波数信号間の前記中点が、前記選択される発振器の前記中周波帯同調点より高いか或いは低いかを判定する命令コードと、
    前記選択される発振器の開始周波数として、（ｉ）前記選択される発振器の前記中周波帯同調点が、前記高低の周波数信号間の前記中点より高い場合に、前記選択される発振器の前記高周波数と中周波帯の同調点の補間値を、又は、（ｉｉ）前記選択される発振器の前記中周波帯同調点が、前記高低の周波数信号間の前記中点より低い場合に、前記選択される発振器の前記中周波帯と低周波数の同調点の補間値を選択する命令コードと、
    前記選択される発振器を、前記選択される開始周波数から前記目標周波数まで同調するように制御する命令コードと
    を備えるコンピュータプログラム製品。
44. （ｉ）既定の目標周波数に同調するように動作する同調可能周波数源と、（ｉｉ）前記目標周波数より低い周波数で動作する低周波数信号を生成するように動作する第１の追加周波数源、及び、前記目標周波数より高い周波数の高周波数信号を生成するように動作する第２の追加周波数源を含む複数の追加周波数源とを有し、前記同調可能周波数源が、前記目標周波数に同調する１つ又は複数の発振器を含む多重周波数源システムと共に動作するためのコンピュータ可読媒体上にあり、前記同調可能周波数源を、前記高低の周波数信号の同時生成の間に、前記目標周波数に同調させるように動作するコンピュータプログラム製品であって、
    （ｉ）前記低周波数信号より低い最小同調可能周波数、又は（ｉｉ）前記高周波数信号より高い最大同調可能周波数を有する前記同調可能周波数源の１つ又は複数の発振器を識別する命令コードと、
    前記１つ又は複数の識別される発振器から、前記発振器のそれぞれの最低同調可能周波数から前記低周波数信号まで、又は前記発振器のそれぞれの最高同調可能周波数から前記高周波数信号まで測定される、最大オフセットを有する発振器を選択する命令コードと、
    前記選択される発振器を、前記目標周波数に同調するように制御する命令コードと
    を備えるコンピュータプログラム製品。