KR100966926B1 - 다중 주파수 공급원 시스템 및 그 동작 방법 - Google Patents

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스테파노 씨프리아니
로렌조 카피네토
지온니 푸치오
에릭 두비비어
비아지오 비산티
마틴 알더톤
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Abstract

다중 주파수 공급원 시스템은 미리 정의된 목표 주파수로 동조 가능한 적어도 하나의 주파수 공급원과, 상기 목표 주파수보다 높은 또는 낮은 주파수에서 제2 신호를 생성하는 적어도 하나의 추가적인 주파수 공급원을 포함한다. 상기 제2 신호의 동시적인 생성 중에 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조시키는 방법은, (i) 상기 제2 신호가 상기 목표 주파수보다 높은 주파수를 가질 때, 상기 동조가능 주파수 공급원을 상기 목표 주파수보다 낮은 적어도 하나의 주파수 지점으로 동조하도록 제어하는 단계 및 발진기를 상기 목표 주파수로 동조하도록 제어하는 단계를 포함하거나, 또는, (ii) 상기 제2 신호가 상기 목표 주파수보다 낮은 주파수를 가질 때, 상기 동조가능 주파수 공급원을 상기 목표 주파수보다 높은 적어도 하나의 주파수로 동조하도록 제어하는 단계 및 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조하도록 제어하는 단계를 포함한다.
다중 주파수 공급원 시스템, 목표 주파수, 동조, 동기, 발진기.

Description

다중 주파수 공급원 시스템 및 그 동작 방법{Multiple Frequency Source System and Method of Operation}
[관련 출원 간의 상호 참조]
이 특허 출원은 다음의 각 특허 출원들과 관련되고 동시에 출원되며, 이들의 기재 내용을 필요한 모든 목적을 위해 참조에 의하여 본 출원의 기재의 일부로 편입시킨다. 즉,
"다중 주파수 공급원 시스템을 위한 오프셋 신호 위상 처리(Offset Signal Phasing for a Multiple Frequency Source System)"(출원번호 제11/461,533호, 대리인 정리 번호 RFM-16-PCT); 및
"다중 주파수 공급원 시스템에서의 위상 인입 완화 시스템 및 그 방법(System and Method for Mitigating Phase Pulling in a Multiple Frequency Source System)"(출원번호 제11/461,534호, 대리인 정리 번호 RFM-17-PCT).
본 특허 출원은 다음의 각 미국 특허 출원들을 기초로 우선권을 주장하며, 그 기재 내용 전체를 본 출원의 기재의 일부로 편입시킨다. 즉,
"다중 주파수 공급원 시스템 및 그 동작 방법(Multiple Frequency Source System and Method of Operation)"(출원번호 60/595,754, 출원일 2005.8.2.);
"다중 주파수 공급원 시스템을 위한 오프셋 신호 위상 처리(Offset Signal Phasing for a Multiple Frequency Source System)"(출원번호 60/595,749, 출원일 2005.8.2.); 및
"다중 주파수 공급원 시스템에서의 위상 인입 완화 시스템 및 그 방법(System and Method for Mitigating Phase Pulling in a Multiple Frequency Source System)"(출원번호 60/595,750, 출원일 2005.8.2.).
[관련 기술 분야]
본 발명은 주파수 공급원 시스템에 관한 것이며, 보다 구체적으로는, 다중 신호 주파수를 동시에 생성할 수 있는 다중 주파수 공급원들을 채용하는 시스템에 관한 것이다.
통신 시스템에서, 주파수 변환(translation), 신호 변조/복조(modulation/ demodulation), 시스템 클록 생성과 같은 많은 신호 프로세싱 동작은 물론, 그 외 다른 프로세스들을 수행하기 위해서 주파수 공급원이 이용된다. 주파수 공급원은 다른 응용 분야에 있어서, 공지된 기준 신호의 생성이 요구될 때에도 이용된다.
일반적으로 주파수 공급원은, 하나의 주파수에서 출력 신호를 생성하는 고정 주파수 공급원, 및 미리 정의된 주파수 스펙트럼 상의 다중 주파수에서 출력 신호를 생성하도록 제어될 수 있는 동조가능(tunable) 주파수 공급원이라는 두 가지 타입으로 이루어진다. L-C 발진기(L-C oscillator), 수정 발진기(crystal oscillator) 및 유전체 공진 발진기(dielectric resonator oscillator)는 종래의 고정 주파수 공급원의 예시이고, 전압 제어 발진기(voltage controlled oscillator) 및 위상 동기 루프 회로(phase locked loop circuit)는 주지된 동조가능 주파수 공급원을 나타낸다.
다중 주파수 신호들을 사용하는 경우, 통신 시스템들은 물론 그 외 다른 시스템들에게도 소정의 이점이 제공될 수 있는데, 예를 들면, 그러한 경우 다중 프로세스가 동시에 수행될 수 있기 때문이다. 그러나 동시에 생성된 신호들이 서로 지나치게 근접하게 동조된다면 그 신호들은 상호 작용할 것이므로, 동시적인 다중 주파수 신호를 생성하는 시스템의 구현은 용이하지 않다. 서로 다른 신호들간의 상호 작용은 각각의 신호의 열화(degradation)를 야기할 수 있고, 이는 상기 신호를 의도된 목적에 사용될 수 없는 신호로 만들어 버릴 수 있다.
동시에 동작하는 신호들간의 상호 작용을 최소화하면서, 둘 또는 그 이상의 주파수를 동시에 생성할 수 있는 다중 주파수 공급원 시스템 및 그 동작 방법이 요구된다.
본 발명은 신호들간의 상호 작용을 최소화하면서 둘 또는 그 이상의 주파수의 신호를 생성하는 다중 주파수 공급원 시스템 및 방법을 제공한다. 상기 제공되는 시스템은 동조 가능하고 적어도 하나의 주파수 공급원을 포함하는데, 상기 주파수 공급원은 동시에 동작하는 소정의 주파수에 근접하게 동조될 수 있다.
본 명세서에서 설명된 본 발명의 다양한 실시예들 중 하나의 실시예에서, 미리 정의된 목표 주파수로 동조할 수 있는 적어도 하나의 주파수 공급원, 및 상기 목표 주파수보다 높은 또는 낮은 주파수에서 제2 신호를 생성하는 적어도 하나의 추가적인 주파수 공급원을 포함하는 다중 주파수 공급원 시스템이 제공된다. 상기 제2 신호의 동시적인 생성 중에 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조시키는 방법은, (i) 상기 제2 신호가 상기 목표 주파수보다 높은 주파수를 갖는 경우, 상기 동조가능 주파수 공급원을 상기 목표 주파수보다 낮은 적어도 하나의 주파수 지점(frequency point)으로 동조하도록 제어하는 단계 및 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조하도록 제어하는 단계를 포함하고, (ii) 상기 제2 신호가 상기 목표 주파수보다 낮은 주파수를 갖는 경우, 상기 동조가능 주파수 공급원을 상기 목표 주파수보다 높은 적어도 하나의 주파수로 동조하도록 제어하는 단계 및 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조하 도록 제어하는 단계를 포함한다.
본 발명은 신호들간의 상호 작용을 최소화하면서 둘 또는 그 이상의 주파수의 신호를 생성하는 다중 주파수 공급원 시스템 및 방법을 제공할 수 있다. 상기 시스템은 동조 가능하며, 동시에 동작하는 소정의 주파수에 근접하게 동조될 수 있는 적어도 하나의 주파수 공급원을 포함한다.
본 발명의 상기 및 기타 특징들은 이하의 첨부 도면과 상세한 설명을 참조하면 더욱 잘 이해될 수 있을 것이다.
본 발명은, 동일한 신호 주파수 내에서 다중 주파수 공급원들을 동작시키면서, 상기 주파수 내에서 생성된 하나 또는 그 이상의 기존의 주파수들의 동작을 방해하지 않고 원하는 (목표) 주파수로 동조시킬 수 있는 시스템 및 방법을 제공한다. 상기 목표 주파수와 상기 기존의 신호(들) 사이에서 요구되는 근접성은 시스템 파라미터, 예를 들면, 요구되는 기존의 주파수의 안정성, 상기 목표 주파수로의 상기 공급원의 동조가 상기 목표 주파수에 도달하기 위해 움직여야 하는 범위에 따라 결정될 것이다. 본 발명은, 상기 시스템의 동작 주파수 스펙트럼 내에서의 다른 주파수의 동시 생성 중에 목표 주파수로의 동조를 원하는 어느 시스템에서도 이용될 수 있다는 점에서 유리하다.
도 1a는, 본 발명에 따른, 동시에 동작 가능한 주파수 공급원들을 채용하는 시스템의 예시적 실시예를 도시한다. 도시된 바와 같이, 동조가능 시스템 100은 세 개의 주파수 공급원들 FS1 120, FS2 130 및 FS3 140을 포함하며, 이들 중 적어도 하나(예를 들면, FS1 120)는 동조 가능하다. 나머지 주파수 공급원들은, 시스템의 설계에 의하여 요구되거나 요청되는 바에 따라, 고정된 주파수 또는 동조 가능한 주파수를 생성할 수 있다.
본 발명의 예시적 실시예에서, 주파수 공급원, 예를 들면 120은 특정 목표 주파수로 동조된다. 이하에 더 상세히 기재된 바와 같이, 주파수 공급원 120이 상기 목표 주파수로 동조하는 프로세스는, 임의의 기존의 주파수들의 존재 및 근접성에 따라 결정될 것이다. 구체적으로, (ⅰ) 상기 목표 주파수가 현재 생성된 유일한 주파수인 경우, (ⅱ) 상기 목표 주파수가 최저의 기존 주파수 이하인 경우, (ⅲ) 상기 목표 주파수가 최고의 기존 주파수 이상인 경우, 및 (ⅳ) 상기 목표 주파수가 두 개의 기존의 주파수들 사이에 위치되는 경우에 있어서의 동조 프로세스가 설명된다. 각각의 상기 동조 프로세스들은 이하에서 보다 상세히 설명된다.
도 1b는, 도 1a에 도시된 상기 동조가능 주파수 공급원 120의 예시적 실시예를 도시한다. 도시된 바와 같이, 상기 동조가능 공급원 120은 위상 동기 루프(phase locked loop; PLL)로서 구현되며, 쌍극성-상보성 금속 산화물 반도체(bipolar complementary metal oxide semiconductor; Bi-CMOS) 프로세스에 의하여 모놀리식형(monolithic)으로 제조될 수 있지만, 본 발명이 속하는 기술 분야에 서 통상의 지식을 가진 자라면, 상기 회로가 다른 프로세스 또는 물질(예를 들면, CMOS, SiGe, GaAs)을 이용하여 모놀리식, 하이브리드(hybrid) 또는 개별 소자 형태로 형성될 수 있다는 점을 인식할 것이다. 본 발명의 특정 실시예에서는, 둘 또는 그 이상(예를 들면, 3, 5, 10, 100 또는 그 이상)의 PLL이, 동일한 동작 스펙트럼(예를 들면, 500MHz 내지 10GHz를 커버하는 합성된 주파수 스펙트럼) 내의 별개의 둘 또는 그 이상의 동조 가능한 합성된 주파수들을 제공하기 위해 하나의 시스템 내에 구현된다. 상기 동조가능 공급원(들)은 다른 형태로, 예를 들면, 가변 발진기, 디지털식 제어 발진기 등으로 구현될 수도 있다. 모든 동조가능 주파수 공급원들의 설계 대신, 하나 또는 그 이상의 고정 주파수 공급원이 사용될 수 있으며, 그 예시적 발진기는 L-C 발진기, 수정 발진기, 유전체 공진 발진기 등의 형태를 갖는다. 유사하게, 상기 동조가능 공급원(들)은 가변 발진기 설계, 디지털식 제어 발진기 등과 같은 다른 구성으로 이루어질 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 상기 시스템들 및 방법들이 동조가능 또는 고정 주파수 공급원의 어느 특정 설계 또는 구성으로 한정되지 않는다는 점을 인식할 것이다.
도시된 예시적 실시예에서, 상기 PLL 120은 수취된 기준 신호 FRef의 위상 및 주파수를 분할된 버전의 출력 주파수 FDiv와 비교하는 위상-주파수 검출기 121를 포함하며, 상기 위상-주파수 검출기의 출력은 FRef와 FDiv 사이의 차이를 나타내는 신호(전압 또는 전하)이다. 본 발명의 특정 실시예에서, 상기 위상-주파수 검출기 121은 신호 동기(signal locking)를 용이하게 하기 위하여 방향 제어 회로(direction control circuit)를 포함한다. 상기 방향 제어 회로의 예시적 실시예는 도 13에 도시되어 있다. 상기 위상-주파수 검출기 121 대신, 보다 적은 복잡도를 갖는 위상 검출기 또한 채용될 수 있다.
소정의 실시예에서, 상기 PLL은 상기 위상-주파수 검출기의 출력에 반응하여 주파수를 제어하는 전하 펌프 122를 더 포함한다. 주파수의 제어는 루프 필터로 전류를 공급하거나 상기 루프 필터로부터 전류를 끌어오는 전하 펌프라는 수단에 의해 제공되고, 이 상태들은 전압-제어 발진기(voltage-controlled oscillator; VCO) 124의 입력단에서의 전압의 변화를 제공하며, 상기 변화는 상기 VCO의 출력 주파수 FOut의 감소 또는 증가를 이끌어 낸다. 예를 들면, 업(UP) 신호가 하이(high) 상태이고 다운(DN) 신호가 로우(low) 상태일 때, 상기 발진기는 그 출력 주파수를 증가시키도록 제어된다. 상기 UP 신호가 로우 상태이고 상기 DN 신호가 하이 상태일 때는, 상기 발진기의 입력 전압이 그 출력 주파수를 감소시키도록 제어된다. 다른 실시예에서는 상기 전하 펌프 122가 생략되고, 상기 UP/DN 신호들은 상기 위상-주파수 검출기 110 그 자체로부터 생성된다.
상기 PLL은, 상기 전하 펌프 UP 및 DN 신호를 수취하고 필터링하는 루프 필터 123을 더 포함하고, 이로써 루프 신호의 잡음(noise) 및 스퓨리어스 생성률(spurious product content)을 감소시킨다. 상기 루프 필터 123은 수동적 또는 능동적일 수 있는데, 후자의 전형적인 실시예는 연산 증폭기(operational amplifier) 또는 그와 유사한 기능적 디바이스를 채용한다. 본 발명의 특정 실시예에서, 상기 루프 필터 123은, 상기 발진기가 제한 없이 동조되는 노말(normal) 모드, 상기 필터의 초기 동작 상태(예를 들면, 전압)가 제어 가능하도록 설정되는 사전 충전(pre-charge) 모드, 상기 발진기의 동조 전압이 독출되는 전압 독출(voltage read) 모드, 및 상기 위상 동기 루프의 주파수 오버슈트(overshoot)가 최소화되는 저 주파수 오버슈트 모드를 포함하는, 다수의 서로 다른 모드에서 동작 가능하다. 상기 멀티-모드 루프 필터의 예시적 실시예가 이하 도 11에서 제공된다. 본 발명의 다른 실시예들은 본 발명이 속하는 기술 분야에 공지된 종래의 루프 필터를 채용할 수도 있다.
상기 루프 필터의 출력 신호는, 예시적 실시예에서 전압 제어 발진기(VCO)로서 도시된 발진기 124에 공급된다. 본 발명의 특정 실시예에서 발진기 124는 VCO 뱅크(bank) 내에 포함되고, 상기 뱅크로부터의 선택은 특정 발진기 선택 프로세스에 의해 정의되며, 이는 이하에서 보다 상세히 설명된다. 본 발명의 다른 실시예에서, 상기 발진기 124는 단일하게 또는 VOS들의 뱅크 내에 구현된 종래의 VCO이고, 그 특징들은 본 발명이 속하는 기술 분야에 공지되어 있다. 또는, 디지털식 제어 발진기와 같은 다른 발진기들도 본 발명에 채용될 수 있다. 상기 공급된 루프 필터 신호에 응답하여, 상기 발진기 124는 주파수 FOut에서 신호를 생성한다. 상기 발진기 124의 예시적 실시예는 이하 도 10에 도시되어 있다. 물론, 다양한 타입의 발진기들이 이용될 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식 을 가진 자라면, 본 발명이 어느 특정 발진기 설계로 한정되지 않는다는 점을 인식할 것이다.
상기 출력 신호 FRef의 일부분은 N 분할 카운터(divide-by-N counter) 126으로 피드백되는데, 상기 N 분할 카운터 126은 상기 출력 주파수를 특정한 양 N 또는 그 분수로 분할한다. 상기 N 분할 카운터 126은 정수 또는 분수의 N 카운터일 수 있는 것은 물론, 보다 작은 분할 비율과 보다 큰 동조 분해능(tuning resolution)을 제공하기 위하여 시그마-델타 PLL 설계를 제공하도록 시그마-델타 변조기 127을 구현할 수도 있다. 다음으로, 상기 분할된 신호 FDiv는, 출력 신호를 생성하기 위해 상기 분할된 신호 FDiv와 기준 신호 FRef의 위상 및 주파수를 계속하여 비교하는 위상-주파수 검출기에 제공된다. 또한, 상기 루프의 신호 경로의 전부 또는 일부는 단일 종점을 갖는 설계 또는 차별적 종점을 갖는 설계로 이루어질 수 있다.
I. 예시적 동조 및 시스템 프로세스
도 2는, 본 발명에 따른, 다중 주파수 공급원 시스템에 있어서 주파수 공급원들 중 하나를 목표 주파수로 동조시키는 예시적 방법을 도시한다. 상기 방법 200은, 각각의 주파수 공급원 내에 채용된 각각의 발진기에 대한 범위를 설정하는 교정 및 시작 프로세스 210을 포함한다. 본 발명의 특정 실시예에서, 각각의 주파수 공급원은 동조가능 PLL 주파수 공급원이고, 각각의 PLL은 다수의 VCO들을 그 발진기로서 포함한다. 다른 실시예에서, 상기 시스템은 다른 구성의, 즉, 하나의 발 진기만을 포함하는 동조가능 공급원을 포함할 수 있다. 또 다른 실시예에서, 상기 시스템은 하나 또는 그 이상의 고정 주파수 공급원을 포함할 수 있고, 각각의 고정 주파수 공급원은 하나의 발진기를 포함한다. 상기 교정 및 시작 프로세스 210의 예시적 실시예가 이하 도 3a에 도시된다.
교정 및 시작 프로세스 이후에, 특정 목표 주파수에서 신호를 동작시키도록 하는 요청이 단계 220에서 수신된다. 단계 230에서, 상기 시스템 내의 다른 주파수 공급원들에 의해 다른 신호가 동시에 생성되고 있는지의 여부에 관하여 판단된다. 다른 신호가 생성되고 있지 않다면, 상기 프로세스는 단계 240에서 계속되어, 적합한 발진기가 선택되고 상기 요청된 목표 주파수에서 신호가 생성된다. 도 4는 이러한 프로세스의 예시적 실시예를 더 상세히 도시한다.
하나 또는 그 이상의 주파수 공급원들이 현재 동작하고 있다면, 상기 프로세스는 단계 250에서 계속되어, 상기 요청된 목표 주파수가 생성된 최저의 주파수 이하인지 여부에 관하여 판단된다. 만약 그렇다면, 상기 프로세스는 단계 260에서 계속되어, 적합한 발진기가 선택되고 상기 목표 주파수에서 신호가 생성된다. 이러한 프로세스의 예시적 실시예는 이하 도 5a에서 더 상세히 설명된다.
만약 상기 목표 주파수가 상기 생성된 최저의 주파수 이하가 아니라면, 상기 프로세스는 단계 270에서 계속되어, 상기 목표 주파수가 생성된 최고의 주파수 이상인지의 여부에 관하여 판단된다. 만약 그렇다면, 상기 프로세스는 단계 280에서 계속되어, 적합한 발진기가 선택되고 상기 목표 주파수에서 신호가 생성된다. 이러한 프로세스의 예시적 실시예가 이하 도 6a에서 더 상세히 도시된다.
만약 상기 목표 주파수가 상기 생성된 최고의 주파수 이상이 아니라면, 상기 요청된 목표 주파수는 생성된 두 개의 주파수들의 사이에 위치된다. 상기 프로세스는 단계 290에서 계속되어, 적합한 발진기가 선택되고 상기 요청된 목표 주파수에서 신호가 생성되며, 이에 대한 예시적 프로세스는 이하 도 7에서 설명된다.
도 3a는 본 발명에 따른 시작 및 교정 프로세스의 예시적 실시예를 도시한다. 상기 예시적 실시예는 각각의 주파수 공급원을 위상 동기 루프 회로(phase locked loop circuit; PLL)로서 나타내는데, 각각의 PLL은, 당해 PLL이 그 출력 주파수를 생성하는 범위인 전체 동조 범위를 집단적으로 제공하기 위한 둘 또는 그 이상의 전압 제어 발진기(VCO)들을 채용한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기 주파수 공급원들 중 단지 하나만이 동조 가능할 필요가 있다는 점과, 본 발명의 다른 실시예들에서는 다른 동조가능 또는 고정 주파수 공급원들이 사용될 수 있다는 점을 인식할 것이다.
상기 프로세스는 단계 310에서 시작되어, 복수의 PLL들 중 하나가 선택되고, 상기 선택된 PLL의 대응 VCO들 중 하나가 활성화된다. 선택 이후에, 상기 VCO는 단계 330에서, 최저 주파수 동작 지점, 중간 대역(midband) 주파수 지점 및 최고 주파수 동작 지점을 결정하기 위해 시험된다. 상기 프로세스는 단계 340에서 계속되어, 다음 차례의 VCO가 (만약 존재한다면) 선택되고, 단계 320 및 330의 프로세스들이 그에 대해 반복된다. 상기 선택된 PLL에 대한 VCO가 더이상 남아있지 않을 경우, 단계 350에서 다른 PLL이 선택되고, 그 대응 VCO(들)가 활성화되어 상기 VCO의 대응하는 최저, 중간 대역 및 최고 동작 주파수 지점을 결정한다. PLL이 더이 상 남아있지 않을 경우, 상기 시작 및 교정 프로세스는 종료된다. 유사한 동작들이 다른 동조가능 주파수 공급원은 물론, 고정 주파수 공급원에 대하여 수행될 수 있다. 예를 들면, 후자에 있어서, 상기 고정 주파수 공급원의 발진기는 전형적으로 저 주파수, 중간 대역 및 고 주파수 지점을 갖지 않을 것이므로, 프로세스 330이 생략될 수 있다. 나아가, 단계 340의 프로세스는, 단일 발진기를 채용하는 고정 또는 동조가능 주파수 공급원에 대하여 생략될 수 있다. 다른 변형들이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
본 발명의 특정 실시예에서, 상기 VCO의 동작 주파수는 상기 VCO에 공급된 저정밀(coarse) 및 정밀(fine) 동조 워드를 이용함으로써 디지털식으로 제어된다. 예시적 일 실시예에서, 상기 저정밀 동조 워드는 0 내지 31의 값의 범위를 갖는데, 여기서 0은 최고의 VCO 동작 주파수를 나타내고 31은 최저의 VCO 동작 주파수를 나타낸다. 이러한 실시예에서, VCO 저 주파수 지점, 중간 대역 주파수 지점 및 고 주파수 지점을 식별하는 단계 330의 상기 프로세스는, 각각 값 31, 15 및 0의 제어 워드를 제공하고 미리 정의된 주파수에서, 예를 들면, 상기 VCO의 가장 선형인 동조 범위의 중앙을 나타내는 1.5V에서 동기된 주파수(locked frequency)를 기록함으로써 수행된다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기 VCO 주파수가 아날로그 전압을 이용하여 설정될 수도 있고, 또는 보다 짧거나 긴 길이의 디지털 워드가 본 발명하의 다른 실시예들에서 사용될 수 있다는 점을 인식할 것이다.
도 3b는, 본 발명에 따른, PLL 주파수 공급원 내의 복수의 발진기에 대한 동 작 주파수 지점을 저장하는 예시적 데이터 구조를 도시한다. 설명되는 실시예는 총 세 개의 PLL을 도시하며, 각각의 PLL은 다섯 개의 VCO를 포함한다. 물론, PLL들의 개수 및 PLL 당 VCO의 개수에 대한 다른 배열이 본 발명하의 다른 실시예들에서 사용될 수 있다. 또한 상기한 바와 같이, PLL이 아닌 주파수 공급원들이 본 발명하의 다른 실시예들에서 구현될 수도 있다.
예시적 실시예에서, vco_freq 데이터 구조 360은 세 개의 페이지 362, 364 및 366을 포함하고, 각각의 페이지는 하나의 PLL에 대응한다. 각각의 데이터 구조 페이지는, 상기 다섯 개의 VCO들의 각각의 최저, 중간 대역 및 최고 동작 주파수 지점에 대응하는 분할 비율 Npll을 열거하며, 그 세 가지의 값은 각각 Npllmin, Npllmax 및 Npllmid라고 명명된다. 각각의 VCO는 특정 주파수 대역 상에서의 동조를 제공하며, VCO들 모두는 특정 PLL에 대한 전체 동조 범위를 집단적으로 제공한다.
또한 각각의 페이지는, 특정 VCO의 최저 및 최고 동작 주파수에 각각 대응하는 디지털 저정밀 동조 워드(이하, "저정밀 워드(coarse word)" 또는 "CW") CW_fmin 및 CW_max를 포함한다. 저정밀 워드 CW_fmin 및 CW_fmax는, 그들이 상기 VCO에 공급될 때 상기 VCO가 최저 및 최고의 주파수로 동조하도록 제어하는 디지털 제어 신호이다. 파라미터 Npllmid는 상기 특정 VCO에 상기 중간 대역 지점을 나타내는 저정밀 워드가 공급될 때의 그 결과인 분할 비율에 대응하며, 도시된 실시예에서는 15이다.
도시된 데이터 구조에서, 최저의 VCO 동작 주파수는 31 대신 25의 값의 저정 밀 워드 CW_fmin으로 식별되고, 최고의 VCO 동작 주파수 CW_fmax는 0 대신 5의 값으로 식별되며, 이로써 인접한 VCO들 사이에 중첩을 위한 소정의 마진(margin)을 제공한다. 저정밀 워드 증가량 당 동조 범위가 알려져 있는 경우, 각각의 VCO의 실제의 최고 및 최저 동조 지점은 상기 저정밀 워드들로부터 보간(interpolation)될 수 있다; 예를 들면, VCO 1의 CW_fmin이 25이고 저정밀 워드가 4000MHz의 주파수에 대응한다는 것이 알려져 있고, 또한 상기 VCO가 저정밀 워드 증가량 32에 대해 400MHz에 걸쳐 동조된다는 것이 알려져 있다면, 각각의 저정밀 워드 증가량은 실질적으로 12.5MHz의 동조 범위를 제공할 것이라고 판단될 수 있다. 따라서, VCO 1이 CW 25에서 4000MHz로 동조되더라도, 6×12.5MHz, 즉, 75MHz만큼 더 낮은 주파수로 동조되어 VCO 2의 동조 범위의 하이 엔드(high end)와 중첩될 수 있다. 이러한 방식으로, 프로세스, 온도, 동작 또는 다른 변동들에 대해 간극을 갖지 않는(gap-free) 동조 성능을 보장하기 위해, 인접한 VCO들은 그들의 동조 주파수 범위에서 소정의 중첩을 제공하도록 설계될 수 있다.
도 3c는 본 발명에 따른, 현재 생성된 주파수의 정보를 저장하는 예시적 데이터 구조를 도시한다. 이미 생성된 데이터 구조 370은, 동기된 주파수를 제공하는 상기 PLL들의 (만약 존재한다면) 현재 생성된 또는 동기된 주파수에 관한 정보를 포함하며, 상기 PLL 내의 VCO가 상기 동기된 주파수를 제공하기 위해 채용된다. 특정 실시예에서, 생성된 최저의 주파수에 관련된 PLL 및 VCO 정보가 가장 먼저 열거되고, 생성된 최고 주파수에 관련된 정보는 가장 나중에 열거된다. 다른 예시적 실시예에서는, PLL이 출력 주파수를 발생시키지 않을 때, 상기 PLL에 의해 생성된 주파수는 상기 저장된 동작 주파수의 외부의 주파수, 예를 들면, 어떤 PLL도 신호를 발생시키지 않는 주파수인 O 또는 5000MHz로서 디스플레이된다. 보다 구체적으로, 상기 데이터 구조 370은 생성된 신호의 주파수가 변경될 때 갱신 및 재정렬되며, 활성화 또는 비활성화된다.
목표 주파수가 최초로 동기된 주파수인 경우
도 4는, 본 발명에 따른, 요청된 목표 주파수가 최초로 생성된 주파수(또는 PPL에 의해 생성된 신호인 경우, "동기된" 주파수임)인 경우의 동조 프로세스 240의 예시적 실시예를 도시한다. 상기 다중 주파수 공급원 시스템이 현재 다른 신호들을 생성하지 않는다면, 발진기 선택 프로세스는 상기 목표 주파수에 가장 근접한 중간 대역 주파수 지점을 갖는 발진기, 예를 들면, VCO를 식별하는 단계를 포함한다(단계 410). 단계 420에서 상기 식별된 VCO가 활성화되고, 상기 요청된 목표 주파수로 동조 및 동기하도록 허용된다.
목표 주파수가 동기된 최저의 주파수 이하인 경우
도 5a는, 본 발명에 따른, 상기 요청된 목표 주파수가 생성된 최저의 주파수보다 낮은 경우의 동조 프로세스 260의 예시적 실시예를 도시한다. 본 발명의 특정 실시예에서, 상기 목표 주파수로의 VCO 동조는 제2의 (기존의) 주파수 이하로부터 상기 기존의 주파수와 교차하지 않으면서 상기 목표 주파수로 접근함으로써 행해진다.
상기 프로세스는 단계 502에서 시작되어, 생성/동기된 최저의 주파수보다 낮은 최소의 주파수를 갖는 하나 또는 그 이상의 발진기(예를 들면, VCO)가 식별된다. 단계 504에서, 상기 목표 주파수로 동조하는 상기 식별된 VCO 중의 하나가 선택된다. 상기 선택 프로세스는, 상기 목표 주파수로 동조될 때 상기 선택된 VCO 중 어느 것이 가장 선형인 동조 범위에 가장 근접하거나 상기 동조 범위 내에 존재할 것인지, 그리고 선택된 VCO가 상기 동기된 주파수로부터 가장 먼 주파수에서 활성화될 수 있는지 여부를 포함하는 다양한 인자들을 포함할 수 있다.
단계 506에서, 상기 선택된 VCO는 그 동조 범위의 로우 엔드(low end) 내의 시작 주파수로부터 동조를 시작하도록 설정된다. 특정 실시예에서, 상기 선택된 VCO는 대응 저정밀 워드 CW_fmin이 공급되어, 동조 주파수를 그 최소 주파수 지점으로 설정한다. 다른 실시예에서, 상기 VCO는 그 주파수 범위의 로우 엔드 내의 다른 지점으로부터 동조를 시작한다. 단계 510에서, 상기 선택된 VCO가 활성화되고, 상기 요청된 목표 주파수로 동조 및 동기하도록 허용된다.
도 5b는 본 발명에 따른, 상기 선택된 발진기가 활성화되고 상기 생성된 최저의 주파수보다 낮은 목표 주파수로 동조되는 프로세스 510의 예시적 실시예를 도시한다. 처음에 단계 511에서 상기 선택된 VCO는, 상기 VCO에 상기 CW_fmin 저정밀 워드를 공급함으로써 그 최저 동작 주파수 지점으로 설정된다. 단계 512에서, 상기 VCO의 정밀 동조 설정은, 특정 실시예에서 모든 정밀 동조 커패시터를 스위치-인(switch in)함으로써 그 최저 주파수로 설정된다. 단계 513에서, PLL 분할 비율 N이 상기 목표 주파수로 동조하도록 설정되고, 단계 514에서 상기 VCO의 상기 동조 전압 VTune이 측정된다.
단계 515에서, 상기 VCO의 최대 전압 V2보다 높은 동조 전압이 측정되는지 여부에 관하여 판단된다. 만약 그렇다면, 현재의 저정밀 동조 범위는 너무 낮은 주파수를 갖는 것이므로, 상기 VCO는 올바른 저정밀 동조 범위에 존재하는 것이 아니다. 이 경우, 단계 516 내지 519의 프로세스들이 수행되어, 루프 필터가 미리 정의된 전압(특정 실시예에서는 최저 동조 전압 V1)으로 사전 충전되고, 다음 차례의 보다 높은 주파수 범위에 대응하는 저정밀 워드가 선택되고, 상기 루프 필터가 상기 사전 충전 전압으로부터 해제되고(released), 상기 VCO가 새로운 저정밀 워드로 활성화되고, 동기하도록 동조를 시도한다. 상기 루프 필터의 사전 충전에 대한 예시적 회로가 이하 도 11에서 설명된다.
동조 전압 VTune이 상기 VCO의 최대 전압 V2보다 낮다면, 상기 VCO는 동조 가능한 저정밀 범위 내에 존재하는 것이고, 상기 프로세스는 정밀 동조 프로세스가 수행되는 단계 520 내지 525에서 계속된다. 도시된 특정 실시예에서는, 상기 동조 전압 VTune이 미리 정의된 범위, 예를 들면, 1.25V 내지 1.75V - 1.5V는 VCO 중간 대역 주파수 지점을 나타냄 - 내에 있는지 여부에 관한 제1 판단이 이루어진다. 상기 미리 정의된 범위는, 예를 들면, 상기 발진기의 가장 선형인 범위를 나타내는 원하는 임의의 범위일 수 있다.
단계 520에서, 동조 전압 VTune이 상기 미리 정의된 범위 내에 존재하지 않는 다면, 상기 VCO는 올바른 정밀 동조 범위로부터 벗어나고 너무 낮은 주파수를 갖는다(왜냐하면, 상기 정밀 동조 범위는 단계 512에서 최저 동조 범위로 설정되었기 때문). 이 경우, 단계 521 내지 525의 프로세스가 수행되어, 상기 루프 필터가 미리 정의된 전압(예를 들면, 최저 동조 전압 V1)으로 사전 충전되고, 다음 차례의 보다 높은 주파수 범위에 대응하는 정밀 동조 워드가 선택되고(상기 워드는 하나 또는 그 이상의 상기 정밀 동조 커패시터를 스위치-아웃(switch-out)시키도록 동작될 수 있음), 상기 루프 필터가 상기 사전 충전 전압으로부터 해제되며, 상기 VCO가 새로운 정밀 워드로 활성화되고, 동기하도록 동조를 시도한다. 상기 동조 전압이 상기 미리 정의된 범위 내에 있는지를 판단하기 위해 다시 측정되고, 만약 그렇지 않다면, 단계 520 내지 525의 프로세스가 반복된다. 상기 동조 전압이 상기 미리 정의된 범위 내의 값에 도달하면, 상기 동조 프로세스는 완료된다.
중간 주파수 지점 연산
도 5c는 본 발명에 따른, 상기 선택된 발전기가 원하는 목표 주파수로 동조하는 프로세스 519의 예시적 실시예를 도시한다. 당해 실시예에서, 상기 VCO의 시작 주파수는 미리 알 수 없지만, 상기 VCO가 최저의 VCO 동조 주파수 또는 그 이상인 주파수로부터 동조를 시작할 것이라는 점은 알려져 있다.
처음에 단계 531에서, 상기 최저의 VCO(또는 다른 발전기 타입) 주파수가 식별된다. 다음으로 단계 532에서, 상기 최저 동조 주파수와 상기 목표 주파수 사이 의 동조 범위가 정해진다. 도시된 실시예에서, 상기 최저의 VCO 주파수는 저정밀 워드 CW_fmin에 대응하는 주파수이며, 이는 도 3b에서 도시된 데이터 구조로부터 확인될 수 있다.
단계 533에서, 상기 최저의 VCO 주파수(또는 갱신된 시작 주파수. 이는 이하에서 보다 상세히 설명됨)로부터 상기 목표 주파수로 이동하는 상기 동조 범위가 너무 큰지 여부에 관한 판단이 이루어진다. 상기 선택된 VCO가 너무 큰 주파수 범위 상에서 동조할 때, 상기 VCO는 기존의 주파수의 동작을 간섭하는 효과를 일으킬 수 있다.
단계 533에서, 상기 목표 주파수로의 상기 VCO 동조 범위가 너무 넓다고 판단된다면, 상기 프로세스는 단계 534에서 계속되어, 중간 주파수가 상기 시작 주파수(이하에서 설명되는 바와 같이, 상기 VCO의 최저 동조 주파수 또는 이전에 정의된 중간 주파수 지점)와 상기 목표 주파수의 사이에서 정의된다. 다음으로 단계 535에서, 단계 533에서 상기 동조 범위가 너무 큰지 여부를 판단하기 위해 이용된 이전의 시작 주파수가 갱신되어 상기 중간 주파수가 되고, 상기 프로세스는 단계 531로 복귀하여, 새로운 시작 주파수(즉, 상기 연산된 중간 주파수 지점)로부터 상기 목표 주파수로의 동조 범위가 너무 넓은지 여부를 판단하기 위하여 다시 계산이 행해진다. 만약 상기 동조 범위가 또다시 너무 넓다면, 제1 중간 동조 지점 및 상기 목표 주파수 사이의 제2 중간 동조 지점을 식별하기 위해 단계 534 및 535의 상기 프로세스가 반복된다. 단계 533에서, 만약 상기 동조 범위가 수용 가능한 한도 내에 있는 것으로 판단된다면, 상기 프로세스는 단계 536에서 계속되어, 만약 상기 중간 지점이 존재한다면 이를 경유하여 상기 목표 주파수로 동조하도록 상기 VCO가 제어된다.
주파수 오버슈트는, 상기 발진기가 긴 주파수 범위 상에서 기존의 주파수에 상대적으로 근접하게 위치된 목표 주파수로 동조할 때 일어날 수 있는 하나의 예시적 간섭 메커니즘이다. 그러한 경우, 주파수 오버슈트의 양을 감소시키기 위해서는 시작 주파수와 최종 목표 주파수 사이의 중간 주파수 지점으로 동조하는 것이 더 이로울 수 있다. 그러한 경우에, 전체 동조 범위는 두 개의 보다 작은 범위로 축소되며, 제1 범위는 상기 최저의 VCO 주파수와 상기 중간 동조 지점 사이에 존재하고, 제2 범위는 상기 중간 동조 지점과 상기 목표 주파수 사이에 존재한다. 반복적으로, 상기 중간 동조 지점과 상기 목표 주파수, 또는 상기 최저의 VCO 주파수와 상기 중간 지점 사이의 주파수 범위 역시 너무 크다고 밝혀질 수 있고, 이 경우 추가적인 중간 지점이 그들 사이에 정의될 수 있다.
일 실시예에서, 단계 532에서의 상기 결정 프로세스는 중간 동조 지점 FInt의 연산 및 당해 중간 동조 지점 FInt가 미리 정의된 조건을 만족하는지 여부에 기초한다. 특정 실시예에서, 상기 중간 동조 지점 FInt는 다음과 같이 계산된다:
Figure 112009029206596-pat00001
여기서, FInt는 결정되어야 하는 중간 주파수(Hz)이고;
Favoid는 기존의, 즉, 제2 주파수(Hz)이고;
FTarget은 제1 반복에서의 목표 VCO 주파수이고, 이후의 반복 프로세스에서는 이전에 연산된 중간 동조 지점 FInt이며;
Mar는 미리 정의된 마진(Hz)이고;
Overshoot은 미리 정의된 주파수 오버슈트 양(단위 없음)이다.
도 5a 및 5b의 도시된 실시예에서, 상기 두번째의 주파수 파라미터 Favoid는 회피되어야 하는 최저의 동기 주파수이고, 파라미터 FTarget은 원하는 목표 주파수이고, 파라미터 Overshoot은 상기 목표 주파수에 대한 최종 주파수 스텝 크기(step size)의 퍼센트 비율이며, Mar은 프로세스 다양성, 환경적 요인 등을 담당하기 위해 이용되는 안전 마진(safety margin)으로서 선택적으로 할당된 미리 정의된 마진으로, 예시적 실시예에서는 상기 VCO 동조 범위의 0.2% 내지 5%이다.
중간 지점 FInt가 연산되면, 상기 중간 지점이 상기 VCO의 최저 시작 주파수보다 높은 주파수를 갖는지 여부에 관하여 판단된다:
Figure 112009029206596-pat00002
여기서, FVCO _ Low는 최저의 VCO 시작 주파수이다. 만약 상기 조건이 만족된다면(즉, 상기 연산된 중간 지점이 상기 최저의 VCO 시작 주파수보다 높다면), 중간 지점으로의 VCO 동조가 필요한 것으로 간주된다.
단지 예로서, 이하의 조건들이 주어진다면, 즉, Overshoot가 50%이고, 상기 선택된 VCO가 1GHz의 최저 주파수로부터 1.3GHz의 목표 주파수로 동조하고, 기존의 주파수 Favoid는 1.6GHz에 존재하며, 0.03GHz의 가드(guard) 마진이 이용된다면, 수학식 1은 이하와 같이 제1 중간 지점을 산출할 것이다.
Figure 112009029206596-pat00003
이 경우, 상기 제1 중간 지점 FInt ,1 st(0.76GHz) < FVCO _ Low(1.0GHz)이고, 따라서 당해 지점으로의 동조는 필요하지 않다(그리고, 최저 VCO 시작 주파수가 1.0GHz이므로 가능하지 않다). 이 경우, 1.0GHz로부터 1.3GHz로, 가능한 가장 넓은 동조 범위 상에서 상기 목표 주파수로 VCO를 동조시키는 것은 Favoid에 위치된 기존의 주파수를 방해하지 않을 것이다.
또는, 상기 기존의 주파수 Favoid가 상기 목표 주파수 FTarget 보다 근접한다면, 즉, 예를 들면, Favoid가 1.35GHz라면 상기 제1 중간 지점은 이하와 같이 연산될 것이다:
Figure 112009029206596-pat00004
이 경우, 조건 FInt ,1 st(1.26GHz) > FVCO _ Low(1.0GHz)가 참이므로, 상기 동조 범위는 단계 532에서 너무 크다고 판단되어야 한다.
그러한 경우, 상기 프로세스는 단계 534에서 계속되어, 수학식 4에서 연산된 상기 제1 중간 지점이 동조 지점으로서 정의되며, 상기 VCO는 1.3GHz에서의 상기 목표 주파수로 동조하기 이전에 당해 동조 지점으로 동조할 것이다.
단계 535에서, 수학식 4에서 연산된 상기 중간 동조 지점이 목표 주파수 FTarget이 되고, 제2 중간 지점이 상기 최저 VCO 주파수 이상인지 여부를 판단하기 위해, 제2 연산이 수학식 1을 이용하여 단계 533에서 행해진다:
Figure 112009029206596-pat00005
이 경우, FInt ,2 nd(1.14GHz) > FVCO _ Low(1.0GHz)이므로 상기의 조건이 역시 만족되어 제2 중간 지점으로의 동조가 요구되고, 제3의 반복이 수행되며, 이로써 목표 주파수 FTarget은 상기 제2 중간 지점 1.14GHz가 된다:
Figure 112009029206596-pat00006
이 경우, FInt ,3 rd(0.78GHz) < FVCO _ Low(1.0GHz)이므로 상기 조건은 만족되지 않고, 따라서 제3 중간 지점으로의 동조는 요구되지 않는다.
당해 제2 예시에서 상기 중간 동조 지점이 결정되면, 상기 VCO는 그 VCO 시작 지점(1.0GHz 및 1.14GHz 사이의 어디든 존재할 수 있음)으로부터 1.14GHz로, 그 다음 1.14GHz로부터 1.26GHz로, 최종적으로 1.26GHz로부터 최종 목표 주파수인 1.30HGz로 동조하도록 제어(또는, 이후에 동조하도록 프로그래밍)된다(프로세스 535). 이러한 방식으로, 주파수 오프셋이 감소되어 1.35GHz에서의 기존의 주파수의 동작에 실질적으로 영향을 주지 않는다는 점이 보장된다.
또 다른 실시예에서, 상기 VCO 동조 범위가 너무 넓은지 여부에 관한 단계 533에서의 상기 판단 프로세스는 다음과 같이 연산된다:
Figure 112009029206596-pat00007
상기 부등식의 좌측은 상기 목표 주파수 및 상기 연산된 중간 주파수 지점 사이의 대역폭을 나타내고, 상기 식의 우측은 상기 목표 주파수 및 상기 기존의 (회피(avoid)) 주파수 사이의, 미리 정의된 마진에 의해 오프셋(offset)된 대역폭을 나타낸다. 일반적으로, 만약 상기 좌측이 우측보다 크다면, 중간 지점은 필요 하지 않은 것으로 간주된다. 또는, 상기 좌측 및 우측이 실질적으로 동일한 크기를 가질 때 또는 상기 우측이 상기 좌측보다 클 때, 하나 또는 그 이상의 상기 연산된 중간 주파수 지점으로의 동조가 필요한 것으로 간주된다.
상기 수학식 1 및 2가 이하와 같이 표현된다는 점을 제외하고, 상기와 동일한 프로세스가 프로세스 619에 대해 중간 주파수 지점을 연산하기 위해 이용될 수 있다:
Figure 112009029206596-pat00008
Figure 112009029206596-pat00009
여기서, FVCO _ High는 상기 VCO의 최고 시작 주파수를 나타낸다. 상기 중간 주파수 지점 FInt가 FVCO _ High 이하인 경우, 상기 연산된 중간 주파수로의 VCO 동조가 필요한 것으로 간주된다.
특정 실시예에서, 상기 오버슈트 파라미터는 5 내지 80퍼센트의 범위를 갖고, 구체적 실시예에서는 20퍼센트이다. 본 발명은 상기 동조 프로세스 중에 주파수 오버슈트를 감소시키는 루프 필터 구조를 제공하고, 이러한 구성의 예시적 실시예가 이하에서 상세히 제공된다.
상기 주파수 오버슈트 효과는 커버되는 동조 범위의 소정 퍼센트 비율에 의 해 나타내어지지만, 본 발명에서는 다른 방식도 물론 이용될 수 있다. 또한, 단계 520 내지 525에서 설명된, 미리 정의된 범위 내의 동조 전압을 확보하기 위해서 커패시터가 조직적으로(systemically) 접속 해제되는 상기 동조 프로세스 대신, VCO 정밀 동조는 단계 531 내지 536의 프로세스들을 포함할 수 있다.
목표 주파수가 동기된 최고의 주파수 이상인 경우
도 6a는, 본 발명에 따른, 상기 요청된 목표 주파수가 생성된 최고의 주파수보다 높은 경우의 동조 프로세스 280의 예시적 실시예를 도시한다. 특정 실시예에서 상기 프로세스는 도 5a에서 설명되고 도시된 것과 크게 유사하고, 차이점은 상기 목표 주파수가 상기 생성된 최고의 주파수의 높은 쪽으로부터 상기 생성된 최고의 주파수와 교차하지 않고 접근된다는 점이다.
상기 프로세스는 단계 602에서 시작되어, 생성된 최고의 주파수보다 높은 최대 주파수를 갖는 하나 또는 그 이상의 발진기(예를 들면, VCO)가 식별된다. 단계 604에서, 상기 식별된 VCO 중 하나가 상기 목표 주파수로의 동조를 위해 선택된다. 상기 선택 프로세스는, 상기 목표 주파수로 동조될 때 상기 선택된 VCO들 중의 어느 것이 가장 선형인 동조 범위에 가장 근접하거나 상기 동조 범위 내에 존재할 것인지, 그리고 선택된 VCO가 동기된 주파수로부터 가장 먼 주파수에서 활성화될 수 있을 것인지를 포함하는 다양한 인자들을 포함할 수 있다.
단계 606에서, 상기 선택된 VCO는 그 동조 범위의 하이 엔드 내의 시작 주파수로부터 동조를 시작하도록 설정된다. 특정 실시예에서, 상기 VCO는 대응 저정밀 워드 CW_fmax가 공급되어 동조 주파수를 그 최대 주파수 지점으로 설정한다. 다른 실시예에서, 상기 VCO는 그 주파수 범위의 하이 엔드 내의 다른 지점으로부터 동조를 시작한다. 단계 610에서, 상기 선택된 VCO가 활성화되고 요청된 목표 주파수로 동조 및 동기하도록 허용된다.
도 6b는 본 발명에 따른, 상기 선택된 발진기가 활성화되고 생성된 최고의 주파수보다 높은 목표 주파수로 동조되는 프로세스 610의 예시적 실시예를 도시한다. 상기 프로세스는 도 5b에서 설명되고 도시된 것과 크게 유사하며, 차이점은 동조가 생성/동기된 최고의 주파수의 높은 쪽으로부터 수행된다는 점이다.
처음에 단계 611에서, 상기 선택된 VCO는 상기 VCO에 CW_fmax 저정밀 워드를 공급함으로써 최고의 동작 주파수 지점으로 설정된다. 단계 612에서, 상기 VCO의 정밀 동조 설정은, 특정 실시예에서 모든 상기 정밀 동조 커패시터를 접속 해제시킴으로써 그 최고 주파수로 설정된다. 단계 613에서 상기 PLL 분할 비율 N이 상기 목표 주파수로 동조하도록 설정되고, 단계 614에서 상기 VCO의 동조 전압 VTune이 측정된다.
단계 615에서, 상기 VCO의 최소 전압 V1보다 낮은 동조 전압이 측정되는지 여부에 관하여 판단된다. 만약 그렇다면, 현재의 저정밀 동조 범위는 너무 높은 주파수를 가지므로 상기 VCO는 올바른 저정밀 동조 범위 내에 존재하는 것이 아니다. 이러한 경우, 단계 616 내지 619의 프로세스들이 수행되어, 루프 필터가 미리 정의된 전압(특정 실시예에서는, 최고 동조 전압 V2)에서 사전 충전되고, 다음 차례 의 보다 낮은 주파수 범위에 대응하는 저정밀 워드가 선택되고, 상기 루프 필터가 상기 사전 충전 전압으로부터 해제되며, 상기 VCO가 새로운 저정밀 워드로 활성화되고 동기하도록 동조를 시도한다. 상기 루프 필터를 사전 충전시키는 예시적 회로가 이하 도 11에서 설명된다.
상기 동조 전압 VTune이 상기 VCO의 최소 전압 V1보다 높다면, 상기 VCO는 동조 가능한 저정밀 범위 내에 존재하고, 상기 프로세스는 정밀 동조 프로세스가 수행되는 단계 620 내지 625에서 계속된다. 도시된 특정 실시예에서, 상기 동조 전압 VTune이 미리 정의된 범위, 예를 들면, 1.25V 내지 1.75V - 1.5V는 상기 VCO의 중간 대역 주파수 지점을 나타냄 - 내에 존재하는지 여부에 관한 제1 판단이 이루어진다. 상기 미리 정의된 범위는, 예를 들면, 상기 발진기의 가장 선형인 범위를 나타내는 임의의 원하는 범위일 수 있다.
만약 단계 620에서, 상기 동조 전압 VTune이 상기 미리 정의된 범위 내에 존재하지 않는다면, 상기 VCO는 올바른 정밀 동조 범위로부터 벗어나고 너무 높은 주파수를 갖는 것이다(상기 정밀 동조 범위는 단계 612에서 최고의 동조 범위로 설정되었기 때문). 이 경우 단계 621 내지 625의 프로세스들이 수행되어, 상기 루프 필터가 미리 정의된 전압(예를 들면, 최고의 동조 전압 V2)으로 사전 충전되고, 다음 차례의 보다 낮은 주파수 범위에 대응하는 정밀 동조 워드가 선택되고(상기 워드는 하나 또는 그 이상의 상기 정밀 동조 커패시터들을 접속시킴), 상기 루프 필터가 상기 사전 충전 전압으로부터 해제되며, 상기 VCO는 새로운 정밀 워드로 활성 화되고, 동기하도록 동조를 시도한다. 상기 동조 전압은 상기 미리 정의된 범위 내에 있는지 여부를 판단하기 위해 다시 측정되고, 만약 그렇지 않다면, 단계 620 내지 625의 프로세스들이 반복된다. 상기 동조 전압이 상기 미리 정의된 범위 내의 값에 도달하면, 상기 동조 프로세스는 완료된다.
중간 지점을 식별하고 상기 중간 지점으로 동조하는 동조 프로세스 619는 도 5c에서 설명되고 도시된 프로세스와 크게 유사하다. 본 발명의 일 실시예에서, 동조 범위가 너무 큰지 여부에 관한 판단이 프로세스 531 내지 516의 프로세스들 및 그에 관하여 개설(槪說)된 수학식 8 및 9를 이용하여 수행된다.
예를 들면, 이하의 조건들이 주어진다면, 즉, Overshoot가 50%이고, VCO가 1.60GHz의 최대 시작 주파수 FVCO _ High를 갖고, 목표 주파수 FTarget이 1.3GHz이고, 기존의 주파수 Favoid가 1.25GHz이며, 가드 마진 Mar이 0.03GHz일 때, 수학식 6은 다음과 같이 제1 중간 동조 지점 FInt를 도출한다:
Figure 112009029206596-pat00010
수학식 (14)의 조건 FInt(1.34GHz) < FVCO _ High(1.6GHz)가 만족되므로, 상기 동조 범위는 큰 것으로 간주되고, 상기 목표 주파수로의 동조 이전에 상기 중간 지점으로의 동조가 요구된다.
제2 중간 동조 지점이 연산되는데, 여기서 FTarget(이전에는 1.3GHz)은 이전에 연산된 중간 동조 지점 1.34GHz가 된다:
Figure 112009029206596-pat00011
상기 반복은 1.46GHz에서의 중간 동조 지점을 제공하는데, 이는 상기 VCO의 최고 동조 주파수(1.6GHz) 이하의 값이다. 따라서 수학식 14의 조건이 만족되고, 제2 중간 지점으로의 동조가 요구된다. 동일한 방식으로, 제3 중간 동조 지점이 더 계산된다:
Figure 112009029206596-pat00012
이 경우, 제3 중간 지점은 1.6GHz의 상기 목표 주파수보다 큰 값을 갖고, 따라서 상기 제3 중간 지점으로의 동조는 요구되지 않는다.
상기와 같이, 오버슈트 파라미터는 소정 범위의 값의 갖고, 예시적 실시예에서는 5 내지 80 퍼센트이며, 특정 실시예에서는 20퍼센트이다. 나아가, 다른 선형 또는 비선형 연산이 주파수 오버슈트는 물론 다른 효과들을 나타내기 위해 이용될 수 있다. 또한, 단계 620 내지 625에서 설명된, 미리 정의된 범위 내의 동조 전압을 확보하기 위해 커패시터가 조직적으로 접속되는 상기 정밀 동조 프로세스는, 단 계 531 내지 535의 동조 프로세스를 선택적으로 포함할 수 있다.
목표 주파수가 기존의 동기된 주파수들 사이에 위치된 경우
도 7은 본 발명에 따른, 상기 요청된 목표 주파수가 두 개의 기존의 주파수 FHigh 및 FLow 사이에 위치되는 동조 프로세스 290의 예시적 실시예를 도시한다. 상기 프로세스는 단계 705에서 시작하여, 상기 요청된 목표 주파수보다 높은, 그리고 낮은 주파수 FHigh 및 FLow가 식별된다. 특정 실시예에서, 이 프로세스는 도 3c에 도시된 이미 생성된 데이터 구조 370에 억세스함으로써 수행된다.
단계 710에서, FHigh 및 FLow 사이의 간격이 미리 정의된 문턱값보다 큰지 여부가 판단된다. 특정 실시예에서, 상기 미리 정의된 문턱값은 상기 선택된 VCO가 동조할 수 있는 범위인, 미리 정의된 마진을 더한 동조 범위를 나타내며, 따라서, 수반되는 주파수 오버슈트 효과가 기존의 FHigh 및 FLow 주파수에 영향을 미치지 않을 것이다. 특정 실시예에서 상기 미리 정의된 마진은, 상기 VCO가 저정밀 동조 워드와 정밀 동조 워드의 어느 하나 또는 모두를 이용하여 상기 목표 주파수로 동조하도록 시도할 때 상기 동조 프로세스에 도입되는 보간(interpolation) 오류(또는 그 인자)를 포함하며, 상기 동조 프로세스는 이하에서 보다 상세히 정의되는 바와 같다.
단계 710에서 만약 FHigh 및 FLow 사이의 간격이 상기 미리 정의된 문턱값보다 크다고 판단된다면, 단계 715에서 발진기가 선택된다. 상기 선택 프로세스는, 상기 목표 주파수로 동조될 때, 상기 선택된 VCO 중 어느 것이 가장 선형인 동조 범위에 가장 근접할 거나 상기 범위 내에 존재할 것인지를 포함하는 다양한 인자들을 포함할 수 있다. 만약 상기 고 주파수 FHigh 및 저 주파수 FLow가 상기 미리 정의된 문턱값보다 작게 서로 이격되어 있다면, 상기 프로세스는 단계 750에서 계속되며, 이는 도 8a에 보다 상세히 도시되어 있다.
단계 720에서, FHigh 및 FLow 사이의 중점(median point)이 결정된다. 특정 실시예에서, 이러한 프로세스는 도 3c에 도시된 상기 이미 생성된 데이터 구조 370을 이용하여 수행된다. 단계 725에서, 상기 중간 주파수 지점이 상기 선택된 VCO의 중간 대역 주파수 지점보다 위에 위치되는지 아래에 위치되는지 여부에 관하여 판단된다. 상기 중간 주파수 지점이 보다 높이 위치된다면, 상기 선택된 VCO에 대한 시작 주파수가 상기 고 주파수 및 중간 대역 주파수 사이의 보간값(interpolated value)으로서 연산된다(단계 730). 또는, 상기 중간 주파수가 상기 선택된 VCO의 상기 중간 대역 주파수보다 낮게 위치된다면, 상기 선택된 VCO에 대한 상기 시작 주파수는 상기 중간 대역 및 저 주파수 지점 사이의 보간값으로서 설정된다(단계 735). 이러한 방식으로, 상기 시작 주파수는 상기 중간 주파수 지점에 보다 근접하게 위치되고, 따라서 상기 VCO의 최초의 활성화가 기존의 고 주파수 FHigh 또는 저 주파수 FLow를 방해할 가능성이 보다 적다.
상기 시작 주파수가 상기한 바와 같이 연산되고, 그에 대응하는 저정밀 워드 가 상기 선택된 VCO에 공급된다. 분할 비율은 상기 목표 주파수로 동조하도록 설정되고, 정밀 동조 커패시터들의 절반에 스위치가 넣어진다. 상기 선택된 VCO가 활성화되고, 상기 시작 주파수로부터 상기 목표 주파수로 동조를 시작한다(단계 740). 상기 VCO는 동기를 달성할 수 있을 만큼의 시간이 허용되고, 그 후 동조 전압 VTune이 측정되며, 단계 745에서, 상기 VTune이 (ⅰ) 상기 VCO의 최저 동조 전압 Vi 또는 그에 가까운 값을 갖는지, (ⅱ) 상기 VCO의 최고 동조 전압 V2 또는 그에 가까운 값을 갖는지, 또는 (ⅲ) 실질적으로 V1 및 V2 사이의 전압 범위의 중앙에 존재하는지 여부에 관하여 판단된다. VTune이 상기 최저 동조 전압 V1 또는 그에 가까운 값을 갖는 것으로 측정된다면, 상기 VCO는 너무 높은 주파수 범위에서 동작하고 있는 것일 수 있다. 그러한 경우, 도 5a 및 5b에 도시된 단계 506 및 510의 저정밀 및 정밀 동조 프로세스가 보다 나은 VCO 동조 범위를 탐색하기 위해 실행될 수 있다. VTune이 상기 최고 동조 전압 V2 또는 그에 가까운 값을 갖는 것으로 측정된다면, 상기 VCO는 너무 낮은 주파수 범위에서 동작하고 있는 것일 수 있다. 그러한 경우, 도 6a 및 6b에 도시된 단계 606 및 610의 저정밀 및 정밀 동조 프로세스가 보다 나은 VCO 동조 범위를 탐색하기 위해 실행될 수 있다. 단계 260 및 280의 동조 프로세스 모두는 상기 목표 주파수를 향하는 방향으로 중간 주파수 지점을 연산하고, 상기 중간 주파수 지점으로 동조시키는 동작을 포함할 수 있다. 또는, 상기 VCO가 상기 목표 주파수로의 동기를 달성하고 VTune이 상기 V1 및 V2 사이에서 측정된 다면, VCO 동작은 수용 가능한 한계 내에 존재하는 것으로 판단되고, 상기 동조 프로세스는 완료된다. 상기에서는 V1 및 V2가 상기 VCO의 최소 및 최고 동조 전압, 예를 들면, 0.5V 내지 3.5V로 설명되지만, 상기 V1 및 V2는 마찬가지로, 상기 VCO의 최적의 동작 영역을 보다 정밀하게 정의하는 보다 좁은 전압 범위, 예를 들면 1.25V 내지 1.75V에 대응할 수 있다. 후자의 실시예에서, 1.25V보다 작은 동조 전압은 도 5a에서의 단계 260에 의해 정의된 바와 같은 동조 동작을 야기할 것이고, 유사하게, 1.75V보다 큰 동조 전압에 대해서는 도 6a에서의 단계 280에 의해 정의된 동조 동작을 야기할 것이다.
목표 주파수가 상호 근접한 주파수들 사이에 위치된 경우
도 8a는 본 발명에 따른, 상기 요청된 목표 주파수가 두 개의 상호 근접한 기존의 주파수들 FHigh 및 FLow 사이에 위치되는 경우의 동조 선택 프로세스 750의 예시적 실시예를 도시한다. 상기 "상호 근접"이라는 용어는, 기존의 주파수들 사이의 간격이, VCO와 같은 발진기가 두 개의 주파수 FHigh 및 FLow 중 하나 또는 양쪽 모두를 방해하지 않고 상기 주파수들 사이에서 그 동조 범위의 상당 부분 상에서 동조하는 것을 허용하기에 충분하지 않은 것을 말한다. 그러한 경우, 상기 VCO의 동조 동작에 의해 발생된 효과들(예를 들면, 주파수 오버슈트)은, 상기 기존의 주파수들의 상기 발진기의 주파수에의 인접성으로 인해, 상기 기존의 주파수의 하나 또는 모두의 동작에 영향을 줄 가능성이 있다. 상기 예시적 실시예에서 나타난 바와 같이, 상기 간극(spacing)은 175MHz의 단위일 수 있지만, 다른 실시예에서는, 상기 주파수 간극이 이보다 더 좁거나 더 넓을 수 있는데, 예를 들면, 상기 주파수 간극은 10MHz, 20MHz, 50MHz, 75MHz, 100MHz, 150MHz, 200MHz, 250MHz, 500MHz와 같거나 작을 수 있고, 그보다 더 넓을 수도 있다.
상기 예시적 프로세스는 단계 805에서 시작하여, (ⅰ) FHigh보다 큰 최대 주파수 또는 (ⅱ) FLow보다 작은 최소 주파수를 갖는 하나 또는 그 이상의 VCO가 식별된다. 이러한 프로세스는 도 3b에 도시된 vco_freq 데이터 구조 360에 억세스함으로써 수행될 수 있다. 다음으로 단계 810에서, 상기 식별된 VCO 중 하나가 선택되는데, 상기 선택된 VCO는, 당해 VCO의 최소 주파수로부터 FLow 사이 또는 최대 주파수로부터 FHigh 사이에서 측정했을 때 최대의 오프셋을 갖는 것이 바람직하다. 이러한 방식으로, FHigh 또는 FLow로부터 가장 큰 주파수 오프셋을 갖는 VCO가 선택된다.
상기 프로세스는 단계 825에서 계속되어, FLow보다 낮은 주파수를 갖는 VCO가 선택되는지, 또는 FHigh보다 높은 주파수를 갖는 VCO가 선택되는지에 관하여 판단된다. 상기한 바와 같이, 각각의 이웃하는 주파수 FLow 또는 FHigh로부터의 가장 큰 오프셋을 제공하는 VCO가 선택되는 것이 바람직하다. FLow에 이웃하는 VCO가 선택되면, 상기 기존의 주파수 FLow에 근접하지만 상기 FLow와 교차하지 않는 접근 주파수 F0로 동조하기 위해 도 5b에 도시된 단계 510의 동조 절차가 수행된다. 도 5c에 도 시된 연산 및 중간 동조 프로세스 519가 본 명세서에 포함된 저정밀 또는 정밀 동조 절차에 채용될 수 있다.
상기 접근 주파수 F0는 기존의 주파수 FLow로부터 미리 정의된 거리만큼 이격되어 (상기 FLow 이하에) 위치되는데, 상기 미리 정의된 거리는 당해 접근 주파수 지점으로부터, 기존의 주파수들 FLow 및 FHigh 사이에 위치된 목표 주파수에 근접한 근사치로의 상대적으로 작은 주파수 도약(jump)이 일어나도록, 상기 접근 주파수를 상기 기존의 주파수에 근접하게 위치시킨다. 그러나, 다수의 중간 주파수들이 VCO 시작 주파수로부터 당해 접근 주파수 지점으로 동조될 필요가 있을 것이므로, 상기 접근 주파수 F0는 상기 기존의 주파수 FLow에 너무 근접하게 위치되지 않는 것이 바람직하다. 따라서, 상기 두 가지의 요건의 균형을 맞추기 위해서는 상기 접근 주파수 F0에 대한 가장 적합한 오프셋을 결정해야 하고, 예시적 실시예에서는, 상기 VCO 동조 범위의 1 내지 10 퍼센트 사이의 오프셋이 사용된다. 상기 VCO 동조 범위가 실질적으로 200MHz인 도시된 실시예에서, 상기 접근 주파수 F0는 상기 기존의 주파수 FLow의 2.5MHz 이하에서 정의된다.
이 프로세스의 특정 실시예에서, 상기 선택된 VCO가 FLow보다 낮은 최소 주파수를 가질 때, 상기 접근 주파수 F0에서의 동조는 상기 VTune 범위의 로우 엔드에 가까운 동조 전압, 예를 들면, 0.5V를 이용하여 동기된다. 이는 소정의 상태, 즉, 상기 VCO가 상기 목표 주파수보다 높이 동조할 때 상기 VCO가 가장 선형인 영역(예를 들면, 1.5V) 내에 또는 그에 근접하여 존재할 것이라는 점을 확실히 한다.
또는, FHigh에 이웃하는 VCO가 선택된 경우, 상기 기존의 주파수 FHigh에 근접하지만, 상기 FHigh와 교차하지 않는 접근 주파수 F0로 동조하기 위해, 도 6b에 도시된 단계 610의 동조 절차가 수행된다. 이 프로세스의 특정 실시예에서, 상기 접근 주파수 F0에서의 동조는 상기 VTune의 하이 엔드에 가까운 동조 전압, 예를 들면, 2.5V를 이용하여 동기된다. 이는 소정의 상태, 즉, 상기 VCO가 상기 목표 주파수보다 낮게 동조할 때 상기 VCO가 가장 선형인 영역(예를 들면, 1.5V) 내에 또는 그에 근접하여 존재할 것이라는 점을 확실히 한다. 도 5c에 도시된 중간 동조 프로세스 619가 본 명세서에 포함된 저정밀 또는 정밀 동조 절차 내에 채용될 수 있다.
다음으로 단계 835에서, 기존의 주파수 FLow와 FHigh의 사이에 위치된 상기 요청된 목표 주파수가 상기 접근 주파수 F0의 미리 정해진 범위 내에 존재하는지 여부에 관하여 판단된다. 상기 미리 정해진 범위 - 상기 접근 및 목표 주파수가 상기 미리 정해진 범위 내에 놓임 - 는, VCO 동조 범위의 선형 대역폭을 포함하는 다수의 인자들에 기초한다. 일 실시예에서, 상기 미리 정해진 범위는 일반적으로 상기 VCO 동조 범위의 1 내지 10% 사이에 존재하고, 특정 예시적 실시예에서는 실질적으로 200MHz의 동조 범위를 갖는 VCO에 대해 10MHz이다.
상기 요청된 목표 주파수가 상기 접근 주파수 F0의 상기 미리 정해진 범위 내에 존재한다면, 프로세스 840이 수행되어, 상기 VCO가 상기 접근 주파수 F0로부터 상기 기존의 주파수(FLow 또는 FHigh)를 거쳐 상기 목표 주파수로 폐쇄 루프 동기된다(closed loop locked). 폐쇄 루프 VCO 동조 동작에 있어서, 상기 VCO는 PLL 다이내믹스(PLL dynamics)에 따라 소정의 주파수로 동조하는 적합한 저정밀 및 정밀 동조 워드로 프로그래밍된다.
상기한 바와 같이, 상기 동조 프로세스는 VTune 범위의 로우 또는 하이 엔드상에 존재하는 VTune 전압에서 상기 접근 주파수 F0로 동조하는 단계를 포함하여, 상기 VCO가 이로써 상기 목표 주파수로 동조되면 가장 선형인 VTune 범위에 보다 근접하거나 상기 범위 내에서 동조될 수 있도록 한다.
상기 VCO가 상기 목표 주파수라고 신뢰되는 주파수로 동조되었다면, 상기 VCO의 동조 전압이 측정된다. 만약, 상기 목표 주파수로 동조되었을 때 상기 동조 전압이 수용 가능한 범위(예를 들면, 1.25V<VTune<1.75V) 내에 존재하지 않는다면, 상기 VCO는 새로운 저정밀 동조 워드와 정밀 동조 워드의 어느 하나 또는 모두로 프로그래밍되고, 다른 폐쇄 동기 루프 동조 동작을 수행하도록 활성화된다. 상기 프로세스는 상기한 조건을 만족할 때까지 반복된다. 다른 실시예에서는, 정밀 동조 프로세스가 개방 루프 동작에서 수행되는데, 상기 개방 루프 동작에서는 최종 주파수 오버슈트가 하나 또는 그 이상의 이웃하는 주파수에 영향을 줄 만큼 주파수 편위(excursion)가 크지 않다고 예상된다면, 상기 VCO가 시작 및 동기 주파수 사이 에서 제한 없이 동조하도록 허용된다.
만약 단계 835에서, 상기 목표 주파수가 상기 접근 주파수 F0로부터 상기 미리 정해진 범위보다 더 멀리 위치된다면, 상기 프로세스는 단계 845에서 계속되어, 낮은 Kv 동조 절차가 행해져야 하는지 또는 높은 Kv 동조 절차가 행해져야 하는지(프로세스 850 또는 860) 여부에 관하여 판단된다. 본 발명이 속하는 기술 분야에서 공지된 바와 같이, 상기 파라미터 Kv는 VCO 이득 또는 동조 민감성(tuning sensitivity)라고 하며, 인가된 전압 당 주파수 시프트를 나타낸다. 높은 Kv의 VCO는 보다 넓은 동조 범위 및 그 범위 상에서 Hz 당 보다 큰 선형성을 나타내고, 낮은 Kv의 VCO는 VTune 잡음에 대해 보다 낮은 민감성을 나타낸다. 따라서, 응용 분야 및 설계 요건에 따라 어느 하나의 타입의 PLL 시스템이 이용될 수 있고, 본 발명은 각각에 대한 VCO 동조 방식을 더 제공한다. 높은 Kv 및 낮은 Kv 값은 상대적이면서, 일반적으로 높은 Kv는 25 내지 70MHz/V 단위의 발진기 민감성을 나타내고, 또한 낮은 Kv의 VCO는 일반적으로 10 내지 30MHz/V의 범위를 갖는다.
도 8b는 본 발명에 따른, 낮은 Kv의 VCO를 두 개의 상호 근접한 기존의 주파수들 FLow 또는 FHigh 사이에 위치되는 상기 요청된 목표 주파수로 동조시키는 프로세스 850의 예시적 실시예를 도시한다. 처음에 단계 851에서, 도 8b 이전에 프로세스 825 또는 830에 있어서 상기 접근 주파수 F0에서 동조된 상기 VCO의 주파수는, 상기 동조 전압 VTune이 미리 정해진 값 VT1에 도달할 때까지 변동하고, 이 지점에서 상기 VCO는 주파수 F1으로 동조된다. F1으로 동조하기 위해 이용된 저정밀 및 정밀 동조 워드(CW1 및 FW1)가 기록된다.
특정 실시예에서, 상기 값 VT1은 상기 VCO의 가장 선형인 동조 범위의 중앙 또는 상기 중앙에 근접한 값을 갖는 동조 전압이다. 본 명세서에서 설명된, 도시된 실시예에서, 이 전압은 1.5V이지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 다른 전압이 이용될 수도 있다는 점을 인식할 것이다. 상기 동조 전압은 인접한 기존의 주파수(FLow 또는 FHigh)와 교차하지 않으면서 F1으로 이동하도록 변동된다. 상기 VCO의 VT1으로의 동조 전압 조정이, 상기 VCO의 동조된 주파수를 F0보다 상기 기존의 근접한 주파수로 더 가까이 이동시킨다고 판단되면, 상기 전압 VT1이 상기 접근 주파수 F0보다 상기 기존의 인접한 주파수에 더 가깝지 않은 주파수 F1에서 측정될 때까지 상기 VCO를 상기 접근 주파수 F0로부터 보다 멀리 동조시키기 위하여, 새로운 저정밀 동조 워드와 정밀 동조 워드의 어느 하나 또는 모두가 선택되고 이용된다.
단계 852에서, 상기 VCO 주파수를 상기 근접한 기존 주파수로부터 더욱더 멀리 동조시키는 제2 VCO 저정밀 동조 워드(CW2)가 상기 VCO에 공급되고, 상기 동조 전압이 실질적으로 VT1인 곳에서 소정의 주파수가 발견된다. 동조 주파수 F1과 F2의 차이 및 대응하는 저정밀 워드 CW1와 CW2의 차이가 소정 양의 △Fcoarse를 생성하기 위해 이용되는데, 상기 △Fcoarse는 전압 VT1에서 저정밀 워드 당 주파수 시프트를 나타낸다. 예를 들면, 상기 접근 주파수 F0가 최저의 기존 주파수 FLow에 근접하되 상기 FLow 이하인 예시적 실시에 따라서, 주파수 F1은 프로세스 851에 따라 F0보다 훨씬 더 아래에서 실질적으로 1.5V에서 동조된다. 다음으로, 새로운 저정밀 워드, 예를 들면, CW2=CW1-2(제1 저정밀 워드 CW1보다 낮은 두 개의 저정밀 워드)가 상기 VCO를 주파수 F2로 동조시키기 위해 이용되고, 비율 △Fcoarse는 저정밀 동조 워드 당 주파수 시프트를 나타내는 (F1-F2)/(CW1-CW2)로부터 도출된다. 매우 명백하듯이, 다른 실시예들에서는 다른 저정밀 워드 오프셋이 이용될 수도 있다.
정밀 동조 워드 당 VCO의 주파수 시프트를 나타내는 비율 △Ffine을 얻기 위해 유사한 동작이 단계 853에서 수행된다. 이 프로세스의 예시적 실시예에서, 상기 VCO는 F2로부터 상기 동조 전압이 실질적으로 VT1에 도달하는 새로운 주파수 F3로 정밀 동조되고, 그에 대응하는 정밀 동조 워드 FW3가 기록된다. 비율 △Ffine은 정밀 동조 워드 당 주파수 시프트를 나타내는 (F2-F3)/(FW2-FW3)으로부터 도출된다.
F1과 상기 요청된 목표 주파수 사이의 주파수 차이를 안다면, 상기 VCO를 실질적으로 상기 요청된 목표 주파수로 동조시키기 위하여 CW1 및 FW1부터 요구되는 대응하는 저정밀 및 정밀 워드 증가량을 연산하도록 상기 값들 △Fcoarse 및 △Ffine이 상기 CW1 및 FW1에 인가될 수 있다. 특정 실시예에서는, F1으로부터 목표 주파수로 동조하기 위해 CW1에 가산된 저정밀 워드 증가량이 그 값의 소수점 이하에서 절삭된(truncated) 정수값으로서 연산된다:
Figure 112009029206596-pat00013
따라서, 예를 들면 상기 저정밀 워드 증가량이 2.9라면, 상기 수학식 13의 결과값은 2.0이 될 것이다.
또한, FW1에 가산되는 상기 정밀 워드 증가량은 그 값의 반올림된 정수값으로서 연산된다:
Figure 112009029206596-pat00014
따라서, 예를 들면 상기 저정밀 워드 증가량이 2.9라면, 상기 수학식 14의 결과값은 3.0이 될 것이다. 상기 값의 분자는 저정밀 워드의 절삭된 나머지 값을 나타낸다.
특정 실시예에서, 상기 연산은 프로세스 854의 일부로서 수행되어, 상기 VCO가 F1으로 재동조되고(re-tuned), 상기 목표 주파수에 대응되는 상기 새로운 저정밀 및 정밀 동조 워드가 수학식 13 및 14에 나타난 바와 같이 연산되며, 상기 VCO는 상기 연산된 저정밀 및 정밀 동조 워드를 이용하여 실질적으로 상기 목표 주파수로 폐쇄 루프 동조된다.
실질적으로 상기 목표 주파수로의 폐쇄 루프 동조 이후에, 상기 VCO 동조 전압이 VT1의 수용 가능한 범위 내에 놓이는지 여부를 판단하기 위해서 상기 전압이 선택적으로 측정된다. 상기한 저정밀 및 정밀 워드의 선형 근사치로부터의 상기 VCO 동작의 변동을 통해, 실제의 VCO 주파수가 원하는 목표 주파수로부터 오프셋될 수 있다. 이 경우, 하나 또는 그 이상의 정밀 동조 커패시터가 접속되거나 접속 해제될 수 있으며(이는 각각, 보다 낮은 또는 보다 높은 동조 주파수를 달성하기 위한 것임), 상기 동조 전압 및 동기 주파수가 각각 수용될 수 있는 범위 내에 놓이는지 여부를 판단하기 위해 재측정된다. 특정 실시예에서 상기 정밀 동조 프로세스는 상기 VCO가 동기를 달성하기 위하여 주파수들 사이에서 변동할 수 있는 개방 루프 프로세스로서 수행되는데, 이는 상기 정밀 동조 동작이 이웃하는 주파수들을 방해하는 중대한 주파수 오버슈트 효과를 발생시키지 않을 작은 주파수 범위 상에서 행해지기 때문이다. 그러나, 그러한 상태가 발견되거나 예상될 수 있다면, 상기 정밀 동조 절차는 상기 저정밀 동조와 동일한 방식으로 폐쇄 루프 동조 동작으로서 수행될 수 있다.
도 8c는 본 발명에 따른, 두 개의 상호 근접한 기존의 주파수들 FLow 또는 FHigh 사이에 위치하는 상기 요청된 목표 주파수로 높은 Kv의 VCO를 동조시키는 프로세스 860의 예시적 실시예를 도시한다. 상기 프로세스는 단계 861에서 시작하여, 상기 선택된 VCO에 상기 목표 주파수로의 폐쇄 루프 동기를 수행하기 위한 저정밀 및 정밀 동조 워드가 제공된다. 상기한 바와 같이, 선재하는 주파수에 대한 상기 폐쇄 루프 동기 동조 동작의 기존의 주파수에 대한 방해는 최소가 된다. 상기 목표 주파수에 대응하는 상기 저정밀 및 정밀 동조 워드가 선택되는 프로세스는 도 8c의 프로세스 851 내지 855에서 설명된 바와 같이 행해질 수 있다.
단계 862에서, 상기 VCO 동조 전압이 수용 가능한 범위, 즉, 예시적 실시예에서, 1.25V에서 1.75V 내에 존재하는지 여부에 관하여 판단된다. 만약 그렇지 않다면, 현재의 VCO 동조 대역(즉, 동일한 CW) 내의 새로운 주파수 F4로 동조된다(프로세스 863). 예시적 실시예에서, F4는 FLow 또는 FHigh로부터 미리 정해진 오프셋에서 선택되며, 예시적인 오프셋은 500KHz 내지 5MHz의 범위 내에 존재한다.
단계 864에서, 상기 목표 주파수로 동조하는 CW 및 주파수(분할 비율 Npll)가 상기 VCO에 공급되고, 상기 VCO는 새로운 CW를 이용하여 F4로부터 상기 목표 주파수로의 폐쇄 루프 도약(jump)을 수행한다. 이 프로세스의 특정 실시예에서, 상기 저정밀 및 정밀 동조 워드는 폐쇄 루프 환경에서 상기 분할 비율 Npll의 값과 실질적으로 동시에 래치(latch)된다. 단계 865에서, 상기 VCO 동조 전압이 수용 가능한 범위, 예를 들면, 1.25V < VTune < 1.75V 내에 존재하는지 여부를 판단하기 위해 측정된다. 만약 상기 조건이 만족되지 않는다면 상기 프로세스는 단계 863으로 복귀되어, 상기 VCO가 중간 주파수 동조 프로세스를 이용하여 다시 주파수 F4로 폐쇄 루프 동조된다. 상기 프로세스는 도시된 바와 같이 상기 조건들이 만족될 때까지 반복되고, 상기 조건이 만족될 때 완료된다.
Ⅱ. 예시적 시스템 구성요소들
시스템 마이크로 제어기
도 9는 본 발명에 따른 다중 주파수 공급원 시스템을 제어하는 예시적인 시스템 마이크로 제어기의 블록도를 도시한다. 마이크로 제어기 900은, 본 명세서에 기재된 동조 동작 및 프로세스를 실행하기 위한 하나 또는 그 이상의 프로그램을 구동하는 마이크로 프로세서 코어 902, 예를 들면, 도 3a 및 도 3b에 도시된 데이터 구조 360 및 370과 본 명세서에서 설명된 바와 같은 동조 절차들을 수행하는 프로그램들을 저장하는 프로그램 메모리 904(전형적으로 비-휘발성 또는 프로그램 가능 ROM임), 및, 예를 들면, 데이터 구조 360 및 370의 데이터 값을 저장하는 데이터 메모리 906(전형적으로 RAM)을 포함한다.
상기 마이크로 제어기 900은 시스템 클록과 전력 소비를 제어하는 시스템 클록 및 전력 관리 유닛 908, 공급된 아날로그 신호의 디지털 변환을 제공하는 아날로그-디지털 변환기(analog-to-digital converter) 유닛 910, 및 데이터, 전력, 제어 및 다른 정보 및 신호들을 n-비트의 I/O 버스 라인 916을 거쳐 본 발명의 시스템으로 수신 및 전송하는 입/출력 모듈 914를 더 포함하고, 상기 ADC 910은 루프 필터를 원하는 수준으로 사전 충전하기 위해 이용되는 내장된 디지털-아날로그 변환기(digital-to-analog converter; DAC) 유닛 912를 더 포함하며, 이는 이하에서 더 상세히 설명된다. 상기 마이크로 제어기는 그 자체로 내부의 n-비트 버스 라인을 포함하는데, 상기 버스 라인은 상기 마이크로 프로세서 코어 902, 상기 프로그램 및 데이터 메모리 유닛들 904 및 906, 상기 클록 및 전력 관리 모듈 908, 상기 ADC 910 및 DAC 912, 및 상기 I/O 유닛 914를 상호접속시킨다. 이하에서 더 상세히 설명되는 본 발명의 특정 실시예에서, 상기 DAC 912는 상기 ADC 유닛 910의 일부 및 개별 DAC 유닛 양쪽 모두로서 동작 가능하고, 이 중 후자의 기능성은 내부 마이크로 제어기 버스 918에 연결된 DAC 버스 라인 912a에 의해 제공된다.
상기 마이크로 제어기 900은 하나 또는 그 이상의 주파수 공급원들과 통합적으로 제작될 수 있고, 또는 상기 주파수 공급원들로부터 개별적으로, 예를 들면, 주문형 반도체(application specific integrated circuit; ASIC)로서 제작될 수 있다. 또는, 상기 마이크로 제어기 900의 하나 또는 그 이상의 기능들은 하나 또는 그 이상의 주파수 공급원들 내에 또는 그와 인접하여 통합되고, 다른 기능들은 원격 억세스 가능한 회로 또는 집적 회로 상에 존재할 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 도시된 마이크로 제어기는 단지 예시적인 것에 지나지 않으며, 원하는 시스템 기능성 및 제어를 제공하기 위해 다양한 방식으로 변형될 수 있다는 점을 인식할 것이다. 또는, 상기 다중 주파수 공급원 시스템의 기능성 및 제어가 다른 수단을 이용하여 제공되는 설계에서는 상기 마이크로 제어기 900이 생략될 수도 있다.
전압 제어 발진기
도 10은 본 발명에 따른 발진기 124의 예시적 실시예를 도시한다. VCO로서 도시된 상기 발진기는, 다른 구성으로 배열된 발진기 트랜지스터 1002 및 1004, 탱크 회로 1010 및 정밀 동조 커패시터 뱅크 1030을 포함한다. 일 실시예에서, 이 구성요소들의 각각은 쌍극성-상보성 금속 산화물 반도체(Bi-CMOS) 프로세스에서 모놀리식으로 제작되지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 회로가 다른 물질 및 프로세스(예를 들면, CMOS, SiGe, GaAs)로 형성될 수 있는 것은 물론, 모놀리식, 하이브리드(hybrid) 또는 개별 소자 형태로 형성될 수 있다는 점을 인식할 것이다. 나아가, 상기 발진기 124는 하나 또는 그 이상의 위상-주파수 검출기 121, 전하 펌프 회로 121, 루프 필터 123, N 분할 카운터 126 및 시그마 델타 변조기 127의 어느 하나 또는 모두와 통합될 수 있다.
발진기 트랜지스터 1002 및 1004는 상기 탱크 회로 1010의 손실을 보상하기 위해 음의 저항을 제공하고, 이로써 VCO 114가 발진할 수 있도록 한다. 도시된 실시예에서, 발진기 트랜지스터 1002 및 1004는 소스 단자를 각각 포함하는 p-타입 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터들이며, 상기 소스 단자는 서로 간에 연결되며 공급 저항 R1을 통해 전원 장치에 연결된다. 드레인 단자는 상기 탱크 회로의 각각의 포트에 연결되고, 트랜지스터들의 각각의 게이트 단자는 대향하는 트랜지스터의 드레인 단자에 연결된다. 발진기 트랜지스터 1002 및 1004는 PMOS 트랜지스터로서 도시되어 있는 한편, 본 발명하의 다른 실시예에서는 NMOS는 물론 쌍극성 트랜지스터 구조들과 같은 다른 FET 트랜지스터 실시예들도 이용될 수 있다.
VCO 탱크 회로 1010은 버랙터 다이오드 D1 및 D2, 커패시터 C1 및 C2, 그리고 인덕터 L1을 포함하며, 이들은 상기 버랙터 다이오드 D1 및 D2의 가변 커패시터에 의해 원조됨에 따라, 소정 주파수의 범위상의 원하는 공진 주파수를 제공한다. 상기 탱크 회로의 전기 용량(capacitance)을 설정하기 위해 동조 전압 VTune이 상기 버랙터 다이오드 D1 및 D2에 공급되고, 이로써 상기 발진기 124의 공진 주파수를 설정한다. 도시된 실시예는 전압 제어 발진기 회로에서 공통적으로 이용되는 가변 리액턴스 탱크 회로를 도시하지만 상기 발진기 124는 이에 한정되지 않으며, 고정 공진 주파수를 갖는 탱크 회로가 본 발명의 다른 실시예에서 이용될 수 있다. 또한, 능동 또는 수동, 병렬 또는 직렬 연결의 임의의 공진 회로가 본 발명과 함께 이용될 수 있으므로, 본 발명은 임의의 특정 탱크 회로 구성에 한정되지 않는다. n-타입 FET(field effect transistor)들 또는 BJT(bipolar junction transistor)들이 채용되는 실시예에서는, VDD 및 그라운드 전위(ground potentials)가 반전되는데, 예를 들면, 인덕터 L1이 VDD에 연결되고 저항 R1은 그라운드에 연결된다.
저정밀 동조 커패시터 뱅크 1020의 예시적 실시예는, NMOS 스위치 FET를 거쳐 연결된 일련의 커패시터들 Cc를 포함한다. 특정 배열에서, 상기 커패시터 뱅크 1020은 동조 커패시터들의 크기에 관하여 2진 급수를 갖고, 이로써 커패시터들의 다음 열은 21×Cc 크기 등의 커패시터들을 포함한다. 또는 다른 크기의 저정밀 동조 커패시터도 이용될 수 있다. 또한, 상기 커패시터 뱅크 1020은 추가적인 동조 성능을 제공하기 위해 임의의 수의 열들을 채용할 수 있다. FET 스위치들 SWC1 -n의 게이트 단자는 저정밀 동조 제어 워드를 수취하고 그에 응답하여 특정 저정밀 동조 커패시터의 열과 접속하거나 접속 해제되며, 이로써 상기 발진기의 동작 주파수를 각각 하강 또는 상승시킨다. 상기 예시적 스위치들 SWC1 -n의 다른 실시예는 PMOS FET들, BJT들, 다이오드들 또는 이와 동등한 기능성을 갖는 임의의 수동 또는 능동 구성요소를 포함한다.
정밀 동조 커패시터 뱅크 1030의 예시적 실시예는 NMOS 스위치 FET를 거쳐 연결된 일련의 커패시터들 Cf를 포함한다. 특정 배열에서, 상기 정밀 동조 커패시터 뱅크 1030은 동조 커패시터의 크기에 관하여 선형 급수를 갖는다. 또는 다른 실시예에서 다른 크기의 커패시터들이 이용될 수 있다. 또한, 상기 정밀 동조 커패시터 뱅크 1030은 추가적인 동조 성능을 제공하기 위하여 임의의 수의 열들을 채용할 수 있다. FET 스위치들 SWF1 -n의 게이트 단자는 정밀 동조 제어 워드를 수취하고 그에 응답하여 특정 정밀 동조 커패시터 열과 접속하거나 접속 해제되며, 이로써 상기 발진기의 동작 주파수를 각각 하강 또는 상승시킨다. 상기 예시적 스위치들 SWF1 -n의 다른 실시예는 PMOS FET들, BJT들, 다이오드들 또는 이와 동등한 기능성을 갖는 임의의 수동 또는 능동 구성요소를 포함한다.
도시된 발진기는 본 발명에서 이용될 수 있는 한가지 타입의 동조가능 발진기의 예시일 뿐이다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라 면, 다른 타입의 동조가능 발진기들도 채용될 수 있다는 점을 인식할 것이다. 나아가 상기한 바와 같이, 하나 또는 그 이상의 고정 주파수 공급원이 상기 다중 주파수 공급원 시스템에서 구현될 수 있고, 각각의 상기 고정 주파수 공급원은 고정 주파수 발진기를 포함하며, 상기 고정 주파수 발진기의 소정의 예는 L-C 발진기, 수정 발진기, 유전체 공진 발진기 등을 포함한다.
다중- 모드 루프 필터
도 11은 본 발명에 따른, 다중 모드에서 동작 가능한 루프 필터 123의 예시적 실시예를 도시한다. 도시된 바와 같이, 상기 루프 필터 123은, 위상-주파수 검출기 110으로부터 출력된 상보적인 전하 펌프 신호들을 수취하도록 연결된 반전 및 비반전 입력단 1110a와 1110b를 포함하는 연산 증폭기 1110을 포함한다. 상기 루프 필터 123은, 반전 입력단 1110a와 출력단 1110c 사이에 연결된 제1 연산 증폭기 커패시터 1112, 및 비반전 입력단 1110b와 신호 그라운드 사이에 연결된 제2 연산 증폭기 커패시터 1114를 더 포함한다. 예시적 실시예에서 제1 및 제2 연산 증폭기 커패시터 1112 및 1114는 실질적으로 동일한 값 C1을 갖지만, 다른 실시예에서는 다른 값의 커패시터도 사용될 수 있다. 상기 루프 필터 123은 저 주파수 오버슈트 모드 회로군 1130, 사전 충전 모드 회로군 1140, 노말 동조 모드 회로군 1150 및 VTune 측정 회로군 1160을 더 포함한다. 선택적으로, 출력 회로군 1120(예시적인 2차 필터로서 도시됨)이 연산 증폭기 출력단 1120c에 연결되어, 스퓨리어스 생성의 추가적인 감쇠를 제공한다. 발진기 124와 관련하여 상기한 바와 같이, 상기 루프 필터 123은 상기 위상-주파수 검출기 121, 상기 전하 펌프 회로 122, 상기 발진기 124, N 분할 카운터 126 및 상기 시그마-델타 변조기 127의 하나 또는 그 이상 또는 모두와 결합되어 집적 회로 내에 구현될 수 있다. 또는, 하나 또는 그 이상의 루프 필터 구성요소들은 개별 소자의, 오프-칩(off-chip) 구성요소로서 구현될 수도 있다.
저 오버슈트 ( low overshoot ) 동조 모드
저 오버슈트 동조 모드(저 오버슈트) 회로 1130이 도 5c에서의 동작들 531 내지 535와 같은, 기존의 주파수들에 근접한 발진기 동조 동작 중에 이용된다. 일반적으로 이 회로에 의해 제공된 루프 대역폭은, 인접하게 놓이는 기존의 주파수(들)과 간섭할 수 있는 주파수 오버슈트를 보다 적게 생성하기 위하여, 노말 동조 모드 회로(이하에서 설명됨)에 의해 제공되는 것보다 좁다.
상기 저 오버슈트 회로 1130은, 상기 반전 입력단 1110a와 상기 제1 연산 증폭기 커패시터 1112 사이에 연결되는 제1 회로 1130a, 및 상기 비반전 입력단 1110b와 상기 제2 연산 증폭기 커패시터 1114 사이에 연결되는 제2 회로 1130b를 포함한다. 본 명세서에서 사용되는 바와 같이, "연결"이라는 용어는 신호 경로가 고정된 루트를 통해 완성되는 실시예는 물론, 상기 신호 경로가 스위치 또는 스위칭 수단에 의해 완성되는 실시예를 포함한다. 도시된 실시예에서, 상기 제1 및 제2 회로 1130a 및 1130b는 고정된 접속부를 통해 연결되지만, 다른 실시예에서 상기 접속부는 스위치라는 수단에 의해 형성될 수 있다.
예시적 실시예에서, 상기 제1 및 제2 저 오버슈트 모드 회로들 1130a 및 1130b의 각각은 병렬 연결된 커패시터 C2 및 저항 R1을 포함한다. 다른 실시예에서, 상기 회로들 1130a 및 1130b의 각각은 다른 회로 구성들을 포함할 수 있는 것은 물론, 능동 또는 수동 회로 구성요소들을 채용할 수 있다. 일례로서, 커패시터와 병렬로 연결된, 직렬-연결의 RC 조합이 사용될 수도 있다. 이하에서 더 상세히 설명되는 바와 같이, 상기 저 오버슈트 모드 회로군 1130은, 상기 루프 필터가 노말 발진기 동조 구성에서 동작할 때 생성된 것에 비해 작은 주파수 오버슈트를 생성하는 필터 특성을 제공할 수 있다.
사전 충전 모드
사전 충전 회로 1140은 상기 연산 증폭기 1110의 반전 및 출력 단자 사이에 연결되는 제1 사전 충전 회로 1140a, 상기 연산 증폭기 1110의 비반전 단자 및 신호 그라운드 사이에 연결되는 제2 사전 충전 회로 1140b, 및 상기 연산 증폭기의 반전 및 비반전 입력단 1110a와 1110b에 연결되는 제3 사전 충전 회로 1140c를 포함한다. 필터 사전 충전은 상기 루프 필터 내의 전하 분배를 감소시키기 위해 수행되는데, 만약 상기 필터 사전 충전이 수행되지 않는다면 저 오버슈트 동조 모드와 노말 동조 모드의 동작 사이에서 스위칭이 일어날 때 심각한 주파수 글리치(glitch) 및 오버슈트가 야기될 수 있다.
특정 회로 구성에서, 상기 제1 및 제2 사전 충전 회로들 1140a 및 1140b의 각각은, 사전 충전 저항 Rprechg 및, 상기 루프 필터가 사전 충전 모드에서 동작하고 있을 때 커패시터 C2를 방전시키는 스위치를 포함한다. 기준 전압 VR1이 기준 공급원으로부터 상기 연산 증폭기 1110의 비반전 입력단에 공급되는데, 상기 기준 공급원은 상기 루프 필터의 일부이거나, 또는 상기 DAC로부터 제공되거나, 또는 본 시스템 내의 다른 곳에 위치될 수 있다. 미리 정의된 전류 IP1을 상기 연산 증폭기 1110의 반전 입력단으로 공급하거나, 또는 상기 반전 입력단으로부터 상기 미리 정해진 전류 IP1을 추출하기 위해 디지털-아날로그 변환기가 이용된다. 따라서, 상기 연산 증폭기 1110의 출력단에서의 상기 사전 충전 전압은 실질적으로 다음과 같을 것이다:
Figure 112009029206596-pat00015
여기서 고 이득, 고 임피턴스 연산 증폭기를 가정하면, 상기 가법(加法) 또는 감법(減法) 동작은 전류가 상기 비반전 연산 증폭기 입력 단자로 공급되는가 또는 상기 입력 단자로부터 추출되는가에 따라 결정된다. 따라서, 상기 사전 충전 전압 Vprechg는 전압 VR1을 고정하고 전류 IP1을 제어 가능하게 변동시킴으로써 제어될 수 있지만, 다른 실시예에서는 VR1을 제어 가능하게 변동시키고 IP1을 고정하는 것도 이용될 수 있다.
도시된 예시적 실시예에서, 사전 충전 동작들은 P 스위치를 닫음으로써 수행되고 상기 P 스위치를 개방함으로써 정지된다. 일 실시예, 예를 들면, 도 5b에 도시된 프로세스 516 및 521에서, 상기 사전 충전 전류 IP1은 프로세스 516 및 521에서 인가된 최저의 발진기 동조 주파수에 대응하는 최저의 동조 전압 V1으로 상기 Vprechg를 설정하는 전류이다. 다른 실시예, 예를 들면 도 6b에 도시된 프로세스 616 및 621에서, 상기 사전 충전 전류 IP1은 프로세스 516 및 521에서 인가된 최고의 발진기 동조 주파수에 대응하는 최고 동조 전압 V2로 상기 Vprechg를 설정하는 전류이다. 본 발명의 다른 실시예에서, 상기 전하 펌프 회로 122는 사전 충전 동작 중에 접속 해제된다.
노말 동조 모드
노말 동조 모드 회로 1150이 상기 발진기의 노말 동조 동작 중에 사용된다. 이 회로에 의해 제공된 루프 대역폭은 일반적으로, 루프 안정성과 동기 시간 사이의 우수한 균형 및 잡음 성능을 제공하도록 최적화된다. 이 동조 모드는 통상적으로, 상기 발진기/VCO가 임의의 기존 주파수에 근접하여 획득될 것으로 기대되지 않을 경우에 채용된다. 상기 VCO 동기 주파수가 기존의 주파수에 근접하여 획득될 것으로 기대되는 실시예에서는, 상기 저 오버슈트 동조 모드가 구현된다. 인접하게 위치된 주파수로의 동조 및 동기가 성취되면, 상기 루프 필터는 그 주파수에서 상기 노말 동조 모드로 복귀된다.
도시된 예시적 실시예에서, 노말 동조 동작은 N 스위치들을 닫고 /N 스위치들을 개방함으로써 수행되며, 상기 N 스위치들을 개방하고 상기 /N 스위치들을 닫음으로써 정지된다. 상기 저 오버슈트와 노말 동조 모드 사이의 스위칭은 소정의 글리치를 제공하는데, 이는 상기 노말 모드가 채용되지 않을 때 커패시터 X×C2를 방전시키기 위한 상보적인 노말 동조 모드 스위치들 /N에 의해 감소된다. 사전 충전 스위치들이 사전 충전 동작 중에 커패시터 C2를 방전시키므로, 상기 사전 충전 모드로 또는 상기 사전 충전 모드로부터 스위칭할 때 글리치는 더욱 감소된다. 다른 실시예에서, 각각의 N 스위치들은 고정된 접속부로 교체되고 상기 저 오버슈트 모드 회로 1130이 스위칭 가능한 접속부를 통해 구현된다.
상기 노말 동조 모드 회로 1150은 상기 반전 입력단 1110a와 상기 제1 연산 증폭기 커패시터 1112 사이에 연결되는 제1 회로 1150a, 및 상기 비반전 입력단 1110b와 상기 제2 연산 증폭기 커패시터 1114 사이에 연결되는 제2 회로 1150b를 포함한다. 도시된 예시적 실시예에서, 상기 제1 및 제2 회로들 1150a 및 1150b의 각각은 XㆍC2와 R1/Y 값들을 갖는 병렬 연결된 커패시터 및 저항기를 포함하는데, 상기 값들은 상기 제1 및 제2 저 오버슈트 회로들 1130a 및 1130b의 상기 병렬 연결된 커패시터 저항기 쌍의 일정한 비율로 축척된 값들을 나타낸다. 선택적으로, 상기 제1 및 제2 노말 동조 회로들 1150a 및 1150b의 각각은 병렬 커패시터 XㆍC2를 가로질러 연결된 스위치를 포함하고, 당해 스위치 동작은 상기 노말 동조 회로 1150a 및 1150b 내의 스위치 연결에 대해 상보적이다. 이 상보적으로 동작하는 스위치는, 상기 노말 동조 회로가 상기 루프 필터로부터 접속 해제되는 기간 중에 상기 커패시터를 방전시켜, 상기 노말 모드가 스위치 온 또는 오프될 때 전하 재분배 및 주파수 오버슈트 효과를 더욱 감소시킨다.
도시된 전기 용량 및 저항 값들로부터 알 수 있듯이, 상기 노말 모드 회로 1150a 및 1150b의 임피던스는 상기 저 오버슈트 회로의 것보다 낮다. 이러한 관계는 보다 빠른 안정화 시간(settling time)을 제공하는 상기 노말 동조 모드에 대한 필터 기능을 제공하는 한편, 상기 저 오버슈트 회로는 대신 보다 작은 주파수 오버슈트를 제공한다. 본 발명의 특정 실시예에서 X는 5의 인수보다 크고, 즉, 상기 제1 및 제2 오버슈트 동조 회로들의 커패시터가 상기 제1 및 제2 노말 동조 회로들의 각각의 전기 용량보다 적어도 5배 높은 리액턴스를 갖는다. 다른 특정 예에서, Y는 3의 인수보다 더 크고, 즉, 상기 제1 및 제2 저 오버슈트 동조 회로의 각각의 저항기는 상기 제1 및 제2 노말 동조 회로의 각각의 저항기보다 적어도 3배 큰 저항을 갖는다. 특정 실시예에서, X는 인수 10이고 Y는 인수 6이다. 물론, 본 발명하의 다른 실시예에서는 각각의 X 및 Y에 대한 다른 인수들이 사용될 수 있다.
V Tune 독출 모드
동조 전압 측정(VTune) 회로 1160은 상기 연산 증폭기의 출력단에 연결된다. 도시된 바람직한 실시예에서, 상기 동조 전압은 상기 연산 증폭기의 출력단을 태 핑(tapping)하고, 스위치 VT를 닫고, 비교기 1162를 이용하여 당해 태핑된 전압을 전압 VComp와 비교함으로써 측정된다. 본 발명의 특정 실시예에서는 상기 기준 전압 VComp는 이중 용도 디지털-아날로그 변환기에 의해 공급되며, 이는 이하 도 12에서 더 상세히 설명된다. 다른 실시예에서, 상기 기준 전압 VComp는 전압 또는 전류 공급원을 이용하여 생성될 수 있다. 상기 비교된 전압은 상기 동조 전압의 상대적 측정 크기를 디지털 형식으로 획득하기 위해서, 아날로그-디지털 변환기에 공급된다.
본 발명의 특정 실시예에서, 모든 스위치 그룹 P, N 및 VT가 개방되고 상기 루프 필터는 저 오버슈트 동조 모드에서 상기한 바와 같이 동작한다. 다른 실시예에서는, 상기 스위치 그룹 P, N 또는 VT 중 하나가 당해 스위치 그룹과 연관된 대응하는 기능을 수행하기 위해 닫히고 나머지 스위치 그룹들은 개방된다. 다른 실시예에서는, 노말 동조 모드 회로군 내의 스위치 N이 고정된 접속부로 교체되고 상기 저 오버슈트 모드 회로군은 상기 연산 증폭기 내로 스위칭 가능하게 연결되도록 변경된다. 이 실시예에 있어서, 단일 스위치가 병렬 연결된 커패시터 저항기 쌍 C2 및 R1의 공통 절점에 연결되도록 이용되거나, 또는 개별적인 스위치들이 저항기 R1 및 커패시터 C2의 각각에 접속되도록 이용된다.
예시적인 루프 필터 114는 상기 네 가지의 모드의 각각에서 동작 가능한 한 편, 이러한 모드들 중 하나 또는 그 이상과 그에 대응되는 회로군이 생략된 다른 실시예들도 이용될 수 있다. 예를 들면, 상기 루프 필터의 다른 실시예는 상기 저 오버슈트 및 노말 동조 모드와 그 회로군을 채용할 수 있다. 또 다른 실시예에서, 상기 루프 필터는 상기 노말 동조 및 동조 측정 모드와 그 회로군을 채용할 수 있다. 본 발명하의 다른 실시예들에서는 상기 기재된 네 가지의 모드 중 둘 또는 그 이상의 모드와 그 회로군이 이용 가능하다는 점이 인식될 것이다.
이중 용도 DAC 를 포함하는 아날로그-디지털 변환기
도 12는 본 발명에 따른, 이중 용도 디지털-아날로그 변환기(digital-to-analog converter; DAC) 912를 채용하는 아날로그-디지털 변환기(analog-to-digital converter; ADC) 910의 예시적 실시예를 도시하며, 상기 ADC 910 및 DAC 912는 도 9에서 이미 도시되어 있다. 상기 ADC 910은, 원하는 사전 충전 전류 IP1을 생성하는 디지털-아날로그 기능성은 물론, 상기 동조 측정 프로세스에서 이용된 아날로그-디지털 변환기에 대한 DAC 기초 구성(building block)으로서의 역할을 모두 모두 제공하기 위하여, 이중 용도 DAC 912를 채용한다.
동조 전압 측정 프로세스에서 이용될 때의 상기 ADC 910의 동작을 먼저 살펴보면, 각각의 PLL 루프 필터 LF1 -N의 출력단에서 동조 전압 VTune이 걸린다. 각각의 루프 필터 내에서, 비교기 1164가 상기 동조 전압 VTune의 값을 상기 ADC 910에 의해 공급된 전압 VComp와 비교한다. 상기 비교의 결과인 VOut이 n-폴, 싱글 스로우 스위 치(n-pole, single throw switch) 1212에 공급되는데, 상기 스위치 1212의 입력 루트 결정은 스위치 제어기 1214에 의해 제어된다. 원하는 VOut 신호가 스위치 1212의 출력단에 연결되며 업/다운 카운터 1218로 연결된다. 또한 상기 업/다운 카운터 1218은 클록 신호 입력을 수취하고, 래치(latch) 1220에 공급되는 n 비트 폭(예를 들면, 7비트)의 디지털 워드를 출력한다. 클록 신호가 상기 수취된, VOut의 전압 수준을 나타내는 디지털 워드를 출력하기 위해 상기 래치 1220으로 공급된다. 상기 n 비트 디지털 워드는 상기 이중 용도 DAC 912에 추가적으로 공급된다. 상기 이중 용도 DAC 912는 상기 VOut 디지털 워드를 아날로그 전압 신호 VComp로 변환하는데, 이는 싱글 폴, 2N 스로우 스위치(single pole, 2N throw switch) 1226에 공급된다. 상기 1P[2N]T 스위치 1226의 출력 루트 결정은, 적합한 PLL 루프 필터로 상기 아날로그 전압 신호 VComp의 경로를 정하기 위해 스위치 제어기 1214에 의해 제어되며, 상기한 프로세스가 반복된다. 이러한 방식으로, 상기 동조 전압 VTune이 정확하게 측정된다.
제2 동작 모드에서, 상기 이중 용도 DAC 912는 수취된 사전 충전 디지털 워드 1228을 상기된 사전 충전 전류 IP1으로 변환한다. 사전 충전 동작 중에, 사전 충전 디지털 워드 1228은 상기 이중 용도 DAC 912에 공급된다. 상기 사전 충전 디지털 워드 1228은 원하는 아날로그 전류 값 IP1을 나타내는 임의의 폭을 가질 수 있다. 상기 DAC 912는 상기 사전 충전 디지털 워드 1228을 수취하고, 대응하는 아날 로그 전류 IP1으로 변환하며, 상기 IP1은 상기 1P[2N]T 스위치 1226에 공급된다. 스위치 1226의 출력 루트 결정은 스위치 제어기 1214에 의해 IP1을 적합한 PLL 루프 필터 LF1 -N에 공급하기 위해 제어되며, 상기 PLL 루프 필터에서 상기 IP1은 상기 사전 충전 저항 Rprechg 및 상기 제1 연산 증폭기 커패시터 C1 1112에 인가된다.
위상-주파수 검출기를 위한 방향 제어 회로
도 13a는 본 발명에 따른, 상기 위상-주파수 검출기 회로 121과 함께 사용되기 위한 방향 제어 회로 1320의 예시적 실시예를 도시한다. 상기 회로 1320은 2×2 교차점(crosspoint) 스위치 SW1, 제1 및 제2 AND 논리 게이트들 L1 및 L2, 그리고 제1, 제2 및 제3 에지-트리거 D-플립 플롭(edge-triggered D-flip flop)들 D1, D2 및 D3를 포함한다. 이미 설명된 상기 위상-주파수 검출기 121이 신호 루트 결정 및 접속 가능성을 나타내기 위해 도시되며, 상기 방향 제어 회로 1320으로부터 분리되어 형성되거나 또는 그 말단에 위치될 수 있다. 그러나 특정 실시예에서는, 상기 방향 제어 회로 1320 및 상기 위상-주파수 검출기 회로 121이 집적 회로 상에 모놀리식으로 형성된다.
상기 교차점 스위치 SW1은, 상기 PLL에 의해 생성된 FRef 및 FDiv 신호들을 수취하는 제1 및 제2 입력단(1 및 2로 표시됨)을 포함한다. 교차점 스위치 SW1은, 원하는 발진기 동조 방향을 규정하는, 즉, 주파수를 증가시키거나 감소시키는 방향 신호 DIR을 더 수취한다. 상기 발진기의 방향성 동조의 프로세스는, 예를 들면, 상기 도 5b 및 6b에 도시된 프로세스 510 및 610에서 이용된다. 도시된 특정 실시예에서, 상기 방향 신호 DIR은 (i) 상기 교차점 스위치 SW1이 "직통(thru)" 상태에서 동작하여 입력 단자 1에서의 상기 FRef 신호가 출력 단자 1로 통과되고 입력 단자 2에서의 상기 FDiv 신호는 출력 단자 2로 통과되는 "업(UP)" 상태, 또는 (ii) 상기 교차점 스위치 SW1이 교차점 상태에서 동작하여 입력 단자 1에서의 상기 FRef 신호가 출력 단자 2로 통과되고 입력 단자 2에서의 상기 FDiv 신호는 출력 단자 1로 통과되는 다운(down), 즉, "DN" 상태 사이에서 선택 가능하다. 상기의 것은 단지 예시적인 것에 지나지 않으며, 제어 신호 및 스위치들의 다른 실시예들이 본 발명에 있어서 기능적으로 균등하게 채용될 수도 있다.
제1 D 플립-플롭 D1은 상기 프로세스를 시작하는 시작(START) 신호를 수취하기 위한 클록 입력단, 고정된 하이(high) 상태 신호에 연결된 D 입력단, 종료 신호를 수취하는 클리어(clear) 입력단, 및 3상 신호를 상기 PFD 회로 121에 제공하는 Q 출력단을 포함한다. 상기 PFD 회로 121을 트리거하는 올바른 전이(transition)를 제공하기 위하여, 상기 3상 신호는 상기 PFD 회로 121을 특정 기간 동안 디스에이블(disable)시킨다. 이 동작의 예시적 실시예가 이하 제공된다.
제1 및 제2 논리 AND 게이트 L1 및 L2의 각각은 상기 교차점 스위치 SW1의 출력단에 각각 연결된 하나의 입력단과, 3상 신호 CP1을 수취하도록 연결된 하나의 입력단을 포함한다. 제1 논리 회로 AND 게이트 L1은 상기 제2 D 플립-플롭 D2의 클록 입력단에 신호 O1을 제공하며, 상기 제2 D 플립-플롭 D2는, 고정된 하이 상태 신호에 연결된 D 입력단, 상기 PFD 회로 110으로부터의 신호 CLR를 수취하도록 연결된 클리어 입력단, 및 신호 Q1을 제공하는 Q 출력단을 더 포함한다. 제2 논리 AND 게이트 L2는 상기 제3 D 플립-플롭 D3의 클록 입력단에 신호 O2를 제공하며, 상기 제3 D 플립-플롭 D3는 신호 Q1을 수취하도록 연결된 D 입력단, 상기 PFD 회로 110으로부터 신호 CLR을 수취하도록 연결된 클리어 입력단 및 상기 제1 D 플립-플롭 D1의 상태를 클리어하도록 동작하는 신호 Q2(END 신호)를 제공하는 Q 출력단을 더 포함한다.
도 13b는 본 발명에 따른, 상기 VCO가 보다 높은 주파수에서 동조되도록 지시되었을 때 일시적인 주파수 감소를 방지하기 위한 방향 제어 회로 신호의 동작을 도시한다. 도시된 바와 같이, 기준 주파수 신호 FRef는 보다 높은 주파수에서 동작하지만, 분할된 주파수 신호 FDiv에 비해 위상이 지연된다. 따라서, 상기 PFD 회로 121이 상기 VCO 동조 주파수를 증가시키고, 상기 VCO로 하여금 상기 동조 주파수를 감소시키도록 만드는 일시적인 다운(down) 상태를 방지하도록 동작하는 것이 요구된다.
상기 프로세스는 도 13b에 도시된 15개의 동작에 의해 설명된다. 처음에 동작 1에서, 상기 START 신호가 상기 제1 D 플립-플롭 D1에 공급되고, 또한 상기 제1 D 플립-플롭 D1은 하이 상태에서 3상 신호를 생성한다. D1의 D 입력단은 하이 상태에 고정되어 있으므로, END 신호가 D1을 클리어하기 위해 하이 상태로 상승될 때 까지 3상 신호는 하이 상태로 유지된다.
신호 FRef 및 FDiv가, 그 방향이 UP으로 선택된 교차점 스위치 SW1에 공급된다. 도시된 바와 같이, 상기 스위치 SW1의 UP 방향은 하이 상태 신호와 상호 관련되지만, 로우(low) 상태 신호가 대신 사용될 수도 있다. 도시된 UP 상태에서, 교차점 스위치 SW1은 직통(thru) 모드에서 동작하여, FRef는 상기 제1 입력단으로부터 상기 제1 출력단으로 통과되고, 신호 FDiv는 상기 제2 입력단으로부터 상기 제2 출력단으로 통과된다.
동작 2에서, 상기 제1 논리 AND 게이트 L1이 하이 상태 신호 FRef와 3상 CP를 수취하고, 따라서 하이 상태 신호 O1을 생성한다. 제2 플립-플롭 D2의 D 입력단은 하이에 고정되어 있으므로, 상기 하이 상태 클록 신호 O1을 수취하면, D2는 하이 상태 신호 Q1을 생성한다(동작 3). 상기 FDiv의 상승 에지의 검출은 (소정의 지연 후에) 상기 PFD 회로 121로부터 출력되는 CLR 신호의 출력을 활성화하며, 이는 Q1을 로우 상태로 리셋한다.
상기 신호 FRef의 상승 에지 및 3상 신호의 계속된 하이 상태는 하이 상태 신호 O1을 생성하고(동작 5), 이는 하이 상태 신호 Q1을 생성한다(동작 6). 신호 FDiv의 상승 에지 및 3상 신호의 계속된 하이 상태는 하이 상태 신호 O2를 생성하고(동작 7), 이는 하이 상태 Q1의 동시적인 발생과 함께, D1을 클리어하는 하이 상태 신호 Q2(END 신호)를 생성하며, 상기 3상 신호를 로우 상태로 복귀시킨다(동작 9). 로우인 3상 신호는 로우 상태 O1 및 O2 신호를 이끌어 낸다(동작 10). 소정의 지연 이후에, 동작 7에서의 상기 FDiv 상승 에지의 검출은 상기 PFD 회로 110으로부터 CLR 신호가 출력되게 하고, 이로써 신호 Q1 및 Q2가 로우 상태로 복귀되게 한다.
상기 PFD 회로 110의 출력 상태를 나타내는, UP와 DN이라고 명명된 하단의 그래프(trace)를 참조하면, 상기 3상 신호는 하이 상태인 동안 상기 PFD 회로 121의 동작을 디스에이블시키고, 따라서 상기 FDiv 신호의 상승 에지가 하이 상태로 상승하는 DN 전이 상태 1352를 회피한다. 그 대신, 전이 1354에서 의도된 VCO 동조 방향이 성취되는데, 상기 전이 1354에서, 상기 3상 신호가 로우 상태로 복귀된 후 상기 FRef의 상승 에지가 발생하여 의도된 하이 상태 UP 신호를 발생시킨다(동작 12). VCO 주파수는 하이 UP 상태 및 로우 DN 상태인 동안 상기 FDiv의 상승 에지가 검출된 후 소정의 지연에 이르기까지 증가되는데, 상기 지연된 시점에서 상기 PFD 회로가 CLR 신호를 생성하여 하이 상태 DN 신호를 발생시킨다(동작 13). 본 발명의 특정 실시예에서, 상기 PFD 회로 121은 상기 UP 및 DN 신호가 동일한 상태에 있을 때는 전하 신호를 출력하지 않는다. 상기 CLR 신호 및 상기 DN 신호의 하이 상태 수준은 실질적으로 동일한 지속 시간 동안 유지되고, 그 후 상기 UP 및 DN 신호는 로우 상태로 복귀된다. 동작 14에서의 FRef의 상승 에지에서 상기 UP 신호가 하이 상태로 복귀되는데, 상기 하이 상태는 FDiv의 상승 에지가 CLR 신호의 생성을 트 리거할 때까지 유지되며, 상기 CLR 신호는 동작 15에서 상기 UP 신호를 로우 상태로 복귀되도록 한다.
도 13c는 본 발명에 따른, 보다 높은 주파수에서 동조하기 위한 노말 모드에서의 상기 방향 제어 회로 신호의 동작을 도시한다. 도시된 바와 같이, 상기 기준 주파수 신호 FRef는 보다 높은 주파수에서 동작하지만, 분할된 주파수 신호 FDiv에 비해 위상이 지연된다. 따라서, 상기 PFD 회로 121이 상기 VCO 동조 주파수를 증가시키도록 동작하는 것이 요구된다.
처음에 동작 1에서, 상기 시작(START) 신호가 상기 제1 D 플립-플롭 D1에 공급되고, 또한 상기 제1 D 플립 플롭 D1은 하이 상태에서 3상 신호를 생성한다. D1의 상기 D 입력단은 하이 상태에 고정되어 있으므로, 종료(END) 신호가 D1을 클리어하기 위해 하이 상태로 상승될 때까지 3상 신호는 하이 상태로 유지된다.
신호 FRef 및 FDiv가, 그 방향이 UP으로 선택된 교차점 스위치 SW1에 공급된다. 도시된 바와 같이, 상기 스위치 SW1의 UP 방향은 하이 상태 신호와 상호 관련되지만, 로우(low) 상태 신호도 대신 사용될 수 있다. 도시된 UP 상태에서, 교차점 스위치 SW1은 직통(thru) 모드에서 동작하여, FRef는 상기 제1 입력단으로부터 상기 제1 출력단으로 통과되고, 신호 FDiv는 상기 제2 입력단으로부터 상기 제2 출력단으로 통과된다.
동작 2에서, 상기 제1 논리 AND 게이트 L1이 하이 상태 신호 FRef와 3상 CP를 수취하고, 따라서 하이 상태 신호 O1을 생성한다. 제2 플립-플롭 D2의 D 입력단은 하이에 고정되어 있으므로, 상기 하이 상태 클록 신호 O1을 수취하면, D2는 하이 상태 신호 Q1을 생성한다(동작 3). 상기 FDiv의 상승 에지는 상기 하이인 3상 신호와 함께 하이 상태 O2 신호를 생성한다(동작 4). 하이 상태 O2 신호는 D3를 클록킹(clocking)하고, 이로써 하이 상태 Q2 신호를 생성하며(동작 5), 상기 하이 상태 Q2 신호는 D1을 클리어하고 상기 3상 신호를 로우 수준으로 복귀시키도록 동작한다. 로우 3상 신호는 신호 O1 및 O2가 로우 상태로 복귀되도록 하고(동작 7), 소정의 지연 이후에, 동작 4에서의 상기 FDiv의 상승 에지가 Q1 및 Q2를 로우 수준으로 복귀시키는 CLR 신호를 생성하도록 행동한다(동작 8).
상기 3상 신호가 로우 상태로 복귀되면, 상기 PFD 121이 동작하게 되고, 단계 9에서 상기 FRef의 상승 에지가 상기 UP 신호를 하이 상태로 활성화시키며, 이로써 상기 VCO 주파수의 증가에 대응하는 출력 전하 신호를 생성한다. 동작 10에서, 상기 FDiv 신호의 상승 에지는, 소정의 지연 이후에 CLR 신호가 출력되게 한다. 상기 CLR 신호는 상기 VCO 주파수의 증가를 일시 정지시키는 하이 상태 DN 신호(상기 UP 및 DN 신호 양쪽 모두가 하이 상태이기 때문)를 발생시키고, 그 후 상기 UP 및 DN 신호가 로우 상태로 복귀된다.
동작 11에서, 상기 FRef의 상승 에지는 상기 UP 신호를 하이 상태로 트리거시키고, 이는 상기 DN 신호의 로우 상태와 함께, 상기 PFD 회로 110이 상기 VCO 주파 수를 증가시키기 위해 전하 신호를 출력하게 한다. 동작 12에서, 상기 FDiv의 상승 에지는 CLR 신호를 생성하고, 이로써 상기 DN 신호를 하이 상태로 활성화시키고, 상기 VCO 주파수를 증가시키기 위한 PFD 충전 출력 신호 발생을 일시 정지시키며, 그 후 상기 UP 및 DN 신호가 로우 상태로 각각 복귀된다.
본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이미 잘 알고 있듯이, 상기한 프로세스들은 하드웨어, 소프트웨어, 펌웨어(firmware) 또는 필요에 따라 이들의 조합에 의하여 구현될 수 있다. 또한, 상기한 모든 또는 일부의 프로세스들은, 컴퓨터로 판독 가능한 매체(착탈 가능 디스크, 휘발성 또는 비휘발성 메모리, 내장 프로세서(embedded processor) 등) 상에 기록된 컴퓨터로 판독 가능한 명령 코드(instruction code)로서 구현될 수 있으며, 상기 명령 코드들은 상기한 기능들을 수행하도록 기타 프로그램 가능한 장치들의 컴퓨터를 프로그램하도록 동작할 수 있다.
여기서, "하나"라는 용어는 하나 또는 하나 이상의 기술된 특성을 지칭하기 위하여 사용되었다. 또한, "연결" 또는 "접속"이라는 용어는, 직접 상호간에 또는 중간에 하나 또는 그 이상의 구조물이나 물체를 경유하여 서로 (경우에 따라, 전기적, 기계적, 열적 등으로) 통신하는 특성을 지칭한다. 방법의 흐름도에 도시된 동작이나 행동들의 순서는 예시적인 것일 뿐이며, 이 동작들 및 행동들은 다른 순서로 수행되거나, 이들 중 둘 또는 그 이상의 것들이 동시에 수행될 수도 있다. 여기에서 언급된 모든 간행물, 특허 및 기타 문서들은 그 전체를 참조에 의하여 편입 시킨다. 상기 편입된 문서들과 본 명세서 사이에 불일치가 있는 경우에는 본 명세서가 우선한다.
상기한 설명은 예시와 설명의 목적으로 개시된 것이다. 본 발명을 그 개시된 형태로 한정시키거나 제한하려는 의도는 없으며, 명백히 다양한 수정과 변경이 본 발명의 조망하에 가능하다. 개시된 실시예들은 본 발명의 원리와 그의 현실적 응용을 설명하기에 가장 적합하도록 선택되었으며, 그리하여 본 발명의 기술 분야에서 통상의 지식을 가진 자들에게, 생각할 수 있는 특정의 용도에 적합하도록 본 발명의 다양한 실시예들과 다양한 수정들을 통해 본 발명을 활용할 수 있도록 한다. 본 발명의 권리 범위는 이하의 특허청구범위에 의하여 정의되어야 한다.
도 1a는, 본 발명에 따른 다중 주파수 공급원을 채용하는 예시적 시스템을 도시한다.
도 1b는, 본 발명에 따른 예시적 주파수 공급원을 도시한다.
도 2는, 본 발명에 따른, 다중 주파수 공급원 시스템에서 상기 주파수 공급원들 중 하나를 목표 주파수로 동조시키는 예시적 방법을 도시한다.
도 3a는, 본 발명에 따른 시작 및 교정 프로세스의 예시적 실시예를 도시한다.
도 3b는, 본 발명에 따른, 위상 고정 루프 주파수 공급원 내의 복수의 발진기에 대한 동작 주파수 지점을 저장하는 예시적 데이터 구조를 도시한다.
도 3c는, 본 발명에 따른, 현재 생성된 주파수 정보를 저장하는 예시적 데이터 구조를 도시한다.
도 4는, 본 발명에 따른, 요청된 목표 주파수가 최초로 생성된 주파수인 경우의 동조 프로세스의 예시적 실시예를 도시한다.
도 5a는, 본 발명에 따른, 상기 요청된 목표 주파수가 생성된 최저의 주파수보다 낮은 경우의 동조 프로세스의 예시적 실시예를 도시한다.
도 5b는, 본 발명에 따른, 선택된 발진기가 활성화되고 상기 생성된 최저의 주파수보다 낮은 목표 주파수로 동조되는 프로세스의 예시적 실시예를 도시한다.
도 5c는, 본 발명에 따른, 선택된 발진기가 상기 목표 주파수로 동조되는 도 5b에 도시된 프로세스의 예시적 실시예를 도시한다.
도 6a는, 본 발명에 따른, 상기 요청된 목표 주파수가 생성된 최고의 주파수보다 높은 경우의 동조 프로세스의 예시적 실시예를 도시한다.
도 6b는, 본 발명에 따른, 선택된 발진기가 활성화되고 상기 생성된 최고의 주파수보다 높은 목표 주파수로 동조되는 프로세스의 예시적 실시예를 도시한다.
도 7은, 본 발명에 따른, 상기 요청된 목표 주파수가 두 개의 기존의 주파수들 사이에 위치되는 경우의 동조 프로세스의 예시적 실시예를 도시한다.
도 8a는, 본 발명에 따른, 상기 요청된 목표 주파수가 상호 근접한 두 개의 기존의 주파수들 사이에 위치되는 경우의 동조 프로세스의 예시적 실시예를 도시한다.
도 8b는, 본 발명에 따른, 상호 근접한 두 개의 기존의 주파수들 사이에 존재하는 상기 요청된 목표 주파수로 낮은 Kv의 전압 제어 발진기를 동조시키는 프로세스의 예시적 실시예를 도시한다.
도 8c는, 본 발명에 따른, 상호 근접한 두 개의 기존의 주파수들 사이에 존재하는 상기 요청된 목표 주파수로 높은 Kv의 전압 제어 발진기를 동조시키는 프로세스의 예시적 실시예를 도시한다.
도 9는 본 발명에 따른, 다중 주파수 공급원 시스템을 제어하는 예시적 시스템 마이크로 제어기의 블록도를 도시한다.
도 10은, 본 발명에 따른 발진기의 예시적 실시예를 도시한다.
도 11은, 본 발명에 따른 다중-모드 루프 필터의 예시적 실시예를 도시한다.
도 12는, 본 발명에 따른, 이중 용도의 디지털-아날로그 변환기를 채용하는 아날로그-디지털 변환기의 예시적 실시예를 도시한다.
도 13a는, 본 발명에 따른, 위상-주파수 검출기용의 방향 제어 회로의 예시적 실시예를 도시한다.
도 13b는, 본 발명에 따른, 상기 발진기가 보다 높은 주파수로 동조하도록 지시될 때의 일시적인 주파수 감소를 방지하기 위한 상기 방향 제어 회로 신호의 동작을 도시한다.
도 13c는, 본 발명에 따른, 보다 높은 주파수의 동조를 위한 노말 모드에서의 상기 방향 제어 회로 신호의 동작을 도시한다.
명확성을 확보하기 위하여, 이전에 식별된 항목들은 이후의 도면에서도 동일한 참조 기호를 유지한다.

Claims (29)

  1. 삭제
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  6. 미리 정의된 목표 주파수로 동조할 수 있는 동조가능 주파수 공급원(120) 및 복수의 추가적인 주파수 공급원들(130, 140)을 포함하는 다중 주파수 공급원 시스템(100) - 상기 추가적인 주파수 공급원들 중 제1 주파수 공급원은 상기 목표 주파수보다 낮은 주파수에서 동작하는 저 주파수 신호를 생성하고, 상기 추가적인 주파수 공급원들 중 제2 주파수 공급원은 상기 목표 주파수보다 높은 주파수에서 고 주파수 신호를 생성하며, 상기 동조가능 주파수 공급원(120)은 상기 목표 주파수로 동조하는 하나 또는 그 이상의 발진기(VCO 1 내지 VCO 5)를 포함함 - 에서, 상기 고 주파수 및 저 주파수 신호의 동시 생성 중에 상기 동조가능 주파수 공급원(120)을 상기 목표 주파수로 동조시키는 방법에 있어서,
    (ⅰ) 상기 저 주파수 신호보다 낮은 최소 동조가능 주파수 또는 (ⅱ) 상기 고 주파수 신호보다 높은 최대 동조가능 주파수를 갖는, 상기 동조가능 주파수 공급원의 하나 또는 그 이상의 발진기들을 식별하는 단계;
    상기 하나 또는 그 이상의 식별된 발진기들로부터, 상기 발진기 각각의 최저 동조가능 주파수로부터 상기 저 주파수 신호까지 또는 상기 발진기 각각의 최고 동조가능 주파수로부터 상기 고 주파수 신호까지 측정했을 때, 최대의 오프셋을 갖는 발진기를 선택하는 단계; 및
    상기 선택된 발진기를 상기 목표 주파수로 동조하도록 제어하는 단계를 포함하는 동조 방법.
  7. 제6항에 있어서,
    상기 선택된 발진기를 제어하는 단계는,
    상기 저 주파수 신호보다 낮은, 또는 상기 고 주파수 신호보다 높은 주파수를 갖는 접근 주파수를 식별하는 단계;
    상기 접근 주파수로 상기 선택된 발진기를 동조시키는 단계; 및
    상기 접근 주파수로 동조시킨 후, 상기 선택된 발진기를 상기 목표 주파수로 동조시키는 단계를 포함하는 동조 방법.
  8. 제7항에 있어서,
    상기 접근 주파수는 상기 저 주파수 신호보다 낮은 주파수를 갖고,
    상기 동조 방법은,
    (ⅰ) 상기 접근 주파수와 상기 동조가능 주파수 공급원(120)의 미리 정의된 최저 동조 주파수 사이에 위치된 적어도 하나의 중간 지점을 연산하는 단계; 및
    (ⅱ) 상기 접근 주파수로 동조시키기 전에, 상기 동조가능 주파수 공급원(120)을 상기 적어도 하나의 중간 지점으로 동조시키는 단계를 더 포함하는 동조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 접근 주파수는 상기 고 주파수 신호보다 높은 주파수를 갖고,
    상기 동조 방법은,
    (ⅰ) 상기 접근 주파수와 상기 동조가능 주파수 공급원(120)의 미리 정의된 최고 동조 주파수 사이에 위치된 적어도 하나의 중간 지점을 연산하는 단계; 및
    (ⅱ) 상기 접근 주파수로 동조시키기 전에, 상기 동조가능 주파수 공급원(120)을 상기 적어도 하나의 중간 지점으로 동조시키는 단계를 더 포함하는 동조 방법.
  10. 다중 주파수 공급원 시스템(100)에 있어서,
    상기 다중 주파수 공급원 시스템(100)의 주파수 스펙트럼 내에서 목표 주파수로 동조할 수 있는 동조가능 주파수 공급원(120); 및
    상기 다중 주파수 공급원 시스템(100)의 상기 주파수 스펙트럼 내에서 상기 목표 주파수보다 더 높은 주파수 또는 더 낮은 주파수에서 제2 신호를 생성하는 제2 주파수 공급원(130, 140)을 포함하되,
    상기 동조가능 주파수 공급원(120)은 상기 제2 신호의 생성 중에 상기 목표 주파수로 동조할 수 있고,
    상기 동조가능 주파수 공급원(120)은 루프 필터(123)를 포함하는 위상 동기 루프 회로(phase locked loop circuit)를 포함하고,
    상기 루프 필터(123)는,
    반전 입력단, 비반전 입력단 및 출력단을 포함하는 연산 증폭기(1110);
    상기 연산 증폭기의 상기 반전 입력단과 출력단 사이에 연결된 제1 연산 증폭기 커패시터(1112);
    상기 연산 증폭기의 상기 비반전 입력단과 신호 그라운드(signal ground) 사이에 연결된 제2 연산 증폭기 커패시터(1114);
    저 오버슈트(low overshoot) 동조 회로(1130); 및
    사전 충전(pre-charge) 회로(1140)를 포함하며,
    상기 저 오버슈트 동조 회로(1130)는,
    상기 반전 입력단과 상기 제1 연산 증폭기 커패시터 사이에 연결된 제1 저 오버슈트(low overshoot) 동조 회로(1130a); 및
    상기 비반전 입력단과 신호 그라운드 사이에 연결된 제2 저 오버슈트 동조 회로(1130b)를 포함하되,
    상기 제1 및 제2 저 오버슈트 동조 회로는 상기 위상 동기 루프 회로에 저 오버슈트 필터 특성을 제공하고,
    상기 사전 충전 회로(1140)는,
    상기 제1 연산 증폭기 커패시터(1112)를 가로질러 연결되고 상기 제1 연산 증폭기 커패시터를 사전 충전시키는 제1 사전 충전 회로(1140a);
    상기 제2 연산 증폭기 커패시터(1114)를 가로질러 연결되고 상기 제2 연산 증폭기 커패시터를 사전 충전시키는 제2 사전 충전 회로(1140b); 및
    상기 연산 증폭기(1110)의 상기 반전 및 비반전 입력단들에 연결되고 상기 입력단들에 미리 정의된 충전 전압을 인가하는 제3 사전 충전 회로(1140c)를 포함하는 다중 주파수 공급원 시스템.
  11. 삭제
  12. 제10항에 있어서,
    상기 제2 주파수 공급원은 고정 주파수 공급원(fixed frequency source)인 다중 주파수 공급원 시스템.
  13. 제10항에 있어서,
    상기 제2 주파수 공급원은 동조가능 주파수 공급원인 다중 주파수 공급원 시 스템.
  14. 제10항에 있어서,
    상기 제2 주파수 공급원은 상기 목표 주파수보다 높은 고 주파수 신호를 생성하고,
    상기 다중 주파수 공급원 시스템은,
    상기 동조가능 주파수 공급원을 상기 목표 주파수보다 낮은 적어도 하나의 주파수 지점으로 동조하도록 제어하는 수단; 및
    다음으로, 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조하도록 제어하는 수단을 더 포함하는 다중 주파수 공급원 시스템.
  15. 제14항에 있어서,
    상기 동조가능 주파수 공급원을 상기 목표 주파수보다 낮은 적어도 하나의 주파수 지점으로 동조하도록 제어하는 수단은,
    상기 목표 주파수와 상기 동조가능 주파수 공급원의 미리 정의된 최저 동조 주파수 사이에 위치된 적어도 하나의 중간 지점을 연산하는 수단; 및
    상기 동조가능 주파수 공급원을 상기 적어도 하나의 중간 지점으로 동조시키는 수단을 포함하는 다중 주파수 공급원 시스템.
  16. 제10항에 있어서,
    상기 제2 주파수 공급원은 상기 목표 주파수보다 낮은 저 주파수 신호를 생성하고,
    상기 다중 주파수 공급원 시스템은,
    상기 동조가능 주파수 공급원을 상기 목표 주파수보다 높은 적어도 하나의 주파수 지점으로 동조하도록 제어하는 수단; 및
    다음으로, 상기 동조가능 주파수 공급원을 상기 목표 주파수로 동조하도록 제어하는 수단을 더 포함하는 다중 주파수 공급원 시스템.
  17. 제16항에 있어서,
    상기 동조가능 주파수 공급원을 상기 목표 주파수보다 높은 적어도 하나의 주파수 지점으로 동조하도록 제어하는 수단은,
    상기 목표 주파수와 상기 동조가능 주파수 공급원의 미리 정의된 최고 동조 주파수 사이에 위치된 적어도 하나의 중간 지점을 연산하는 수단; 및
    상기 동조가능 주파수 공급원을 상기 적어도 하나의 중간 지점으로 동조시키는 수단을 포함하는 다중 주파수 공급원 시스템.
  18. 삭제
  19. 삭제
  20. 제10항, 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1 및 제2 저 오버슈트 동조 회로(1130a, 1130b)의 각각은 병렬 연결된 저항기 및 커패시터를 포함하는 다중 주파수 공급원 시스템.
  21. 제10항, 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1 및 제2 사전 충전 회로(1140a, 1140b)의 각각은 저항기를 포함하는 다중 주파수 공급원 시스템.
  22. 삭제
  23. 제10항에 있어서,
    상기 루프 필터는 노말 동조 회로를 더 포함하되,
    상기 노말 동조 회로는, 상기 반전 입력단과 상기 제1 연산 증폭기 커패시터 사이에 연결된 제1 노말 동조 회로 및 상기 비반전 입력단과 신호 그라운드 사이에 연결된 제2 노말 동조 회로를 포함하고,
    상기 제1 및 제2 노말 동조 회로의 각각은 병렬 연결된 저항기 및 커패시터를 포함하며,
    상기 제1 및 제2 저 오버슈트 동조 회로(1130a, 1130b)의 각각은 병렬 연결된 저항기 및 커패시터를 포함하되,
    상기 제1 및 제2 저 오버슈트 동조 회로의 각각의 입력 임피던스는 상기 제1 및 제2 노말 동조 회로의 각각의 입력 임피던스보다 큰 다중 주파수 공급원 시스템.
  24. 제23항에 있어서,
    상기 제1 및 제2 저 오버슈트 동조 회로의 각각의 저항기는, 상기 제1 및 제2 노말 동조 회로의 각각의 저항기보다 적어도 세 배 더 높은 저항을 갖는 다중 주파수 공급원 시스템.
  25. 제23항 또는 제24항에 있어서,
    상기 제1 및 제2 저 오버슈트 동조 회로의 각각의 커패시터는, 상기 제1 및 제2 노말 동조 회로의 각각의 전기 용량보다 적어도 다섯 배 더 높은 리액턴스를 갖는 다중 주파수 공급원 시스템.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 미리 정의된 목표 주파수로 동조할 수 있는 동조가능 주파수 공급원(120) 및 복수의 추가적인 주파수 공급원들(130, 140)을 포함하는 다중 주파수 공급원 시스템(100) - 상기 추가적인 주파수 공급원들 중 제1 주파수 공급원은 상기 목표 주파수보다 낮은 주파수에서 저 주파수 신호를 생성하고, 상기 추가적인 주파수 공급원들 중 제2 주파수 공급원은 상기 목표 주파수보다 높은 주파수에서 고 주파수 신호를 생성하며, 상기 동조가능 주파수 공급원(120)은 상기 목표 주파수로 동조하는 하나 또는 그 이상의 발진기(VCO 1 내지 VCO 5)를 포함함 - 과 함께 동작하고, 상기 저 주파수 및 고 주파수 신호의 동시 생성 중에 상기 동조가능 주파수 공급원(120)을 상기 목표 주파수로 동조시키도록 동작할 수 있는 컴퓨터 프로그램을 수록한 컴퓨터로 판독 가능한 기록 매체에 있어서, 상기 컴퓨터 프로그램은,
    (ⅰ) 상기 저 주파수 신호보다 낮은 최소 동조가능 주파수 또는 (ⅱ) 상기 고 주파수 신호보다 높은 최대 동조가능 주파수를 갖는, 상기 동조가능 주파수 공급원(120)의 하나 또는 그 이상의 발진기를 식별하는 명령 코드;
    상기 하나 또는 그 이상의 식별된 발진기들로부터, 상기 발진기 각각의 최저 동조가능 주파수로부터 상기 저 주파수 신호까지 또는 상기 발진기 각각의 최고 동조가능 주파수로부터 상기 고 주파수 신호까지 측정했을 때, 최대의 오프셋을 갖는 발진기를 선택하는 명령 코드; 및
    상기 선택된 발진기를 상기 목표 주파수로 동조하도록 제어하는 명령 코드를 포함하는 컴퓨터로 판독 가능한 기록 매체.
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