WO2010134287A1 - Ｐｌｌ周波数シンセサイザ - Google Patents

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frequency
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varactor
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高橋健治
山崎秀聡
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パナソニック株式会社
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    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a PLL frequency synthesizer used for a wireless communication device, a wireless measuring device, and the like.
  • FIG. 1 is a diagram showing a configuration of a conventional ADPLL frequency synthesizer disclosed in Patent Document 1. As shown in FIG.
  • a digitally controlled oscillator (DCO) 1 includes an inductor element 2, a negative resistance element 3, a varactor array 4, and a varactor array 5.
  • Each of the varactor array 4 and the varactor array 5 has a plurality of varactors. All varactors have the same capacity. The capacity value of each varactor is controlled by a binary control signal. Then, by controlling the capacitance value of the varactor, the oscillation frequency f CKV of the DCO 1 is controlled.
  • This oscillation frequency f CKV is expressed by Expression (1) using the total capacitance value C of the varactor array 4 and the varactor array 5 and the inductance value L of the inductor element 2.
  • the capacity value of the varactor is controlled as follows. First, the phase comparator 9 compares the phase of the reference signal F REF with the phase of the output CKV of the DCO 1 to generate a phase error signal. Then, the loop filter 11 filters the phase error signal and outputs the filtered phase error signal as the DCO control signal TUNE_T.
  • the TUNE_T signal is composed of an integer part and a decimal part. The integer part is input to the tracking varactor control unit 6, and the decimal part is input to the tracking varactor control unit 7.
  • the tracking varactor control unit 6 converts the integer part into an OTW (Oscillator ⁇ ⁇ Tuning ⁇ Word) Integrer signal, and outputs the OTW Integrer signal to the varactor array 4 to adjust the capacity of the varactor array 4.
  • the tracking varactor control section 7 adjusts the capacity of the varactor array 5 by converting the decimal part into an OTW Fract signal and outputting the OTW Fract signal to the varactor array 5.
  • the tracking varactor control unit 7 includes a ⁇ modulator.
  • a negative feedback system is configured and a PLL (Phase Locked Loop) operation is performed.
  • PLL Phase Locked Loop
  • the tracking varactor control unit 6 operates in synchronization with the CKR clock which is a signal obtained by retiming the reference signal F REF with CKV
  • the tracking varactor control unit 7 is a signal obtained by dividing the CKV by the frequency divider 8. It operates in synchronization with a certain CKVD clock.
  • the CKVD frequency is set sufficiently higher than the CKR frequency.
  • the output of the ⁇ modulator (that is, OTW Fract) fluctuates at almost any of 1, 2, and 3 in order to set the average value to 1.02. It changes from the state where it was present to a state that fluctuates at almost any of the values 0, 1, and 2.
  • the value of OTW Integrer changes from 250 to 251 after the change timing of OTW Fract.
  • Such a phenomenon in which an error between the TUNE_T target value and OTW (Total) temporarily increases can occur even when a “carry” occurs.
  • the target value of TUNE_T is 252.06 close to the integer value 252 and the actual value of TUNE_T at a certain rise time of CKR is 252.02.
  • the value of OTW Integrer is 251 and the value of OTW Fract is 1.02.
  • the output of the ⁇ modulator is almost 0, It fluctuates depending on the value of 1 or 2.
  • the error between the target value of TUNE_T and the average value of OTW (Total) which is the sum of OTWOIntegrer and OTW Fract, is approximately zero.
  • the output of the ⁇ modulator (that is, OTWcFract) fluctuates almost between 0, 1 and 2 in order to make the average value 1.99. It changes from the state that has been changed to a state that fluctuates at almost any one of values 1, 2, and 3. On the other hand, due to the difference in the frequency of the clock signal, the value of OTW Integrer changes from 251 to 250 after the change timing of OTW Fract.
  • the present invention has been made in view of this point, and an object thereof is to provide a PLL frequency synthesizer that improves phase noise characteristics.
  • a PLL frequency synthesizer includes an oscillating unit including a first capacitive element group including a plurality of variable capacitive elements and a second capacitive element group including a plurality of variable capacitive elements, and a phase of an output signal of the oscillating unit.
  • a phase error signal corresponding to a difference between the phase of the reference signal and a phase error signal, a capacitance value of the first capacitive element group is controlled by an integer part of the phase error signal, and a fractional part of the phase error signal
  • An oscillation frequency control means for controlling an output frequency of the oscillating unit by controlling a capacitance value of the two capacitive element groups, wherein the value of the decimal part and the value of the decimal part
  • An adjustment signal generating means for generating an adjustment signal based on a comparison result between a difference from an integer value closest to the predetermined value and a predetermined threshold, and the oscillation unit based on the adjustment signal It adopts a configuration comprising a frequency characteristic shifting means for shifting the oscillation frequency characteristics, a.
  • a PLL frequency synthesizer that improves phase noise characteristics can be provided.
  • the figure which shows the structure of the conventional ADPLL frequency synthesizer 1 is a block diagram showing a schematic configuration of an ADPLL frequency synthesizer according to an embodiment of the present invention.
  • Diagram for explaining oscillation frequency characteristic shift Flow diagram showing the operation of the ADPLL frequency synthesizer
  • Fig. 5 is an enlarged view of the time zone in which carry or carry occurs.
  • Diagram showing the calculation results of phase noise characteristics The figure which shows the modification of the means to shift the basic characteristic of an oscillation frequency
  • FIG. 2 is a block diagram showing a schematic configuration of an ADPLL frequency synthesizer according to an embodiment of the present invention.
  • an ADPLL frequency synthesizer 100 includes a digitally controlled oscillator (DCO) 110, a frequency divider 120, a flip-flop 130, a phase comparator 140, a loop filter 150, tracking varactor controllers 160 and 170, A frequency characteristic adjusting unit 180.
  • DCO digitally controlled oscillator
  • the frequency divider 120, the flip-flop 130, the phase comparator 140, the loop filter 150, and the tracking varactor control units 160 and 170 are basically the same as the corresponding function units of the ADPLL frequency synthesizer shown in FIG. It has the same configuration.
  • the digitally controlled oscillator 110 includes an inductor element 111, a negative resistance element 112, a varactor array 113, a varactor array 114, and an additional varactor 115.
  • the inductor element 111, the negative resistance element 112, the varactor array 113, and the varactor array 114 have basically the same configuration as the corresponding functional unit of the ADPLL frequency synthesizer shown in FIG.
  • Each of the varactor array 113 and the varactor array 114 includes a plurality of varactors (variable capacitance elements).
  • the capacity value of each varactor is the same value COTW .
  • the capacity of the varactor array 113 is controlled by an OTW Integrer signal received from the tracking varactor control unit 160.
  • the capacity of the varactor array 114 is controlled by an OTW Fract signal received from the tracking varactor control unit 170.
  • the capacity value of the additional varactor 115 changes based on the adjustment signal received from the frequency characteristic adjustment unit 180.
  • the oscillation frequency f CKV of the DCO 110 is calculated by using the total capacitance value C of the varactor array 113 and the varactor array 114, the inductance value L of the inductor element 111, and the capacitance value C offset of the additional varactor 115. It is represented by
  • the frequency divider 120 divides the oscillation signal CKV of the DCO 110 and outputs the CKVD to the tracking varactor control unit 170.
  • the flip-flop 130 retimates the reference signal F REF with CKV, and outputs CKR to the tracking varactor control unit 160.
  • the phase comparator 140 compares the phase of the reference signal F REF with the phase of the output signal CKV of the DCO 110 to generate a phase error signal.
  • the loop filter 150 filters the phase error signal and outputs the filtered phase error signal as the DCO control signal TUNE_T.
  • the tracking varactor control unit 160 adjusts the capacity of the varactor array 113 by converting the integer part of the DCO control signal TUNE_T into an OTW / Integrer signal and outputting the OTW / Integrer signal to the varactor array 113.
  • the tracking varactor control unit 170 adjusts the capacity of the varactor array 114 by converting the decimal part of the DCO control signal TUNE_T into an OTW Fract signal and outputting the OTW Fract signal to the varactor array 114.
  • the tracking varactor control unit 170 includes a ⁇ modulator.
  • the output frequency of the DCO 110 is controlled by controlling the capacitance values of the varactor array 113 and the varactor array 114 by the phase comparator 140, the loop filter 150, and the tracking varactor control units 160 and 170.
  • the frequency characteristic adjustment unit 180 receives the decimal part of the PLL lock detection signal and the DCO control signal TUNE_T, compares the difference between the value of the decimal part of the DCO control signal TUNE_T and the nearest integer value, and a predetermined threshold value, and compares them. An adjustment signal is generated based on the result. That is, after detecting lock, the frequency characteristic adjustment unit 180 determines whether the value of the DCO control signal TUNE_T is near an integer value, and controls the capacitance value of the additional varactor 115 when it is determined that the value is near the integer value. A signal OTW offset is generated. This adjustment signal is output to the additional varactor 115 and the additional varactor 115 is turned on or off, so that the basic characteristics of the transmission frequency determined by the capacity of the varactor array 113 and the varactor array 114 are adjusted.
  • FIG. 4 is a flowchart showing the operation of the ADPLL frequency synthesizer 100.
  • the C offset is turned off (S1), and the tracking operation is performed until the oscillation frequency of the DCO 110 converges (PLL lock) to a desired frequency range (that is, the target range). Is performed (S2, S3).
  • the frequency characteristic adjustment unit 180 determines whether or not the value of the decimal part of the DCO control signal TUNE_T is within a predetermined range (S4).
  • the ADPLL frequency synthesizer 100 continues tracking while keeping the C offset off state.
  • C offset is changed to the ON state (S5), and tracking is continued.
  • the predetermined range determined to be near the integer value is 1 ⁇ TUNE_T decimal part ⁇ 1.1 or 1.9 ⁇ TUNE_T decimal part ⁇ 2. That is, the frequency characteristic adjustment unit 180 compares the difference between the decimal part value and the nearest integer value with a predetermined threshold (here, 0.1).
  • FIGS. 5A to 5F respectively show TUNE_T Integrer signal, TUNE_T Fract signal, OTW Integrator signal, OTW Fract signal, OTW (Total), and OTW offset time variation waveforms.
  • the tracking varactor control unit 170 uses a secondary ⁇ modulator.
  • an integer value of 0 to 3 is instantaneously output in synchronization with the rising edge of CKVD, but a value including a decimal is realized when viewed on a time average, and the DCO oscillation frequency resolution Has been improved.
  • the capacitance value C offset of the additional varactor 115 is 1.5 C OTW .
  • the target value of the DCO control signal TUNE_T is 252.06, and carry and carry are repeated (see FIGS. 5A and 5C). Specifically, before the time 2500 usec, a phenomenon occurs in which the error between the actual value of OTW (Total) and the target value of TUNE_T jumps up to around ⁇ 2 when the carry or carry down occurs. .
  • the oscillation frequency characteristic of DCO 1 is changed. That is, after time 2500 usec, the target value of the DCO control signal TUNE_T is 253.56. This eliminates carry and carry, and OTW (Total) reconverges about 100 usec after the OTW offset changes (see FIG. 5E). After time 2600 usec after reconvergence, the absolute value of the error between the value of OTW (Total) and the target value of TUNE_T is stable at about ⁇ 1.5 at the maximum.
  • FIG. 6 is an enlarged view of a time zone in which a carry or a carry has occurred in FIG. 5 (that is, a time zone before time 2500 usec).
  • OTW OIntegrer FIG. 6C
  • OTW Fract FIG. 6D
  • the timing of the change is shifted at the time of carry or carry, and as a result, the error between the desired TUNE_T value and OTW (Total)
  • FIGS. 6A, B, and E the clock varactor control unit 160 and the tracking varactor control unit 170 have different clock frequencies and clock timings as described above.
  • FIG. 7 is a diagram showing the calculation result of the phase noise characteristics.
  • FIG. 7A shows the phase noise characteristics calculated in the time zone in which the carry or the carry-down occurs in FIG. 5 (that is, the time zone before time 2500 usec).
  • FIG. 7B shows the phase noise characteristics calculated after time 2600 usec after reconvergence in FIG.
  • FIG. 7A it can be seen that the phase noise characteristic (Closed-Loop) of the ADPLL at 4 MHz offset or more is particularly deteriorated.
  • FIG. 7B the TUNE_T value converges stably as shown in FIG. 5, so that the phase noise characteristic (Closed-Loop) degradation as seen in FIG. 7A is not observed. That is, the ADPLL frequency synthesizer 100 according to the present embodiment adjusts the frequency characteristics when it is determined that the target value carry-up or carry-down of the current DCO control signal TUNE_T is within a high probability range.
  • the unit 180 performs control to shift the oscillation frequency characteristic, it is possible to prevent deterioration of the phase noise characteristic.
  • the open-loop phase noise characteristics of FIGS. 7A and 7B are exactly the same, and are shown together to make the difference in phase noise characteristics (Closed-Loop) easier to understand.
  • the digitally controlled oscillator 110 as the oscillation unit includes the first capacitive element group (varactor array 113) including a plurality of variable capacitive elements and the plurality of variable capacitors.
  • a phase comparator 140 serving as an oscillation frequency control means, a loop filter 150, and tracking varactor control units 160 and 170 are included in the output of the digitally controlled oscillator 110.
  • a phase error signal corresponding to the difference between the phase of the signal and the phase of the reference signal is generated, the capacitance value of the varactor array 113 is controlled by the integer part of the phase error signal, and the capacitance of the varactor array 114 is controlled by the decimal part of the phase error signal By controlling the value, the output frequency of the digitally controlled oscillator 110 is To your.
  • the frequency characteristic adjustment unit 180 as the adjustment signal generation unit compares the difference between the decimal part value of the DCO control signal TUNE_T and the nearest integer value with a predetermined threshold value, and the comparison result is obtained. Based on the adjustment signal received from the frequency characteristic adjustment unit 180, the additional varactor 115 serving as a frequency characteristic shift means shifts the oscillation frequency characteristic.
  • the target of the decimal part of the DCO control signal TUNE_T is set in the range in which the carry or carry occurrence probability is high.
  • the oscillation frequency characteristic can be shifted. This shift of the oscillation frequency characteristic can shift the target value of the decimal part of the DCO control signal TUNE_T to a range where the probability of occurrence of carry or carry is low, so that the phase noise characteristic of the ADPLL frequency synthesizer deteriorates. Can be prevented.
  • the frequency characteristic adjustment unit 180 performs the determination using the instantaneous value of the DCO control signal TUNE_T in a PLL locked state.
  • the present invention is not limited to this, and the frequency characteristic adjustment unit 180 may determine using the average value of the DCO control signal TUNE_T. By doing so, even when the value of TUNE_T instantaneously falls within a predetermined range determined to be near the integer value due to noise mixing or the like, it is possible to prevent a control malfunction due to an erroneous output of OTW offset .
  • the predetermined range does not need to be fixed, and may be changed depending on the order of the ⁇ modulator provided in the tracking varactor control unit 170 or the CKV frequency.
  • the capacitance value C offset of the additional varactor 115 takes a binary value of 1.5 C OTW or 0 by binary control.
  • FIG. 8 is a block diagram of the DCO 110A when a plurality of additional varactors are provided.
  • the frequency characteristic may be controlled. That is, when the value of the decimal part of the DCO control signal TUNE_T is in the first predetermined range (1 ⁇ TUNE_T decimal part ⁇ 1.1 or 1.9 ⁇ TUNE_T decimal part ⁇ 2), the capacity is 0.5 C OTW. Turn on the additional varactor.
  • the oscillation frequency characteristic may be controlled so that the decimal part of the target value of the DCO control signal is close to 0.5. If multi-value control is performed in this manner, the probability of occurrence of carry or carry at the time of convergence of the DCO control signal can be further reduced as compared with the case of binary control.
  • FIG. 9 is a block diagram of a DCO 110B having a variable inductance element.
  • the oscillation frequency can be changed. In this case, since only the variable inductance element can be controlled to change the oscillation frequency characteristics of the DCO 110B, the chip area is not increased.
  • the frequency characteristic adjustment unit 180 receives the lock detection signal from the lock detection unit (not shown) as an input, and determines whether the value of the DCO control signal TUNE_T is within a predetermined range after the lock detection. Judging. Not limited to this, the frequency characteristic adjustment unit 180 recognizes or estimates the target value of the DCO control signal TUNE_T after lock detection before lock detection without using the lock detection signal, and the recognition value or estimated value is predetermined. It may be determined whether it is within the range. In this case, it is possible to converge to the target value of the DCO control signal that is less likely to cause a carry or a carry than when the target value of the DCO control signal is changed by changing the oscillation frequency characteristic of the DCO after lock detection.
  • the frequency characteristic adjustment unit 180 is provided with a register that stores the amount of change in the DCO control signal TUNE_T every predetermined time.
  • the target value of the DCO control signal TUNE_T can be estimated from the change amount.
  • the target value of the DCO control signal TUNE_T with respect to the oscillation frequency of the DCO when the additional varactor is turned on and off is set. It is recorded in the memory table, and the frequency characteristic adjusting unit 180 can recognize the DCO control signal TUNE_T corresponding to the desired oscillation frequency with reference to the memory table.
  • the frequency characteristic adjustment unit 180 is provided in the ADPLL frequency synthesizer.
  • the frequency characteristic adjustment unit 180 is not limited to this, and may be provided in the communication device on which the ADPLL frequency synthesizer is mounted.
  • an adjustment signal input terminal connected to the output terminal of the frequency characteristic adjustment unit 180 when the ADPLL frequency synthesizer is mounted on the communication device is provided on the input side of the additional varactor (or variable inductance element). .
  • the PLL frequency synthesizer of the present invention is useful for improving the phase noise characteristics.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　位相雑音特性を向上するＰＬＬ周波数シンセサイザ。ＡＤＰＬＬ周波数シンセサイザ（１００）において、周波数特性調整部（１８０）が、ＤＣＯ制御信号の小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成し、付加バラクタ（１１５）が、周波数特性調整部（１８０）から受け取る調整信号に基づいて発振周波数特性をシフトする。こうすることで、所定の閾値を桁上がり又は桁下がりの発生確率の高い範囲を規定する値とすることで、桁上がり又は桁下がりの発生確率の高い範囲にＤＣＯ制御信号の小数部のターゲット値が入っている場合には、発振周波数特性をシフトすることができる。この発振周波数特性のシフトにより、ＤＣＯ制御信号の小数部のターゲット値を桁上がり又は桁下がりの発生確率の低い範囲にシフトすることができるので、シンセサイザの位相雑音特性を向上できる。

Description

ＰＬＬ周波数シンセサイザ
　本発明は、無線通信装置及び無線測定器などに用いるＰＬＬ周波数シンセサイザに関する。
　従来、デジタル制御発振器ＤＣＯ（Digitally-Controlled Oscillator）を備え、周波数分解能を向上させるために△Σ変調器によるディザリングを利用するＡＤＰＬＬ（All-Digital Phase-Locked Loop）周波数シンセサイザがある。この種のＡＤＰＬＬ周波数シンセサイザは、例えば、特許文献１に開示されている。図１は、特許文献１に開示された従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図である。
　図１において、デジタル制御発振器（ＤＣＯ）１は、インダクタ素子２と、負性抵抗素子３と、バラクタアレイ４と、バラクタアレイ５とで構成される。バラクタアレイ４及びバラクタアレイ５は、それぞれ複数のバラクタを有している。全てのバラクタは、同じ容量である。そして、各バラクタの容量値は、２値の制御信号で制御される。そして、バラクタの容量値が制御されることにより、ＤＣＯ１の発振周波数ｆＣＫＶが制御される。
　この発振周波数ｆＣＫＶは、バラクタアレイ４及びバラクタアレイ５の合計容量値Ｃと、インダクタ素子２のインタクタンス値Ｌを用いて、式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　具体的には、バラクタの容量値は、次のように制御される。まず、位相比較器９は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ１１は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔ信号は、整数部と小数部とで構成される。そして、整数部はトラッキングバラクタ制御部６に入力され、小数部はトラッキングバラクタ制御部７に入力される。
　トラッキングバラクタ制御部６は、整数部をＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ４へ出力することにより、バラクタアレイ４の容量を調整する。一方、トラッキングバラクタ制御部７は、小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ５へ出力することにより、バラクタアレイ５の容量を調整する。トラッキングバラクタ制御部７は、△Σ変調器を含む。
　以上のように、従来のＡＤＰＬＬ周波数シンセサイザでは、ネガティブフィードバック系が構成され、ＰＬＬ（Phase Locked Loop）動作が行われる。
　ところで、トラッキングバラクタ制御部６は、リファレンス信号ＦＲＥＦをＣＫＶでリタイミングした信号であるＣＫＲクロックに同期して動作し、トラッキングバラクタ制御部７は、ＣＫＶを分周器８で分周した信号であるＣＫＶＤクロックに同期して動作する。そして、ＣＫＶＤ周波数は、ＣＫＲ周波数よりも充分に大きく設定される。これにより、トラッキングバラクタ制御部７の△Σ変調器によるディザリング効果が得られるとともに、ＣＫＶ信号の周波数分解能が向上する。
米国特許出願公開第２００２／０１５９５５５号明細書
　しかしながら、上記した従来のＡＤＰＬＬ周波数シンセサイザでは、クロック信号ＣＫＲと、クロック信号ＣＫＶＤとが非同期であることにより、ＯＴＷ Ｉｎｔｅｇｅｒ信号の変化のタイミングとＯＴＷ Ｆｒａｃｔ信号の変化のタイミングとが通常ミスマッチする。従って、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値がターゲット発振周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値に近づいていても、そのターゲット値が整数値に近い場合には、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生する。そして、この現象が繰り返し発生することにより、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化する問題がある。
　例えば、ＴＵＮＥ_Ｔのターゲット値が整数値２５２に近い２５２．０６であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ＿Ｔの実際値が、２５１．９９である状態を考える。この状態では、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値は２５０であり、ＯＴＷ Ｆｒａｃｔの値は、１．９９である。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．９９とするためには、△Σ変調器の出力は、ほとんど１、２、３のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となる。
　この状態からＴＵＮＥ＿Ｔの実際値が例えば２５２．０２へ変化すると、「桁上がり」が生じる。ここで、「桁上がり」とは、ＴＵＮＥ＿Ｔの実際値における整数部の値が１増加すること意味する。また、「桁下がり」とは、ＴＵＮＥ＿Ｔの実際値における整数部の値が１減少すること意味する。
　この桁上がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．０２にするために、ほとんど１、２、３の値のいずれかで変動していた状態から、ほとんど０、１、２の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、２５０から２５１へ変化する。
　従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ＿Ｔの整数値から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう。
　このようなＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に増加する現象は、「桁下がり」が生じる場合にも、起こり得る。例えば、ＴＵＮＥ_Ｔのターゲット値が整数値２５２に近い２５２．０６であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ＿Ｔの実際値が、２５２．０２である状態を考える。この状態では、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値は２５１であり、ＯＴＷ Ｆｒａｃｔの値は、１．０２である。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．０２とするためには、△Σ変調器の出力は、ほとんど０、１、２のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となる。
　この状態からＴＵＮＥ＿Ｔの実際値が例えば２５１．９９へ変化すると、「桁下がり」が生じる。
　この桁下がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．９９にするために、ほとんど０、１、２の値のいずれかで変動していた状態から、ほとんど１、２、３の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、２５１から２５０へ変化する。
　従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ＿Ｔの整数値から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう。
　以上のように、ターゲット値が整数値に近い場合には、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生し、結果として、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化してしまう。
　本発明は、かかる点に鑑みてなされたものであり、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することを目的とする。
　本発明のＰＬＬ周波数シンセサイザは、複数の可変容量素子からなる第１の容量素子群と複数の可変容量素子からなる第２の容量素子群とを含む発振部と、前記発振部の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、前記位相誤差信号の整数部によって前記第１の容量素子群の容量値を制御するとともに前記位相誤差信号の小数部によって前記第２の容量素子群の容量値を制御することにより、前記発振部の出力周波数を制御する発振周波数制御手段と、を具備するＰＬＬ周波数シンセサイザであって、前記小数部の値と前記小数部の値に最も近い整数値との差分と、所定の閾値との比較結果に基づいて、調整信号を生成する調整信号生成手段と、前記発振部に設けられ、前記調整信号に基づいて前記発振部の発振周波数特性をシフトする周波数特性シフト手段と、を具備する構成を採る。
　本発明によれば、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することができる。
従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図 本発明の一実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図 発振周波数特性シフトの説明に供する図 ＡＤＰＬＬ周波数シンセサイザの動作を示すフロー図 ＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図 図５において桁上がり又は桁下がりが発生している時間帯を拡大した図 位相雑音特性の計算結果を示す図 発振周波数の基本特性をシフトする手段の変形例を示す図 発振周波数の基本特性をシフトする手段の変形例を示す図
　以下、本発明の一実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
　図２は、本発明の一実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図２において、ＡＤＰＬＬ周波数シンセサイザ１００は、デジタル制御発振器（ＤＣＯ）１１０と、分周器１２０と、フリップフロップ１３０と、位相比較器１４０と、ループフィルタ１５０と、トラッキングバラクタ制御部１６０，１７０と、周波数特性調整部１８０とを有する。ＡＤＰＬＬ周波数シンセサイザ１００において、分周器１２０、フリップフロップ１３０、位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０は、図１に示したＡＤＰＬＬ周波数シンセサイザの対応機能部と基本的に同じ構成を有している。
　デジタル制御発振器１１０は、インダクタ素子１１１と、負性抵抗素子１１２と、バラクタアレイ１１３と、バラクタアレイ１１４と、付加バラクタ１１５とを有する。インダクタ素子１１１、負性抵抗素子１１２、バラクタアレイ１１３、及びバラクタアレイ１１４は、図１に示したＡＤＰＬＬ周波数シンセサイザの対応機能部と基本的に同じ構成を有している。
　バラクタアレイ１１３及びバラクタアレイ１１４は、それぞれ複数のバラクタ（可変容量素子）から構成される。各バラクタの容量値は、同じ値ＣＯＴＷである。
　バラクタアレイ１１３の容量は、トラッキングバラクタ制御部１６０から受け取るＯＴＷ Ｉｎｔｅｇｅｒ信号によって制御される。一方、バラクタアレイ１１４の容量は、トラッキングバラクタ制御部１７０から受け取るＯＴＷ Ｆｒａｃｔ信号によって制御される。こうして、バラクタアレイ１１３及びバラクタアレイ１１４の容量が制御されることにより、その容量に応じた周波数の信号を、デジタル制御発振器１１０は発振することができる。
　付加バラクタ１１５は、周波数特性調整部１８０から受け取る調整信号に基づいて、その容量値が変化する。この付加バラクタ１１５の容量値が変化することにより、バラクタアレイ１１３及びバラクタアレイ１１４の容量から決まる発振周波数の基本特性がシフトする。付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、ＣＯＴＷの整数倍でないことが望ましく、例えば、Ｃｏｆｆｓｅｔ＝１．５ＣＯＴＷ、又は、Ｃｏｆｆｓｅｔ＝０．５ＣＯＴＷを満たすことが望ましい。本実施の形態においては、Ｃｏｆｆｓｅｔ＝１．５ＣＯＴＷとする。すなわち、Ｃｏｆｆｓｅｔを２値制御（オンまたはオフ）することにより、上記した基本特性が１．５ビット分だけ微小にシフトする。例えば、図３に示すように、Ｃｏｆｆｓｅｔをオフした時のＤＣＯ発振周波数ｆＣＫＶのターゲット周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値が２５２．０６である場合、Ｃｏｆｆｓｅｔをオンすると、同じターゲット周波数に対応するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値は２５３．５６となる。
　すなわち、ＤＣＯ１１０の発振周波数ｆＣＫＶは、バラクタアレイ１１３及びバラクタアレイ１１４の合計容量値Ｃと、インダクタ素子１１１のインタクタンス値Ｌと、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔを用いて、式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　分周器１２０は、ＤＣＯ１１０の発振信号ＣＫＶを分周し、ＣＫＶＤをトラッキングバラクタ制御部１７０へ出力する。
　フリップフロップ１３０は、リファレンス信号ＦＲＥＦをＣＫＶでリタイミングし、ＣＫＲをトラッキングバラクタ制御部１６０へ出力する。
　位相比較器１４０は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１１０の出力信号ＣＫＶの位相とを比較して位相誤差信号を生成する。
　ループフィルタ１５０は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。
　トラッキングバラクタ制御部１６０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの整数部をＯＴＷ Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ１１３へ出力することにより、バラクタアレイ１１３の容量を調整する。
　トラッキングバラクタ制御部１７０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ１１４へ出力することにより、バラクタアレイ１１４の容量を調整する。トラッキングバラクタ制御部１７０は、△Σ変調器を含む。
　以上のように位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０によってバラクタアレイ１１３及びバラクタアレイ１１４の容量値が制御されることにより、ＤＣＯ１１０の出力周波数が制御される。
　周波数特性調整部１８０は、ＰＬＬロック検出信号及びＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部を入力とし、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成する。すなわち、周波数特性調整部１８０は、ロック検出後に、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値が整数値付近であるかを判定し、整数値付近であると判定した場合に、付加バラクタ１１５の容量値を制御する信号であるＯＴＷｏｆｆｓｅｔを生成する。この調整信号が付加バラクタ１１５へ出力されて付加バラクタ１１５がオン状態又はオフ状態にされることにより、バラクタアレイ１１３及びバラクタアレイ１１４の容量から決まる発信周波数の基本特性が調整される。
　以上の構成を有するＡＤＰＬＬ周波数シンセサイザ１００の動作について説明する。図４は、ＡＤＰＬＬ周波数シンセサイザ１００の動作を示すフロー図である。図４に示すように、先ず、ＡＤＰＬＬ周波数シンセサイザ１００では、Ｃｏｆｆｓｅｔがオフして（Ｓ１）、ＤＣＯ１１０の発振周波数が所望の周波数範囲（つまり、ターゲット範囲）に収束（ＰＬＬロック）するまでトラッキング動作が行なわれる（Ｓ２、Ｓ３）。ＰＬＬロックすると、周波数特性調整部１８０が、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値が所定の範囲内であるか否かを判定する（Ｓ４）。ＴＵＮＥ_Ｔの小数部の値が所定の範囲内にない場合には、ＡＤＰＬＬ周波数シンセサイザ１００では、Ｃｏｆｆｓｅｔオフ状態が保持されたまま、トラッキングが続けられる。一方、ＴＵＮＥ_Ｔの小数部の値が所定の範囲内にある場合には、ＣｏｆｆｓｅｔがＯＮ状態に変更され（Ｓ５）、トラッキングが続けられる。
　図４では、Ｓ４において、整数値付近と判定する所定の範囲を、１≦ＴＵＮＥ_Ｔ小数部≦１．１、又は１．９≦ＴＵＮＥ_Ｔ小数部＜２としている。すなわち、周波数特性調整部１８０は、小数部の値と最も近い整数値との差分と所定の閾値（ここでは、０．１）とを比較している。
　このようなＡＤＰＬＬ周波数シンセサイザ１００の動作のシミュレーション結果が、図５に示されている。図５Ａ～Ｆには、ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒ信号、ＴＵＮＥ_Ｔ Ｆｒａｃｔ信号、ＯＴＷ Ｉｎｔｅｇｅｒ信号、ＯＴＷ Ｆｒａｃｔ信号、ＯＴＷ（Ｔｏｔａｌ）、及び、ＯＴＷｏｆｆｓｅｔの時間変動波形がそれぞれ示されている。また、ここでは、トラッキングバラクタ制御部１７０には、２次△Σ変調器が用いられている。図５Ｃを見てわかるように、瞬時的にはＣＫＶＤの立ち上がりに同期して０から３の整数値を出力するが、時間平均で見ると小数を含む値が実現されており、ＤＣＯ発振周波数分解能が向上されている。また、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、１．５ＣＯＴＷである。
　時刻２５００ｕｓｅｃ以前では、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値は２５２．０６であり、桁上がり及び桁下がりが繰り返されている（図５Ａ、Ｃ参照）。具体的には、時刻２５００ｕｓｅｃ以前では、桁上がり又は桁下がりの際に、ＯＴＷ（Ｔｏｔａｌ）の実際値とＴＵＮＥ_Ｔのターゲット値との誤差が±２付近にまで一時的に跳ね上がる現象が発生している。
　そして、時刻２５００ｕｓｅｃのときに、ＯＴＷｏｆｆｓｅｔを１から０に変化させることにより、ＤＣＯ１の発振周波数特性が変化している。すなわち、時刻２５００ｕｓｅｃ以降では、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値が、２５３．５６となる。これにより桁上がり及び桁下がりが無くなり、ＯＴＷｏｆｆｓｅｔが変化してから約１００ｕｓｅｃ後に、ＯＴＷ（Ｔｏｔａｌ）が再収束している（図５Ｅ参照）。再収束後の時刻２６００ｕｓｅｃ以降では、ＯＴＷ（Ｔｏｔａｌ）の値とＴＵＮＥ_Ｔのターゲット値との誤差の絶対値は、最大でも±１．５程度で安定する。
　図６は、図５において桁上がり又は桁下がりが発生している時間帯（つまり、時刻２５００ｕｓｅｃ以前の時間帯）を拡大した図である。ＯＴＷ Ｉｎｔｅｇｅｒ（図６Ｃ）とＯＴＷ Ｆｒａｃｔ（図６Ｄ）とを比べると桁上がり又は桁下がりの際に変化のタイミングがずれてしまい、この結果として、所望のＴＵＮＥ_Ｔ値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に拡大されることがわかる（図６Ａ、Ｂ、Ｅ参照）。これは、上述したようにトラッキングバラクタ制御部１６０とトラッキングバラクタ制御部１７０とでクロック周波数及びクロックタイミングが異なることに起因するものである。
　図７は、位相雑音特性の計算結果を示す図である。図７Ａは、図５において桁上がり又は桁下がりが発生している時間帯（つまり、時刻２５００ｕｓｅｃ以前の時間帯）で計算した位相雑音特性である。一方、図７Ｂは、図５において再収束後の時刻２６００ｕｓｅｃ以降で計算した位相雑音特性である。
　図７Ａでは、特に、４ＭＨｚｏｆｆｓｅｔ以遠のＡＤＰＬＬの位相雑音特性（Ｃｌｏｓｅｄ－Ｌｏｏｐ）が劣化していることがわかる。一方、図７Ｂでは、図５にも示した通りＴＵＮＥ_Ｔ値が安定して収束することにより、図７Ａで見られたような位相雑音特性（Ｃｌｏｓｅｄ－Ｌｏｏｐ）の劣化は見られない。すなわち、本実施の形態に係るＡＤＰＬＬ周波数シンセサイザ１００では、現時点でのＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値桁上がり又は桁下がりが起こる確率の高い範囲に入っていると判定される場合には、周波数特性調整部１８０が発振周波数特性をシフトする制御を行うことにより、位相雑音特性の劣化を防止できる。なお、図７Ａ、ＢのＯｐｅｎ－Ｌｏｏｐの位相雑音特性は全く同じ特性であり、位相雑音特性（Ｃｌｏｓｅｄ－Ｌｏｏｐ）の差異をわかり易くするために併記している。
　以上のように本実施の形態によれば、ＡＤＰＬＬ周波数シンセサイザ１００において、発振部としてのデジタル制御発振器１１０が、複数の可変容量素子からなる第１の容量素子群（バラクタアレイ１１３）と複数の可変容量素子からなる第２の容量素子群（バラクタアレイ１１４）とを含み、発振周波数制御手段としての位相比較器１４０、ループフィルタ１５０、及びトラッキングバラクタ制御部１６０，１７０が、デジタル制御発振器１１０の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、位相誤差信号の整数部によってバラクタアレイ１１３の容量値を制御するとともに位相誤差信号の小数部によってバラクタアレイ１１４の容量値を制御することにより、デジタル制御発振器１１０の出力周波数を制御する。
　さらに、ＡＤＰＬＬ周波数シンセサイザ１００において、調整信号生成手段としての周波数特性調整部１８０が、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値と最も近い整数値との差分と所定の閾値とを比較し、比較結果に基づいて調整信号を生成し、周波数特性シフト手段としての付加バラクタ１１５が、周波数特性調整部１８０から受け取る調整信号に基づいて発振周波数特性をシフトする。
　こうすることで、所定の閾値を桁上がり又は桁下がりの発生確率の高い範囲を規定する値とすることにより、桁上がり又は桁下がりの発生確率の高い範囲にＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部のターゲット値が入っている場合には、発振周波数特性をシフトすることができる。この発振周波数特性のシフトにより、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部のターゲット値を桁上がり又は桁下がりの発生確率の低い範囲にシフトすることができるので、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化することを防止できる。
　なお、以上の説明では、周波数特性調整部１８０は、ＰＬＬロックしている状態のＤＣＯ制御信号ＴＵＮＥ_Ｔの瞬時値を用いて判定を行っている。しかしながら、これに限らず、周波数特性調整部１８０は、ＤＣＯ制御信号ＴＵＮＥ_Ｔの平均値を用いて判定しても良い。こうすることで、ノイズの混入などによってＴＵＮＥ_Ｔの値が整数値付近と判定される所定の範囲内に瞬時的に入ってしまう場合でも、ＯＴＷｏｆｆｓｅｔの誤出力による制御誤動作を防ぐことができる。
　またなお、所定の範囲は、固定である必要はなく、トラッキングバラクタ制御部１７０内に備えた△Σ変調器の次数又はＣＫＶ周波数により変更してもよい。
　また、以上の説明では、発振周波数の基本特性をシフトする手段として、１つの付加バラクタ１１５が用いられる場合について説明した。すなわち、付加バラクタ１１５の容量値Ｃｏｆｆｓｅｔは、２値制御によって１．５ＣＯＴＷ又は０の２値をとる。
　これに対して、発振周波数の基本特性をシフトする手段の変形例を用いても良い。
　（変形例１）として、付加バラクタを複数設けても良い。図８は、付加バラクタを複数設けた場合のＤＣＯ１１０Ａのブロック図である。例えば、ＤＣＯ１１０Ａに含まれる３つの付加バラクタの容量が、Ｃｏｆｆｓｅｔ１＝０．５ＣＯＴＷと、Ｃｏｆｆｓｅｔ２＝０．３ＣＯＴＷと、Ｃｏｆｆｓｅｔ３＝０．７ＣＯＴＷである場合には、次のような発信周波数特性の制御を行っても良い。すなわち、ＤＣＯ制御信号ＴＵＮＥ_Ｔの小数部の値が、第１の所定範囲（１≦ＴＵＮＥ_Ｔ小数部＜１．１又は１．９≦ＴＵＮＥ_Ｔ小数部＜２）の場合には、容量が０．５ＣＯＴＷの付加バラクタをＯＮする。また、第２の所定範囲（１．１≦ＴＵＮＥ_Ｔ小数部≦１．２５）の場合には、０．３ＣＯＴＷの付加バラクタをＯＮする。また、第３の所定範囲（１．７５≦ＴＵＮＥ_Ｔ小数部＜１．９）の場合には、０．７ＣＯＴＷの付加バラクタをＯＮする。このようにして、ＤＣＯ制御信号のターゲット値の小数部分が０．５付近となるように発振周波数特性を制御しても良い。このように多値制御すれば、２値制御の場合に比べ、ＤＣＯ制御信号の収束時の桁上がり又は桁下がりの発生確率をさらに下げることができる。
　（変形例２）として、可変インダクタンス素子を設けても良い。図９は、可変インダクタンス素子を具備したＤＣＯ１１０Ｂのブロック図である。可変インダクタンス素子１１１Ｂのインダクタンス値をＯＴＷｏｆｆｓｅｔ信号により制御することで、発振周波数を変えることができる。この場合、可変インダクタンス素子のみを制御してＤＣＯ１１０Ｂの発振周波数特性を変えることができるので、チップ面積の増大を招くことはない。
　またなお、以上の説明では、周波数特性調整部１８０は、ロック検出部（図示せず）からのロック検出信号を入力とし、ロック検出後にＤＣＯ制御信号ＴＵＮＥ_Ｔの値が所定の範囲内であるか否かを判定している。これに限らず、周波数特性調整部１８０は、ロック検出信号を用いずに、ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をロック検出前に認識又は推定して、その認識値又は推定値が所定の範囲内であるか否かを判定するようにしても良い。この場合、ロック検出後にＤＣＯの発振周波数特性を変化させてＤＣＯ制御信号のターゲット値を変更するよりも、桁上がりや桁下がりの生じにくいＤＣＯ制御信号のターゲット値に、早く収束させることができる。
　ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をロック検出前に推定するためには、例えば、周波数特性調整部１８０に、所定時間毎のＤＣＯ制御信号ＴＵＮＥ_Ｔの変化量を記憶するレジスタを設け、その変化量からＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値を推定することができる。
　また、ロック検出後のＤＣＯ制御信号ＴＵＮＥ_Ｔの所望値をロック検出前に認識するためには、例えば、付加バラクタをオンした場合とオフした場合のＤＣＯの発振周波数に対するＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値をメモリテーブルに記録しておき、周波数特性調整部１８０は、そのメモリテーブルを参照して、所望の発振周波数に応じたＤＣＯ制御信号ＴＵＮＥ_Ｔを認識することができる。
　またなお、以上の説明では、周波数特性調整部１８０をＡＤＰＬＬ周波数シンセサイザに設けたが、これに限定されるものではなく、ＡＤＰＬＬ周波数シンセサイザが搭載される通信装置側に設けても良い。この場合には、付加バラクタ（又は、可変インダクタンス素子）の入力側に、ＡＤＰＬＬ周波数シンセサイザが通信装置に搭載されたときに周波数特性調整部１８０の出力端子と接続される調整信号入力端子が設けられる。
　２００９年５月２２日出願の特願２００９－１２４６００の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。
　本発明のＰＬＬ周波数シンセサイザは、位相雑音特性を向上するものとして有用である。
　１００　ＡＤＰＬＬ周波数シンセサイザ
　１１０　デジタル制御発振器
　１１１　インダクタ素子
　１１２　負性抵抗素子
　１１３，１１４　バラクタアレイ
　１１５　付加バラクタ
　１２０　分周器
　１３０　フリップフロップ
　１４０　位相比較器
　１５０　ループフィルタ
　１６０，１７０　トラッキングバラクタ制御部
　１８０　周波数特性調整部

Claims (6)

  1. 　複数の可変容量素子からなる第１の容量素子群と複数の可変容量素子からなる第２の容量素子群とを含む発振部と、
    　前記発振部の出力信号の位相と基準信号の位相との差分に対応する位相誤差信号を生成し、前記位相誤差信号の整数部によって前記第１の容量素子群の容量値を制御するとともに前記位相誤差信号の小数部によって前記第２の容量素子群の容量値を制御することにより、前記発振部の出力周波数を制御する発振周波数制御手段と、
    　を具備するＰＬＬ周波数シンセサイザであって、
    　前記小数部の値と前記小数部の値に最も近い整数値との差分と、所定の閾値との比較結果に基づいて、調整信号を生成する調整信号生成手段と、
    　前記発振部に設けられ、前記調整信号に基づいて前記発振部の発振周波数特性をシフトする周波数特性シフト手段と、
    　を具備するＰＬＬ周波数シンセサイザ。
  2. 　前記周波数特性シフト手段は、可変容量素子からなり、
    　前記可変容量素子の容量値は、前記調整信号に基づいて変化する、
    　請求項１に記載のＰＬＬ周波数シンセサイザ。
  3. 　前記可変容量素子の容量値は、前記第１の容量素子群及び前記第２の容量素子群を構成する可変容量素子の容量値の整数倍を除く値に設定される、
    　請求項２に記載のＰＬＬ周波数シンセサイザ。
  4. 　前記周波数特性シフト手段は、複数の容量素子からなり、
    　前記複数の容量素子の容量値は互いに異なり、
    　前記複数の容量素子の少なくとも１つが、前記調整信号に基づいてオンする、
    　請求項１に記載のＰＬＬ周波数シンセサイザ。
  5. 　前記調整信号生成手段は、前記発振周波数制御手段に含まれるデルタシグマ変調器の次数、又は前記発振部の出力周波数に基づいて、前記所定の閾値を変更する、
    　請求項１に記載のＰＬＬ周波数シンセサイザ。
  6. 　前記周波数特性シフト手段は、可変インダクタ素子からなり、
    　前記可変インダクタ素子のインダクタンス値は、前記調整信号に基づいて変化する、
    　請求項１に記載のＰＬＬ周波数シンセサイザ。
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