KR101467417B1 - 디지털 동기 회로 - Google Patents

디지털 동기 회로 Download PDF

Info

Publication number
KR101467417B1
KR101467417B1 KR1020080137603A KR20080137603A KR101467417B1 KR 101467417 B1 KR101467417 B1 KR 101467417B1 KR 1020080137603 A KR1020080137603 A KR 1020080137603A KR 20080137603 A KR20080137603 A KR 20080137603A KR 101467417 B1 KR101467417 B1 KR 101467417B1
Authority
KR
South Korea
Prior art keywords
clock
delay
transition
digital synchronous
register
Prior art date
Application number
KR1020080137603A
Other languages
English (en)
Other versions
KR20100079187A (ko
Inventor
길중석
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080137603A priority Critical patent/KR101467417B1/ko
Priority to US12/643,654 priority patent/US8049548B2/en
Priority to TW098145354A priority patent/TW201030496A/zh
Priority to CN200910261760A priority patent/CN101800538A/zh
Publication of KR20100079187A publication Critical patent/KR20100079187A/ko
Application granted granted Critical
Publication of KR101467417B1 publication Critical patent/KR101467417B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 디지털 동기 회로를 제공한다. 상기 디지털 동기 회로는 디지털 동기 회로는 기준클럭을 발생시키는 클럭발생부와, 기준클럭을 서로 다른 소정의 지연시간으로 지연시키는 다수의 지연부와, 다수의 지연부로부터 인가된 클럭의 입력 트랜지션(trasition)을 조절하는 트랜지션 가변버퍼부와, 트랜지션 가변버퍼부의 구동을 조절하는 트랜지션 컨트롤부 및 지연부로부터 인가된 각각의 클럭들에 의해 구동되는 다수의 레지스터부를 포함함을 특징으로 한다.
Figure R1020080137603
디지털 동기 회로

Description

디지털 동기 회로{Digital synchronous circuits}
본 발명은 반도체 장치에 관한 것으로서, 특히 디지털 동기 회로에 관한 것이다.
디지털 장치에서 클록 신호에 이상이 생기거나 불안정할 경우 시스템의 오작동을 초래할 수 있다. 휴대폰의 경우에는 혼선이 초래되고, 팩스에서 전송되는 데이터의 찌그러짐 등이 발생하는 것은 대부분 클록 신호의 불안정성에 기인한다.
이처럼 디지털 회로의 동작원으로 사용되는 클럭은 회로의 심장부와 같은 역할을 하므로 주파수의 정확성과 안정성이 요구되며 고속 연산 및 고속 처리가 요구됨에 따라 그 중요성이 날로 증가하고 있다.
더구나 통신 장비와 같은 신뢰성이 요구되는 분야에서는 하나의 클럭 발생원에 문제가 생기는 경우에도 정상적인 동작을 수행하기 위하여 이중화 또는 다중화된 클럭을 사용할 만큼 그 역할이 중요하다.
본 발명이 이루고자 하는 기술적 과제는 EMI(ElectroMagnetic interference: 전자파 방해(간섭) 및 IR DROP을 방지하는 디지털 동기 회로를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 디지털 동기 회로는 기준클럭을 발생시키는 클럭발생부와, 기준클럭을 서로 다른 소정의 지연시간으로 지연시키는 다수의 지연부와, 다수의 지연부로부터 인가된 클럭의 입력 트랜지션(trasition)을 조절하는 트랜지션 가변버퍼부와, 트랜지션 가변버퍼부의 구동을 조절하는 트랜지션 컨트롤부 및 지연부로부터 인가된 각각의 클럭들에 의해 구동되는 다수의 레지스터부를 포함함을 특징으로 한다.
본 발명의 실시예에 따른 디지털 동기 회로는 플립플랍의 클락 입력 변경을 통하여 EMI 및 IR DROP을 방지할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 도 1을 참조하여 본 발명의 실시예에 따른 디지털 동기 회로를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 디지털 동기 회로를 설명하기 위한 회로도이다.
도 1과 같은 디지털 동기 회로는 다른 수많은 칩들과 함께 큰 회로 보드에 적용된다. 예를 들면, 상기 디짙러 동기 회로는 마이크로 프로세서, 동기식 램덤 액세스 메모리와 같은 회로에 쓰인다.
도 1에 도시된 바와 같이, 본 발명의 디지털 동기 회로는 세 단계 구조의 회로 및 서로 연결된 레지스터들(400, 500 및 600)로 구성된다. 본 발명에서는 세 개의 레지스터들(400, 500 및 600)을 예시하였으나, 필요에 따라 더 많은 레지스터들을 연결할 수 있다.
레지스터들(400, 500 및 600)은 클럭 발생기(CLK)로부터 드라이브된다.
동기화 된 시스템은 시스템 내에 동기화 된 여러 개의 회로단을 가지고 있으나 클럭발생기(CLK)는 하나만을 사용하고 있다.
클럭발생기(CLK)로는 수정 발진자(crystal oscillator) 혹은 PLL(Phase Locked Loop) 클럭발생기 등이 사용될 수 있다.
수정 발진자(crystal oscillator)는 정확하고 규칙적인 진동에 의해 발생하는 일정한 간격을 갖는 전자적 펄스를 발생하여 클록 펄스 또는 타이밍 신호로 사용하여 시스템 내 각 구성 요소의 모든 동작을 동기화한다.
PLL(Phase Locked Loop) 클럭발생기는 위상동기회로, 제 1 분주기 및 다수의 출력 버퍼 등으로 구성되며 동일한 주파수 및 위상에서 기준클럭 신호와 피드백 클럭 신호를 유지시킴으로써 동작한다.
클럭 발생기(CLK)로부터의 클럭 신호는 각 레지스터들(400, 500 및 600)에 지연을 인가하게 된다.
즉, 각 레지스터들(400, 500 및 600)에 지연부(100, 200 및 300)로부터 지연이 인가된다.
각 레지스터들(400, 500 및 600)은 각각의 플립플랍들로 구성되고, 하나 이상의 플립플랍들로 구성될 수 있다.
각각의 상기 레지스터들(400, 500 및 600)에 대응하는 지연부(100, 200 및 300)의 지연량은 δa, δb 및 δc이다.
다음 제 1 수학식은 도 1에 도시된 디지털 동기 회로의 기본 클럭에 관한 수식이다.
Figure 112008090779510-pat00001
Figure 112008090779510-pat00002
Figure 112008090779510-pat00003
Figure 112008090779510-pat00004
여기서, i, j는 출력 레지스터 i, 입력 레지스터 j의 경로이다.
δi와 δj는 입력 딜레이이다. T는 클럭 사이클 타임이다. Dmaz[i,j]는 출력 레 지스터 i로부터 입력 레지스터 j의 최장 딜레이이고, Dmin[i,j]는 출력 레지스터 i로부터 입력 레지스터 j의 최소 딜레이이다.
레지스터들(400, 500 및 600)은 클럭간의 시간위상차인 스큐(skew)를 제거하는 방법으로 여러 개의 클럭을 동기화시켜 제어하는 회로이다. 시스템 내의 동일한 클럭발생기(CLK)에서 발생된 클럭이라 할지라도 지연부(100, 200 및 300)를 거쳐 여러 개의 클럭으로 나뉘어져 각각의 회로단에 입력되는 과정에서 일부 클럭에 위상 지연, 신호 유실 등의 문제가 발생하여 클럭간의 위상이 일치하지 않게 되는 현상이 발생하게 된다. 이렇게 되면 시스템 전반에 걸친 동기화에 큰 차질이 빚어지게 된다. 예를 들어, 음성데이터를 취급하는 경우에 있어서는 음성이 왜곡되며, 제어 데이터를 주고 받는 경우에는 시스템에 치명적인 장애가 발생하게 된다.
이러한 현상을 방지하기 위해 클럭 간 위상차인 스큐(Skew)를 제거하는 회로를 도입한 것이다.
그리고, 트랜지션 가변 버퍼(800)은 레지스터와 연동되어 각 클럭의 위상 및 지연을 조절하여 전체적으로 레지스터들(400, 500 및 600) 간의 상호관계를 제어한다.
즉, 레지스터부는 상기 클럭의 입력이 로우에서 하이로 변동되는 엣지(edge)의 슬롭(slope)을 결정한다. 상기 슬롭(slope)에 따라 클럭의 지연되는 량이 결정된다.
그리고, 트랜지션 컨트롤부(900)를 레지스터(500)에 연결하여 트랜지션 가변 버퍼(800)을 제어할 수 있도록 한다.
본 발명은 추가로 플립 플랍의 클럭 입력 트랜지션을 제어할 수 있는 트랜지션 가변 버퍼 및 트랜지션 컨트롤부를 삽입함으로써, 디지털 동기 회로의 동작이 허용하는 한 플립 플랍의 클럭 입력 트랜지션의 변화에 따른 디지털 동기 회로의 EMI와 IR-DROP을 추가적으로 줄일 수 있는 효과가 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 디지털 동기 회로도.

Claims (4)

  1. 기준클럭을 발생시키는 클럭발생부;
    상기 기준클럭을 서로 다른 소정의 지연시간으로 지연시키는 다수의 지연부;
    다수의 상기 지연부로부터 인가된 클럭의 입력 트랜지션(trasition)을 조절하는 트랜지션 가변버퍼부;
    상기 트랜지션 가변버퍼부의 구동을 조절하는 트랜지션 컨트롤부; 및
    상기 지연부로부터 인가된 각각의 클럭들에 의해 구동되는 다수의 레지스터부를 포함하며,
    상기 다수의 레지스터부는 상기 클럭의 입력이 로우에서 하이로 변동되는 엣지(edge)의 슬롭(slope)을 조절함을 특징으로 하는 디지털 동기 회로.
  2. 제 1 항에 있어서,
    상기 클럭 발생부는 수정 발진자(Crystal oscillator) 혹은 PLL(Phase Locked Loop)임을 특징으로 하는 디지털 동기 회로.
  3. 제 1 항에 있어서,
    상기 엣지의 슬롭에 따라 상기 클럭의 지연되는 량이 결정되는 것을 특징으로 하는 디지털 동기 회로.
  4. 제 1 항에 있어서,
    상기 레지스터부는
    다수의 플립플럽으로 구성됨을 특징으로 하는 디지털 동기 회로.
KR1020080137603A 2008-12-30 2008-12-30 디지털 동기 회로 KR101467417B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080137603A KR101467417B1 (ko) 2008-12-30 2008-12-30 디지털 동기 회로
US12/643,654 US8049548B2 (en) 2008-12-30 2009-12-21 Digital synchronous circuit
TW098145354A TW201030496A (en) 2008-12-30 2009-12-28 Digital synchronous circuit
CN200910261760A CN101800538A (zh) 2008-12-30 2009-12-29 数字同步电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080137603A KR101467417B1 (ko) 2008-12-30 2008-12-30 디지털 동기 회로

Publications (2)

Publication Number Publication Date
KR20100079187A KR20100079187A (ko) 2010-07-08
KR101467417B1 true KR101467417B1 (ko) 2014-12-11

Family

ID=42284117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080137603A KR101467417B1 (ko) 2008-12-30 2008-12-30 디지털 동기 회로

Country Status (4)

Country Link
US (1) US8049548B2 (ko)
KR (1) KR101467417B1 (ko)
CN (1) CN101800538A (ko)
TW (1) TW201030496A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080108870A (ko) * 2007-06-11 2008-12-16 주식회사 하이닉스반도체 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396129A (en) * 1992-05-25 1995-03-07 Matsushita Electronics Corporation Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape
US5777500A (en) * 1996-01-16 1998-07-07 Cyrix Corporation Multiple clock source generation with independently adjustable duty cycles
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
TW475319B (en) * 1998-03-02 2002-02-01 Via Tech Inc Gated clock tree synthesis method
US6794912B2 (en) * 2002-02-18 2004-09-21 Matsushita Electric Industrial Co., Ltd. Multi-phase clock transmission circuit and method
JP2004348573A (ja) * 2003-05-23 2004-12-09 Renesas Technology Corp クロック生成回路およびそれを含むシステム
US6844767B2 (en) * 2003-06-18 2005-01-18 Via-Cyrix, Inc. Hierarchical clock gating circuit and method
KR100526350B1 (ko) * 2003-08-23 2005-11-08 삼성전자주식회사 다상 클록신호 발생회로 및 방법
US7224235B2 (en) * 2004-12-16 2007-05-29 Rf Magic, Inc. Phase-accurate multi-phase wide-band radio frequency local oscillator generator
WO2007015209A1 (en) * 2005-08-02 2007-02-08 Rf Magic, Inc. Multiple frequency source system and method of operation
KR100728301B1 (ko) * 2006-01-23 2007-06-13 학교법인 포항공과대학교 디지털로 제어 가능한 다중 위상 클럭 발생기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080108870A (ko) * 2007-06-11 2008-12-16 주식회사 하이닉스반도체 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로

Also Published As

Publication number Publication date
TW201030496A (en) 2010-08-16
CN101800538A (zh) 2010-08-11
KR20100079187A (ko) 2010-07-08
US20100164587A1 (en) 2010-07-01
US8049548B2 (en) 2011-11-01

Similar Documents

Publication Publication Date Title
US6069506A (en) Method and apparatus for improving the performance of digital delay locked loop circuits
US7187742B1 (en) Synchronized multi-output digital clock manager
US5486783A (en) Method and apparatus for providing clock de-skewing on an integrated circuit board
US6289068B1 (en) Delay lock loop with clock phase shifter
US8819472B1 (en) Method and system for clock edge synchronization of multiple clock distribution integrated circuits by configuring master device to produce at least one gated clock output signal
EP1649349B1 (en) Delay matching for clock distribution in a logic circuit
KR100195855B1 (ko) 소수배 시스템에 있어서 클록 동기 체계
US5638019A (en) Accurately generating precisely skewed clock signals
US6384647B1 (en) Digital clock multiplier and divider with sychronization during concurrences
US20040193931A1 (en) System and method for transferring data from a first clock domain to a second clock domain
US6445232B1 (en) Digital clock multiplier and divider with output waveform shaping
US20130049820A1 (en) Clock divider unit
KR101467417B1 (ko) 디지털 동기 회로
US6255883B1 (en) System and method for balancing clock distribution between two devices
US6448915B1 (en) Modulo-M delta sigma circuit
US7555083B2 (en) Synchronizing circuit for stably generating an output signal
JP7493915B2 (ja) 共通基準信号に対するマルチチップタイミングアライメント
CA2420700C (en) Digital clock multiplier and divider with synchronization
KR20060114234A (ko) 지연고정클럭을 생성하는 회로 및 그 생성방법
KR100564242B1 (ko) 동기화 시스템의 동기 클럭 안정화 장치 및 그 방법
JP4741632B2 (ja) 半導体集積回路装置
US6777989B2 (en) Generation of synchronized clocks to multiple locations in a system
JP2010130060A (ja) データ転送システム
Williams et al. Low Latency Clock Domain Transfer for Simultaneously Mesochronous, Plesiochronous and Heterochronous Interfaces
KR20130072061A (ko) 반도체 집적회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181011

Year of fee payment: 5