TW201030496A - Digital synchronous circuit - Google Patents
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Description
201030496 六、發明說明: 【發明所屬之技術領域】 本發明係關於一種半導體裝置’特別是一種數位同步電路。 【先前技術】 在數位裝置中,當時脈訊號有缺陷或者不穩定時,系統可能 出現故障。播帶式終端之連接不良與傳真傳輸之資料失真通常導 致時脈訊號之不穩定。用作數位電路之作業來源之時脈訊號作為 ® 電路之核心。因此,頻率準確度與穩定度係為對時脈訊號之要求。 隨著對高速計算與快速處理之需求之增加,它們的重要性也隨之 增加。此外,時脈訊號之角色對於要求可靠性之領域例如通訊設 備如此重要,一旦一個時脈產生來源出現錯誤,則雙倍或多倍時 脈訊號被用於正常作業。 【發明内容】 ❹ 實施例係關於一種資料接收裝置,例如數位同步電路,用於 避免電磁干擾(Electro-Magnetic Interference ; EMI)與電壓將(汉 drop) 〇 依照實施例’一種數位同步電路可包含至少以下其一:時脈 產生器,用以產生參考時脈訊號;複數個延遲器,藉由預定的不 同時間延遲此參考時脈訊號;轉態可變緩衝器,用以控制從複數 個延遲器接收之時脈訊號之輸入轉態;轉態控制器,用於控制轉 態可變緩衝器之作業;以及複數個暫存器,透過複數個延遲器之 3 201030496 時脈訊號被驅動。 依照實施例,一種數位同步電路可包含至少以下其一·時脒 產生器,用以產生參考時脈訊號;複數個延遲器,藉由預定的不 同時間用以延遲此參考時脈訊號;轉態變動緩衝器,用以控制從 複數個延遲器接收之時脈訊號之輸人轉態;娜控㈣,用於控 制轉態變動缓衝器之作業;以及複數個暫存器,透過複數個延^ 器之時脈訊號被驅動。 依照實施例,一種數位同步電路可包含至少以下其一:時脈 產生器,用以產生參考時脈訊號,第一延遲器、第二延遲器與第 三延遲器,各自透過預定的不同時間延遲此參考時脈訊號;轉態 變動緩衝器,用以控制從第一延遲器、第二延遲器與第三延遲器 接收之時脈訊號之輸入轉態;轉態控制器’用以控制此轉態變動 緩衝器之作業,以及複數個暫存器,透過複數個延遲器之時脈訊 號被驅動。 依照實施例,一種數位同步電路可包含至少以下其一:時脈 產生器,用以產生參考時脈訊號,第一延遲器、第二延遲器與第 二延遲器’各自透過預定的不同時間延遲此參考時脈訊號;轉態 變動緩衝器,用以控制從第一延遲器、第二延遲器與第三延遲器 接收之時脈訊號之輸入轉態,轉態控制器,用以控制此轉態變動 緩衝器之作業’以及第一暫存器,連接且被第一延遲器之時脈訊 號所驅動;第二暫存器,連接且被第二延遲器之時脈訊號所驅動; 201030496 及第二暫存器,連接且被第三延遲器之時脈訊號所驅動。 【實施方式】 現在將結合圖式部份對本發明的較佳實施方式作詳細說明。 其中在14些圖式部份中所使用的相同的參考標號代表相同或同類 部件。 「第1圖」所示係為實施例之數位同步電路之方塊圖。 如「第1圖」所示,數位同步電路連同其他多個晶片被應用 至大電路板。例如,數位同步電路被用於比如微處理器與同步隨 機存取5己憶體(Random Access Memory ; RAM)中。實施例之數 位同步電路包含彼此連接之三態電路與暫存器4⑻、5〇〇與6〇〇。 雖然實施例所示係為三個暫存器4〇〇、5〇〇與6〇〇,但是根據需要 可能連接更多的暫存器。暫存器4〇〇、500與600透過時脈產生器 CLK被驅動。雖然同步系統包含複數個同步電路端,但是它僅僅 • 使用一個時脈產生器CLK。 晶體振盪器(crystal oscillator)或鎖相迴路(phase 1〇cked loop ;PLL)時脈產生器可以用作時脈產生器CLK。晶體振盡器藉 由準择與規則振動在每一預定間隔產生電子脈動作為時脈脈動或 時序訊號,從而同步系統中各元件之全部作業。鎖相迴路時脈產 生器包含鎖相迴路、第一分壓器以及複數個輸出緩衝器,並且保 持參考時脈訊號與回饋時脈訊號於相同頻率與相位。 時脈產生器CLK之時脈訊號應用延遲至暫存器4〇〇、與 5 201030496 600。意味著,延遲器loo、200與300分別應用時間延遲至暫存 器400、500與600。每一暫存器400、500與600包含—或多個正 反器。延遲器100、200與300應用至暫存器400、5〇〇與6〇〇之 時間延遲分別為也、说與& 〇 以下方程描述「第1圖」所示數位同步電路之參考時脈訊號。
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StSj >r-JDmaxM δ^>Τ~Β^ή 其中*與7係為輸出暫存器i與輸入暫存器j之路徑,沒與含係 為輸入延遲’ r係為時脈週期時間,係為從輸出暫存器丨至輸 入暫存器j之最長延遲’〜Μ係為從輸出暫抑i至輸人暫存器 之最短延遲。 暫存器400、500與_係為電路,透過消除時間相位差值即 時脈訊號之間斜(skews)明步與控繼數辦脈訊號。雖 然時脈訊號做生自糊_產±|§ CLK,但规著它通過延遲 器100 2〇0與300時’可以被分支為複數個時脈訊號 。在被應用 至各電路端之過程巾’由於她延遲、峨損失等原因,某些時 脈訊號在相位上有所不同。因此,系統的整個同步則不正常。例 如在扣曰資料的情況下’語音則失真。如果控制資料被交換, 則系統出現致命錯誤。這就是引人電路以消除歪斜即時脈訊號之 間的相位差,從而避免上述現象之原因。 透過控制每時脈訊號之相位與延遲同時與暫存器$⑻交互 201030496 • 工作’轉態變動緩衝器800控制暫存器400、500與600之間的整 體關係。意味著,每一暫存器4〇〇、5〇〇與600判定時脈訊號從低 改變為高之邊緣之斜率。時脈訊號之時間延遲取決於斜率。轉態 變動緩衝器800可透過連接轉態控制器9〇〇至暫存器5〇〇被控制。 從以上描述可看出,依照實施例,因為轉態變動緩衝器與轉 態控制器被增加以控制正反器之時脈輸入轉態,只要數位同步電 ❹路之作業允許,可進一步減輕正反器之時脈輸入轉態中變化所引 起的數位同步電路之電磁干擾與電壓降。 雖然本發明以前述之實施例揭露如上,然其並非用以限定本 發明。在不脫離本發明之精神和範圍内,所為之更動與潤飾,均 屬本發明之專利保護範圍之内。尤其地,各種更動與修正可能為 本發明揭露、圖式以及中請專讎圍之内主題組合_之組件部 和/或排列。除了組件部和/或排列之更動與修正之外,本領域 ^ 技術人員明顯還可看出其他使用方法。 【圖式簡單說明】 之示意圖。 第1圖所示係為本發明實施例之數位同步電路 【主要元件符號說明】 100、200、300 400、500、600 800 ................. 延遲器 暫存器 轉態變動緩衝器 轉態控制器 900 .................
Claims (1)
- 201030496 七、申請專利範圍: 1. 一種數位同步電路,包含: 一時脈產生器,用於產生一參考時脈訊號; 複數個延遲器,藉由一預定的不同時間用以延遲該參考時 脈訊號; 一轉態變動緩衝器,用以控制從該等延遲器接收之該時脈 訊號之輸入轉態; 一轉態控制器,用於控制該轉態變動緩衝器之作業;以及 複數個暫存n ’透過鱗延遲該喊簡被驅動。 2. 如請求項第1項所述之數位同步電路,其中該時脈產生器包含 一晶體振盪器。 3·如請求項第丨項所述之數簡步電路,其巾該晶體振盪器透過 準確與規則振動於每-預定間隔產生電子脈動,作為複數個時 脈脈動或一時脈訊號其中之一。 4. 如明求項第1項所述之數位同步電路,其中該時脈產生器包含 一鎖相迴路。 5. 如請求項第1所述之數位同步電路,其中該等暫存器用於控 繼時脈峨錄改變為冑之邊緣之斜率。 6. 如請求項第i項所述之數位同步電路其中該等暫存器各自包 含複數個正反器。 7. 如請求項第丨項所述之數位同步電路,其中該等暫存器各自包 201030496 含一正反器。 8. 如請求項第1項所述之數位同步電路,其中該設備包含一數位 同步電路。 9. 如請求項第1項所述之數位同步電路,其中該等暫存器包含一 第一暫存器、一第二暫存器與一第三暫存器。
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