JPH0360524A - デュアルｐｌｌ装置 - Google Patents
デュアルｐｌｌ装置Info
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- JPH0360524A JPH0360524A JP1197461A JP19746189A JPH0360524A JP H0360524 A JPH0360524 A JP H0360524A JP 1197461 A JP1197461 A JP 1197461A JP 19746189 A JP19746189 A JP 19746189A JP H0360524 A JPH0360524 A JP H0360524A
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- JP
- Japan
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- phase frequency
- output
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- pll
- frequency comparator
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- 230000009977 dual effect Effects 0.000 title claims abstract description 22
- 229920000729 poly(L-lysine) polymer Polymers 0.000 abstract description 40
- 230000010355 oscillation Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は周波数シンセサイザーに使用され、ＰＬＬを２
組備えたデュアルＰＬＬ装置に関する。
組備えたデュアルＰＬＬ装置に関する。
［従来の技術］
従来、この種のデュアルＰＬＬ装置においては、第３図
に示すように、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇ
ｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔｅｒ）出力
分周器１の分周出力すが位相周波数比較器２の一方の入
力端に入力され、基準クロック発生器９の基準クロック
Ｃが位相周波数比較器２の他方の入力端に入力される。
に示すように、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇ
ｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔｅｒ）出力
分周器１の分周出力すが位相周波数比較器２の一方の入
力端に入力され、基準クロック発生器９の基準クロック
Ｃが位相周波数比較器２の他方の入力端に入力される。
位相周波数比較器２の出力はループフィルタ３に入力さ
れ、ループフィルタ３の出力はＶＣＯ４に入力される。
れ、ループフィルタ３の出力はＶＣＯ４に入力される。
そして、ＶＣＯ４からｖＣＯ発振出力出力出力され、こ
れらのｖＣＯ出力分周器１、位相周波数比較器２、ルー
プフィルタ３及びＶＣＯ４から第１のＰＬＬが構成され
ている。
れらのｖＣＯ出力分周器１、位相周波数比較器２、ルー
プフィルタ３及びＶＣＯ４から第１のＰＬＬが構成され
ている。
第２のＰＬＬも同様にｖＣＯ出力分周器５、位相周波数
比較器６、ループフィルタ７及びｖｃｏｓから構成され
る。なお、ｄは分周出力、ｅはｖＣＯ発振出力である。
比較器６、ループフィルタ７及びｖｃｏｓから構成され
る。なお、ｄは分周出力、ｅはｖＣＯ発振出力である。
基準クロック発生器９の出力である基準クロックＣは位
相周波数比較器２及び６へ共通に入力されている。
相周波数比較器２及び６へ共通に入力されている。
［発明が解決しようとする課題］
上述した従来のデュアルＰＬＬ装置は、２つの位相周波
数比較器２，６の基準クロック入力には共通の基準クロ
ック発生器９から同一の基準クロックＣが入力されてい
るため、各位相周波数比較器２，６の論理回路は同じタ
イミングで動作を行つことになる。
数比較器２，６の基準クロック入力には共通の基準クロ
ック発生器９から同一の基準クロックＣが入力されてい
るため、各位相周波数比較器２，６の論理回路は同じタ
イミングで動作を行つことになる。
ＰＬＬにおいては、ループがロックしている時点で、つ
まり位相周波数比較器２，６の２つの入力信号の位相差
が殆ど零の状態での位相周波数比較器２，６の動作は論
理レベル（ディジタル）ではなく、アナログ量で考える
必要がある。
まり位相周波数比較器２，６の２つの入力信号の位相差
が殆ど零の状態での位相周波数比較器２，６の動作は論
理レベル（ディジタル）ではなく、アナログ量で考える
必要がある。
一方、近年、高速ロジック回路では、スイッチング動作
時の雑音による回路の誤動作が問題点としてとり上げら
れているが、前述の位相周波数比較器２．８も例外では
なく、論理レベルの動作自体が必要とするアナログ的な
動作に影響を及ぼす。
時の雑音による回路の誤動作が問題点としてとり上げら
れているが、前述の位相周波数比較器２．８も例外では
なく、論理レベルの動作自体が必要とするアナログ的な
動作に影響を及ぼす。
つまり、位相周波数比較器はフリップフロップ（Ｆ・Ｆ
）とゲート回路からなる入力から出力へ帰還をかけた回
路と考えることができ、位相周波数比較器２．８の２つ
の比較入力の位相が略々一致し、ＰＬＬがロックしてい
る状態において、位相周波数比較器２．６では帰還回路
の総遅延量が出力のアナログ量を支配する。このため、
比較入力信号により一斉に各ゲートが動作を行うと、大
きな突入電流により電源電位及び接地電位がゆらぎ、ゲ
ート回路のしきい値がゆれてしまう。この状態では、も
はや遅延時間の中にこのゆらぎ成分を取り込んでしまう
。これは位相ジッタと基準クロックの周期に応じたサイ
ドローブ特性を悪化させる。
）とゲート回路からなる入力から出力へ帰還をかけた回
路と考えることができ、位相周波数比較器２．８の２つ
の比較入力の位相が略々一致し、ＰＬＬがロックしてい
る状態において、位相周波数比較器２．６では帰還回路
の総遅延量が出力のアナログ量を支配する。このため、
比較入力信号により一斉に各ゲートが動作を行うと、大
きな突入電流により電源電位及び接地電位がゆらぎ、ゲ
ート回路のしきい値がゆれてしまう。この状態では、も
はや遅延時間の中にこのゆらぎ成分を取り込んでしまう
。これは位相ジッタと基準クロックの周期に応じたサイ
ドローブ特性を悪化させる。
デュアルＰＬＬ装置では、２つの位相周波数比較器の基
準クロックを同一とすれば、同じタイミングで突入電流
が発生するため、相互干渉誤差は増大し、位相ジッタ及
びサイドローブ特性は更に悪化するという問題点がある
。
準クロックを同一とすれば、同じタイミングで突入電流
が発生するため、相互干渉誤差は増大し、位相ジッタ及
びサイドローブ特性は更に悪化するという問題点がある
。
本発明はかかる問題点に鑑みてなされたものであって、
位相周波数比較器相互間の干渉をなくすことができ、位
相ジッタ特性及びサイドローブ特性をシングルＰＬＬの
場合の特性と同一にすることができるデュアルＰＬＬ回
路を提供することを目的とする。
位相周波数比較器相互間の干渉をなくすことができ、位
相ジッタ特性及びサイドローブ特性をシングルＰＬＬの
場合の特性と同一にすることができるデュアルＰＬＬ回
路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るデュアルＰＬＬ回路は、共通の基準クロッ
ク発生器と、第１及び第２のＰＬＬとを有する。第１の
ＰＬＬは、前記基準クロック発生器からの基準クロック
が入力される第１の位相周波数比較器と、この第１の位
相周波数比較器の出力が入力される第１のループフィル
タと、この第１のループフィルタの出力が入力される電
圧制御発振器とから構成される。また、第２のＰＬＬは
、前記基準クロック発生器からの基準クロックが入力さ
れる遅延回路と、この遅延回路の出力が入力される第２
の位相周波数比較器と、この第２の位相周波数比較器の
出力が入力される第２のループフィルタと、この第２の
ループフィルタの出力が入力される第２の電圧制御発振
器とから構成される。そして、前記基準クロック発生器
の出力を、第２のＰＬＬの第２の位相周波数比較器へは
前記遅延回路を介して供給し、第１のＰＬＬの第１の位
相周波数比較器へは前記遅延回路を介さずに直接供給す
ることを特徴とする。
ク発生器と、第１及び第２のＰＬＬとを有する。第１の
ＰＬＬは、前記基準クロック発生器からの基準クロック
が入力される第１の位相周波数比較器と、この第１の位
相周波数比較器の出力が入力される第１のループフィル
タと、この第１のループフィルタの出力が入力される電
圧制御発振器とから構成される。また、第２のＰＬＬは
、前記基準クロック発生器からの基準クロックが入力さ
れる遅延回路と、この遅延回路の出力が入力される第２
の位相周波数比較器と、この第２の位相周波数比較器の
出力が入力される第２のループフィルタと、この第２の
ループフィルタの出力が入力される第２の電圧制御発振
器とから構成される。そして、前記基準クロック発生器
の出力を、第２のＰＬＬの第２の位相周波数比較器へは
前記遅延回路を介して供給し、第１のＰＬＬの第１の位
相周波数比較器へは前記遅延回路を介さずに直接供給す
ることを特徴とする。
［作用］
本発明においては、第２の位相比較器の前段に遅延回路
を設けたから、２つの位相周波数比較器が一斉に動作す
ることを防止することができる。
を設けたから、２つの位相周波数比較器が一斉に動作す
ることを防止することができる。
これにより、遅延回路を付加するのみという極めて簡素
な構成で、位相周波数比較器の相互間の干渉を解消する
ことができる。
な構成で、位相周波数比較器の相互間の干渉を解消する
ことができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るデュアルＰＬＬを
示すブロック図である。第１図において、第４図と同一
物には同一符号を付しである。ＶＣＯ出力分周器１はＶ
ＣＯ４の発振出力ａを入力とし、分周出力すを出力する
。位相周波数比較器２は２つの比較信号入力を有し、そ
の一方を分周出力すから得、他方を基準クロック発生器
９の基準クロックＣから得ており、位相誤差出力をルー
プフィルタ３へ出力する。ループフィルタ３の出力はｖ
ＣＯ４の発振周波数のチューニング電圧としてｖＣＯ４
へ与えられる。このようにして、ＶＣＯ出力分周器１、
位相周波数比較器２、ループフィルタ３及びｖＣＯ４に
より第１のＰＬＬが構成されている。
示すブロック図である。第１図において、第４図と同一
物には同一符号を付しである。ＶＣＯ出力分周器１はＶ
ＣＯ４の発振出力ａを入力とし、分周出力すを出力する
。位相周波数比較器２は２つの比較信号入力を有し、そ
の一方を分周出力すから得、他方を基準クロック発生器
９の基準クロックＣから得ており、位相誤差出力をルー
プフィルタ３へ出力する。ループフィルタ３の出力はｖ
ＣＯ４の発振周波数のチューニング電圧としてｖＣＯ４
へ与えられる。このようにして、ＶＣＯ出力分周器１、
位相周波数比較器２、ループフィルタ３及びｖＣＯ４に
より第１のＰＬＬが構成されている。
また、ｖＣＯ出力分周器５はｖＣＯ８の発振出力ｅを入
力し、分周出力ｄを出力する。位相周波数比較器８は２
つの比較信号入力を持ち、その−方を分周出力ｄから得
、他方を遅延回路１０の遅延回路出力ｆから得ており、
位相誤差出力をループフィルタ８へ出力する。ループフ
ィルタ７の出力はｖＣＯ８の発振周波数のチューニング
電圧としてｖＣＯ８へ与えられる。このようにして、Ｖ
ＣＯ出力分周器５、位相周波数比較器６、ループフィル
タ７、ｖＣＯ８及び遅延回路１０により第２のＰＬＬが
構成されている。
力し、分周出力ｄを出力する。位相周波数比較器８は２
つの比較信号入力を持ち、その−方を分周出力ｄから得
、他方を遅延回路１０の遅延回路出力ｆから得ており、
位相誤差出力をループフィルタ８へ出力する。ループフ
ィルタ７の出力はｖＣＯ８の発振周波数のチューニング
電圧としてｖＣＯ８へ与えられる。このようにして、Ｖ
ＣＯ出力分周器５、位相周波数比較器６、ループフィル
タ７、ｖＣＯ８及び遅延回路１０により第２のＰＬＬが
構成されている。
基準クロック発生器９は基準クロックＣを位相周波数比
較器２の基準側比較信号入力部と、遅延回路１０とに共
通出力する。
較器２の基準側比較信号入力部と、遅延回路１０とに共
通出力する。
次に、このように構成されたデュアルＰＬＬの動作につ
いて説明する。基準クロック発生器９の基準クロックＣ
は、第１の位相周波数比較器２には直接入力され、第２
の位相周波数比較器６には遅延回路１０により遅延され
た後、入力される。
いて説明する。基準クロック発生器９の基準クロックＣ
は、第１の位相周波数比較器２には直接入力され、第２
の位相周波数比較器６には遅延回路１０により遅延され
た後、入力される。
従って、位相周波数比較器２，６は夫々ｖＣＯ出力分周
器１，５の分周出力す、ｄと基準クロックとを相互に異
なるタイミングで比較する。
器１，５の分周出力す、ｄと基準クロックとを相互に異
なるタイミングで比較する。
位相周波数比較器２，６の出力のアナログ的な動作が問
題となるのは、２つの比較信号の位相が一致している近
辺である。また、そのときの位相周波数比較器２，６の
動作は各ゲートが一斉に動作するために大量の突入電流
が流れ、接地電位及び電源電位をゆらすことになる。デ
ュアルＰＬＬ装置においては、この現象が２つの位相周
波数比較器２，８について同時に発生した場合に、相互
干渉により更に一層悪化する。第５図は従来のデュアル
ＰＬＬ装置のｖＣＯの発振出力周波数スペクトラムを示
す図である。この第５図に示すように、発振出力はサイ
ドロープの側波帯が目立ち、位相ジッタも大きくなる。
題となるのは、２つの比較信号の位相が一致している近
辺である。また、そのときの位相周波数比較器２，６の
動作は各ゲートが一斉に動作するために大量の突入電流
が流れ、接地電位及び電源電位をゆらすことになる。デ
ュアルＰＬＬ装置においては、この現象が２つの位相周
波数比較器２，８について同時に発生した場合に、相互
干渉により更に一層悪化する。第５図は従来のデュアル
ＰＬＬ装置のｖＣＯの発振出力周波数スペクトラムを示
す図である。この第５図に示すように、発振出力はサイ
ドロープの側波帯が目立ち、位相ジッタも大きくなる。
これに対し、本実施例においては、第１図に示すように
一方の位相周波数比較器６の基準クロック入力部の前段
に遅延回路１０を設けることにより、２つの位相周波数
比較器２，６が一斉に動作することが防止される。これ
により、相互干渉による悪化を解消することができる。
一方の位相周波数比較器６の基準クロック入力部の前段
に遅延回路１０を設けることにより、２つの位相周波数
比較器２，６が一斉に動作することが防止される。これ
により、相互干渉による悪化を解消することができる。
第４図は本実施例のデュアルＰＬＬ装置におけるｖＣＯ
発振周波数スペクトラムを示す図である。この第３図に
示す発振出力は、第５図に示す発振出力に比して側波帯
のレベルが低下しているのがわかる。また、本実施例の
場合は、位相ジッタについても改善されている。
発振周波数スペクトラムを示す図である。この第３図に
示す発振出力は、第５図に示す発振出力に比して側波帯
のレベルが低下しているのがわかる。また、本実施例の
場合は、位相ジッタについても改善されている。
第２図は本発明の第２の実施例を示すブロック図である
。本実施例は第１図に示す第１の実施例における遅延回
路１０の替わりに、インバータ回路１１を接続したもの
である。本実施例においても、第２の位相周波数比較器
６に入力される基準クロックはインバータ回路１１によ
り第１の位相周波数比較器２に入力される基準クロック
に比して遅延されており、第１の実施例と同様の効果を
奏する。
。本実施例は第１図に示す第１の実施例における遅延回
路１０の替わりに、インバータ回路１１を接続したもの
である。本実施例においても、第２の位相周波数比較器
６に入力される基準クロックはインバータ回路１１によ
り第１の位相周波数比較器２に入力される基準クロック
に比して遅延されており、第１の実施例と同様の効果を
奏する。
［発明の効果コ
以上説明したように、本発明はデュアルＰＬＬ装置にお
いて２つの位相周波数比較器の基準クロックを同一の基
準クロック発生器から得る場合に、一方の位相周波数比
較器の基準クロック入力の前段に遅延回路を設けて前記
基準クロック発生器の出力を遅延させた後、前記一方の
位相周波数比較器に入力させるから、前記遅延回路を付
加するだけの簡単な構成により、２つの位相周波数比較
器の相互干渉により増大する位相ジッタとサイドロープ
特性をシングルＰＬＬと同等のレベルにまで改善するこ
とができる。
いて２つの位相周波数比較器の基準クロックを同一の基
準クロック発生器から得る場合に、一方の位相周波数比
較器の基準クロック入力の前段に遅延回路を設けて前記
基準クロック発生器の出力を遅延させた後、前記一方の
位相周波数比較器に入力させるから、前記遅延回路を付
加するだけの簡単な構成により、２つの位相周波数比較
器の相互干渉により増大する位相ジッタとサイドロープ
特性をシングルＰＬＬと同等のレベルにまで改善するこ
とができる。
本発明は、特に、デュアルＰＬＬ装置を１チツプ化する
場合に、その相互干渉を抑えることできるという極めて
優れた効果がある。
場合に、その相互干渉を抑えることできるという極めて
優れた効果がある。
第１図は本発明の第１の実施例に係るデュアルＰＬＬ装
置を示す回路図、第２図は本発明の第２の実施例に係る
デュアルＰＬＬ装置を示す回路図、第３図は本発明の効
果を示すｖＣＯ発振出力の周波数スペクトラム図、第４
図は従来のデュアルＰＬ装置を示すブロック図、第５図
は従来のデュアルＰＬＬ装置におけるＶＣＯ発振出力の
周波数スペクトラムを示す図である。 １．５；ＶＣＯ出力分周器、２，６；位相周波数比較器
、３．７；ループフィルタ、４，８；ＶＣｏ１９；基準
クロック発生器、１０；遅延回路、１１；インバータ回
路、ａ ； Ｖ ＣＯ４の発振出力、ｂ；ｖｃｏ分周器
ｌの分周出力、Ｃ；基準クロック発生器９の出力で基準
クロック、ｄ；ＶＣＯ分周器５の分周出力、ｅ；ＶＣＯ
８の発振出力、ｆ；遅延回路１０（又はインバータ回路
１１）の遅延回路出力 ａ、ｅ ： Ｖ■発振出力 す、ｄ ；分周出力 Ｃ；基準クロック ｆ；遅延回路出力 ２．６；位相周波数比較器 １０；遅延回路 ａ、θ；ＶＣＯ発振出力 す、ｄ ；分周出力 Ｃ：基準クロック ｆ；遅延回路出力 ２．６；位相周波数比較器 １１；インバータ回路 第 図
置を示す回路図、第２図は本発明の第２の実施例に係る
デュアルＰＬＬ装置を示す回路図、第３図は本発明の効
果を示すｖＣＯ発振出力の周波数スペクトラム図、第４
図は従来のデュアルＰＬ装置を示すブロック図、第５図
は従来のデュアルＰＬＬ装置におけるＶＣＯ発振出力の
周波数スペクトラムを示す図である。 １．５；ＶＣＯ出力分周器、２，６；位相周波数比較器
、３．７；ループフィルタ、４，８；ＶＣｏ１９；基準
クロック発生器、１０；遅延回路、１１；インバータ回
路、ａ ； Ｖ ＣＯ４の発振出力、ｂ；ｖｃｏ分周器
ｌの分周出力、Ｃ；基準クロック発生器９の出力で基準
クロック、ｄ；ＶＣＯ分周器５の分周出力、ｅ；ＶＣＯ
８の発振出力、ｆ；遅延回路１０（又はインバータ回路
１１）の遅延回路出力 ａ、ｅ ： Ｖ■発振出力 す、ｄ ；分周出力 Ｃ；基準クロック ｆ；遅延回路出力 ２．６；位相周波数比較器 １０；遅延回路 ａ、θ；ＶＣＯ発振出力 す、ｄ ；分周出力 Ｃ：基準クロック ｆ；遅延回路出力 ２．６；位相周波数比較器 １１；インバータ回路 第 図
Claims (1)
- （１）共通の基準クロック発生器と、この基準クロック
発生器からの基準クロックが入力される第１の位相周波
数比較器、この第１の位相周波数比較器の出力が入力さ
れる第１のループフィルタ、及びこの第１のループフィ
ルタの出力が入力される電圧制御発振器から構成される
第１のＰＬＬと、前記基準クロック発生器からの基準ク
ロックが入力される遅延回路、この遅延回路の出力が入
力される第２の位相周波数比較器、この第２の位相周波
数比較器の出力が入力される第２のループフィルタ、及
びこの第２のループフィルタの出力が入力される第２の
電圧制御発振器から構成される第２のＰＬＬとを備え、
前記基準クロック発生器の出力を第２のＰＬＬの第２の
位相周波数比較器へは前記遅延回路を介して供給し、第
１のＰＬＬの第１の位相周波数比較器へは前記遅延回路
を介さずに直接供給することを特徴とするデュアルＰＬ
Ｌ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197461A JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197461A JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360524A true JPH0360524A (ja) | 1991-03-15 |
| JP2541313B2 JP2541313B2 (ja) | 1996-10-09 |
Family
ID=16374887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197461A Expired - Fee Related JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541313B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040738A (en) * | 1997-12-10 | 2000-03-21 | Nec Corporation | Direct conversion receiver using single reference clock signal |
| JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 | ||
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
| JPS57131049U (ja) * | 1981-02-10 | 1982-08-16 |
-
1989
- 1989-07-29 JP JP1197461A patent/JP2541313B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 | ||
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
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| JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541313B2 (ja) | 1996-10-09 |
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