JP4540247B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPLL(Phase lock loop)回路の技術分野にかかり、特に、分数分周のPLL回路において、出力信号からスプリアス成分を除去することができるPLL回路に関する。
【0002】
【従来の技術】
セルラー電話機は周波数マルチチャネルアクセス方式であり、使用周波数を空きチャネルに移行させるために、高速ロックアップが可能なPLL回路が必要となる。
【0003】
図5の符号101は、そのようなPLL回路の従来技術のものであり、分数分周方式のPLL回路である。
このPLL回路101は、セルラー電話機の送受信回路を構成する半導体集積回路装置内に設けられており、発振器131、分周器132、基準信号発生器133、位相比較器134、チャージポンプ回路135、ローパスフィルタ136、制御回路138及び補償回路137を有している。
【0004】
発振器131は、ローパスフィルタ136から出力される信号に応じた周波数の発振信号を生成して出力端子から出力しており、その発振信号は、分周器132に出力されると共に、外部出力信号OUTとして、このPLL回路101が設けられた半導体集積回路装置内の他の回路に出力される。
【0005】
分周器132は、入力する発振器131からの発振信号を分周し、比較信号Vを生成して位相比較器134に出力する。また、基準信号発生器133は、一定周波数の基準信号Rを位相比較器134に出力する。
【0006】
位相比較器134は、図6のタイミングチャートに示すように、比較信号V、基準信号Rの立ち上がりに同期してそれぞれ立ち上がり、他方基準信号Rが立ち下がると、基準信号Rの立ち下がりに同期して立ち下がる出力信号D、Uを出力する。
【0007】
位相比較器134の出力信号U、Dは、チャージポンプ回路135に出力される。
チャージポンプ回路135の構成を図9に示す。このチャージポンプ回路135は、出力端子185、ソース側定電流回路171、シンク側定電流回路172、ソース側スイッチ回路181及びシンク側スイッチ回路182を有している。
【0008】
位相比較器134から出力信号U,Dがそれぞれ出力されると、出力信号U、Dは、それぞれソース側スイッチ回路181とシンク側スイッチ回路182に入力される。
【0009】
ソース側スイッチ回路181とシンク側スイッチ回路182は、上側及び下側動作トランジスタ175、177と、上側及び下側待機トランジスタ174、176と、インバータ178、179をそれぞれ有している。
【0010】
各待機トランジスタ174、176と、各動作トランジスタ175、177はともにMOSトランジスタで構成され、ソース側スイッチ回路181を構成する待機トランジスタ174と動作トランジスタ175のソース端子は共通に接続され、同様にシンク側スイッチ回路182の待機トランジスタ176と動作トランジスタ177とのソース端子もまた共通に接続されている。
【0011】
各待機トランジスタ174、176と各動作トランジスタ175、177の共通に接続された部分は、それぞれソース側定電流回路171とシンク側定電流回路172とに接続されている。
【0012】
上側待機トランジスタ174のゲート端子と下側動作トランジスタ177のゲート端子は、それぞれ位相比較器134の二つの出力端子に直接接続されており、出力信号U、Dがそのまま入力される。他方、上側動作トランジスタ175のゲート端子と下側待機トランジスタ176のゲート端子は、それぞれインバータ178、179を介して位相比較器134の二つの出力端子に接続されており、出力信号U、Dの反転信号が入力される。ソース側スイッチ回路181とシンク側スイッチ回路182の各待機トランジスタ174、176と、各動作トランジスタ175、177とは、一方が導通すると他方が遮断するように構成されている。
【0013】
下側動作トランジスタ177が導通し、上側動作トランジスタ175が遮断している状態では、シンク側定電流回路172のみが出力端子185に接続され、シンク側定電流回路172が生成する定電流(以下シンク側定電流と称する。)CDが出力端子185から吸い込まれる。
【0014】
上側動作トランジスタ175が導通し、下側動作トランジスタ177が遮断している状態では、ソース側定電流回路171が生成する定電流(以下ソース側定電流と称する。)CUが出力端子185から吐き出される。
【0015】
出力信号U、Dがともに“L”の状態では、上側待機トランジスタ174のゲート端子には“L”が、上側動作トランジスタ175のゲート端子にはインバータ178で反転された“H”がそれぞれ入力される。上側動作トランジスタ175及び上側待機トランジスタ174はともにpチャネルMOSトランジスタで構成されているので、上側動作トランジスタ175は遮断し、上側待機トランジスタ174は導通しており、ソース側定電流回路171の供給する定電流CUは上側待機トランジスタ174を介して接地電位へと流れる。
【0016】
他方、下側待機トランジスタ176のゲート端子にはインバータ179で反転された“H”が、下側動作トランジスタ177のゲート端子には“L”がそれぞれ入力される。下側待機トランジスタ176及び下側動作トランジスタ177はともにnチャネルMOSトランジスタで構成されているので、下側動作トランジスタ177は遮断し、下側待機トランジスタ176は導通しており、シンク側定電流回路172の供給する定電流CDは下側待機トランジスタ176を介して接地電位へと流れる。このため、出力端子185には定電流CU、CDは流れない。
【0017】
この状態で、出力信号U,Dがそれぞれ“L”から“H”に転じると、各待機トランジスタ174、176がそれぞれ遮断するとともに各動作トランジスタ175、177がそれぞれ導通する。
【0018】
出力信号U,Dは前段の基準信号R、比較信号Vの立ち上がりに同期してそれぞれ個別に立ち上がる。上側動作トランジスタ175のみが導通すると、ソース側定電流CUが出力端子185から吐き出され、下側動作トランジスタ177のみが導通すると、シンク側定電流CDが出力端子185から吸い込まれる。また、ソース側及びシンク側の定電流源171、172の電流供給能力はともに等しくなっており、定電流CU、CDの電流量はほぼ等しいので、各動作トランジスタ175、177が同時に導通すると、出力端子185への電流の供給は行われない。
【0019】
その後、基準信号Rが“H”から“L”へと立ち下がり、各出力信号D,Uが同時に立ち下がると、各動作トランジスタ175、177は同時に遮断し、定電流CU、CDは、図6のタイミングチャートに示すように、常に同じ時刻tsで供給が終了する。
【0020】
以上より、出力信号U,Dがそれぞれ“L”から“H”に転じた後に、“H”から“L”へと転じる間には、ソース側又はシンク側の定電流源171、172がそれぞれ出力する定電流CU、CDのいずれか一方のみがチャージポンプ回路135の出力端子から出力される。その電流を図6の符号SSに示す。
【0021】
この電流SSはローパスフィルタ136に出力される。ローパスフィルタ136は、この電流SSの高周波成分を除去して、発振器131に出力する。
発振器131は、ローパスフィルタ136が出力する電圧値に応じて発振信号の周波数を変化させる。上記した発振器131、分周器132、基準信号発生器133、位相比較器134、チャージポンプ回路135及びローパスフィルタ136はネガティブフィードバックループを形成している。このネガティブフィードバックループは、位相差が小さくなる方向、すなわち比較信号Vの位相が基準信号Rの位相に一致するように動作する。その結果、外部出力信号OUTの周波数は、基準信号の周波数を分周器132の分周値倍した値となる。
【0022】
上記分周器132の分周値は、制御回路138によって制御され、分周値が周期的に変化するように構成されており、外部出力信号OUTの周波数は、基準信号の平均分周値倍の値でロックされる。
【0023】
例えば、目標とする周波数を1000025kHzとする場合には、基準信号の周波数を200kHzとし、7周期(35μsec)の期間の分周値を5000とし、1周期(5μsec)の期間の分周値を5001とすればよい。このとき、8周期を平均した平均分周値は5000.125(=5000+1/8)になる。このとき外部出力信号OUTの周波数は、基準信号(200kHz)の平均分周値5000.125(=5000+1/8)倍、すなわち目標とする1000025kHzでロックされることになる。
【0024】
このように、平均分周値が小数点以下の桁まで値を有すれば、25kHzや12.5kHz等の狭いチャネル間隔で、800MHzや1GHz等の高周波を用いることが可能となる。
【0025】
しかし、上記のように分周値を周期的に変化させた場合、外部出力信号OUTが目標とする周波数に一致した後でも、分周器132の分周値は周期的に変化するので、比較信号Vの位相と基準信号Rの位相とは完全に一致せず、位相差が生じる。この位相差が原因となり、位相比較器134から出力される信号には、周期的に変化するリップル電流が含まれてしまう。
【0026】
位相比較器134から出力される信号に含まれるリップル電流は、外部出力信号OUTにスプリアス成分を発生させてしまい、セルラー電話機等の通信機の受信特性を悪化させるばかりでなく、送信の際の妨害成分となってしまうので、大変大きな問題となる。
【0027】
そこで、上述のPLL回路101には、補償回路137が設けられている。補償回路137内には、予め求められたリップル電流の電荷量が記憶されており、制御回路138から制御信号が補償回路137内に入力されると、その制御信号が入力されるタイミングで、チャージポンプ回路135の出力信号に、記憶されたリップル電流の電荷量と同じ大きさでかつ極性が逆の電荷を重畳し、リップル電流をキャンセルすることができる。その結果、外部出力信号OUTには、スプリアス成分が重畳されないように制御される。
【0028】
しかしながら、かかる補償回路137を用いても、外部出力信号OUTから完全にスプリアス成分を除去することはできなかった。
本発明の発明者等は、外部出力信号OUTにスプリアス成分が重畳される原因を調査研究したところ、その原因を発見した。
【0029】
図7、図8に、チャージポンプ回路135から吐き出される定電流CUと吸い込まれる定電流CDとの関係を示す。
上述のPLL回路101は、その分周値が周期的に変化しているので、上側動作トランジスタ175は一定周期で導通するが、図7、図8に示すように、下側動作トランジスタ177の導通開始時刻t177は、上側動作トランジスタ175の導通開始時刻t175よりも早まったり遅くなったりする。早い状態を図7に示し、遅い状態を図8に示す。このように、各動作トランジスタ175、177は、分数分周により一方が他方よりも早く導通したり遅く導通したりするが、この導通開始時刻のずれは、リップル電流を生成する程度に微小なずれであるため、早く導通する側の動作トランジスタが、遅く導通する側の動作トランジスタの導通に影響を及ぼしてしまい、位相比較器134の出力信号D,U通りの動作をしなくなるので、チャージポンプ回路135の出力信号にリップル電流以外の誤差成分が含まれてしまう。
【0030】
このため、補償回路137で補償電荷を重畳しても、この誤差成分を除去することはできない。この誤差成分は、位相比較のたびごとに生じるので、チャージポンプ回路135の出力信号に周期的に現れ、結果としてスプリアス成分が重畳されてしまうということがわかった。
【0031】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、PLL回路の出力信号にスプリアス成分が重畳されないようにする技術を提供することにある。
【0032】
【課題を解決するための手段】
上記課題を解決するために、本発明のPLL回路は、制御信号に応じた周波数の発振信号を出力する発振器と、上記発振信号を分周して出力する分数分周方式の分周器と、基準信号を生成する基準信号発生器と、上記分周器から出力される信号と上記基準信号との位相を比較して位相差に応じた第1及び第2の信号を出力する位相比較器と、上記第1の信号に応答して出力端子に第1の電流を供給する第1の電流供給回路と、上記第2の信号に応答して上記出力端子に第2の電流を供給する第2の電流供給回路とを有するチャージポンプ回路と、上記チャージポンプ回路の出力端子に接続されている容量素子と、上記チャージポンプ回路の出力端子の信号を入力して上記発振器に上記制御信号を供給するローパスフィルタと、上記チャージポンプ回路の出力端子と上記ローパスフィルタの入力端子との間に接続されているスイッチ素子と、上記チャージポンプ回路の出力端子の信号に含まれるリップル成分を除去するための補償電流を上記ローパスフィルタの入力端子に供給する補償回路とを有するPLL回路であって、上記PLL回路がロック状態にあるときには、上記第1の電流と上記第2の電流との供給が異なる時間に開始され、それらの供給が同じ時間に停止される。
また、本発明のPLL回路は、上記スイッチ素子が上記第1又は第2の電流が供給されているときに遮断状態にあることが好ましい。
また、上記第1の電流供給回路が第1及び第2の定電流源を有し、上記第2の電流供給回路が第3の定電流源を有し、上記第2の定電流源の電流供給が上記第1の定電流源の電流供給開始時点から所定の時間経過後に開始されることが好ましい。
更には、本発明のPLL回路は、上記基準信号に応答して上記第2の定電流源の電流供給を制御する制御回路を有することが好ましい。
また、上記位相比較器が、上記基準信号を入力して上記第1の信号を出力する第1の論理回路と、上記分周器の出力信号を入力して上記第2の信号を出力する第2の論理回路と、上記基準信号に応答して上記第1及び第2の論理回路をリセットする第3の論理回路とを有し、上記第1の電流供給回路が、上記第1の信号に応答して上記第1の定電流源を上記出力端子に接続する第1のトランジスタと、上記制御回路の出力信号に応答して上記第2の定電流源を上記出力端子に接続する第2のトランジスタとを有し、上記第2の電流供給回路が上記第2の信号に応答して上記第3の定電流源を上記出力端子に接続する第3のトランジスタを有することが好ましい。
更には、上記分周器の分数分周値と上記補償回路とを制御する分周値制御回路を有することが好ましい。
【0033】
本発明は、PLL回路に設けられたチャージポンプ回路を構成するシンク側定電流回路(第2の定電流供給回路)が出力端子に供給する単位時間当たりの電荷量と、ソース側定電流回路(第1の定電流供給回路)が出力端子に供給する単位時間当たりの電荷量とが異なる大きさになる電流供給期間が設定されている。
【0034】
例えば、ソース側定電流回路とシンク側定電流回路がそれぞれ定電流源と、動作トランジスタとを有し、各動作トランジスタが導通すると各定電流源を出力端子に接続するように構成され、遮断すると各定電流源を出力端子から切り離すように構成されているものとし、又、ソース側定電流回路とシンク側定電流回路の各動作トランジスタが同時に遮断する場合について説明する。
【0035】
この場合、発振器の出力信号の周波数が安定した状態では、ソース側定電流回路とシンク側定電流回路から出力端子にそれぞれ供給される各電荷量は全体として互いに等しいが、各動作トランジスタは同時に遮断し、電流供給期間において、ソース側定電流回路とシンク側定電流回路がそれぞれ出力端子に供給する単位時間当たりの電荷量が異なれば、各動作トランジスタの導通開始時刻が互いに異なるようにすることができる。
【0036】
従来では、各動作トランジスタのうち早く導通した側が、遅く導通する側の動作に影響を与えてしまっていたが、適当なずれ期間を設定すると、各動作トランジスタのうち、早く導通する側が遅く導通する側の動作に影響を与えないようになる。
【0037】
その結果、チャージポンプ回路が原因となる誤差成分は出力端子の出力には含まれず、出力端子からはリップル電流分の電荷のみが出力される。従って、予めリップル電流の電荷量を求めておき、リップル電流と逆極性の電荷を出力端子に重畳することで、リップル電流を完全に消去することができる。
【0038】
また、本発明において、ソース側定電流回路とシンク側定電流回路の少なくとも一方は複数の定電流源を有し、出力端子に接続される定電流源の個数を変えることができるように構成されている。
【0039】
このように構成することで、電流供給期間において、出力端子に供給される単位時間あたりの電荷量を変えることができる。例えば、ある期間中は出力端子に接続される定電流源の個数を少なくし、それ以外の期間では多くすると、制御期間中に少量の電荷を出力端子に供給し、上記ずれ期間経過後に多量の電荷を出力端子に供給することができる。逆に、最初に多量の電荷を制御端子に供給した後、少量の電荷を制御端子に供給することもできる。
【0040】
出力端子に電荷が供給されている期間に、スイッチ素子が遮断するようにすると、出力端子に供給される電荷は、ローパスフィルタに直接入力されなくなり、容量素子に充電される。
【0041】
出力端子に電荷が供給されなくなった後に、スイッチ素子を導通させると、容量素子の充電電荷が放電されてローパスフィルタに入力されるが、その充電電荷は、リップル電流分の電荷量と等しくなっている。上述したようにリップル電流と逆極性の電荷をローパスフィルタの入力端子に重畳すれば、リップル電流を完全に消去し、ローパスフィルタに入力されるリップル電荷を0にすることができる。
【0042】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
図1の符号1は、本発明の実施形態のPLL回路を示している。
このPLL回路1は、セルラー電話機の送受信回路を構成する半導体集積回路装置内に設けられており、発振器31と、分周器32と、基準信号発生器33と、位相比較器34と、チャージポンプ回路35と、ローパスフィルタ36と、分周値制御回路38と、補償回路37と、遅延回路50と、インバータ51と、スイッチ回路90とを有している。
【0043】
発振器31はローパスフィルタ36から出力される信号に応じた周波数の発振信号を生成し、出力端子から分周器32に出力すると共に、外部出力信号OUTとして、このPLL回路1が設けられた半導体集積回路装置内の他の回路に出力する。
【0044】
分周値制御回路38は、分周器32の分周値を周期的に変化させるように構成されている。
分周器32は、入力する発振器31からの発振信号を、周期的に変化する分周値で分周し、比較信号Vを生成して位相比較器34に出力する。また、基準信号発生器33は、一定周波数の基準信号Rを位相比較器34に出力する。
【0045】
位相比較器34は、後述するように、基準信号Rと比較信号Vの位相を比較し、位相差に応じた出力信号をチャージポンプ回路35に出力するように構成されている。
【0046】
チャージポンプ回路35は、後述するように位相差に応じた電流を出力端子に出力するように構成されている。
チャージポンプ回路35の出力端子には、スイッチ回路90が接続されている。
【0047】
スイッチ回路90はスイッチ素子91とコンデンサ92とを有している。スイッチ素子91は、一端がチャージポンプ回路35の出力端子に、他端がローパスフィルタ36の入力端子にそれぞれ接続され、コンデンサ92は一端がチャージポンプ回路35の出力端子に接続され、他端が接地電位に接続されている。スイッチ素子91が遮断すると、ローパスフィルタ36の入力端子が、チャージポンプ回路35の出力端子から切り離され、チャージポンプ回路35の出力電流でコンデンサ92が充電され、スイッチ素子91が導通すると、チャージポンプ回路35の出力端子が後段のローパスフィルタ36の入力端子に接続され、コンデンサ92の放電電荷がローパスフィルタ36に入力される。
【0048】
ローパスフィルタ36は、チャージポンプ回路35から出力される定電流の高周波成分を除去して、発振器31に出力する。
発振器31は、ローパスフィルタ36が出力する電圧値に応じて発振信号の周波数を変化させる。スイッチ素子91が導通し、ローパスフィルタ36が常時チャージポンプ回路35と接続されている状態では、上記した発振器31、分周器32、基準信号発生器33、位相比較器34、チャージポンプ回路35及びローパスフィルタ36がネガティブフィードバックループを形成している。このネガティブフィードバックループは、位相差が小さくなる方向に発振器31の発振周波数を制御し、その結果、比較信号Vの位相が基準信号の位相に一致する。その結果、外部出力信号OUTの周波数は、基準信号の周波数を分周器32の平均分周値倍した値となる。
【0049】
分数分周回路では、分周値が周期的に変化するので、ロックした状態でもチャージポンプ回路35から電荷(リップル電流)が出力され、その電荷が、スプリアス成分の原因となってしまう。この電荷量と、電荷が出力されるタイミングとは予めわかっており、補償回路37に、その電荷量とタイミングとを記憶させておき、補償回路37が、チャージポンプ回路35の出力信号に、記憶されたリップル電流の電荷量と電荷量が等しく、極性が逆の補償電荷を重畳して、リップル電流をキャンセルするように構成されている。
【0050】
このように補償回路37を用いても従来キャンセルできなかった電荷をキャンセルするために、本実施形態のPLL回路1では、チャージポンプ回路35と、遅延回路50と、インバータ51とが設けられている。以下でその詳細について説明する。
【0051】
上述したPLL回路1における、位相比較器34とチャージポンプ回路35の詳細な構成を図2に示す。
位相比較器34は、シンク側Dラッチ回路61と、ソース側Dラッチ回路62とを有している。
【0052】
シンク側Dラッチ回路61とソース側Dラッチ回路62は、それぞれの入力端子が前段の分周器32と基準信号発生器33にそれぞれ接続され、それぞれの出力端子がチャージポンプ回路35に接続されている。それらの各入力端子に比較信号V、基準信号Rがそれぞれ入力されると、シンク側Dラッチ回路61とソース側Dラッチ回路62の各出力端子から、それぞれ出力信号D、Uがチャージポンプ回路35に出力される。
【0053】
チャージポンプ回路35は、図2に示すように制御端子85と、ソース側定電流回路70と、ソース側スイッチ回路81と、シンク側定電流回路72と、シンク側スイッチ回路82とを有している。
【0054】
ソース側スイッチ回路81は、上側動作トランジスタ75と、上側待機トランジスタ74と、インバータ78とを有しており、他方、シンク側スイッチ回路82は、下側動作トランジスタ77と、下側待機トランジスタ76と、インバータ79とを有している。
【0055】
各待機トランジスタ74、76と、各動作トランジスタ75、77はともにMOSトランジスタで構成され、上側待機トランジスタ74と上側動作トランジスタ75のソース端子は共通に接続され、同様に下側待機トランジスタ76と下側動作トランジスタ77のソース端子もまた共通に接続されている。
【0056】
各待機トランジスタ74、76と、各動作トランジスタ75、77の共通に接続された部分は、それぞれソース側定電流回路70とシンク側定電流回路72とに接続されている。
【0057】
上側待機トランジスタ74のゲート端子と下側動作トランジスタ77のゲート端子は、それぞれソース側Dラッチ回路62とシンク側Dラッチ回路61の各出力端子に直接接続されており、出力信号U、Dがそのまま入力される。他方、上側動作トランジスタ75のゲート端子と下側待機トランジスタ76のゲート端子は、それぞれインバータ78、79を介してソース側Dラッチ回路62とシンク側Dラッチ回路61の各出力端子に接続されており、出力信号U、Dの反転信号が入力される。各待機トランジスタ74、76と、各動作トランジスタ75、77とは、一方が導通すると他方が遮断するように構成されている。
【0058】
下側動作トランジスタ77が導通し、上側動作トランジスタ75が遮断している状態では、シンク側定電流回路72のみが制御端子85に接続され、シンク側定電流回路72が生成する定電流(以下シンク側定電流と称する。)CDが制御端子85から吸い込まれる。
【0059】
上側動作トランジスタ75が導通し、下側動作トランジスタ77が遮断している状態では、ソース側定電流回路70が生成する定電流(以下ソース側定電流と称する。)CUが制御端子85から吐き出される。
【0060】
ソース側定電流回路70は、2個の定電流源711、712と、スイッチトランジスタ73とを有している。一方の定電流源711はソース側スイッチ回路81に直結されており、他方の定電流源712は、スイッチトランジスタ73を介してソース側スイッチ回路81に接続されている。従って、上側動作トランジスタ75とスイッチトランジスタ73とが導通した状態では、両方の定電流源711、712が制御端子85に接続され、両方の生成する定電流が制御端子85に供給される。スイッチトランジスタ73が遮断していると、導通した上側動作トランジスタ75を介して一方の定電流源711のみが制御端子85に接続され、一方の定電流源711の生成する定電流のみが制御端子85に供給される。
【0061】
また、各動作トランジスタ75、77が両方導通している状態では、ソース側定電流回路70とシンク側定電流回路72の両方が制御端子85に接続され、ソース側定電流CUとシンク側定電流CDとの差分が制御端子85に供給される。
【0062】
以下で、上記回路の動作について説明する。比較信号Vと基準信号Rがともに“L”の状態では、シンク側Dラッチ回路61と、ソース側Dラッチ回路62とからはともに“L”の出力信号D、Uが出力される。
【0063】
トランジスタ74、75と、トランジスタ76、77は、それぞれpチャネルMOSトランジスタとnチャネルMOSトランジスタとで構成されている。各動作トランジスタ75、77のゲート端子にはそれぞれ“H”と“L”が入力されるのでともに遮断し、各待機トランジスタ74、76のゲート端子にはそれぞれ“L”と“H”とが入力されるのでともに導通する。
【0064】
このように、比較信号Vと基準信号Rがともに“L”の状態では各動作トランジスタ75、77は遮断し、各待機トランジスタ74、76は導通しており、制御端子85には定電流CU、CDは流れない。
【0065】
この状態から比較信号Vと基準信号Rがそれぞれ“L”から“H”に転じると、出力信号D、Uはそれぞれ比較信号V、基準信号Rに同期して“L”から“H”に転じ、各待機トランジスタ74、76は遮断し、同時に各動作トランジスタ75、77が導通して、ソース側定電流回路70とシンク側定電流回路72がそれぞれ制御端子85に接続される。
【0066】
遅延回路50は、基準信号Rを所定の遅延時間だけ遅延させてインバータ51に出力し、インバータ51は遅延回路50の出力信号を反転してスイッチトランジスタ73のゲート端子に出力する。
【0067】
基準信号Rが“L”から“H”に転じると、上側動作トランジスタ75は基準信号Rが“H”に転じると同時に導通するが、基準信号Rが“L”から“H”に転じてから、上記所定の遅延時間が経過するまでの期間は、遅延回路50の出力は“L”であり、この”L”の信号がインバータ51で“H”に反転されてスイッチトランジスタ73のゲート端子に入力されるので、pチャネルMOSトランジスタで構成されるスイッチトランジスタ73は導通せずにまだ遮断している。従って、ソース側定電流回路70においては、一方の定電流源711のみが導通した上側動作トランジスタ75を介して制御端子85に接続され、一方の定電流源711が生成する定電流が制御端子85へと供給される。
【0068】
上記所定の遅延時間が経過した後は、遅延回路50の出力は“H”に転じ、この”H”の信号がインバータ51で“L”に反転されてスイッチトランジスタ73のゲート端子に入力され、スイッチトランジスタ73が導通し、両方の定電流源711、712が動作トランジスタ75を介して制御端子85に接続され、両方の定電流源711、712が供給する定電流が制御端子85へと供給される。
【0069】
このようにソース側定電流回路70は、最初に一方の定電流源711のみが生成する定電流を制御端子85へと供給した後、両方の定電流源711、712が生成する定電流を制御端子85へと供給している。その電流波形を図3のタイミングチャートの符号CUに示す。
【0070】
他方、動作トランジスタ77が導通している期間は、シンク側定電流回路72は下側動作トランジスタ77を介して制御端子85に接続される。
その後、比較信号Vと基準信号Rがそれぞれ“H”から“L”に転じる。これらの比較信号V、基準信号Rはシンク側Dラッチ回路61とソース側Dラッチ回路62に個別に入力されるが、各Dラッチ回路61、62のD端子はともに“H”に固定されているので、各Dラッチ回路61、62の出力信号D、Uは、入力された比較信号Vと基準信号Rが“L”に転じただけでは“L”には戻らず、“H”の状態を維持している。
【0071】
位相比較器34には、三入力のNAND回路63と、インバータ64とが設けられており、NAND回路63には、シンク側Dラッチ回路61及びソース側Dラッチ回路62の出力信号と、インバータ64で反転された基準信号Rが入力される。
【0072】
比較信号Vと基準信号Rがそれぞれ“H”から“L”に転じたときには、NAND回路63の三つの入力端子のうち、二つの入力端子には各Dラッチ回路61、62から“H”が入力されている。この状態で基準信号Rが“H”から“L”へと切り替わると、基準信号Rはインバータ64で“H”に反転されてNAND回路63の入力端子に入力され、NAND回路63の三個の入力端子の全てに“H”の信号が入力される。その結果、NAND回路63の出力は“L”になり、そのLレベルの信号がシンク側Dラッチ回路61及びソース側Dラッチ回路62が有するローアクティブのクリア端子に出力され、各Dラッチ回路61、62はリセットされ、それぞれの出力信号は同時に“L”に転じる。
【0073】
上述したように、出力信号D、Uはそれぞれ比較信号V、基準信号Rの立ち上がりに応じて個別に“L”から“H”へと立ち上がるが、逆に“H”から“L”へと立ち下がる際には、基準信号Rの立ち上がりに同期して同時に立ち下がる。
【0074】
こうして、各Dラッチ回路61、62の出力信号D、Uが同時に“H”から“L”に転じると、導通していた各動作トランジスタ75、77は遮断するとともに遮断していた各待機トランジスタ74、76が導通し、ソース側定電流回路70、シンク側定電流回路72が生成する定電流CU、CDは、制御端子85に供給されなくなる。上述したように、各Dラッチ回路61、62の出力信号D、Uは同時に立ち下がるので、定電流CU、CDは同時に供給されなくなる。
【0075】
ネガティブフィードバックループがロックした状態では、発振器31の出力周波数は一定であり、このとき発振器31には一定電圧が入力されている。この状態ではチャージポンプ回路35からはローパスフィルタ36で除去しうるごく微小なリップル電流のみが出力されており、リップル電流を除くとチャージポンプ回路35の出力は0になるので、シンク側定電流CDによる電荷量とソース側定電流CUによる電荷量とはリップル電流を除いて等しくなっている。
【0076】
その状態での各定電流CU、CDの状態を図3のタイミングチャートに示す。図中符号IHは、シンク側定電流回路72の生成する定電流CDの電流値を示している。
【0077】
ソース側定電流回路70の二個の定電流源711、712が生成するソース側定電流CUの電流値は互いに等しく、シンク側定電流CDの電流値IHの半分になっている。
【0078】
従って、ソース側定電流CUは、上側動作トランジスタ75の導通期間の開始時刻t1から、遅延時間Δtdが経過するまでの間は、シンク側定電流CDの電流値IHの半分の電流値(1/2)IHであって、遅延時間Δtdが経過してスイッチトランジスタ73が導通した時刻t3から、導通期間が終了する時刻t4までの間は、定電流CDと同じ電流値IHになっている。
【0079】
フィードバックループがロックした状態では、各動作トランジスタ75、77の導通期間中に出力されるソース側定電流CUの電荷量とシンク側定電流CDの電荷量とは、リップル電流の分を除いて等しくなっている。
【0080】
上述したように、各動作トランジスタ75、77は同時に遮断し、各動作トランジスタ75、77の導通期間は時刻t4で同時に終了するため、導通期間の初期に電流量が少ない上側動作トランジスタ75の導通開始時刻t1が、下側動作トランジスタ77の導通開始時刻t2よりも早くなる。
【0081】
特に、スイッチトランジスタ73が導通した後では、ソース側定電流回路70から供給される電流値とシンク側定電流回路72が吸い込む電流値とは等しく、スイッチトランジスタ73の導通開始時刻t3以降の電荷量は互いに等しいのに対し、スイッチトランジスタ73が導通する前は、上述したように、遅延期間Δtdの間だけ、ソース側定電流回路70の供給電流がシンク側定電流回路72の吸い込み電流の半分になっているから、スイッチトランジスタ73の導通開始時刻t3以前も、電荷量が等しくなるためには、下側動作トランジスタ77は、上側動作トランジスタ75よりも遅延時間Δtdの1/2だけ遅れて導通することになる。
【0082】
このように、本実施形態では、少なくともフィードバックループがロック状態にあるときに、予め設定された期間、上記の例では遅延時間Δtdの間、一方の定電流回路の供給電流の大きさを、他方の定電流回路の供給電流の大きさとは異ならせている。そして、ソース側及びシンク側の定電流回路70、72を制御端子85に接続する各動作トランジスタ75、77は、一緒に遮断されるから、電流量が異なる期間の長さを適切に設定することにより、両方の動作トランジスタ75、77の導通開始時刻t1、t2を異ならせることができる。この遅延時間Δtdは、後述するように、一方の動作トランジスタの全導通期間にも設定することができる。
【0083】
従来例においては、フィードバックループがロックした場合には、各動作トランジスタ175、177がそれぞれ導通する時刻は互いにごく近接しており、各動作トランジスタ175、177のうち早く導通した側が、遅く導通する側の動作に影響を与えてしまっていたが、本実施形態では、上述したように、各動作トランジスタ75、77の導通期間開始の時刻t1、t2は、遅延時間Δtdの半分の(1/2)Δtdだけずれており、適当な遅延時間Δtdを設定すると、各動作トランジスタ75、77のうち、早く導通する側が遅く導通する側の動作に影響を与えないようになる。
【0084】
その結果、各動作トランジスタ75、77は、位相比較器34の出力信号U,D通りの動作をし、従来生じていたチャージポンプ回路35が原因となる誤差成分はチャージポンプ回路35の出力には現れなくなるので、補償回路37でチャージポンプ回路35の出力に補償電荷を重畳すると、完全にリップル成分をキャンセルすることができる。
【0085】
しかしながら、上述したように、下側動作トランジスタ77は、上側動作トランジスタ75よりも遅延時間Δtdの1/2だけ遅れて導通し、この遅れにより、チャージポンプ回路35の制御端子85から、リップル電流よりも大きな電流が出力されてしまう。チャージポンプ回路の制御端子85から出力される電流の波形を図3の符号Coに示す。
【0086】
図3の波形Coに示すように、上側動作トランジスタ75の導通期間が開始する時刻t1から、下側動作トランジスタ77の導通期間が開始する時刻t2までは、(1/2)IHなる電流値のソース側定電流CUが制御端子85から吐き出され、下側動作トランジスタ77の導通期間が開始する時刻t2からスイッチトランジスタ73が導通する時刻t3までの期間は、(1/2)IHなる電流値のシンク側定電流CDが制御端子85から吸い込まれる。
【0087】
図3の波形Coに示す電流は、位相比較の度ごとに周期的に制御端子85から出力され、チャージポンプ回路35の制御端子85がローパスフィルタ36の入力端子に常時接続されていると、その電流がローパスフィルタ36にそのまま入力されてしまい、外部出力信号OUTにスプリアス成分が含まれてしまう。
【0088】
このため、上述したPLL回路1には、スイッチ素子91とコンデンサ92とを備えたスイッチ回路90が設けられており、スイッチ素子91が遮断しているときには、チャージポンプ回路35の出力電流が直接ローパスフィルタ36に入力されなくなり、導通しているときには、チャージポンプ回路35の出力電流が直接ローパスフィルタ36に入力されるように構成されている。
【0089】
スイッチ素子91は、図3に示すように、早く導通する上側動作トランジスタ75の導通期間の開始時刻t1以前に遮断する。するとチャージポンプ回路の制御端子85はローパスフィルタ36から切り離され、チャージポンプ回路の出力電流により、コンデンサ92が充電される。
【0090】
その後、各動作トランジスタ75、77が導通し、それぞれの導通期間が同時に時刻t4で終了した後に、スイッチ素子91が導通する。すると、ローパスフィルタ36とコンデンサ92とが接続され、コンデンサ92に充電された電荷が放電される。スイッチ素子91が遮断している間にコンデンサ92に充電される電荷はリップル電流と等しく、この電荷に、補償回路37から出力され、図3の符号HDに示す補償電荷を重畳すると、ローパスフィルタ36に入力される電荷は0になる。図3の符号LPは、ローパスフィルタ36に入力される電圧の電圧波形を示している。
【0091】
以上説明したように、本実施形態のPLL回路1によれば、ロックした状態でローパスフィルタ36の入力電圧LPは0Vになるので、従来、除去しきれなかったスプリアス成分を、外部出力信号OUTから完全に除去することができる。
【0092】
なお、上述した実施形態では、ソース側定電流回路70は、上側動作トランジスタ75の導通期間が開始した後遅延時間Δtdが経過するまでの期間に、シンク側定電流回路72が生成する電流値の1/2の電流値を供給しているが、この期間中にソース側定電流回路70が生成する電流値はこれに限られるものではなく、例えば、シンク側定電流回路72が生成する電流値の1/3になるように構成してもよい。
【0093】
また、遅延時間Δtdが経過した後、各動作トランジスタ75、77の導通期間が終了するまでの期間には、各定電流回路70、72の電流値は互いに等しくなっているが、ソース側定電流回路70が供給する電流値は、シンク側定電流回路72が生成する電流値と等しくなくともよく、例えばシンク側定電流回路72が生成する電流値より少なくなるように構成してもよい。
【0094】
また、ソース側定電流回路70は、最初に少ない電流値を供給した後、その電流値よりも多い電流値を供給するように構成されているが、逆に多い電流値を供給した後、それよりも少ない電流値を供給するように構成してもよい。
【0095】
また、上述したように、遅延時間Δtdを一方の動作トランジスタの全導通期間に設定するように構成してもよい。遅延時間Δtdを、上側動作トランジスタ75の全導通期間に設定した場合の動作のタイミングチャートを図4に示す。この場合、ソース側定電流CUの電流値は、終始シンク側定電流CDの電流値IHの半分(1/2)IHのままになっており、下側動作トランジスタ77の導通期間は、上側動作トランジスタ75の導通期間すなわち遅延時間Δtdの1/2になっている。
【0096】
また、上述した実施形態では、ソース側定電流回路70がソース側定電流CUの電流値を変化させるように構成しているが、逆にシンク側定電流回路72がシンク側定電流CDの電流値を変化させるように構成してもよい。
【0097】
【発明の効果】
チャージポンプ回路による誤差成分を除去でき、リップル電流を正確にキャンセルすることができる。
【図面の簡単な説明】
【図1】本発明のPLL回路を示すブロック図
【図2】本発明の位相比較器及びチャージポンプ回路を説明する回路図
【図3】本発明の一実施形態のPLL回路の動作を示すタイミングチャート
【図4】本発明の他の実施形態のPLL回路の動作を示すタイミングチャート
【図5】従来のPLL回路を示すブロック図
【図6】従来のPLL回路の動作を説明するタイミングチャート
【図7】従来のPLL回路に用いられるチャージポンプ回路の動作トランジスタの動作を説明する第1の図
【図8】従来のPLL回路に用いられるチャージポンプ回路の動作トランジスタの動作を説明する第2の図
【図9】従来のPLL回路に用いられるチャージポンプ回路を説明する回路図
【符号の説明】
1……PLL回路 31……発振器 32……分周器 34……位相比較器 35……チャージポンプ回路 36……ローパスフィルタ 37……補償回路 38……分周値制御回路 50……遅延回路 70……ソース側定電流回路 72……シンク側定電流回路
Claims (6)
- 制御信号に応じた周波数の発振信号を出力する発振器と、
上記発振信号を分周して出力する分数分周方式の分周器と、
基準信号を生成する基準信号発生器と、
上記分周器から出力される信号と上記基準信号との位相を比較して位相差に応じた第1及び第2の信号を出力する位相比較器と、
上記第1の信号に応答して出力端子に第1の電流を供給する第1の電流供給回路と、上記第2の信号に応答して上記出力端子に第2の電流を供給する第2の電流供給回路とを有するチャージポンプ回路と、
上記チャージポンプ回路の出力端子に接続されている容量素子と、
上記チャージポンプ回路の出力端子の信号を入力して上記発振器に上記制御信号を供給するローパスフィルタと、
上記チャージポンプ回路の出力端子と上記ローパスフィルタの入力端子との間に接続されているスイッチ素子と、
上記チャージポンプ回路の出力端子の信号に含まれるリップル成分を除去するための補償電流を上記ローパスフィルタの入力端子に供給する補償回路と、
を有するPLL回路であって、
上記PLL回路がロック状態にあるときには、上記第1の電流と上記第2の電流との供給が異なる時間に開始され、それらの供給が同じ時間に停止されるPLL回路。 - 上記スイッチ素子が上記第1又は第2の電流が供給されているときに遮断状態にある請求項1に記載のPLL回路。
- 上記第1の電流供給回路が第1及び第2の定電流源を有し、上記第2の電流供給回路が第3の定電流源を有し、上記第2の定電流源の電流供給が上記第1の定電流源の電流供給開始時点から所定の時間経過後に開始される請求項1又は2に記載のPLL回路。
- 上記基準信号に応答して上記第2の定電流源の電流供給を制御する制御回路を有する請求項3に記載のPLL回路。
- 上記位相比較器が、上記基準信号を入力して上記第1の信号を出力する第1の論理回路と、上記分周器の出力信号を入力して上記第2の信号を出力する第2の論理回路と、上記基準信号に応答して上記第1及び第2の論理回路をリセットする第3の論理回路とを有し、
上記第1の電流供給回路が、上記第1の信号に応答して上記第1の定電流源を上記出力端子に接続する第1のトランジスタと、上記制御回路の出力信号に応答して上記第2の定電流源を上記出力端子に接続する第2のトランジスタとを有し、
上記第2の電流供給回路が上記第2の信号に応答して上記第3の定電流源を上記出力端子に接続する第3のトランジスタを有する請求項4に記載のPLL回路。 - 上記分周器の分数分周値と上記補償回路とを制御する分周値制御回路を有する請求項1、2、3、4又は5に記載のPLL回路。
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