JP3256057B2 - 位相同期ループ回路装置およびその位相比較器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
として構成される位相同期ループ回路装置およびその位
相比較器に関するものである。

【０００２】

【従来の技術】図１２は例えばアイイーイーイー ジャ
ーナル オブ ソリッドステート サーキッツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ），ｖｏｌ．ＳＣ−２２，Ｎｏ．２，
４月１９８７ ｐｐ ２５５−２６１に示された従来の
位相同期ループ回路装置を示すブロック図であり、図に
おいて、１は位相比較器であり、これが位相同期の基準
となる外部クロック信号６とクロックドライバ５から与
えられる内部クロック信号７の立ち上がり位相を比較し
て、同期していない場合にアップ信号Ｕまたはダウン信
号Ｄのいずれかを出力する。

【０００３】また、２はチャージポンプ回路であり、こ
れがアップ信号Ｕまたはダウン信号Ｄを受けてそれぞれ
プラスまたはマイナスの電荷を出力する。３はループフ
ィルタであり、これがチャージポンプ回路２の出力９を
平滑化し、蓄積する。このループフィルタ３は、抵抗Ｒ
およびキャパシタンスＣを備える。さらに、４は電圧制
御発振回路であり、これがループフィルタ３の出力電圧
（以下、制御電圧という）に応じて発振周波数を変え
る。クロックドライバ５は、電圧制御発振回路４から出
力される発振信号１０を所望のデューティ比に生成し、
集積回路内部に供給する。

【０００４】また、図１３は電圧制御発振回路４の入力
電圧に対する発振周波数の関係を示し、図１４はチャー
ジポンプ回路２の回路構成例を示し、図１５は位相同期
中の位相同期ループ回路の発振周波数の時間変化を示し
ている。図１６は外部クロック信号６を入力する前後の
位相同期ループ回路装置の動作を示す簡単なタイミング
チャートである。図において、ａは外部クロック信号、
ｂは内部クロック信号、ｃは制御電圧を示している。

【０００５】次に動作について説明する。電圧制御発振
回路４はループフィルタ３の出力信号として得られる制
御電圧にしたがって発振周波数の異なった信号を出力す
る。外部クロック信号６が入力される以前は位相同期ル
ープ回路装置は非動作状態とされ、電圧制御発振回路４
は自走発振を行なっている。図１３に示すように制御電
圧が上昇すると、その発振周波数は高くなり、また制御
電圧が下降すると、その周波数も低くなる。

【０００６】この図１３の例から分かるように、制御電
圧の低い領域と高い領域において発振周波数は制御電圧
に比例していない。位相同期ループ回路装置の周波数安
定性を得るためには、電圧制御発振回路４の制御電圧対
周波数特性の直線性のよいことが要求される。そこで通
常は、発振周波数がほぼ線形に変化する制御電圧の領
域、すなわち電源電圧の約１／２で目標とする周波数の
内部クロック信号７を発振させるように設計する。

【０００７】位相比較器１は外部クロック信号６と内部
クロック信号７との位相および周波数を比較し、アップ
信号Ｕおよびダウン信号Ｄを出力する。この場合、比較
する周波数差または位相差に応じてアップ信号Ｕおよび
ダウン信号Ｄのパルス幅が変化する。

【０００８】チャ−ジポンプ回路２は、例えば図１４に
示すような回路構成であり、位相比較器１からの出力で
あるアップ信号Ｕまたはダウン信号Ｄを受けて、パルス
幅に応じた正または負の電荷をループフィルタ３へ供給
する。

【０００９】ループフィルタ３は抵抗Ｒとキャパシタン
スＣとで構成され、抵抗ＲとキャパシタンスＣで決まる
時定数により、チャージポンプ回路２からの電荷の供給
を平滑化して出力する。このため出力である制御電圧は
急には変化せず、徐々に変化する。

【００１０】このような構成の位相同期ループ回路装置
に外部クロック信号６が入力されると、位相比較器１で
外部クロック信号６と内部クロック信号７の周波数を比
較する。この場合では外部クロック周波数よりも内部ク
ロック周波数の方が低いのでアップ信号を出力する。こ
れを受けてチャージポンプ回路２はループフィルタ３に
電荷を供給する。

【００１１】このため、正の電荷の供給により、徐々に
制御電圧が上昇する。これを受けて電圧制御発振回路４
は発振周波数を徐々に上昇させる。この様子は図１５お
よび図１６に示す通りであり、このような過程を繰り返
し、ついには内部クロック信号７と外部クロック信号６
の周波数および位相は一致する。

【００１２】そして、この状態では、チャージポンプ回
路２がループフィルタ３に供給する電荷量はごく僅かで
ある。さらにこの電荷量がループフィルタ３で積分され
ると、出力である制御電圧はほとんど変化せずに、ほぼ
一定となる。このため電圧制御発振回路４は周波数およ
び位相が一致した内部クロック信号７を出力し続け、そ
の同期状態を維持する。

【００１３】次に、位相同期ループ回路装置などで使用
されている、従来の位相比較器の回路構成について説明
する。図１７は、例えばアイイーイーイー ジャーナル
オブ ソリッドステート サーキッツ（ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ），ｖｏｌ．ＳＣ−２２，Ｎｏ．２，４月１
９８７ ｐｐ ２５５−２６１に示された従来の一般的
な位相比較器１を示す回路図であり、図において、２１
〜２６はゲートとしての２入力ＮＡＮＤゲート、２７は
ゲートとしての４入力ＮＡＮＤゲート、２８，２９はゲ
ートとしての３入力ＮＡＮＤゲート、６６〜６９はイン
バータ回路である。

【００１４】上記ＮＡＮＤゲート２１，２６の一方の入
力端のそれぞれには、入力端子３５，３６が接続され、
それぞれ外部クロック信号６，内部クロック信号７が与
えられる。ＮＡＮＤゲート２８，２９のそれぞれの出力
端は、出力端子３７，３８が接続され、これらの出力端
子３７，３８には、それぞれアップ信号Ｕおよびダウン
信号Ｄが与えられ、いずれもチャージポンプ回路（図示
せず）に接続される。

【００１５】これによれば、位相比較器１は、入力端子
３５，３６に与えられた各信号の位相を比較し、その位
相差に応じたパルス幅のパルス信号を出力端子３７また
は３８に出力する。そして、内部クロック信号７が遅れ
ているときにはアップ信号Ｕが、内部クロック信号７が
進んでいるときにはダウン信号Ｄが、位相差に関係した
パルス信号として出力される。

【００１６】図１７に示した、インバータ回路６６〜６
９が挿入された位相比較器１の場合、入力される２つの
クロックの間の位相差が接近するにつれ、位相差に応じ
たパルスがある値から変化しなくなる、いわゆる不感域
が生じるという問題があった。このため、位相比較器１
の回路構成については、不感域を生じさせないよう、回
路を工夫する必要がある。

【００１７】図１８は、例えば特公昭５８−４３９３２
号公報に記載されている、不感域の発生を防止した位相
比較器１を示す回路図であり、図において、４０は遅延
手段であり、この遅延手段４０はインバータ回路４１〜
４４で構成され、その他の回路部分は図１７と同一であ
る。

【００１８】この構成例では遅延手段４０を挿入するこ
とによって、不感域を解消している。以下にその理由を
説明する。図１９は、端子３５に与えられる電位（即ち
外部クロック信号６）、端子３６に与えられる電位（即
ち内部クロック信号７）、ゲート２１，２６，２７，２
８，２９の出力の電位の相互の関係を示すタイミングチ
ャートである。

【００１９】図１９の説明に先立ち、まず外部クロック
信号６，内部クロック信号７のいずれもがロー状態にあ
る場合を考える。この場合には、ゲート２１，２６はい
ずれも必ずハイ状態を出力する。仮にゲート２２，２５
の出力がハイ状態であった場合には、ゲート２７の出力
がローとなり、ゲート２３，２４の出力はハイ状態にな
って結局ゲート２２，２５の出力はロー状態となる。

【００２０】このため、ゲート２８，２９の出力は、外
部クロック信号６，内部クロック信号７のいずれもがロ
ー状態にある限り、常にハイ状態を出力することがわか
る。このような状態の後、外部クロック信号６，内部ク
ロック信号７がハイ状態に転じれば、ゲート２１，２６
はロー状態になり、ゲート２２，２５はハイ状態を出力
することとなる。

【００２１】この後、図１９に示すように、まず外部ク
ロック信号６が立ち下がり、続いて内部クロック信号７
が位相Ｔだけ遅れて立ち下がる場合を説明する。外部ク
ロック信号６の立ち下がりを受けてゲート２１の出力は
ハイ状態に転じるが、内部クロック信号７はハイ状態の
ままなので、ゲート２６の出力はロー状態のままであ
る。またゲート２７の出力はハイ状態から変わらないた
め、ゲート２８の出力はロー状態へと変化する。一方、
ゲート２９の出力はハイ状態のままである。

【００２２】次いで内部クロック信号７が立ち下がる
と、ゲート２６の出力はハイ状態に転じ、ゲート２７の
４つの入力は全てハイ状態となってゲート２７の出力は
ロー状態へと変化する。その結果、ゲート２８の出力は
ロー状態から再びハイ状態へと変化し、外部クロック信
号６と内部クロック信号７の位相差を反映したパルス信
号を出力する。

【００２３】一方、ゲート２９の出力は、ゲート２６の
出力がハイ状態に変わるのを受けてロー状態に転じる
が、ゲート２６の出力を受けたゲート２７が出力をロー
状態へと変化するためにすぐにハイ状態に戻る。このた
めゲート２９の出力は、外部クロック信号６と内部クロ
ック信号７の位相差とは無関係に一定の幅のパルス信号
を出力する。

【００２４】以上から、アップ信号Ｕ，ダウン信号Ｄの
うち、位相差を検出している方のパルスの幅は、ゲート
２１（またはゲート２６）よりゲート２７を経由してゲ
ート２８（またはゲート２９）へ至る経路の遅延値とゲ
ート２１（またはゲート２６）より直接ゲート２８（ま
たはゲート２９）へ至る経路の遅延値との差に、外部ク
ロック信号６と内部クロック信号７の位相差Ｔを加えた
値になり、他方のパルスの幅は、上記２つの経路の遅延
値の差の値になることがわかる。

【００２５】従って、ゲート２１（またはゲート２６）
より直接ゲート２８（またはゲート２９）へ至る経路の
遅延がゲート２７を経由する経路の遅延よりも大きい時
には、位相差を検出している方のパルスの幅が位相差Ｔ
より小さくなる結果、アップ信号Ｕ（またはダウン信号
Ｄ）が発生しない場合が起こり、不感域となる。

【００２６】このことから、図１８に示す構成例では遅
延手段４０をゲート２７の出力側に挿入する方法で、ゲ
ート２７を経由する経路の遅延を大きくし、位相比較器
１の不感域の発生を防止している。

【００２７】

【発明が解決しようとする課題】従来の位相同期ループ
回路装置は以上のように構成されているので、外部クロ
ック信号６が入力されない状態では制御電圧は例えば０
Ｖというような低電圧になっている。なぜならば、外部
クロック信号６が入力されないかぎり位相比較器１はダ
ウン信号出力を持続し、したがってチャージポンプ回路
２はループフィルタ３のキャパシタンスＣから電荷を引
き抜き続け、制御電圧を減少させるからである。一方、
外部クロック周波数に相当する制御電圧は、例えば前記
したように電源電圧の１／２程度の値である。

【００２８】このため外部クロック信号６に同期させる
ためには制御電圧を低電圧から電源電圧の１／２程度に
まで変化させなければならないが、前記のように制御電
圧は徐々に変化するために、外部クロック周波数に相当
する制御電圧に到達し収束するまでに時間がかかるなど
の問題点があった。

【００２９】さらに、位相同期ループ回路装置の機能テ
ストを行なう際には、位相同期ループ回路装置を搭載し
ない回路のテスト時とは異なり、最初に内部クロック信
号７をテストクロック信号に同期させなければならな
い。内部クロック信号７をテストクロック信号に同期さ
せるまでの期間に位相同期ループ回路装置の機能テスト
を行なえないのは明らかであり、同期させるまで外部ク
ロックパターンを与え続けなければならない。このよう
に機能テストパターンの前に長大なクロックパターンが
必要となり、パターン数の増加に伴うパターンメモリの
増大の要因となるなどの問題点があった。

【００３０】また、従来の不感域の発生を防止した位相
比較器１においては、遅延手段４０が偶数個のインバー
タ回路４１〜４４より構成されるため、遅延手段４０の
遅延値を任意に調整できず、この結果、ゲート２７を経
由する経路と直接ゲート２８（またはゲート２９）へ至
る経路との遅延差は大きな値になる可能性があった。

【００３１】このように、遅延差が大きいことにより、
アップ信号Ｕ，ダウン信号Ｄのパルス幅は、検出すべき
クロックの位相差に比べ広くなり、しかも同時に出力さ
れるため、チャージポンプ回路２に印加されたとき、ル
ープフィルタ３に供給される電荷量よりも、チャージポ
ンプ回路２内部を貫通する電荷量の方が支配的となり、
ループフィルタ３の入力電位を電源電圧の１／２程度の
電位に固定してしまい、位相同期ループ回路が制御する
クロックの位相を狂わせてしまうなどの問題点があっ
た。

【００３２】請求項１の発明は、セレクタ回路にて選択
したローレベルの電位またはハイレベルの電位によって
チャージポンプ回路の動作を強制的に制御することで、
速やかに電圧制御発振回路の発振周波数を外部クロック
周波数付近に到達させて、位相同期完了までの期間を大
幅に短縮させることができる位相同期ループ回路装置を
得ることを目的とする。

【００３３】請求項２、３の発明は、位相不感域の発生
を防止するとともに、次段のチャージポンプ回路内部を
貫通する電荷量を抑えることができる位相同期ループ回
路装置を得ることを目的とする。

【００３４】請求項４の発明は、２つの出力端子側に設
けられたゲート回路を構成するトランジスタのサイズを
調整することで、アップ信号，ダウン信号がロー状態や
ハイ状態へ遷移する速さを変えずに、その遷移するタイ
ミングを調整できる位相同期ループ回路装置の位相比較
器を得ることを目的とする。

【００３５】請求項５，６の発明は、ループフィルタの
入力電位を電源電圧の１／２に固定することで、同期時
間の短縮化を図れる位相同期ループ回路装置の位相比較
器を得ることを目的とする。

【００３６】

【課題を解決するための手段】請求項１の発明に係る位
相同期ループ回路装置は選択信号の入力により強制的に
チャージポンプ回路に入るアップ信号またはダウン信号
を切り替えるセレクタ回路を設けたものである。

【００３７】請求項２の発明に係る位相比較器は、一対
の第１の伝達経路上の一方に直列に挿入された第１およ
び第２のインバータ回路と、当該一対の第１の伝達経路
上の他方に直列に挿入された第３および第４のインバー
タ回路と、上記第１および第２のインバータ回路のうち
の一つの出力側に接続された第１のキャパシタと、上記
第３および第４のインバータ回路のうちの一つの出力側
に接続された第２のキャパシタと、上記一対の第１の伝
達経路がそれぞれ接続される第１および第２の入力を有
し、パルス信号の２番目の電位変化を入力信号の変化か
ら伝えている第２の伝達経路上に設けられた４入力ゲー
ト回路と、第２の伝達経路上に接続された第３のキャパ
シタンスとを設けたものである。

【００３８】 請求項３の発明に係る位相比較器は、４入
力ゲート回路は、複数の２入力ゲート論理ゲートと第５
のインバータ回路とを含む複合ゲートで構成され、第３
のキャパシタンスは、複数の２入力ゲート論理ゲートと
第５のインバータ回路とのいずれか一つに接続されてい
るものである

【００３９】 請求項４の発明に係る位相比較器は、第１
および第２のキャパシタンスは、一対の第１の伝達経路
にそれぞれ接続され、パルス信号の最初の電位変化の際
に導通から非導通となるＭＯＳトランジスタのゲート電
極容量で形成され、第３のキャパシタンスは、第２の伝
達経路に接続され、上記パルス信号の２番目の電位変化
の際に導通から非導通となるＭＯＳトランジスタのゲー
ト電極容量で形成されているものである。

【００４０】 請求項５の発明に係る位相比較器は、パル
ス信号の最初の電位変化を入力信号の変化から伝える一
対の第１の伝達経路を介して接続された各一の３入力ゲ
ート回路と、上記パルス信号の２番目の電位変化を上記
入力信号の変化から伝える第２の伝達経路を介して接続
された４入力ゲート回路と、該４入力ゲート回路に対し
て直接および複数のインバータ回路からなる遅延手段を
介して接続されて、選択信号の入力により、上記４入力
ゲート回路の出力または該出力を上記遅延手段を通した
出力を上記各一の３入力ゲート回路へ選択的に入力する
セレクタ回路とを設けたものである。

【００４１】 請求項６の発明に係る位相比較器は、外部
クロック信号または内部クロック信号を、２つの入力端
子の一つへ選択的に入力させる別のセレクタ回路を設け
たものである。

【００４２】

【作用】請求項１の発明における位相同期ループ回路装
置は、外部クロック信号を与える以前に、位相比較器の
出力であるアップ信号およびダウン信号の両信号を強制
的にチャージポンプ回路に入力することにより、制御電
圧を速やかに変化させる。

【００４３】 請求項２の発明における位相比較器は、出
力パルス信号が、２つの入力信号のうち進相となる方の
信号変化が出力端子に伝わる途中で、２個直列に挿入さ
れたインバータ回路および第１または第２のキャパシタ
ンスにより所定の第１の値に遅延されて、上記出力パル
ス信号の最初の電位変化が与えられ、上記２つの入力信
号のうち遅相となる方の信号変化が出力端子に伝わる途
中で、複合ゲート群および第３のキャパシタンスにより
所定の第２の値に遅延されて、上記出力パルス信号の２
番目の電位変化が与えられ、出力パルス信号の幅を正確
に上記入力信号の位相差と等しくする。

【００４４】請求項３の発明における位相比較器は、４
入力ゲート回路を構成する複合ゲートおよび第３のキャ
パシタンスにより遅延されて、出力パルス信号の幅を正
確に入力信号の位相差と等しくする。

【００４５】請求項４の発明における位相比較器は、出
力端子側にもうけられたゲート回路および複合ゲート回
路を構成するトランジスタサイズの調整によって、アッ
プ信号，ダウン信号の状態遷移の速さを変えずに、その
遷移のタイミングのみを調整可能にする。

【００４６】 請求項５の発明における位相比較器は、遅
延回路の挿入によって、アップ信号およびダウン信号の
パルス幅を広くし、ループフィルタへ供給する電荷量お
よび引き抜く電荷量をともに多くして、ループフィルタ
の入力電位をほぼ電源電圧の１／２へと変え、位相同期
ループ回路の同期時間を短縮する。

【００４７】 請求項６の発明における位相比較器は、通
常動作の時は内部クロック信号がゲートに供給され、テ
スト時には外部クロック信号がゲートに供給される。

【００４８】

【実施例】実施例１. 以下、この発明の一実施例を図について説明する。図１
において、１は位相比較器、２はチャージポンプ回路、
３はループフィルタ、４は電圧制御発振回路、５はクロ
ックドライバである。６は外部から供給される外部クロ
ック信号、７はチップ内部より帰還される内部クロック
信号、ＵおよびＤはそれぞれ位相比較器１から出力され
るアップ信号およびダウン信号である。

【００４９】 また、９はチャージポンプ回路の出力、１
０は電圧制御発振回路４の発振信号、ＢはＰＭＯＳトラ
ンジスタ１２、ＮＭＯＳトランジスタ１３，インバータ
回路１４により構成されたバイアス電圧供給回路、１１
はバイアス電圧供給回路Ｂの選択／非選択を決める切り
替え信号、１５はバイアス電圧供給回路Ｂの出力で、チ
ャージポンプ回路の出力端子に接続される。なお、各ト
ランジスタ１２，１３のトランジスタサイズは目標とす
る周波数によって最適化させることができる。１６はチ
ャージポンプ回路２を動作／非動作とする制御信号であ
る。

【００５０】 図２は外部クロック信号６を入力する前後
の位相同期ループ回路装置の位相同期の様子を示すタイ
ミングチャートであり、図２において、（ａ）は外部ク
ロック信号、（ｂ）は内部クロック信号、（ｃ）は制御
電圧、（ｄ）はバイアス電圧供給回路の切り替え信号を
示している。

【００５１】 次に動作について説明する。この実施例の
位相同期ループ回路装置では、ループフィルタ３の出力
端にバイアス電圧供給回路Ｂが設けられており、外部ク
ロック信号６を入力する前に、図２（ｄ）のように切り
替え信号１１にローレベルの電圧が与えられると、各ト
ランジスタ１２，１３のオン抵抗で電源電圧が分圧され
た電圧が出力され、ループフィルタ３のキャパシタンス
に瞬時に充電される。これによって、図２（ｃ）のよう
に電圧制御発振回路４の入力端に加えられる制御電圧も
瞬時に上昇する。この制御電圧の値はこの位相同期ルー
プ回路装置の動作周波数あるいはテスト周波数に対応す
る制御電圧に近い値とする。逆にいえば、所望の電圧レ
ベルになるように、バイアス電圧供給回路Ｂ中のトラン
ジスタ１２，１３のサイズを決めておく。このような回
路構成であれば電源電圧の他に特別に電源を用意する必
要はない。

【００５２】 このような回路構成をとることにより、図
２（ａ）および（ｂ）に示すように電圧制御発振回路４
の発振周波数は短時間で動作周波数あるいはテスト周波
数での位相収束時に対応する周波数の近傍にまで立ち上
がる。この後で切り替え信号１１をハイレベルの電圧に
して位相同期ループ回路装置のループから切り離し、外
部クロック信号６を与えて従来の位相同期ループ回路装
置の動作を行なう。

【００５３】 また、上記回路においては、バイアス電圧
供給回路Ｂの出力を与えるときでも、依然としてチャー
ジポンプ回路２は動作を行なっている。これは上記した
ように、外部クロック信号６が入力されない時は位相比
較器１はダウン信号Ｄを出力し続けており、その信号を
受けるチャージポンプ回路２のＮＭＯＳトランジスタＳ
２がオン状態を続けているからである。

【００５４】 つまり、出力９の出力端子にバイアス電圧
を供給する場合、チャージポンプ回路２側のパスを通っ
て電流が流れ、効率的に制御電圧を上昇させることがで
きない可能性がある。そこでバイアス電圧を与える時
に、制御信号１６の入力により定電流源回路１９，１９
間のＰＭＯＳトランジスタＳ１，ＮＭＯＳトランジスタ
Ｓ２の両方をオフにして、チャージポンプ回路２を動作
させないようにして、無駄な電流パスをなくすようにす
る。

【００５５】 この結果、図２に示すように従来と比較し
て制御電圧Ｃの変化が速くなる。こうして制御電圧Ｃを
上昇させた後、制御信号１６をローレベルの電圧にし、
切り替え信号１１をハイレベルの電圧にして位相同期ル
ープ回路装置のループから切り離し、外部クロック信号
６を与えて従来の位相同期ループ回路装置の動作を行な
う。これによれば、さらに速い制御電圧の立上げを実現
できる。

【００５６】 実施例２． 図４はこの発明の他の実施例を示し、これが図１と異な
るところは、ループフィルタ３を構成する抵抗Ｒとキャ
パシタンスＣを接続するノード９ａにバイアス電圧を供
給し、なおかつチャージポンプ回路２を動作／非動作さ
せる制御信号１６を持つ点である。

【００５７】 この実施例によれば、まず、バイアス電圧
を、抵抗Ｒを介さず、直接キャパシタンスＣに充電する
ことによってノード９ａの電圧を高速に上昇させ、ひい
ては制御電圧をより高速に上昇させる。

【００５８】 さらにバイアス電圧を与える時にチャージ
ポンプ回路２を作動させないように、これを制御信号に
よって非動作とすることで、無駄な電流パスをなくすよ
うにする。このようにして制御電圧を効率的に上昇させ
た後、切り替え信号１１をハイレベルの電圧にして位相
同期ループ回路装置のループから切り離し、外部クロッ
ク信号６を与えて従来の位相同期ループ回路装置の動作
を行なう。これにより、制御電圧のさらに速やかな立ち
上げを実現できるとともに、同期時間の大幅な短縮を図
ることができる。

【００５９】 実施例３． 図５は請求項１の発明の一実施例を示し、ここでは位相
比較器１とチャージポンプ回路２との間にセレクタ回路
１７ａ，１７ｂを設けている。

【００６０】 位相比較器１から出力されるアップ信号Ｕ
およびダウン信号Ｄをそれぞれセレクタ回路１７ａ，１
７ｂの１つの入力とし、もう１つの入力は、それぞれ強
制的にアップ信号Ｕとダウン信号Ｄがチャージポンプ回
路２に入力されるように設定する。そして、セレクタ回
路１７ａ，１７ｂの出力をチャージポンプ回路２に入力
する。例えば図１４に示す構成のチャージポンプ回路２
であるとすれば、アップ信号Ｕがローレベルの時にルー
プフィルタ３に電荷の供給を行なって上記出力９の電圧
を上昇させるが、ハイレベルの時には非動作である。ま
たダウン信号Ｄがハイレベルの時にはループフィルタ３
から電荷の引き抜きを行なって上記出力９の電圧を減少
させるが、ローレベルの時には非動作である。この場合
では、アップ信号Ｕと共にセレクタ回路１７ａに入る信
号はローレベルの電圧である接地電位２０を、ダウン信
号Ｄと共にセレクタ回路１７ｂに入る信号はハイレベル
の電圧である電圧供給源３０の電圧を設定する。１８は
選択信号で、これが２つのセレクタ回路１７ａ，１７ｂ
に接続され、入力信号の選択を行なう。

【００６１】 図６は図５に示したセレクタ回路１７ａ，
１７ｂの詳細を示す回路図であり、これらはインバータ
７１，７２，アンドゲート７３〜７６およびオアゲート
７７，７８からなる。

【００６２】 次に動作について説明する。外部クロック
信号６を与える以前に、選択信号１８を強制的にアップ
信号Ｕとダウン信号Ｄを出力し続ける状態、つまりハイ
レベルの電圧に設定する。これによってセレクタ回路１
７ａの出力信号Ｕ２はローレベル電圧、出力信号Ｄ２は
ハイレベル電圧を示し、上記出力９の制御電圧は、チャ
ージポンプ回路２を構成するトランジスタのオン抵抗比
で決まる電圧に瞬時に上昇し、それに伴い電圧制御発振
回路４の発振周波数も目標となる周波数近傍にまで高く
なる。

【００６３】 制御電圧の値は、例えば図１４のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのオン抵抗が等し
ければ、電源電圧の１／２の電圧になる。適当な期間の
後に選択信号１８を通常動作の状態に切り替え、外部ク
ロック信号６を入力して位相同期ループ回路装置を動作
させる。このとき、すでに発振周波数が外部クロック周
波数近傍にまで到達しており、図１５中の＊印の期間の
動作を行なわないでよいので、位相同期を完了させるま
でに要する期間は大幅に短縮される。

【００６４】 実施例４． 図７は請求項２の発明の一実施例を示す位相比較器の回
路図であり、図において、５１，５２は２入力ＮＡＮＤ
ゲート、５３は２入力ＮＯＲゲート、５４〜５８はイン
バータ回路であり、２入力ＮＡＮＤゲート５１，５２，
２入力ＮＯＲゲート５３，インバータ回路５４を含むゲ
ート回路２７Ａが図１７に示す４入力ＮＡＮＤゲート２
７に相当している。また６１〜６３はキャパシタンス、
２０は接地電位である。なお、その他の部分は図１７と
同一であるため、その重複する説明を省略する

【００６５】 この実施例においては、従来例のゲート２
１より直接ゲート２８へ至る経路およびゲート２６より
直接ゲート２９へ至る経路にインバータ回路５５，５６
および５７，５８を挿入するとともに、このうちのイン
バータ回路５５，５７の出力側にキャパシタンス６１，
６２を接続し、この容量値を変更することで、ゲート２
１よりゲート２８へ至る経路およびゲート２６よりゲー
ト２９へ至る経路の遅延を所望の値に調整して、図１９
で説明したゲート２８およびゲート２９の出力電位がロ
ー状態へそれぞれ遷移する時間を設定している。

【００６６】 次に、従来例におけるゲート２１（または
ゲート２６）より４入力ＮＡＮＤゲート２７を経由して
ゲート２８（またはゲート２９）へ至る経路には、図１
８の４入力ＮＡＮＤゲート２７および遅延手段４０の代
わりに、２入力ＮＡＮＤゲート５１，５２，２入力ＮＯ
Ｒゲート５３，インバータ回路５４からなる複合ゲート
群のゲート回路２７Ａを接続し、このうちの２入力ＮＯ
Ｒゲート５３の出力側にキャパシタンス６３を接続し、
この容量値を変更することで、ゲート２１（またはゲー
ト２６）よりゲート回路２７Ａを経由してゲート２８
（またはゲート２９）へ至る経路の遅延を、ゲート２１
よりゲート２８へ至る経路およびゲート２６よりゲート
２９へ至る経路の遅延値とは別の値に調整して、図１９
で説明したゲート２８およびゲート２９の出力電位が再
びハイ状態へ遷移する時間を設定している。

【００６７】 従って、この発明によれば、出力されるア
ップ信号Ｕ，ダウン信号Ｄのうち、位相差を検出してい
る方のパルス幅を正確に入力信号間の位相差と等しくす
ることができ、また位相差を検出していない方のパルス
幅を極めて狭い幅に調整することができるので、位相比
較器１の不感域の発生を防止しつつ、次段のチャージポ
ンプ回路２の内部を貫通する電荷量を無視できる程度に
抑えることができる。

【００６８】 さらに、従来例で使用されていた４入力Ｎ
ＡＮＤゲート２７はＮＭＯＳが４個直列に接続されてい
るため、電源電圧の低下とともに遅延値が４つの入力で
大きく異なってくるという問題があったが、この実施例
では２入力ＮＡＮＤゲート５１，５２，２入力ＮＯＲゲ
ート５３，インバータ回路５４からなる複合ゲート群で
構成したことで、低電圧下でもゲート２１からの遅延と
ゲート２６からの遅延との差が異ならないようにできる
という効果も期待できる。

【００６９】 なお、図７では、キャパシタンス６１をイ
ンバータ回路５５の出力側に、キャパシタンス６２をイ
ンバータ回路５７の出力側に、キャパシタンス６３を２
入力ＮＯＲゲート５３の出力側に、それぞれ接続する場
合を示したが、キャパシタンス６１をインバータ回路５
６の出力側に、キャパシタンス６２をインバータ回路５
８の出力側に、キャパシタンス６３をインバータ回路５
４の出力側に接続してもよく、またキャパシタンス６３
を２等分して２入力ＮＡＮＤゲート５１，５２の出力側
にそれぞれ接続してもよい。

【００７０】 実施例５． また、図７の構成では、２入力ＮＡＮＤゲート２１，２
２の出力を２入力ＮＡＮＤゲート５１の入力側に接続
し、２入力ＮＡＮＤゲート２５，２６の出力を２入力Ｎ
ＡＮＤゲート５２の入力側に接続する場合を示したが、
２入力ＮＡＮＤゲート２２と２５の接続を入れ替えても
よい。この場合を図８で説明する。この実施例では上記
２入力ＮＡＮＤゲート５１，５２に対応するものが２入
力ＮＡＮＤゲート５９，６０であり、その他の部分は図
１０と同一である。

【００７１】 この実施例では、入力信号の変化を受け
て、アップ信号Ｕ，ダウン信号Ｄを再びハイ状態へと遷
移させる経路上には、２入力ＮＡＮＤゲート５９が必ず
入り、２入力ＮＡＮＤゲート６０は関係しない。従っ
て、この経路の遅延を調整するキャパシタンス６３は、
２入力ＮＯＲゲート５３の出力側，インバータ回路５４
の出力側だけでなく、２入力ＮＡＮＤゲート５９の出力
側に接続させてもよい。

【００７２】 また、２入力ＮＡＮＤゲート６０の遅延は
律則しないので、２入力ＮＡＮＤゲート６０を構成する
トランジスタサイズ、および２入力ＮＡＮＤゲート６０
の出力と接続している２入力ＮＯＲゲート５３のＮＭＯ
Ｓのサイズを小さくすることができる。

【００７３】 実施例６． なお、図７に示す実施例では回路の内部に遅延を調整す
るキャパシタンス６１，６２，６３を設けた場合を示し
たが、これらのキャパシタンス６１，６２，６３は、次
段の入力容量であってもよい。このような構成例を次に
説明する。

【００７４】 図９は請求項３の発明の一実施例の位相比
較器を示す回路図であり、図において、２０１〜２０８
はＰＭＯＳトランジスタ、２１１〜２１８はＮＭＯＳト
ランジスタ、３０は電圧供給源であり、これらはゲート
回路２８Ａ，２９Ａをそれぞれ構成し、図７に示した３
入力ＮＡＮＤゲート２８，２９に対応している。なお、
その他の部分は図７と同一であり、ここではその重複す
る説明を省略する。

【００７５】 図９の構成例では、ゲート回路２８Ａ，２
９Ａの回路内部にＰＭＯＳトランジスタ２０２，２０
６，ＮＭＯＳトランジスタ２１３，２１７を追加してい
る。このうちＰＭＯＳトランジスタ２０２のゲート容量
が図７のキャパシタンス６１に、ＰＭＯＳトランジスタ
２０６のゲート容量が図７のキャパシタンス６２に、Ｎ
ＭＯＳトランジスタ２１３および２１７のゲート容量が
図７のキャパシタンス６３に、それぞれ対応している。
この理由を次に説明する。

【００７６】 ゲート回路２８Ａ，２９Ａの回路内部で
は、インバータ回路５６，５８がハイ状態に変化するの
を受けて、ＰＭＯＳトランジスタ２０１，２０２，２０
５，２０６がオフ、ＮＭＯＳトランジスタ２１１，２１
５がオンする結果、アップ信号Ｕ，ダウン信号Ｄの電位
がロー状態へと遷移し、次にインバータ回路５４がロー
状態に変化するのを受けて、ＮＭＯＳトランジスタ２１
２，２１３，２１６，２１７がオフ、ＰＭＯＳトランジ
スタ２０３，２０７がオンする結果、アップ信号Ｕ，ダ
ウン信号Ｄの電位を再びハイ状態へと遷移する。

【００７７】 従って、アップ信号Ｕ，ダウン信号Ｄの電
位が遷移する速さは、ＮＭＯＳトランジスタ２１１，２
１５、およびＰＭＯＳトランジスタ２０３，２０７の充
放電する電流量に左右され、ＰＭＯＳトランジスタ２０
１，２０２，２０５，２０６，ＮＭＯＳトランジスタ２
１２，２１３，２１６，２１７が充放電する電流量には
ほとんど関係しない。

【００７８】 一方、インバータ回路５６がハイ状態に変
化する時の遅延はＰＭＯＳトランジスタ２０１，２０
２，ＮＭＯＳトランジスタ２１１のゲート容量を充放電
する時間に左右され、またインバータ回路５８がハイ状
態に変化する時の遅延はＰＭＯＳトランジスタ２０５，
２０６，ＮＭＯＳトランジスタ２１５のゲート容量を充
放電する時間に左右される。

【００７９】 そこで、図７に示したキャパシタンス６１
に相当するゲート容量を持ったＰＭＯＳトランジスタ２
０２，キャパシタンス６２に相当するゲート容量を持っ
たＰＭＯＳトランジスタ２０６を追加し、このトランジ
スタサイズを変更するようにしても、アップ信号Ｕ，ダ
ウン信号Ｄがロー状態へ遷移する速さは変えずに、ロー
状態へ遷移するタイミングのみを調整できる。

【００８０】 同様に、インバータ回路５４がハイ状態に
変化する時の遅延は、ＰＭＯＳトランジスタ２０３，２
０７，ＮＭＯＳトランジスタ２１２，２１３，２１６，
２１７のゲート容量を充放電する時間に左右されるの
で、図７に示したキャパシタンス６３の半分に相当する
ゲート容量を持ったＮＭＯＳトランジスタ２１３および
２１７を追加し、これらのトランジスタサイズを変更す
れば、アップ信号Ｕ，ダウン信号Ｄがハイ状態へ遷移す
る速さは変えずに、再びハイ状態へ遷移するタイミング
のみを調整することができる。

【００８１】 なお、図９の例では、ＰＭＯＳトランジス
タ２０１と２０２，ＰＭＯＳトランジスタ２０５と２０
６，ＮＭＯＳトランジスタ２１２と２１３，ＮＭＯＳト
ランジスタ２１６と２１７をそれぞれ別にして並列に接
続した場合を示したが、これらは、それぞれ１つのトラ
ンジスタで構成し、そのサイズを調整するようにしても
同様の効果が期待できる。

【００８２】 実施例７． 図１０は請求項４の発明の一実施例を示す位相比較器の
回路図であり、図において、４０は遅延手段、１８は選
択信号、１１７はセレクタ回路である。なお、その他の
部分は図１８と同一であるため、その重複する説明を省
略する。

【００８３】 図１０は、位相同期ループ回路装置の同期
時間の短縮を実現するために、図１２に示す回路の位相
比較器１として使用されるものであり、４入力ＮＡＮＤ
ゲート２７の出力には遅延手段４０が接続されており、
４入力ＮＡＮＤゲート２７の出力と、遅延手段４０を経
由した出力とを、セレクタ回路１１７で選択できるよう
になっている。テスト時においては選択信号１８の電位
を切り換えることによって、４入力ＮＡＮＤゲート２７
の出力信号が遅延手段４０を経由し、３入力ＮＡＮＤゲ
ート２８，２９に伝達される。

【００８４】 この図１０の回路の動作は、図１９にて説
明した動作と同様である。すなわち、遅延手段４０の挿
入によって、アップ信号Ｕ，ダウン信号Ｄがロー状態か
らハイ状態へ立ち上がるタイミングが遅れ、アップ信号
Ｕ，ダウン信号Ｄのパルス幅が広くなる。

【００８５】 そこで、この遅延手段４０の遅延値を充分
大きく取れば、非同期状態で検出されるべき位相差と比
べてパルス幅はどちらも格段に広くなるため、チャージ
ポンプ回路２に印加されたときに、チャージポンプ回路
２内部を貫通する期間が長くなり、ループフィルタ３の
入力電位を電源電圧の約１／２の電位に固定した状態と
なる結果、位相同期ループ回路の同期時間を短縮する。

【００８６】 ループフィルタ３のキャパシタンスＣに電
源電圧の１／２程度の電位が蓄積された後は、選択信号
１８を切り換え、遅延手段４０を経由しないようにすれ
ば、位相同期ループ回路が出力するクロックの動作を狂
わせることはない。

【００８７】 なお、この図１０の回路構成では、外部ク
ロック信号６と内部クロック信号７の周波数が異なる
と、両者の位相差は大きく離れる場合も生じ、この差が
出力パルスの幅に加わる結果、遅延手段４０の挿入時の
アップ信号Ｕとダウン信号Ｄのパルス幅は同じにはなら
ない。

【００８８】 この点を改良した例を図１１に示す。この
構成例では、入力端子３６に上記セレクタ回路１１７と
同様のセレクタ回路１１８を接続して、選択信号１８と
連動させ、通常動作の時は内部クロック信号７がゲート
２６に供給され、テスト時には外部クロック信号６がゲ
ート２６に供給されるようにしている。

【００８９】 これによれば、遅延手段４０の挿入時のゲ
ート２１と２６の入力位相差はほぼ０になるので、この
ときのアップ信号Ｕとダウン信号Ｄのパルス幅は同じ値
となって、外部クロック信号６と内部クロック信号７が
非同期であるにもかかわらず、ループフィルタの入力電
位を正確に電源電圧の１／２の電位に固定することがで
きる。

【００９０】

【発明の効果】以上のように、請求項１の発明によれ
ば、選択信号の入力により強制的にチャージポンプ回路
に入るアップ信号またはダウン信号を切り替える選択回
路を設けるように構成したので、セレクタ回路にて選択
したローレベルの電位またはハイレベルの電位によって
チャージポンプ回路の動作を強制的に制御することで、
速やかに電圧制御発振回路の発振周波数を外部クロック
周波数付近に到達させて、位相同期完了までの期間を大
幅に短縮させることができるものが得られる効果があ
る。

【００９１】 請求項２の発明によれば、位相差を検出し
出力されるパルス信号の電位変化において、一対の第１
の伝達経路上の一方に直列に挿入された第１および第２
のインバータ回路と、当該一対の第１の伝達経路上の他
方に直列に挿入された第３お よび第４のインバータ回路
と、上記第１および第２のインバータ回路のうちの一つ
の出力側に接続された第１のキャパシタと、上記第３お
よび第４のインバータ回路のうちの一つの出力側に接続
された第２のキャパシタと、上記一対の第１の伝達経路
がそれぞれ接続される第１および第２の入力を有し、パ
ルス信号の２番目の電位変化を入力信号の変化から伝え
ている第２の伝達経路上に設けられた４入力ゲート回路
と、第２の伝達経路上に接続された第３のキャパシタン
スとを設けて構成したので、位相不感域の発生を防止す
るとともに、次段のチャージポンプ回路内部を貫通する
電荷量を抑えることができるものが得られる効果があ
る。

【００９２】 請求項３の発明によれば、複数の２入力ゲ
ート論理ゲートと第５のインバータ回路とを含む複合ゲ
ートで４入力ゲート回路を構成したので、４入力ゲート
回路を容易に得ることができる。

【００９３】 請求項４の発明によれば、、第１および第
２のキャパシタンスは、一対の第１の伝達経路にそれぞ
れ接続され、パルス信号の上記最初の電位変化の際に導
通から非導通となるＭＯＳトランジスタのゲート電極容
量で形成され、第３のキャパシタンスは、第２の伝達経
路に接続され、上記パルス信号の２番目の電位変化の際
に導通から非導通となるＭＯＳトランジスタのゲート電
極容量で形成されるように構成したので、２つの出力端
子側に設けられたゲート回路を構成するトランジスタの
サイズを調整することで、アップ信号，ダウン信号がロ
ー状態やハイ状態へ遷移する速さを変えずに、その遷移
するタイミングを調整できるものが得られる効果があ
る。

【００９４】 請求項５の発明によれば、パルス信号の最
初の電位変化を入力信号の変化から伝える一対の第１の
伝達経路を介して接続された各一の３入力ゲート回路
と、上記パルス信号の２番目の電位変化を上記入力信号
の変化から伝える第２の伝達経路を介して接続された４
入力ゲート回路と、該４入力ゲート回路に対して直接お
よび複数のインバータ回路からなる遅延手段を介して接
続されて、選択信号の入力により、上記４入力ゲート回
路の出力または該出力を上記遅延手段を通した出 力を上
記各一の３入力ゲート回路へ選択的に入力するセレクタ
回路とを設けて構成したので、ループフィルタの入力電
位を電源電圧の１／２に固定することで、同期時間の短
縮化を図れるものが得られる効果がある。

【００９５】 請求項６の発明によれば、選択信号によっ
て、外部クロック信号または内部クロック信号を、２つ
の入力端子の一つへ選択的に入力させる別のセレクタ回
路を設けて構成したので、ループフィルタの入力電位を
電源電圧の１／２に固定することで、同期時間の短縮化
を図れるものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による位相同期ループ回路
装置を示すブロック図である。

【図２】図１のブロック各部の信号を示すタイミングチ
ャートである。

【図３】図１におけるチャージポンプ回路の詳細を示す
回路図である。

【図４】この発明の一実施例による位相同期ループ回路
装置を示すブロック図である。

【図５】請求項１の発明の一実施例による位相同期ルー
プ回路装置を示すブロック図である。

【図６】図５のセレクタ回路の詳細を示す回路図であ
る。

【図７】請求項２の発明の一実施例による位相比較器を
示す回路図である。

【図８】請求項２の発明の他の実施例による位相比較器
を示す回路図である。

【図９】請求項３の発明の一実施例による位相比較器を
示す回路図である。

【図１０】請求項４の発明の一実施例による位相比較器
を示す回路図である。

【図１１】請求項４の発明の他の実施例による位相比較
器を示す回路図である。

【図１２】従来の位相同期ループ回路装置を示すブロッ
ク図である。

【図１３】図１２における電圧制御発振回路のゲイン特
性を示すゲイン特性図である。

【図１４】図１２におけるチャージポンプ回路の詳細を
示す回路図である。

【図１５】位相同期中の発振周波数の時間変化を示す図
である。

【図１６】図１２のブロック各部の信号を示すタイミン
グチャートである。

【図１７】従来の位相比較器を示す回路図である。

【図１８】位相比較器の他の従来例を示す回路図であ
る。

【図１９】図１７の回路各部の信号を示すタイミングチ
ャートである。

【符号の説明】 １ 位相比較器 ２ チャージポンプ回路 ３ ループフィルタ ４ 電圧制御発振回路 ６ 外部クロック信号 ７ 内部クロック信号 Ｕ アップ信号 Ｄ ダウン信号 Ｒ 抵抗 Ｃ キャパシタンス Ｂ バイアス電圧供給回路 １６ 制御信号 １７ａ，１７ｂ，１１７ セレクタ回路 １８ 選択信号 ３５，３６ 入力端子 ３７，３８ 出力端子 ４０ 遅延手段 ５４〜５８，４１〜４４ インバータ回路 ２１〜２６，５１，５２，５９，６０ ２入力ＮＡＮＤ
ゲート ５３ ２入力ＮＯＲゲート ２８，２９ ３入力ＮＡＮＤゲート ２７ ４入力ＮＡＮＤゲート ６１〜６３ キャパシタンス ２０１〜２０８ ＰＭＯＳトランジスタ（トランジス
タ） ２１１〜２１８ ＮＭＯＳトランジスタ（トランジス
タ） ２７Ａ，２７Ｂ，２８Ａ，２９Ａ ゲート回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−260321（ＪＰ，Ａ) 特開 平６−334517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ループフィルタと、該ループフィルタの
   出力に応答して内部同期のための内部クロック信号を発
   生する電圧制御発振回路と、外部クロック信号と上記電
   圧制御発振回路からの内部クロック信号との位相差を比
   較検出する位相比較器と、該位相比較器による比較結果
   に対応する信号を出力させるか、あるいは上記位相差に
   依らず、強制的にループフィルタに電荷を供給するため
   のアップ信号およびループフィルタから電荷を引き抜く
   ためのダウン信号を同時に出力させるかを、選択信号に
   よって切り替えるセレクタ回路と、該セレクタ回路の出
   力結果に対応して上記ループフィルタへ電荷を供給しま
   たは該ループフィルタから電荷を引き抜くチャージポン
   プ回路とを備えた位相同期ループ回路装置。
2. 【請求項２】 外部クロック信号および内部クロック信
   号を入力するための２つの入力端子と、該入力端子間の
   位相差を検出して、ループフィルタへ電荷を供給しまた
   は該ループフィルタから電荷を引き抜くチャージポンプ
   回路を制御するパルス信号を出力する２つの出力端子と
   を備えた位相同期ループ回路装置の位相比較器におい
   て、上記パルス信号の最初の電位変化を入力信号の変化
   から伝えている一対の第１の伝達経路上の一方に直列に
   挿入された第１および第２のインバータ回路と、当該一
   対の第１の伝達経路上の他方に直列に挿入された第３お
   よび第４のインバータ回路と、上記第１および第２のイ
   ンバータ回路のうちの一つの出力側に接続された第１の
   キャパシタと、上記第３および第４のインバータ回路の
   うちの一つの出力側に接続された第２のキャパシタと、
   上記一対の第１の伝達経路がそれぞれ接続される第１お
   よび第２の入力を有し、上記パルス信号の２番目の電位
   変化を上記入力信号の変化から伝えている第２の伝達経
   路上に設けられた４入力ゲート回路と、上記第２の伝達
   経路上に接続された第３のキャパシタンスとを設けたこ
   とを特徴とする位相同期ループ回路装置の位相比較器。
3. 【請求項３】 上記４入力ゲート回路は、複数の２入力
   ゲート論理ゲートと第５のインバータ回路とを含む複合
   ゲートで構成され、上記第３のキャパシタンスは、上記
   複数の２入力ゲート論理ゲートと第５のインバータ回路
   とのいずれか 一つに接続されている、請求項２記載の位
   相同期ループ回路装置の位相比較器。
4. 【請求項４】 上記第１および第２のキャパシタンス
   は、上記一対の第１の伝達経路にそれぞれ接続され、上
   記パルス信号の上記最初の電位変化の際に導通から非導
   通となるＭＯＳトランジスタのゲート電極容量で形成さ
   れ、上記第３のキャパシタンスは、第２の伝達経路に接
   続され、上記パルス信号の上記２番目の電位変化の際に
   導通から非導通となるＭＯＳトランジスタのゲート電極
   容量に形成されていることを特徴とする請求項２または
   請求項３記載の位相同期ループ回路装置の位相比較器。
5. 【請求項５】 外部クロック信号および内部クロック信
   号を入力するための２つの入力端子と、該入力端子間の
   位相差を検出して、ループフィルタへ電荷を供給しまた
   は該ループフィルタから電荷を引き抜くチャージポンプ
   回路を制御するパルス信号を出力する２つの出力端子と
   を備えた位相同期ループ回路装置の位相比較器におい
   て、上記パルス信号の最初の電位変化を入力信号の変化
   から伝える一対の第１の伝達経路を介して接続された各
   一の３入力ゲート回路と、上記パルス信号の２番目の電
   位変化を上記入力信号の変化から伝える第２の伝達経路
   を介して接続された４入力ゲート回路と、該４入力ゲー
   ト回路に対して直接および複数のインバータ回路からな
   る遅延手段を介して接続されて、選択信号の入力によ
   り、上記４入力ゲート回路の出力または該出力を上記遅
   延手段を通した出力を上記各一の３入力ゲート回路へ選
   択的に入力するセレクタ回路とを設けたことを特徴とす
   る位相同期ループ回路装置の位相比較器。
6. 【請求項６】 上記選択信号によって、上記外部クロッ
   ク信号または上記内部クロック信号を、上記２つの入力
   端子の一つへ選択的に入力させる別のセレクタ回路を設
   けたことを特徴とする請求項５記載の位相同期ループ回
   路装置の位相比較器。