JP2001203570A

JP2001203570A - Ｐｌｌ回路及び半導体集積回路

Info

Publication number: JP2001203570A
Application number: JP2000017775A
Authority: JP
Inventors: Jiro Sakaguchi; 坂口治朗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-01-21
Filing date: 2000-01-21
Publication date: 2001-07-27

Abstract

(57)【要約】【課題】ＰＬＬ回路の動作の安定化を図ることにあ
る。【解決手段】チャージポンプ電流を入力信号の周波数
に応じて制御するための制御手段（１４）と、チャージ
ポンプ（１５）の動作に同期して電圧電流変換器の出力
電流を制御することにより電流制御発振器（１８）の出
力信号に所定の周波数偏差を与えるためのスイッチ回路
とを設け、上記チャージポンプ電流を上記入力信号の周
波数に応じて制御することで、入力信号の周波数にかか
わらずにＰＬＬ回路の動作の安定化を図る。チャージポ
ンプの動作に同期して電圧電流変換器の出力電流が制御
されることにより、電流制御発振器の出力信号に所定の
周波数偏差を与え、ループフィルタ抵抗を省略すること
でバンド幅ωｎが固定値となるのを回避する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop；位相同期ループ）回路の改良技術に係り、
半導体集積回路に適用して有効な技術に関する。

【０００２】

【従来の技術】ＰＬＬ回路の基本的な回路は、古くから
良く知られており、例えば１９８５年に、株式会社産業
報知センターから発行された「ＰＬＬ−ＩＣの使い方
（第９頁〜）」にも記載されているように、入力信号と
電圧制御発振器の出力信号との位相比較を行い、上記電
圧制御発振器の出力信号の周波数が、入力信号の周波数
及び位相に一致するようにフィードバック制御すること
により、入力信号に同期したクロック信号を得ることが
できる。

【０００３】マイクロコンピュータなどの半導体集積回
路においては、高速クロック信号のスキュー（位相ず
れ）の低減やクロック周波数の逓倍などを目的として、
ＰＬＬ回路が内蔵されている。そのようなＰＬＬ回路の
設計において、回路を安定動作させるために、ダンピン
グファクタｄやループバンド幅ωｎが重要となる。例え
ば、「ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−
ＳＴＡＴＥＣＩＲＣＵＩＴＳ．ＶＯＬ３１，ＮＯ．１
１，ＮＯＶＥＭＢＥＲ１９９６ｐｐ１７２７」に記
載されているように、ＰＬＬ回路のダンピングファクタ
ｄと、ループバンド幅ωｎは、それぞれ数１、数２によ
って示される。

【０００４】

【数１】ｄ＝（Ｒｆ／２）・ＳＱＲＴ（Ｉｃｐ・Ｋｖ・
Ｃｆ／Ｎ）

【０００５】

【数２】ωｎ＝（２・ｄ）／（Ｒｆ・Ｃｆ）

【０００６】ここで、ＳＱＲＴは平方根を意味する。ま
た、Ｒｆはループフィルタ抵抗、Ｃｆはループフィルタ
容量、Ｋｖは電圧制御発信回路（ＶＣＯ利得）、Ｉｃｐ
はチャージポンプ電流、Ｎは分周比である。

【０００７】

【発明が解決しようとする課題】ＰＬＬ回路を安定動作
させるには、ダンピングファクタｄ＝０．５〜１の範囲
で使用する必要があるが、ループフィルタ抵抗Ｒｆ、及
びループフィルタ容量Ｃｆを固定すると、分周比Ｎの増
大に伴ってダンピングファクタｄが小さくなって回路動
作が不安定になる。それを回避するには、Ｉｃｐ／Ｎ＝
一定となるよう、分周比Ｎに応じてチャージポンプ電流
Ｉｃｐを可変にすることが考えられる。

【０００８】しかしながら、ダンピングファクタｄを一
定にした場合、数２から明らかなように、ループバンド
幅ωｎが固定値となるために、ＰＬＬ回路の安定動作の
条件であるループバンド幅ωｎと参照入力クロック周波
数ωｒｅｆとの関係式（ωｎ／ωｒｅｆ）から、入力ク
ロック周波数ωｒｅｆに下限が生じ、結果的に分周比Ｎ
（＜ωｖｃｏ／ωｎ）の許容範囲が制限されてしまう。

【０００９】本発明の目的は、入力周波数や分周比にか
かわらずＰＬＬ回路を安定動作させるための技術を提供
することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、ループフィルタ容量と、上記ル
ープフィルタ容量の充放電に基づく電圧レベルに応じた
電流を発生させるための電圧電流変換器と、上記電圧電
流変換器に基づいて発振周波数が決定される電流制御発
振器と、入力信号と上記電流制御発振器からフィードバ
ックされた信号との位相比較を行う位相比較器と、上記
ループフィルタ容量の充電及び放電のためのチャージポ
ンプ電流を形成するチャージポンプと、上記チャージポ
ンプ電流を上記入力信号の周波数に応じて制御するため
の制御手段と、上記チャージポンプの動作に同期して上
記電圧電流変換器の出力電流を制御することにより上記
電流制御発振器の出力信号に所定の周波数偏差を与える
ためのスイッチ回路とを含んでＰＬＬ回路を構成する。

【００１３】上記の手段によれば、上記制御手段は、上
記チャージポンプ電流を上記入力信号の周波数に応じて
制御し、このことが、入力信号の周波数にかかわらずに
ＰＬＬ回路の動作の安定化を達成する。また、上記スイ
ッチ回路は、上記チャージポンプの動作に同期して上記
電圧電流変換器の出力電流を制御することにより上記電
流制御発振器の出力信号に所定の周波数偏差を与える。
それにより、上記電流制御発振器の出力信号に所定の周
波数偏差を与えるためにループフィルタ容量に直列接続
されていたループフィルタ抵抗を省略することができ
る。ループフィルタ抵抗が省略されることで、ループバ
ンド幅ωｎが固定値となるのが回避され、ループバンド
幅ωｎを十分に小さな値とすることができるので、入力
周波数の広い範囲にわたりωｎ＜ωｒｅｆを満足させる
ことができ、分周比の広い範囲において回路の安定動作
を達成する。

【００１４】さらに具体的な態様では、ループフィルタ
容量と、上記ループフィルタ容量の充放電に基づく電圧
レベルに応じた電流を発生させるための電圧電流変換器
と、上記電圧電流変換器に基づいて発振周波数が決定さ
れる電流制御発振器と、入力信号と上記電流制御発振器
からフィードバックされた信号との位相比較を行う位相
比較器と、上記ループフィルタ容量に充電するための第
１定電流源と、上記ループフィルタ容量から放電するた
めの第２定電流源と、上記位相比較器の位相比較結果に
応じて上記第１定電流源から上記ループフィルタ容量に
至る充電経路を形成するための第１スイッチ回路と、上
記位相比較器の位相比較結果に応じて上記ループフィル
タ容量から上記第２定電流源に至る放電経路を形成する
ための第２スイッチ回路と、上記第１定電流源及び上記
第２定電流源の双方の定電流値を上記入力信号の周波数
に比例するように制御する制御手段と、上記第１スイッ
チ回路及び上記第２スイッチ回路の動作に同期して上記
電圧電流変換器の出力電流を制御することにより上記電
流制御発振器の出力信号に所定の周波数偏差を与えるた
めの第３スイッチ回路とを含んでＰＬＬ回路を構成す
る。

【００１５】上記の手段によれば、制御手段は、上記チ
ャージポンプ電流を上記入力信号の周波数に応じて制御
し、このことが、入力信号の周波数にかかわらずにＰＬ
Ｌ回路の動作の安定化を達成する。また、上記第３スイ
ッチ回路は、上記チャージポンプの動作に同期して上記
電圧電流変換器の出力電流を制御することにより上記電
流制御発振器の出力信号に所定の周波数偏差を与える。
それにより、上記電流制御発振器の出力信号に所定の周
波数偏差を与えるためにループフィルタ容量に直列接続
されていたループフィルタ抵抗を省略することができ
る。ループフィルタ抵抗が省略されることで、ループバ
ンド幅ωｎが固定値となるのが回避され、ループバンド
幅ωｎを十分に小さな値とすることができるので、入力
周波数の広い範囲にわたりωｎ＜ωｒｅｆを満足させる
ことができ、分周比の広い範囲において回路の安定動作
を達成する。

【００１６】このとき、上記電圧電流変換器は、上記電
圧電流変換器の出力電流の一部を形成するための複数の
電流源を備えて成り、上記複数の電流源が上記第３スイ
ッチ回路によって選択的に回路動作に関与されるように
構成することができる。

【００１７】そして、上記ＰＬＬ回路と、上記ＰＬＬ回
路から出力されたクロック信号に同期動作される回路ブ
ロックとを含んで半導体集積回路を構成することができ
る。

【００１８】

【発明の実施の形態】図１４には本発明にかかる半導体
集積回路の一例が示される。

【００１９】図１４に示される半導体集積回路２１は、
特に制限されないが、公知のＬＳＩ製造技術により、単
結晶シリコン基板などの一つの半導体基板に形成され
る。

【００２０】半導体集積回路２１のチップは、略矩形状
に形成され、その縁辺部には、外部とのデータのやり取
りや、外部からの電源供給を可能とする複数のＩ／Ｏ
（インプット・アウトプット）部２２が配列され、その
Ｉ／Ｏ部２２に包囲されるよに内部回路が配置される。
内部回路は、外部から入力されたクロック信号（参照ク
ロック信号）Ｆｉｎを同期化するためのＰＬＬ（フェー
ズ・ロックド・ループ）回路２４や、このＰＬＬ回路２
４により同期化されたクロック信号に同期動作する複数
の回路ブロック２３が配置されて成る。複数の回路ブロ
ック２３には、ランダム・アクセス・メモリやレジスタ
が含まれる。

【００２１】図１５に示されるように、上記ＰＬＬ回路
２４から複数の回路ブロック２３へクロック信号が伝達
されるようになっており、このクロック伝達を可能とす
るためのクロック伝達経路が形成されている。特に制限
されないが、上記クロック伝達経路は、ツリー状に形成
されたクロック伝達経路（幹線）になっており、ＰＬＬ
回路２４から複数の回路ブロック２３のそれぞれのクロ
ック入力端子までのクロック遅延量は、複数の回路ブロ
ック間でほぼ等しくされる。ＰＬＬ回路２４から出力さ
れるクロック信号は、クロックバッファツリー１０を介
してフリップフロップ２０など、このＰＬＬ回路２４が
適用される半導体集積回路の各回路ブロックに伝達され
る。

【００２２】図１には上記ＰＬＬ回路２４の構成例が示
される。

【００２３】第１分周器（÷Ｍ）１１が設けられ、この
第１分周器１１は、入力信号Ｆｉｎを１／Ｍに分周す
る。分周器１１の出力信号はＦｒｅｆで示される。第２
分周器（÷Ｎ）１２が設けられ、この第２分周器１２
は、後述する電流制御発振器１８の出力信号を１／Ｎに
分周する。位相比較器（ＰＦＣ）１３が設けられ、この
位相比較器１３は、位相比較器１３への入力信号Ｆｒｅ
ｆと上記第２分周器１２の出力信号との位相を比較す
る。この位相比較結果は、後段のチャージポンプ１５に
入力される。チャージポンプ１５の出力端子と低電位側
電源Ｖｓｓとにループフィルタ容量Ｃｆが結合されてお
り、チャージポンプ１５は、上記位相比較結果１３の出
力信号に応じて上記ループフィルタ容量Ｃｆの充放電を
行う。この充放電によって上記ループフィルタ容量Ｃｆ
の端子に得られた電圧Ｖｃｐは電圧電流変換器（ＶＩ
Ｃ）１６に伝達される。この電圧電流変換器１６は、入
力された電圧Ｖｃｐに応じた電流を発生する。また、こ
の電圧電流変換器１６は、後に詳述するように上記位相
比較器１３の出力信号に基づいて出力電流量を変化させ
る機能を有する。電圧電流変換器１６は３系統の出力端
子Ｉｕｐ、Ｉｃｔｒｌ、Ｉｄｗｎを有し、この３系統の
出力端子Ｉｕｐ、Ｉｃｔｒｌ、Ｉｄｗｎからの出力電流
が、後段に配置された加算器１７によって加算されるよ
うになっている。この加算器１７の出力電流は後段の電
流制御発振器（ＩＣＯＳＣ）１８に入力される。この電
流制御発振器１８では、入力電流に応じた周波数の信号
Ｆｖｃｏを出力する。この出力信号Ｆｖｃｏは、クロッ
クバッファツリー１０の一部を介して上記第２分周器１
２に伝達されることでフィードバックされる。

【００２４】また、位相比較器１３への入力信号Ｆｒｅ
ｆの周波数に応じてチャージポンプ１５におけるチャー
ジポンプ電流Ｉｃｐの電流量を制御するためのバイアス
電流源（ＢｉａｓＧｅｎ）１４が設けられている。具
体的には、位相比較器１３への入力信号Ｆｒｅｆの周波
数に比例するようにチャージポンプ電流Ｉｃｐを制御す
る。すなわち、位相比較器１３への入力信号Ｆｒｅｆの
周波数が高くなるとチャージポンプ電流Ｉｃｐを増加さ
せるようにチャージポンプ１５の内部回路を制御する。
ここで、このバイアス電流源１４が、本発明における制
御手段の一例とされる。

【００２５】尚、上記電圧電流変換器１６、加算器１
７、及び電流制御発振器１８を含んで電圧制御発振器
（ＶＣＯ）１９が形成される。

【００２６】次に、各部の詳細な構成例について説明す
る。

【００２７】図２には上記位相比較器１３の構成例が示
される。

【００２８】図２に示されるように位相比較器１３は、
フリップフロップ回路１３１，１３２とアンドゲート１
３３とが結合されて成る。フリップフロップ回路１３
１，１３２は、データ入力端子Ｄ、クロック入力端子Ｃ
Ｋ、非反転出力端子Ｑ、反転出力端子ＱＮ、及びリセッ
ト端子Ｒを有する。フリップフロップ回路１３１におい
て、データ入力端子Ｄは高電位側電源Ｖｃｃに結合さ
れ、クロック入力端子ＣＫには位相比較器１３への入力
信号Ｆｒｅｆが入力され、非反転出力端子Ｄからはアッ
プ信号ｕｐが出力され、反転出力端子ＱＮからはそれの
反転信号ｕｐ＊（＊はローアクティブ又は信号反転を意
味する）が出力される。フリップフロップ回路１３２に
おいて、データ入力端子Ｄは高電位側電源Ｖｃｃに結合
され、クロック入力端子ＣＫには第２分周器１２の出力
信号Ｆｂが入力され、非反転出力端子Ｄからはダウン信
号ｄｗｎが出力され、反転出力端子ＱＮからはそれの反
転信号ｄｗｎ＊が出力される。また、アンドゲート１３
３において、上記アップ信号ｕｐとダウン信号ｄｗｎと
のアンド論理が得られ、そのアンド論理出力がフリップ
フロップ回路１３１，１３２のリセット端子に伝達され
ることにより、フリップフロップ回路１３１，１３２が
リセットされるようになっている。

【００２９】図３には上記チャージポンプ１５の構成例
が示される。

【００３０】チャージポンプ１５は、ｐチャンネル型Ｍ
ＯＳトランジスタ１５１〜１５４とｎチャンネル型ＭＯ
Ｓトランジスタ１５５〜１５８とが結合されて成る。ｐ
チャンネル型ＭＯＳトランジスタ１５１とｎチャンネル
型ＭＯＳトランジスタ１５８とが直列接続され、ｐチャ
ンネル型ＭＯＳトランジスタ１５２とｎチャンネル型Ｍ
ＯＳトランジスタ１５７とが直列接続される。また、ｐ
チャンネル型ＭＯＳトランジスタ１５３，１５４と、ｎ
チャンネル型ＭＯＳトランジスタ１５５，１５６とが直
列接続される。ｎチャンネル型ＭＯＳトランジスタ１５
８のゲート電極にはバイアス電流源１４の出力信号ＶＧ
Ｎが伝達される。ｐチャンネル型ＭＯＳトランジスタ１
５２，１５３は、ｐチャンネル型ＭＯＳトランジスタ１
５１にカレントミラー接続されており、バイアス電流源
１４からの出力信号ＶＧＮに応じたチャージポンプ電流
Ｉｃｐがｐチャンネル型ＭＯＳトランジスタ１５３に流
れるようになっている。また、ｎチャンネル型ＭＯＳト
ランジスタ１５６は、ｎチャンネル型ＭＯＳトランジス
タ１５７にカレントミラー接続されることにより、上記
バイアス電流源１４からの出力信号ＶＧＮに応じたチャ
ージポンプ電流Ｉｃｐがｎチャンネル型ＭＯＳトランジ
スタ１５６にも流れるようになっている。ｐチャンネル
型ＭＯＳトランジスタ１５４のゲート電極には、上記位
相比較器１３からのアップ信号ｕｐ＊が伝達され、ｎチ
ャンネル型ＭＯＳトランジスタ１５５のゲート電極には
上記位相比較器１３からのダウン信号ｄｗｎが伝達され
るようになっている。ｐチャンネル型ＭＯＳトランジス
タ１５４とｎチャンネル型ＭＯＳトランジスタ１５５と
の直列接続箇所から、このチャージポンプ１５の出力端
子ＣＰｏｕｔが引き出される。上記位相比較器１３から
のアップ信号ｕｐ＊がローレベルのとき、ｐチャンネル
型ＭＯＳトランジスタ１５４がオンされ、ｐチャンネル
型ＭＯＳトランジスタ１５３から出力端子ＣＰｏｕｔに
向かってチャージポンプ電流Ｉｃｐが流れる。この電流
によってループフィルタ容量Ｃｆが充電される。また、
上記位相比較器１３からのダウン信号ｄｗｎがハイレベ
ルのとき、ｎチャンネル型ＭＯＳトランジスタ１５５が
オンされ、出力端子ＣＰｏｕｔからｎチャンネル型ＭＯ
Ｓトランジスタ１５６を介して低電位側電源Ｖｓｓに向
かってチャージポンプ電流Ｉｃｐが流れる。この電流に
よってループフィルタ容量Ｃｆが放電される。ループフ
ィルタ容量Ｃｆの充放電するためのチャージポンプ電流
Ｉｃｐの値は、バイアス電流源１４からの出力信号ＶＧ
Ｎによって制御される。すなわち、バイアス電流源１４
からの出力信号ＶＧＮのレベルが高くなるほど、チャー
ジポンプ電流Ｉｃｐも多くなる。

【００３１】ここで、上記ｐチャンネル型ＭＯＳトラン
ジスタ１５３が本発明における第１定電流源の一例であ
り、上記ｎチャンネル型ＭＯＳトランジスタ１５６が本
発明における第２定電流源の一例である。また、上記ｐ
チャンネル型ＭＯＳトランジスタ１５４が本発明におけ
る第１スイッチ回路の一例であり、上記ｎチャンネル型
ＭＯＳトランジスタ１５５が本発明における第２スイッ
チ回路の一例である。

【００３２】図４には上記バイアス電流源１４の構成例
が示される。

【００３３】ｐチャンネル型ＭＯＳトランジスタ１４１
とｎチャンネル型ＭＯＳトランジスタ１４４とが直列接
続される。ｐチャンネル型ＭＯＳトランジスタ１４１と
ｎチャンネル型ＭＯＳトランジスタ１４４に流れる電流
の差分によって容量ＣＢが充放電される。この充電によ
って容量ＣＢの端子に生ずる電圧ｖａが後段のコンパレ
ータ１４６において基準電圧Ｖｒｅｆと比較される。こ
の比較結果は後段のフリップフロップ回路１４７に伝達
される。フリップフロップ回路１４７はデータ入力端子
Ｄとクロック入力端子ＣＫと非反転出力端子Ｑとを有す
る。このフリップフロップ回路１４７において、入力端
子Ｄには上記コンパレータ１４６の出力信号が伝達さ
れ、クロック入力端子ＣＫには位相比較器１３への入力
信号Ｆｒｅｆが入力され、非反転出力端子Ｑからの出力
電圧ｖｂは後段のノアゲート１４９やナンドゲート１５
０に伝達される。フリップフロップ回路１４８はデータ
入力端子Ｄとクロック入力端子ＣＫと非反転出力端子Ｑ
とを有し、上記位相比較器１３への入力信号Ｆｒｅｆを
１／２分周するための分周器として機能する。フリップ
フロップ回路１４８の非反転出力端子Ｑからの出力信号
は、ｎチャンネル型ＭＯＳトランジスタ１４４のゲート
電極や、ナンドゲート１５０に伝達される。また、フリ
ップフロップ回路１４８の非反転出力端子Ｑからの出力
信号は論理反転されてからデータ入力端子Ｄやノアゲー
ト１４９に伝達される。ノアゲート１４９は、フリップ
フロップ回路１４７の出力信号と、フリップフロップ回
路１４８から出力された信号の反転信号と、第１分周器
１１から出力された信号Ｆｒｅｆとのノア論理を得る。
このノア論理は後段のｐチャンネル型ＭＯＳトランジス
タ１５１のゲート電極に伝達される。このｐチャンネル
型ＭＯＳトランジスタ１５１にはｐチャンネル型ＭＯＳ
トランジスタ１５２が並列接続される。ｐチャンネル型
ＭＯＳトランジスタ１５１，１５２のソース電極は高電
位側電源Ｖｃｃに結合される。また、ｐチャンネル型Ｍ
ＯＳトランジスタ１５１，１５２のドレイン電極は、定
電流源１５３を介して低電位側電源Ｖｓｓに結合され
る。ｐチャンネル型ＭＯＳトランジスタ１５２にｐチャ
ンネル型ＭＯＳトランジスタ１５７がカレントミラー接
続され、このｐチャンネル型ＭＯＳトランジスタ１５７
に流れる電流ｉｕによって容量１５９の充電が行われ
る。また、ナンドゲート１５０は、第１分周器１１から
出力された信号Ｆｒｅｆの反転信号とフリップフロップ
回路１４８の出力信号とフリップフロップ回路１４７の
出力信号とのナンド論理を得る。このナンド論理は後段
のｎチャンネル型ＭＯＳトランジスタ１５５のゲート電
極に伝達される。ｎチャンネル型ＭＯＳトランジスタ１
５５にはｎチャンネル型ＭＯＳトランジスタ１５６が並
列接続される。ｎチャンネル型ＭＯＳトランジスタ１５
５，１５６のドレイン電極は定電流源１５４を介して高
電位側電源Ｖｃｃに結合される。ｎチャンネル型ＭＯＳ
トランジスタ１５５，１５６のソース電極は低電位側電
源Ｖｓｓに結合される。ｎチャンネル型ＭＯＳトランジ
スタ１５６にはｎチャンネル型ＭＯＳトランジスタ１５
８がカレントミラー接続され、このｎチャンネル型ＭＯ
Ｓトランジスタ１５８に流れる電流ｉｄによって上記容
量１５９の放電が行われる。この容量１５９の端子電圧
のレベルに応じてｎチャンネル型ＭＯＳトランジスタ１
６０のドレイン・ソース間のオン抵抗が制御されること
により、このｎチャンネル型ＭＯＳトランジスタ１６０
のドレイン電流が調整される。ｎチャンネル型ＭＯＳト
ランジスタ１６０にはｐチャンネル型ＭＯＳトランジス
タ１４２が直列接続される。そしてこのｐチャンネル型
ＭＯＳトランジスタ１４２にｐチャンネル型ＭＯＳトラ
ンジスタ１４１，１４３がカレントミラー接続されてお
り、このｐチャンネル型ＭＯＳトランジスタ１４１，１
４３には、それぞれカレントミラー比に応じた電流ｉ
ｂ，ｉＢが流れる。ｐチャンネル型ＭＯＳトランジスタ
１４３にはｎチャンネル型ＭＯＳトランジスタ１６１が
直列接続され、このｎチャンネル型ＭＯＳトランジスタ
１６１のドレイン電極からバイアス電流源１４の出力電
圧ＶＧＮが得られる。

【００３４】図５にはバイアス電流源１４の動作タイミ
ングが示される。

【００３５】第１分周器１１からの出力信号Ｆｒｅｆが
フリップフロップ回路１４８で１／２分周されることに
より、バイアス制御の基準クロックが得られる。コンパ
レータ１４６において容量ＣＢの端子電圧ｖａと基準電
圧Ｖｒｅｆとの比較が行われ、この比較において容量Ｃ
Ｂの端子電圧ｖａが基準電圧Ｖｒｅｆを越えた場合にコ
ンパレータ１４６の出力電圧ｃｍｐ＿ｏｕｔがハイレベ
ルになり、フリップフロップ回路１４７の出力信号ｖｂ
がハイレベルにされる。この出力信号ｖｂのハイレベル
は、ダウン（ｄｏｗｎ）を意味する。このとき、ナンド
ゲート１５０の出力に基づいてｎチャンネル型ＭＯＳト
ランジスタ１５８に流れる電流ｉｄによって容量１５９
が放電される。また、容量ＣＢの端子電圧ｖａと基準電
圧Ｖｒｅｆとの比較において、容量ＣＢの端子電圧ｖａ
が基準電圧Ｖｒｅｆを越えない場合には、フリップフロ
ップ回路１４７の出力信号ｖｂがローレベルである。こ
れはアップ（ｕｐ）を意味する。そしてその場合には、
ノアゲート１４９の出力に基づいてｐチャンネル型ＭＯ
Ｓトランジスタ１５７に流れる電流ｉｕによって容量１
５９が充電される。このように容量１５９の充放電が行
われることで当該容量１５９の端子電圧が決定され、そ
れに基づいてｐチャンネル型ＭＯＳトランジスタ１４３
に電流ｉｂが流れることにより、チャージポンプ電流を
制御するための出力電圧ＶＧＮのレベルが決定される。
第１分周器１１からの出力信号Ｆｒｅｆの周波数が高く
なると、ｐチャンネル型ＭＯＳトランジスタ１４３に流
れる電流ｉｂが多くなり、出力電圧ＶＧＮのレベルが高
くなる。また、第１分周器１１からの出力信号Ｆｒｅｆ
の周波数が低くなると、ｐチャンネル型ＭＯＳトランジ
スタ１４３に流れる電流ｉｂが少なくなり、出力電圧Ｖ
ＧＮのレベルが低くなる。

【００３６】図６には電圧電流変換器１６の構成例が示
される。

【００３７】ｐチャンネル型ＭＯＳトランジスタＭ１と
ｎチャンネル型ＭＯＳトランジスタＭ２と、抵抗Ｒａと
が直列接続される。ｐチャンネル型ＭＯＳトランジスタ
Ｍ１のソース電極は高電位側電源ＶＣＣに結合され、抵
抗Ｒａの一端は低電位側電源Ｖｓｓに結合される。上記
ｐチャンネル型ＭＯＳトランジスタＭ１にｐチャンネル
型ＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃがミラー結合さ
れる。ｐチャンネル型ＭＯＳトランジスタＭａにスイッ
チｓｗ１が直列接続される。このスイッチＳＷ１はｐチ
ャンネル型ＭＯＳトランジスタによって形成され、その
ゲート電極には位相比較器１２からのダウン信号ｄｗｎ
が入力される。また、ｐチャンネル型ＭＯＳトランジス
タＭｃにスイッチｓｗ２が直列接続される。このスイッ
チＳＷ２はｐチャンネル型ＭＯＳトランジスタによって
形成され、そのゲート電極には位相比較器１２からのア
ップ信号ｕｐが入力される。そして、スイッチｓｗ１，
ｓｗ２を形成するｐチャンネル型ＭＯＳトランジスタの
ドレイン電極と、ｐチャンネル型ＭＯＳトランジスタＭ
ｂのドレイン電極は、加算器１７を介して低電位側電源
Ｖｓｓに結合される。この加算器１７はｐチャンネル型
ＭＯＳトランジスタによって形成され、このｐチャンネ
ル型ＭＯＳトランジスタに流れる電流ＩＣＯがカレント
ミラーにより、上記電流制御発振器１８に伝達される。

【００３８】ここで、ｐチャンネル型ＭＯＳトランジス
タＭｂのサイズを１とし、ｐチャンネル型ＭＯＳトラン
ジスタＭａ，Ｍｃのミラー比をαとする。

【００３９】図７には図６におけるスイッチｓｗ１，ｓ
ｗ２のオン／オフ状態と出力電流との関係が示される。

【００４０】スイッチｓｗ１，ｓｗ２が共にオンされて
いる状態がアップ（ｕｐ）状態、スイッチｓｗ１がオフ
（ｏｆｆ）され、スイッチｓｗ２がオンされている状態
は、フォールド（ＨＯＬＤ）状態、スイッチｓｗ１，ｓ
ｗ２共にオフされている状態がダウン（ＤＯＷＮ）状態
とされる。電流ＩＣＯは、アップ（ｕｐ）状態では
「（１＋２α）ｉ」とされ、フォールド（ＨＯＬＤ）状
態では「（１＋α）ｉ」とされ、ダウン（ＤＯＷＮ）状
態では「ｉ」とされる。

【００４１】ホールド（ＨＯＬＤ）状態を基準にする
と、アップ信号ｕｐがアサートされたアップ時には（α
ｉ）の電流増加を生じ、ダウン信号ｄｗｎがアサートさ
れたダウン時にはそれとは逆に（αｉ）の電流減少を生
ずる。これにより電流制御発振器１８では、上記アップ
時には（αｉ）の電流増加により、それに応じた周波数
上昇分（Δｆ）を生じ、上記ダウン時には（αｉ）の電
流減少により、それに応じた周波数低下分（Δｆ）を生
ずる。このような関係から、電圧電流変換器１６、加算
器１７、及び電流制御発振器１８を含んで成る電圧制御
発振器１９の特性は、図８に示されるように、アップ
（ＵＰ）、ホールド（ＨＯＬＤ）、ダウン（ＤＯＷＮ）
で傾きが異なる。

【００４２】ここで、上記スイッチｓｗ１，ｓｗ２が本
発明における第３スイッチ回路の一例である。

【００４３】図９には電流制御発振器１８の構成例が示
される。

【００４４】図９に示されるようにこの電流制御発振器
１８は、ディレイ回路を形成するために互いに直列接続
された５個のディレイ素子１８１〜１８５と、ディレイ
素子１８５の出力信号の波形整形を行うための波形整形
回路１８６とを含んで成る。ディレイ素子１８５の出力
信号は上記波形整形回路１８６に伝達されるとともに、
ディレイ素子１８１にフィードバックされる。また、デ
ィレイ素子１８１〜１８５に流れる電流が加算器１７か
らの出力信号Ｖｂｎによって制御されるようになってい
る。ディレイ素子１８１〜１８５に流れる電流が多くな
ると発振周波数が高くなり、ディレイ素子１８１〜１８
５に流れる電流が少なくなると発振周波数が低くなる。

【００４５】図１０には上記ディレイ素子１８１の構成
例が代表的に示される。

【００４６】図１０に示されるように上記ディレイ素子
１８１は、二つのｐチャンネル型ＭＯＳトランジスタ１
０１，１０２が並列接続され、それにｎチャンネル型Ｍ
ＯＳトランジスタ１０３が直列接続されて成る。ｎチャ
ンネル型ＭＯＳトランジスタ１０３のゲート電極には、
上記加算器１７の出力信号Ｖｂｎが供給される。これに
より、このｎチャンネル型ＭＯＳトランジスタ１０３
は、加算器１７を形成するｎチャンネル型ＭＯＳトラン
ジスタに対してカレントミラー接続され、加算器１７に
流れる電流ＩＣＯに等しい電流がｎチャンネル型ＭＯＳ
トランジスタ１０３に流れるため、加算器１７による電
流制御可能とされる。尚、ディレイ素子１８２〜１８５
は、ディレイ素子１８１と同一構成とされる。

【００４７】図１１には、図１に示されるＰＬＬ回路の
比較対象とされる回路が示される。

【００４８】図１１に示されるＰＬＬ回路１１９は、第
１分周器１１１、第２分周器１１２、位相比較器１１
３、バイアス電流源１１４、チャージポンプ１１５、ル
ープフィルタ抵抗Ｒｆ、ループフィルタ容量Ｃｆ、電圧
電流変換器１１６、電流制御発振器１１８を含んで成
る。バイアス電流源１１４によってチャージポンプ１１
５に流れるチャージポンプ電流が決定されるが、この電
流値は固定的であり、このＰＬＬ回路１１９が適用され
る半導体集積回路毎に適切な値に設定される。また、チ
ャージポンプ１１５の出力端子には、ループフィルタ抵
抗Ｒｆｔとループフィルタ容量Ｃｆとの直列回路が設け
られている。ループフィルタ抵抗Ｒｆｔは、チャージポ
ンプ１１５のアップ期間及びダウン期間に流れる電流に
よって所定の電圧ΔＶを発生する。

【００４９】図１２には、図１１に示されるＰＬＬ回路
における主要部の動作タイミングが示される。

【００５０】ループフィルタ抵抗Ｒｆは、ＰＬＬ回路１
１９の安定動作を図るためにチャージポンプ１１５のア
ップ期間及びダウン期間に流れるチャージポンプ電流Ｉ
ｃｐによって所定の電圧ΔＶ（＝Ｒｆ・Ｉｃｐ）を発生
する。この電圧ΔＶは、チャージポンプ電流Ｉｃｐによ
ってループフィルタ容量Ｃｆが充電されることにより当
該ループフィルタ容量Ｃｆに生じた端子電圧Ｖｃｐに重
畳されて電圧電流変換器１１６に入力される。これによ
り、電流制御発振器１８の出力信号Ｆｖｃｏには、上記
電圧ΔＶに応じた発振周波数偏差Δｆを生ずる。

【００５１】このＰＬＬ回路１１９におけるダンピング
ファクタｄ、及びループバンド幅ωｎは、それぞれ上記
数１，数２によって示される。

【００５２】既述したように、ＰＬＬ回路を安定動作さ
せるには、数１で示されるダンピングファクタｄ＝０．
５〜１の範囲で使用する必要があるが、ループフィルタ
抵抗Ｒｆ、及びループフィルタ容量Ｃｆを固定すると、
分周比Ｎの増大に伴ってダンピングファクタｄが小さく
なって回路動作が不安定になる。それを回避するには、
Ｉｃｐ／Ｎ＝一定となるよう、Ｎに応じてチャージポン
プ電流Ｉｃｐを可変にする選択回路が必要になる。しか
しながら、ダンピングファクタｄを一定にした場合、数
２から明らかなように、ループバンド幅ωｎが固定値と
なるために、ＰＬＬ回路の安定動作の条件であるループ
バンド幅と参照入力クロック周波数ωｒｅｆとの関係式
（ωｎ＜ωｒｅｆ）から、入力クロック周波数ωｒｅｆ
に下限が生じ、結果的に分周比Ｎ（＜ωｖｃｏ／ωｎ）
の許容範囲が制限されてしまう。

【００５３】これに対して、図１に示されるＰＬＬ回路
１９においては、バイアス電流源１４によって、位相比
較器１３への入力信号Ｆｒｅｆの周波数に比例したチャ
ージポンプ電流Ｉｃｐが発生するように制御される。そ
れにより、ダンピングファクタｄの低下を防いでいる。
また、電流電圧変換器１６において、位相比較器１３か
らのアップ信号ｕｐ、ダウン信号ｄｗｎに従って、スイ
ッチｓｗ１，ｓｗ２を制御することにより、アップ／ダ
ウン時における電圧制御発振器１９の出力信号の周波数
偏差Δｆを形成することができるので、図１１における
ループフィルタ抵抗Ｒｆを有する場合と同等の特性を得
ることができるので、図１においては、このループフィ
ルタ抵抗Ｒｆを省略することができる。これにより、Ｐ
ＬＬ回路２４のループバンド幅ωｎが固定化されるのが
回避され、入力クロック周波数ωｒｅｆに下限が生じる
のが回避されるため、結果的に分周比Ｎ（＜ωｖｃｏ／
ωｎ）の許容範囲を広げることができる。

【００５４】図１に示されるＰＬＬ回路２４において、
チャージポンプ電流Ｉｃｐは数３によって示される。

【００５５】

【数３】Ｉｃｐ＝Ｋｃｐ・Ｆｒｅｆ

【００５６】ここで、Ｋｃｐは、ループフィルタ容量Ｃ
ｆの電荷によって決定される定数であり、（Ａ０・ＣＢ
・Ｖｒｅｆ）に等しい。ここで、Ａ０は、ＭＯＳトラン
ジスタのサイズ比によって決定される定数である。

【００５７】また、アップ／ダウン動作時の電圧制御発
振器１９からの出力信号Ｆｖｃｏの周波数偏差Δｆ（＝
Ｒｆ・Ｉｃｐ・Ｋｖ）と、当該出力信号Ｆｖｃｏとの比
αは数４で示される。

【００５８】

【数４】α＝Ｒｆ・Ｉｃｐ・Ｋｖ／Ｆｖｃｏ

【００５９】数３及び数４を、数１及び数２に導入して
ダンピングファクタｄ及びループバンド幅ωｎを求めて
みると、それぞれ次式のようになる。ただし、Ｆｖｃｏ
＝Ｎ・Ｆｒｅｆとする。

【００６０】

【数５】ｄ＝（α／２）・ＳＱＲＴ〔（Ｆｖｃｏ・Ｃ
ｆ）／（Ｋｃｐ・Ｋｖ）〕

【００６１】

【数６】ωｎ＝Ｆｒｅｆ・ＳＱＲＴ〔（Ｋｃｐ・Ｋｖ）
／（Ｃｆ・Ｆｖｃｏ）〕

【００６２】

【数７】ωｎ／ωｒｅｆ＝ωｎ／２π・Ｆｒｅｆ＝（１
／２π）・ＳＱＲＴ〔（Ｋｃｐ・Ｋｖ）／（Ｃｆ・Ｆｖ
ｃｏ）〕

【００６３】上記数５から明らかなように、ダンピング
ファクタｄは、出力周波数Ｆｖｃｏに依存し、分周比Ｎ
には無関係となる。また、上記数７より、ループバンド
幅ωｎと位相比較器１３への入力信号Ｆｒｅｆの周波数
との比は、出力信号Ｆｖｃｏの周波数で決定され、分周
比Ｎや位相比較器１３への入力信号Ｆｒｅｆの周波数に
無関係となる。

【００６４】このようにダンピングファクタｄが分周比
Ｎに無関係となり、ループバンド幅ωｎと位相比較器１
３への入力信号Ｆｒｅｆの周波数との比が分周比Ｎや位
相比較器１３への入力信号Ｆｒｅｆの周波数に無関係と
なるため、特別な設定をすることなく、広い分周比、入
力周波数の範囲でＰＬＬ回路２４を安定に動作させるこ
とができる。このため、ＰＬＬ回路２４が別の半導体集
積回路に搭載される場合に、回路定数の大幅な変更を必
要としない。そのような意味でＰＬＬ回路２４の汎用性
の向上を図ることができる。

【００６５】また、安定動作の条件であるダンピングフ
ァクタや、（ループバンド幅）／（入力クロック周波
数）の比がチップ内の容量構成素子の相対比で決定され
るため、プロセスばらつきに依存せず、安定動作が期待
できる。

【００６６】上記数５〜７は、何れも（Ｋｃｐ／Ｃｆ）
で表されており、この定数Ｋｃｐ＝Ａ０・ＣＢ・Ｖｒｅ
ｆであることから、結果的に（ＣＢ／Ｃｆ）の容量比で
決定される。ここで、容量ＣＢ，Ｃｆは同一チップ内の
容量であるため、（ＣＢ／Ｃｆ）のばらつきは少ない。

【００６７】上記した例によれば、以下の作用効果を得
ることができる。

【００６８】（１）バイアス電流源１４において、チャ
ージポンプ電流Ｉｃｐが入力信号の周波数に応じて制御
されることから、入力信号の周波数にかかわらずにＰＬ
Ｌ回路の動作の安定化を達成することができる。また、
上記スイッチ回路ｓｗ１，ｓｗ２は、上記チャージポン
プ１５の動作に同期して上記電圧電流変換器１６の出力
電流を制御することにより上記電流制御発振器１８の出
力信号に所定の周波数偏差を与えるので、図１１におい
てループフィルタ容量Ｃｆに直列接続されていたループ
フィルタ抵抗Ｒｆを省略することができる。ループフィ
ルタ抵抗Ｒｆが省略されることで、ループバンド幅ωｎ
が固定値となるのが回避され、ループバンド幅ωｎを十
分に小さな値とすることができるので、入力周波数の広
い範囲にわたりωｎ＜ωｒｅｆを満足させることがで
き、分周比の広い範囲において回路の安定動作を図るこ
とができる。

【００６９】（２）電圧電流変換器１６は、この電圧電
流変換器１６の出力電流の一部を形成するための複数の
電流源としてｐチャンネル型ＭＯＳトランジスタＭａ，
Ｍｂを備えているので、上記電流制御発振器１８の出力
信号に所定の周波数偏差を容易に与えることができる。

【００７０】（３）ダンピングファクタｄが分周比Ｎに
無関係となり、ループバンド幅ωｎと位相比較器１３へ
の入力信号Ｆｒｅｆの周波数との比が分周比Ｎや位相比
較器１３への入力信号Ｆｒｅｆの周波数に無関係となる
ため、特別な設定をすることなく、広い分周比、入力周
波数の範囲でＰＬＬ回路２４を安定に動作させることが
できる。このため、ＰＬＬ回路２４が別の半導体集積回
路に搭載される場合において、ＰＬＬ回路２４の回路定
数の大幅な変更を必要としない。そのような意味でＰＬ
Ｌ回路２４の汎用性の向上を図ることができる。また、
安定動作の条件であるダンピングファクタや、（ループ
バンド幅）／（入力クロック周波数）の比がチップ内の
容量構成素子の相対比で決定されるため、プロセスばら
つきに依存せず、安定動作が期待できる。

【００７１】図１３には、バイアス電流源１４の別な構
成例が示される。

【００７２】図１３に示されるバイアス電流源１４はＤ
ＬＬ（ディレイ・ロックド・ループ）を使用しており、
ディレイ素子１７１〜１７４、バッファ１７５、容量Ｃ
１〜Ｃ５、位相比較器１７６、チャージポンプ１７７と
が結合されて成る。ディレイ素子１７１〜１７４及びバ
ッファ１７５は互いに直列接続される。ディレイ素子１
７１〜１７４の出力端子に容量Ｃ２〜Ｃ５が結合され
る。このディレイ段において、位相比較器１３への入力
信号Ｆｒｅｆをほぼ１周期遅延させる。位相比較器１７
６は、位相比較器１３への入力信号Ｆｒｅｆと、上記バ
ッファ１７５の出力信号との位相比較を行う。この比較
結果として、アップ信号ｕｐ＊、ダウン信号ｄｗｎが形
成され、それが後段のチャージポンプ１７７に入力され
る。このチャージポンプ１７７は、上記位相比較器１７
６の出力信号に基づいて容量Ｃ１の充放電を行う。この
充放電によって容量Ｃ１の端子に生じた電圧ＶＧＮが、
チャージポンプ電流制御のためにチャージポンプ１５に
供給され、また、ディレイ素子１７１〜１７４のバイア
ス電流制御のために当該ディレイ素子１７１〜１７４に
供給される。

【００７３】尚、ディレイ素子１７１〜１７４として
は、図１に示される構成を採用することができ、その場
合において容量Ｃ１の端子電圧ＶＧＮは、ｎチャンネル
型ＭＯＳトランジスタ１０３のゲート電極に供給され
る。

【００７４】このようにバイアス電流源１４を構成した
場合でも、位相比較器１３への入力信号Ｆｒｅｆの周波
数に比例するように出力電圧ＶＧＮを制御することがで
きるので、上記の例と同様の作用効果を得ることができ
る。

【００７５】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７６】例えば、上記の例では、第１分周器１１を
設け、この第１分周器１１の出力信号を位相比較器１３
に入力するようにしたが、この第１分周器１１を省略し
て入力信号Ｆｉｎを位相比較器１３に直接取り込むよう
にしても良い。

【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路のクロック供給系に適用した場合について説明
したが、本発明はそれに限定されるものではなく、クロ
ック信号を取り扱う回路において広く適用することがで
きる。

【００７８】本発明は、少なくともループフィルタ容量
と、上記ループフィルタ容量の充放電に基づく電圧レベ
ルに応じて発振周波数が決定される電圧制御発振器とを
備えることを条件に適用することができる。

【００７９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８０】すなわち、チャージポンプ電流が入力信号
の周波数に応じて制御されるため、入力信号の周波数に
かかわらずにＰＬＬ回路の動作の安定化を図ることがで
きる。また、チャージポンプの動作に同期して電圧電流
変換器の出力電流が制御されることにより、電流制御発
振器の出力信号に所定の周波数偏差が与えられるので、
電流制御発振器の出力信号に所定の周波数偏差を与える
ためにループフィルタ容量に直列接続されていたループ
フィルタ抵抗を省略することができる。ループフィルタ
抵抗が省略されることで、ループバンド幅ωｎが固定値
となるのが回避され、ループバンド幅ωｎを十分に小さ
な値とすることができるので、入力周波数の広い範囲に
わたりωｎ＜ωｒｅｆを満足させることができ、分周比
の広い範囲において回路の安定動作を図ることができ
る。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路に含まれるＰＬ
Ｌ回路の構成例ブロック図である。

【図２】上記ＰＬＬ回路における位相比較器の構成例回
路図である。

【図３】上記ＰＬＬ回路におけるチャージポンプ回路の
構成例回路図である。

【図４】上記ＰＬＬ回路におけるバイアス電流源の構成
例回路図である。

【図５】図４に示されるバイアス電流源の動作タイミン
グ図である。

【図６】上記ＰＬＬ回路における電圧電流変換器の構成
例回路図である。

【図７】上記電圧電流変換器の動作状態の説明図であ
る。

【図８】上記ＰＬＬ回路における電圧制御発振器の特性
図である。

【図９】上記ＰＬＬ回路における電流制御発振器の構成
例回路図である。

【図１０】上記電流制御発振器におけるディレイ素子の
構成例回路図である。

【図１１】上記ＰＬＬ回路の比較対象とされる回路の構
成例ブロック図である。

【図１２】図１１に示されるＰＬＬ回路の動作タイミン
グ図である。

【図１３】図１に示されるＰＬＬ回路におけるバイアス
電流源の別の構成例回路図である。

【図１４】上記ＰＬＬ回路が適用される半導体集積回路
の全体的な構成例説明図である。

【図１５】上記ＰＬＬ回路とそれに結合される回路との
接続状態の説明図である。

【符号の説明】

１０クロックバッファツリー２０フリップフロップ２４ＰＬＬ回路１１第１分周器１２第２分周器１３位相比較器１４バイアス電流源１４１５チャージポンプ１６電圧電流変換器１７加算器１８電流制御発振器１９電圧制御発振器１５１〜１５４ｐチャンネル型ＭＯＳトランジスタ１５５〜１５８ｎチャンネル型ＭＯＳトランジスタｓｗ１，ｓｗ２スイッチ回路Ｃｆループフィルタ容量

Claims

【特許請求の範囲】

【請求項１】ループフィルタ容量と、上記ループフィ
ルタ容量の充放電に基づく電圧レベルに応じた電流を発
生させるための電圧電流変換器と、上記電圧電流変換器
に基づいて発振周波数が決定される電流制御発振器と、
入力信号と上記電流制御発振器からフィードバックされ
た信号との位相比較を行う位相比較器と、上記ループフ
ィルタ容量の充電及び放電のためのチャージポンプ電流
を形成するチャージポンプと、上記チャージポンプ電流
を上記入力信号の周波数に応じて制御するための制御手
段と、上記チャージポンプの動作に同期して上記電圧電
流変換器の出力電流を制御することにより上記電流制御
発振器の出力信号に所定の周波数偏差を与えるためのス
イッチ回路とを含むことを特徴とするＰＬＬ回路。
【請求項２】ループフィルタ容量と、上記ループフィ
ルタ容量の充放電に基づく電圧レベルに応じた電流を発
生させるための電圧電流変換器と、上記電圧電流変換器
に基づいて発振周波数が決定される電流制御発振器と、
入力信号と上記電流制御発振器からフィードバックされ
た信号との位相比較を行う位相比較器と、上記ループフ
ィルタ容量に充電するための第１定電流源と、上記ルー
プフィルタ容量から放電するための第２定電流源と、上
記位相比較器の位相比較結果に応じて上記第１定電流源
から上記ループフィルタ容量に至る充電経路を形成する
ための第１スイッチ回路と、上記位相比較器の位相比較
結果に応じて上記ループフィルタ容量から上記第２定電
流源に至る放電経路を形成するための第２スイッチ回路
と、上記第１定電流源及び上記第２定電流源の双方の定
電流値を上記入力信号の周波数に比例するように制御す
る制御手段と、上記第１スイッチ回路及び上記第２スイ
ッチ回路の動作に同期して上記電圧電流変換器の出力電
流を制御することにより上記電流制御発振器の出力信号
に所定の周波数偏差を与えるための第３スイッチ回路と
を含むことを特徴とするＰＬＬ回路。
【請求項３】上記電圧電流変換器は、上記電圧電流変
換器の出力電流の一部を形成するための複数の電流源を
備え、上記複数の電流源が上記第３スイッチ回路によっ
て選択的に回路動作に関与される請求項２記載のＰＬＬ
回路。
【請求項４】請求項１乃至３の何れか１項記載のＰＬ
Ｌ回路と、このＰＬＬ回路から出力されたクロック信号
に同期動作される回路ブロックとを含んで１チップ化さ
れて成る半導体集積回路。