KR100903055B1 - 위상 고정 루프 및 위상 고정 방법 - Google Patents

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Abstract

차지 펌프, 전압-전류 컨버터 및 전류 제어 발진기를 포함하는 위상 고정 루프가 개시된다. 차지 펌프는 바이어스 전압 및 위상차 검출 신호에 기초하여 제어 전압을 조절하기 위한 펌프 전류를 발생한다. 전압-전류 컨버터는 셀프-바이어스되고 바이어스 전압을 발생하고 제어 전압을 컨버터 전류로 변환한다. 전류 제어 발진기는 바이어스 전압에 기초하여 발진기 전류를 발생하고 발진기 전류에 상응하는 주파수를 갖는 출력 신호를 발생한다. 분주비 및 PVT 요인의 변화에 둔감한 특성을 가지며 소형화 및 저전력화에 유리한 위상 고정 루프가 구현될 수 있다.
Figure R1020070034328
위상 고정 루프, 전류 제어 발진기, 차지 펌프, phase-locked loop (PLL),current-controlled oscillator (CCO)

Description

위상 고정 루프 및 위상 고정 방법{PHASE-LOCKED LOOP AND PHASE-LOCKING METHOD}
도 1은 종래의 위상 고정 루프를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 회로도이다.
도 4는 도 3의 위상 고정 루프에 포함된 차지 펌프 및 루프 필터의 일 예를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 위상 고정 루프에서 분주비와 대역폭의 관계를 나타내는 그래프이다.
도 6은 일반적인 위상 고정 루프의 동작 범위를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 위상 고정 루프의 동작 범위를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 위상 고정 루프의 제어 전압의 파형도이다.
도 9는 본 발명의 일 실시예에 따른 위상 고정 루프에 포함된 전압-전류 컨버터의 일 예를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 위상 고정 루프 110: 위상-주파수 검출기
120: 차지 펌프 130: 루프 필터
140, 140a: 전압-전류 컨버터 150: 전류-제어 발진기
160: 분주기
본 발명은 출력 주파수 신호의 위상 고정에 관한 것으로서, 더욱 상세하게는 셀프-바이어스된 전압-전류 컨버터를 포함하는 위상 고정 루프 및 위상 고정 방법에 관한 것이다.
기준 신호의 주파수와 동일한 (또는 이를 분주하거나 체배한) 주파수의 안정된 발진 출력을 얻을 수 있는 위상 고정 루프는 그 용도가 매우 다양하다. 위상 고정 루프는 주문형 반도체(ASIC, application specific integrated circuit), 시스템 온 칩(SoC, system-on-chip) 등의 디자인에 요구되는 다양한 주파수를 발생하기 위해 널리 사용된다. 일반적으로 위상 고정 루프는 분주비(division ratio) 또는 체배율(multiplication factor)이 M인 분주기를 궤환 경로에 포함한다. 이 경우 낮은 주파수를 가지는 기준 신호를 이용하여 높은 주파수의 클럭 신호를 생성할 수 있으며, 분주비를 조절하여 원하는 주파수의 클럭 신호를 생성할 수 있다는 장점이 있다.
그러나 분주기를 사용하는 경우 위상 고정 루프의 주파수 대역 및 지 터(jitter) 특성이 분주비에 따라 변동할 수 있다. 한편 위상 고정 루프가 휴대용 장치에 널리 사용되면서 작은 크기와 낮은 전력 소모가 매우 중요하게 되었으며, 소형화 및 저전력화에 따라 주파수 대역 및 지터 특성에 영향을 미치는 요소로서의 제조 공정, 전압, 온도(process, voltage and temperature, 이하 PVT) 요인은 중요하게 되었다.
도 1은 종래의 위상 고정 루프를 나타내는 블록도이다.
도 1을 참조하면, 위상 고정 루프(10)는 위상-주파수 검출기(phase-frequency detector, PFD)(11), 차지 펌프(charge pump)(12), 루프 필터(loop filter)(13), 전압 제어 발진기(voltage-controlled oscillator, VCO)(14) 및 분주기(main divider)(15)를 포함한다.
위상 고정 루프(10)는 기준 주파수를 가지는 기준 신호를 수신하여 상기 기준 주파수를 M배한 주파수를 가지는 출력 신호를 생성한다. 위상-주파수 검출기(11)는 기준 신호와 출력 신호의 위상차를 검출하고 업(up) 또는 다운(down)신호를 생성하여 차지 펌프(12)에 제공한다. 차지 펌프(12)는 상기 업 또는 다운 신호에 맞춰 소정의 전류를 루프 필터(13)에 제공한다. 루프 필터(13)는 상기 소정의 전류에 따라 전압 제어 발진기(14)에 공급할 제어 전압을 생성하고 이를 일정하게 유지시키는 역할을 한다. 전압 제어 발진기(14)는 공급받은 제어 전압에 비례하는 주파수의 출력 신호를 생성한다. 생성된 출력 신호는 분주기(15)를 통해 그 주파수가 1/M배로 낮추어지고, 1/M배로 분주된 신호는 위상-주파수 검출기(11)로 다시 입력된다. 위상 고정 루프(10)는 이러한 동작을 통해 일정하게 유지되는 주파수를 가 진 출력 신호를 생성할 수 있다.
상기 위상 고정 루프(10)의 전달 함수 G1(S)는 수학식 1과 같다.
Figure 112007026812213-pat00001
여기서 φref와 φout은 기준 신호와 출력 신호의 위상, Icp는 차지 펌프(12)에서 공급하는 펌프 전류, H(s)는 루프 필터(13)의 전달함수를 근사한 함수, Kvco는 전압 제어 발진기(14)의 비례 상수, Clp는 루프 필터(13)의 커패시턴스이며, Rlp는 루프 필터(13)의 저항 값이다.
수학식 1의 전달 함수 G1(s)의 분모로부터 상기 위상 고정 루프(10)의 대역폭 Δω을 구하면 수학식 2와 같이 나타낼 수 있다.
Figure 112007026812213-pat00002
수학식 2를 참조하면, 대역폭 Δω은 차지 펌프(12)에서 공급하는 펌프 전류 Icp, 루프 필터(13)의 저항 값 Rlp, 상기 전압 제어 발진기(14)의 비례상수 Kvco 및 분주기(15)의 분주비 M의 함수이다. 따라서 도 1의 위상 고정 루프(10)는 공정, 전압 및 온도(PVT) 요인에 매우 취약하다.
위상 고정 루프의 블록 중에서 루프 필터는 비교적 큰 용량의 커패시터와 저항을 포함하고, 일반적으로 어떤 회로를 반도체 칩에 형성할 경우 커패시터가 칩 면적을 많이 차지한다. 루프 필터의 특성을 유지하면서 루프 필터의 커패시터 크기를 줄이기 위해 루프 필터의 저항을 증가한 경우에는, 상기 수학식 2에서 알 수 있듯이 위상 고정 루프의 대역폭도 증가하게 된다. 위상 고정 루프의 대역폭을 유지하면서 루프 필터의 커패시터의 크기를 줄이기 위해 차지 펌프에서 공급하는 펌프 전류를 줄일 경우에는, 실제 회로로 구현 시에 위상 고정 루프 회로의 특성을 보장하기 어렵다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 루프 다이내믹에 상응하는 전류들을 발생하여 분주비 및 PVT 요인의 변화에 둔감한 위상 고정 루프 및 위상 고정 방법을 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 작은 면적으로 구현되고 저전력으로 동작하며 동작 범위의 제한을 완화할 수 있는 위상 고정 루프 및 위상 고정 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 위상 고정 루프는 차지 펌프, 전압-전류 컨버터 및 전류 제어 발진기를 포함한다.
상기 차지 펌프는 바이어스 전압 및 위상차 검출 신호에 기초하여 제어 전압을 조절하기 위한 펌프 전류를 발생한다. 상기 전압-전류 컨버터는 셀프-바이어스되고 상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환한다. 전류-제어 발진기는 상기 바이어스 전압에 기초하여 발진기 전류를 발생하고 상기 발진기 전류에 상응하는 주파수를 갖는 출력 신호를 발생한다.
상기 위상 고정 루프에서 상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류는 서로 비례할 수 있다. 상기 차지 펌프, 상기 전압-전류 컨버터 및 상기 전류 제어 발진기는, 상기 바이어스 전압이 공통 게이트 전압으로 인가되는 모스 트랜지스터를 각각 포함할 수 있고, 상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류의 비례 값들은 상기 각각의 모스 트랜지스터의 사이즈에 의해 결정될 수 있다.
상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함할 수 있다.
상기 전압-전류 컨버터는, 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압에 의해 셀프-바이어스된 CMOS 인버터를 포함하고 상기 제 1 바이어스 전압 및 상기 CMOS 인버터의 전류를 미러링한 제 1 전류를 발생하는 바이어스부, 상기 제 1 전류에 기초하고 상기 제어 전압 및 피드백 전압을 비교하여 상기 제 2 바이어스 전압을 발생하는 증폭부, 및 상기 제 2 바이어스 전압에 기초하여 상기 컨버터 전류 및 상기 피드백 전압을 발생하는 출력부를 포함할 수 있다.
상기 전압-전류 컨버터는, 동작 초기의 상기 제 1 바이어스 전압의 값을 제어하는 스타트업 회로를 더 포함할 수 있다.
상기 바이어스부는, 다이오드 결합된 게이트의 전압을 상기 제 1 바이어스 전압으로 발생하는 제 1 트랜지스터, 상기 제 1 트랜지스터와 함께 CMOS 인버터를 형성하고 상기 제 2 바이어스 전압이 게이트로 인가되는 제 2 트랜지스터, 및 상기 제 1 트랜지스터와 함께 커런트 미러를 형성하고 상기 제 1 전류를 출력하는 제 3 트랜지스터를 포함할 수 있다.
상기 증폭부는, 상기 제 1 전류를 수신하는 공통 노드에 연결되고, 상기 제어 전압 및 상기 피드백 전압을 수신하고 드레인 전압을 상기 제 2 바이어스 전압으로 발생하는 모스 차동쌍, 및 상기 모스 차동쌍에 결합된 커런트 미러를 포함할 수 있다.
상기 출력부는, 직렬로 연결된 저항 및 모스 트랜지스터를 포함하고, 상기 모스 트랜지스터의 게이트에 상기 제 2 바이어스 전압이 인가되고 상기 모스 트랜지스터의 드레인 전압을 상기 피드백 전압으로 제공할 수 있다.
상기 차지 펌프는,
상기 제 1 바이어스 전압에 기초하여 제 1 펌프 전류를 발생하는 제 1 전류원, 상기 제 2 바이어스 전압에 기초하여 제 2 펌프 전류를 발생하는 제 2 전류원, 및 상기 제 1 전류원 및 상기 제 2 전류원 사이에 결합되고, 상기 위상차 검출 신호에 기초하여 상기 제 1 펌프 전류 및 상기 제 2 펌프 전류 중 하나를 선택하는 스위치부를 포함할 수 있다.
상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 상기 제어 전압에 따라 변화하는 것을 특징으로 하는 위상 고정 루프.
상기 전류 제어 발진기는, 상기 바이어스 전압에 기초하여 상기 컨버터 전류에 비례하는 상기 발진기 전류를 발생하는 전류원, 및 상기 발진기 전류에 기초하여 상기 출력 신호를 발생하는 발진부를 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 위상 고정 방법은, 바이어스 전압 및 위상차 검출 신호에 기초하여 제어 전압을 조절하기 위한 펌프 전류를 발생하는 단계, 셀프-바이어스 방식에 의해 상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환하는 단계, 상기 바이어스 전압에 기초하여 발진기 전류를 발생하는 단계, 및 상기 발진기 전류에 상응하는 주파수를 갖는 출력 신호를 발생하는 단계를 포함한다.
상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류는 서로 비례할 수 있다.
상기 펌프 전류를 발생하는 단계, 상기 제어 전압을 컨버터 전류로 변환하는 단계, 및 상기 발진기 전류를 발생하는 단계는, 상기 바이어스 전압을 각각의 모스 트랜지스터의 공통 게이트 전압으로 인가하는 단계, 및 상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류의 비례 값들을 결정하기 위하여 상기 각각의 모스 트랜지스터의 사이즈를 조절하는 단계를 각각 포함할 수 있다.
상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함할 수 있다. 상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환하 는 단계는, 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압에 의해 셀프-바이어스된 CMOS 인버터를 이용하여 기준 전류를 발생하는 단계, 상기 CMOS 인버터의 공통 드레인 전압을 상기 제 1 바이어스 전압으로 발생하는 단계, 상기 기준 전류를 미러링하여 제 1 전류를 발생하는 단계, 상기 제 1 전류에 기초하고 상기 제어 전압 및 피드백 전압을 비교하여 상기 제 2 바이어스 전압을 발생하는 단계, 및 상기 제 2 바이어스 전압에 기초하여 상기 컨버터 전류 및 상기 피드백 전압을 발생하는 단계를 포함할 수 있다.
상기 제 2 바이어스 전압을 발생하는 단계는, 상기 제 1 전류를 수신하는 공통 노드에 연결된 모스 차동쌍을 통하여 상기 제어 전압 및 상기 피드백 전압을 비교하는 단계, 및 상기 모스 차동쌍의 상기 제어 전압이 인가되는 트랜지스터의 드레인 전압을 상기 제 2 바이어스 전압으로 출력하는 단계를 포함할 수 있다.
상기 펌프 전류를 발생하는 단계는, 상기 제 1 바이어스 전압에 기초하여 제 1 펌프 전류를 발생하는 단계, 상기 제 2 바이어스 전압에 기초하여 제 2 펌프 전류를 발생하는 단계, 및 상기 위상차 검출 신호에 기초하여 상기 제 1 펌프 전류 및 상기 제 2 펌프 전류 중 하나를 선택하는 단계를 포함할 수 있다. 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 상기 제어 전압에 따라 변화할 수 있다.
따라서 분주비 및 PVT 요인의 변화에 둔감한 특성을 가지며 소형화 및 저전력화에 유리한 위상 고정 루프 및 위상 고정 방법을 구현할 수 있다
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않아야 한다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 2를 참조하면, 위상 고정 루프(100)는 위상-주파수 검출기(phase-frequency detector, PFD)(110), 차지 펌프(charge pump, CP)(120), 루프 필 터(loop filter)(130), 전압-전류 컨버터(voltage-to-current converter) (140), 전류 제어 발진기(current-controlled oscillator, CCO)(150) 및 분주기(divider)(160)를 포함할 수 있다.
위상 고정 루프(110)는 기준 주파수(Fref)를 가지는 기준 신호(REF)를 수신하여 상기 기준 주파수(Fref)를 M배한 출력 주파수(Fout)를 가지는 출력 신호(OUT)를 생성한다. 위상-주파수 검출기(110)는 기준 신호(REF)의 위상(φref)과 출력 신호(OUT)의 위상(φout)의 차를 검출하고 위상차 검출 신호(UP, DN)를 생성하여 차지 펌프(120)에 제공한다.
차지 펌프(120)는 바이어스 전압(VBS) 및 위상차 검출 신호(UP, DN)에 기초하여 제어 전압(VCTRL)을 조절하기 위한 펌프 전류(Icp)를 발생한다. 전압-전류 컨버터(140)는 셀프-바이어스된 구성을 가지며 바이어스 전압(VBS)을 발생하고 제어 전압(VCTRL)을 컨버터 전류(Ix)로 변환한다. 전류 제어 발진기(150)는 바이어스 전압(VBS)에 기초하여 발진기 전류(Icco)를 발생하고 발진기 전류(Icco)에 상응하는 출력 주파수(Fout)를 갖는 출력 신호(OUT)를 발생한다.
루프 필터(130)는 차지 펌프(120)와 전압-전류 컨버터(140) 사이에 결합되어 제어 전압(VCTRL)을 일정하게 유지시키는 역할을 한다. 생성된 출력 신호(OUT)는 분주기(160)를 통해 그 주파수가 1/M배로 낮추어지고, 1/M배로 분주된 신호는 위상-주파수 검출기(110)로 입력된다. 위상 고정 루프(100)는 이러한 동작을 통해 일정하게 유지되는 출력 주파수(Fout)를 갖는 출력 신호(OUT)를 생성할 수 있다.
종래의 위상 고정 루프는 바이어스 전압을 공급하는 별도의 바이어스 블록을 포함한다. 이와는 달리 본 발명의 일 실시예에 따른 위상 고정 루프(100)는 전압-전류 컨버터(140)에서 바이어스 전압(VBS)을 자체적으로 발생하고, 차지 펌프(120), 전압-전류 컨버터(140) 및 전류 제어 발진기(150)가 공통의 바이어스 전압(VBS)에 기초하여 동작한다. 즉 본 발명의 일 실시예에 따른 위상 고정 루프(100)는 바이어스 전압(VBS)을 공통으로 사용하여 펌프 전류(Icp), 발진기 전류(Ix) 및 컨버터 전류(Icco)가 서로 비례한다. 전류들 사이의 비례 관계는 수학식 3과 같이 표현될 수 있다.
Figure 112007026812213-pat00003
수학식 3과 같은 비례 관계는, 예를 들어, 차지 펌프(120), 전압-전류 컨버터(140) 및 전류 제어 발진기(150)가 상기 바이어스 전압(VBS)이 공통 게이트 전압으로 인가되는 모스 트랜지스터를 각각 포함하는 구성에 의해 구현될 수 있다. 이 경우 전류들 사이의 비례 값들(α,β)은 상기 각각의 모스 트랜지스터의 사이즈에 의해 결정될 수 있다.
도 3은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 회로도이다.
도 3을 참조하면, 위상 고정 루프(200)는 차지 펌프(120), 전압-전류 컨버터(140), 루프 필터(130) 및 전류 제어 발진기(150)를 포함한다. 도 2에 도시되어 있는 위상-주파수 검출기(110) 및 분주기(160)는 종래 기술에 의해 다양하게 구현될 수 있으며 그 설명을 생략한다.
도 3에 도시된 바와 같이 바이어스 전압(VBS)은 제 1 바이어스 전압(VBSP) 및 제 2 바이어스 전압(VBSN)을 포함할 수 있다. 전압-전류 컨버터(140)는 바이어스부(142), 증폭부(144) 및 출력부(146)를 포함한다.
바이어스부(142)는 제 1 바이어스 전압(VBSP) 및 제 2 바이어스 전압(VBSN)에 의해 셀프-바이어스된 CMOS 인버터(TP1, TN1)를 포함한다. 예를 들어, 바이어스부(142)는 세 개의 트랜지스터들(TP1, TN1, TP2)로 구현될 수 있다. 제 1 트랜지스터(TP1)는 다이오드 결합되고 게이트의 전압을 제 1 바이어스 전압(VBSP)으로 발생한다. 제 2 트랜지스터(TN1)는 제 1 트랜지스터(TP1)와 함께 CMOS 인버터를 형성하고 제 2 바이어스 전압(VBSN)이 게이트로 인가된다. 제 3 트랜지스터(TP2)는 제 1 트랜지스터(TP1)와 함께 커런트 미러를 형성하고 상기 CMOS 인버터의 전류를 미러링한 제 1 전류(Im)를 출력한다.
증폭부(144)는 제 1 전류(Im)에 기초하고 제어 전압(VCTRL) 및 피드백 전압(VFB)을 비교하여 제 2 바이어스 전압(VBSN)을 발생한다. 예를 들어, 증폭부(144)는 제 1 전류(Im)를 수신하는 공통 노드(Nc)에 연결된 모스 차동쌍(TP3, TP4)으로 구현될 수 있다. 모스 차동쌍(TP3, TP4)은 제어 전압(VCTRL) 및 피드백 전압(VFB)을 게이트로 각각 수신하고 트랜지스터(TP3)의 드레인 전압을 제 2 바이어스 전압(VBSN)으로 발생한다. 모스 차동쌍(TP3, TP4)에는 능동 부하로서 커런트 미러(TN2, TN3)가 결합될 수 있다.
출력부(146)는 제 2 바이어스 전압(VBSN)에 기초하여 컨버터 전류(Ix) 및 피드백 전압(VFB)을 발생한다. 출력부(146)는 직렬로 연결된 저항(R) 및 모스 트랜지 스터(TN4)를 포함할 수 있다. 모스 트랜지스터(TN4)의 게이트에 제 2 바이어스 전압(VBSN)이 인가되고 모스 트랜지스터(TN4)의 드레인 전압이 피드백 전압(VFB)으로 제공된다.
전압-전류 컨버터(140)의 동작은 다음과 같다.
제어 전압(VCTRL)이 피드백 전압(VFB)보다 커지면, 트랜지스터(TP3)의 드레인 전류는 트랜지스터(TP4)의 드레인 전류보다 작아지고, 제 2 바이어스 전압(VBSN)은 감소한다. 따라서 컨버터 전류(Ix)는 감소하고 피드백 전압(VFB)은 증가한다. 반대로 제어 전압(VCTRL)이 피드백 전압(VFB)보다 작아지면, 트랜지스터(TP3)의 드레인 전류는 트랜지스터(TP4)의 드레인 전류보다 커지고, 제 2 바이어스 전압(VBSN)은 증가한다. 따라서 컨버터 전류(Ix)는 증가하고 피드백 전압(VFB)은 감소한다. 결과적으로 피드백 전압(VFB)은 제어 전압(VCTRL)과 같은 값으로 안정화된다.
시스템의 동작 초기에는 바이어스부(142)의 트랜지스터들(TP1, TP2)의 게이트는 플로팅(floating) 상태에 있으므로 전압-전류 컨버터(140)의 오동작이 발생할 수 있다. 이를 방지하기 위하여 상기 전압-전류 컨버터(140)는 동작 초기의 제 1 바이어스 전압(VBSP)의 값을 제어하는 스타트업 회로(148)를 더 포함할 수 있다.
차지 펌프(120)는 제 1 전류원(121), 제 2 전류원(122) 및 스위치부(123)를 포함한다. 제 1 전류원(121)은 제 1 바이어스 전압(VBSP)에 기초하여 제 1 펌프 전류(Iup)를 발생하고, 제 2 전류원(122)은 제 2 바이어스 전압(VBSN)에 기초하여 제 2 펌프 전류(Idn)를 발생한다. 스위치부(123)는 제 1 전류원(121) 및 제 2 전류 원(122) 사이에 결합되고, 위상차 검출 신호(UP, DN)에 기초하여 제 1 펌프 전류(Iup) 및 제 2 펌프 전류(Idn) 중 하나를 선택한다. 예를 들어, 제 1 펌프 전류(Iup)가 선택되면 루프 필터(130)의 전하가 충전되어 제어 전압(VCTRL)이 증가되고, 제 2 펌프 전류(Idn)가 선택되면 루프 필터(130)의 전하가 방전되어 제어 전압(VCTRL)이 감소된다.
전류 제어 발진기(152)는 바이어스 전압(VBS)에 기초하여 컨버터 전류(Ix)에 비례하는 발진기 전류(Icco)를 발생하는 전류원(151), 및 발진기 전류(Icco)에 기초하여 출력 신호(OUT)를 발생하는 발진부(152)를 포함할 수 있다. 발진부(152)는 복수의 인버터를 직렬로 연결하고 마지막 인버터의 출력을 첫 번째 인버터의 입력에 궤환시킨 인버터 링 또는 복수의 차동 인버터를 직렬로 연결하고 마지막 차동 인버터의 출력을 교차하여 첫 번째 차동 인버터에 궤환시킨 차동 인버터 링 등과 같이 다양하게 구현될 수 있다.
도 4는 도 3의 위상 고정 루프에 포함된 차지 펌프 및 루프 필터의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 차지 펌프(120a)는 PMOS 트랜지스터(MP1)로 구현된 제 1 전류원(121a), NMOS 트랜지스터(MN1)로 구현된 제 2 전류원(122a) 및 제 1 전류원(121a)과 제 2 전류원(122a) 사이에 결합된 스위치부(123a)를 포함한다. 제 1 전류원(121a)은 제 1 바이어스 전압(VBSP)에 기초하여 제 1 펌프 전류(Iup)를 발생하고, 제 2 전류원(122a)은 제 2 바이어스 전압(VBSN)에 기초하여 제 2 펌프 전류(Idn)를 발생한다. 스위치부(123a)는 제 1 전류원(121a)과 제 2 전류원(122a) 사 이에 병렬로 연결된 제 1 CMOS 인버터(MP2, MN2)와 제 2 CMOS 인버터(MP3, MN3)를 포함할 수 있다. 인버터들을 형성하는 트랜지스터들(MP2, MN2, MP3, MN3)은 위상차 검출 신호(UP, DN) 및 반전 신호(UPB, DNB)에 기초하여 제 1 펌프 전류(Iup) 및 제 2 펌프 전류(Idn) 중 하나를 선택하여 제어 전압(VCTRL)을 조절한다. 제 1 CMOS 인버터(MP2, MN2)와 제 2 CMOS 인버터(MP3, MN3) 사이에는 단위 이득 증폭기(125)가 결합될 수 있다. 루프 필터(130a)는 커패시터들(C1, C1)과 저항(Rlp)으로 구현될 수 있으며 제어 전압(VCTRL)을 안정화시킨다.
종래의 위상 고정 루프에서는, 바이어스 전압을 제공하는 별도의 바이어스 블록이 포함되고 차치 펌프의 전류원은 일정한 크기의 바이어스 전압에 기초하여 펌프 전류를 발생한다. 그러나 본 발명의 일 실시예에 따른 위상 고정 루프에서는 차지 펌프에 인가되는 바이어스 전압(VBS), 예를 들어, 제 1 바이어스 전압(VBSP) 및 제 2 바이어스 전압(VBSN)은 제어 전압(VCTRL)에 따라 변화한다. 따라서 루프 다이내믹에 상응하는 전류들을 발생하여 분주비 및 PVT 요인의 변화에 둔감한 위상 고정 루프를 구현할 수 있다. 또한 별도의 바이어스 블록을 생략할 수 있고, 대역폭의 희생 없이 루프 필터의 커패시터의 크기를 감소시킬 수 있으므로 위상 고정 루프의 소형화에 유리하다.
도 2를 다시 참조하면, 본 발명의 일 실시예에 따른 위상 고정 루프(100)의 전달 함수 G(S)는 수학식 4와 같다.
Figure 112007026812213-pat00004
여기서 φref와 φout은 기준 신호(REF)와 출력 신호(OUT)의 위상, Icp는 차지 펌프(120)에서 공급하는 펌프 전류, H(s)는 루프 필터(130)의 전달함수를 근사한 함수, Kcco는 전류 제어 발진기(14)의 비례 상수, Clp는 루프 필터(13)의 커패시턴스, Rlp는 루프 필터(13)의 저항 값, α는 수학식 3에서 나타낸 Icco와 Ix의 비례 값이며, R은 전압-전류 컨버터(140)의 출력부(146)에 포함된 저항의 저항 값이다.
선형 전류 제어 발진기 모델은 수학식 5와 같이 표현될 수 있다.
Figure 112007026812213-pat00005
여기서 Kcco는 수학식 5로 표현되는 직선의 기울기에 해당하고 K는 y축 절편에 해당한다.
수학식 3, 수학식 5 및 Fout = M*Fref의 관계를 이용하면 본 발명의 일 실시 예에 따른 위상 고정 루프의 대역폭 ωb는 수학식 6으로 표현된다.
Figure 112007026812213-pat00006
Icp/Ix = β(상수)이므로 수학식 6의 대역폭 ωb는 실질적으로 기준 주파수(Fref)만의 함수라고 할 수 있다. 또한 동일한 공정에 의하는 경우 PVT 요인이 변화에 의해 Rlp 및 R 은 같은 영향을 받기 때문에 PVT 요인의 영향이 감소될 수 있다.
도 5는 본 발명의 일 실시예에 따른 위상 고정 루프에서 분주비와 대역폭의 관계를 나타내는 그래프이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 위상 고정 루프에서는, 분주비가 약 4배 증가하는 경우 대역폭(ωb)은 초기값의 약 0.82로 감소한다. 수학식 2를 참조하면, 종래의 위상 고정 루프에서는 대역폭(Δω)이 분주비(M)에 반비례하므로 분주비가 초기값보다 약 4배 증가하는 경우 대역폭(Δω)은 초기값의 약 1/4=0.25로 감소한다. 따라서 본 발명의 일 실시예에 따른 위상 고정 루프는 종래의 위상 고정 루프와 비교하여 분주비의 변화에 매우 둔감한 것을 알 수 있다.
도 6은 일반적인 위상 고정 루프의 동작 범위를 나타내는 그래프이고, 도 7은 본 발명의 일 실시예에 따른 위상 고정 루프의 동작 범위를 나타내는 그래프이다.
도 6을 참조하면, 일반적인 위상 고정 루프의 차지 펌프에 포함된 전류원은 일정한 바이어스 전압에 기초하여 펌프 전류(Iup', Idn')를 공급한다. 따라서 제어 전압(VCTRL)이 하한(V1)과 상한(V2) 사이의 값을 가져야 차지 펌프가 포화 영역에서 동작한다.
이와는 달리, 본 발명의 일 실시예에 따른 위상 고정 루프에서는 바이어스 전압(VBSP, VBSN)이 제어 전압(VCTRL)에 따라 변화하기 때문에 펌프 전류(Iup, Idn)는 도 7에 도시된 것과 같이 루프 다이내믹에 상응하는 변화를 나타낸다. 따라서 제어 전압(VCTRL)의 하한을 제거하여 위상 고정 루프의 성능을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 위상 고정 루프의 제어 전압의 파형도이다.
도 8에 도시된 곡선들(S1, S2, S3)은 조건의 변화에 따른 제어 전압(VCTRL)의 파형을 나타낸다. 도 8에서 알 수 있는 바와 같이 다양한 조건 하에서 제어 전압(VCTRL)은 신속히 안정화되며, 락킹 타임(locking time)은 약 35μsec 이하로서 매우 양호함을 알 수 있다. 각 곡선들(S1, S2, S3)에 상응하는 조건은 표 1과 같다.
Figure 112007026812213-pat00007
도 9는 본 발명의 일 실시예에 따른 위상 고정 루프에 포함된 전압-전류 컨버터의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 전압-전류 컨버터(140a)는 바이어스부(142a), 증폭부(144a) 및 출력부(146a)를 포함한다. 전압-전류 컨버터(140a)는 스타트업 회로(148a)를 더 포함할 수 있다. 도 9의 전압-전류 컨버터(140a)는 도 3의 전압-전류 컨버터(140)와 상하 대칭적인 구조이다.
바이어스부(142a)는 제 1 바이어스 전압(VBSNa) 및 제 2 바이어스 전압(VBSPa)에 의해 셀프-바이어스된 CMOS 인버터(TP11, TN11)를 포함한다. 예를 들어, 바이어스부(142a)는 세 개의 트랜지스터들(TP11, TN11, TN21)로 구현될 수 있다. 제 1 트랜지스터(TN11)는 다이오드 결합되고 게이트의 전압을 제 1 바이어스 전압(VBSNa)으로 발생한다. 제 2 트랜지스터(TP11)는 제 1 트랜지스터(TN11)와 함께 CMOS 인버터를 형성하고 제 2 바이어스 전압(VBSPa)이 게이트로 인가된다. 제 3 트랜지스터(TN21)는 제 1 트랜지스터(TN11)와 함께 커런트 미러를 형성하고 상기 CMOS 인버터의 전류를 미러링한 제 1 전류(Im)를 출력한다.
증폭부(144)는 제 1 전류(Im)에 기초하고 제어 전압(VCTRL) 및 피드백 전압(VFB)을 비교하여 제 2 바이어스 전압(VBSN)을 발생한다. 예를 들어, 증폭부(144)는 제 1 전류(Im)를 수신하는 공통 노드(Nc)에 연결된 모스 차동쌍(TN31, TN41)으로 구현될 수 있다. 모스 차동쌍(TN31, TN41)은 제어 전압(VCTRL) 및 피드백 전압(VFB)을 게이트로 각각 수신하고 트랜지스터(TN31)의 드레인 전압을 제 2 바이어스 전압(VBSPa)으로 발생한다. 모스 차동쌍(TN31, TN41)에는 능동 부하로서 커런트 미러(TP21, TP31)가 결합될 수 있다.
출력부(146a)는 제 2 바이어스 전압(VBSPa)에 기초하여 컨버터 전류(Ix) 및 피드백 전압(VFB)을 발생한다. 출력부(146a)는 직렬로 연결된 모스 트랜지스터(TP41) 및 저항(R)을 포함할 수 있다. 모스 트랜지스터(TP41)의 게이트에 제 2 바이어스 전압(VBSPa)이 인가되고 모스 트랜지스터(TP41)의 드레인 전압이 피드백 전압(VFB)으로 제공된다.
상술한 바와 같이, 본 발명의 실시예들에 따른 위상 고정 루프 및 위상 고정 방법은 셀프-바이어스된 전압-전류 컨버터에 의해 바이어스 전압을 발생하고 상기 바이어스 전압에 기초하여 발생한 루프 다이내믹에 상응하는 전류들을 이용하여 분주비 및 PVT 요인의 변화에 둔감한 특성을 갖는다.
또한, 본 발명의 실시예들에 따른 위상 고정 루프 및 위상 고정 방법은 작은 면적으로 구현되고 저전력으로 동작하며 동작 범위의 제한을 완화하여 향상된 성능을 갖는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 바이어스 전압 및 위상차 검출 신호에 기초하여 제어 전압을 조절하기 위한 펌프 전류를 발생하는 차지 펌프;
    상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환하는 셀프-바이어스된 전압-전류 컨버터; 및
    상기 바이어스 전압에 기초하여 발진기 전류를 발생하고 상기 발진기 전류에 상응하는 주파수를 갖는 출력 신호를 발생하는 전류 제어 발진기를 포함하고,
    상기 차지 펌프, 상기 전압-전류 컨버터 및 상기 전류 제어 발진기는, 상기 바이어스 전압이 공통 게이트 전압으로 인가되는 모스 트랜지스터를 각각 포함하는 위상 고정 루프.
  2. 제 1 항에 있어서,
    상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류는 서로 비례하는 것을 특징으로 하는 것을 특징으로 하는 위상 고정 루프.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류의 비례 값들은 상기 각각의 모스 트랜지스터의 사이즈에 의해 결정되는 것을 특징으로 하는 위상 고정 루프.
  5. 제 1 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 전압-전류 컨버터는,
    상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압에 의해 셀프-바이어스된 CMOS 인버터를 포함하고 상기 제 1 바이어스 전압 및 상기 CMOS 인버터의 전류를 미러링한 제 1 전류를 발생하는 바이어스부;
    상기 제 1 전류에 기초하고 상기 제어 전압 및 피드백 전압을 비교하여 상기 제 2 바이어스 전압을 발생하는 증폭부; 및
    상기 제 2 바이어스 전압에 기초하여 상기 컨버터 전류 및 상기 피드백 전압을 발생하는 출력부를 포함하는 것을 특징으로 하는 위상 고정 루프.
  6. 제 5 항에 있어서, 상기 전압-전류 컨버터는,
    동작 초기의 상기 제 1 바이어스 전압의 값을 제어하는 스타트업 회로를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  7. 제 5 항에 있어서, 상기 바이어스부는,
    다이오드 결합된 게이트의 전압을 상기 제 1 바이어스 전압으로 발생하는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 함께 CMOS 인버터를 형성하고 상기 제 2 바이어스 전압이 게이트로 인가되는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터와 함께 커런트 미러를 형성하고 상기 제 1 전류를 출력하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 위상 고정 루프.
  8. 제 5 항에 있어서, 상기 증폭부는,
    상기 제 1 전류를 수신하는 공통 노드에 연결되고, 상기 제어 전압 및 상기 피드백 전압을 수신하고 드레인 전압을 상기 제 2 바이어스 전압으로 발생하는 모스 차동쌍; 및
    상기 모스 차동쌍에 결합된 커런트 미러를 포함하는 것을 특징으로 하는 위상 고정 루프.
  9. 제 5 항에 있어서,
    상기 출력부는, 직렬로 연결된 저항 및 모스 트랜지스터를 포함하고, 상기 모스 트랜지스터의 게이트에 상기 제 2 바이어스 전압이 인가되고 상기 모스 트랜지스터의 드레인 전압을 상기 피드백 전압으로 제공하는 것을 특징으로 하는 위상 고정 루프.
  10. 제 1 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 차지 펌프는,
    상기 제 1 바이어스 전압에 기초하여 제 1 펌프 전류를 발생하는 제 1 전류원;
    상기 제 2 바이어스 전압에 기초하여 제 2 펌프 전류를 발생하는 제 2 전류원; 및
    상기 제 1 전류원 및 상기 제 2 전류원 사이에 결합되고, 상기 위상차 검출 신호에 기초하여 상기 제 1 펌프 전류 및 상기 제 2 펌프 전류 중 하나를 선택하는 스위치부를 포함하는 것을 특징으로 하는 위상 고정 루프.
  11. 제 10 항에 있어서,
    상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 상기 제어 전압에 따라 변화하는 것을 특징으로 하는 위상 고정 루프.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 전류 제어 발진기는,
    상기 바이어스 전압에 기초하여 상기 컨버터 전류에 비례하는 상기 발진기 전류를 발생하는 전류원; 및
  13. 바이어스 전압 및 위상차 검출 신호에 기초하여 제어 전압을 조절하기 위한 펌프 전류를 발생하는 단계;
    셀프-바이어스 방식에 의해 상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환하는 단계;
    상기 바이어스 전압에 기초하여 발진기 전류를 발생하는 단계; 및
    상기 발진기 전류에 상응하는 주파수를 갖는 출력 신호를 발생하는 단계를 포함하고,
    상기 펌프 전류를 발생하는 단계, 상기 제어 전압을 컨버터 전류로 변환하는 단계, 및 상기 발진기 전류를 발생하는 단계는,
    상기 바이어스 전압을 각각의 모스 트랜지스터의 공통 게이트 전압으로 인가하는 단계를 각각 포함하는 위상 고정 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류는 서로 비례하는 것을 특징으로 하는 것을 특징으로 하는 위상 고정 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서, 상기 펌프 전류를 발생하는 단계, 상기 제어 전압을 컨버터 전류로 변환하는 단계, 및 상기 발진기 전류를 발생하는 단계는,
    상기 펌프 전류, 상기 발진기 전류 및 상기 컨버터 전류의 비례 값들을 결정하기 위하여 상기 각각의 모스 트랜지스터의 사이즈를 조절하는 단계를 각각 더 포함하는 것을 특징으로 하는 위상 고정 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 바이어스 전압을 발생하고 상기 제어 전압을 컨버터 전류로 변환하는 단계는,
    상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압에 의해 셀프-바이어스된 CMOS 인버터를 이용하여 기준 전류를 발생하는 단계;
    상기 CMOS 인버터의 공통 드레인 전압을 상기 제 1 바이어스 전압으로 발생하는 단계;
    상기 기준 전류를 미러링하여 제 1 전류를 발생하는 단계;
    상기 제 1 전류에 기초하고 상기 제어 전압 및 피드백 전압을 비교하여 상기 제 2 바이어스 전압을 발생하는 단계; 및
    상기 제 2 바이어스 전압에 기초하여 상기 컨버터 전류 및 상기 피드백 전압을 발생하는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서, 상기 제 2 바이어스 전압을 발생하는 단계는,
    상기 제 1 전류를 수신하는 공통 노드에 연결된 모스 차동쌍을 통하여 상기 제어 전압 및 상기 피드백 전압을 비교하는 단계; 및
    상기 모스 차동쌍의 상기 제어 전압이 인가되는 트랜지스터의 드레인 전압을 상기 제 2 바이어스 전압으로 출력하는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 펌프 전류를 발생하는 단계는,
    상기 제 1 바이어스 전압에 기초하여 제 1 펌프 전류를 발생하는 단계;
    상기 제 2 바이어스 전압에 기초하여 제 2 펌프 전류를 발생하는 단계; 및
    상기 위상차 검출 신호에 기초하여 상기 제 1 펌프 전류 및 상기 제 2 펌프 전류 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18 항에 있어서,
    상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 상기 제어 전압에 따라 변화하는 것을 특징으로 하는 위상 고정 방법.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203570A (ja) * 2000-01-21 2001-07-27 Hitachi Ltd Ｐｌｌ回路及び半導体集積回路
US6919769B2 (en) * 2003-09-24 2005-07-19 Intel Corporation Method and apparatus for fast lock acquisition in self-biased phase locked loops

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203570A (ja) * 2000-01-21 2001-07-27 Hitachi Ltd Ｐｌｌ回路及び半導体集積回路
US6919769B2 (en) * 2003-09-24 2005-07-19 Intel Corporation Method and apparatus for fast lock acquisition in self-biased phase locked loops

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987072B1 (ko) 2010-01-27 2010-10-11 삼성탈레스 주식회사 위상 고정 루프의 위상 잡음 개선 장치 및 방법

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