JP5438803B2 - 電源装置およびそれを用いた試験装置 - Google Patents

Description

本発明は、デバイスに電源電圧もしくは電源電流を供給する電源装置に関する。

試験装置は、被試験デバイス（ＤＵＴ）に電源電圧もしくは電源電流（以下、電源電圧Ｖ_ＤＤという）を供給する電源装置を備える。図１は、従来の電源装置を模式的に示すブロック図である。電源装置１１００は、電源出力部１０２６と、電源出力部１０２６を制御する周波数制御コントローラ（以下、コントローラという）１０２４を備える。たとえば電源出力部１０２６は、オペアンプ（バッファ）、ＤＣ／ＤＣコンバータやリニアレギュレータ、あるいは定電流源であり、ＤＵＴ１に供給すべき電源電圧もしくは電源電流（出力信号ＯＵＴ）を生成する。

ＤＵＴ１の電源端子の直近には、デカップリングキャパシタＣ１が設けられ、また電源装置１１００の出力端子とＤＵＴ１の電源端子の間は、ケーブルを介して接続される。電源装置１１００の制御対象は、電源出力部１０２６の出力信号ＯＵＴではなく、実際にＤＵＴ１の電源端子に印加される電源電圧Ｖ_ＤＤである。従来においてコントローラ１０２４は、フィードバックされた観測値（制御対象）と所定の参照値（基準値）の差分値がゼロとなるように、制御値を出力する。観測値としては、ＤＵＴ１に供給される電源電圧や電源電流などに応じたフィードバック信号が例示される。たとえば図１に減算器のシンボルで示される回路要素１０２２は、誤差増幅器（演算増幅器）であり、観測値と基準値の誤差を増幅する。アナログのコントローラ１０２４は、誤差がゼロとなるように制御値を生成する。電源出力部１０２６の状態は、制御値に応じてフィードバック制御され、その結果、制御対象である電源電圧Ｖ_ＤＤが目標値に安定化される。制御対象１０１０を制御する際に考慮すべきパラメータは、寄生パラメータ１０３０として模式的に示される。寄生パラメータ１０３０には、電源ケーブルや電源装置１１００内部の寄生抵抗、寄生容量、寄生インダクタなどが含まれる。

特開平６−２４９８８９号公報 特開２０１２−２６６６号公報

従来では、コントローラ１０２４はアナログ回路を用いて構成されていた。したがってその総合的な性能は、それを構成するアナログ素子の性能で固定的に決定されるという問題がある。つまり、ある制御対象１０１０および寄生パラメータ１０３０を想定して設計された電源装置１１００は、制御対象１０１０や寄生パラメータ１０３０が設計時の想定値とは異なるものであるとき、設計通りの性能を発揮することができない。

また従来では、制御対象１０１０および寄生パラメータ１０３０を、それらとよくフィッティングする等価回路を用いて近似していたが、こうした近似には高精度が期待できない。そこで従来では、コントローラ１０２４のフィードバック帯域を狭く設計し、不本意ながらも特性を悪化させ、回路動作の安定化を図る必要があった。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、負荷を含む系の変動時に、高速に電源信号を安定化可能な電源装置の提供にある。

本発明のある態様は、電源ラインを介してデバイスの電源端子に電源信号を供給する電源装置に関する。電源装置は、デバイスの電源端子に供給される電源信号に応じたアナログ観測値をフィードバックラインを介して受け、アナログ観測値をアナログ／デジタル変換してデジタル観測値を生成するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル観測値が所定の基準値と一致するように調節される制御値をデジタル演算処理によって生成するデジタル演算部と、制御値をデジタル／アナログ変換し、その結果得られるアナログの電源信号を、電源ラインを介してデバイスの電源端子に供給するＤ／Ａコンバータと、制御値とデジタル観測値の比を算出する帰還率算出部と、を備える。デジタル演算部は、帰還率算出部が計算した比にもとづいて、その演算処理の内容が変更可能に構成される。

制御値Ｄ_ＯＵＴとデジタル観測値Ｄ_Ｍの間には、Ｄ_ＯＵＴ≧Ｄ_Ｍの関係が成り立ち、それらの比である帰還率β＝Ｄ_Ｍ／Ｄ_ＯＵＴは、０〜１の範囲で変動する。この態様によれば、応答制御部によって、帰還率βが小さいほど系の応答が速くなるようにデジタル演算部３０を制御することにより、電源信号を短時間で目標値に収束させることができ、および／または、電源信号の変動を抑制することができる。

デジタル演算部は、デジタル観測値と基準値の誤差を示す誤差信号を生成する減算器と、誤差信号に帰還率算出部が計算した比に応じた係数を乗算するスケーリング部と、スケーリング部から出力される誤差信号にもとづき制御値を生成するコントローラと、を含んでもよい。
誤差信号をスケーリングすることにより、系の応答速度を変化させることができる。

デジタル演算部は、減算器から出力される誤差信号と、スケーリング部から出力される誤差信号と、の一方を選択し、コントローラに出力するセレクタをさらに含んでもよい。
これにより、制御値Ｄ_ＯＵＴとデジタル観測値Ｄ_Ｍの比にもとづいて系の応答速度を変化させる状態と、変化させない状態を切りかえることができる。

帰還率算出部は、制御値Ｄ_ＯＵＴとデジタル観測値Ｄ_Ｍの比として、
β＝Ｄ_Ｍ／Ｄ_ＯＵＴ
で与えられる帰還率βを算出してもよい。スケーリング部は、帰還率βに実質的に反比例するように係数を定めてもよい。

帰還率算出部は、制御値Ｄ_ＯＵＴとデジタル観測値Ｄ_Ｍの比として、
１／β＝Ｄ_ＯＵＴ／Ｄ_Ｍ
で与えられる帰還率の逆数１／βを算出してもよい。スケーリング部は、帰還率の逆数１／βに実質的に比例するように係数を定めてもよい。

デジタル演算部は、デジタル観測値と基準値の誤差を示す誤差信号を生成する減算器と、誤差信号にもとづき、比例制御、比例・積分制御、比例・積分・微分制御のいずれかにより、制御値を生成するコントローラと、帰還率算出部が計算した比にもとづいて、コントローラの比例係数、積分係数、微分係数の少なくともひとつを変化させる係数制御部と、を含んでもよい。
コントローラの係数を変化させることにより、系の応答速度を変化させることができる。

デジタル演算部は、その演算処理の内容を固定する第１モードと、その演算処理の内容を帰還率算出部が計算した比に応じて制御する第２モードと、が切りかえ可能に構成されてもよい。
たとえば電源装置を半導体試験装置に使用する場合、あらかじめ系の変動を予測することができる。この場合に、系の変動に先立って第２モードに切りかえることにより、電源信号を安定化できる。

デジタル演算部は、
（１）電源信号Ｓ_ＰＳのスタートアップ（電源オン）
（２）検出抵抗Ｒｓの抵抗値の切りかえ
（３）負荷インピーダンスの変動
（４）電源電圧Ｖ_ＤＤの目標値の変更
（５）電源電流Ｉ_ＤＤの目標値の変更
の少なくともひとつのイベントの発生に先立ち、第２モードを選択してもよい。

アナログ観測値は、電源端子に供給される電圧を示してもよい。
アナログ観測値は、電源ラインを介して電源端子に供給される電流を示してもよい。電源装置は、電源ライン上に設けられた検出抵抗と、検出抵抗の両端間の電圧に応じたアナログ観測値を生成するセンスアンプと、をさらに備えてもよい。

アナログ観測値は、電源端子に供給される電圧と、電源ラインを介して電源端子に供給される電流のうち、選択された一方を示してもよい。

本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスに対して電源信号を供給する上述の電源装置を備える。
この態様によると、電源の影響を抑制しつつ、被試験デバイスの良否や不良箇所を判定できる。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、負荷を含む系の変動時に、電源信号を高速に安定化できる。

従来の電源装置を模式的に示すブロック図である。 実施の形態に係る電源装置を備える試験装置を示すブロック図である。 デジタル演算部の構成例を示す回路図である。 図４（ａ）、（ｂ）は、帰還率βと係数Ｋの関係の具体例を示す図である。 図２の電源装置の動作シーケンスを示すフローチャートである。 図６（ａ）、（ｂ）は、図２の電源装置の電流供給モードのスタートアップ時の電流Ｉ_ＤＤ（Ｄ_Ｍ＿Ｉ）示す波形図である。 図７（ａ）、（ｂ）は、図２の電源装置の電流供給モードのスタートアップ時の電流Ｉ_ＤＤ（Ｄ_Ｍ＿Ｉ）示す波形図である。 第１の変形例に係るデジタル演算部の構成を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る電源装置１００を備える試験装置２示すブロック図である。試験装置２は、ＤＵＴ１に信号を与え、ＤＵＴ１からの信号を期待値と比較して、ＤＵＴ１の良否や不良箇所を判定する。

試験装置２は、ドライバＤＲ、コンパレータ（タイミングコンパレータ）ＣＰ、電源装置１００などを備える。ドライバＤＲは、ＤＵＴ１に対してテストパターン信号を出力する。このテストパターン信号は図示しないタイミング発生器ＴＧ、パターン発生器ＰＧおよび波形整形器ＦＣ（Format Controller）などによって生成され、ドライバＤＲに入力される。ＤＵＴ１が出力する信号は、コンパレータＣＰに入力される。コンパレータＣＰは、ＤＵＴ１からの信号を所定のしきい値と比較し、比較結果を適切なタイミングでラッチする。コンパレータＣＰの出力は、その期待値と比較される。以上が試験装置２の概要である。

電源装置１００は、ＤＵＴ１に対する電源信号Ｓ_ＰＳを生成し、電源ケーブル（電源ライン）４などを介して、ＤＵＴ１の電源端子Ｐ１へと供給する。
本実施の形態に係る電源装置１００は、ＤＵＴ１に供給される電源信号Ｓ_ＰＳの電圧値Ｖ_ＤＤを一定に保つ電圧供給（ＶＳ）モードと、電源信号の電流量Ｉ_ＤＤを一定に保つ電流供給（ＩＳ）モードと、が切りかえ可能に構成される。

一般的な電源装置は負荷が急激に変動すると、フィードバックによる電源信号の制御が追従できなくなり、出力信号が目標値から逸脱する。試験装置２において電源装置の出力信号が変動すると、ＤＵＴ１が出力する信号に影響を及ぼしてしまう。つまりコンパレータＣＰによって判定された不良（Ｆａｉｌ）が、ＤＵＴ１そのものに起因するものなのか、電源装置に起因するものなのかを区別できなくなる。

特に試験工程におけるＤＵＴ１の負荷変動は、ＤＵＴ１が出荷された後にセット（電子機器）に搭載された状態での負荷変動よりも大きい。かかる事情から試験装置２に搭載される電源装置１００には、負荷変動に対する追従性が厳しく要求される。以下では、試験装置２に好適に利用可能な電源装置１００の構成を説明する。

電源装置１００は、Ａ／Ｄコンバータ２０、デジタル演算部３０、Ｄ／Ａコンバータ４０、バッファアンプ４２、検出抵抗Ｒｓ、センスアンプ４４、帰還率算出部５０を備える。

Ａ／Ｄコンバータ２０は、ＤＵＴ１の電源端子Ｐ１に供給される電源信号Ｓ_ＰＳに応じたアナログ観測値Ｖ_Ｍをフィードバックライン６を介して受け、それをアナログ／デジタル変換して、デジタル観測値Ｄ_Ｍを生成する。

より具体的には、電圧供給モードにおいてＡ／Ｄコンバータ２０は、ＤＵＴ１に供給される電源電圧Ｖ_ＤＤを示すアナログ観測値Ｖ_Ｍ＿Ｖをアナログ／デジタル変換し、デジタル観測値Ｄ_Ｍ＿Ｖを生成する。アナログ観測値Ｖ_Ｍ＿Ｖは、ＤＵＴ１に供給される電源電圧Ｖ_ＤＤそのものであってもよいし、電源電圧Ｖ_ＤＤを分圧により降圧した電圧であってもよい。

電流供給モードにおいて、Ａ／Ｄコンバータ２０は、ＤＵＴ１に供給される電源電流Ｉ_ＤＤを示すアナログ観測値Ｖ_Ｍ＿Ｉをアナログ／デジタル変換し、デジタル観測値Ｄ_Ｍ＿Ｉを生成する。たとえば電源ライン４の経路上には、検出抵抗Ｒｓが設けられる。検出抵抗Ｒｓには、電源電流Ｉ_ＤＤに比例した電圧降下が生ずる。センスアンプ４４は、検出抵抗Ｒｓの電圧降下を増幅し、アナログ観測値Ｖ_Ｍ＿Ｉを生成する。検出抵抗Ｒｓは、電源電流Ｉ_ＤＤの電流レンジに応じて抵抗値が切りかえ可能な可変抵抗である。

Ａ／Ｄコンバータ２０は、アナログ観測値Ｖ_Ｍ＿Ｖ、Ｖ_Ｍ＿Ｉそれぞれをデジタル観測値に変換する電流用Ａ／Ｄコンバータ２２および電圧用Ａ／Ｄコンバータ２４を含む。なお、電流供給モードと電圧供給モードにおいて、ひとつのＡ／Ｄコンバータを時分割で共有してもよい。

デジタル演算部３０は、デジタル演算処理によってデジタルの制御値Ｄ_ＯＵＴを生成する。デジタル制御値Ｄ_ＯＵＴは、Ａ／Ｄコンバータ２０からのデジタル観測値Ｄ_Ｍが所定の基準値Ｒｅｆと一致するように調節される。たとえばデジタル演算部３０は、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）またはＦＰＧＡ（Field Programmable Gate Array）などで構成することができる。

デジタル演算部３０は、その演算処理の内容、言い換えれば制御特性が変更可能に構成される。本明細書において、演算処理の内容の制御を、応答速度制御とも称する。たとえばデジタル演算部３０は、デジタル観測値Ｄ_Ｍと基準値Ｒｅｆの差分（誤差）にもとづき、ＰＩＤ（比例、積分、微分）制御を行ってもよい。この場合、演算処理の内容の変更は、ＰＩＤ制御における各種のパラメータ（たとえば利得、フィルタの次数やカットオフ周波数）の変更、あるいは演算式の変更であってもよい。あるいはデジタル演算部３０は、ＰＩＤ制御に代えて、Ｐ制御、ＰＩ制御、ＰＤ制御のいずれかを行ってもよい。

より具体的には、デジタル演算部３０は、減算器３２とコントローラ３４を含む。
減算器３２は、デジタル観測値Ｄ_Ｍと基準値Ｒｅｆの誤差を示す誤差信号Ｓ_ＥＲＲ生成する。コントローラ３４は、誤差信号Ｓ_ＥＲＲにもとづき、（１）比例（Ｐ）制御、（２）比例・積分（ＰＩ）制御、（３）比例・積分・微分（ＰＩＤ）制御のいずれかにより、制御値Ｄ_ＯＵＴを生成する。

Ｄ／Ａコンバータ４０は、制御値Ｄ_ＯＵＴをデジタル／アナログ変換し、その結果得られるアナログ電圧Ｖ_ＯＵＴを電源信号Ｓ_ＰＳとして、電源ライン４を介して被試験デバイス１の電源端子Ｐ１に供給する。Ｄ／Ａコンバータ４０の後段には、出力インピーダンスが低いバッファアンプ４２が設けられる。

帰還率算出部５０は、制御値Ｄ_ＯＵＴとデジタル観測値Ｄ_Ｍの比である帰還率βもしくはその逆数を算出する。
電圧供給モードにおける帰還率β_Ｖは、
β_Ｖ＝Ｄ_Ｍ＿Ｖ／Ｄ_ＯＵＴ …（１ａ）
で与えられる。また電流供給モードにおける帰還率β_Ｉは、
β_Ｉ＝Ｄ_Ｍ＿Ｉ／Ｄ_ＯＵＴ …（１ｂ）
で与えられる。

デジタル演算部３０は、帰還率β_Ｖ、β_Ｉ（もしくはその逆数）にもとづいてその演算処理の内容が変更可能に構成される。演算処理の内容とは、制御値Ｄ_ＯＵＴを生成する際に使用するパラメータや、演算方法などを含む。具体的にはデジタル演算部３０は、帰還率βが小さいほど応答速度が高くなり、帰還率βが大きいほど応答速度が低下するように、演算処理の内容を変更する。別の観点から言えば、帰還率βに応じて、デジタル演算部３０の周波数特性が変化する。

図３は、デジタル演算部３０の構成例を示す回路図である。
デジタル演算部３０は、減算器３２、コントローラ３４に加えて、スケーリング部３６、セレクタ３８、モード制御部３９を含む。
スケーリング部３６は、誤差信号Ｓ_ＥＲＲに、帰還率βに応じた係数Ｋを乗算する。係数Ｋは、帰還率βを引数とする関数ｆ（β）として定義してもよい。

最も簡易には、係数Ｋは、帰還率βに実質的に反比例してもよい。つまり係数Ｋは、帰還率βの逆数に比例するように、式（２ａ）、（２ｂ）にしたがって定められてもよい。ただしａ_Ｖ、ａ_Ｉは定数である。
Ｋ_Ｖ＝ａ_Ｖ／β_Ｖ …（２ａ）
Ｋ_Ｉ＝ａ_Ｉ／β_Ｉ …（２ｂ）

図４（ａ）、（ｂ）は、帰還率βと係数Ｋの関係の具体例を示す図である。図４（ａ）では、Ｋはβに反比例する。この場合、除算演算が必要となるため、係数Ｋを計算するための除算器が必要となる。図４（ｂ）では、βの範囲に応じて、離散的な係数Ｋが選択される。この場合、テーブル参照により係数Ｋを設定したり、ビットシフトにより係数Ｋを計算できるため、除算器が不要となる。

変形例において、帰還率算出部５０は、式（３ａ）、（３ｂ）にしたがって帰還率の逆数１／βを計算してもよい。
１／β_Ｖ＝Ｄ_ＯＵＴ／Ｄ_Ｍ＿Ｖ …（３ａ）
１／β_Ｉ＝Ｄ_ＯＵＴ／Ｄ_Ｍ＿Ｉ …（３ａ）
この場合、スケーリング部３６は、帰還率算出部５０により算出された帰還率の逆数１／βにもとづいて、より具体的には逆数１／βに係数ａを乗ずることにより係数Ｋを計算してもよい。この場合、係数Ｋを計算するための除算器を、乗算器で置き換えることができ、ハードウェアリソースを節約できる。

なお係数Ｋは、かならずしも帰還率βに反比例する必要はなく、シミュレーションあるいは実測にもとづいて、系の制御量である電源信号Ｓ_ＰＳの変動が小さくなるように定めればよい。

セレクタ３８は、減算器３２からの誤差信号Ｓ_ＥＲＲと、スケーリング部３６からの誤差信号Ｓ_ＥＲＲを受け、第１モードにおいて前者を、第２モードにおいて後者を選択する。モード制御部３９は、第１モードと第２モードを制御する。たとえばモード制御部３９は、ＤＵＴ１および電源装置１００を含む系全体が安定している通常状態においては、第１モードを選択する。モード制御部３９は、電源装置１００の応答速度を高めるべきイベントの発生に先立ち、第２モードを選択する。モード制御部３９は、第２モードを選択した後、系が安定すると、第１モードを選択する。

応答速度を高めるべきイベントとしては、以下が例示される。
（１）電源信号Ｓ_ＰＳのスタートアップ（電源オン）
（２）検出抵抗Ｒｓの抵抗値の切りかえ
（３）負荷インピーダンスの変動
（４）電源電圧Ｖ_ＤＤの目標値の変更
（５）電源電流Ｉ_ＤＤの目標値の変更

以上が電源装置１００の構成である。続いてその動作を説明する。
図５は、図２の電源装置１００の動作シーケンスを示すフローチャートである。第１モードφ１では、以下の動作が繰り返される。
・ Ａ／Ｄコンバータ２０によるデジタル観測値Ｄ_Ｍの取得（Ｓ１００）
・ デジタル演算部３０による誤差信号Ｓ_ＥＲＲの生成（Ｓ１０２）
・ コントローラ３４による制御値Ｄ_ＯＵＴの生成（Ｓ１０４）
・ Ｄ／Ａコンバータ４０によるアナログ電圧Ｖ_ＯＵＴの生成（Ｓ１０６）

第２モードφ２では、以下の動作が繰り返される。
・ Ａ／Ｄコンバータ２０によるデジタル観測値Ｄ_Ｍの取得（Ｓ２００）
・ デジタル演算部３０による誤差信号Ｓ_ＥＲＲの生成（Ｓ２０２）
・ 帰還率算出部５０による帰還率βの算出（Ｓ２０４）
・ デジタル演算部３０による応答速度制御（Ｓ２０６）
・ コントローラ３４による制御値Ｄ_ＯＵＴの生成（Ｓ２０８）
・ Ｄ／Ａコンバータ４０によるアナログ電圧Ｖ_ＯＵＴの生成（Ｓ２１０）

モード制御部３９は、系の状態に応じて、第１モードφ１と第２モードφ２を切りかえる。具体的には、上述のいずれかのイベントが生ずるとき、それに先だって第２モードφ２に切りかえ（Ｓ３００）、系が安定化すると第１モードφ１に戻す（Ｓ３０２）。

図６（ａ）、（ｂ）は、図２の電源装置１００の電流供給モードのスタートアップ時の電流Ｉ_ＤＤ（Ｄ_Ｍ＿Ｉ）示す波形図である。縦軸は、目標値Ｒｅｆに対する比を示している。図６（ａ）は、第１モードφ１を選択し、デジタル演算部３０の応答速度制御を行わない場合の動作を、図６（ｂ）は、第２モードφ２を選択し、デジタル演算部３０の応答速度の制御を行ったときの動作を示す。ＤＵＴ１のインピーダンスは０Ωである。

図６（ａ）に示すように、デジタル演算部３０の応答速度制御を行わない場合、デジタル観測値Ｄ_Ｍ＿Ｉが目標値Ｒｅｆの９９％に達するのに要するセトリング時間は、６６μｓである。これに対して、帰還率βにもとづいてデジタル演算部３０の応答速度制御を行った場合、図６（ｂ）に示すようにセトリング時間は、６０μｓに短縮できる。

この効果は、負荷インピーダンスが大きくなったときにより顕著となる。図７（ａ）、（ｂ）は、図２の電源装置１００の電流供給モードのスタートアップ時の電流Ｉ_ＤＤ（Ｄ_Ｍ＿Ｉ）示す波形図である。ＤＵＴ１のインピーダンスは６４ｋΩである。

図７（ａ）に示すように、デジタル演算部３０の応答速度制御を行わない場合、デジタル観測値Ｄ_Ｍ＿Ｉが目標値Ｒｅｆの９９％に達するのに要するセトリング時間は、４．７ｍｓである。これに対して、帰還率βにもとづいてデジタル演算部３０の応答速度制御を行った場合、図７（ｂ）に示すようにセトリング時間は、６０μｓに短縮できる。

このように、実施の形態に係る電源装置１００によれば、帰還率βもしくはその逆数１／βを計算することにより、負荷の状態を推定し、その結果にもとづいてデジタル演算部３０の応答速度を制御することにより、電源信号Ｓ_ＰＳを短時間で目標値に収束させることができる。

また、図６（ａ）および図７（ａ）に示すように、デジタル演算部３０の応答速度制御を行わない場合、セトリング時間は、ＤＵＴ１のインピーダンスに応じて変化する。これに対して、デジタル演算部３０の応答速度制御を行うことにより、セトリング時間を、ＤＵＴ１のインピーダンスの値などの系の状態にかかわらず一定に保つことができる。

図６（ａ）、（ｂ）および図７（ａ）、（ｂ）では、電流供給モードについて説明したが、電圧供給モードについても同様の効果を得ることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（変形例１）
図８は、第１の変形例に係るデジタル演算部３０ａの構成を示す図である。
デジタル演算部３０ａのコントローラ３４ａ、ＰＩＤコントローラである。乗算器６０は、誤差信号Ｓ_ＥＲＲに比例係数Ｋ_Ｐを乗算する。積分器６２は誤差信号Ｓ_ＥＲＲを積分する。乗算器６４は、積分器６２の出力に積分係数Ｋ_Ｉを乗算する。微分器６６は誤差信号Ｓ_ＥＲＲを微分する。乗算器６８は、微分器６６の出力に微分係数Ｋ_Ｄを乗算する。加算器７０は、乗算器６０、６４、６８の出力を加算し、制御値Ｄ_ＯＵＴを生成する。

この構成において、コントローラ３４ａの乗算器６０、６４、６８は、帰還率β（またはその逆数）にもとづいて、比例係数Ｋ_Ｐ、積分係数Ｋ_Ｉ、微分係数Ｋ_Ｄの少なくともひとつを変化させる。係数は、演算処理によって算出してもよいし、あらかじめ定められたテーブルを参照してもよい。

この変形例によっても、実施の形態と同様の効果を得ることができる。さらに係数Ｋ_Ｐ、Ｋ_Ｉ、Ｋ_Ｄに、異なるβ依存性を持たせることができるため、実施の形態に係るデジタル演算部３０と比べて、より最適な制御が可能となる。

（変形例２）
図８のデジタル演算部３０ａは、βに応じた演算処理の内容の制御として、ＰＩＤ、Ｐ、ＰＩ、ＰＤなどの制御方式自体を切りかえてもよい。

（変形例３）
実施の形態では、電圧供給モードと電流供給モードが切りかえ可能な電源装置１００について説明したが、電圧供給モードのみ、あるいは電流供給モードのみで動作可能な電源装置にも本発明は適用可能である。

（変形例４）
実施の形態では、第１モードと第２モードを切りかえ可能とし、系に変動をもたらす所定のイベントの発生時に、第２モードを選択する場合を説明したが、常時、第２モードで動作させてもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、４…電源ライン、６…フィードバックライン、ＤＲ…ドライバ、ＣＰ…コンパレータ、１００…電源装置、１０…制御対象、２０…Ａ／Ｄコンバータ、２２…電流用Ａ／Ｄコンバータ、２４…電圧用Ａ／Ｄコンバータ、３０…デジタル演算部、３２…減算器、３４…コントローラ、３６…スケーリング部、３８…セレクタ、３９…モード制御部、４０…Ｄ／Ａコンバータ、４２…バッファアンプ、４４…センスアンプ、Ｒｓ…検出抵抗、５０…帰還率算出部、Ｓ_ＰＳ…電源信号、Ｄ_ＯＵＴ…制御値、Ｖ_Ｍ…アナログ観測値、Ｄ_Ｍ…デジタル観測値、Ｓ_ＥＲＲ…誤差信号。

Claims (12)

1. 電源ラインを介してデバイスの電源端子に電源信号を供給する電源装置であって、
   前記デバイスの前記電源端子に供給される前記電源信号に応じたアナログ観測値をフィードバックラインを介して受け、前記アナログ観測値をアナログ／デジタル変換してデジタル観測値を生成するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータからの前記デジタル観測値が所定の基準値と一致するように調節される制御値をデジタル演算処理によって生成するデジタル演算部と、
   前記制御値をデジタル／アナログ変換し、その結果得られるアナログの電源信号を、前記電源ラインを介して前記デバイスの電源端子に供給するＤ／Ａコンバータと、
   前記制御値と前記デジタル観測値の比を算出する帰還率算出部と、
   を備え、
   前記デジタル演算部は、前記帰還率算出部が計算した比にもとづいて、その演算処理の内容が変更可能に構成されることを特徴とする電源装置。
2. 前記デジタル演算部は、
   前記デジタル観測値と前記基準値の誤差を示す誤差信号を生成する減算器と、
   前記誤差信号に前記帰還率算出部が計算した比に応じた係数を乗算するスケーリング部と、
   前記スケーリング部から出力される前記誤差信号にもとづき前記制御値を生成するコントローラと、
   を含むことを特徴とする請求項１に記載の電源装置。
3. 前記デジタル演算部は、
   前記減算器から出力される誤差信号と、前記スケーリング部から出力される誤差信号と、の一方を選択し、前記コントローラに出力するセレクタをさらに含むことを特徴とする請求項２に記載の電源装置。
4. 前記帰還率算出部は、前記制御値Ｄ_ＯＵＴと前記デジタル観測値Ｄ_Ｍの比として、
   β＝Ｄ_Ｍ／Ｄ_ＯＵＴ
   で与えられる帰還率βを算出し、
   前記スケーリング部は、前記帰還率βに実質的に反比例するように前記係数を定めることを特徴とする請求項２または３に記載の電源装置。
5. 前記帰還率算出部は、前記制御値Ｄ_ＯＵＴと前記デジタル観測値Ｄ_Ｍの比として、
   １／β＝Ｄ_ＯＵＴ／Ｄ_Ｍ
   で与えられる帰還率の逆数１／βを算出し、
   前記スケーリング部は、前記帰還率の逆数１／βに実質的に比例するように前記係数を定めることを特徴とする請求項２または３に記載の電源装置。
6. 前記デジタル演算部は、
   前記デジタル観測値と前記基準値の誤差を示す誤差信号を生成する減算器と、
   前記誤差信号にもとづき、比例制御、比例・積分制御、比例・積分・微分制御のいずれかにより、前記制御値を生成するコントローラと、
   前記帰還率算出部が計算した比にもとづいて、前記コントローラの比例係数、積分係数、微分係数の少なくともひとつを変化させる係数制御部と、
   を含むことを特徴とする請求項１に記載の電源装置。
7. 前記デジタル演算部は、その演算処理の内容を固定する第１モードと、その演算処理の内容を前記帰還率算出部が計算した比に応じて制御する第２モードと、が切りかえ可能に構成されることを特徴とする請求項１から６のいずれかに記載の電源装置。
8. 前記デジタル演算部は、
   （１）電源信号Ｓ_ＰＳのスタートアップ（電源オン）
   （２）検出抵抗Ｒｓの抵抗値の切りかえ
   （３）負荷インピーダンスの変動
   （４）電源電圧Ｖ_ＤＤの目標値の変更
   （５）電源電流Ｉ_ＤＤの目標値の変更
   の少なくともひとつのイベントの発生に先立ち、前記第２モードを選択することを特徴とする請求項７に記載の電源装置。
9. 前記アナログ観測値は、前記電源端子に供給される電圧を示すことを特徴とする請求項１から８のいずれかに記載の電源装置。
10. 前記アナログ観測値は、前記電源ラインを介して前記電源端子に供給される電流を示し、
    前記電源ライン上に設けられた検出抵抗と、
    前記検出抵抗の両端間の電圧に応じた前記アナログ観測値を生成するセンスアンプと、
    をさらに備えることを特徴とする請求項１から８のいずれかに記載の電源装置。
11. 前記アナログ観測値は、前記電源端子に供給される電圧と、前記電源ラインを介して前記電源端子に供給される電流のうち、選択された一方を示すことを特徴とする請求項１から８のいずれかに記載の電源装置。
12. 被試験デバイスに対して電源を供給する請求項１から１１のいずれかに記載の電源装置を備えることを特徴とする試験装置。

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