JP5516599B2

JP5516599B2 - 電源装置

Info

Publication number: JP5516599B2
Application number: JP2011545842A
Authority: JP
Inventors: 遊米澤; 善康中島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-12-15
Filing date: 2009-12-15
Publication date: 2014-06-11
Anticipated expiration: 2029-12-15
Also published as: KR20120084789A; JPWO2011074027A1; US8773103B2; EP2515421A1; US20120242302A1; CN102640406A; WO2011074027A1

Description

本願は、電源電圧の変動を抑制する電源装置に関する。

近年、電子機器には、ＣＰＵ（Central Processing Unit ）、メモリ及びマイクロコントローラ等の様々な電源電圧を必要とする部品が用いられており、複数の電源電圧を出力する電源装置を内蔵している。外部電圧を一つの安定化電源により複数の電源電圧に変換し、各部品に出力する集中型電源装置の場合、安定化電源及び各部品間の配線抵抗による電圧降下が発生し、電源効率が低下する。また、各部品を流れる負荷電流が変動した場合、配線抵抗による電圧降下量が変動し、各部品に出力する電源電圧が変動する。

そこで、安定化電源を用いて外部電圧を中間電圧に降圧し、中間電圧を電源電圧に変換する複数の分散型電源を各部品直近に配置することで、配線抵抗による電圧降下を低減する方法が知られている。この分散型電源は、ＰＯＬ（Point of Load ）電源と呼ばれる。また、安定化電源の代わりに電源効率の高い非安定化電源を用いて外部電圧を中間電圧に降圧し、複数のＰＯＬ電源で複数の電源電圧に変換することがある。非安定化電源が出力する中間電圧が変動した場合、複数のＰＯＬ電源夫々が電源電圧の安定化動作を行う。

ＰＯＬ電源には、低電圧かつ大電流を出力可能なスイッチング電源が使用されることがある。スイッチング電源は、パルス信号に従って外部電圧をスイッチングし、電源電圧を出力すると共に、出力する電源電圧が一定となるよう当該パルス信号のデューティ比をフィードバック制御する。これにより、スイッチング電源は、電源電圧の変動を抑制して電源電圧を安定化する（例えば、特許文献１乃至３を参照）。
特開２００２―３１５３１３号公報特開２００４−１４７３７１号公報特開２００５−１１０３７４号公報

しかしながら、従来技術のＰＯＬ電源を用いた電源装置では、フィードバック遅延時間よりも早い外部電圧の変動に対してフィードバック制御が追随できず、電源電圧が変動するという問題があった。

本願は、斯かる事情に鑑みてなされたものである。その目的は、遅延させた外部電圧の変動分と、出力電圧の変動分とに基づいてフィードバック制御する制御部を備えることにより、電源電圧の変動を抑制することが可能な電源装置を提供することにある。

本願に開示する電源装置は、入力電圧を降圧する降圧部と、該降圧部が降圧して得た降圧電圧をスイッチングして外部出力するスイッチング部と、該スイッチング部の出力の変動分を検出する出力変動検出部と、該出力変動検出部が検出した変動分に基づいて前記スイッチング部の動作をフィードバック制御する制御部とを備えた電源装置において、前記入力電圧を所定時間遅延する遅延部と、該遅延部が出力する遅延電圧の変動分を検出する遅延変動検出部と、前記出力変動検出部及び遅延変動検出部が各検出した前記電源電圧及び前記遅延電圧の変動分を加算する加算部とを備え、前記制御部は、前記加算部が加算した前記電源電圧及び前記遅延電圧の変動分に基づいてフィードバック制御する。

当該装置の一観点によれば、遅延させた外部電圧の変動分と、出力電圧の変動分とに基づいてフィードバック制御する制御部を備えることにより、電源電圧の変動を抑制することが可能となる。

実施の形態１に係る電源装置及び電源電圧の出力先の負荷を示すブロック図である。非安定化電源部の内部回路の例を示す回路図である。ＰＯＬ電源部の内部回路の例を示す回路図である。実施の形態１に係る各電圧及び信号夫々のタイミングを説明するためのタイミングチャートである。実施の形態２に係る電源装置及び電源電圧の出力先の負荷を示すブロック図である。遅延時間及びフィードバック遅延時間の温度依存性の例を示す図である。実施の形態２に係る設定処理の手順を示すフローチャートである。実施の形態３に係る電源装置及び電源電圧の出力先の負荷を示すブロック図である。実施の形態３に係る各電圧及び信号夫々のタイミングを説明するためのタイミングチャートである。実施の形態３に係る設定処理の手順を示すフローチャートである。実施の形態４に係る電源装置及び電源電圧の出力先の負荷を示すブロック図である。ＤＳＰの内部回路の例を示す回路図である。ＰＯＬ電源部の内部回路の例を示す回路図である。実施の形態５に係る電源装置及び電源電圧の出力先の負荷を示すブロック図である。

１、３、５、７、９電源装置
１０、３０、５０、７０、９０入力部
１１、３１、５１、７１、９１非安定化電源部（降圧部）
１２ａ〜１２ｃ、３２ｄ〜３２ｆ、５２ｄ〜５２ｆ、７２０、９２ａ〜９２ｃ遅延部
１３ａ〜１３ｃ、３３ａ〜３３ｃ、５３ａ〜５３ｃ、７３ａ〜７３ｃ、９３ａ〜９３ｃＰＯＬ電源部（スイッチング部）
２ａ、２ｂ、２ｃ負荷
３２、５２遅延設定部
３２ａ、５２ａＡＤ変換部
３２ｂ記憶部
３２ｃ、５２ｃ演算部（制御部、算出部、読出部、リップル電圧検出部、遅延時間計時部）
３４温度検出部
５２ｂＰＷＭ逆変換部（変換部）
７２ＤＳＰ
９４ａ〜９４ｃ過電圧検出部（判定部）
ＳＷ１、ＳＷ２、ＳＷ３スイッチング素子
Ｃ１、Ｃ２、Ｃ３コンデンサ
Ｄ１、Ｄ２、Ｄ３ダイオード
Ｌ１、Ｌ２、Ｌ３インダクタ
１１１パルス発生源
１３１、７２１ＰＷＭ制御部
１３２、７２２比較器（遅延変動検出部）
１３３、７２３比較器（出力変動検出部）
１３４、７２４除算器
１３５、７２５加算器（加算部）
Ｅ１〜Ｅ４基準電圧源

実施の形態１
以下、実施の形態を図面を参照して具体的に説明する。本願に係る電源装置は、サーバ装置及びＰＣ（Personal Computer）等の電子機器に内蔵される。電源装置は、外部の商用電源等から入力される交流電源又は直流電源をハードウェア各部に対応した複数の電源電圧に変換する。そして、電源装置は、ハードウェア各部に対応する複数の負荷夫々に電源電圧を出力する。電源装置は、外部から入力される電圧を所定電圧に降圧する降圧部と、各負荷の近くに配置され、当該所定電圧を各負荷に対応した電源電圧に変換して出力するＰＯＬ電源部とを含む。本実施の形態を外部から直流電圧が入力され、３つの異なる電源電圧に変換して３つの負荷夫々に出力する電源装置を例に挙げて説明する。

図１は、実施の形態１に係る電源装置１及び電源電圧の出力先の負荷２ａ、２ｂ、２ｃを示すブロック図である。電源装置１は、負荷２ａ、２ｂ、２ｃ夫々に対応した電源電圧を出力する。電源装置１は、外部の商用電源等に接続されて直流の外部電圧（入力電圧）が入力される入力部１０と、予め設定してある降圧比Ｎで外部電圧を降圧した中間電圧（降圧電圧）を出力する非安定化電源部（降圧部）１１とを備える。また、電源装置１は、中間電圧を負荷２ａ、２ｂ、２ｃ夫々に対応した電源電圧に変換して外部出力するＰＯＬ電源部（スイッチング部）１３ａ、１３ｂ、１３ｃを備える。

例えば外部電圧が４８Ｖである場合、中間電圧は、外部電圧よりも小さな例えば１２Ｖが設定される。また、電源電圧は、出力先の負荷２ａ、２ｂ、２ｃ夫々に応じて例えば１Ｖ〜３Ｖの範囲の所定値に設定される。更に電源装置１は、外部から入力された直流電圧の波形を所定時間遅延させた遅延電圧をＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々に与える遅延部１２ａ、１２ｂ、１２ｃを備える。非安定化電源部１１は、外部電圧の降圧に時間を要するため、出力する中間電圧は、入力された外部電圧に対して遅延時間（降圧遅延時間）ΔＴ１遅延する。

ＰＯＬ電源部１３ａ、１３ｂ、１３ｃは、与えられた中間電圧、遅延電圧及び出力している電源電圧に基づいて電源電圧が所定値となるようフィードバック制御を行う。また、ＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々は、フィードバック遅延時間ΔＴ２を有する。遅延部１２ａ、１２ｂ、１２ｃは、遅延回路としての例えば、ＲＣ並列回路、ＲＬ並列回路又はディジタルフィルタ回路等を含む。遅延部１２ａ、１２ｂ、１２ｃには、次式で示される遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の差分が遅延設定時間ΔＴとして設定してある。
ΔＴ＝ΔＴ１−ΔＴ２（１）

遅延設定時間ΔＴは、実験的又は経験的に求めた非安定化電源部１１の遅延時間ΔＴ１及びＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々のフィードバック遅延時間ΔＴ２と、式（１）とから算出して、遅延部１２ａ，１２ｂ，１２ｃ夫々に予め設定しておくとよい。入力部１０の出力端には、非安定化電源部１１の外部電圧入力と、遅延部１２ａ、１２ｂ、１２ｃの外部電圧入力とが接続されている。非安定化電源部１１の中間電圧出力は、ＰＯＬ電源部１３ａ、１３ｂ、１３ｃの中間電圧入力に接続されている。

遅延部１２ａ、１２ｂ、１２ｃ夫々の遅延電圧出力は、ＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々の遅延電圧入力に接続されている。ＰＯＬ電源部１３ａ、１３ｂ、１３ｃの電源電圧出力夫々は、電源電圧の出力先である負荷２ａ、２ｂ、２ｃに接続されている。ＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々は、遅延部１２ａ、１２ｂ、１２ｃから与えられた遅延電圧を参照して、非安定化電源部１１から与えられた中間電圧を負荷２ａ、２ｂ、２ｃ夫々に対応した電源電圧となるようフィードバック制御して出力する。

図２は、非安定化電源部１１の内部回路の例を示す回路図である。非安定化電源部１１は、外部電圧入力に入力された外部電圧をスイッチングして降圧するスイッチング素子ＳＷ１と、スイッチング素子ＳＷ１にパルス信号を与えるパルス発生源１１１とを備える。パルス発生源１１１は、非安定化電源部１１に予め設定してある降圧比Ｎに対応しており、固定されたデューティ比及び周波数を有するパルス信号を発生して、スイッチング素子ＳＷ１に与える。

スイッチング素子ＳＷ１は、パルス発生源１１１から与えられるパルス信号に応じてスイッチングする。スイッチング素子ＳＷ１の出力端は、インダクタＬ１を介して中間電圧出力に接続されている。インダクタＬ１の両端は、ダイオードＤ１及びコンデンサＣ１を介して接地されている。インダクタＬ１、ダイオードＤ１及びコンデンサＣ１は、スイッチング素子ＳＷ１により中間電圧をスイッチングして得た間欠電圧を、当該間欠電圧の実行値を出力値とする連続電圧に変換するフィルタ回路として機能する。非安定化電源部１１は、外部電圧をスイッチングして降圧した中間電圧を中間電圧出力から出力する。

図３は、ＰＯＬ電源部１３ａ、１３ｂ、１３ｃの内部回路の例を示す回路図である。ＰＯＬ電源部１３ａ、１３ｂ、１３ｃは、スイッチング電源であり、中間電圧入力に与えられた中間電圧をスイッチングして降圧するスイッチング素子ＳＷ２と、スイッチング素子ＳＷ２のスイッチング動作をＰＷＭ制御するＰＷＭ制御部１３１とを含む。スイッチング素子ＳＷ２の出力端は、インダクタＬ２を介して電源電圧出力に接続されている。インダクタＬ２の両端は、ダイオードＤ２及びコンデンサＣ２を介して接地されている。

インダクタＬ２、ダイオードＤ２及びコンデンサＣ２は、スイッチング素子ＳＷ２により中間電圧をスイッチングして得た間欠電圧を、当該間欠電圧の実行値を出力値とする連続電圧に変換するフィルタ回路として機能する。電源電圧出力には、比較器（出力変動検出部）１３３の一方の入力端が接続されており、比較器１３３は、基準電圧源Ｅ２が出力する基準電源電圧と、電源電圧出力から与えられる電源電圧との差分を出力する。基準電圧源Ｅ２が出力する基準電源電圧は、負荷２ａ、２ｂ、２ｃに対応する電源電圧の電圧値を示すよう予め設定されている。

比較器１３３の出力端は、加算器１３５の一方の入力端に接続される。遅延電圧入力には、比較器（遅延変動検出部）１３２の一方の入力端が接続されており、比較器１３２は、基準電圧源Ｅ１が出力する基準中間電圧と、遅延電圧入力から与えられる遅延電圧との差分を出力する。基準電圧源Ｅ１が出力する基準中間電圧は、非安定化電源１１が出力する中間電圧に変動が生じない場合の電圧値を示すよう予め設定されている。比較器１３２の出力端は、非安定化電源部１１に予め設定されている降圧比Ｎで除算する除算器１３４が接続され、除算器１３４の出力端は、加算器（加算部）１３５の他方の入力端に接続される。

加算器１３５の出力端は、ＰＷＭ制御部１３１のフィードバック入力に接続される。これにより、比較器１３２が出力する差分電圧を降圧比Ｎで除算した電圧と、比較器１３３が出力する差分電圧とが加算され、誤差信号としてＰＷＭ制御部１３１に与えられる。ＰＷＭ制御部１３１は、与えられた誤差信号が零となるようスイッチング素子ＳＷ２に与えるパルス信号のデューティ比をＰＷＭ制御する。次に、外部電圧が変動した場合の電源装置１の動作を説明する。

図４は、実施の形態１に係る各電圧及び信号夫々のタイミングを説明するためのタイミングチャートである。図４は、最上段から最下段に向かって外部電圧と、中間電圧と、遅延電圧と、誤差信号と、ＰＷＭ信号の実効値と、出力電圧とを時間軸を一致させて並べて示している。出力電圧は、ＰＯＬ電源部１３ａ、１３ｂ、１３ｃ夫々が負荷２ａ、２ｂ、２ｃに各出力する電源電圧である。図４に示す例は、負荷２ａ、２ｂ、２ｃを流れる負荷電流の変動による出力電圧の変動が生じておらず、電源装置１に入力される外部電圧に変動が生じた場合に対応する。図４に示すＰＷＭ信号の実効値は、ＰＷＭ制御部１３１がスイッチング素子ＳＷ２に与えるＰＷＭ信号の実効値であり、出力する電源電圧に対する制御量に対応する。

図４に示す如く時点Ｔ０で外部電圧が外部電圧Ｖ１から変動した場合、非安定化電源部１１から出力される基準中間電圧Ｖ２を示す中間電圧には、非安定化電源部１１が降圧に要する遅延時間ΔＴ１を経過した時点Ｔ１で変動分が現れる。遅延電圧には、遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の差分に対応する時間が時点Ｔ０から経過した時点Ｔ２で変動分が現れる。また、ＰＷＭ制御部１３１に入力される誤差信号には、降圧比Ｎで除算した遅延電圧と、基準中間電圧Ｖ２との差分に対応する変動分が現れる。

ＰＷＭ制御部１３１は、誤差信号に含まれる変動分が０になるようスイッチング素子ＳＷ２のスイッチング動作をＰＷＭ制御する。誤差信号に変動分が現れた時点Ｔ２からフィードバック遅延時間ΔＴ２を経過した時点Ｔ３で、中間電圧に含まれる変動分を打ち消すよう変更されたＰＷＭ信号がＰＷＭ制御部１３１からスイッチング素子ＳＷ２に出力される。図４に示す例では、中間電圧に含まれる変動分に対応した制御量が時点Ｔ３でＰＷＭ信号の実行値に現れている。時点Ｔ３は、時点Ｔ１と略同一時点となるため、中間電圧に含まれる変動分に対して遅延が生じることなくＰＷＭ信号が変更されて変動分が打ち消される。そして、出力電圧には、変動分が現れず、基準電源電圧Ｖ３を示す電源電圧が継続して電源電圧出力から出力される。

ここで、ＰＷＭ制御部１３１に遅延電圧及び基準中間電圧の差分に基づく誤差信号が入力されず、中間電圧及び基準中間電圧の差分に基づく誤差信号のみを入力する従来技術における動作を説明する。この場合、ＰＯＬ電源１３ａ、１３ｂ、１３ｃに入力された中間電圧に変動分が現れた時点Ｔ１から、更にフィードバック遅延時間ΔＴ２を経過した時点で変動分に対応したＰＷＭ信号に変更される。そして、出力電圧には、図４の破線で示す変動分が現れる。本実施の形態１にあっては、電源装置１に入力される外部電圧が変動した場合であっても、出力電圧に変動分が現れず、安定した電源電圧を負荷２ａ、２ｂ、２ｃに出力することが可能となる。

実施の形態２
図５は、実施の形態２に係る電源装置３及び電源電圧の出力先の負荷２ａ、２ｂ、２ｃを示すブロック図である。本実施の形態２は、実施の形態１が遅延部１２ａ、１２ｂ、１２ｃに予め遅延時間が設定してあるのに対して、検出した温度に基づいて遅延時間を設定するようにしてある。電源装置３は、電源装置３内部の温度を検出する温度検出部３４と、遅延時間を設定する遅延設定部３２とを備え、負荷２ａ、２ｂ、２ｃ夫々に異なる電源電圧を出力する。遅延設定部３２内のハードウェア各部を除く電源装置３の他のハードウェア各部は、実施の形態１と同様であるので、符号の違いを記載するに留め、詳細な説明を省略する。

電源装置３は、入力部３０と、非安定化電源部３１と、ＰＯＬ電源部３３ａ、３３ｂ、３３ｃとを備える。遅延設定部３２は、温度検出部３４から入力されたアナログ信号の温度検出信号をＡＤ（ Analog-Digital ）変換して、デジタル信号の温度データに変換するＡＤ変換部３２ａと、近似式を記憶した記憶部３２ｂとを備える。記憶部３２ｂには、非安定化電源部３１の遅延時間ΔＴ１及びＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々のフィードバック遅延時間ΔＴ２の温度依存性を示す近似式が実験的に予め求められて記憶してある。

また、遅延設定部３２は、温度データ及び近似式に基づいて設定すべき遅延設定時間ΔＴを算出する演算部（算出部）３２ｃと、ＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々に遅延電圧を与える遅延部３２ｄ、３２ｅ、３２ｆとを備える。遅延部３２ｄ、３２ｅ、３２ｆ夫々は、演算部３２ｃにより算出した遅延設定時間ΔＴが設定され、外部電圧を遅延設定時間ΔＴ遅延させて得た遅延電圧をＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々に与える。

図６は、遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の温度依存性の例を示す図である。図６の横軸及び縦軸夫々は、温度及び遅延時間を示す。電源装置３の使用環境に対応した温度範囲における遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２夫々が予め測定される。図６には、温度範囲６℃〜５０℃で測定された実線で示す遅延時間ΔＴ１及び破線で示すフィードバック遅延時間ΔＴ２の例が示されている。遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２夫々は、温度が上昇するに伴って増大している。測定された遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の温度依存性夫々を示す近似式が最小二乗近似法等を用いて求められ、記憶部３２ｂに予め記憶されている。

図７は、実施の形態２に係る設定処理の手順を示すフローチャートである。設定処理は、電源装置３が稼動する際に演算部３２ｃにより実行開始される。演算部３２ｃは、記憶部３２ｂに記憶してある近似式を、内蔵する図示しないＲＡＭ（ Random-Access Memory ）に読み出す（ステップＳ１１）。演算部３２ｃは、ＡＤ変換部３２ａから入力される温度データに基づいて温度を取得する（ステップＳ１２）。演算部３２ｃは、近似式に基づいて温度に対応する遅延時間ΔＴ１及びＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々のフィードバック遅延時間ΔＴ２を算出する（ステップＳ１３）。

演算部３２ｃは、遅延時間ΔＴ１及びＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々のフィードバック遅延時間ΔＴ２の差分を算出することにより、遅延部３２ｄ、３２ｅ、３２ｆ夫々に対する遅延設定時間ΔＴを算出する（ステップＳ１４）。演算部３２は、遅延部３２ｄ、３２ｅ、３２ｆ夫々に遅延設定時間ΔＴを設定する（ステップＳ１５）。演算部３２は、電源装置３に設けられた停止スイッチ等の操作により停止したか否かを判定する（ステップＳ１６）。演算部３２は、停止していないと判定した場合（ステップＳ１６でＮＯ）、ステップＳ１２に処理を戻す。演算部３２は、停止したと判定した場合（ステップＳ１６でＹＥＳ）、設定処理を終了する。

記憶部３２ｂに遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の温度依存性を示す近似式を予め記憶しておく場合を示したがこれに限るものではない。例えば、遅延設定時間ΔＴの温度依存性を示す近似式を予め求めて記憶部３２ｂに記憶してもよい。この場合、図７で示した設定処理のステップＳ１３で、温度に対応した遅延設定時間ΔＴを近似式に基づいて算出し、ステップＳ１４を実行することなく、ステップＳ１５で遅延設定時間ΔＴを遅延部３２ｄ、３２ｅ、３２ｆ夫々に設定するとよい。

記憶部３２ｂに近似式が記憶してある場合を示したが、これに限るものではなく、複数の温度と、各温度に関連付けられた遅延時間ΔＴ１と、ＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々のフィードバック遅延時間ΔＴ２とを含むテーブルが記憶してあってもよい。この場合、演算部３２ｃは、取得した温度に対応する遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２を記憶部３２ｂに記憶してあるテーブルから読み出す読出部として機能する。検出した温度に対応する遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２がテーブルに記憶されていない場合、検出した温度の近傍に対応する遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２から補間して求めてもよい。

１つの温度検出部３４が電源装置３に設けられる場合を示したが、これに限るものではない。非安定化電源部１１の温度と、ＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々の温度を検出する複数の温度検出部３４を電源装置３に設けてもよい。この場合、非安定化電源３３の温度に対応する遅延時間ΔＴ１と、ＰＯＬ電源部３３ａ、３３ｂ、３３ｃ夫々の温度に対応するフィードバック遅延時間ΔＴ２とを近似式に基づいて各算出するとよい。これにより、電源装置３内のハードウェア各部で温度が一様でない場合であっても、出力する電源電圧に生じる変動分を抑制することが可能となる。

本実施の形態にあっては、検出した温度及び予め記憶してある近似式に基づいて遅延設定時間ΔＴを随時変更するため、外部電圧の変動分に対してタイミングがずれることなくフィードバック制御される。これにより、遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２が温度によって変化する場合であっても、出力する電源電圧に生じる変動分を抑制することが可能となる。

本実施の形態２は以上の如きであり、その他は実施の形態１と同様であるので対応する部分には同一の符号を付してその詳細な説明を省略する。

実施の形態３
図８は、実施の形態３に係る電源装置５及び電源電圧の出力先の負荷２ａ、２ｂ、２ｃを示すブロック図である。本実施の形態３は、実施の形態２が随時測定した温度及び予め記憶してある近似式に基づいて遅延設定時間ΔＴを設定するのに対して、外部電圧に現れるリップル電圧を検出して遅延設定時間ΔＴを設定するようにしてある。電源装置５は、遅延設定時間ΔＴを設定する遅延設定部５２を備え、負荷２ａ、２ｂ、２ｃ夫々に異なる電源電圧を供給する。遅延設定部５２内のハードウェア各部を除く電源装置５の他のハードウェア各部は、実施の形態１と同様であるので、符号の違いを記載するに留め、詳細な説明を省略する。

電源装置５は、入力部５０と、非安定化電源部５１と、ＰＯＬ電源部５３ａ、５３ｂ、５３ｃとを備える。遅延設定部５２は、外部電圧、中間電圧及び遅延電圧をＡＤ変換して電圧データに変換するＡＤ変換部５２ａと、ＰＷＭ信号を逆変換するＰＷＭ逆変換部（変換部）５２ｂと、遅延設定時間ΔＴを算出する演算部５２ｃとを備える。ＡＤ変換部５２ａには、入力部５０の外部電圧出力、非安定化電源部５１の中間電圧出力及び遅延部５２ｄ、５２ｅ、５２ｆの遅延電圧出力夫々から、外部電圧、中間電圧及び遅延電圧が与えられる。

ＰＷＭ逆変換部５２ｂには、ＰＯＬ電源部５３ａ、５３ｂ、５３ｃ夫々のＰＷＭ信号出力からＰＷＭ信号が与えられる。ＰＷＭ信号出力は、例えば図３に示した回路例のＰＷＭ制御部１３１のＰＷＭ信号出力と接続してＰＯＬ電源部５３ａ、５３ｂ、５３ｃ夫々に設けるとよい。ＰＷＭ逆変換部５２ｂは、ＰＷＭ信号をＰＷＭ信号の実効値を示すＰＷＭ逆変換信号（実効値電圧）に変換し、更にＡＤ変換して得た電圧データを演算部５２ｃに出力する。演算部５２ｃは、入力された電圧データに基づいて外部電圧（入力電圧）、降圧電圧（中間電圧）、遅延電圧及びＰＷＭ逆信号（実効値電圧）に含まれるリップル電圧を検出するリップル電圧検出部として機能する。

また、演算部５２ｃは、検出したリップル電圧に基づいて遅延時間（降圧遅延時間）ΔＴ１及びフィードバック遅延時間ΔＴ２夫々を計時する遅延時間計時部としても機能する。遅延設定部５２は、ＰＯＬ電源部５３ａ、５３ｂ、５３ｃ夫々に外部電圧を遅延設定時間ΔＴ遅延された遅延電圧を与える遅延部５２ｄ、５２ｅ、５２ｆを備える。遅延部５２ｄ、５２ｅ、５２ｆ夫々は、演算部５２ｃにより算出した遅延設定時間ΔＴが設定される。

図９は、実施の形態３に係る各電圧及び信号夫々のタイミングを説明するためのタイミングチャートである。図９は、最上段から最下段に向かって外部電圧と、中間電圧と、遅延電圧と、ＰＷＭ逆変換信号とを時間軸を一致させて並べて示している。商用電源等から与えられる外部電圧には、周期的な電圧変動である例えば数十〜数百ｍＶのリップル電圧が含まれることがある。図９に示す例は、基準外部電圧Ｖ１を有する外部電圧に対してリップル電圧が含まれている場合を示している。外部電圧に含まれるリップル電圧は、非安定化電源部５１の遅延時間ΔＴ１を遅延して中間電圧に現れる。

演算部５２ｃは、外部電圧及び中間電圧に含まれるリップル電圧夫々のピーク点を検出する。そして、演算部５２ｃは、外部電圧に含まれるリップル電圧のピーク点を検出した時点Ｔ４から、中間電圧に含まれるリップル電圧がピークを示す時点Ｔ５までの経過時間を計時することにより、遅延時間ΔＴ１を計時する。また、外部電圧に含まれるリップル電圧は、遅延部５２ｄ、５２ｅ、５２ｆに設定してある遅延設定時間ΔＴを遅延して遅延電圧に現れる。そして、遅延電圧に含まれるリップル電圧は、フィードバック遅延時間ΔＴ２を遅延してＰＷＭ逆変換信号に現れる。

演算部５２ｃは、遅延電圧及びＰＷＭ逆変換信号に含まれるリップル電圧夫々のピーク点を検出する。そして、演算部５２ｃは、遅延電圧に含まれるリップル電圧のピーク点を検出した時点Ｔ６から、ＰＷＭ逆変換信号に含まれるリップル電圧のピーク点を検出した時点Ｔ７までの経過時間を計時することにより、フィードバック遅延時間ΔＴ２を計時する。

図１０は、実施の形態３に係る設定処理の手順を示すフローチャートである。設定処理は、電源装置５が稼動する際に演算部５２ｃにより実行開始される。演算部５２ｃは、ＡＤ変換部５２ａから入力される電圧データに基づいて外部電圧及び中間電圧を取得する（ステップＳ２１）。演算部５２ｃは、外部電圧及び中間電圧に含まれるリップル電圧に基づいて非安定化電源部５１の遅延時間ΔＴ１を計時する（ステップＳ２２）。

演算部５２ｃは、ＡＤ変換部５２ｃ及びＰＷＭ逆変換信号部５２ｃが出力する電圧データに基づいて遅延電圧及びＰＷＭ逆変換信号を取得する（ステップＳ２３）。演算部５２ｃは、遅延電圧及びＰＷＭ逆変換信号に含まれるリップル電圧に基づいて、ＰＯＬ電源部５３ａ、５３ｂ、５３ｃ夫々のフィードバック遅延時間ΔＴ２を計時する（ステップＳ２４）。演算部５２ｃは、遅延時間ΔＴ１及びＰＯＬ電源部５３ａ、５３ｂ、５３ｃ夫々のフィードバック遅延時間ΔＴ２の差分を算出することにより、遅延部５２ｄ、５２ｅ、５２ｆ夫々に対する遅延設定時間ΔＴを算出する（ステップＳ２５）。

演算部５２ｃは、遅延部５２ｄ、５２ｅ、５２ｆ夫々に遅延設定時間ΔＴを設定する（ステップＳ２６）。演算部５２ｃは、電源装置５に設けられた停止スイッチ等の操作により停止したか否かを判定する（ステップＳ２７）。演算部５２ｃは、停止していないと判定した場合（ステップＳ２７でＮＯ）、ステップＳ２１に処理を戻す。演算部５２ｃは、停止したと判定した場合（ステップＳ２７でＹＥＳ）、設定処理を終了する。

随時計時した遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２に基づいて遅延部５２ｄ、５２ｅ、５２ｆ夫々に設定してある遅延設定時間ΔＴを変更するため、外部電圧の変動分に対してタイミングがずれることなくフィードバック制御される。これにより、遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２が温度等によって変化する場合であっても、温度検出部を設けることなく、出力する電源電圧に生じる変動分を抑制することが可能となる。また、遅延時間ΔＴ１及びフィードバック遅延時間ΔＴ２の温度依存性を予め測定し、近似式を求めて記憶しておく手間を省くことが可能となる。

本実施の形態３は以上の如きであり、その他は実施の形態又は実施の形態１又は実施の形態２と同様であるので対応する部分には同一の符号を付してその詳細な説明を省略する。

実施の形態４
図１１は、実施の形態４に係る電源装置７及び電源電圧の出力先の負荷２ａ、２ｂ、２ｃを示すブロック図である。本実施の形態４は、実施の形態１が遅延部１２ａ、１２ｂ、１２ｃ及びＰＷＭ制御部１３１を異なるハードウェアとして配置してあるのに対して、一つのＤＳＰ（ Digital Signal Processor ）内に配置してある。電源装置７は、ＤＳＰ７２と、負荷２ａ、２ｂ、２ｃ夫々に異なる電源電圧を供給するＰＯＬ電源部７３ａ、７３ｂ、７３ｃとを備える。その他のハードウェア各部は、実施の形態１と同様であるので、符号の違いを記載するに留め、詳細な説明を省略する。電源装置７は、入力部７０と、非安定化電源部７１とを備える。

図１２は、ＤＳＰ７２の内部回路の例を示す回路図である。ＤＳＰ７２は、図１２に示す信号処理回路を３つ備え、各信号処理回路は、ＰＯＬ電源７３ａ、７３ｂ、７３ｃ夫々にＰＷＭ信号を出力する。各回路は、外部電圧入力に入力された外部電圧を遅延させる遅延部７２０と、ＰＯＬ電源部７３ａ、７３ｂ、７３ｃにＰＷＭ信号を出力するＰＷＭ信号出力と、非安定化電源部７１の出力端から中間電圧が入力される中間電圧入力とを備える。ＤＳＰ７２内のその他のハードウェア各部は、実施の形態１の同様であるので、符号の違いを説明するに留め、詳細な説明を省略する。

ＤＳＰ７２は、ＰＷＭ制御部７２１と、比較器７２２、７２３と、基準電源電圧及び基準中間電圧夫々を出力する基準電圧源Ｅ３、Ｅ４と、除算器７２４と、加算器７２５とを備える。遅延部７２０の出力端は、比較器７２２の一方の入力に接続されている。ＤＳＰ７２は、外部電圧入力に与えられた外部電圧を遅延部７２０で遅延させる。ＤＳＰ７２は、比較器７２２が出力する遅延電圧及び基準外部電圧の差分電圧を除算器７２４で除算する。

そして、ＤＳＰ７２は、除算して得た電圧と、比較器１３３が出力する中間電圧及び基準中間電圧の差分電圧とを加算器７２５で加算し、誤差信号としてＰＷＭ制御部７２１に与える。ＰＷＭ制御部７２１は、与えられた誤差信号が０となるようＰＯＬ電源７３ａ、７３ｂ、７３ｃが内蔵する後述のスイッチング素子夫々に与えるＰＷＭ信号をＰＷＭ信号出力から出力する。

図１３は、ＰＯＬ電源７３ａ、７３ｂ、７３ｃの内部回路の例を示す回路図である。ＰＯＬ電源７３ａ、７３ｂ、７３ｃ夫々は、図１３に示す略同一の電源回路を含む。各電源回路は、ＤＳＰ７２からＰＷＭ信号が入力されるＰＷＭ信号入力と、入力されたＰＷＭ信号に基づいて外部電圧をスイッチングするスイッチング素子ＳＷ３とを備える。電源回路のその他のハードウェアは、図３に含まれる回路と同様であるので、符号の相違を説明するに留め、詳細な説明を省略する。電源回路は、外部電圧が入力される第１入力と、インダクタＬ３と、ダイオードＤ３と、コンデンサＣ３と、電源電圧を出力する電源電圧出力とを備える。

本実施の形態では、一つのＤＳＰ７２内に遅延部７２０と、ＰＷＭ制御部７２１と、比較器７２２、７２３と、基準外部電圧源Ｅ３と、基準中間電圧源Ｅ４と、除算器７２４とが内蔵される。一つのＤＳＰ７２内に内蔵することにより、フィードバック制御に要するハードウェア間の配線が短くなる。これにより、ハードウェア間の信号伝達の遅延を最小にし、外部電圧の変動分に対してフィードバック制御の遅延が減少することで、フィードバック制御の安定性を向上させることが可能となる。

本実施の形態４は以上の如きであり、その他は実施の形態又は実施の形態１から実施の形態３までと同様であるので、対応する部分には同一の符号を付して、その詳細な説明を省略する。

実施の形態５
図１４は、実施の形態５に係る電源装置９及び電源電圧の出力先の負荷２ａ、２ｂ、２ｃを示すブロック図である。本実施の形態５は、外部電源に大きな変動が発生した場合、電源電圧の出力を停止する。電源装置９は、過電圧検出部（判定部）９４ａ、９４ｂ、９４ｃを備える。その他のハードウェア各部は、実施の形態１と同様であるので、符号の違いを記載するに留め、詳細な説明を省略する。電源装置９は、入力部９０と、非安定化電源部９１と、遅延部９２ａ、９２ｂ、９２ｃと、ＰＯＬ電源部９３ａ、９３ｂ、９３ｃとを備える。

過電圧検出部９４ａ、９４ｂ、９４ｃ夫々の入力端は、遅延部９２ａ、９２ｂ、９２ｃの遅延電圧出力に接続されている。過電圧検出部９４ａ、９４ｂ、９４ｃ夫々の停止信号出力及び遅延電圧出力は、ＰＯＬ電源部９３ａ、９３ｂ、９３ｃの停止信号入力及び遅延電圧入力に接続されている。過電圧検出部９４ａ、９４ｂ、９４ｃ夫々は、所定の閾値が予め設定されている。所定の閾値は、負荷２ａ、２ｂ、２ｃの電源電圧の定格値、非安定化電源部９１の降圧比Ｎ及び中間電圧に対する定格値の比に基づいて予め設定するとよい。

過電圧検出部９４ａ、９４ｂ、９４ｃ夫々は、入力される遅延電圧が当該閾値未満である場合、遅延電圧をＰＯＬ電源部９３ａ、９３ｂ、９３ｃ夫々に出力する。また、過電圧検出部９４ａ、９４ｂ、９４ｃ夫々は、閾値を超える遅延電圧が入力された場合、停止信号をＰＯＬ電源部９３ａ、９３ｂ、９３ｃ夫々に出力すると共に、遅延電圧の出力を停止する。停止信号を受付けたＰＯＬ電源部９３ａ、９３ｂ、９３ｃ夫々は、ＰＷＭ制御を停止する。これにより、ＰＯＬ電源部９３ａ、９３ｂ、９３ｃから過大な電源電圧が出力されて生じる負荷２ａ、２ｂ、２ｃの誤動作及び破損を防ぐことが可能となる。

また、過電圧検出部９４ａ、９４ｂ、９４ｃ夫々は、遅延部９２ａ、９２ｂ、９２ｃの外部電圧入力及び入力部９０の外部電圧出力間に介挿してもよい。この場合、ＰＯＬ電源部９３ａ、９３ｂ、９３ｃに過大な中間電圧が入力される前に、ＰＷＭ制御を停止してＰＯＬ電源部９３ａ、９３ｂ、９３ｃの誤動作及び破損を防ぐことが可能となる。

電源装置９がＰＷＭ制御を停止した場合、停止状態を解除するリセット信号を受付けるリセット信号入力部を電源装置９に設けてもよい。そして、リセット信号入力部にリセット信号が入力された場合、過電圧検出部９４ａ、９４ｂ、９４ｃ夫々から解除信号を、ＰＯＬ電源部９３ａ、９３ｂ、９３ｃ夫々に与えてＰＷＭ制御を再開させるとよい。また、過電圧検出部９４ａ、９４ｂ、９４ｃ夫々から遅延電圧の出力を再開させる。リセット信号は、電源装置９に設けられたリセットスイッチが操作されることにより受付けてもよい。また、外部電圧が過電圧検出部９４ａ、９４ｂ、９４ｃに設定されている閾値未満となった状態が所定時間継続した場合に、リセット信号を発生するリセット信号発生部を電源装置９に設けてもよい。

本実施の形態５は以上の如きであり、その他は実施の形態又は実施の形態１から実施の形態４までと同様であるので対応する部分には同一の符号を付してその詳細な説明を省略する。

Claims

入力電圧を降圧する降圧部と、該降圧部が降圧して得た降圧電圧をスイッチングして外部出力するスイッチング部と、該スイッチング部の出力の変動分を検出する出力変動検出部と、該出力変動検出部が検出した変動分に基づいて前記スイッチング部の動作をフィードバック制御する制御部とを備えた電源装置において、
前記入力電圧を所定時間遅延する遅延部と、
該遅延部が出力する遅延電圧の変動分を検出する遅延変動検出部と、
前記出力変動検出部及び遅延変動検出部が各検出した前記電源電圧及び前記遅延電圧の変動分を加算する加算部と
を備え、
前記制御部は、前記加算部が加算した前記電源電圧及び前記遅延電圧の変動分に基づいてフィードバック制御する電源装置。
前記所定時間は、前記降圧部が降圧して得た前記降圧電圧の前記入力電圧に対する降圧遅延時間から、前記制御部がフィードバック制御することにより生じるフィードバック遅延時間を差し引いた差分時間である請求項１に記載の電源装置。
前記降圧遅延時間及び前記フィードバック遅延時間夫々の温度を変数とする近似式を記憶した記憶部と、
電源装置内部の温度を検出する温度検出部と、
前記温度検出部が検出した温度及び前記記憶部から読み出した近似式に基づいて前記降圧遅延時間及びフィードバック遅延時間を算出する算出部と
を備える請求項２に記載の電源装置。
複数の温度夫々に関連付けて複数の降圧遅延時間及びフィードバック遅延時間を記憶してある記憶部と、
電源装置内部の温度を検出する温度検出部と、
前記温度検出部が検出した温度に関連付けられた降圧遅延時間及びフィードバック遅延時間を前記記憶部から読み出す読出部と
を備える請求項２に記載の電源装置。
前記スイッチング部は、パルス信号に基づいてスイッチングし、
前記制御部は、前記パルス信号のパルス幅をフィードバック制御し、
前記パルス信号を単位時間当たりの実効値を示す実効値電圧に変換する変換部と、
前記入力電圧、前記降圧電圧、前記遅延電圧及び前記実効値電圧に含まれるリップル電圧を各検出するリップル電圧検出部と、
前記リップル電圧検出部が検出した前記入力電圧及び前記降圧電圧夫々に含まれるリップル電圧の時間差を降圧遅延時間として計時し、前記リップル電圧検出部が検出した前記遅延電圧及び前記実効値電圧夫々に含まれるリップル電圧の時間差をフィードバック遅延時間として計時する遅延時間計時部と
を備える請求項２に記載の電源装置。
前記降圧部に入力された前記入力電圧が、所定電圧よりも大なるか否かを判定する判定部を備え、
前記制御部は、前記判定部が前記入力電圧を前記所定電圧よりも大なると判定した場合、フィードバック制御を停止する請求項１から請求項５までのいずれか一つに記載の電源装置。
前記スイッチング部、前記出力変動検出部及び前記制御部を含むＰＯＬ電源を複数備え、
複数のＰＯＬ電源は、複数の電源電圧を外部出力する請求項１から請求項６までのいずれか一つに記載の電源装置。