JP3708090B2 - スイッチング電源装置用制御装置及びスイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置用制御装置及びスイッチング電源装置に関する。
【０００２】
【従来の技術】
スイッチング電源装置は、小型軽量かつ高効率等の特長を有しており、各種機器に組み込まれているマイコンやパソコン等の電源として幅広く利用されている。これらパソコン等では、低電圧化及び高速処理化が進み、消費電流が増加する一方である。そのため、スイッチング電源装置では、パソコン等における処理負荷に応じて、負荷電流が急減に増大したりあるいは減少したりする。また、スイッチング電源装置は、広い入力電圧範囲に対応が容易という特長を有しており、世界数カ国で対応可能な電源や入力電圧の仕様設定が広い電源としても利用されている。スイッチング電源装置では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を補償する必要がある。さらに、負荷電流や入力電圧の急激な変化に対して出力電圧が過渡応答となった場合でも、スイッチング電源装置では、安定した状態に迅速に回復することが求められている。
【０００３】
そのために、スイッチング電源装置は、デジタル制御方式のコントローラＩＣ[Integrated Circuit]等の制御装置を備えており、この制御装置によりＦＥＴ[Field Effect Transistor]等のスイッチング素子を高速にオン／オフする（非特許文献１参照）。制御装置では、電圧モード制御や電流モード制御によるフィードバック制御により、スイッチング電源装置の出力電圧等に基づいてスイッチング素子をオン／オフするためのＰＷＭ[Pulse Width Modulation]信号を生成している。この制御装置の利得をＧｃとした場合、スイッチング電源装置を含めた系全体の利得は利得Ｇｃに入力電圧ＶIを乗算した値となる。
【０００４】
【非特許文献１】
原田 耕介、二宮 保、顧 文建 共著、「スイッチングコンバータの基礎」、コロナ社
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置では、入力電圧ＶIが変化した場合、その変化に応じて系全体の利得（＝Ｇｃ×ＶI）が変化する。そのため、入力電圧ＶIが低い場合、系全体の利得が小さくなり、定常偏差が増加し、応答が悪くなる。また、入力電圧ＶIが高い場合、系全体の利得が大きくなり、出力電圧が発振する恐れがある。スイッチング電源装置の仕様として広い入力電圧範囲が設定されている場合、通常、発振をしないように制御装置を設計するので、入力電圧ＶIが高い場合を想定して利得Ｇｃを設定している。つまり、利得Ｇｃを低めに設定している。その場合には、入力電圧ＶＩが高いときの発振を防止することはできるが、入力電圧ＶIが低くなると応答が悪くなる。
【０００６】
そこで、本発明は、入力電圧が変化した場合でも系全体の利得を安定化するスイッチング電源装置用制御装置及びスイッチング電源装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明に係るスイッチング電源装置用制御装置は、スイッチング電源装置のスイッチング素子を制御するための駆動信号の時比率を検出し、当該時比率に対応した信号を生成する時比率生成手段と、スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値に基づいて制御信号を生成する制御信号生成手段と、時比率に対応した信号と制御信号との乗算値に対応した信号を生成する演算手段と、演算手段で生成した信号に基づいて駆動信号を生成する駆動信号生成手段とを含み、時比率生成手段は、駆動信号生成手段で生成した駆動信号から時比率を検出することを特徴とする。
【０００８】
このスイッチング電源装置用制御装置は、フィードバック制御によって出力電圧を目標電圧に制御するために、制御信号生成手段により目標電圧とスイッチング電源装置の実際の出力電圧との差分値に基づいて制御信号を生成する。また、制御装置では、時比率生成手段により駆動信号の時比率を検出し、その検出した時比率に対応した信号を生成する。さらに、制御装置では、演算手段により制御信号と時比率に対応した信号との乗算値に対応した信号を生成する。そして、制御装置では、駆動信号生成手段により演算手段で生成した信号に基づいて駆動信号を生成する。制御装置では、制御装置の出力である時比率をフィードバックさせ、この時比率により入力電圧を推定し、この推定値を利用して制御装置における利得を調整する。スイッチング電源装置を含む系全体としての利得は、制御装置の利得に入力電圧を乗算した値である。ここで、系全体の利得において入力電圧と入力電圧の推定値とが相殺されるように制御装置の利得を調整する。そのため、この制御装置では、入力電圧が変化した場合でも、スイッチング電源装置の系全体としての利得が安定化する。なお、時比率生成手段としては、制御装置が出力する駆動信号から時比率を直接検出する手段として構成される場合、制御装置内で演算した値（例えば、演算手段で演算した値、積分制御による積分制御値）を用いる手段として構成される場合がある。
【０００９】
なお、駆動信号は、スイッチング電源装置のスイッチング素子をオン／オフするための信号であり、例えば、ＰＷＭ信号である。制御信号は、フィードバック制御を行うための信号であり、スイッチング電源装置において実際に検出した出力電圧と目標電圧とに基づく信号である。時比率は、駆動信号の一周期に占めるスイッチング素子をオンさせる期間の割合（つまり、スイッチング動作の一周期に占めるオン期間の割合）であり、例えば、ＰＷＭ信号の一周期毎のパルス幅やデューティ比が時比率に相当する。時比率に対応した信号は、時比率を表す様々な信号であり、例えば、駆動信号から実際に検出した時比率の信号、その検出した時比率を平均化した信号、時比率や時比率の平均値に相当する制御装置内で演算した値である。
【００１０】
ちなみに、制御装置の伝達関数は、制御信号生成手段の伝達関数によって変化する。制御信号生成手段の伝達関数を調整することによって、低周波利得を高くすることにより定常的な出力電圧精度を確保し、高周波利得と位相を調整することにより高速応答と系の安定性を両立させる。
【００１１】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における位相を補償するための処理を行う位相補償手段を含む構成としてもよい。
【００１２】
このスイッチング電源装置用制御装置では、位相補償手段により目標電圧と出力電圧との差分値に制御装置における位相を補償するための処理を行い、制御信号を生成する。位相補償手段としては、例えば、ハイパスフィルタを適用でき、ハイパスフィルタを適用した場合には制御装置の伝達関数の位相が進む。
【００１３】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における利得を調整するための処理を行う利得調整手段を含む構成としてもよい。
【００１４】
このスイッチング電源装置用制御装置では、利得調整手段により目標電圧と出力電圧との差分値に制御装置における利得を調整するための処理を行い、制御信号を生成する。利得調整手段としては、例えば、乗算器を適用でき、乗算器を適用した場合には制御装置の伝達関数の利得が変化し、また、積分器を適用でき、積分器を適用した場合には制御装置の伝達関数の低周波利得が増加し、また、ローパスフィルタを適用でき、ローパスフィルタを適用した場合には制御装置の伝達関数の高周波利得が減少する。
【００１５】
本発明の上記スイッチング電源装置用制御装置は、時比率に対応した信号とスイッチング電源装置で検出された出力電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、演算手段を、利得調整値と制御信号との乗算値に対応した信号を生成する構成としてもよい。
【００１６】
このスイッチング電源装置用制御装置では、利得調整値設定手段により時比率に対応した信号と出力電圧とに基づいて利得調整値を設定する。そして、この制御装置では、演算手段により利得調整値と制御信号との乗算値に対応した信号を生成する。このように、制御装置は、時比率に対応した信号と出力電圧とから入力電圧の平均値を推定している。
【００１７】
本発明の上記スイッチング電源装置用制御装置は、スイッチング電源装置で検出された出力電圧を平均化する出力電圧平均化手段を含み、利得調整値設定手段を、時比率に対応した信号と出力電圧平均化手段で平均化した出力電圧とに基づいて利得調整値を設定する構成にすると好適である。
【００１８】
このスイッチング電源装置用制御装置では、出力電圧平均化手段により出力電圧を平均化する。そして、この制御装置では、利得調整値設定手段により時比率に対応した信号と平均化した出力電圧とにより利得調整値を設定する。出力電圧が変動する場合、制御装置では、出力電圧を平均化することにより、高精度に入力電圧の平均値を推定することができる。
【００１９】
本発明の上記スイッチング電源装置用制御装置は、時比率に対応した信号とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、演算手段を、利得調整値と制御信号との乗算値に対応した信号を生成する構成としてもよい。
【００２０】
このスイッチング電源装置用制御装置では、利得調整値設定手段により時比率に対応した信号と目標電圧とに基づいて利得調整値を設定する。そして、この制御装置では、演算手段により利得調整値と制御信号との乗算値に対応した信号を生成する。このように、制御装置は、時比率に対応した信号と目標電圧とから入力電圧の平均値を推定している。そのため、この制御装置では、実際の出力電圧を用いることなく入力電圧の平均値を推定できるので、構成を簡単化できる。
【００２１】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、検出した時比率を平均化する時比率平均化手段を含み、利得調整値設定手段を、時比率平均化手段で平均化した時比率とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定する構成にすると好適である。
【００２２】
このスイッチング電源装置用制御装置では、時比率平均化手段により検出した時比率を平均化する。そして、この制御装置では、利得調整値設定手段により平均化した時比率と目標電圧により利得調整値を設定する。時比率が変動する場合、制御装置では、時比率を平均化することにより、高精度に入力電圧の平均値を推定することができる。
【００２３】
なお、目標電圧を複数設定できるスイッチング電源装置では、（時比率／出力電圧）又は（時比率／目標電圧）が入力電圧の逆数に比例する。
【００２４】
本発明の上記スイッチング電源装置用制御装置は、時比率平均化手段を、ローパスフィルタで構成してもよい。
【００２５】
このスイッチング電源装置用制御装置は、検出した時比率をローパスフィルタに入力し、ローパスフィルタにより過去に入力された時比率を平均化する。この制御装置では、ローパスフィルタの平均化機能を利用して簡単に平均化手段を構成することができる。
【００２６】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、カウンタを含み、カウンタを、一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出するように構成してもよい。
【００２７】
このスイッチング電源装置用制御装置は、カウンタに制御装置から出力する駆動信号をフィードバックする。そして、制御装置では、カウンタにより制御装置のマスタクロック等の一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出する。このカウントした値が時比率に相当するので、この制御装置は、カウンタにより簡単に時比率生成手段を構成することができる。
【００２８】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、遅延器を含み、遅延器を、演算手段で生成した信号を所定時間保存するように構成してもよい。
【００２９】
このスイッチング電源装置用制御装置は、遅延器に演算手段で生成した信号をフィードバックする。そして、制御装置では、遅延器によりその演算手段で生成した信号を所定時間保存し、この保存している信号により時比率に対応した信号を生成する。この演算手段で生成した信号の値が時比率に相当するので、この制御装置は、遅延器により簡単に時比率生成手段を構成することができる。
【００３０】
本発明の上記スイッチング電源装置用制御装置は、スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値を積分した積分制御値を生成する積分制御手段を含み、時比率生成手段が積分制御手段からなり、積分制御手段で生成した積分制御値が時比率に対応した信号としてもよい。
【００３１】
このスイッチング電源装置用制御装置は、積分制御を含んでおり、その積分制御手段により目標電圧と出力電圧との差分値を積分し、積分制御値を生成する。この積分制御値は時比率の平均値に対応した信号に相当するので、制御装置では、演算手段により積分制御値と制御信号との乗算値に対応した信号を生成する。このように、制御装置では、積分制御手段が時比率の生成及び平均化の手段を兼ねるので、利得を調整するための構成を簡単化できる。
【００３２】
本発明の上記スイッチング電源装置用制御装置は、利得調整値設定手段が、除算器を含み、除算器を、時比率生成手段で生成した時比率に対応した信号を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧で除算し、利得調整値を設定するように構成してもよい。
【００３３】
このスイッチング電源装置用制御装置は、利得調整値設定手段の具体的な構成として除算器を有しており、除算器により、時比率に対応した信号を、出力電圧、出力電圧の平均値又は目標電圧で除算し、利得調整値を設定する。
【００３４】
本発明の上記スイッチング電源装置用制御装置は、利得調整値設定手段が、変換手段と、乗算器とを含み、変換手段を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して変換値を設定し、乗算器を、変換手段により設定された変換値を時比率生成手段で生成した時比率に対応した信号に乗算し、利得調整値を設定するように構成してもよい。
【００３５】
このスイッチング電源装置用制御装置は、利得調整値設定手段の具体的な構成として変換手段と乗算器を有しており、この変換手段によって出力電圧、出力電圧の平均値又は目標電圧に対する変換値を設定する。そして、この制御装置では、乗算器により時比率に対応した信号に変換手段によって設定された変換値を乗算し、利得調整値を設定する。そのため、制御装置では、利得調整値を設定するために回路構成が複雑な除算器を必要としないので、回路構成を簡単化できる。変換手段としては、出力電圧、出力電圧の平均値又は目標電圧に対する変換値が設定されたテーブル等がある。
【００３６】
本発明の上記スイッチング電源装置用制御装置は、変換手段を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して線形に減少する変換値を設定するように構成すると好適である。
【００３７】
このスイッチング電源装置用制御装置は、変換手段により出力電圧、出力電圧の平均値又は目標電圧に対して線形に減少する変換値を設定する。このように、変換手段において出力電圧の平均値等の逆数ではなく、線形に減少する一次関数値を変換値とすることにより、系全体の利得のばらつきが小さくなる。これは、スイッチング電源回路における内部損失等が要因となって、最適な値が出力電圧の平均値等の逆数値からずれると考えられる。なお、一次関数値の場合、変換手段をマイナスの比例係数を有する乗算器と切片を加算する加算器により構成でき、回路構成を簡単化できる。
【００３８】
本発明に係るスイッチング電源装置は、スイッチング素子をスイッチング制御するための駆動信号を生成する制御装置と、制御装置で生成した駆動信号に基づいてオン／オフするスイッチング素子とを含み、制御装置が、上記のいずれかの制御装置であることを特徴とする。
【００３９】
このスイッチング電源装置は、制御装置を上記制御装置の構成とし、時比率に対応した信号（特に、時比率に対応した信号と出力電圧又は目標電圧）によって調整された利得に基づいて生成された駆動信号によりスイッチング素子をオン／オフする。そして、このスイッチング電源装置では、目標電圧となるように、スイッチング素子のオン／オフにより入力電圧を出力電圧に変換する。上記制御装置によって制御されることにより、このスイッチング電源装置では、系全体の利得が制御装置の利得となり、入力電圧が変化した場合でも系全体としての利得が安定化する。
【００４０】
【発明の実施の形態】
以下、図面を参照して、本発明に係るスイッチング電源装置用制御装置及びスイッチング電源装置の実施の形態を説明する。
【００４１】
本実施の形態では、本発明に係るスイッチング電源装置を降圧型のＤＣ／ＤＣコンバータに適用し、本発明に係るスイッチング電源装置用制御装置をＤＣ／ＤＣコンバータのスイッチング素子を制御するためのＰＷＭ信号を生成するコントローラＩＣに適用する。本実施の形態に係るコントローラＩＣは、高速で処理を行うデジタル制御式であり、電圧モード制御によりＤＣ／ＤＣコンバータをフィードバック制御する。本実施の形態には、制御の違い、時比率生成手段の構成の違いあるいは利得調整値設定手段の構成の違いにより４つの実施の形態があり、第１の実施の形態ではＰ[Proportional]制御（比例制御）であり、時比率生成手段をカウンタで構成するとともに利得調整値設定手段を除算器で構成し、第２の実施の形態では第１の実施の形態に対して時比率生成手段をＤフリップフロップ回路で構成した点が異なり、第３の実施の形態では第１の実施の形態に対して利得調整値設定手段をテーブルと乗算器で構成した点が異なり、第４の実施の形態では第１の実施の形態に対してＰＩ[Proportional Integral]制御（比例積分制御）であり、そのＩ制御の構成が時比率の生成及び平均化の手段を兼ねる点が異なる。
【００４２】
図１を参照して、ＤＣ／ＤＣコンバータ１の構成について説明する。図１は、ＤＣ／ＤＣコンバータの構成図である。
【００４３】
ＤＣ／ＤＣコンバータ１は、直流の入力電圧ＶIを直流の出力電圧ＶO（＜ＶI）に変換する電源回路であり、様々な用途で使用でき、例えば、ＶＲＭ[Voltage Regulator Module]で使用される。また、ＤＣ／ＤＣコンバータ１は、ＰＷＭ制御によりスイッチング素子をオン／オフするスイッチングレギュレータである。入力電圧ＶIは、可変であり、入力電圧範囲（例えば、５〜１２Ｖ）が設定されている。出力電圧ＶOは、負荷Ｌに応じて一定の目標電圧（例えば、１Ｖ）が設定されている。負荷Ｌは、例えば、コンピュータやルータ等の通信機器などのＣＰＵ、ＭＰＵ、ＤＳＰが相当し、処理負荷に応じて負荷電流が大きく変動する負荷である。
【００４４】
ＤＣ／ＤＣコンバータ１は、主な構成として、２個のＦＥＴ等のスイッチング素子２，３、インダクタンス４、コンデンサ５、Ａ／Ｄコンバータ６及びコントローラＩＣ７を備えている。スイッチング素子２は、コントローラＩＣ７からのＰＷＭ信号がハイ信号のときにオンする。スイッチング素子３は、ＰＷＭ信号がロー信号のときにオンする。インダクタンス４及びコンデンサ５は、平滑回路を構成する。スイッチング素子２，３のスイッチング動作によって振幅が入力電圧ＶIに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧を平均化する。Ａ／Ｄコンバータ６は、電圧センサ（図示せず）で検出したアナログの出力電圧ＶOをデジタルの出力電圧ＶOに変換し、コントローラＩＣ７に出力する。コントローラＩＣ７は、出力電圧ＶOが目標電圧となるようにデジタルの出力電圧ＶOに基づいて電圧モード制御によりＰＷＭ信号を生成し、スイッチング素子２，３のオン／オフを制御する。
【００４５】
図２〜図５を参照して、第１の実施の形態に係るコントローラＩＣ７Ａの構成について説明する。図２は、第１の実施の形態に係るコントローラＩＣの構成図である。図３は、図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。図４は、図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。図５は、図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と利得調整制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【００４６】
コントローラＩＣ７Ａは、マスタクロック（例えば、１０ＭＨｚ〜１００ＭＨｚ）に基づいて動作するデジタル回路である。コントローラＩＣ７Ａでは、Ｐ制御によるフィードバック制御により、Ａ／Ｄコンバータ６で変換されたデジタルの出力電圧ＶOと目標電圧ＶREFとの差分値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成し、制御信号ＣＳとランプ信号ＬＳとからＰＷＭ信号ＰＳを生成する。特に、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳをマイナループによってフィードバックし、ＰＷＭ信号ＰＳのパルス幅Ｄ（時比率）の平均値ＤAVGと目標電圧ＶREFによりコントローラＩＣ７Ａとしての利得を調整する。そのために、コントローラＩＣ７Ａは、カウンタ１０、ローパスフィルタ１１、除算器１２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。なお、以下の説明におけるハイ信号はコントローラＩＣ７Ａを電源電圧（例えば、５Ｖ）等が設定され、図中では１で示している。また、ロー信号は０Ｖが設定され、図中では０で示している。
【００４７】
第１の実施の形態では、カウンタ１０及びローパスフィルタ１１が特許請求の範囲に記載する時比率生成手段に相当し、ローパスフィルタ１１が特許請求の範囲に記載する時比率平均化手段に相当し、除算器１２が特許請求の範囲に記載する利得調整値設定手段に相当し、減算器１３及び乗算器１４が特許請求の範囲に記載する制御信号生成手段に相当し、乗算器１４が特許請求の範囲に記載する利得調整手段に相当し、乗算器１５が特許請求の範囲に記載する演算手段に相当し、ランプ回路１６及びコンパレータ１７が特許請求の範囲に記載する駆動信号生成手段に相当する。
【００４８】
カウンタ１０は、ＰＷＭ信号ＰＳのパルス幅Ｄ（時比率）を検出する。そのために、カウンタ１０には、コントローラＩＣ７Ａで生成しているＰＷＭ信号ＰＳ及びリセット信号ＲＳとサンプルクロック信号ＳＳが入力される。カウンタ１０では、ＰＷＭ信号ＰＳがハイ信号のときにはマスタクロックＭＣの一周期毎にカウントアップし、ＰＷＭ信号ＰＳがロー信号のときにはカウントアップ値をホールドする（図３（ａ），（ｂ），（ｅ）参照）。そして、カウンタ１０では、リセット信号ＲＳがロー信号のときにホールドしているカウントアップ値を０にリセットする（図３（ｄ），（ｅ）参照）。カウンタ１０では、サンプルクロック信号ＳＳがハイ信号となったときにカウントアップ値をパルス幅Ｄとして保持し（図３（ｃ），（ｅ），（ｆ）参照）、サンプルクロック信号ＳＳの次周期でハイ信号となるまで保持しているパルス幅Ｄをローパスフィルタ１１に出力する。ちなみに、パルス幅Ｄは、ＰＷＭ信号ＰＳの周期が一定であるので、ＰＷＭ信号ＰＳの一周期に占めるスイッチング素子２をオンさせる期間の割合を示し、時比率に相当する。
【００４９】
リセット信号ＲＳは、分周器（図示せず）によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの一周期（ＤＣ／ＤＣコンバータ１のスイッチング周期）を規定する信号であり、ＰＷＭ信号ＰＳのロー信号からハイ信号への立ち上りを規定するパルスをロー信号（マスタクロックＭＣの一周期分）で出力する。ＰＷＭ信号ＰＳの周波数は、例えば、１００ｋＨｚ〜１ＭＨｚであり、ＤＣ／ＤＣコンバータ１におけるスイッチング周波数に相当する。また、サンプルクロック信号ＳＳは、分周器によってマスタクロックＭＣを分周した信号であり、図３（ｃ）に示すように、ＰＷＭ信号ＰＳの周期と同一周期であり、リセット信号ＲＳによってカウントアップ値をリセットする直前の値を保持するためのパルスをハイ信号（マスタクロックＭＣの一周期分）で出力する。
【００５０】
ローパスフィルタ１１は、ＩＩＲ[Infinite Impulse Response]型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Ｄを無限に平均化する。ローパスフィルタ１１は、図４（ａ）に示すように、３つの乗算器１１ａ，１１ｂ，１１ｃ、２つのＤフリップフロップ回路１１ｄ，１１ｅ及び加算器１１ｆから構成される。乗算器１１ａでは、入力値Ｕnにフィルタ係数ａ０を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｄでは、入力値Ｕnが入力され、サンプルクロック信号ＳＳに基づいて入力値の前回値Ｕn-1を保持し、乗算器１１ｂに出力する。乗算器１１ｂでは、入力値の前回値Ｕn-1にフィルタ係数ａ１を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｅでは、出力値Ｙnが入力され、サンプルクロック信号ＳＳに基づいて出力値の前回値Ｙn-1を保持し、乗算器１１ｃに出力する。乗算器１１ｃでは、出力値の前回値Ｙn-1にフィルタ係数ｂ１を乗算して加算器１１ｆに出力する。加算器１１ｆでは、乗算器１１ａ〜１１ｃの各乗算値を加算し、出力値Ｙnとして出力する。ローパスフィルタ１１は、カットオフ周波数ｆｃを有し、図４（ｂ）に示すように、低周波成分を通過させる利得特性を有し、利得が１である。
【００５１】
【数１】
【００５２】
ローパスフィルタ１１は、（１）式で表され、Ｕnがカウンタ１０からのパルス幅Ｄnであり、Ｙnが過去入力されたパルス幅の平均値ＤAVGである。
【００５３】
除算器１２は、目標電圧ＶREFとパルス幅の平均値ＤAVGが入力され、その平均値ＤAVGを目標電圧ＶREFで除算し、その除算値（ＤAVG／ＶREF）を利得調整値ＧＡとして乗算器１５に出力する。
【００５４】
減算器１３は、目標電圧ＶREFと出力電圧ＶOが入力され、目標電圧ＶREFから出力電圧ＶOを減算し、その減算値（ＶREF−ＶO）を乗算器１４に出力する。
【００５５】
乗算器１４は、減算値（ＶREF−ＶO）が入力され、その減算値（ＶREF−ＶO）にＰ制御の利得Ｇｐを乗算し、その乗算値Ｇｐ（ＶREF−ＶO）を制御信号ＣＳとして乗算器１５に出力する。
【００５６】
乗算器１５は、利得調整値ＧＡと制御信号ＣＳが入力され、制御信号ＣＳに利得調整値ＧＡを乗算し、その乗算値を利得調整制御信号ＧＣＳとしてコンパレータ１７に出力する。ここでは、Ｐ制御の利得Ｇｐに利得調整値ＧＡが乗算され、コントローラＩＣ７Ａとしての利得ＧｃがＧｐ×（ＤAVG／ＶREF）となる。
【００５７】
ランプ回路１６は、ランプ係数が１のランプ信号ＬＳを生成する。そのために、ランプ回路１６には、リセット信号ＲＳが入力される。ランプ回路１６では、マスタクロックＭＣの一周期毎にランプ係数１によりカウントアップする（図５（ａ），（ｂ）参照）。そして、ランプ回路１６では、リセット信号ＲＳがロー信号のときにカウントアップ値を０にリセットする（図５（ｂ），（ｃ）参照）。このように、ランプ信号ＬＳは、ランプ係数１で増加し、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前に０となる信号である。
【００５８】
コンパレータ１７は、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるか否かを判定する。そのために、コンパレータ１７には、非反転入力端子に利得調整制御信号ＧＣＳが入力され、反転入力端子にランプ信号ＬＳが入力される。コンパレータ１７では、利得調整制御信号ＧＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるまではハイ信号を出力し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるとロー信号を出力する（図５（ｂ），（ｅ）参照）。
【００５９】
アンド回路１８は、ＰＷＭ信号ＰＳのパルス幅を制限し、ＰＷＭ信号ＰＳを出力する。そのために、アンド回路１８には、コンパレータ１７の出力信号とパルス幅制限信号ＰＬＳが入力される（図５（ｄ）参照）。アンド回路１８では、コンパレータ１７の出力信号がハイ信号かつパルス幅制限信号ＰＬＳがハイ信号の場合にハイ信号を出力し、それ以外の場合にロー信号を出力する（図５（ｄ），（ｅ）参照）。このハイ信号とロー信号とからなる信号がＰＷＭ信号ＰＳであり、このハイ信号の期間がＰＷＭ信号ＰＳのパルス幅Ｄである。
【００６０】
パルス幅制限信号ＰＬＳは、分周器によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの周期と同一周期であり、ＰＷＭ信号ＰＳで許容される最大のパルス幅（ひいては、ＤＣ／ＤＣコンバータ１で許容される最大の出力電圧）を規定する区間をハイ信号として出力する。
【００６１】
図１〜図５を参照して、コントローラＩＣ７Ａ及びＤＣ／ＤＣコンバータ１の動作を説明する。
【００６２】
ＤＣ／ＤＣコンバータ１に入力電圧ＶIが入力される。すると、ＤＣ／ＤＣコンバータ１では、コントローラＩＣ７ＡからのＰＷＭ信号ＰＳに基づいてスイッチング素子２，３が交互にオン／オフする。さらに、ＤＣ／ＤＣコンバータ１では、インダクタンス４及びコンデンサ５でスイッチング素子２のオン期間にパルスとなって出力する入力電圧ＶIを平均化し、電圧ＶOを出力する。また、ＤＣ／ＤＣコンバータ１では、出力電圧ＶOを電圧センサで検出し、その検出した出力電圧ＶOをＡ／Ｄコンバータ６でデジタル化してコントローラＩＣ７Ａにフィードバックさせる。
【００６３】
コントローラＩＣ７Ａでは、目標電圧ＶREFから出力電圧ＶOを減算し、その減算値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成する。また、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳのパルス幅Ｄを検出し、過去に検出しているパルス幅Ｄを無限に平均化し、パルス幅の平均値ＤAVGを求める。さらに、コントローラＩＣ７Ａでは、パルス幅の平均値ＤAVGを目標電圧ＶREFで除算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ａでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。また、コントローラＩＣ７Ａでは、ランプ係数（＝１）によりランプ信号ＬＳを生成する。そして、コントローラＩＣ７Ａでは、利得調整制御信号ＧＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えない期間ではハイ信号を出力し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超える期間ではロー信号を出力する。最後に、コントローラＩＣ７Ａでは、パルス幅制限信号ＰＬＳによってパルス幅に制限をかけて、ＰＷＭ信号ＰＳを出力する。
【００６４】
ここで、制御信号ＣＳ（Ｐ制御の利得Ｇｐ）に利得調整値ＧＡを乗算し、コントローラＩＣ７Ａとしての利得を調整する理由について説明する。以下の説明では、コントローラＩＣ７Ａの利得（すなわち、制御系の利得）をＧｃとし、ＤＣ／ＤＣコンバータ１を含む系全体としての利得をＧとする。
【００６５】
【数２】
【００６６】
コントローラＩＣ７Ａとしての利得Ｇｃは、式（２）に示すように、Ｐ制御の利得Ｇｐに利得調整値ＧＡを乗算した値である。また、系全体としての利得Ｇは、式（３）に示すように、利得Ｇｃに入力電圧ＶIを乗算した値である。
【００６７】
【数３】
【００６８】
また、時比率（パルス幅）Ｄは、式（４）に示すように、出力電圧ＶOを入力電圧ＶIで除算した値である。式（４）を変形した式（５）の関係から、入力電圧ＶIは、出力電圧ＶOを時比率Ｄで除算した値である。したがって、入力電圧の平均値ＶI#AVGは、式（６）に示すように、出力電圧の平均値ＶO#AVGを時比率の平均値ＤAVGで除算した値となる。
【００６９】
出力電圧ＶOは目標電圧ＶREFになるようにフィードバック制御されるので、出力電圧ＶOは目標電圧ＶREFを基準として変化する。そのため、出力電圧の平均値ＶO#AVGは、目標電圧ＶREFに等しいとみなすことができる。
【００７０】
【数４】
【００７１】
したがって、入力電圧の平均値ＶI#AVGは、式（７）に示すように、目標電圧ＶREFを時比率の平均値ＤAVGで除算した値となる。
【００７２】
【数５】
【００７３】
式（２）と式（７）から、コントローラＩＣ７Ａの利得Ｇｃは、式（８）に示すように、Ｐ制御の利得Ｇｐを入力電圧の平均値ＶI#AVGで除算した値となる。
【００７４】
【数６】
【００７５】
式（３）と式（８）から、系全体の利得Ｇは、式（９）に示すようになる。ここで、入力電圧ＶIと入力電圧の平均値ＶI#AVGとは、定常的には等しいとみなせる。そのため、式（９）において入力電圧ＶIと入力電圧の平均値ＶI#AVGが相殺され、系全体の利得Ｇは、式（１０）に示すように、入力電圧ＶIとの比例関係がなくなり、Ｐ制御の利得Ｇｐとなる。
【００７６】
つまり、コントローラＩＣ７ＡにおいてＰ制御の利得Ｇｐを推定した入力電圧の平均値ＶI#AVG（＝ＶREF／ＤAVG）で除算して利得を調整し、系全体の利得Ｇが入力電圧ＶIに依存しないようにしている。そのため、入力電圧ＶIが変化した場合でも、系全体としての利得Ｇは変化しない。ちなみに、ＤＣ／ＤＣコンバータ１の利得は、インダクタンス４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得も、図６に示すように、低周波数領域ではＧｐに等しくなり、高周波数領域では周波数に応じて変化する。
【００７７】
コントローラＩＣ７Ａによれば、コントローラＩＣ７Ａの出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値ＶI#AVGの逆数（ＤAVG／ＶREF）で調整することによって、入力電圧ＶIが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７Ａでは、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧ＶIが低い場合でも応答が良好であり、入力電圧ＶIが高い場合でも出力電圧が発振しない。
【００７８】
また、コントローラＩＣ７Ａでは、カウンタ１０による簡単な回路構成によってＰＷＭ信号ＰＳのパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７Ａでは、目標電圧ＶREFと時比率の平均値ＤAVGによって入力電圧の平均値を推定するので、入力電圧ＶIを検出する手段や入力電圧ＶIを平均化する手段を必要としない。また、コントローラＩＣ７Ａでは、出力電圧ＶOの平均値として目標電圧ＶREFを用いているので、出力電圧ＶOを平均化する手段を必要としない。
【００７９】
次に、図７及び図８を参照して、第２の実施の形態に係るコントローラＩＣ７Ｂの構成について説明する。図７は、第２の実施の形態に係るコントローラＩＣの構成図である。図８は、図７のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が利得調整制御信号であり、（ｃ）が保持される利得調整制御信号値である。なお、コントローラＩＣ７Ｂでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００８０】
コントローラＩＣ７Ｂは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，パルス幅Ｄを検出する構成及びパルス幅Ｄを検出する動作のみが異なる。コントローラＩＣ７Ｂは、Ｄフリップフロップ回路１９、リミッタ回路２０、ローパスフィルタ１１、除算器１２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【００８１】
なお、第２の実施の形態では、Ｄフリップフロップ回路１９が特許請求の範囲に記載する遅延器に相当する。
【００８２】
Ｄフリップフロップ回路１９は、時比率Ｄを検出する。そのために、Ｄフリップフロップ回路１９には、コントローラＩＣ７Ｂ内で生成している利得調整制御信号ＧＣＳが入力され、クロック信号としてＰＷＭ信号ＰＳが入力される。Ｄフリップフロップ回路１９では、ＰＷＭ信号ＰＳのパルスの立ち下がり（ハイ信号からロー信号への切り換り）のときに利得調整制御信号ＧＣＳの値を保持し、ＰＷＭ信号ＰＳの次周期のパルスの立ち下がりとなるまで保持している利得調整制御信号ＧＣＳの値をリミッタ回路２０に出力する（図８（ａ）〜（ｃ）参照）。なお、利得調整制御信号ＧＣＳの値とランプ信号ＬＳの値とが同じ値になった時点でＰＷＭ信号ＰＳのパルスの立ち下がり（すなわち、パルス幅Ｄ）を規定しているので、ＰＷＭ信号ＰＳのパルスの立ち下がりのときの利得調整制御信号ＧＣＳの値はパルス幅（時比率）Ｄに相当する。
【００８３】
リミッタ回路２０は、アンド回路１８と同様の回路であり、利得調整制御信号ＧＣＳの値を制限する。そのために、リミッタ回路２０には、Ｄフリップフロップ回路１９からの利得調整制御信号ＧＣＳの値と時比率制限信号ＲＬＳが入力される。リミッタ回路２０では、利得調整制御信号ＧＣＳの値が時比率制限信号ＲＬＳに示される制限値以下の場合にそのまま利得調整制御信号ＧＣＳの値を出力し、制限値より大きい場合に制限値を出力する。このリミッタ回路２０から出力される値が、パルス幅（時比率）Ｄである。
【００８４】
図７及び図８を参照して、コントローラＩＣ７Ｂの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【００８５】
コントローラＩＣ７Ｂでは、生成したＰＷＭ信号ＰＳのパルスの立ち下がりのときに利得調整制御信号ＧＣＳの値を保持し、その値に制限をかけ、パルス幅Ｄとして出力する。そして、コントローラＩＣ７Ｂでは、このパルス幅Ｄを無限に平均化し、パルス幅平均値ＤAVGを求める。
【００８６】
このコントローラＩＣ７Ｂによれば、コントローラＩＣ７Ａと同様の効果を有し、カウンタ１０に代えて、Ｄフリップフロップ回路１９による簡単な回路構成によってパルス幅Ｄを検出することができる。
【００８７】
次に、図９及び図１０を参照して、第３の実施の形態に係るコントローラＩＣ７Ｃの構成について説明する。図９は、第３の実施の形態に係るコントローラＩＣの構成図である。図１０は、図９のテーブルにおける目標電圧に対するテーブル値である。なお、コントローラＩＣ７Ｃでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００８８】
コントローラＩＣ７Ｃは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，利得調整値ＧＡを設定する構成及び利得調整値ＧＡを設定する動作のみが異なる。コントローラＩＣ７Ｃは、カウンタ１０．ローパスフィルタ１１、テーブル２１、乗算器２２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【００８９】
なお、第３の実施の形態では、テーブル２１及び乗算器２２が特許請求の範囲に記載する利得調整値設定手段に相当し、テーブル２１が特許請求の範囲に記載する変換手段に相当する。
【００９０】
テーブル２１は、目標電圧ＶREFを変換する値としてテーブル値ＴＶが設定されたテーブルである。テーブル２１に設定されているテーブル値ＴＶは、目標電圧ＶREFに対する逆数値（図１０の破線で示すＶREFに対するＴＶ）ではなく、目標電圧ＶREFを変数としたマイナスの比例係数（例えば、−１）を有する一次関数値（図１０の実線で示すＶREFに対するＴＶ）である。ちなみに、テーブル２１は、コントローラＩＣ７ＣのＲＯＭ等の記憶手段に予め記憶されている。
【００９１】
乗算器２２は、目標電圧ＶREFに応じたテーブル２１のテーブル値ＴＶとローパスフィルタ１１からのパルス幅の平均値ＤAVGが入力され、その平均値ＤAVGにテーブル値ＴＶを乗算し、その乗算値ＤAVG×ＴＶを利得調整値ＧＡとして乗算器１５に出力する。
【００９２】
図９及び図１０を参照して、コントローラＩＣ７Ｃの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【００９３】
コントローラＩＣ７Ｃでは、テーブル２１から目標電圧ＶREFに対するテーブル値ＴＶを読み出す。パルス幅の平均値ＤAVGが求められると、コントローラＩＣ７Ｃでは、パルス幅の平均値ＤAVGに読み出したテーブル値ＴＶを乗算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ｃでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。
【００９４】
【数７】
【００９５】
コントローラＩＣ７Ｃでは、式（１１）に示すように、利得ＧｃがＰ制御の利得Ｇｐにパルス幅の平均値ＤAVGとテーブル値ＴＶを乗算した値である。式（２）と式（１１）とを比較すると、コントローラＩＣ７Ｃでは、コントローラＩＣ７Ａにおいて目標電圧ＶREFを除算した代わり、テーブル値ＴＶを乗算している。テーブル値ＴＶは、目標電圧ＶREFのマイナスの一次関数値であり、目標電圧ＶREFの逆数値ではない。これは、逆数値とするより、一次関数値とすることにより、系全体としての利得Ｇのばらつきが少なくなるからである。この理由としては、ＤＣ／ＤＣコンバータ１における各素子の内部抵抗による内部損失等が考えられる。
【００９６】
図１１では、目標電圧ＶREFに対する系全体の利得Ｇを実験によって求めた結果をグラフ化している。この実験では、測定時の周波数を４０ｋＨｚとし、４０ｋＨｚ周辺で利得Ｇが０ｄＢ程度になるＤＣ／ＤＣコンバータ１を用いている。図１１には、テーブル２１のテーブル値ＴＶを一次関数値とした場合の実験データを白抜きで示し、逆数値とした場合の実験データを黒塗りつぶしで示している。図１１から判るように、一次関数値によるテーブル２１を用いた方が利得Ｇのばらつきが小さいことが判る。
【００９７】
このコントローラＩＣ７Ｃによれば、コントローラＩＣ７Ａと同様の効果を有し、回路構成が複雑な除算器に代えて、テーブル２１及び乗算器２２による簡単な回路構成によって利得調整値ＧＡを設定することができる。さらに、コントローラＩＣ７Ｃでは、テーブル２１のテーブル値ＴＶを目標電圧ＶREFの逆数値ではなく、一次関数値で設定することにより、系全体の利得Ｇのばらつきを低減することができる。
【００９８】
次に、図１２を参照して、第４の実施の形態に係るコントローラＩＣ７Ｄの構成について説明する。図１２は、第４の実施の形態に係るコントローラＩＣの構成図である。なお、コントローラＩＣ７Ｄでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００９９】
コントローラＩＣ７Ｄは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，ＰＩ制御であり、Ｉ制御の構成がパルス幅の平均値ＤAVGを求める構成を兼ねる点のみが異なる。コントローラＩＣ７Ｄは、減算器１３、乗算器１４、積分器２３、乗算器２４、除算器２５、乗算器１５、加算器２６、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【０１００】
なお、第４の実施の形態では、減算器１３、積分器２３及び乗算器２４が特許請求の範囲に記載する積分制御手段に相当し、積分器２３及び乗算器２４は特許請求の範囲に記載する利得調整手段に相当する。
【０１０１】
積分器２３は、減算値（ＶREF−ＶO）が入力され、その減算値（ＶREF−ＶO）を時間積分し、その積分値ＩＶを乗算器２４に出力する。
【０１０２】
乗算器２４は、積分値ＩＶが入力され、その積分値ＩＶにＩ制御の利得Ｇｉを乗算し、その乗算値Ｇｉ×ＩＶを積分制御値ＩＣとして加算器２６に出力する。この積分制御値ＩＣは、時比率の平均値ＤAVGに相当する値であり、利得調整値ＧＡを求めるために除算器２５にも出力される。
【０１０３】
除算器２５は、目標電圧ＶREFと積分制御値ＩＣ（時比率の平均値）が入力され、その積分制御値ＩＣを目標電圧ＶREFで除算し、その除算値（ＩＣ／ＶREF）を利得調整値ＧＡとして乗算器１５に出力する。
【０１０４】
加算器２６は、乗算器１５からの利得調整制御信号ＧＣＳと乗算器２４からの積分制御値ＩＣが入力され、利得調整制御信号ＧＣＳに積分制御値ＩＣを加算し、積分制御を加味した利得調整制御信号ＧＣＳ’をコンパレータ１７に出力する。
【０１０５】
図１２を参照して、コントローラＩＣ７Ｄの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【０１０６】
コントローラＩＣ７Ｄでは、目標電圧ＶREFから出力電圧ＶOを減算した際に、その減算値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成するとともに、その減算値を時間積分し、その積分値ＩＶにＩ制御の利得Ｇｉを乗算して積分制御値ＩＣを生成する。さらに、コントローラＩＣ７Ｄでは、積分制御値ＩＣを目標電圧ＶREFで除算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ｄでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。続いて、コントローラＩＣ７Ｄでは、利得調整制御信号ＧＣＳに積分制御値ＩＣを加算し、Ｐ制御にＩ制御を加味した利得調整制御信号ＧＣＳ’を生成する。そして、コントローラＩＣ７Ｄでは、利得調整制御信号ＧＣＳ’とランプ信号ＬＳとを比較する。
【０１０７】
このコントローラＩＣ７Ｄによれば、コントローラＩＣ７Ａと同様の効果を有し、Ｉ制御における積分制御値ＩＣを時比率の平均値として利用するので、時比率の平均値を求めるための手段を必要としない。また、コントローラＩＣ７Ｄでは、Ｉ制御を加味しているので、定常偏差を抑えることができる。
【０１０８】
以上、本発明に係る実施の形態について説明したが、本発明は上記実施の形態に限定されることなく様々な形態で実施される。
【０１０９】
例えば、本実施の形態では制御装置をデジタル回路で構成したが、アナログ回路で構成してもよい。また、本実施の形態ではコントローラＩＣのデジタル回路（ハードウエア）によって制御装置の各手段を構成したが、マイコン等のコンピュータに組み込むプログラム（ソフトウエア）によって制御装置の各手段を構成してもよい。この各手段を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合あるいはコンピュータに組み込まれた状態で制御装置として流通する場合もある。
【０１１０】
また、本実施の形態ではＤＣ／ＤＣコンバータに適用したが、ＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、本実施の形態ではトランスを有しない非絶縁型かつ降圧型のコンバータに適用したが、トランスを有する絶縁型のコンバータにも適用可能であり、昇圧型又は昇降圧型のコンバータにも適用可能である。
【０１１１】
また、本実施の形態では時比率生成手段をＰＷＭ信号がハイ信号のときにカウントアップするカウンタ又はＰＷＭ信号のパルスの立ち下がりの利得調整制御信号の値を遅延するＤフリップフロップ回路で構成したが、ＰＷＭ信号がハイ信号のときにカウントダウンするカウンタ等の他の手段により構成してもよい。また、本実施の形態では時比率平均化手段をデジタルのＩＩＲ型の１次のローパスフィルタで構成したが、アナログのローパスフィルタ、ＦＩＲ型のローパスフィルタ、２次のローパスフィルタ等の他のローパスフィルタで構成してもよいし、ローパスフィルタ以外の他の回路によって構成してもよい。
【０１１２】
また、本実施の形態ではＰ制御及びＰＩ制御に適用したが、ＰＩＤ制御等の他の制御にも適用可能である。
【０１１３】
また、本実施の形態では利得調整値を設定する際に目標電圧を用いる構成としたが、センサ等で検出した出力電圧を平均化する出力電圧平均化手段を備え、出力電圧の平均値と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧の平均値と時比率とから利得調整値を設定する構成としてもよい。特に、出力電圧が安定している場合、出力電圧を平均化することなく検出した出力電圧を直接用いて、出力電圧と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧と時比率とから利得調整値を設定する構成としてもよい。
【０１１４】
また、本実施の形態では利得調整値設定手段の変換手段をテーブルで構成したが、テーブルの代わりに、マイナスの乗算係数を有する乗算器と切片を加算する加算器により変換手段を構成してもよい。また、本実施の形態ではテーブルのテーブル値として目標電圧を変数とした一次関数値を設定したが、目標電圧を変数とした逆数値を設定してもよいし、あるいは、スイッチング電源装置の特性に応じて最適な値を設定してもよい。
【０１１５】
また、本実施の形態ではＡ／ＤコンバータとコントローラＩＣとを別体で構成したが、Ａ／ＤコンバータがコントローラＩＣに含まれる構成でもよい。
【０１１６】
また、本実施の形態では制御信号生成手段において乗算器を用いて、コントローラＩＣの伝達関数の利得を変化させ、あるいは、積分器を用いて、コントローラＩＣの伝達関数の低周波利得を増加させ、利得調整手段を構成したが、ローパスフィルタ等の他の手段を用いて利得調整手段を構成してもよいし、あるいは、ハイパスフィルタ等を用いて位相補償手段を構成してもよい。
【０１１７】
【発明の効果】
本発明によれば、入力電圧の平均値を推定し、その入力電圧の平均値によって利得を調整することによって、入力電圧が変化した場合でもスイッチング電源回路を含む系全体としての利得を安定化することができる。
【図面の簡単な説明】
【図１】本実施の形態に係るＤＣ／ＤＣコンバータの構成図である。
【図２】第１の実施の形態に係るコントローラＩＣの構成図である。
【図３】図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。
【図４】図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。
【図５】図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と利得調整制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【図６】図１のＤＣ／ＤＣコンバータを含む系全体としての周波数−利得特性図である。
【図７】第２の実施の形態に係るコントローラＩＣの構成図である。
【図８】図７のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が利得調整制御信号であり、（ｃ）が保持される利得調整制御信号値である。
【図９】第３の実施の形態に係るコントローラＩＣの構成図である。
【図１０】図９のテーブルにおける目標電圧に対するテーブル値である。
【図１１】図９のコントローラＩＣでＤＣ／ＤＣコンバータを制御した場合の目標電圧を変化させたときの系全体の利得を測定した実験データである。
【図１２】第４の実施の形態に係るコントローラＩＣの構成図である。
【符号の説明】
１…ＤＣ／ＤＣコンバータ、２，３…スイッチング素子、４…インダクタンス、５…コンデンサ、６…Ａ／Ｄコンバータ、７，７Ａ，７Ｂ，７Ｃ，７Ｄ…コントローラＩＣ、１０…カウンタ、１１…ローパスフィルタ、１１ａ，１１ｂ，１１ｃ…乗算器、１１ｄ，１１ｅ…Ｄフリップフロップ回路、１１ｆ…加算器、１２…除算器、１３…減算器、１４…乗算器、１５…乗算器、１６…ランプ回路、１７…コンパレータ、１８…アンド回路、１９…Ｄフリップフロップ回路、２０…リミッタ回路、２１…テーブル、２２…乗算器、２３…積分器、２４…乗算器、２５…除算器、２６…加算器
【発明の属する技術分野】
本発明は、スイッチング電源装置用制御装置及びスイッチング電源装置に関する。
【０００２】
【従来の技術】
スイッチング電源装置は、小型軽量かつ高効率等の特長を有しており、各種機器に組み込まれているマイコンやパソコン等の電源として幅広く利用されている。これらパソコン等では、低電圧化及び高速処理化が進み、消費電流が増加する一方である。そのため、スイッチング電源装置では、パソコン等における処理負荷に応じて、負荷電流が急減に増大したりあるいは減少したりする。また、スイッチング電源装置は、広い入力電圧範囲に対応が容易という特長を有しており、世界数カ国で対応可能な電源や入力電圧の仕様設定が広い電源としても利用されている。スイッチング電源装置では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を補償する必要がある。さらに、負荷電流や入力電圧の急激な変化に対して出力電圧が過渡応答となった場合でも、スイッチング電源装置では、安定した状態に迅速に回復することが求められている。
【０００３】
そのために、スイッチング電源装置は、デジタル制御方式のコントローラＩＣ[Integrated Circuit]等の制御装置を備えており、この制御装置によりＦＥＴ[Field Effect Transistor]等のスイッチング素子を高速にオン／オフする（非特許文献１参照）。制御装置では、電圧モード制御や電流モード制御によるフィードバック制御により、スイッチング電源装置の出力電圧等に基づいてスイッチング素子をオン／オフするためのＰＷＭ[Pulse Width Modulation]信号を生成している。この制御装置の利得をＧｃとした場合、スイッチング電源装置を含めた系全体の利得は利得Ｇｃに入力電圧ＶIを乗算した値となる。
【０００４】
【非特許文献１】
原田 耕介、二宮 保、顧 文建 共著、「スイッチングコンバータの基礎」、コロナ社
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置では、入力電圧ＶIが変化した場合、その変化に応じて系全体の利得（＝Ｇｃ×ＶI）が変化する。そのため、入力電圧ＶIが低い場合、系全体の利得が小さくなり、定常偏差が増加し、応答が悪くなる。また、入力電圧ＶIが高い場合、系全体の利得が大きくなり、出力電圧が発振する恐れがある。スイッチング電源装置の仕様として広い入力電圧範囲が設定されている場合、通常、発振をしないように制御装置を設計するので、入力電圧ＶIが高い場合を想定して利得Ｇｃを設定している。つまり、利得Ｇｃを低めに設定している。その場合には、入力電圧ＶＩが高いときの発振を防止することはできるが、入力電圧ＶIが低くなると応答が悪くなる。
【０００６】
そこで、本発明は、入力電圧が変化した場合でも系全体の利得を安定化するスイッチング電源装置用制御装置及びスイッチング電源装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明に係るスイッチング電源装置用制御装置は、スイッチング電源装置のスイッチング素子を制御するための駆動信号の時比率を検出し、当該時比率に対応した信号を生成する時比率生成手段と、スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値に基づいて制御信号を生成する制御信号生成手段と、時比率に対応した信号と制御信号との乗算値に対応した信号を生成する演算手段と、演算手段で生成した信号に基づいて駆動信号を生成する駆動信号生成手段とを含み、時比率生成手段は、駆動信号生成手段で生成した駆動信号から時比率を検出することを特徴とする。
【０００８】
このスイッチング電源装置用制御装置は、フィードバック制御によって出力電圧を目標電圧に制御するために、制御信号生成手段により目標電圧とスイッチング電源装置の実際の出力電圧との差分値に基づいて制御信号を生成する。また、制御装置では、時比率生成手段により駆動信号の時比率を検出し、その検出した時比率に対応した信号を生成する。さらに、制御装置では、演算手段により制御信号と時比率に対応した信号との乗算値に対応した信号を生成する。そして、制御装置では、駆動信号生成手段により演算手段で生成した信号に基づいて駆動信号を生成する。制御装置では、制御装置の出力である時比率をフィードバックさせ、この時比率により入力電圧を推定し、この推定値を利用して制御装置における利得を調整する。スイッチング電源装置を含む系全体としての利得は、制御装置の利得に入力電圧を乗算した値である。ここで、系全体の利得において入力電圧と入力電圧の推定値とが相殺されるように制御装置の利得を調整する。そのため、この制御装置では、入力電圧が変化した場合でも、スイッチング電源装置の系全体としての利得が安定化する。なお、時比率生成手段としては、制御装置が出力する駆動信号から時比率を直接検出する手段として構成される場合、制御装置内で演算した値（例えば、演算手段で演算した値、積分制御による積分制御値）を用いる手段として構成される場合がある。
【０００９】
なお、駆動信号は、スイッチング電源装置のスイッチング素子をオン／オフするための信号であり、例えば、ＰＷＭ信号である。制御信号は、フィードバック制御を行うための信号であり、スイッチング電源装置において実際に検出した出力電圧と目標電圧とに基づく信号である。時比率は、駆動信号の一周期に占めるスイッチング素子をオンさせる期間の割合（つまり、スイッチング動作の一周期に占めるオン期間の割合）であり、例えば、ＰＷＭ信号の一周期毎のパルス幅やデューティ比が時比率に相当する。時比率に対応した信号は、時比率を表す様々な信号であり、例えば、駆動信号から実際に検出した時比率の信号、その検出した時比率を平均化した信号、時比率や時比率の平均値に相当する制御装置内で演算した値である。
【００１０】
ちなみに、制御装置の伝達関数は、制御信号生成手段の伝達関数によって変化する。制御信号生成手段の伝達関数を調整することによって、低周波利得を高くすることにより定常的な出力電圧精度を確保し、高周波利得と位相を調整することにより高速応答と系の安定性を両立させる。
【００１１】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における位相を補償するための処理を行う位相補償手段を含む構成としてもよい。
【００１２】
このスイッチング電源装置用制御装置では、位相補償手段により目標電圧と出力電圧との差分値に制御装置における位相を補償するための処理を行い、制御信号を生成する。位相補償手段としては、例えば、ハイパスフィルタを適用でき、ハイパスフィルタを適用した場合には制御装置の伝達関数の位相が進む。
【００１３】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における利得を調整するための処理を行う利得調整手段を含む構成としてもよい。
【００１４】
このスイッチング電源装置用制御装置では、利得調整手段により目標電圧と出力電圧との差分値に制御装置における利得を調整するための処理を行い、制御信号を生成する。利得調整手段としては、例えば、乗算器を適用でき、乗算器を適用した場合には制御装置の伝達関数の利得が変化し、また、積分器を適用でき、積分器を適用した場合には制御装置の伝達関数の低周波利得が増加し、また、ローパスフィルタを適用でき、ローパスフィルタを適用した場合には制御装置の伝達関数の高周波利得が減少する。
【００１５】
本発明の上記スイッチング電源装置用制御装置は、時比率に対応した信号とスイッチング電源装置で検出された出力電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、演算手段を、利得調整値と制御信号との乗算値に対応した信号を生成する構成としてもよい。
【００１６】
このスイッチング電源装置用制御装置では、利得調整値設定手段により時比率に対応した信号と出力電圧とに基づいて利得調整値を設定する。そして、この制御装置では、演算手段により利得調整値と制御信号との乗算値に対応した信号を生成する。このように、制御装置は、時比率に対応した信号と出力電圧とから入力電圧の平均値を推定している。
【００１７】
本発明の上記スイッチング電源装置用制御装置は、スイッチング電源装置で検出された出力電圧を平均化する出力電圧平均化手段を含み、利得調整値設定手段を、時比率に対応した信号と出力電圧平均化手段で平均化した出力電圧とに基づいて利得調整値を設定する構成にすると好適である。
【００１８】
このスイッチング電源装置用制御装置では、出力電圧平均化手段により出力電圧を平均化する。そして、この制御装置では、利得調整値設定手段により時比率に対応した信号と平均化した出力電圧とにより利得調整値を設定する。出力電圧が変動する場合、制御装置では、出力電圧を平均化することにより、高精度に入力電圧の平均値を推定することができる。
【００１９】
本発明の上記スイッチング電源装置用制御装置は、時比率に対応した信号とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、演算手段を、利得調整値と制御信号との乗算値に対応した信号を生成する構成としてもよい。
【００２０】
このスイッチング電源装置用制御装置では、利得調整値設定手段により時比率に対応した信号と目標電圧とに基づいて利得調整値を設定する。そして、この制御装置では、演算手段により利得調整値と制御信号との乗算値に対応した信号を生成する。このように、制御装置は、時比率に対応した信号と目標電圧とから入力電圧の平均値を推定している。そのため、この制御装置では、実際の出力電圧を用いることなく入力電圧の平均値を推定できるので、構成を簡単化できる。
【００２１】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、検出した時比率を平均化する時比率平均化手段を含み、利得調整値設定手段を、時比率平均化手段で平均化した時比率とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定する構成にすると好適である。
【００２２】
このスイッチング電源装置用制御装置では、時比率平均化手段により検出した時比率を平均化する。そして、この制御装置では、利得調整値設定手段により平均化した時比率と目標電圧により利得調整値を設定する。時比率が変動する場合、制御装置では、時比率を平均化することにより、高精度に入力電圧の平均値を推定することができる。
【００２３】
なお、目標電圧を複数設定できるスイッチング電源装置では、（時比率／出力電圧）又は（時比率／目標電圧）が入力電圧の逆数に比例する。
【００２４】
本発明の上記スイッチング電源装置用制御装置は、時比率平均化手段を、ローパスフィルタで構成してもよい。
【００２５】
このスイッチング電源装置用制御装置は、検出した時比率をローパスフィルタに入力し、ローパスフィルタにより過去に入力された時比率を平均化する。この制御装置では、ローパスフィルタの平均化機能を利用して簡単に平均化手段を構成することができる。
【００２６】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、カウンタを含み、カウンタを、一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出するように構成してもよい。
【００２７】
このスイッチング電源装置用制御装置は、カウンタに制御装置から出力する駆動信号をフィードバックする。そして、制御装置では、カウンタにより制御装置のマスタクロック等の一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出する。このカウントした値が時比率に相当するので、この制御装置は、カウンタにより簡単に時比率生成手段を構成することができる。
【００２８】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、遅延器を含み、遅延器を、演算手段で生成した信号を所定時間保存するように構成してもよい。
【００２９】
このスイッチング電源装置用制御装置は、遅延器に演算手段で生成した信号をフィードバックする。そして、制御装置では、遅延器によりその演算手段で生成した信号を所定時間保存し、この保存している信号により時比率に対応した信号を生成する。この演算手段で生成した信号の値が時比率に相当するので、この制御装置は、遅延器により簡単に時比率生成手段を構成することができる。
【００３０】
本発明の上記スイッチング電源装置用制御装置は、スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値を積分した積分制御値を生成する積分制御手段を含み、時比率生成手段が積分制御手段からなり、積分制御手段で生成した積分制御値が時比率に対応した信号としてもよい。
【００３１】
このスイッチング電源装置用制御装置は、積分制御を含んでおり、その積分制御手段により目標電圧と出力電圧との差分値を積分し、積分制御値を生成する。この積分制御値は時比率の平均値に対応した信号に相当するので、制御装置では、演算手段により積分制御値と制御信号との乗算値に対応した信号を生成する。このように、制御装置では、積分制御手段が時比率の生成及び平均化の手段を兼ねるので、利得を調整するための構成を簡単化できる。
【００３２】
本発明の上記スイッチング電源装置用制御装置は、利得調整値設定手段が、除算器を含み、除算器を、時比率生成手段で生成した時比率に対応した信号を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧で除算し、利得調整値を設定するように構成してもよい。
【００３３】
このスイッチング電源装置用制御装置は、利得調整値設定手段の具体的な構成として除算器を有しており、除算器により、時比率に対応した信号を、出力電圧、出力電圧の平均値又は目標電圧で除算し、利得調整値を設定する。
【００３４】
本発明の上記スイッチング電源装置用制御装置は、利得調整値設定手段が、変換手段と、乗算器とを含み、変換手段を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して変換値を設定し、乗算器を、変換手段により設定された変換値を時比率生成手段で生成した時比率に対応した信号に乗算し、利得調整値を設定するように構成してもよい。
【００３５】
このスイッチング電源装置用制御装置は、利得調整値設定手段の具体的な構成として変換手段と乗算器を有しており、この変換手段によって出力電圧、出力電圧の平均値又は目標電圧に対する変換値を設定する。そして、この制御装置では、乗算器により時比率に対応した信号に変換手段によって設定された変換値を乗算し、利得調整値を設定する。そのため、制御装置では、利得調整値を設定するために回路構成が複雑な除算器を必要としないので、回路構成を簡単化できる。変換手段としては、出力電圧、出力電圧の平均値又は目標電圧に対する変換値が設定されたテーブル等がある。
【００３６】
本発明の上記スイッチング電源装置用制御装置は、変換手段を、スイッチング電源装置で検出された出力電圧、出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して線形に減少する変換値を設定するように構成すると好適である。
【００３７】
このスイッチング電源装置用制御装置は、変換手段により出力電圧、出力電圧の平均値又は目標電圧に対して線形に減少する変換値を設定する。このように、変換手段において出力電圧の平均値等の逆数ではなく、線形に減少する一次関数値を変換値とすることにより、系全体の利得のばらつきが小さくなる。これは、スイッチング電源回路における内部損失等が要因となって、最適な値が出力電圧の平均値等の逆数値からずれると考えられる。なお、一次関数値の場合、変換手段をマイナスの比例係数を有する乗算器と切片を加算する加算器により構成でき、回路構成を簡単化できる。
【００３８】
本発明に係るスイッチング電源装置は、スイッチング素子をスイッチング制御するための駆動信号を生成する制御装置と、制御装置で生成した駆動信号に基づいてオン／オフするスイッチング素子とを含み、制御装置が、上記のいずれかの制御装置であることを特徴とする。
【００３９】
このスイッチング電源装置は、制御装置を上記制御装置の構成とし、時比率に対応した信号（特に、時比率に対応した信号と出力電圧又は目標電圧）によって調整された利得に基づいて生成された駆動信号によりスイッチング素子をオン／オフする。そして、このスイッチング電源装置では、目標電圧となるように、スイッチング素子のオン／オフにより入力電圧を出力電圧に変換する。上記制御装置によって制御されることにより、このスイッチング電源装置では、系全体の利得が制御装置の利得となり、入力電圧が変化した場合でも系全体としての利得が安定化する。
【００４０】
【発明の実施の形態】
以下、図面を参照して、本発明に係るスイッチング電源装置用制御装置及びスイッチング電源装置の実施の形態を説明する。
【００４１】
本実施の形態では、本発明に係るスイッチング電源装置を降圧型のＤＣ／ＤＣコンバータに適用し、本発明に係るスイッチング電源装置用制御装置をＤＣ／ＤＣコンバータのスイッチング素子を制御するためのＰＷＭ信号を生成するコントローラＩＣに適用する。本実施の形態に係るコントローラＩＣは、高速で処理を行うデジタル制御式であり、電圧モード制御によりＤＣ／ＤＣコンバータをフィードバック制御する。本実施の形態には、制御の違い、時比率生成手段の構成の違いあるいは利得調整値設定手段の構成の違いにより４つの実施の形態があり、第１の実施の形態ではＰ[Proportional]制御（比例制御）であり、時比率生成手段をカウンタで構成するとともに利得調整値設定手段を除算器で構成し、第２の実施の形態では第１の実施の形態に対して時比率生成手段をＤフリップフロップ回路で構成した点が異なり、第３の実施の形態では第１の実施の形態に対して利得調整値設定手段をテーブルと乗算器で構成した点が異なり、第４の実施の形態では第１の実施の形態に対してＰＩ[Proportional Integral]制御（比例積分制御）であり、そのＩ制御の構成が時比率の生成及び平均化の手段を兼ねる点が異なる。
【００４２】
図１を参照して、ＤＣ／ＤＣコンバータ１の構成について説明する。図１は、ＤＣ／ＤＣコンバータの構成図である。
【００４３】
ＤＣ／ＤＣコンバータ１は、直流の入力電圧ＶIを直流の出力電圧ＶO（＜ＶI）に変換する電源回路であり、様々な用途で使用でき、例えば、ＶＲＭ[Voltage Regulator Module]で使用される。また、ＤＣ／ＤＣコンバータ１は、ＰＷＭ制御によりスイッチング素子をオン／オフするスイッチングレギュレータである。入力電圧ＶIは、可変であり、入力電圧範囲（例えば、５〜１２Ｖ）が設定されている。出力電圧ＶOは、負荷Ｌに応じて一定の目標電圧（例えば、１Ｖ）が設定されている。負荷Ｌは、例えば、コンピュータやルータ等の通信機器などのＣＰＵ、ＭＰＵ、ＤＳＰが相当し、処理負荷に応じて負荷電流が大きく変動する負荷である。
【００４４】
ＤＣ／ＤＣコンバータ１は、主な構成として、２個のＦＥＴ等のスイッチング素子２，３、インダクタンス４、コンデンサ５、Ａ／Ｄコンバータ６及びコントローラＩＣ７を備えている。スイッチング素子２は、コントローラＩＣ７からのＰＷＭ信号がハイ信号のときにオンする。スイッチング素子３は、ＰＷＭ信号がロー信号のときにオンする。インダクタンス４及びコンデンサ５は、平滑回路を構成する。スイッチング素子２，３のスイッチング動作によって振幅が入力電圧ＶIに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧を平均化する。Ａ／Ｄコンバータ６は、電圧センサ（図示せず）で検出したアナログの出力電圧ＶOをデジタルの出力電圧ＶOに変換し、コントローラＩＣ７に出力する。コントローラＩＣ７は、出力電圧ＶOが目標電圧となるようにデジタルの出力電圧ＶOに基づいて電圧モード制御によりＰＷＭ信号を生成し、スイッチング素子２，３のオン／オフを制御する。
【００４５】
図２〜図５を参照して、第１の実施の形態に係るコントローラＩＣ７Ａの構成について説明する。図２は、第１の実施の形態に係るコントローラＩＣの構成図である。図３は、図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。図４は、図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。図５は、図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と利得調整制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【００４６】
コントローラＩＣ７Ａは、マスタクロック（例えば、１０ＭＨｚ〜１００ＭＨｚ）に基づいて動作するデジタル回路である。コントローラＩＣ７Ａでは、Ｐ制御によるフィードバック制御により、Ａ／Ｄコンバータ６で変換されたデジタルの出力電圧ＶOと目標電圧ＶREFとの差分値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成し、制御信号ＣＳとランプ信号ＬＳとからＰＷＭ信号ＰＳを生成する。特に、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳをマイナループによってフィードバックし、ＰＷＭ信号ＰＳのパルス幅Ｄ（時比率）の平均値ＤAVGと目標電圧ＶREFによりコントローラＩＣ７Ａとしての利得を調整する。そのために、コントローラＩＣ７Ａは、カウンタ１０、ローパスフィルタ１１、除算器１２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。なお、以下の説明におけるハイ信号はコントローラＩＣ７Ａを電源電圧（例えば、５Ｖ）等が設定され、図中では１で示している。また、ロー信号は０Ｖが設定され、図中では０で示している。
【００４７】
第１の実施の形態では、カウンタ１０及びローパスフィルタ１１が特許請求の範囲に記載する時比率生成手段に相当し、ローパスフィルタ１１が特許請求の範囲に記載する時比率平均化手段に相当し、除算器１２が特許請求の範囲に記載する利得調整値設定手段に相当し、減算器１３及び乗算器１４が特許請求の範囲に記載する制御信号生成手段に相当し、乗算器１４が特許請求の範囲に記載する利得調整手段に相当し、乗算器１５が特許請求の範囲に記載する演算手段に相当し、ランプ回路１６及びコンパレータ１７が特許請求の範囲に記載する駆動信号生成手段に相当する。
【００４８】
カウンタ１０は、ＰＷＭ信号ＰＳのパルス幅Ｄ（時比率）を検出する。そのために、カウンタ１０には、コントローラＩＣ７Ａで生成しているＰＷＭ信号ＰＳ及びリセット信号ＲＳとサンプルクロック信号ＳＳが入力される。カウンタ１０では、ＰＷＭ信号ＰＳがハイ信号のときにはマスタクロックＭＣの一周期毎にカウントアップし、ＰＷＭ信号ＰＳがロー信号のときにはカウントアップ値をホールドする（図３（ａ），（ｂ），（ｅ）参照）。そして、カウンタ１０では、リセット信号ＲＳがロー信号のときにホールドしているカウントアップ値を０にリセットする（図３（ｄ），（ｅ）参照）。カウンタ１０では、サンプルクロック信号ＳＳがハイ信号となったときにカウントアップ値をパルス幅Ｄとして保持し（図３（ｃ），（ｅ），（ｆ）参照）、サンプルクロック信号ＳＳの次周期でハイ信号となるまで保持しているパルス幅Ｄをローパスフィルタ１１に出力する。ちなみに、パルス幅Ｄは、ＰＷＭ信号ＰＳの周期が一定であるので、ＰＷＭ信号ＰＳの一周期に占めるスイッチング素子２をオンさせる期間の割合を示し、時比率に相当する。
【００４９】
リセット信号ＲＳは、分周器（図示せず）によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの一周期（ＤＣ／ＤＣコンバータ１のスイッチング周期）を規定する信号であり、ＰＷＭ信号ＰＳのロー信号からハイ信号への立ち上りを規定するパルスをロー信号（マスタクロックＭＣの一周期分）で出力する。ＰＷＭ信号ＰＳの周波数は、例えば、１００ｋＨｚ〜１ＭＨｚであり、ＤＣ／ＤＣコンバータ１におけるスイッチング周波数に相当する。また、サンプルクロック信号ＳＳは、分周器によってマスタクロックＭＣを分周した信号であり、図３（ｃ）に示すように、ＰＷＭ信号ＰＳの周期と同一周期であり、リセット信号ＲＳによってカウントアップ値をリセットする直前の値を保持するためのパルスをハイ信号（マスタクロックＭＣの一周期分）で出力する。
【００５０】
ローパスフィルタ１１は、ＩＩＲ[Infinite Impulse Response]型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Ｄを無限に平均化する。ローパスフィルタ１１は、図４（ａ）に示すように、３つの乗算器１１ａ，１１ｂ，１１ｃ、２つのＤフリップフロップ回路１１ｄ，１１ｅ及び加算器１１ｆから構成される。乗算器１１ａでは、入力値Ｕnにフィルタ係数ａ０を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｄでは、入力値Ｕnが入力され、サンプルクロック信号ＳＳに基づいて入力値の前回値Ｕn-1を保持し、乗算器１１ｂに出力する。乗算器１１ｂでは、入力値の前回値Ｕn-1にフィルタ係数ａ１を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｅでは、出力値Ｙnが入力され、サンプルクロック信号ＳＳに基づいて出力値の前回値Ｙn-1を保持し、乗算器１１ｃに出力する。乗算器１１ｃでは、出力値の前回値Ｙn-1にフィルタ係数ｂ１を乗算して加算器１１ｆに出力する。加算器１１ｆでは、乗算器１１ａ〜１１ｃの各乗算値を加算し、出力値Ｙnとして出力する。ローパスフィルタ１１は、カットオフ周波数ｆｃを有し、図４（ｂ）に示すように、低周波成分を通過させる利得特性を有し、利得が１である。
【００５１】
【数１】
ローパスフィルタ１１は、（１）式で表され、Ｕnがカウンタ１０からのパルス幅Ｄnであり、Ｙnが過去入力されたパルス幅の平均値ＤAVGである。
【００５３】
除算器１２は、目標電圧ＶREFとパルス幅の平均値ＤAVGが入力され、その平均値ＤAVGを目標電圧ＶREFで除算し、その除算値（ＤAVG／ＶREF）を利得調整値ＧＡとして乗算器１５に出力する。
【００５４】
減算器１３は、目標電圧ＶREFと出力電圧ＶOが入力され、目標電圧ＶREFから出力電圧ＶOを減算し、その減算値（ＶREF−ＶO）を乗算器１４に出力する。
【００５５】
乗算器１４は、減算値（ＶREF−ＶO）が入力され、その減算値（ＶREF−ＶO）にＰ制御の利得Ｇｐを乗算し、その乗算値Ｇｐ（ＶREF−ＶO）を制御信号ＣＳとして乗算器１５に出力する。
【００５６】
乗算器１５は、利得調整値ＧＡと制御信号ＣＳが入力され、制御信号ＣＳに利得調整値ＧＡを乗算し、その乗算値を利得調整制御信号ＧＣＳとしてコンパレータ１７に出力する。ここでは、Ｐ制御の利得Ｇｐに利得調整値ＧＡが乗算され、コントローラＩＣ７Ａとしての利得ＧｃがＧｐ×（ＤAVG／ＶREF）となる。
【００５７】
ランプ回路１６は、ランプ係数が１のランプ信号ＬＳを生成する。そのために、ランプ回路１６には、リセット信号ＲＳが入力される。ランプ回路１６では、マスタクロックＭＣの一周期毎にランプ係数１によりカウントアップする（図５（ａ），（ｂ）参照）。そして、ランプ回路１６では、リセット信号ＲＳがロー信号のときにカウントアップ値を０にリセットする（図５（ｂ），（ｃ）参照）。このように、ランプ信号ＬＳは、ランプ係数１で増加し、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前に０となる信号である。
【００５８】
コンパレータ１７は、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるか否かを判定する。そのために、コンパレータ１７には、非反転入力端子に利得調整制御信号ＧＣＳが入力され、反転入力端子にランプ信号ＬＳが入力される。コンパレータ１７では、利得調整制御信号ＧＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるまではハイ信号を出力し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えるとロー信号を出力する（図５（ｂ），（ｅ）参照）。
【００５９】
アンド回路１８は、ＰＷＭ信号ＰＳのパルス幅を制限し、ＰＷＭ信号ＰＳを出力する。そのために、アンド回路１８には、コンパレータ１７の出力信号とパルス幅制限信号ＰＬＳが入力される（図５（ｄ）参照）。アンド回路１８では、コンパレータ１７の出力信号がハイ信号かつパルス幅制限信号ＰＬＳがハイ信号の場合にハイ信号を出力し、それ以外の場合にロー信号を出力する（図５（ｄ），（ｅ）参照）。このハイ信号とロー信号とからなる信号がＰＷＭ信号ＰＳであり、このハイ信号の期間がＰＷＭ信号ＰＳのパルス幅Ｄである。
【００６０】
パルス幅制限信号ＰＬＳは、分周器によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの周期と同一周期であり、ＰＷＭ信号ＰＳで許容される最大のパルス幅（ひいては、ＤＣ／ＤＣコンバータ１で許容される最大の出力電圧）を規定する区間をハイ信号として出力する。
【００６１】
図１〜図５を参照して、コントローラＩＣ７Ａ及びＤＣ／ＤＣコンバータ１の動作を説明する。
【００６２】
ＤＣ／ＤＣコンバータ１に入力電圧ＶIが入力される。すると、ＤＣ／ＤＣコンバータ１では、コントローラＩＣ７ＡからのＰＷＭ信号ＰＳに基づいてスイッチング素子２，３が交互にオン／オフする。さらに、ＤＣ／ＤＣコンバータ１では、インダクタンス４及びコンデンサ５でスイッチング素子２のオン期間にパルスとなって出力する入力電圧ＶIを平均化し、電圧ＶOを出力する。また、ＤＣ／ＤＣコンバータ１では、出力電圧ＶOを電圧センサで検出し、その検出した出力電圧ＶOをＡ／Ｄコンバータ６でデジタル化してコントローラＩＣ７Ａにフィードバックさせる。
【００６３】
コントローラＩＣ７Ａでは、目標電圧ＶREFから出力電圧ＶOを減算し、その減算値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成する。また、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳのパルス幅Ｄを検出し、過去に検出しているパルス幅Ｄを無限に平均化し、パルス幅の平均値ＤAVGを求める。さらに、コントローラＩＣ７Ａでは、パルス幅の平均値ＤAVGを目標電圧ＶREFで除算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ａでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。また、コントローラＩＣ７Ａでは、ランプ係数（＝１）によりランプ信号ＬＳを生成する。そして、コントローラＩＣ７Ａでは、利得調整制御信号ＧＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超えない期間ではハイ信号を出力し、ランプ信号ＬＳが利得調整制御信号ＧＣＳを超える期間ではロー信号を出力する。最後に、コントローラＩＣ７Ａでは、パルス幅制限信号ＰＬＳによってパルス幅に制限をかけて、ＰＷＭ信号ＰＳを出力する。
【００６４】
ここで、制御信号ＣＳ（Ｐ制御の利得Ｇｐ）に利得調整値ＧＡを乗算し、コントローラＩＣ７Ａとしての利得を調整する理由について説明する。以下の説明では、コントローラＩＣ７Ａの利得（すなわち、制御系の利得）をＧｃとし、ＤＣ／ＤＣコンバータ１を含む系全体としての利得をＧとする。
【００６５】
【数２】
コントローラＩＣ７Ａとしての利得Ｇｃは、式（２）に示すように、Ｐ制御の利得Ｇｐに利得調整値ＧＡを乗算した値である。また、系全体としての利得Ｇは、式（３）に示すように、利得Ｇｃに入力電圧ＶIを乗算した値である。
【００６７】
【数３】
また、時比率（パルス幅）Ｄは、式（４）に示すように、出力電圧ＶOを入力電圧ＶIで除算した値である。式（４）を変形した式（５）の関係から、入力電圧ＶIは、出力電圧ＶOを時比率Ｄで除算した値である。したがって、入力電圧の平均値ＶI#AVGは、式（６）に示すように、出力電圧の平均値ＶO#AVGを時比率の平均値ＤAVGで除算した値となる。
【００６９】
出力電圧ＶOは目標電圧ＶREFになるようにフィードバック制御されるので、出力電圧ＶOは目標電圧ＶREFを基準として変化する。そのため、出力電圧の平均値ＶO#AVGは、目標電圧ＶREFに等しいとみなすことができる。
【００７０】
【数４】
したがって、入力電圧の平均値ＶI#AVGは、式（７）に示すように、目標電圧ＶREFを時比率の平均値ＤAVGで除算した値となる。
【００７２】
【数５】
式（２）と式（７）から、コントローラＩＣ７Ａの利得Ｇｃは、式（８）に示すように、Ｐ制御の利得Ｇｐを入力電圧の平均値ＶI#AVGで除算した値となる。
【００７４】
【数６】
式（３）と式（８）から、系全体の利得Ｇは、式（９）に示すようになる。ここで、入力電圧ＶIと入力電圧の平均値ＶI#AVGとは、定常的には等しいとみなせる。そのため、式（９）において入力電圧ＶIと入力電圧の平均値ＶI#AVGが相殺され、系全体の利得Ｇは、式（１０）に示すように、入力電圧ＶIとの比例関係がなくなり、Ｐ制御の利得Ｇｐとなる。
【００７６】
つまり、コントローラＩＣ７ＡにおいてＰ制御の利得Ｇｐを推定した入力電圧の平均値ＶI#AVG（＝ＶREF／ＤAVG）で除算して利得を調整し、系全体の利得Ｇが入力電圧ＶIに依存しないようにしている。そのため、入力電圧ＶIが変化した場合でも、系全体としての利得Ｇは変化しない。ちなみに、ＤＣ／ＤＣコンバータ１の利得は、インダクタンス４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得も、図６に示すように、低周波数領域ではＧｐに等しくなり、高周波数領域では周波数に応じて変化する。
【００７７】
コントローラＩＣ７Ａによれば、コントローラＩＣ７Ａの出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値ＶI#AVGの逆数（ＤAVG／ＶREF）で調整することによって、入力電圧ＶIが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７Ａでは、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧ＶIが低い場合でも応答が良好であり、入力電圧ＶIが高い場合でも出力電圧が発振しない。
【００７８】
また、コントローラＩＣ７Ａでは、カウンタ１０による簡単な回路構成によってＰＷＭ信号ＰＳのパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７Ａでは、目標電圧ＶREFと時比率の平均値ＤAVGによって入力電圧の平均値を推定するので、入力電圧ＶIを検出する手段や入力電圧ＶIを平均化する手段を必要としない。また、コントローラＩＣ７Ａでは、出力電圧ＶOの平均値として目標電圧ＶREFを用いているので、出力電圧ＶOを平均化する手段を必要としない。
【００７９】
次に、図７及び図８を参照して、第２の実施の形態に係るコントローラＩＣ７Ｂの構成について説明する。図７は、第２の実施の形態に係るコントローラＩＣの構成図である。図８は、図７のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が利得調整制御信号であり、（ｃ）が保持される利得調整制御信号値である。なお、コントローラＩＣ７Ｂでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００８０】
コントローラＩＣ７Ｂは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，パルス幅Ｄを検出する構成及びパルス幅Ｄを検出する動作のみが異なる。コントローラＩＣ７Ｂは、Ｄフリップフロップ回路１９、リミッタ回路２０、ローパスフィルタ１１、除算器１２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【００８１】
なお、第２の実施の形態では、Ｄフリップフロップ回路１９が特許請求の範囲に記載する遅延器に相当する。
【００８２】
Ｄフリップフロップ回路１９は、時比率Ｄを検出する。そのために、Ｄフリップフロップ回路１９には、コントローラＩＣ７Ｂ内で生成している利得調整制御信号ＧＣＳが入力され、クロック信号としてＰＷＭ信号ＰＳが入力される。Ｄフリップフロップ回路１９では、ＰＷＭ信号ＰＳのパルスの立ち下がり（ハイ信号からロー信号への切り換り）のときに利得調整制御信号ＧＣＳの値を保持し、ＰＷＭ信号ＰＳの次周期のパルスの立ち下がりとなるまで保持している利得調整制御信号ＧＣＳの値をリミッタ回路２０に出力する（図８（ａ）〜（ｃ）参照）。なお、利得調整制御信号ＧＣＳの値とランプ信号ＬＳの値とが同じ値になった時点でＰＷＭ信号ＰＳのパルスの立ち下がり（すなわち、パルス幅Ｄ）を規定しているので、ＰＷＭ信号ＰＳのパルスの立ち下がりのときの利得調整制御信号ＧＣＳの値はパルス幅（時比率）Ｄに相当する。
【００８３】
リミッタ回路２０は、アンド回路１８と同様の回路であり、利得調整制御信号ＧＣＳの値を制限する。そのために、リミッタ回路２０には、Ｄフリップフロップ回路１９からの利得調整制御信号ＧＣＳの値と時比率制限信号ＲＬＳが入力される。リミッタ回路２０では、利得調整制御信号ＧＣＳの値が時比率制限信号ＲＬＳに示される制限値以下の場合にそのまま利得調整制御信号ＧＣＳの値を出力し、制限値より大きい場合に制限値を出力する。このリミッタ回路２０から出力される値が、パルス幅（時比率）Ｄである。
【００８４】
図７及び図８を参照して、コントローラＩＣ７Ｂの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【００８５】
コントローラＩＣ７Ｂでは、生成したＰＷＭ信号ＰＳのパルスの立ち下がりのときに利得調整制御信号ＧＣＳの値を保持し、その値に制限をかけ、パルス幅Ｄとして出力する。そして、コントローラＩＣ７Ｂでは、このパルス幅Ｄを無限に平均化し、パルス幅平均値ＤAVGを求める。
【００８６】
このコントローラＩＣ７Ｂによれば、コントローラＩＣ７Ａと同様の効果を有し、カウンタ１０に代えて、Ｄフリップフロップ回路１９による簡単な回路構成によってパルス幅Ｄを検出することができる。
【００８７】
次に、図９及び図１０を参照して、第３の実施の形態に係るコントローラＩＣ７Ｃの構成について説明する。図９は、第３の実施の形態に係るコントローラＩＣの構成図である。図１０は、図９のテーブルにおける目標電圧に対するテーブル値である。なお、コントローラＩＣ７Ｃでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００８８】
コントローラＩＣ７Ｃは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，利得調整値ＧＡを設定する構成及び利得調整値ＧＡを設定する動作のみが異なる。コントローラＩＣ７Ｃは、カウンタ１０．ローパスフィルタ１１、テーブル２１、乗算器２２、減算器１３、乗算器１４、乗算器１５、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【００８９】
なお、第３の実施の形態では、テーブル２１及び乗算器２２が特許請求の範囲に記載する利得調整値設定手段に相当し、テーブル２１が特許請求の範囲に記載する変換手段に相当する。
【００９０】
テーブル２１は、目標電圧ＶREFを変換する値としてテーブル値ＴＶが設定されたテーブルである。テーブル２１に設定されているテーブル値ＴＶは、目標電圧ＶREFに対する逆数値（図１０の破線で示すＶREFに対するＴＶ）ではなく、目標電圧ＶREFを変数としたマイナスの比例係数（例えば、−１）を有する一次関数値（図１０の実線で示すＶREFに対するＴＶ）である。ちなみに、テーブル２１は、コントローラＩＣ７ＣのＲＯＭ等の記憶手段に予め記憶されている。
【００９１】
乗算器２２は、目標電圧ＶREFに応じたテーブル２１のテーブル値ＴＶとローパスフィルタ１１からのパルス幅の平均値ＤAVGが入力され、その平均値ＤAVGにテーブル値ＴＶを乗算し、その乗算値ＤAVG×ＴＶを利得調整値ＧＡとして乗算器１５に出力する。
【００９２】
図９及び図１０を参照して、コントローラＩＣ７Ｃの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【００９３】
コントローラＩＣ７Ｃでは、テーブル２１から目標電圧ＶREFに対するテーブル値ＴＶを読み出す。パルス幅の平均値ＤAVGが求められると、コントローラＩＣ７Ｃでは、パルス幅の平均値ＤAVGに読み出したテーブル値ＴＶを乗算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ｃでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。
【００９４】
【数７】
コントローラＩＣ７Ｃでは、式（１１）に示すように、利得ＧｃがＰ制御の利得Ｇｐにパルス幅の平均値ＤAVGとテーブル値ＴＶを乗算した値である。式（２）と式（１１）とを比較すると、コントローラＩＣ７Ｃでは、コントローラＩＣ７Ａにおいて目標電圧ＶREFを除算した代わり、テーブル値ＴＶを乗算している。テーブル値ＴＶは、目標電圧ＶREFのマイナスの一次関数値であり、目標電圧ＶREFの逆数値ではない。これは、逆数値とするより、一次関数値とすることにより、系全体としての利得Ｇのばらつきが少なくなるからである。この理由としては、ＤＣ／ＤＣコンバータ１における各素子の内部抵抗による内部損失等が考えられる。
【００９６】
図１１では、目標電圧ＶREFに対する系全体の利得Ｇを実験によって求めた結果をグラフ化している。この実験では、測定時の周波数を４０ｋＨｚとし、４０ｋＨｚ周辺で利得Ｇが０ｄＢ程度になるＤＣ／ＤＣコンバータ１を用いている。図１１には、テーブル２１のテーブル値ＴＶを一次関数値とした場合の実験データを白抜きで示し、逆数値とした場合の実験データを黒塗りつぶしで示している。図１１から判るように、一次関数値によるテーブル２１を用いた方が利得Ｇのばらつきが小さいことが判る。
【００９７】
このコントローラＩＣ７Ｃによれば、コントローラＩＣ７Ａと同様の効果を有し、回路構成が複雑な除算器に代えて、テーブル２１及び乗算器２２による簡単な回路構成によって利得調整値ＧＡを設定することができる。さらに、コントローラＩＣ７Ｃでは、テーブル２１のテーブル値ＴＶを目標電圧ＶREFの逆数値ではなく、一次関数値で設定することにより、系全体の利得Ｇのばらつきを低減することができる。
【００９８】
次に、図１２を参照して、第４の実施の形態に係るコントローラＩＣ７Ｄの構成について説明する。図１２は、第４の実施の形態に係るコントローラＩＣの構成図である。なお、コントローラＩＣ７Ｄでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００９９】
コントローラＩＣ７Ｄは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，ＰＩ制御であり、Ｉ制御の構成がパルス幅の平均値ＤAVGを求める構成を兼ねる点のみが異なる。コントローラＩＣ７Ｄは、減算器１３、乗算器１４、積分器２３、乗算器２４、除算器２５、乗算器１５、加算器２６、ランプ回路１６、コンパレータ１７、アンド回路１８を備えている。
【０１００】
なお、第４の実施の形態では、減算器１３、積分器２３及び乗算器２４が特許請求の範囲に記載する積分制御手段に相当し、積分器２３及び乗算器２４は特許請求の範囲に記載する利得調整手段に相当する。
【０１０１】
積分器２３は、減算値（ＶREF−ＶO）が入力され、その減算値（ＶREF−ＶO）を時間積分し、その積分値ＩＶを乗算器２４に出力する。
【０１０２】
乗算器２４は、積分値ＩＶが入力され、その積分値ＩＶにＩ制御の利得Ｇｉを乗算し、その乗算値Ｇｉ×ＩＶを積分制御値ＩＣとして加算器２６に出力する。この積分制御値ＩＣは、時比率の平均値ＤAVGに相当する値であり、利得調整値ＧＡを求めるために除算器２５にも出力される。
【０１０３】
除算器２５は、目標電圧ＶREFと積分制御値ＩＣ（時比率の平均値）が入力され、その積分制御値ＩＣを目標電圧ＶREFで除算し、その除算値（ＩＣ／ＶREF）を利得調整値ＧＡとして乗算器１５に出力する。
【０１０４】
加算器２６は、乗算器１５からの利得調整制御信号ＧＣＳと乗算器２４からの積分制御値ＩＣが入力され、利得調整制御信号ＧＣＳに積分制御値ＩＣを加算し、積分制御を加味した利得調整制御信号ＧＣＳ’をコンパレータ１７に出力する。
【０１０５】
図１２を参照して、コントローラＩＣ７Ｄの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【０１０６】
コントローラＩＣ７Ｄでは、目標電圧ＶREFから出力電圧ＶOを減算した際に、その減算値にＰ制御の利得Ｇｐを乗算して制御信号ＣＳを生成するとともに、その減算値を時間積分し、その積分値ＩＶにＩ制御の利得Ｇｉを乗算して積分制御値ＩＣを生成する。さらに、コントローラＩＣ７Ｄでは、積分制御値ＩＣを目標電圧ＶREFで除算し、利得調整値ＧＡを求める。そして、コントローラＩＣ７Ｄでは、制御信号ＣＳに利得調整値ＧＡを乗算し、利得調整制御信号ＧＣＳを生成する。続いて、コントローラＩＣ７Ｄでは、利得調整制御信号ＧＣＳに積分制御値ＩＣを加算し、Ｐ制御にＩ制御を加味した利得調整制御信号ＧＣＳ’を生成する。そして、コントローラＩＣ７Ｄでは、利得調整制御信号ＧＣＳ’とランプ信号ＬＳとを比較する。
【０１０７】
このコントローラＩＣ７Ｄによれば、コントローラＩＣ７Ａと同様の効果を有し、Ｉ制御における積分制御値ＩＣを時比率の平均値として利用するので、時比率の平均値を求めるための手段を必要としない。また、コントローラＩＣ７Ｄでは、Ｉ制御を加味しているので、定常偏差を抑えることができる。
【０１０８】
以上、本発明に係る実施の形態について説明したが、本発明は上記実施の形態に限定されることなく様々な形態で実施される。
【０１０９】
例えば、本実施の形態では制御装置をデジタル回路で構成したが、アナログ回路で構成してもよい。また、本実施の形態ではコントローラＩＣのデジタル回路（ハードウエア）によって制御装置の各手段を構成したが、マイコン等のコンピュータに組み込むプログラム（ソフトウエア）によって制御装置の各手段を構成してもよい。この各手段を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合あるいはコンピュータに組み込まれた状態で制御装置として流通する場合もある。
【０１１０】
また、本実施の形態ではＤＣ／ＤＣコンバータに適用したが、ＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、本実施の形態ではトランスを有しない非絶縁型かつ降圧型のコンバータに適用したが、トランスを有する絶縁型のコンバータにも適用可能であり、昇圧型又は昇降圧型のコンバータにも適用可能である。
【０１１１】
また、本実施の形態では時比率生成手段をＰＷＭ信号がハイ信号のときにカウントアップするカウンタ又はＰＷＭ信号のパルスの立ち下がりの利得調整制御信号の値を遅延するＤフリップフロップ回路で構成したが、ＰＷＭ信号がハイ信号のときにカウントダウンするカウンタ等の他の手段により構成してもよい。また、本実施の形態では時比率平均化手段をデジタルのＩＩＲ型の１次のローパスフィルタで構成したが、アナログのローパスフィルタ、ＦＩＲ型のローパスフィルタ、２次のローパスフィルタ等の他のローパスフィルタで構成してもよいし、ローパスフィルタ以外の他の回路によって構成してもよい。
【０１１２】
また、本実施の形態ではＰ制御及びＰＩ制御に適用したが、ＰＩＤ制御等の他の制御にも適用可能である。
【０１１３】
また、本実施の形態では利得調整値を設定する際に目標電圧を用いる構成としたが、センサ等で検出した出力電圧を平均化する出力電圧平均化手段を備え、出力電圧の平均値と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧の平均値と時比率とから利得調整値を設定する構成としてもよい。特に、出力電圧が安定している場合、出力電圧を平均化することなく検出した出力電圧を直接用いて、出力電圧と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧と時比率とから利得調整値を設定する構成としてもよい。
【０１１４】
また、本実施の形態では利得調整値設定手段の変換手段をテーブルで構成したが、テーブルの代わりに、マイナスの乗算係数を有する乗算器と切片を加算する加算器により変換手段を構成してもよい。また、本実施の形態ではテーブルのテーブル値として目標電圧を変数とした一次関数値を設定したが、目標電圧を変数とした逆数値を設定してもよいし、あるいは、スイッチング電源装置の特性に応じて最適な値を設定してもよい。
【０１１５】
また、本実施の形態ではＡ／ＤコンバータとコントローラＩＣとを別体で構成したが、Ａ／ＤコンバータがコントローラＩＣに含まれる構成でもよい。
【０１１６】
また、本実施の形態では制御信号生成手段において乗算器を用いて、コントローラＩＣの伝達関数の利得を変化させ、あるいは、積分器を用いて、コントローラＩＣの伝達関数の低周波利得を増加させ、利得調整手段を構成したが、ローパスフィルタ等の他の手段を用いて利得調整手段を構成してもよいし、あるいは、ハイパスフィルタ等を用いて位相補償手段を構成してもよい。
【０１１７】
【発明の効果】
本発明によれば、入力電圧の平均値を推定し、その入力電圧の平均値によって利得を調整することによって、入力電圧が変化した場合でもスイッチング電源回路を含む系全体としての利得を安定化することができる。
【図面の簡単な説明】
【図１】本実施の形態に係るＤＣ／ＤＣコンバータの構成図である。
【図２】第１の実施の形態に係るコントローラＩＣの構成図である。
【図３】図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。
【図４】図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。
【図５】図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と利得調整制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【図６】図１のＤＣ／ＤＣコンバータを含む系全体としての周波数−利得特性図である。
【図７】第２の実施の形態に係るコントローラＩＣの構成図である。
【図８】図７のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が利得調整制御信号であり、（ｃ）が保持される利得調整制御信号値である。
【図９】第３の実施の形態に係るコントローラＩＣの構成図である。
【図１０】図９のテーブルにおける目標電圧に対するテーブル値である。
【図１１】図９のコントローラＩＣでＤＣ／ＤＣコンバータを制御した場合の目標電圧を変化させたときの系全体の利得を測定した実験データである。
【図１２】第４の実施の形態に係るコントローラＩＣの構成図である。
【符号の説明】
１…ＤＣ／ＤＣコンバータ、２，３…スイッチング素子、４…インダクタンス、５…コンデンサ、６…Ａ／Ｄコンバータ、７，７Ａ，７Ｂ，７Ｃ，７Ｄ…コントローラＩＣ、１０…カウンタ、１１…ローパスフィルタ、１１ａ，１１ｂ，１１ｃ…乗算器、１１ｄ，１１ｅ…Ｄフリップフロップ回路、１１ｆ…加算器、１２…除算器、１３…減算器、１４…乗算器、１５…乗算器、１６…ランプ回路、１７…コンパレータ、１８…アンド回路、１９…Ｄフリップフロップ回路、２０…リミッタ回路、２１…テーブル、２２…乗算器、２３…積分器、２４…乗算器、２５…除算器、２６…加算器
Claims (15)
- スイッチング電源装置のスイッチング素子を制御するための駆動信号の時比率を検出し、当該時比率に対応した信号を生成する時比率生成手段と、
スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値に基づいて制御信号を生成する制御信号生成手段と、
前記時比率に対応した信号と前記制御信号との乗算値に対応した信号を生成する演算手段と、
前記演算手段で生成した信号に基づいて駆動信号を生成する駆動信号生成手段と
を含み、
前記時比率生成手段は、前記駆動信号生成手段で生成した駆動信号から時比率を検出することを特徴とするスイッチング電源装置用制御装置。 - 前記制御信号生成手段は、前記差分値に対してスイッチング電源装置用制御装置における位相を補償するための処理を行う位相補償手段を含むことを特徴とする請求項１に記載するスイッチング電源装置用制御装置。
- 前記制御信号生成手段は、前記差分値に対してスイッチング電源装置用制御装置における利得を調整するための処理を行う利得調整手段を含むことを特徴とする請求項１に記載するスイッチング電源装置用制御装置。
- 前記時比率に対応した信号とスイッチング電源装置で検出された出力電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、
前記演算手段は、前記利得調整値と前記制御信号との乗算値に対応した信号を生成することを特徴とする請求項１〜請求項３のいずれか１項に記載するスイッチング電源装置用制御装置。 - スイッチング電源装置で検出された出力電圧を平均化する出力電圧平均化手段を含み、
前記利得調整値設定手段は、前記時比率に対応した信号と前記出力電圧平均化手段で平均化した出力電圧とに基づいて利得調整値を設定することを特徴とする請求項４に記載するスイッチング電源装置用制御装置。 - 前記時比率に対応した信号とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定する利得調整値設定手段を含み、
前記演算手段は、前記利得調整値と前記制御信号との乗算値に対応した信号を生成することを特徴とする請求項１〜請求項３のいずれか１項に記載するスイッチング電源装置用制御装置。 - 前記時比率生成手段は、前記検出した時比率を平均化する時比率平均化手段を含み、
前記利得調整値設定手段は、前記時比率平均化手段で平均化した時比率とスイッチング電源装置における目標電圧とに基づいて利得調整値を設定することを特徴とする請求項６に記載するスイッチング電源装置用制御装置。 - 前記時比率平均化手段は、ローパスフィルタであることを特徴とする請求項７に記載するスイッチング電源装置用制御装置。
- 前記時比率生成手段は、カウンタを含み、
前記カウンタは、一定時間毎にカウントし、前記駆動信号における前記スイッチング素子のオン期間を検出することを特徴とする請求項１〜請求項８のいずれか１項に記載するスイッチング電源装置用制御装置。 - 前記時比率生成手段は、遅延器を含み、
前記遅延器は、前記演算手段で生成した信号を所定時間保存することを特徴とする請求項１〜請求項８のいずれか１項に記載するスイッチング電源装置用制御装置。 - スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値を積分した積分制御値を生成する積分制御手段を含み、
前記時比率生成手段は前記積分制御手段からなり、前記積分制御手段で生成した積分制御値が前記時比率に対応した信号であることを特徴とする請求項１〜７のいずれか１項に記載するスイッチング電源装置用制御装置。 - 前記利得調整値設定手段は、除算器を含み、
前記除算器は、前記時比率生成手段で生成した時比率に対応した信号を、スイッチング電源装置で検出された出力電圧、前記出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧で除算し、前記利得調整値を設定することを特徴とする請求項４〜請求項１１のいずれか１項に記載するスイッチング電源装置用制御装置。 - 前記利得調整値設定手段は、変換手段と、乗算器とを含み、
前記変換手段は、スイッチング電源装置で検出された出力電圧、前記出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して変換値を設定し、
前記乗算器は、前記変換手段により設定された変換値を前記時比率生成手段で生成した時比率に対応した信号に乗算し、前記利得調整値を設定することを特徴とする請求項４〜請求項１１のいずれか１項に記載するスイッチング電源装置用制御装置。 - 前記変換手段は、スイッチング電源装置で検出された出力電圧、前記出力電圧平均化手段で平均化した出力電圧又はスイッチング電源装置における目標電圧に対して線形に減少する変換値を設定することを特徴とする請求項１３に記載するスイッチング電源装置用制御装置。
- スイッチング素子をスイッチング制御するための駆動信号を生成する制御装置と、
前記制御装置で生成した駆動信号に基づいてオン／オフするスイッチング素子と
を含み、
前記制御装置は、請求項１〜請求項１４のいずれか１項に記載する制御装置であることを特徴とするスイッチング電源装置。
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