JP3740133B2 - スイッチング電源装置及びその制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、スイッチング電源装置及びその制御装置に関する。
【0002】
【従来の技術】
スイッチング電源装置は、小型軽量かつ高効率等の特長を有しており、各種電子機器の電源として幅広く利用されている。このようなスイッチング電源装置としては、例えば、下記非特許文献1に記載されるものが知られている。
【0003】
【非特許文献1】
原田 耕介、二宮 保、顧 文建 共著、「スイッチングコンバータの基礎」、コロナ社、p.48〜79
【0004】
【発明が解決しようとする課題】
近年、パソコン、通信機器などに搭載されたマイクロプロセッサや DSP [Digital Signal Processor] は処理の高速化が進むとともに、消費電力の低減が図られている。その結果、それら集積回路への印加電圧 (動作電圧) は低電圧化し、動作状況に応じたきめ細かい電力管理がなされる傾向にある。スイッチング電源装置では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を保障する必要がある。
【0005】
そのために、スイッチング電源装置は、制御IC[Integrated Circuit]等の制御装置を備えており、この制御装置によりFET[Field Effect Transistor]等のスイッチング素子を高速にオン/オフしている。かかる制御装置では、スイッチング電源装置の出力電圧等に基づいてスイッチング素子をオン/オフするためのPWM[Pulse Width Modulation]信号を生成している。
【0006】
すなわち、スイッチング電源においては、自身の出力電圧等をフィードバックしてPWM信号を生成することにより、出力電圧を安定化している。このようなフィードバック制御方法としては、電圧モード制御及び電流モード制御が知られている。
【0007】
負荷電流や入力電圧の急激な変化に対する出力電圧の過渡応答特性を良くするために制御ループゲインを大きくすると、出力電圧は発振しやすくなる。これは、一般に、スイッチング電源装置では、平滑回路のLCフィルタや制御装置等において位相遅れが生じるために、負帰還であるべき帰還ループが正帰還となってしまうためである。
【0008】
発振を抑制するためにはゲインを小さくする必要があるが、この場合には、出力電圧の応答性が悪くなる。例えば、発振を抑制するためにゲインを小さく設定した状態で、負荷電流が急激に増加すると、応答性が悪いため、電源はその変化に追随できず出力電圧が大きく低下してしまう。
【0009】
このように、スイッチング電源装置においては、一般に、出力応答性と系の安定性とは相反関係にある。
【0010】
本発明は、上述した課題を解決するために、負荷電流や入力電圧の急激な変化に対する出力電圧の追随性が良く、しかも系の安定性に優れたスイッチング電源装置及びその制御装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上述の課題を解決するため、本発明に係るスイッチング電源装置用制御装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を制御するスイッチング電源装置用制御装置であって、平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するようにパルス駆動信号の時比率を変化させる時比率調整部と、パルス駆動信号の時比率を演算することによりパルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、時比率調整部内に当該平均値を加える平均電流値生成部とを備え、補正用帰還ループは、パルス駆動信号の時比率を演算することによりパルス駆動信号のパルス幅に補正を与える位相進み補償器として機能し、位相進み補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を累積する累積手段と、当該累積値を時比率調整部の信号から減じることにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の位相を進相させる減算手段とを備えることを特徴とする。
【0012】
この制御装置においては、時比率調整部が、従来から知られるように、パルス駆動信号の時比率を調整することで出力変動を抑制している。上記補正用帰還ループを用いた補正において、位相進み補償機能或いは/及び出力電圧変動抑制機能により、制御精度は改善される。加えて、時比率調整部内に平均値を加える平均電流値生成部を加えることにより、電流モード制御と同等な制御特性が得られ、更に系の安定性を向上させることが可能となるので、従来の制御方法に優る応答性と安定性が実現できる。なお、この平均値を減算器を介して時比率調整部に加える場合は、減算処理となるが、出力電圧の位相が進むように加えられる。
【0013】
補正用帰還ループは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能することができる。
【0014】
上述のように、位相進み補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を累積する累積手段と、当該累積値を前記時比率調整部の信号から減じることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の位相を進相させる減算手段とを備えている。
【0015】
また、本発明に係るスイッチング電源装置用制御装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を制御するスイッチング電源装置用制御装置であって、平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、パルス駆動信号の時比率を演算することによりパルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、時比率調整部内に当該平均値を加える平均電流値生成部とを備え、補正用帰還ループは、パルス駆動信号の時比率を演算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるようパルス駆動信号のパルス幅に補正を与え前記時比率調整部の利得を調整する利得補償器として機能し、利得補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、パルス駆動信号のパルス幅に補正を与えて前記出力電圧の変動を抑制する乗算手段とを備えることを特徴とする。
【0016】
上述のように、利得補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する乗算手段とを備えている。
【0017】
すなわち、パルス駆動信号の時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【0018】
また、スイッチング電源装置は、スイッチ回路と、コイル及びコンデンサからなる平滑回路とを有しており、この平滑回路では遅相が生じるが、上述の制御装置を用いれば、応答性を確保しつつ発振を抑制することができる。
【0019】
【発明の実施の形態】
以下、図面を参照して、実施の形態に係るスイッチング電源装置用制御装置及びスイッチング電源装置について説明する。
【0020】
図1はスイッチング電源装置1のブロック図である。
【0021】
スイッチング電源装置1は、直流電圧Viが印加される一対の入力端子IT1,IT2と、負荷Lに接続される一対の出力端子OT1,OT2とを有している。2つの入力端子IT1,IT2の一方はグランドに、他方は直流電圧源Pの一方の電位に接続されている。2つ出力端子OT1、OT2間には負荷Lが接続されている。これらの入力端子及び出力端子によって4端子回路が構成されている。
【0022】
負荷Lは、スイッチング電源装置1から出力される出力電圧Voの供給先であり、例えば、PC端末等に用いられるCPU(Central Processing Unit)やMPU(Micro Processing Unit)が該当する。このような、CPUやMPUは、省電力モードを有しており、省電力モードから通常モードに移行する際に、負荷変動が急激に増大するという特徴がある。
【0023】
このスイッチング電源装置1は、高い直流入力電圧Viを低い出力電圧Voに変換する降圧型、非絶縁型のDC/DCコンバータである。電圧制御を行うコントローラIC(制御装置)7は、AD変換器6によってデジタル値に変換された出力電圧Voに基づいてパルス駆動信号(PWM信号)Dを生成し、PWM信号Dをスイッチング素子2,3に印加する。コントローラIC7は、出力電圧VOが基準電圧となるようにデジタルの出力電圧VOに基づいてPWM信号を生成し、スイッチング素子2,3のオン/オフを制御する。
【0024】
スイッチング素子2は、一方が入力端子に、他方がコイル4に接続されている。スイッチング素子3は一方がスイッチング素子2に、他方がグランドに接続されている。双方のスイッチング素子2,3は、共に、PWM 信号Dの入力に応じて短絡・開放が制御される。スイッチング素子3には、スイッチング素子2へ入力されるPWM信号Dとは相補的なパルス駆動信号が入力され、スイッチング素子2の短絡時にはスイッチング素子3は開放し、スイッチング素子2の開放時にはスイッチング素子3は短絡する。スイッチング素子2,3は、バイポーラトランジスタや電界効果トランジスタを用いることができる。
【0025】
スイッチング素子2とスイッチング素子3の接続点と出力端子OT1との間にはコイル4が直列接続され、出力端子OT1,OT2 間にコンデンサ5が接続されている。これらのコイル4及びコンデンサ5は平滑回路を構成し、スイッチング素子2,3の後段に設けられている。平滑回路は、スイッチング素子2,3の断続によって発生したパルス電圧を平滑化し、直流電圧に変換している。すなわち、スイッチング素子2,3のスイッチング動作によって、振幅が入力電圧Viに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧が平均化される。
【0026】
すなわち、このスイッチング電源装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路(スイッチング素子2,3)と、パルス状波形を直流に変換して出力する平滑回路(コイル4,コンデンサ5)とを備えている。
【0027】
PWM信号Dのパルス幅、すなわち、スイッチング素子2をONしている時間(時比率:デューティ比)が長いほど、出力電圧Voは高くなる。
【0028】
この平滑回路には、当該回路を流れる電流(=出力電流)を検出する検出素子(検出部)dtが設けられている。検出素子dtは、例えば、ホール素子であり、検出電流IL及び出力電圧Voは、共にAD変換器6によってデジタル値に変換され、コントローラIC(制御装置)7に入力される。
【0029】
すなわち、コントローラIC7は、デジタル入力情報IL及びVoに基づいてPWM信号Dを生成する。
【0030】
図2は、コントローラIC7の内部構成を示すブロック図である。
【0031】
コントローラIC7は、▲1▼時比率調整部TA、▲2▼補正用帰還ループCF及び▲3▼平均電流値生成部AVを備えている。
【0032】
▲1▼時比率調整部TAは、平滑回路の出力電圧Voに応じて出力電圧Voの変動を抑制するようにPWM信号Dの時比率を変化させる。すなわち、時比率調整部TAは、基準電圧Vrと出力電圧Voとの差分ΔV(=Vr−Vo)を出力する減算器(補償器)g1と、ΔVに含まれる高周波成分を除去するローパスフィルタg2と、差分ΔVを増幅率kvで増幅するアンプg3と、増幅された差分ΔVとランプ波(鋸波、三角波)が入力される比較器(パルス駆動信号生成部)g5とを順次接続してなる。アンプg3と比較器g5との間には必要に応じて帰還ループCFを通ってきた信号を加算する加算器g4が設けられる。
【0033】
差分ΔVとランプ波とは比較器g5で比較されるが、出力電圧Voが低下して差分ΔVが増大した場合には、比較器g5の出力であるPWM信号Dのパルス幅は広くなる。これにより、スイッチング素子2をONしている時間が長くなるので、出力電圧Voが高くなる。なお、比較器g5は、差分ΔVがランプ波よりも大きい場合にHレベルを出力し、小さい場合にLレベルを出力し、したがって、PWM信号Dが出力される。
【0034】
▲2▼補正用帰還ループCFは時比率調整部TAに接続されており、PWM信号Dの時比率を演算してPWM信号Dのパルス幅に補正を与える。
【0035】
▲3▼平均電流値生成部AVは、コイル4及びコンデンサ5からなる平滑回路を流れる電流ILを検出する検出部dtからの出力(デジタル値)の平均値IL(AVG)を求める平均化回路v1と、平均値IL(AVG)をki倍に増幅する(=ki×IL(AVG))アンプv2とを備えている。この平均値信号AVG(=ki×IL(AVG))は、時比率調整部TA内の比較器(パルス駆動信号発生部)g5の前段側で他の制御信号と加算される。本例では、平均値信号AVGは、減算器g1に入力されており、出力電圧Voと共に基準電圧Vrから減じられる。
【0036】
上述の平滑回路は、コイル4とコンデンサ5とから構成されており、ローパスフィルタとして機能しているため、2つの極を有する。そのため、コントローラIC7を介した帰還ループが正帰還となり、発振が生じてしまう場合がある。一方、本例では、電流ILの平均値信号AVGを時比率調整部に加算することにより、電流モード制御と同等な効果が得られ、系の安定性を向上させている。なお、コントローラIC7はアナログ・デジタル信号混合ICで構成することができる。
【0037】
また、この平均値信号の導入手法を、上述の補正用帰還ループCFと共に用いると、電源の出力応答性と系の安定性が更に向上する。もちろん、電流ILの逐次的な信号を減算器g1に入力することも可能である。その場合、電流ILをデジタル値に変換するAD変換器6に高い性能 (サンプリング周波数や分解能) が要求されるが、その様なAD変換器は一般的に高価である。そこで、本発明では安価なAD変換器でも使用できるように電流ILの時間平均値を用いている。
【0038】
補正用帰還ループCFは、PWM信号Dの時比率を演算することによりPWM信号Dのパルス幅に補正を与え、位相進み補償或いは/及び入力電圧変動に対して耐性を与えるための増幅率kvの変更を行っている。
【0039】
まず、補正用帰還ループCFによる位相進み補償手法について説明する。
【0040】
図3は、補正用帰還ループCFにおける帰還制御回路FLCの一例を示すブロック図である。帰還制御回路FLCは、PWM信号Dが入力されるカウンタf1、積分回路f2、二次のハイパスフィルタf3、増幅率kdのアンプf4を順次接続してなる。
【0041】
PWM信号Dのパルス幅をカウンタf1で計測し、計測値を積分回路f2で累積する。この様な構成にすると、補正用帰還ループCFの伝達函数が1次のハイパスフィルタと等価となり、位相進み補償が実現できる。
【0042】
但し,1次のハイパスフィルタでは直流利得が著しく低下するため、電源の出力静特性が悪くなる。また、時比率は、常に正の値をとるため、時比率を累積した値が無限大に発散してしまう。
【0043】
そこで、積分回路f2の後段に二次のハイパスフィルタf3を接続する。この様な構成にすることにより、平滑回路のLC共振周波数よりも低い周波数帯域の信号の帰還を遮断し、LC共振周波数よりも低い周波数帯域での位相進み補償がなくなる。そのため、利得の低下は防ぐことができる。また、累積と低い周波数帯域の信号の遮断を同時に行うフィルタを用いれば、時比率の累積値が発散するという問題も解決できる。但し、1次のハイパスフィルタでは充分に信号を遮断できないので、2次以上のハイパスフィルタが望ましい。更に、ハイパスフィルタの遮断周波数をLC共振周波数と一致するように設定すると、制御回路の伝達函数の利得の極小値がLC共振周波数付近になるため、主回路のLC共振による利得の上昇を打ち消すという効果も得られる。
【0044】
また、上述の構成によって、制御系の安定性が向上するため、アンプg3による差分ΔVの利得kvを増加させることができ、差分ΔVの変動量の絶対値を大きくすることができるので、出力応答性が高くなる。
【0045】
次に、補正用帰還ループCFによる増幅率kvの変更手法について説明する。
【0046】
図4は、補正用帰還ループCFにおける帰還制御回路FLCの別の一例を示すブロック図である。
【0047】
本例の帰還制御回路FLCは、▲1▼カウンタf1、▲2▼ローパスフィルタf11、▲3▼除算器f12を順次接続してなり、除算器f12には、ローパスフィルタ通過後のPWM信号Dのパルス幅カウント値(時比率)と基準電圧Vrが入力され、除算器f12の演算結果はアンプg3に入力される。
【0048】
▲1▼カウンタf1にはコントローラIC7で生成しているPWM信号Dが帰還入力され、PWM信号Dのパルス幅D(時比率D:Dは便宜上、時比率も示すこととする)を検出する。なお、カウンタf1には、パルス幅検出のため、マスタクロックを分周して生成されたリセット信号及びサンプルクロック信号も入力される。PWM信号DがHレベルの時をH期間、PWM信号DがLレベルの時をL期間とする。
【0049】
パルス幅Dを検出するため、カウンタf1は、H期間においては、サンプルクロックの一周期毎にカウントアップを行い、L期間においてはカウントアップ値をホールドし、ホールド時に出力されるリセット信号に同期してホールドされたカウントアップ値をローパスフィルタf11に出力すると共にリセットを行い、再びカウントアップを開始する。これにより、リセット信号が出力された時点で、パルス幅Dが検出されていることとなる。
【0050】
▲2▼ローパスフィルタf11は、IIR[Infinite Impulse Response]型の1次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Dを平均化する。ローパスフィルタf11へのn番目の入力信号をDn(パルス幅)、ローパスフィルタf11からのn番目の出力信号の値をD(AVE)n(パルス幅の平均値)とし、a0、a1、b1を係数とすると、出力D(AVE)n=a0×Dn+a1×Dn-1+b1×D(AVE)n-1で与えられる。
【0051】
▲3▼除算器f12は、パルス幅の平均値D(AVE)nを基準電圧Vrで除算し(GA=D(AVE)n/Vr)、除算値GAをアンプg3の増幅率kvに乗ずる(=kv×GA=kv×D(AVE)n/Vr)。除算値をアンプg3の増幅率kvに乗ずる理由は以下の通りである。なお、平均電流値生成部AVの影響は考慮しないこととする。
【0052】
コントローラIC7としての利得Gcは、比例制御の利得kvに利得調整値GAを乗算した値である(Gc=kv×GA)。また、系全体としての利得Gは、利得Gcに入力電圧Viを乗算した値である(G=Gc×Vi)。時比率(パルス幅)Dは、出力電圧VOを入力電圧Viで除算した値である(D=Vo/Vi)。入力電圧Viは、出力電圧VOを時比率Dで除算した値である(Vi=Vo/D)。
【0053】
したがって、かかる関係は平均値においても成立し、入力電圧の平均値Vi(AVG)は、出力電圧の平均値VO(AVG)を時比率の平均値DAVGで除算した値となる(Vi(AVG)=VO(AVG)/DAVG)。出力電圧VOは基準電圧Vrになるようにフィードバック制御されるので、出力電圧VOは基準電圧Vrを基準として変化する。
【0054】
したがって、出力電圧の平均値VO(AVG)は、基準電圧Vrに等しいものとみなすことができ(VO(AVG)=Vr)、入力電圧の平均値Vi(AVG)は、基準電圧Vrを時比率の平均値DAVGで除算した値となる(Vi(AVG)=Vr/DAVG)。
【0055】
上記関係式から、コントローラIC7の利得Gcは、比例制御の利得kvを入力電圧の平均値Vi(AVG)で除算した値となり(Gc=kv/Vi(AVG))、系全体の利得Gは、G=Vi×(kv/Vi(AVG))となるが、この式で入力電圧Viと入力電圧の平均値Vi(AVG)とは、定常的には等しいとみなせるため、系全体の利得Gは比例制御の利得kvとなる(G=kv)。
【0056】
つまり、コントローラIC7において比例制御の利得kvを、推定した入力電圧の平均値Vi(AVG)(=Vr/DAVG)で除算して利得を調整し、系全体の利得Gが入力電圧Viに依存しないようにしている。そのため、入力電圧Viが変化した場合でも、系全体としての利得Gは変化しない。ちなみに、DC/DCコンバータの利得は、コイル4及びコンデンサ5により、周波数に応じた利得を有している。したがって、系全体の利得も、低周波数領域ではkvに等しくなり、高周波数領域では周波数に応じて変化する。
【0057】
コントローラIC7によれば、コントローラIC7の出力であるパルス幅(時比率)Dを制御系にフィードバックさせ、制御系の利得Gcを入力電圧の平均値Vi(AVG)の逆数(DAVG/Vr)で調整することによって、入力電圧Viが変化しても、系全体の利得Gが変化しない。そのため、コントローラIC7では、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧Viが低い場合でも応答が良好であり、入力電圧Viが高い場合でも出力電圧が発振しないこととなる。
【0058】
また、コントローラIC7では、カウンタf1による簡単な回路構成によってPWM信号Dのパルス幅Dを検出し、回路構成が簡単な1次のローパスフィルタf11の平均化特性を利用してパルス幅Dを平均化する。さらに、コントローラIC7では、基準電圧Vrと時比率の平均値DAVGによって入力電圧の平均値を推定するので、入力電圧Viを検出する手段や入力電圧Viを平均化する手段を必要としない。また、コントローラIC7では、出力電圧VOの平均値として基準電圧Vrを用いているので、出力電圧VOを平均化する手段を必要としないという利点がある。
【0059】
図3及び図4に開示した手法は、組み合わせて用いることができる。
【0060】
図5は、補正用帰還ループCFにおける帰還制御回路FLCに図3及び図4に示した手法を適用した帰還制御回路FLCのブロック図である。
【0061】
本例の帰還制御回路FLCにおいては、PWM信号Dが入力されるカウンタf1、積分回路f2、二次のハイパスフィルタf3、増幅率kdのアンプf4を順次接続し、アンプf4の出力を加算器g4に入力すると共に、カウンタf1、ローパスフィルタf11、除算器f12を順次接続し、除算器f12の出力をアンプg3に入力している。
【0062】
各ブロック経路による作用は上述の通りであり、この帰還制御回路FLCを用いることにより、位相進み補償による制御系の安定化と入力電圧変動による利得調整を同時に達成している。かかる回路構成では、時比率Dを用いて演算することで出力応答性と系の安定性を共に向上させているが、更に、図1に示した回路構成による実測値としての平均値信号AVGを用いることで、その制御精度を更に向上させることができる。
【0063】
図6は、図5に示した回路の制御装置を使用したスイッチング電源装置の利得 - 位相特性 (Bode 線図)である。利得が0dBの時の位相は60°となって おり、240°の位相余裕があることが分かる。
【0064】
図7は、図5に示した回路の制御装置を使用したスイッチング電源装置において負荷電流が0A 〜 16A でステップ変化した時の過渡応答特性を示している。出力電圧Voは100mV/div、出力電流ILは5A/divで表示するものとし、横軸は50μs/divである。負荷電流が急激に変動した場合の出力変動は±0.2V程度である。
【0065】
以上、説明したように、上述のスイッチング電源装置用制御装置は、入力された電力をPWM信号Dに応じてスイッチングしてパルス状波形を形成するスイッチ回路と、パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を制御するスイッチング電源装置用制御装置であって、平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するようにPWM信号Dの時比率を変化させる時比率調整部TAと、PWM信号Dの時比率を演算することによりPWM信号のパルス幅に補正を与えるように設けられた補正用帰還ループCFと、平滑回路を流れる電流を検出する検出素子dtからの出力の平均値を求め、時比率調整部TA内に当該平均値を加える平均電流値生成部AVとを備えている。なお、この平均値を減算器を介して時比率調整部TAに加える場合は、減算処理となるが、出力電圧の位相が進むように加えられる。なお、入力電圧Viを交流とすると、この制御装置を用いてAC−DCコンバータを構成することができる。
【0066】
この制御装置においては、時比率調整部TAが、従来から知られるように、PWM信号Dの時比率を調整することで出力変動を抑制している。平滑回路を流れる電流を検出する検出素子dtからの出力を用いることで、電流モード制御と同等の制御特性が得られるため、制御精度は改善される。時比率調整部TA内に実測値としての平均値を加算する平均電流値生成部AVを加えることにより、平滑回路によって生じる位相遅れを補償し、系の安定性を向上させることが可能となる。なお、上述の実施形態では、平均値を減算器g1に与えているが、これは、例えば、加算器(減算器)g4に与えることとしてもよく、或いは、ランプ波に与えることとしてもよい。
【0067】
補正用帰還ループCFは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能する。また、補正用帰還ループCFは、PWM信号Dの時比率を演算することにより、入力端子間の電圧の逆数の推定値を求めることができ、これを時比率調整部TAの信号に乗算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるよう時比率調整部TAの利得を調整することができる。
【0068】
この位相進み補償器は、PWM信号Dのパルス幅を検出するカウンタf1(検出手段)と、検出されたパルス幅を累積する積分回路(累積手段)f2と、当該累積値を時比率調整部TAの信号からで減じることにより、PWM信号Dのパルス幅に補正を与えて出力電圧Voの位相を進相させる減算器(減算手段)g4とを備える。このような構成にすると伝達関数は、一次のハイパスフィルタの伝達関数として表され、90°の位相進みを実現することが可能となる。
【0069】
また、補正用帰還ループCFは、PWM信号Dの時比率を演算することにより、入力端子間の電圧Viの変動による出力電圧Vo変動が抑制されるよう時比率調整部TAの利得を調整する利得補償器として機能することができる。
【0070】
この利得補償器は、PWM信号Dのパルス幅を検出するカウンタf1(検出手段)と、検出されたパルス幅を平均化するローパスフィルタ(パルス幅平均化手段)f11と、当該パルス幅の平均値を時比率調整部TAの信号に乗ずる、すなわち、利得kvにD依存の信号を乗算することにより、PWM信号Dのパルス幅に補正を与え、入力電圧の変動に起因する利得変動、すなわち、出力電圧Voの変動を抑制するアンプ(乗算手段)g3とを備えている。
【0071】
すなわち、PWM信号Dの時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【0072】
また、上述のスイッチング電源装置1は、スイッチ回路と、平滑回路とを有しており、この平滑回路では遅相が生じるが、上述のコントローラIC7を用いれば、発振を抑制しつつ応答性を改善することができる。
【0073】
【発明の効果】
本発明のスイッチング電源装置用制御装置及びスイッチング電源装置によれば、系の安定性に優れ、且つ、負荷電流や入力電圧の急激な変化に対する出力電圧の追随性を良くすることができる。
【図面の簡単な説明】
【図1】スイッチング電源装置1のブロック図である。
【図2】コントローラIC7の内部構成を示すブロック図である。
【図3】補正用帰還ループCFにおける帰還制御回路FLCの一例を示すブロック図である。
【図4】補正用帰還ループCFにおける帰還制御回路FLCの別の一例を示すブロック図である。
【図5】補正用帰還ループCFにおける帰還制御回路FLCに図3及び図4に示した手法を適用した帰還制御回路FLCのブロック図である。
【図6】図5に示した回路の制御装置を使用したスイッチング電源装置の利得- 位相特性 (Bode 線図)のグラフである。
【図7】図5に示した回路における過渡応答波形を示すグラフである。
【符号の説明】
1…スイッチング電源装置、2,3…スイッチング素子、4…コイル、5…コンデンサ、6…AD変換器、TA…時比率調整部、AV…平均電流値生成部、AVG…平均値信号、CF…補正用帰還ループ、dt…検出部、f1…カウンタ、f2…積分回路、f3…ハイパスフィルタ、f4…アンプ、f11…ローパスフィルタ、f12…除算器、FLC…帰還制御回路、g1…減算器、g2…ローパスフィルタ、g3…アンプ、g4…加算器、g5…比較器、7…コントローラIC、IT1,IT2…入力端子、ki,kd…増幅率、kv…増幅率、L…負荷、OT1,OT2…出力端子、P…電源、v1…平均化回路、v2…アンプ、Vi…入力電圧、Vo…出力電圧、Vr…基準電圧、ΔV…差分。
Claims (4)
- 入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を制御するスイッチング電源装置用制御装置であって、
前記平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、前記平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、前記時比率調整部内に当該平均値を加える平均電流値生成部とを備え、
前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与える位相進み補償器として機能し、
前記位相進み補償器は、
前記パルス駆動信号のパルス幅を検出する検出手段と、
検出されたパルス幅を累積する累積手段と、
当該累積値を前記時比率調整部の信号から減じることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の位相を進相させる減算手段と、
を備える、
ことを特徴とするスイッチング電源装置用制御装置。 - 前記補正用帰還ループは、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記時比率調整部の利得を調整する利得補償器として機能することを特徴とする請求項1に記載のスイッチング電源装置用制御装置。
- 入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を制御するスイッチング電源装置用制御装置であって、
前記平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、前記平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、前記時比率調整部内に当該平均値を加える平均電流値生成部とを備え、
前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記パルス駆動信号のパルス幅に補正を与え前記時比率調整部の利得を調整する利得補償器として機能し、
前記利得補償器は、
前記パルス駆動信号のパルス幅を検出する検出手段と、
検出されたパルス幅を平均化するパルス幅平均化手段と、
当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の変動を抑制する乗算手段と、
を備える、
ことを特徴とするスイッチング電源装置用制御装置。 - 請求項1乃至請求項3のいずれか一項に記載の制御装置と、前記スイッチ回路と、前記平滑回路とを備えたスイッチング電源装置。
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