JP3708091B2 - スイッチング電源装置用制御装置およびスイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置用制御装置およびスイッチング電源装置に関する。
【０００２】
【従来の技術】
スイッチング電源装置は、小型軽量かつ高効率等の特長を有しており、各種機器に組み込まれているマイコンや、パソコン等の電源として幅広く利用されている。これらパソコン等では、低電圧化及び高速処理化が進み、消費電流が増加する一方である。そのため、スイッチング電源装置では、パソコン等の処理負荷に応じて負荷電流が急減に増減する。また、スイッチング電源装置は、広い入力電圧範囲に容易に対応できるという特長を有しており、世界数カ国で対応可能な電源や入力電圧の仕様設定が広い電源としても利用されている。スイッチング電源装置では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を保障する必要がある。さらに、負荷電流や入力電圧の急激な変化に対して出力電圧が過渡応答となった場合でも、スイッチング電源装置では、安定した状態に迅速に回復することが求められている。
【０００３】
そのために、スイッチング電源装置は、デジタル制御方式のコントローラＩＣ[Integrated Circuit]等の制御装置を備えており、この制御装置によりＦＥＴ[Field Effect Transistor]等のスイッチング素子を高速にオン／オフしている（非特許文献１参照）。制御装置では、電圧モード制御や電流モード制御によるフィードバック制御により、スイッチング電源装置の出力電圧等に基づいてスイッチング素子をオン／オフするためのＰＷＭ[Pulse Width Modulation]信号を生成している。
【０００４】
【非特許文献１】
原田 耕介、二宮 保、顧 文建 共著、「スイッチングコンバータの基礎」、コロナ社、ｐ．４８〜７９
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置では、一般に、ＬＣフィルタや制御装置等において位相遅れが生じ、この位相遅れは、周波数が高くなるほど大きくなる。そして、この位相遅れが１８０°に達すると、スイッチング電源装置の出力電圧は発振してしまう。したがって、位相遅れが１８０°に達することがないように位相補償する手段を講ずる必要がある。
【０００６】
また、従来のスイッチング電源装置では、入力電圧や負荷電流が変化すると、駆動信号の時比率が変化してしまう。そのため、スイッチング電源装置では、時比率の変化に応じて出力電圧が変化し、入力電圧等の変化に対して定常偏差が発生する。したがって、従来のスイッチング電源装置では、入力電圧や負荷電流が変化すると、安定した出力電圧を保障することができない。
【０００７】
さらに、従来のスイッチング電源装置では、入力電圧が変化した場合、その変化に応じて系全体の利得が変化する。そのため、入力電圧が低い場合、系全体の利得が小さくなり、定常偏差が増加し、応答が悪くなる。また、入力電圧が高い場合、系全体の利得が大きくなり、出力電圧が発振する恐れがある。スイッチング電源装置の仕様として広い入力電圧範囲が設定されている場合、通常、発振をしないように制御装置を設計するので、入力電圧が高い場合を想定して利得を設定している。つまり、利得を低めに設定している。その場合には、入力電圧が高いときの発振を防止することはできるが、入力電圧が低くなると応答が悪くなる。
【０００８】
そこで、本発明は、上述した課題を解決するために、位相進みを実現することにより位相補償し、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障し、入力電圧が変化した場合でも系全体の利得を安定化することができるスイッチング電源装置用制御装置およびスイッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号に含まれる低周波成分を遮断するハイパスフィルタと、ハイパスフィルタにより低周波成分が遮断された信号を積分する積分手段と、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号および前記スイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と積分手段により積分された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記ハイパスフィルタは、駆動信号生成手段により生成された駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とする。
【００１０】
この発明によれば、帰還ループにあるハイパスフィルタおよび積分手段によって、駆動信号の時比率に対応する信号から低周波成分が遮断され、この遮断された信号が積分されるとともに、この積分後の信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１１】
本発明のスイッチング電源装置用制御装置において、前記ハイパスフィルタは、二次のハイパスフィルタであることが好ましい。このようにすれば、スイッチング電源装置用制御装置は、より確実に低周波成分を遮断させることができる。
【００１２】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号を演算し、ハイパスフィルタ機能および積分機能を融合させた演算手段と、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号およびスイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と演算手段により演算された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記演算手段は、駆動信号生成手段により生成された駆動信号の時比率に対応する信号を演算することを特徴とする。
【００１３】
この発明によれば、帰還ループにある演算手段によって、駆動信号の時比率に対応する信号に基づいて、低周波成分が遮断され、かつ積分された信号が出力されるとともに、この演算手段により出力された信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１４】
本発明のスイッチング電源装置用制御装置において、演算手段の伝達関数Ｈ（Ｚ）が、１／（１−ｂ＊Ｚ-1）、または、（１−Ｚ-1）／[（１−ｂ１＊Ｚ-1）（１−ｂ２＊Ｚ-1）]、（ｂ，ｂ１，ｂ２は係数）であることが好ましい。
【００１５】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号に含まれる低周波成分を遮断する第一のハイパスフィルタと、第一のハイパスフィルタにより低周波成分を遮断された信号を積分する積分手段と、積分手段により積分された信号に含まれる低周波成分を遮断する第二のハイパスフィルタと、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号およびスイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と前記第二のハイパスフィルタにより低周波成分が遮断された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記第一のハイパスフィルタは、駆動信号生成手段により生成された駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とする。
【００１６】
この発明によれば、帰還ループにある第一のハイパスフィルタ、積分手段および第二のハイパスフィルタによって、駆動信号の時比率に対応する信号から低周波成分が遮断され、この遮断された信号が積分され、さらにこの積分された信号から低周波成分が遮断されるとともに、この遮断後の信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１７】
本発明のスイッチング電源装置用制御装置において、第一のハイパスフィルタおよび第二のハイパスフィルタは、一次のハイパスフィルタであることが好ましい。このようにすれば、回路構成をより簡素化させることができる。
【００１８】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段により生成された駆動信号のオン時間を一スイッチング周期ごとにカウントするカウンタ手段をさらに備え、駆動信号の時比率に対応する信号は、カウンタ手段によりカウントされた値を示す信号であることとしてもよい。また、加算手段により加算された信号を所定時間保持して出力する遅延手段をさらに備え、駆動信号の時比率に対応する信号は、遅延手段により出力された信号であることとしてもよい。
【００１９】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段は、所定の間隔で前記駆動信号のレベルをローレベルからハイレベルに切り替えるとともに、加算手段により加算された信号とランプ信号との比較結果に基づいて駆動信号のレベルをハイレベルからローレベルに切り替え、遅延手段は、駆動信号の出力レベルがハイレベルからローレベルに切り替えられた切替時点における加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の切替時まで出力することとしてもよい。また、駆動信号生成手段は、所定の間隔で駆動信号のレベルをハイレベルからローレベルに切り替えるとともに、加算手段により加算された信号とランプ信号との比較結果に基づいて駆動信号のレベルをローレベルからハイレベルに切り替え、遅延手段は、駆動信号の出力レベルがローレベルからハイレベルに切り替えられた切替時点における加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の切替時まで出力することとしてもよい。
【００２０】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段は、加算手段により加算された信号とランプ信号との比較の結果に基づいて駆動信号の出力レベルをハイレベルまたはローレベルに切り替えることが好ましい。このようにすれば、加算手段により加算された信号と、ランプ信号との比較結果により、駆動信号のレベルがハイレベルとなる期間を制御することができる。
【００２１】
本発明のスイッチング電源装置用制御装置において、平均化手段は、ローパスフィルタであることが好ましい。このようにすれば、ローパスフィルタの平均化機能を利用して簡単に平均化手段を構成することができる。
【００２２】
【発明の実施の形態】
以下、本発明に係るスイッチング電源装置用制御装置の各実施形態を図面に基づき説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２３】
[第１実施形態]
まず、本発明の第１実施形態について説明する。図１は、第１実施形態におけるスイッチング電源装置１の電気回路構成を例示する図である。本実施形態におけるスイッチング電源装置１はＤＣ−ＤＣコンバータであり、図１に示すようにスイッチング素子２，３と、インダクタ４と、コンデンサ５と、ＡＤ変換部６と、コントローラＩＣ７（スイッチング電源装置用制御装置）とを有する。
【００２４】
電源Ｐは、スイッチング電源装置１に入力電圧Ｖｉを印加する。スイッチング素子２，３は、スイッチング機能を有する素子であり、例えば、電界効果トランジスタ（ＦＥＴ）等のトランジスタが該当する。スイッチング素子２，３のゲートには、コントローラＩＣ７から出力されるＰＷＭ信号（駆動信号）ＫＳが入力される。スイッチング素子２およびスイッチング素子３は、ＰＷＭ信号ＫＳのレベルに基づいてそれぞれが交互にＯＮ状態とＯＦＦ状態とを繰り返す。具体的に説明すると、ＰＷＭ信号ＫＳのレベルがハイレベルである場合には、スイッチング素子２がＯＮ状態となりスイッチング素子３がＯＦＦ状態となる。一方、ＰＷＭ信号ＫＳのレベルがローレベルである場合には、スイッチング素子２がＯＦＦ状態となりスイッチング素子３がＯＮ状態となる。
【００２５】
インダクタ４およびコンデンサ５は、出力電圧Ｖｏを安定させるためのＬＣフィルタ（平滑回路）として機能する。ＡＤ変換部６は、出力電圧Ｖｏを示すアナログ信号をデジタル信号に変換する。
【００２６】
負荷Ｌは、スイッチング電源装置１から出力される出力電圧Ｖｏの供給先であり、例えば、ＰＣ端末等に用いられるＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）が該当する。このような、ＣＰＵやＭＰＵは、省電力モードを有しており、省電力モードから通常モードに移行する際に、負荷変動が急激に増大するという特徴がある。
【００２７】
コントローラＩＣ７は、負荷Ｌに供給する出力電圧Ｖｏの目標値である目標電圧Ｖｒと出力電圧Ｖｏとに基づいてＰＷＭ信号ＫＳを生成する。ここで、図２を参照してコントローラＩＣ７の回路構成を説明する。図２に示すように、コントローラＩＣ７は、加算器１１と、乗算器１２と、乗算器（乗算手段）１３と、加算器（加算手段）１４と、ＰＷＭ信号生成回路（駆動信号生成手段）２０と、カウンタ１５と、演算回路３０と、ローパスフィルタ（平均化手段）１６と、除算器（利得調整値算出手段）１７と、ランプ信号回路１８とを有する。
【００２８】
図２に示す加算器１１は、出力電圧Ｖｏを示すデジタル信号および目標電圧Ｖｒを示すデジタル信号に基づいて、（Ｖｒ−Ｖｏ）の値を示す信号ＶＳを出力する。すなわち、加算器１１は、出力電圧Ｖｏ（負）と目標電圧Ｖｒ（正）を加算することにより、出力電圧Ｖｏと目標電圧Ｖｒとの差分電圧値（Ｖｒ−Ｖｏ）を算出する。
【００２９】
乗算器１２は、差分電圧値（Ｖｒ−Ｖｏ）を示す信号ＶＳに基づいて、Ｇ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳを出力する。すなわち、乗算器１２は、出力電圧Ｖｏと目標電圧Ｖｒとの差分電圧値（Ｖｒ−Ｖｏ）に、乗算器１２の利得であるＧを乗算することにより、差分電圧値（Ｖｒ−Ｖｏ）をＧ倍した値であるＧ（Ｖｒ−Ｖｏ）を算出する。
【００３０】
乗算器１３は、乗算器１２から出力されたＧ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳおよび除算器１７から出力された信号ＥＳに基づいて制御信号ＨＳを出力する。すなわち、乗算器１３は、Ｇ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳと除算器１７から出力された信号ＥＳを乗算することにより、制御信号ＨＳを算出する。
【００３１】
加算器１４は、乗算器１３から出力された制御信号ＨＳ、ローパスフィルタ１６から出力された信号ＡＳおよび演算回路３０から出力された信号ＦＳに基づいて信号ＩＳを出力する。すなわち、加算器１４は、乗算器１３から出力された制御信号ＨＳ（正）と、ローパスフィルタ１６から出力された信号ＡＳ（正）と、演算回路３０から出力された信号ＦＳ（負）とを加算することにより、制御信号ＨＳと信号ＡＳとを加算した値から信号ＦＳを減算した値を示す信号ＩＳを算出する。
【００３２】
ＰＷＭ信号生成回路２０は、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいてＰＷＭ信号ＫＳを生成する。ＰＷＭ信号生成回路２０は、コンパレータ２１と、ＡＮＤ回路２２とを有する。
【００３３】
コンパレータ２１は、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて、これらの信号を比較した結果を示す信号ＣＳを出力する。すなわち、コンパレータ２１は、信号ＩＳの値とランプ信号ＲＳの値とを比較して、信号ＩＳの値がランプ信号ＲＳの値よりも大きい場合には、ハイレベルの信号ＣＳを出力し、信号ＩＳの値がランプ信号ＲＳの値以下の場合には、ローレベルの信号ＣＳを出力する。すなわち、信号ＣＳは、ランプ信号ＲＳの値が、信号ＩＳの値よりも小さい場合にのみ、ハイレベルとなる。
【００３４】
ＡＮＤ回路２２は、マスタークロックＭＣを分周したパルスに基づいて生成された信号ｃｌｋとコンパレータ２１から出力された信号ＣＳとに基づいて、スイッチング素子２，３の駆動信号であるＰＷＭ信号ＫＳを出力する。すなわち、ＡＮＤ回路２２は、信号ｃｌｋと信号ＣＳの論理積を演算し、その演算結果をＰＷＭ信号ＫＳとして出力する。なお、本実施形態におけるＡＮＤ回路２２は、ＰＷＭ信号ＫＳのパルス幅の上限を制限する機能を有する。
【００３５】
カウンタ１５は、ＰＷＭ信号ＫＳの出力レベルがハイレベルであるときに、カウント値をカウントアップする。カウンタ１５は、リセット信号ＲＥＳを受信するとカウント値をリセットするとともに、サンプル信号ＳＭＰを受信するとその時点のカウント値を保持し、この保持したカウント値を示す信号ＤＳを出力する。すなわち、カウンタ１５は、リセット信号ＲＥＳを受信してからサンプル信号ＳＭＰを受信するまでの間におけるＰＷＭ信号ＫＳのオン時間をカウントし、サンプル信号ＳＭＰを受信した時点のカウント値を保持する。
【００３６】
演算回路３０は、カウンタ１５から出力されたカウント値を示す信号ＤＳに基づいて演算し、演算後の信号ＦＳを出力する。ここで、図２に示すように、演算回路３０は、ハイパスフィルタ（ＨＰＦ）３１と、積分器３２とを有する。
【００３７】
ハイパスフィルタ３１は、二次のハイパスフィルタであり、カウンタ１５により出力された信号ＤＳに含まれる低周波成分を遮断するフィルタ回路である。ハイパスフィルタ３１を備えることによって、信号ＤＳに含まれる低周波成分が遮断されるため、直流成分のない信号を積分器３２に入力することができる。
【００３８】
積分器３２は、ハイパスフィルタ３１によって低周波成分が遮断された後の信号を積分する回路である。このような積分器３２を備えることによって、ＰＷＭ信号ＫＳのオン時間に対応する信号ＤＳから低周波成分が遮断された信号を積分することができる。
【００３９】
ここで、図３を参照して、演算回路３０の詳細回路構成について説明する。図３に示すように、演算回路３０は、二次のハイパスフィルタ３１と、積分器３２とを有する。二次のハイパスフィルタ３１は、遅延器であるＤフリップフロップ３１Ａ〜３１Ｄと、乗算係数が“２”である乗算器３１Ｅと、乗算係数が“ｂ１＋ｂ２”である乗算器３１Ｆと、乗算係数が“ｂ１＊ｂ２”である乗算器３１Ｇと、加算器３１Ｈとを有する。この回路構成は、以下に記載する式１により表されるハイパスフィルタ３１の伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４０】
[（１−Ｚ-1）／（１−ｂ１＊Ｚ-1）]＊[（１−Ｚ-1）／（１−ｂ２＊Ｚ-1）] ・・・ （式１） （ｂ１，ｂ２は係数）
【００４１】
また、演算回路３０の積分器３２は、遅延器であるＤフリップフロップ３２Ａと、加算器３２Ｂとを有する。この回路構成は、以下に記載する式２により表される積分器３２の伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４２】
１／（１−Ｚ-1） ・・・ （式２）
【００４３】
なお、本実施形態においては、ハイパスフィルタ３１が二次のハイパスフィルタである場合について説明しているが、ハイパスフィルタ３１を二次に限定する必要はない。すなわち、ハイパスフィルタ３１は、一次以上のハイパスフィルタであれば、いずれのハイパスフィルタであっても適用可能である。ここで、演算回路３０を、一次のハイパスフィルタ３１Ｓと、積分器３２とで構成した場合の詳細回路図を図４に示し、説明する。図４に示すように一次のハイパスフィルタ３１Ｓは、遅延器であるＤフリップフロップ３１ＳＡ，３１ＳＢと、乗算係数が“ｂ”である乗算器３１ＳＣと、加算器３１ＳＤとを有する。この回路構成は、以下に記載する式３により表されるハイパスフィルタ３１Ｓの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４４】
（１−Ｚ-1）／（１−ｂ＊Ｚ-1） ・・・ （式３） （ｂは係数）
【００４５】
このように、本実施形態においては、演算回路３０に積分器３２を備えることによって、コントローラＩＣ７の伝達関数が、後述するように位相進みとなるため、スイッチング電源装置１全体の位相補償を実現することができる。なお、積分器３２に入力する信号を、ハイパスフィルタ３１で低周波成分が遮断された後の信号にすることで、この積分器３２において積分された値が飽和（無限大に発散）する事態を防止することができる。
【００４６】
図２に示すローパスフィルタ１６は、ＩＩＲ[Infinite Impulse Response]型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたＰＷＭ信号ＫＳの時比率Ｄを無限に平均化する。すなわち、ローパスフィルタ１６は、カウンタ１５から出力されたカウント値を示す信号ＤＳに基づいて時比率Ｄの平均値Ｄａを算出し、この平均値Ｄａに対応する信号ＡＳを出力する。ここで、時比率Ｄとは、駆動信号であるＰＷＭ信号ＫＳの一スイッチング周期中におけるオン時間の割合をいう。
【００４７】
ローパスフィルタ１６は、図５（ａ）に示すように、乗算器１６ａ，１６ｂ，１６ｃと、Ｄフリップフロップ１６ｄ，１６ｅと、加算器１６ｆとを有する。乗算器１６ａでは、入力値Ｕｎにフィルタ係数ａ０を乗算して加算器１６ｆに出力する。Ｄフリップフロップ１６ｄでは、入力値Ｕｎが入力され、サンプル信号ＳＭＰに基づいて入力値の前回値Ｕn-1を保持し、乗算器１６ｂに出力する。乗算器１６ｂでは、入力値の前回値Ｕn-1にフィルタ係数ａ１を乗算して加算器１６ｆに出力する。Ｄフリップフロップ１６ｅでは、出力値Ｙｎが入力され、サンプル信号ＳＭＰに基づいて出力値の前回値Ｙn-1を保持し、乗算器１６ｃに出力する。乗算器１６ｃでは、出力値の前回値Ｙn-1にフィルタ係数ｂ１を乗算して加算器１６ｆに出力する。加算器１６ｆでは、乗算器１６ａ〜１６ｃの各乗算値を加算し、出力値Ｙｎとして出力する。ローパスフィルタ１６は、遮断周波数ｆｃを有し、図５（ｂ）に示すように、低周波成分を通過させる利得特性を有し、利得が１である。
【００４８】
ローパスフィルタ１６は、以下に記載する式４により表される。
【００４９】
Ｙｎ＝ａ０＊Ｕｎ＋ａ１＊（Ｕn-1）＋ｂ１＊（Ｙn-1） ・・・ （式４） （ａ０，ａ１，ｂ１は係数）
【００５０】
式４に表されるＵｎはカウンタ１５からの時比率Ｄｎであり、Ｙｎは過去に入力された時比率の平均値Ｄａである。
【００５１】
図２に示す除算器１７は、目標電圧Ｖｒを示すデジタル信号および時比率Ｄの平均値Ｄａを示す信号に基づいて、（Ｄａ／Ｖｒ）の値を示す信号ＥＳを出力する。すなわち、除算器１７は、時比率Ｄの平均値Ｄａを目標電圧Ｖｒで除算することにより、除算値（Ｄａ／Ｖｒ）を利得調整値として算出する。
【００５２】
以上のように構成されるコントローラＩＣ７は、▲１▼位相進みによる位相補償機能、▲２▼定常偏差の補正機能、▲３▼入力電圧に応じた利得調整機能を有する点に特徴がある。以下において、これら▲１▼〜▲３▼の機能ごとに説明する。
【００５３】
[▲１▼位相進みによる位相補償機能]
まず、位相進みによる位相補償機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１，１４と、乗算器１２と、ＰＷＭ信号生成回路２０と、カウンタ１５と、演算回路３０と、ランプ信号回路１８とにより構成される。
【００５４】
位相進みによる位相補償機能の特徴は、コントローラＩＣ７の帰還ループにハイパスフィルタ３１および積分手段３２を備えることで、コントローラＩＣ７の伝達関数の位相を９０°進ませ、その結果、スイッチング電源装置１全体の位相補償を実現する点である。
【００５５】
ここで、図６を参照して、コントローラＩＣ７において位相進みが実現される原理について説明する。図６は、コントローラＩＣ７の一部と同様に構成されており、スイッチング電源装置に出力する駆動信号の時比率Ｄの積分値を帰還ループでフィードバックする制御回路の一例を示すものである。図６に示す制御回路７ｇは、伝達関数が“−Ｇ”である乗算器１２ｇと、伝達関数が“Ｇｄ”である積分器３２ｇと、伝達関数が“ｋｄ”である乗算器１２ｇと、加算器１４ｇとを有する。この制御回路７ｇの伝達関数Ｇｃ（Ｚ）は、制御回路７ｇに入力されるスイッチング電源装置の出力電圧の変化量ΔVと制御回路７ｇから出力される時比率の変化量ΔＤの比として求められ、以下に記載する式５により表される。
【００５６】
Ｇｃ（Ｚ）＝ΔＤ／ΔＶ＝（−Ｇ）／（１＋ｋｄ＊Ｇｄ） ・・・ （式５）
【００５７】
また、積分器３２ｇの伝達関数Ｇｄ（Ｚ）は、以下に記載する式６により表される。
【００５８】
Ｇｄ（Ｚ）＝１／（１−Ｚ-1） ・・・ （式６）
【００５９】
式６を式５に代入すると、制御回路７ｇの伝達関数Ｇｃ（Ｚ）が、以下に記載する式７のように求まる。
【００６０】
Ｇｃ（Ｚ）＝[（−Ｇ）／（１＋ｋｄ）]＊[（１−Ｚ-1）／ [１−（１／１＋ｋｄ）＊Ｚ-1 ] ] ・・・ （式７）
【００６１】
ここで、一次のハイパスフィルタの伝達関数Ｈ（Ｚ）は、（１−Ｚ-1）／（１−ｂ＊Ｚ-1）；（ｂは係数）により表されるため、式７の伝達関数Ｇｃ（Ｚ）は、一次のハイパスフィルタの伝達関数で表されていることがわかる。すなわち、図６に示す帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃ（Ｚ）は、一次のハイパスフィルタの伝達関数で表されることになる。
【００６２】
ところで、一般に、一次のハイパスフィルタの伝達関数は、後述するように９０°の位相進みとなる。したがって、図６に示す帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃも９０°の位相進みとなる。
【００６３】
以下において、一次のハイパスフィルタの伝達関数が９０°の位相進みとなることについて説明する。まず、式７により表される制御回路７ｇの伝達関数Ｇｃ（Ｚ）を、逆双一次変換により、アナログ伝達関数Ｇｃ（ｓ）に変換する。一般に、逆双一次変換を行う際には、以下に記載する式８を用いて行う。
【００６４】
Ｚ-1＝[１−（ｓ／２＊ｆｓ）]／[１＋（ｓ／２＊ｆｓ）] ・・・ （式８）
（ｆｓ：サンプリング周波数）
【００６５】
式７により表される制御回路７ｇの伝達関数Ｇｃ（Ｚ）を、式８を用いて逆双一次変換すると、アナログ伝達関数Ｇｃ（ｓ）が、以下に記載する式９のように求まる。
【００６６】
Ｇｃ（ｓ）＝[（−２Ｇ）／（２＋ｋｄ）]＊[ｓ／（ｓ＋２π＊ｆｃ）] ・・・（式９）
（ｆｃ：一次のハイパスフィルタの遮断周波数）なお、ｆｃ＝（ｆｓ／π）＊[ｋｄ／（２＋ｋｄ）]とする。
【００６７】
ここで、所定の周波数をｆとした場合に、ｓ＝ｊ＊２π＊ｆ（ｊ：虚数単位）が成立する。そして、この所定の周波数ｆが、一次のハイパスフィルタの遮断周波数ｆｃに比べて無視できる程小さい場合に、上述した式９は、以下に記載する式１０によって近似的に表される。
【００６８】
Ｇｃ＝[（−２Ｇ）／（２＋ｋｄ）]＊[ｊ＊２π＊ｆ／（２π＊ｆｃ）] ・・・（式１０）
【００６９】
このように、式１０に示す制御回路７ｇの伝達関数Ｇｃは、虚数単位であるｊに比例する純虚数で表されるため、制御回路７ｇの伝達関数Ｇｃは、９０°の位相進みとなる。すなわち、帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃは、９０°の位相進みとなる。
【００７０】
このことは、図７および図８に示す制御回路７ｇにおける伝達関数の利得特性グラフおよび位相特性グラフからも説明できる。図７は、利得特性を示す図であり、図８は位相特性を示す図である。なお、利得特性グラフの縦軸は、利得[ｄＢ]を示し、横軸は、周波数[Ｈｚ]を示す。また、位相特性グラフの縦軸は、位相[°]を示し、横軸は、周波数[Ｈｚ]を示す。さらに、制御回路７ｇにおける伝達関数は、乗算器１２ｇの伝達関数であるＧを“１”として算出している。
【００７１】
図７に示すように、制御回路７ｇにおける伝達関数の利得は、−２０[ｄＢ／ｄｅｃ]の割合で減少している。これは、式１０に示されるように、制御回路７ｇの伝達関数Ｇｃが、周波数ｆに比例していることに起因するものである。
【００７２】
図８に示すように、制御回路７ｇにおける伝達関数の位相は、所定の周波数（図８の場合には１０ｋＨｚ付近）よりも小さい周波数帯域で９０°となる。これは、制御回路７ｇにおける伝達関数の位相が、９０°の位相進みであることを示すものである。
【００７３】
以上のことから、本実施形態におけるコントローラＩＣ７は、帰還ループにある演算回路３０に積分器３２が備えられているため、上述した制御回路５ｇと同様に、コントローラＩＣ７の伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となる。
【００７４】
ところで、上述した制御回路７ｇにおける伝達関数の利得は、−２０[ｄＢ／ｄｅｃ]の割合で減少している。このことは、制御回路７ｇにおける伝達関数の直流利得が、理論上−∞[ｄＢ]になることを示している。なお、直流利得とは、周波数ｆを限りなく０に近付けたときの伝達関数の利得の値をいう。一般に、制御回路を含む系全体の直流利得は、２０[ｄＢ]〜６０[ｄＢ]程度は必要であるとされている。したがって、系全体の直流利得が、２０[ｄＢ]〜６０[ｄＢ]程度になるように回路の構成要素を設計する必要がある。そこで、本実施形態においては、演算回路３０にハイパスフィルタ３１を備えることで、帰還ループによる帰還信号の低周波成分を遮断して利得の低下を防止している。
【００７５】
次に、図９〜図１８を参照して、本実施形態におけるコントローラＩＣ７およびスイッチング電源装置１における伝達関数の利得特性および位相特性について説明する。なお、スイッチング電源装置１の入力電圧Ｖｉは１０Ｖに設定されていることとする。また、各利得特性グラフの縦軸は、利得[ｄＢ]を示し、横軸は、周波数[Ｈｚ]を示す。また、各位相特性グラフの縦軸は、位相[°]を示し、横軸は、周波数[Ｈｚ]を示す。さらに、コントローラＩＣ７における伝達関数は、乗算器１２の伝達関数であるＧを“１”として算出している。
【００７６】
まず、図９および図１０を参照して、コントローラＩＣ７を含まないスイッチング電源装置１本体における伝達関数の利得特性および位相特性について説明する。図９は、利得特性を示す図であり、図１０は位相特性を示す図である。
【００７７】
図９に示すように、スイッチング電源装置１本体における伝達関数の利得の最大値（共振値）は、スイッチング電源装置１本体のＬＣ共振周波数ｆｎである１５[ｋＨｚ]に表れる。また、利得が０[ｄＢ]となるゼロクロス周波数は、５５[ｋＨｚ]である。
【００７８】
図１０に示すように、スイッチング電源装置１本体における伝達関数の位相は、ゼロクロス周波数である５５[ｋＨｚ]において−１７５[°]となる。したがって、スイッチング電源装置１本体の位相余裕は５[°]となり、位相余裕としては非常に小さな値であるため、このままでは、外部の影響（外乱）により出力電圧Ｖｏが発振してしまう可能性がある。
【００７９】
次に、図１１および図１２を参照して、コントローラＩＣ７における伝達関数の利得特性および位相特性について説明する。図１１は、利得特性を示す図であり、図１２は位相特性を示す図である。図１１および図１２に示すように、コントローラＩＣ７の伝達関数の利得特性および位相特性は、上述した図７および図８に示す積分器のみの場合における各特性グラフのうち、二次のハイパスフィルタ３１により低周波成分が遮断される周波数領域において、利得は０[ｄB]に、位相は０[°]にそれぞれ戻ることになる。なお、直流利得が不足している場合には、乗算器１２の伝達関数であるGを低周波数領域で高い利得をもつ伝達関数に変更することにより、必要な直流利得を得ることができる。
【００８０】
次に、図１３および図１４を参照して、コントローラＩＣ７を含むスイッチング電源装置１全体における伝達関数の利得特性および位相特性について説明する。図１３は、利得特性を示す図であり、図１４は位相特性を示す図である。図１３および図１４に示す各特性グラフは、スイッチング電源装置１全体における伝達関数（図９，図１０参照）と、コントローラＩＣ７における伝達関数（図１１，図１２参照）を掛け合わせた伝達関数の利得特性および位相特性を表すものである。
【００８１】
図１３に示すように、スイッチング電源装置１全体における伝達関数の利得が０[ｄＢ]となるゼロクロス周波数は、３５[ｋＨｚ]である。また、図１４に示すように、スイッチング電源装置１全体における伝達関数の位相は、ゼロクロス周波数である３５[ｋＨｚ]において−１３０[°]となる。したがって、スイッチング電源装置１全体の位相余裕は５０[°]となり、スイッチング電源装置１は、全体として安定な制御系となる。また、図１３に示すように、直流利得が、２０[ｄＢ]であるため、スイッチング電源装置１全体としての定常偏差も減少する。
【００８２】
次に、図１５および図１６を参照して、演算回路３０のハイパスフィルタが一次のハイパスフィルタ３１Ｓである場合のコントローラＩＣ７における伝達関数の利得特性および位相特性について説明する。図１５は、利得特性を示す図であり、図１６は位相特性を示す図である。図１５および図１６に示すように、コントローラＩＣ７の伝達関数の利得特性および位相特性は、上述した図７および図８に示す積分器のみの場合における各特性グラフのうち、一次のハイパスフィルタ３１により低周波成分が遮断される周波数領域において、利得は−１５[ｄB]に、位相は０[°]にそれぞれ戻ることになる。このように、二次のハイパスフィルタを用いた場合ほどの効果は得られないが、積分器のみの場合（図６参照）には、直流利得が−∞[ｄB]であったのに対し、一次のハイパスフィルタを用いた場合には、直流利得が−１５[ｄB]となっている点で定常偏差が大幅に改善されている。
【００８３】
次に、図１７および図１８を参照して、一次のハイパスフィルタ３１Ｓを用いた場合のコントローラＩＣ７を含むスイッチング電源装置１全体における伝達関数の利得特性および位相特性について説明する。図１７は、利得特性を示す図であり、図１８は位相特性を示す図である。図１７および図１８に示す各特性グラフは、スイッチング電源装置１全体における伝達関数（図９，図１０参照）と、一次のハイパスフィルタ３１Ｓを用いた場合のコントローラＩＣ７における伝達関数（図１５，図１６参照）を掛け合わせた伝達関数の利得特性および位相特性を表すものである。図１７に示すように、スイッチング電源装置１全体における伝達関数の利得が０[ｄＢ]となるゼロクロス周波数は、３５[ｋＨｚ]である。また、図１８に示すように、スイッチング電源装置１全体における伝達関数の位相は、ゼロクロス周波数である３５[ｋＨｚ]において−１２０[°]となる。したがって、スイッチング電源装置１全体の位相余裕は６０[°]となり、スイッチング電源装置１は、全体として安定な制御系となる。また、図１６に示すように、直流利得が、５[ｄＢ]であるため、スイッチング電源装置１全体としての定常偏差も減少する。
【００８４】
このように、コントローラＩＣ７の帰還ループに含まれる演算回路３０に積分器３２およびハイパスフィルタ３１または３１Ｓを備えることによって、コントローラＩＣ７の伝達関数が位相進みとなり、かつ直流利得が確保されるため、スイッチング電源装置１における位相補償が実現されることになる。
【００８５】
次に、図１９に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５および演算回路３０における信号の流れについて説明する。図１９（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図１９（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図１９（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図１９（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図１９（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図１９（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｆ）は、コントローラＩＣ７の演算回路３０から出力される信号ＦＳの内容を示す図である。
【００８６】
まず、時間ｔ１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図１９（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図１９（ｂ））。また、時間ｔ１において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図１９（ｄ））。
【００８７】
次に、時間ｔ２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図１９（ａ））、カウンタ１５は、カウントアップを停止する（図１９（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【００８８】
次に、時間ｔ３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図１９（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図１９（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ５）保持される。
【００８９】
また、時間ｔ３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図１９（ｃ））、演算回路３０から出力される信号ＦＳの内容が“ｆ（Ｄn-1）”から“ｆ（Ｄｎ）”に切り替わる（図１９（ｆ））。なお“ｆ（ｘ）”は、演算回路３０において行われる演算内容を表す関数である。
【００９０】
次に、時間ｔ４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図１９（ｄ））、カウンタ１５は、カウント値をリセットする（図１９（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【００９１】
次に、図２０に示すタイミングチャートを参照して、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについて説明する。図２０（ａ）は、コントローラＩＣ７のランプ信号回路１８から出力されるランプ信号ＲＳの波形、およびコントローラＩＣ７の加算器１４から出力される信号ＩＳを示す図である。図２０（ａ）に示すように、本実施形態におけるランプ信号ＲＳの波形は、鋸歯状に出力されている。図２０（ｂ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２０（ｂ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｃ）は、コントローラＩＣ７のコンパレータ２１から出力される信号ＣＳの波形を示す図である。図２０（ｃ）に示すように、信号ＣＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成された信号ｃｌｋのパルス波形を示す図である。図２０（ｄ）に示すように、信号ｃｌｋは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｅ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。
【００９２】
まず、時間ｔ１１において、リセット信号ＲＥＳがハイレベルからローレベルに切り替わると（図２０（ｂ））、ランプ信号回路１８は、出力するランプ信号ＲＳの値をリセットする（図２０（ａ））。時間ｔ１１において、ランプ信号ＲＳの値がリセットされると、コンパレータ２１は、ハイレベルの信号ＣＳを出力する（図２０（ｃ））。このコンパレータ２１は、加算器１４から出力された信号ＩＳと、ランプ信号回路１８から出力されたランプ信号ＲＳとを比較し、信号ＩＳの値がランプ信号ＲＳの値よりも大きい間（例えば、ｔ１１からｔ１３の間）には、ハイレベルの信号ＣＳを出力し、信号ＩＳの値がランプ信号ＲＳの値以下の間（例えば、ｔ１３からｔ１５の間）には、ローレベルの信号ＣＳを出力する（図２０（ｃ））。
【００９３】
次に、時間ｔ１２において、リセット信号ＲＥＳがローレベルからハイレベルに切り替わると（図２０（ｂ））、ランプ信号回路１８は、カウントアップされるランプ信号の出力を開始または再開する（図２０（ａ））。
【００９４】
また、時間ｔ１２において、信号ｃｌｋが、ローレベルからハイレベルに切り替わると（図２０（ｄ））ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがＯＦＦ状態（ローレベル）からＯＮ状態（ハイレベル）に切り替わる。
【００９５】
次に、時間ｔ１３において、信号ＩＳの値がランプ信号ＲＳの値以下になると（図２０（ａ））、コンパレータ２１から出力される信号ＣＳが、ハイレベルからローレベルに切り替わる（図２０（ｃ））。コンパレータ２１から出力される信号ＣＳが、ハイレベルからローレベルに切り替わると（図２０（ｃ））、ＡＮＤ回路２２から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わる（図２０（ｅ））。すなわち、ランプ信号ＲＳの値が、ＨＳ信号の値に到達した場合には、駆動信号であるＰＷＭ信号ＫＳがＯＮ状態（ハイレベル）からＯＦＦ状態（ローレベル）に切り替わることになる。
【００９６】
次に、時間ｔ１４において、信号ｃｌｋがハイレベルからローレベルに切り替わると（図２０（ｄ））、ＡＮＤ回路２２から出力されるＰＷＭ信号ＫＳが、強制的にローレベルに切り替えられる（図２０（ｅ））。すなわち、信号ｃｌｋは、駆動信号であるＰＷＭ信号ＫＳがＯＮ状態として継続する期間を制限する機能を有する。
【００９７】
したがって、ＰＷＭ生成回路２０では、信号ｃｌｋがローレベルからハイレベルに切り替わった後（図２０（ｄ））、信号ＩＳの値がランプ信号ＲＳの値よりも大きいと判定されたときに（図２０（ａ））、ＰＷＭ信号ＫＳがＯＦＦ状態からＯＮ状態に切り替わり、ランプ信号ＲＳの値が、信号ＩＳの値に到達したと判定されたときに（図２０（ａ））、ＰＷＭ信号ＫＳがＯＮ状態からＯＦＦ状態に切り替わる。
【００９８】
以上のように、位相進みによる位相補償機能を有するコントローラＩＣ７では、帰還ループにあるハイパスフィルタ３１および積分手段３２によって、ＰＷＭ信号ＫＳのオン時間に対応する信号から低周波成分が遮断され、この遮断された信号が積分されるとともに、この積分後の信号に基づいて駆動信号が生成されるため、コントローラＩＣ７の伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となり、かつ直流利得も確保される。
【００９９】
[▲２▼定常偏差の補正機能]
次に、定常偏差の補正機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１，１４と、乗算器１２と、ＰＷＭ信号生成回路２０と、カウンタ１５と、ローパスフィルタ１６と、ランプ信号回路１８とにより構成される。
【０１００】
定常偏差の補正機能の特徴は、コントローラＩＣ７の帰還ループにローパスフィルタ１６を備え、ＰＷＭ信号ＫＳの時比率平均値Ｄａを制御信号ＨＳの補正値としてフィードバックさせることであり、その結果、スイッチング電源装置１の出力電圧Ｖｏを安定させる点である。
【０１０１】
ここで、コントローラＩＣ７の帰還ループでＰＷＭ信号ＫＳの時比率平均値Ｄａをフィードバックすることにより、出力電圧Ｖｏが安定する理由について説明する。以下の説明においては、ランプ信号ＲＳのランプ係数をＫとする。図２０（ａ）および（ｅ）に示されるように、ＰＷＭ信号ＫＳは、ランプ信号ＲＳが増加して信号ＩＳに到達した時点で、ハイレベルからローレベルに切り換えられて生成される。したがって、ランプ係数Ｋが１である場合のランプ係数ＫとＰＷＭ信号ＫＳの時比率Ｄとを乗算した値は、Ｇ（Ｖｒ−Ｖｏ）＋Ｄａと等しくなり、以下に記載する式５が成立する。
【０１０２】
Ｇ（Ｖｒ−Ｖｏ）＋Ｄａ＝Ｄ ・・・（式５）
【０１０３】
また、ランプ係数Ｋが１以外の場合には、以下に記載する式６が成立する。
【０１０４】
Ｇ（Ｖｒ−Ｖｏ）＋Ｋ＊Ｄａ＝Ｋ＊Ｄ ・・・（式６）
【０１０５】
式６を変形して、以下に記載する式７とする。
【０１０６】
Ｖｏ＝Ｖｒ−（Ｋ／Ｇ）＊（Ｄ−Ｄａ） ・・・（式７）
【０１０７】
コントローラＩＣ７ではランプ係数Ｋを１としているため、式７は以下に記載する式８となる。
【０１０８】
Ｖｏ＝Ｖｒ−（１／Ｇ）＊（Ｄ−Ｄａ） ・・・（式８）
【０１０９】
ここで、ＰＷＭ信号ＫＳの時比率Ｄと時比率平均値Ｄａとは、定常的には等しいとみなせる。これにより、式７および式８に表される出力電圧Ｖｏは、利得Ｇが有限の値を有している場合であっても目標電圧Ｖｒと等しくなり（Ｖｏ＝Ｖｒ）、一定の値となる。すなわち、Ｇ（Ｖｒ−Ｖｏ）を示す信号に時比率平均値Ｄａを加算してＰＷＭ信号ＫＳの時比率Ｄを生成することにより（式５参照）、出力電圧Ｖｏが目標電圧Ｖｒと等しくなり（式８参照）、安定する。ここで、ＰＷＭ信号ＫＳの時比率Ｄと入力電圧Ｖｉおよび出力電圧Ｖｏとの関係は、Ｄ＝Ｖｏ／Ｖｉで表される。したがって、入力電圧Ｖｉの変化に応じて時比率Ｄが変化した場合であっても、出力電圧Ｖｏは変化しない。また、負荷Ｌの処理負荷が大幅に変動して負荷電流が大幅に変動しても、出力電圧Ｖｏは変化しない。
【０１１０】
次に、図２１に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５およびローパスフィルタ１６における信号の流れについて説明する。図２１（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２１（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図２１（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図２１（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２１（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図２１（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｆ）は、コントローラＩＣ７のローパスフィルタ１６から出力される信号ＡＳの内容を示す図である。
【０１１１】
まず、時間ｔ２１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図２１（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図２１（ｂ））。また、時間ｔ２１において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図２１（ｄ））。
【０１１２】
次に、時間ｔ２２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２１（ａ））、カウンタ１５は、カウントアップを停止する（図２１（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【０１１３】
次に、時間ｔ２３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図２１（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図２１（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ２５）保持される。
【０１１４】
また、時間ｔ２３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図２１（ｃ））、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わる（図２１（ｆ））。なおＹｎは、上述した式４に表されるように、過去に入力された時比率の平均値Ｄａを示す。また、この信号ＡＳの出力内容である“Ｙｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ２５）保持される。
【０１１５】
次に、時間ｔ２４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図２１（ｄ））、カウンタ１５は、カウント値をリセットする（図２１（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【０１１６】
なお、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについては、上述した位相進みによる位相補償機能と同様（図２０参照）であるため、説明を省略する。
【０１１７】
以上のように、定常偏差の補正機能を有するコントローラＩＣ７によれば、コントローラＩＣ７から出力されるＰＷＭ信号ＫＳの時比率Ｄを帰還ループでフィードバックさせ、制御信号ＨＳを時比率平均値Ｄａで補正するため、入力電圧Ｖｉや負荷電流が変化しても、出力電圧Ｖｏに定常偏差が発生しない。また、コントローラＩＣ７では、カウンタ１５による簡単な回路構成によってＰＷＭ信号ＫＳの時比率Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１６の平均化特性を利用して時比率Ｄを平均化する。さらに、コントローラＩＣ７では、ランプ係数を１に設定しているため、補正する際にパルス幅平均値Ｄａにランプ係数Ｋを乗算する必要がない。
【０１１８】
[▲３▼入力電圧に応じた利得調整機能]
次に、入力電圧に応じた利得調整機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１と、乗算器１２，１３と、ＰＷＭ信号生成回路２０と、カウンタ１５と、ローパスフィルタ１６と、除算器１７と、ランプ信号回路１８とにより構成される。
【０１１９】
入力電圧に応じた利得調整機能の特徴は、コントローラＩＣ７の帰還ループにローパスフィルタ１６および除算器１７を備え、ＰＷＭ信号ＫＳの時比率平均値Ｄａおよび目標電圧Ｖｒに基づいて算出された利得調整値をフィードバックさせることであり、その結果、スイッチング電源装置１全体の利得を安定させる点である。
【０１２０】
ここで、コントローラＩＣ７の帰還ループで上述した利得調整値をフィードバックすることにより、スイッチング電源装置１全体の利得が安定する理由について説明する。以下の説明では、コントローラＩＣ７の利得（すなわち、制御系の利得）をＧｃとし、スイッチング電源装置１を含む系全体としての利得をＧａとする。
【０１２１】
コントローラＩＣ７としての利得Ｇｃは、乗算器１２の利得Ｇに利得調整値を乗算した値であり、以下に記載する式９により表される。
【０１２２】
Ｇｃ＝Ｇ＊（Ｄａ／Ｖｒ） ・・・（式９）
【０１２３】
また、系全体としての利得Ｇａは、利得Ｇｃに入力電圧Ｖｉを乗算した値であり、以下に記載する式１０により表される。
【０１２４】
Ｇａ＝Ｇｃ＊Ｖｉ ・・・（式１０）
【０１２５】
また、時比率Ｄは、出力電圧Ｖｏを入力電圧Ｖｉで除算した値であり、以下に記載する式１１により表される。
【０１２６】
Ｄ＝Ｖｏ／Ｖｉ ・・・（式１１）
【０１２７】
式１１を変形して、以下に記載する式１２とする。
【０１２８】
Ｖｉ＝Ｖｏ／Ｄ ・・・（式１２）
【０１２９】
式１２により表される入力電圧Ｖｉは、出力電圧Ｖｏを時比率Ｄで除算した値である。したがって、入力電圧の平均値Ｖｉａは、出力電圧の平均値Ｖｏａを時比率の平均値Ｄａで除算した値となり、以下に記載する式１３により表される。
【０１３０】
Ｖｉａ＝Ｖｏａ／Ｄａ ・・・（式１３）
【０１３１】
ここで、出力電圧Ｖｏは、目標電圧Ｖｒになるようにフィードバック制御されるため、出力電圧Ｖｏは目標電圧Ｖｒを基準として変化する。したがって、出力電圧の平均値Ｖｏａは、目標電圧Ｖｒに等しいとみなすことができる。すなわち、入力電圧の平均値Ｖｉａは、目標電圧Ｖｒを時比率の平均値Ｄａで除算した値となり、以下に記載する式１４により表される。
【０１３２】
Ｖｉａ＝Ｖｒ／Ｄａ ・・・（式１４）
【０１３３】
上述した式９および式１４に基づいてコントローラＩＣ７の利得Ｇｃを求めると、コントローラＩＣ７の利得Ｇｃは、乗算器１２の利得Ｇを入力電圧の平均値Ｖｉａで除算した値となり、以下に記載する式１５により表される。
【０１３４】
Ｇｃ＝（Ｇ／Ｖｉａ） ・・・（式１５）
【０１３５】
上述した式１０および式１５に基づいて系全体の利得Ｇを求めると、系全体の利得Ｇは、以下に記載する式１６により表される。
【０１３６】
Ｇａ＝（Ｇ／Ｖｉａ）＊Ｖｉ ・・・（式１６）
【０１３７】
ここで、入力電圧Ｖｉと入力電圧の平均値Ｖｉａとは、定常的には等しいとみなせる。したがって、式１６により表される入力電圧Ｖｉと入力電圧の平均値Ｖｉａが相殺され、系全体の利得Ｇａは、乗算器１２の利得Ｇと等しくなる（Ｇａ＝Ｇ）。すなわち、系全体の利得Ｇａは、入力電圧Ｖｉと無関係に成立することになる。
【０１３８】
このように、コントローラＩＣ７では、乗算器１２の利得Ｇを、入力電圧の平均値Ｖｉａ（＝Ｖｒ／Ｄａ）の逆数（Ｄａ／Ｖｒ）で乗算することにより（式９参照）、系全体の利得Ｇａが入力電圧Ｖｉに依存しないようにしている（式１６参照）。したがって、入力電圧Ｖｉが変化した場合でも、系全体としての利得Ｇａは変化しない。ちなみに、スイッチング電源装置１の利得は、インダクタ４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得Ｇａも、図２２に示すように、低周波数領域ではＧに等しくなり、高周波数領域では周波数に応じて変化する。
【０１３９】
次に、図２３に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５、ローパスフィルタ１６および除算器１７おける信号の流れについて説明する。図２３（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２３（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図２３（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図２３（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２３（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図２３（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｆ）は、コントローラＩＣ７のローパスフィルタ１６から出力される信号ＡＳの内容を示す図である。図２３（ｇ）は、コントローラＩＣ７の除算器１７から出力される信号ＥＳの内容を示す図である。
【０１４０】
まず、時間ｔ３３において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図２３（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図２３（ｂ））。また、時間ｔ３３において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図２３（ｄ））。
【０１４１】
次に、時間ｔ３２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２３（ａ））、カウンタ１５は、カウントアップを停止する（図２３（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【０１４２】
次に、時間ｔ３３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図２３（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図２３（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４３】
また、時間ｔ３３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図２３（ｃ））、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わる（図２３（ｆ））。なおＹｎは、上述した式４に表されるように、過去に入力された時比率の平均値Ｄａを示す。また、この信号ＡＳの出力内容である“Ｙｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４４】
さらに、時間ｔ３３において、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わると（図２３（ｆ））、除算器１７から出力される信号ＥＳの内容が“（Ｙn-1）／Ｖｒ”から“Ｙｎ／Ｖｒ”に切り替わる（図２３（ｆ））。なお、この信号ＥＳの出力内容である“Ｙｎ／Ｖｒ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４５】
次に、時間ｔ３４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図２３（ｄ））、カウンタ１５は、カウント値をリセットする（図２３（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【０１４６】
なお、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについては、上述した位相進みによる位相補償機能と同様（図２０参照）であるため、説明を省略する。
【０１４７】
以上のように、入力電圧に応じた利得調整機能を有するコントローラＩＣ７によれば、コントローラＩＣ７から出力されるＰＷＭ信号ＫＳの時比率Ｄを帰還ループでフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値Ｖｉａの逆数（Ｄａ／Ｖｒ）で調整するため、入力電圧Ｖｉが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７では、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧Ｖｉが低い場合でも応答が良好であり、入力電圧Ｖｉが高い場合でも出力電圧が発振しない。
【０１４８】
また、入力電圧に応じた利得調整機能を有するコントローラＩＣ７では、カウンタ１５による簡単な回路構成によってＰＷＭ信号ＫＳの時比率Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１６の平均化特性を利用して時比率Ｄを平均化する。さらに、コントローラＩＣ７では、目標電圧Ｖｒと時比率の平均値Ｄａによって入力電圧の平均値を推定するので、入力電圧Ｖｉを検出する手段や入力電圧Ｖｉを平均化する手段を必要としない。また、コントローラＩＣ７では、出力電圧Ｖｏの平均値として目標電圧Ｖｒを用いているので、出力電圧Ｖｏを平均化する手段を必要としない。
【０１４９】
以上のように、本実施形態におけるコントローラＩＣ７では、▲１▼位相進みによる位相補償機能、▲２▼定常偏差の補正機能、▲３▼入力電圧に応じた利得調整機能を有しているが、これらの機能を組み合わせて備えることにより、例えば、カウンタ１５、ローパスフィルタ１６、加算器１４を、各機能で共通して使用することができるため、構成要素の削減を図ることが可能になる。
【０１５０】
[第２実施形態]
次に、本発明の第２実施形態について説明する。上述した第１実施形態と異なる点は、コントローラＩＣの構成の一部が異なる点である。したがって、以下においては、第１実施形態と異なる点について詳述し、第１実施形態と同様の構成要素には同一の符合を付しその説明は省略することとする。
【０１５１】
まず、図２４を参照して第２実施形態におけるコントローラＩＣ７Ｓの構成を説明する。図２４に示すように、第２実施形態におけるコントローラＩＣ７Ｓは、遅延器であるＤフリップフロップ１９（遅延手段）と、リミッタ回路２２Ｒとをさらに有し、カウンタ１５を省いた点で第１実施形態におけるコントローラＩＣ７の構成と異なる。
【０１５２】
Ｄフリップフロップ１９は、加算器１４から出力された信号ＩＳおよびＰＷＭ信号生成回路２０から出力されたＰＷＭ信号ＫＳに基づいて、信号ＤＫＳを出力する。すなわち、Ｄフリップフロップ１９は、Ｄ信号として信号ＩＳが入力され、クロック信号としてＰＷＭ信号ＫＳが入力され、Ｑ信号として信号ＤＫＳが出力される。
【０１５３】
リミッタ回路２２Ｒは、ＡＮＤ回路２２に対応する機能を有し、Ｄフリップフロップ１９から出力される信号ＤＫＳのパルス幅の上限をＡＮＤ回路２２におけるパルス幅制限と同様に制限する機能を有する。
【０１５４】
次に、図２５に示すタイミングチャートを参照して、コントローラＩＣ７ＳのＤフリップフロップ１９における信号の流れについて説明する。図２５（ａ）は、コントローラＩＣ７ＳのＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２５（ｂ）は、コントローラＩＣ７Ｓの加算器１４から出力される信号ＩＳを示す図である。図２５（ｃ）は、Ｄフリップフロップ１９から出力される信号ＤＫＳの内容を示す図である。
【０１５５】
まず、時間ｔ４１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２５（ａ））、Ｄフリップフロップ１９は、その時点の信号ＩＳの値である“Ｄｎ”を示す信号ＤＫＳを出力する（図２５（ｂ），（ｃ））。なお、この信号ＤＫＳの出力内容である“Ｄｎ”は、次回にＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるまで（時間ｔ４２）保持される。すなわち、時間ｔ４２になると、Ｄフリップフロップ１９は、その時点の信号ＩＳの値である“Ｄn+1”を示す信号ＤＫＳを出力する（図２５（ｂ），（ｃ））。
【０１５６】
なお、Ｄフリップフロップ１９から出力された信号ＤＫＳは、リミッタ回路２２Ｒによりリミッターがかけられた後に信号ＤＳ２として出力され、この信号ＤＳ２が演算回路３０およびローパスフィルタ１６に入力される。
【０１５７】
なお、コントローラＩＣ７ＳのＰＷＭ信号生成回路２０における信号の流れについては、第１実施形態と同様であるため説明を省略する。
【０１５８】
以上のように、第２実施形態におけるコントローラＩＣ７Ｓは、第１実施形態におけるコントローラＩＣ７と同様の効果を有しており、さらに、第１実施形態におけるカウンタ１５に代えて、Ｄフリップフロップ１９を使用するため、第２実施形態におけるコントローラＩＣ７Ｓでは、Ｄフリップフロップ１９による簡単な回路構成によって時比率Ｄを検出することができる。
【０１５９】
[変形例]
なお、上述した各実施形態においては、演算回路３０がハイパスフィルタ３１と積分器３２により構成されている場合について説明しているが、演算回路３０の構成はこれに限定されない。例えば、図２６ないし図３０に示すような回路構成を有する演算回路であってもよい。
【０１６０】
図２６ないし図２８は、二次のハイパスフィルタと積分器とを融合した演算回路３０Ｖ，３０Ｗ，３０Ｘの詳細回路構成を示す図である。図２６に示す演算回路３０Ｖは、遅延器であるＤフリップフロップ３０ＶＡ〜３０ＶＣと、乗算係数が“ｂ１＋ｂ２”である乗算器３０ＶＤと、乗算係数が“ｂ１＊ｂ２”である乗算器３０ＶＥと、加算器３０ＶＦとを有する。図２７に示す演算回路３０Ｗは、遅延器であるＤフリップフロップ３０ＷＡ，３０ＷＢと、加算器３０ＷＣ，３０ＷＤとを有する。図２８に示す演算回路３０Ｘは、遅延器であるＤフリップフロップ３０ＸＡ，３０ＸＢと、加算器３０ＸＣ，３０ＸＤとを有する。
【０１６１】
演算回路３０Ｖ，３０Ｗ，３０Ｘの回路構成は、以下に記載する式１７により表される演算回路３０Ｖ，３０Ｗ，３０Ｘの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【０１６２】
（１−Ｚ-1）／[（１−ｂ１＊Ｚ-1）（１−ｂ２＊Ｚ-1）] ・・・ （式１７）
（ｂ１，ｂ２は係数）
【０１６３】
この式１７は、二次のハイパスフィルタの伝達関数と積分器の伝達関数とを乗算して求められたものである。
【０１６４】
図２９は、一次のハイパスフィルタが有する機能と積分器が有する機能とを融合した演算回路３０Ｙの詳細回路構成を示す図である。ここで、この演算回路３０Ｙの回路構成には、一次のハイパスフィルタと積分器とを別個に連続して組み合わせた回路構成は含まれない。図２９に示す演算回路３０Ｘは、遅延器であるＤフリップフロップ３０ＹＡと、乗算係数が“ｂ”である乗算器３０ＹＢと、加算器３０ＹＣとを有する。この回路構成は、以下に記載する式１８により表される演算回路３０Ｙの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【０１６５】
１／（１−ｂ＊Ｚ-1） ・・・ （式１８） （ｂは係数）
【０１６６】
この式１８は、一次のハイパスフィルタの伝達関数と積分器の伝達関数とを乗算して求められたものである。
【０１６７】
図３０は、一次のハイパスフィルタ３１Ｓと、乗算器３２とを有する演算回路３０Ｚの詳細回路構成を示す図である。図３０に示すように、乗算器３２は、二つの一次のハイパスフィルタ３１Ｓに挟まれて配置されており、一方の一次のハイパスフィルタ３１Ｓから出力された信号を入力するとともに、この乗算器３２で乗算した後の信号を他方の一次のハイパスフィルタ３１Ｓに出力する。なお、図３０に示す遅延器３２Ａは、乗算器３２と、当該乗算器３２の出力側に配置された一次のハイパスフィルタ３１Ｓとで共用される。この回路構成は、一次のハイパスフィルタの伝達関数と、積分器の伝達関数に基づいてそれぞれ構成されている。
【０１６８】
また、上述した各実施形態においては、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳが、ローレベルからハイレベルに切り替わるタイミングを固定し、ＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるタイミングを、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて制御しているが、ＰＷＭ信号ＫＳの切り替えのタイミングは、これに限られない。例えば、ＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるタイミングを固定し、ＰＷＭ信号ＫＳが、ローレベルからハイレベルに切り替わるタイミングを、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて制御してもよい。この場合に、上述した第２実施形態におけるＤフリップフロップ１９は、ＰＷＭ信号ＫＳがローレベルからハイレベルに切り替えられた時点における信号ＩＳの値に対応する信号ＤＫＳを出力すればよい。
【０１６９】
また、上述した各実施形態においては、除算器１７により、目標電圧Ｖｒを示すデジタル信号および時比率Ｄの平均値Ｄａを示す信号に基づいて、（Ｄａ／Ｖｒ）の値を示す信号ＥＳを生成して出力しているが、信号ＥＳを生成する手段はこれに限られない。例えば、除算器１７に替えて、乗算器を備え、この乗算器に入力する信号をテーブルＴａに格納されているテーブル値ｔｖに対応する信号にしてもよい。このテーブルＴａは、目標電圧Ｖｒを変換する値としてテーブル値ｔｖが設定されたテーブルである。このテーブルＴａに格納されるテーブル値の内容を図３１に示す。図３１に示すように、テーブルＴａに格納されているテーブル値ｔｖは、目標電圧Ｖｒに対する逆数値（図３１の破線で示すＶｒに対するｔｖ）ではなく、目標電圧Ｖｒを変数としたマイナスの比例係数（例えば、−１）を有する一次関数値（図３１の実線で示すＶｒに対するｔｖ）である。これは、逆数値とするより、一次関数値とすることにより、系全体としての利得Ｇａのばらつきが少なくなるからである。この理由としては、スイッチング電源装置１における各素子の内部抵抗による内部損失等が考えられる。なお、テーブルＴａは、コントローラＩＣ７のＲＯＭ等の記憶手段に予め記憶されている。また、乗算器は、目標電圧Ｖｒに応じたテーブルＴａのテーブル値ｔｖとローパスフィルタ１６からの時比率の平均値Ｄａが入力され、その平均値Ｄａにテーブル値ｔｖを乗算し、その乗算値である“Ｄａ×ｔｖ”を利得調整値として乗算器１３に出力する。このように回路構成が複雑な除算器に替えて、乗算器２２およびテーブルＴａを備えることにより、簡単な回路構成によって利得調整値を設定することができる。また、テーブルＴａのテーブル値ｔｖを目標電圧Ｖｒの逆数値ではなく、一次関数値で設定することにより、系全体の利得Ｇａのばらつきを低減することができる。
【０１７０】
さらに、上述したテーブルＴａの代わりに、マイナスの乗算係数を有する乗算器と所定の値（例えば、図３１に示す実線グラフのＹ軸との切片）を加算する加算器により変換手段を構成してもよい。また、テーブルＴａのテーブル値ｔｖとして目標電圧を変数とした一次関数値を設定したが、目標電圧を変数とした逆数値を設定してもよいし、あるいは、スイッチング電源装置の特性に応じて最適な値を設定してもよい。
【０１７１】
また、上述した各実施形態においては、利得調整値を算出する際に目標電圧Ｖｒを用いる構成としたが、センサ等で検出した出力電圧を平均化する出力電圧平均化手段を備え、出力電圧の平均値と時比率の平均値とから利得調整値を算出する構成、あるいは、出力電圧の平均値と時比率とから利得調整値を算出する構成としてもよい。特に、出力電圧が安定している場合、出力電圧を平均化することなく検出した出力電圧を直接用いて、出力電圧と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧と時比率とから利得調整値を設定する構成としてもよい。
【０１７２】
また、上述した各実施形態においては、Ａ／Ｄ変換部をコントローラＩＣの外部装置として構成したが、Ａ／Ｄ変換部がコントローラＩＣに含まれる構成であってもよい。
【０１７３】
また、上述した各実施形態ではコントローラＩＣをデジタル回路で構成したが、アナログ回路で構成してもよい。さらに、マイコン等のコンピュータに組み込むプログラム（ソフトウエア）によって、上述したコントローラＩＣの各部が有する機能を構成してもよい。この各部が有する機能を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合、あるいはコンピュータに組み込まれた状態でコントローラＩＣとして流通する場合がある。
【０１７４】
また、上述した各実施形態ではＤＣ／ＤＣコンバータに適用したが、ＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、本発明は、トランスを有しない非絶縁型かつ降圧型のコンバータ、あるいはトランスを有する絶縁型のコンバータのいずれにも適用可能であり、さらに、昇圧型又は昇降圧型のコンバータにも適用可能である。
【０１７５】
【発明の効果】
本発明に係るスイッチング電源装置用制御装置およびスイッチング電源装置によれば、位相進みを実現することにより位相補償し、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障し、入力電圧が変化した場合でも系全体の利得を安定化することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態におけるスイッチング電源装置の回路構成図である。
【図２】第一実施形態におけるコントローラＩＣの回路構成図である。
【図３】各実施形態における演算回路の詳細回路構成図である。
【図４】各実施形態における演算回路の詳細回路構成図である。
【図５】各実施形態におけるローパスフィルタであり、（ａ）が詳細回路構成図であり、（ｂ）が周波数−利得特性図である。
【図６】帰還ループで帰還する制御回路の一例を示す図である。
【図７】制御回路における伝達関数の利得特性を示す図である。
【図８】制御回路における伝達関数の位相特性を示す図である。
【図９】スイッチング電源装置本体における伝達関数の利得特性を示す図である。
【図１０】スイッチング電源装置本体における伝達関数の位相特性を示す図である。
【図１１】コントローラＩＣにおける伝達関数の利得特性を示す図である。
【図１２】コントローラＩＣにおける伝達関数の位相特性を示す図である。
【図１３】コントローラＩＣを含むスイッチング電源装置全体における伝達関数の利得特性を示す図である。
【図１４】コントローラＩＣを含むスイッチング電源装置全体における伝達関数の位相特性を示す図である。
【図１５】一次のハイパスフィルタを有するコントローラＩＣにおける伝達関数の利得特性を示す図である。
【図１６】一次のハイパスフィルタを有するコントローラＩＣにおける伝達関数の位相特性を示す図である。
【図１７】一次のハイパスフィルタを有するコントローラＩＣを含むスイッチング電源装置全体における伝達関数の利得特性を示す図である。
【図１８】一次のハイパスフィルタを有するコントローラＩＣを含むスイッチング電源装置全体における伝達関数の位相特性を示す図である。
【図１９】第一実施形態におけるカウンタおよび演算回路での信号の流れについて説明するタイミングチャートである。
【図２０】各実施形態におけるＰＷＭ信号生成回路での信号の流れについて説明するタイミングチャートである。
【図２１】第一実施形態におけるカウンタおよびローパスフィルタでの信号の流れについて説明するタイミングチャートである。
【図２２】スイッチング電源装置の系全体としての周波数−利得特性図である。
【図２３】第一実施形態におけるカウンタ、ローパスフィルタおよび除算器での信号の流れについて説明するタイミングチャートである。
【図２４】第二実施形態におけるコントローラＩＣの回路構成図である。
【図２５】第二実施形態におけるＤフリップフロップでの信号の流れについて説明するタイミングチャートである。
【図２６】変形例における演算回路の詳細回路構成図である。
【図２７】変形例における演算回路の詳細回路構成図である。
【図２８】変形例における演算回路の詳細回路構成図である。
【図２９】変形例における演算回路の詳細回路構成図である。
【図３０】変形例における演算回路の詳細回路構成図である。
【図３１】テーブルに格納される目標電圧に対するテーブル値である。
【符号の説明】
１・・・スイッチング電源装置、２，３・・・スイッチング素子、４・・・インダクタ、５・・・コンデンサ、６・・・ＡＤ変換部、７，７Ｓ・・・コントローラＩＣ、Ｌ・・・負荷、Ｐ・・・電源、１１，１４・・・加算器、１２，１３・・・乗算器、１５・・・カウンタ、１６・・・ローパスフィルタ、１７・・・除算器、１８・・・ランプ回路、１９・・・Ｄフリップフロップ、２２Ｒ・・・リミッタ回路、２０・・・ＰＷＭ信号生成回路、２１・・・コンパレータ、２２・・・ＡＮＤ回路、３０、３０Ｖ，３０Ｗ、３０Ｘ，３０Ｙ，３０Ｚ・・・演算回路、３１，３１Ｓ・・・ハイパスフィルタ、３２・・・積分器。
【発明の属する技術分野】
本発明は、スイッチング電源装置用制御装置およびスイッチング電源装置に関する。
【０００２】
【従来の技術】
スイッチング電源装置は、小型軽量かつ高効率等の特長を有しており、各種機器に組み込まれているマイコンや、パソコン等の電源として幅広く利用されている。これらパソコン等では、低電圧化及び高速処理化が進み、消費電流が増加する一方である。そのため、スイッチング電源装置では、パソコン等の処理負荷に応じて負荷電流が急減に増減する。また、スイッチング電源装置は、広い入力電圧範囲に容易に対応できるという特長を有しており、世界数カ国で対応可能な電源や入力電圧の仕様設定が広い電源としても利用されている。スイッチング電源装置では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を保障する必要がある。さらに、負荷電流や入力電圧の急激な変化に対して出力電圧が過渡応答となった場合でも、スイッチング電源装置では、安定した状態に迅速に回復することが求められている。
【０００３】
そのために、スイッチング電源装置は、デジタル制御方式のコントローラＩＣ[Integrated Circuit]等の制御装置を備えており、この制御装置によりＦＥＴ[Field Effect Transistor]等のスイッチング素子を高速にオン／オフしている（非特許文献１参照）。制御装置では、電圧モード制御や電流モード制御によるフィードバック制御により、スイッチング電源装置の出力電圧等に基づいてスイッチング素子をオン／オフするためのＰＷＭ[Pulse Width Modulation]信号を生成している。
【０００４】
【非特許文献１】
原田 耕介、二宮 保、顧 文建 共著、「スイッチングコンバータの基礎」、コロナ社、ｐ．４８〜７９
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置では、一般に、ＬＣフィルタや制御装置等において位相遅れが生じ、この位相遅れは、周波数が高くなるほど大きくなる。そして、この位相遅れが１８０°に達すると、スイッチング電源装置の出力電圧は発振してしまう。したがって、位相遅れが１８０°に達することがないように位相補償する手段を講ずる必要がある。
【０００６】
また、従来のスイッチング電源装置では、入力電圧や負荷電流が変化すると、駆動信号の時比率が変化してしまう。そのため、スイッチング電源装置では、時比率の変化に応じて出力電圧が変化し、入力電圧等の変化に対して定常偏差が発生する。したがって、従来のスイッチング電源装置では、入力電圧や負荷電流が変化すると、安定した出力電圧を保障することができない。
【０００７】
さらに、従来のスイッチング電源装置では、入力電圧が変化した場合、その変化に応じて系全体の利得が変化する。そのため、入力電圧が低い場合、系全体の利得が小さくなり、定常偏差が増加し、応答が悪くなる。また、入力電圧が高い場合、系全体の利得が大きくなり、出力電圧が発振する恐れがある。スイッチング電源装置の仕様として広い入力電圧範囲が設定されている場合、通常、発振をしないように制御装置を設計するので、入力電圧が高い場合を想定して利得を設定している。つまり、利得を低めに設定している。その場合には、入力電圧が高いときの発振を防止することはできるが、入力電圧が低くなると応答が悪くなる。
【０００８】
そこで、本発明は、上述した課題を解決するために、位相進みを実現することにより位相補償し、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障し、入力電圧が変化した場合でも系全体の利得を安定化することができるスイッチング電源装置用制御装置およびスイッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号に含まれる低周波成分を遮断するハイパスフィルタと、ハイパスフィルタにより低周波成分が遮断された信号を積分する積分手段と、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号および前記スイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と積分手段により積分された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記ハイパスフィルタは、駆動信号生成手段により生成された駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とする。
【００１０】
この発明によれば、帰還ループにあるハイパスフィルタおよび積分手段によって、駆動信号の時比率に対応する信号から低周波成分が遮断され、この遮断された信号が積分されるとともに、この積分後の信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１１】
本発明のスイッチング電源装置用制御装置において、前記ハイパスフィルタは、二次のハイパスフィルタであることが好ましい。このようにすれば、スイッチング電源装置用制御装置は、より確実に低周波成分を遮断させることができる。
【００１２】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号を演算し、ハイパスフィルタ機能および積分機能を融合させた演算手段と、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号およびスイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と演算手段により演算された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記演算手段は、駆動信号生成手段により生成された駆動信号の時比率に対応する信号を演算することを特徴とする。
【００１３】
この発明によれば、帰還ループにある演算手段によって、駆動信号の時比率に対応する信号に基づいて、低周波成分が遮断され、かつ積分された信号が出力されるとともに、この演算手段により出力された信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１４】
本発明のスイッチング電源装置用制御装置において、演算手段の伝達関数Ｈ（Ｚ）が、１／（１−ｂ＊Ｚ-1）、または、（１−Ｚ-1）／[（１−ｂ１＊Ｚ-1）（１−ｂ２＊Ｚ-1）]、（ｂ，ｂ１，ｂ２は係数）であることが好ましい。
【００１５】
本発明は、スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、駆動信号の時比率に対応する信号に含まれる低周波成分を遮断する第一のハイパスフィルタと、第一のハイパスフィルタにより低周波成分を遮断された信号を積分する積分手段と、積分手段により積分された信号に含まれる低周波成分を遮断する第二のハイパスフィルタと、駆動信号の時比率に対応する信号に基づいて時比率を平均化する平均化手段と、平均化手段により平均化された時比率に対応する信号およびスイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、乗算手段により乗算された信号と平均化手段により平均化された時比率に対応する信号と前記第二のハイパスフィルタにより低周波成分が遮断された信号とを加算する加算手段と、加算手段により加算された信号、およびランプ信号に基づいて駆動信号を生成する駆動信号生成手段とを備え、上記第一のハイパスフィルタは、駆動信号生成手段により生成された駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とする。
【００１６】
この発明によれば、帰還ループにある第一のハイパスフィルタ、積分手段および第二のハイパスフィルタによって、駆動信号の時比率に対応する信号から低周波成分が遮断され、この遮断された信号が積分され、さらにこの積分された信号から低周波成分が遮断されるとともに、この遮断後の信号に基づいて駆動信号が生成されるため、スイッチング電源装置用制御装置の伝達関数が位相進みとなり、かつ直流利得も確保される。また、平均化手段により平均化された時比率に対応する信号が、加算手段によってスイッチング電源装置の出力電圧および目標電圧の差分を示す信号に加算されるため、スイッチング電源装置の出力電圧を安定させることができる。さらに、利得調整値算出手段により算出された利得調整値が、乗算手段によって、スイッチング電源装置の出力電圧および目標電圧の差分を示す信号と乗算されるため、スイッチング電源装置全体の利得を安定させることができる。
【００１７】
本発明のスイッチング電源装置用制御装置において、第一のハイパスフィルタおよび第二のハイパスフィルタは、一次のハイパスフィルタであることが好ましい。このようにすれば、回路構成をより簡素化させることができる。
【００１８】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段により生成された駆動信号のオン時間を一スイッチング周期ごとにカウントするカウンタ手段をさらに備え、駆動信号の時比率に対応する信号は、カウンタ手段によりカウントされた値を示す信号であることとしてもよい。また、加算手段により加算された信号を所定時間保持して出力する遅延手段をさらに備え、駆動信号の時比率に対応する信号は、遅延手段により出力された信号であることとしてもよい。
【００１９】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段は、所定の間隔で前記駆動信号のレベルをローレベルからハイレベルに切り替えるとともに、加算手段により加算された信号とランプ信号との比較結果に基づいて駆動信号のレベルをハイレベルからローレベルに切り替え、遅延手段は、駆動信号の出力レベルがハイレベルからローレベルに切り替えられた切替時点における加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の切替時まで出力することとしてもよい。また、駆動信号生成手段は、所定の間隔で駆動信号のレベルをハイレベルからローレベルに切り替えるとともに、加算手段により加算された信号とランプ信号との比較結果に基づいて駆動信号のレベルをローレベルからハイレベルに切り替え、遅延手段は、駆動信号の出力レベルがローレベルからハイレベルに切り替えられた切替時点における加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の切替時まで出力することとしてもよい。
【００２０】
本発明のスイッチング電源装置用制御装置において、駆動信号生成手段は、加算手段により加算された信号とランプ信号との比較の結果に基づいて駆動信号の出力レベルをハイレベルまたはローレベルに切り替えることが好ましい。このようにすれば、加算手段により加算された信号と、ランプ信号との比較結果により、駆動信号のレベルがハイレベルとなる期間を制御することができる。
【００２１】
本発明のスイッチング電源装置用制御装置において、平均化手段は、ローパスフィルタであることが好ましい。このようにすれば、ローパスフィルタの平均化機能を利用して簡単に平均化手段を構成することができる。
【００２２】
【発明の実施の形態】
以下、本発明に係るスイッチング電源装置用制御装置の各実施形態を図面に基づき説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２３】
[第１実施形態]
まず、本発明の第１実施形態について説明する。図１は、第１実施形態におけるスイッチング電源装置１の電気回路構成を例示する図である。本実施形態におけるスイッチング電源装置１はＤＣ−ＤＣコンバータであり、図１に示すようにスイッチング素子２，３と、インダクタ４と、コンデンサ５と、ＡＤ変換部６と、コントローラＩＣ７（スイッチング電源装置用制御装置）とを有する。
【００２４】
電源Ｐは、スイッチング電源装置１に入力電圧Ｖｉを印加する。スイッチング素子２，３は、スイッチング機能を有する素子であり、例えば、電界効果トランジスタ（ＦＥＴ）等のトランジスタが該当する。スイッチング素子２，３のゲートには、コントローラＩＣ７から出力されるＰＷＭ信号（駆動信号）ＫＳが入力される。スイッチング素子２およびスイッチング素子３は、ＰＷＭ信号ＫＳのレベルに基づいてそれぞれが交互にＯＮ状態とＯＦＦ状態とを繰り返す。具体的に説明すると、ＰＷＭ信号ＫＳのレベルがハイレベルである場合には、スイッチング素子２がＯＮ状態となりスイッチング素子３がＯＦＦ状態となる。一方、ＰＷＭ信号ＫＳのレベルがローレベルである場合には、スイッチング素子２がＯＦＦ状態となりスイッチング素子３がＯＮ状態となる。
【００２５】
インダクタ４およびコンデンサ５は、出力電圧Ｖｏを安定させるためのＬＣフィルタ（平滑回路）として機能する。ＡＤ変換部６は、出力電圧Ｖｏを示すアナログ信号をデジタル信号に変換する。
【００２６】
負荷Ｌは、スイッチング電源装置１から出力される出力電圧Ｖｏの供給先であり、例えば、ＰＣ端末等に用いられるＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）が該当する。このような、ＣＰＵやＭＰＵは、省電力モードを有しており、省電力モードから通常モードに移行する際に、負荷変動が急激に増大するという特徴がある。
【００２７】
コントローラＩＣ７は、負荷Ｌに供給する出力電圧Ｖｏの目標値である目標電圧Ｖｒと出力電圧Ｖｏとに基づいてＰＷＭ信号ＫＳを生成する。ここで、図２を参照してコントローラＩＣ７の回路構成を説明する。図２に示すように、コントローラＩＣ７は、加算器１１と、乗算器１２と、乗算器（乗算手段）１３と、加算器（加算手段）１４と、ＰＷＭ信号生成回路（駆動信号生成手段）２０と、カウンタ１５と、演算回路３０と、ローパスフィルタ（平均化手段）１６と、除算器（利得調整値算出手段）１７と、ランプ信号回路１８とを有する。
【００２８】
図２に示す加算器１１は、出力電圧Ｖｏを示すデジタル信号および目標電圧Ｖｒを示すデジタル信号に基づいて、（Ｖｒ−Ｖｏ）の値を示す信号ＶＳを出力する。すなわち、加算器１１は、出力電圧Ｖｏ（負）と目標電圧Ｖｒ（正）を加算することにより、出力電圧Ｖｏと目標電圧Ｖｒとの差分電圧値（Ｖｒ−Ｖｏ）を算出する。
【００２９】
乗算器１２は、差分電圧値（Ｖｒ−Ｖｏ）を示す信号ＶＳに基づいて、Ｇ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳを出力する。すなわち、乗算器１２は、出力電圧Ｖｏと目標電圧Ｖｒとの差分電圧値（Ｖｒ−Ｖｏ）に、乗算器１２の利得であるＧを乗算することにより、差分電圧値（Ｖｒ−Ｖｏ）をＧ倍した値であるＧ（Ｖｒ−Ｖｏ）を算出する。
【００３０】
乗算器１３は、乗算器１２から出力されたＧ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳおよび除算器１７から出力された信号ＥＳに基づいて制御信号ＨＳを出力する。すなわち、乗算器１３は、Ｇ（Ｖｒ−Ｖｏ）の値を示す制御信号ＧＳと除算器１７から出力された信号ＥＳを乗算することにより、制御信号ＨＳを算出する。
【００３１】
加算器１４は、乗算器１３から出力された制御信号ＨＳ、ローパスフィルタ１６から出力された信号ＡＳおよび演算回路３０から出力された信号ＦＳに基づいて信号ＩＳを出力する。すなわち、加算器１４は、乗算器１３から出力された制御信号ＨＳ（正）と、ローパスフィルタ１６から出力された信号ＡＳ（正）と、演算回路３０から出力された信号ＦＳ（負）とを加算することにより、制御信号ＨＳと信号ＡＳとを加算した値から信号ＦＳを減算した値を示す信号ＩＳを算出する。
【００３２】
ＰＷＭ信号生成回路２０は、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいてＰＷＭ信号ＫＳを生成する。ＰＷＭ信号生成回路２０は、コンパレータ２１と、ＡＮＤ回路２２とを有する。
【００３３】
コンパレータ２１は、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて、これらの信号を比較した結果を示す信号ＣＳを出力する。すなわち、コンパレータ２１は、信号ＩＳの値とランプ信号ＲＳの値とを比較して、信号ＩＳの値がランプ信号ＲＳの値よりも大きい場合には、ハイレベルの信号ＣＳを出力し、信号ＩＳの値がランプ信号ＲＳの値以下の場合には、ローレベルの信号ＣＳを出力する。すなわち、信号ＣＳは、ランプ信号ＲＳの値が、信号ＩＳの値よりも小さい場合にのみ、ハイレベルとなる。
【００３４】
ＡＮＤ回路２２は、マスタークロックＭＣを分周したパルスに基づいて生成された信号ｃｌｋとコンパレータ２１から出力された信号ＣＳとに基づいて、スイッチング素子２，３の駆動信号であるＰＷＭ信号ＫＳを出力する。すなわち、ＡＮＤ回路２２は、信号ｃｌｋと信号ＣＳの論理積を演算し、その演算結果をＰＷＭ信号ＫＳとして出力する。なお、本実施形態におけるＡＮＤ回路２２は、ＰＷＭ信号ＫＳのパルス幅の上限を制限する機能を有する。
【００３５】
カウンタ１５は、ＰＷＭ信号ＫＳの出力レベルがハイレベルであるときに、カウント値をカウントアップする。カウンタ１５は、リセット信号ＲＥＳを受信するとカウント値をリセットするとともに、サンプル信号ＳＭＰを受信するとその時点のカウント値を保持し、この保持したカウント値を示す信号ＤＳを出力する。すなわち、カウンタ１５は、リセット信号ＲＥＳを受信してからサンプル信号ＳＭＰを受信するまでの間におけるＰＷＭ信号ＫＳのオン時間をカウントし、サンプル信号ＳＭＰを受信した時点のカウント値を保持する。
【００３６】
演算回路３０は、カウンタ１５から出力されたカウント値を示す信号ＤＳに基づいて演算し、演算後の信号ＦＳを出力する。ここで、図２に示すように、演算回路３０は、ハイパスフィルタ（ＨＰＦ）３１と、積分器３２とを有する。
【００３７】
ハイパスフィルタ３１は、二次のハイパスフィルタであり、カウンタ１５により出力された信号ＤＳに含まれる低周波成分を遮断するフィルタ回路である。ハイパスフィルタ３１を備えることによって、信号ＤＳに含まれる低周波成分が遮断されるため、直流成分のない信号を積分器３２に入力することができる。
【００３８】
積分器３２は、ハイパスフィルタ３１によって低周波成分が遮断された後の信号を積分する回路である。このような積分器３２を備えることによって、ＰＷＭ信号ＫＳのオン時間に対応する信号ＤＳから低周波成分が遮断された信号を積分することができる。
【００３９】
ここで、図３を参照して、演算回路３０の詳細回路構成について説明する。図３に示すように、演算回路３０は、二次のハイパスフィルタ３１と、積分器３２とを有する。二次のハイパスフィルタ３１は、遅延器であるＤフリップフロップ３１Ａ〜３１Ｄと、乗算係数が“２”である乗算器３１Ｅと、乗算係数が“ｂ１＋ｂ２”である乗算器３１Ｆと、乗算係数が“ｂ１＊ｂ２”である乗算器３１Ｇと、加算器３１Ｈとを有する。この回路構成は、以下に記載する式１により表されるハイパスフィルタ３１の伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４０】
[（１−Ｚ-1）／（１−ｂ１＊Ｚ-1）]＊[（１−Ｚ-1）／（１−ｂ２＊Ｚ-1）] ・・・ （式１） （ｂ１，ｂ２は係数）
【００４１】
また、演算回路３０の積分器３２は、遅延器であるＤフリップフロップ３２Ａと、加算器３２Ｂとを有する。この回路構成は、以下に記載する式２により表される積分器３２の伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４２】
１／（１−Ｚ-1） ・・・ （式２）
【００４３】
なお、本実施形態においては、ハイパスフィルタ３１が二次のハイパスフィルタである場合について説明しているが、ハイパスフィルタ３１を二次に限定する必要はない。すなわち、ハイパスフィルタ３１は、一次以上のハイパスフィルタであれば、いずれのハイパスフィルタであっても適用可能である。ここで、演算回路３０を、一次のハイパスフィルタ３１Ｓと、積分器３２とで構成した場合の詳細回路図を図４に示し、説明する。図４に示すように一次のハイパスフィルタ３１Ｓは、遅延器であるＤフリップフロップ３１ＳＡ，３１ＳＢと、乗算係数が“ｂ”である乗算器３１ＳＣと、加算器３１ＳＤとを有する。この回路構成は、以下に記載する式３により表されるハイパスフィルタ３１Ｓの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【００４４】
（１−Ｚ-1）／（１−ｂ＊Ｚ-1） ・・・ （式３） （ｂは係数）
【００４５】
このように、本実施形態においては、演算回路３０に積分器３２を備えることによって、コントローラＩＣ７の伝達関数が、後述するように位相進みとなるため、スイッチング電源装置１全体の位相補償を実現することができる。なお、積分器３２に入力する信号を、ハイパスフィルタ３１で低周波成分が遮断された後の信号にすることで、この積分器３２において積分された値が飽和（無限大に発散）する事態を防止することができる。
【００４６】
図２に示すローパスフィルタ１６は、ＩＩＲ[Infinite Impulse Response]型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたＰＷＭ信号ＫＳの時比率Ｄを無限に平均化する。すなわち、ローパスフィルタ１６は、カウンタ１５から出力されたカウント値を示す信号ＤＳに基づいて時比率Ｄの平均値Ｄａを算出し、この平均値Ｄａに対応する信号ＡＳを出力する。ここで、時比率Ｄとは、駆動信号であるＰＷＭ信号ＫＳの一スイッチング周期中におけるオン時間の割合をいう。
【００４７】
ローパスフィルタ１６は、図５（ａ）に示すように、乗算器１６ａ，１６ｂ，１６ｃと、Ｄフリップフロップ１６ｄ，１６ｅと、加算器１６ｆとを有する。乗算器１６ａでは、入力値Ｕｎにフィルタ係数ａ０を乗算して加算器１６ｆに出力する。Ｄフリップフロップ１６ｄでは、入力値Ｕｎが入力され、サンプル信号ＳＭＰに基づいて入力値の前回値Ｕn-1を保持し、乗算器１６ｂに出力する。乗算器１６ｂでは、入力値の前回値Ｕn-1にフィルタ係数ａ１を乗算して加算器１６ｆに出力する。Ｄフリップフロップ１６ｅでは、出力値Ｙｎが入力され、サンプル信号ＳＭＰに基づいて出力値の前回値Ｙn-1を保持し、乗算器１６ｃに出力する。乗算器１６ｃでは、出力値の前回値Ｙn-1にフィルタ係数ｂ１を乗算して加算器１６ｆに出力する。加算器１６ｆでは、乗算器１６ａ〜１６ｃの各乗算値を加算し、出力値Ｙｎとして出力する。ローパスフィルタ１６は、遮断周波数ｆｃを有し、図５（ｂ）に示すように、低周波成分を通過させる利得特性を有し、利得が１である。
【００４８】
ローパスフィルタ１６は、以下に記載する式４により表される。
【００４９】
Ｙｎ＝ａ０＊Ｕｎ＋ａ１＊（Ｕn-1）＋ｂ１＊（Ｙn-1） ・・・ （式４） （ａ０，ａ１，ｂ１は係数）
【００５０】
式４に表されるＵｎはカウンタ１５からの時比率Ｄｎであり、Ｙｎは過去に入力された時比率の平均値Ｄａである。
【００５１】
図２に示す除算器１７は、目標電圧Ｖｒを示すデジタル信号および時比率Ｄの平均値Ｄａを示す信号に基づいて、（Ｄａ／Ｖｒ）の値を示す信号ＥＳを出力する。すなわち、除算器１７は、時比率Ｄの平均値Ｄａを目標電圧Ｖｒで除算することにより、除算値（Ｄａ／Ｖｒ）を利得調整値として算出する。
【００５２】
以上のように構成されるコントローラＩＣ７は、▲１▼位相進みによる位相補償機能、▲２▼定常偏差の補正機能、▲３▼入力電圧に応じた利得調整機能を有する点に特徴がある。以下において、これら▲１▼〜▲３▼の機能ごとに説明する。
【００５３】
[▲１▼位相進みによる位相補償機能]
まず、位相進みによる位相補償機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１，１４と、乗算器１２と、ＰＷＭ信号生成回路２０と、カウンタ１５と、演算回路３０と、ランプ信号回路１８とにより構成される。
【００５４】
位相進みによる位相補償機能の特徴は、コントローラＩＣ７の帰還ループにハイパスフィルタ３１および積分手段３２を備えることで、コントローラＩＣ７の伝達関数の位相を９０°進ませ、その結果、スイッチング電源装置１全体の位相補償を実現する点である。
【００５５】
ここで、図６を参照して、コントローラＩＣ７において位相進みが実現される原理について説明する。図６は、コントローラＩＣ７の一部と同様に構成されており、スイッチング電源装置に出力する駆動信号の時比率Ｄの積分値を帰還ループでフィードバックする制御回路の一例を示すものである。図６に示す制御回路７ｇは、伝達関数が“−Ｇ”である乗算器１２ｇと、伝達関数が“Ｇｄ”である積分器３２ｇと、伝達関数が“ｋｄ”である乗算器１２ｇと、加算器１４ｇとを有する。この制御回路７ｇの伝達関数Ｇｃ（Ｚ）は、制御回路７ｇに入力されるスイッチング電源装置の出力電圧の変化量ΔVと制御回路７ｇから出力される時比率の変化量ΔＤの比として求められ、以下に記載する式５により表される。
【００５６】
Ｇｃ（Ｚ）＝ΔＤ／ΔＶ＝（−Ｇ）／（１＋ｋｄ＊Ｇｄ） ・・・ （式５）
【００５７】
また、積分器３２ｇの伝達関数Ｇｄ（Ｚ）は、以下に記載する式６により表される。
【００５８】
Ｇｄ（Ｚ）＝１／（１−Ｚ-1） ・・・ （式６）
【００５９】
式６を式５に代入すると、制御回路７ｇの伝達関数Ｇｃ（Ｚ）が、以下に記載する式７のように求まる。
【００６０】
Ｇｃ（Ｚ）＝[（−Ｇ）／（１＋ｋｄ）]＊[（１−Ｚ-1）／ [１−（１／１＋ｋｄ）＊Ｚ-1 ] ] ・・・ （式７）
【００６１】
ここで、一次のハイパスフィルタの伝達関数Ｈ（Ｚ）は、（１−Ｚ-1）／（１−ｂ＊Ｚ-1）；（ｂは係数）により表されるため、式７の伝達関数Ｇｃ（Ｚ）は、一次のハイパスフィルタの伝達関数で表されていることがわかる。すなわち、図６に示す帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃ（Ｚ）は、一次のハイパスフィルタの伝達関数で表されることになる。
【００６２】
ところで、一般に、一次のハイパスフィルタの伝達関数は、後述するように９０°の位相進みとなる。したがって、図６に示す帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃも９０°の位相進みとなる。
【００６３】
以下において、一次のハイパスフィルタの伝達関数が９０°の位相進みとなることについて説明する。まず、式７により表される制御回路７ｇの伝達関数Ｇｃ（Ｚ）を、逆双一次変換により、アナログ伝達関数Ｇｃ（ｓ）に変換する。一般に、逆双一次変換を行う際には、以下に記載する式８を用いて行う。
【００６４】
Ｚ-1＝[１−（ｓ／２＊ｆｓ）]／[１＋（ｓ／２＊ｆｓ）] ・・・ （式８）
（ｆｓ：サンプリング周波数）
【００６５】
式７により表される制御回路７ｇの伝達関数Ｇｃ（Ｚ）を、式８を用いて逆双一次変換すると、アナログ伝達関数Ｇｃ（ｓ）が、以下に記載する式９のように求まる。
【００６６】
Ｇｃ（ｓ）＝[（−２Ｇ）／（２＋ｋｄ）]＊[ｓ／（ｓ＋２π＊ｆｃ）] ・・・（式９）
（ｆｃ：一次のハイパスフィルタの遮断周波数）なお、ｆｃ＝（ｆｓ／π）＊[ｋｄ／（２＋ｋｄ）]とする。
【００６７】
ここで、所定の周波数をｆとした場合に、ｓ＝ｊ＊２π＊ｆ（ｊ：虚数単位）が成立する。そして、この所定の周波数ｆが、一次のハイパスフィルタの遮断周波数ｆｃに比べて無視できる程小さい場合に、上述した式９は、以下に記載する式１０によって近似的に表される。
【００６８】
Ｇｃ＝[（−２Ｇ）／（２＋ｋｄ）]＊[ｊ＊２π＊ｆ／（２π＊ｆｃ）] ・・・（式１０）
【００６９】
このように、式１０に示す制御回路７ｇの伝達関数Ｇｃは、虚数単位であるｊに比例する純虚数で表されるため、制御回路７ｇの伝達関数Ｇｃは、９０°の位相進みとなる。すなわち、帰還ループに積分器３２ｇを有する制御回路７ｇの伝達関数Ｇｃは、９０°の位相進みとなる。
【００７０】
このことは、図７および図８に示す制御回路７ｇにおける伝達関数の利得特性グラフおよび位相特性グラフからも説明できる。図７は、利得特性を示す図であり、図８は位相特性を示す図である。なお、利得特性グラフの縦軸は、利得[ｄＢ]を示し、横軸は、周波数[Ｈｚ]を示す。また、位相特性グラフの縦軸は、位相[°]を示し、横軸は、周波数[Ｈｚ]を示す。さらに、制御回路７ｇにおける伝達関数は、乗算器１２ｇの伝達関数であるＧを“１”として算出している。
【００７１】
図７に示すように、制御回路７ｇにおける伝達関数の利得は、−２０[ｄＢ／ｄｅｃ]の割合で減少している。これは、式１０に示されるように、制御回路７ｇの伝達関数Ｇｃが、周波数ｆに比例していることに起因するものである。
【００７２】
図８に示すように、制御回路７ｇにおける伝達関数の位相は、所定の周波数（図８の場合には１０ｋＨｚ付近）よりも小さい周波数帯域で９０°となる。これは、制御回路７ｇにおける伝達関数の位相が、９０°の位相進みであることを示すものである。
【００７３】
以上のことから、本実施形態におけるコントローラＩＣ７は、帰還ループにある演算回路３０に積分器３２が備えられているため、上述した制御回路５ｇと同様に、コントローラＩＣ７の伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となる。
【００７４】
ところで、上述した制御回路７ｇにおける伝達関数の利得は、−２０[ｄＢ／ｄｅｃ]の割合で減少している。このことは、制御回路７ｇにおける伝達関数の直流利得が、理論上−∞[ｄＢ]になることを示している。なお、直流利得とは、周波数ｆを限りなく０に近付けたときの伝達関数の利得の値をいう。一般に、制御回路を含む系全体の直流利得は、２０[ｄＢ]〜６０[ｄＢ]程度は必要であるとされている。したがって、系全体の直流利得が、２０[ｄＢ]〜６０[ｄＢ]程度になるように回路の構成要素を設計する必要がある。そこで、本実施形態においては、演算回路３０にハイパスフィルタ３１を備えることで、帰還ループによる帰還信号の低周波成分を遮断して利得の低下を防止している。
【００７５】
次に、図９〜図１８を参照して、本実施形態におけるコントローラＩＣ７およびスイッチング電源装置１における伝達関数の利得特性および位相特性について説明する。なお、スイッチング電源装置１の入力電圧Ｖｉは１０Ｖに設定されていることとする。また、各利得特性グラフの縦軸は、利得[ｄＢ]を示し、横軸は、周波数[Ｈｚ]を示す。また、各位相特性グラフの縦軸は、位相[°]を示し、横軸は、周波数[Ｈｚ]を示す。さらに、コントローラＩＣ７における伝達関数は、乗算器１２の伝達関数であるＧを“１”として算出している。
【００７６】
まず、図９および図１０を参照して、コントローラＩＣ７を含まないスイッチング電源装置１本体における伝達関数の利得特性および位相特性について説明する。図９は、利得特性を示す図であり、図１０は位相特性を示す図である。
【００７７】
図９に示すように、スイッチング電源装置１本体における伝達関数の利得の最大値（共振値）は、スイッチング電源装置１本体のＬＣ共振周波数ｆｎである１５[ｋＨｚ]に表れる。また、利得が０[ｄＢ]となるゼロクロス周波数は、５５[ｋＨｚ]である。
【００７８】
図１０に示すように、スイッチング電源装置１本体における伝達関数の位相は、ゼロクロス周波数である５５[ｋＨｚ]において−１７５[°]となる。したがって、スイッチング電源装置１本体の位相余裕は５[°]となり、位相余裕としては非常に小さな値であるため、このままでは、外部の影響（外乱）により出力電圧Ｖｏが発振してしまう可能性がある。
【００７９】
次に、図１１および図１２を参照して、コントローラＩＣ７における伝達関数の利得特性および位相特性について説明する。図１１は、利得特性を示す図であり、図１２は位相特性を示す図である。図１１および図１２に示すように、コントローラＩＣ７の伝達関数の利得特性および位相特性は、上述した図７および図８に示す積分器のみの場合における各特性グラフのうち、二次のハイパスフィルタ３１により低周波成分が遮断される周波数領域において、利得は０[ｄB]に、位相は０[°]にそれぞれ戻ることになる。なお、直流利得が不足している場合には、乗算器１２の伝達関数であるGを低周波数領域で高い利得をもつ伝達関数に変更することにより、必要な直流利得を得ることができる。
【００８０】
次に、図１３および図１４を参照して、コントローラＩＣ７を含むスイッチング電源装置１全体における伝達関数の利得特性および位相特性について説明する。図１３は、利得特性を示す図であり、図１４は位相特性を示す図である。図１３および図１４に示す各特性グラフは、スイッチング電源装置１全体における伝達関数（図９，図１０参照）と、コントローラＩＣ７における伝達関数（図１１，図１２参照）を掛け合わせた伝達関数の利得特性および位相特性を表すものである。
【００８１】
図１３に示すように、スイッチング電源装置１全体における伝達関数の利得が０[ｄＢ]となるゼロクロス周波数は、３５[ｋＨｚ]である。また、図１４に示すように、スイッチング電源装置１全体における伝達関数の位相は、ゼロクロス周波数である３５[ｋＨｚ]において−１３０[°]となる。したがって、スイッチング電源装置１全体の位相余裕は５０[°]となり、スイッチング電源装置１は、全体として安定な制御系となる。また、図１３に示すように、直流利得が、２０[ｄＢ]であるため、スイッチング電源装置１全体としての定常偏差も減少する。
【００８２】
次に、図１５および図１６を参照して、演算回路３０のハイパスフィルタが一次のハイパスフィルタ３１Ｓである場合のコントローラＩＣ７における伝達関数の利得特性および位相特性について説明する。図１５は、利得特性を示す図であり、図１６は位相特性を示す図である。図１５および図１６に示すように、コントローラＩＣ７の伝達関数の利得特性および位相特性は、上述した図７および図８に示す積分器のみの場合における各特性グラフのうち、一次のハイパスフィルタ３１により低周波成分が遮断される周波数領域において、利得は−１５[ｄB]に、位相は０[°]にそれぞれ戻ることになる。このように、二次のハイパスフィルタを用いた場合ほどの効果は得られないが、積分器のみの場合（図６参照）には、直流利得が−∞[ｄB]であったのに対し、一次のハイパスフィルタを用いた場合には、直流利得が−１５[ｄB]となっている点で定常偏差が大幅に改善されている。
【００８３】
次に、図１７および図１８を参照して、一次のハイパスフィルタ３１Ｓを用いた場合のコントローラＩＣ７を含むスイッチング電源装置１全体における伝達関数の利得特性および位相特性について説明する。図１７は、利得特性を示す図であり、図１８は位相特性を示す図である。図１７および図１８に示す各特性グラフは、スイッチング電源装置１全体における伝達関数（図９，図１０参照）と、一次のハイパスフィルタ３１Ｓを用いた場合のコントローラＩＣ７における伝達関数（図１５，図１６参照）を掛け合わせた伝達関数の利得特性および位相特性を表すものである。図１７に示すように、スイッチング電源装置１全体における伝達関数の利得が０[ｄＢ]となるゼロクロス周波数は、３５[ｋＨｚ]である。また、図１８に示すように、スイッチング電源装置１全体における伝達関数の位相は、ゼロクロス周波数である３５[ｋＨｚ]において−１２０[°]となる。したがって、スイッチング電源装置１全体の位相余裕は６０[°]となり、スイッチング電源装置１は、全体として安定な制御系となる。また、図１６に示すように、直流利得が、５[ｄＢ]であるため、スイッチング電源装置１全体としての定常偏差も減少する。
【００８４】
このように、コントローラＩＣ７の帰還ループに含まれる演算回路３０に積分器３２およびハイパスフィルタ３１または３１Ｓを備えることによって、コントローラＩＣ７の伝達関数が位相進みとなり、かつ直流利得が確保されるため、スイッチング電源装置１における位相補償が実現されることになる。
【００８５】
次に、図１９に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５および演算回路３０における信号の流れについて説明する。図１９（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図１９（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図１９（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図１９（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図１９（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図１９（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図１９（ｆ）は、コントローラＩＣ７の演算回路３０から出力される信号ＦＳの内容を示す図である。
【００８６】
まず、時間ｔ１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図１９（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図１９（ｂ））。また、時間ｔ１において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図１９（ｄ））。
【００８７】
次に、時間ｔ２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図１９（ａ））、カウンタ１５は、カウントアップを停止する（図１９（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【００８８】
次に、時間ｔ３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図１９（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図１９（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ５）保持される。
【００８９】
また、時間ｔ３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図１９（ｃ））、演算回路３０から出力される信号ＦＳの内容が“ｆ（Ｄn-1）”から“ｆ（Ｄｎ）”に切り替わる（図１９（ｆ））。なお“ｆ（ｘ）”は、演算回路３０において行われる演算内容を表す関数である。
【００９０】
次に、時間ｔ４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図１９（ｄ））、カウンタ１５は、カウント値をリセットする（図１９（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【００９１】
次に、図２０に示すタイミングチャートを参照して、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについて説明する。図２０（ａ）は、コントローラＩＣ７のランプ信号回路１８から出力されるランプ信号ＲＳの波形、およびコントローラＩＣ７の加算器１４から出力される信号ＩＳを示す図である。図２０（ａ）に示すように、本実施形態におけるランプ信号ＲＳの波形は、鋸歯状に出力されている。図２０（ｂ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２０（ｂ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｃ）は、コントローラＩＣ７のコンパレータ２１から出力される信号ＣＳの波形を示す図である。図２０（ｃ）に示すように、信号ＣＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成された信号ｃｌｋのパルス波形を示す図である。図２０（ｄ）に示すように、信号ｃｌｋは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２０（ｅ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。
【００９２】
まず、時間ｔ１１において、リセット信号ＲＥＳがハイレベルからローレベルに切り替わると（図２０（ｂ））、ランプ信号回路１８は、出力するランプ信号ＲＳの値をリセットする（図２０（ａ））。時間ｔ１１において、ランプ信号ＲＳの値がリセットされると、コンパレータ２１は、ハイレベルの信号ＣＳを出力する（図２０（ｃ））。このコンパレータ２１は、加算器１４から出力された信号ＩＳと、ランプ信号回路１８から出力されたランプ信号ＲＳとを比較し、信号ＩＳの値がランプ信号ＲＳの値よりも大きい間（例えば、ｔ１１からｔ１３の間）には、ハイレベルの信号ＣＳを出力し、信号ＩＳの値がランプ信号ＲＳの値以下の間（例えば、ｔ１３からｔ１５の間）には、ローレベルの信号ＣＳを出力する（図２０（ｃ））。
【００９３】
次に、時間ｔ１２において、リセット信号ＲＥＳがローレベルからハイレベルに切り替わると（図２０（ｂ））、ランプ信号回路１８は、カウントアップされるランプ信号の出力を開始または再開する（図２０（ａ））。
【００９４】
また、時間ｔ１２において、信号ｃｌｋが、ローレベルからハイレベルに切り替わると（図２０（ｄ））ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがＯＦＦ状態（ローレベル）からＯＮ状態（ハイレベル）に切り替わる。
【００９５】
次に、時間ｔ１３において、信号ＩＳの値がランプ信号ＲＳの値以下になると（図２０（ａ））、コンパレータ２１から出力される信号ＣＳが、ハイレベルからローレベルに切り替わる（図２０（ｃ））。コンパレータ２１から出力される信号ＣＳが、ハイレベルからローレベルに切り替わると（図２０（ｃ））、ＡＮＤ回路２２から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わる（図２０（ｅ））。すなわち、ランプ信号ＲＳの値が、ＨＳ信号の値に到達した場合には、駆動信号であるＰＷＭ信号ＫＳがＯＮ状態（ハイレベル）からＯＦＦ状態（ローレベル）に切り替わることになる。
【００９６】
次に、時間ｔ１４において、信号ｃｌｋがハイレベルからローレベルに切り替わると（図２０（ｄ））、ＡＮＤ回路２２から出力されるＰＷＭ信号ＫＳが、強制的にローレベルに切り替えられる（図２０（ｅ））。すなわち、信号ｃｌｋは、駆動信号であるＰＷＭ信号ＫＳがＯＮ状態として継続する期間を制限する機能を有する。
【００９７】
したがって、ＰＷＭ生成回路２０では、信号ｃｌｋがローレベルからハイレベルに切り替わった後（図２０（ｄ））、信号ＩＳの値がランプ信号ＲＳの値よりも大きいと判定されたときに（図２０（ａ））、ＰＷＭ信号ＫＳがＯＦＦ状態からＯＮ状態に切り替わり、ランプ信号ＲＳの値が、信号ＩＳの値に到達したと判定されたときに（図２０（ａ））、ＰＷＭ信号ＫＳがＯＮ状態からＯＦＦ状態に切り替わる。
【００９８】
以上のように、位相進みによる位相補償機能を有するコントローラＩＣ７では、帰還ループにあるハイパスフィルタ３１および積分手段３２によって、ＰＷＭ信号ＫＳのオン時間に対応する信号から低周波成分が遮断され、この遮断された信号が積分されるとともに、この積分後の信号に基づいて駆動信号が生成されるため、コントローラＩＣ７の伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となり、かつ直流利得も確保される。
【００９９】
[▲２▼定常偏差の補正機能]
次に、定常偏差の補正機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１，１４と、乗算器１２と、ＰＷＭ信号生成回路２０と、カウンタ１５と、ローパスフィルタ１６と、ランプ信号回路１８とにより構成される。
【０１００】
定常偏差の補正機能の特徴は、コントローラＩＣ７の帰還ループにローパスフィルタ１６を備え、ＰＷＭ信号ＫＳの時比率平均値Ｄａを制御信号ＨＳの補正値としてフィードバックさせることであり、その結果、スイッチング電源装置１の出力電圧Ｖｏを安定させる点である。
【０１０１】
ここで、コントローラＩＣ７の帰還ループでＰＷＭ信号ＫＳの時比率平均値Ｄａをフィードバックすることにより、出力電圧Ｖｏが安定する理由について説明する。以下の説明においては、ランプ信号ＲＳのランプ係数をＫとする。図２０（ａ）および（ｅ）に示されるように、ＰＷＭ信号ＫＳは、ランプ信号ＲＳが増加して信号ＩＳに到達した時点で、ハイレベルからローレベルに切り換えられて生成される。したがって、ランプ係数Ｋが１である場合のランプ係数ＫとＰＷＭ信号ＫＳの時比率Ｄとを乗算した値は、Ｇ（Ｖｒ−Ｖｏ）＋Ｄａと等しくなり、以下に記載する式５が成立する。
【０１０２】
Ｇ（Ｖｒ−Ｖｏ）＋Ｄａ＝Ｄ ・・・（式５）
【０１０３】
また、ランプ係数Ｋが１以外の場合には、以下に記載する式６が成立する。
【０１０４】
Ｇ（Ｖｒ−Ｖｏ）＋Ｋ＊Ｄａ＝Ｋ＊Ｄ ・・・（式６）
【０１０５】
式６を変形して、以下に記載する式７とする。
【０１０６】
Ｖｏ＝Ｖｒ−（Ｋ／Ｇ）＊（Ｄ−Ｄａ） ・・・（式７）
【０１０７】
コントローラＩＣ７ではランプ係数Ｋを１としているため、式７は以下に記載する式８となる。
【０１０８】
Ｖｏ＝Ｖｒ−（１／Ｇ）＊（Ｄ−Ｄａ） ・・・（式８）
【０１０９】
ここで、ＰＷＭ信号ＫＳの時比率Ｄと時比率平均値Ｄａとは、定常的には等しいとみなせる。これにより、式７および式８に表される出力電圧Ｖｏは、利得Ｇが有限の値を有している場合であっても目標電圧Ｖｒと等しくなり（Ｖｏ＝Ｖｒ）、一定の値となる。すなわち、Ｇ（Ｖｒ−Ｖｏ）を示す信号に時比率平均値Ｄａを加算してＰＷＭ信号ＫＳの時比率Ｄを生成することにより（式５参照）、出力電圧Ｖｏが目標電圧Ｖｒと等しくなり（式８参照）、安定する。ここで、ＰＷＭ信号ＫＳの時比率Ｄと入力電圧Ｖｉおよび出力電圧Ｖｏとの関係は、Ｄ＝Ｖｏ／Ｖｉで表される。したがって、入力電圧Ｖｉの変化に応じて時比率Ｄが変化した場合であっても、出力電圧Ｖｏは変化しない。また、負荷Ｌの処理負荷が大幅に変動して負荷電流が大幅に変動しても、出力電圧Ｖｏは変化しない。
【０１１０】
次に、図２１に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５およびローパスフィルタ１６における信号の流れについて説明する。図２１（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２１（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図２１（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図２１（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２１（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図２１（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２１（ｆ）は、コントローラＩＣ７のローパスフィルタ１６から出力される信号ＡＳの内容を示す図である。
【０１１１】
まず、時間ｔ２１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図２１（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図２１（ｂ））。また、時間ｔ２１において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図２１（ｄ））。
【０１１２】
次に、時間ｔ２２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２１（ａ））、カウンタ１５は、カウントアップを停止する（図２１（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【０１１３】
次に、時間ｔ２３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図２１（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図２１（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ２５）保持される。
【０１１４】
また、時間ｔ２３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図２１（ｃ））、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わる（図２１（ｆ））。なおＹｎは、上述した式４に表されるように、過去に入力された時比率の平均値Ｄａを示す。また、この信号ＡＳの出力内容である“Ｙｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ２５）保持される。
【０１１５】
次に、時間ｔ２４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図２１（ｄ））、カウンタ１５は、カウント値をリセットする（図２１（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【０１１６】
なお、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについては、上述した位相進みによる位相補償機能と同様（図２０参照）であるため、説明を省略する。
【０１１７】
以上のように、定常偏差の補正機能を有するコントローラＩＣ７によれば、コントローラＩＣ７から出力されるＰＷＭ信号ＫＳの時比率Ｄを帰還ループでフィードバックさせ、制御信号ＨＳを時比率平均値Ｄａで補正するため、入力電圧Ｖｉや負荷電流が変化しても、出力電圧Ｖｏに定常偏差が発生しない。また、コントローラＩＣ７では、カウンタ１５による簡単な回路構成によってＰＷＭ信号ＫＳの時比率Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１６の平均化特性を利用して時比率Ｄを平均化する。さらに、コントローラＩＣ７では、ランプ係数を１に設定しているため、補正する際にパルス幅平均値Ｄａにランプ係数Ｋを乗算する必要がない。
【０１１８】
[▲３▼入力電圧に応じた利得調整機能]
次に、入力電圧に応じた利得調整機能を実現する回路構成について説明する。この機能を実現する回路構成は、例えば、図２に示すコントローラＩＣ７を構成する各要素のうち、加算器１１と、乗算器１２，１３と、ＰＷＭ信号生成回路２０と、カウンタ１５と、ローパスフィルタ１６と、除算器１７と、ランプ信号回路１８とにより構成される。
【０１１９】
入力電圧に応じた利得調整機能の特徴は、コントローラＩＣ７の帰還ループにローパスフィルタ１６および除算器１７を備え、ＰＷＭ信号ＫＳの時比率平均値Ｄａおよび目標電圧Ｖｒに基づいて算出された利得調整値をフィードバックさせることであり、その結果、スイッチング電源装置１全体の利得を安定させる点である。
【０１２０】
ここで、コントローラＩＣ７の帰還ループで上述した利得調整値をフィードバックすることにより、スイッチング電源装置１全体の利得が安定する理由について説明する。以下の説明では、コントローラＩＣ７の利得（すなわち、制御系の利得）をＧｃとし、スイッチング電源装置１を含む系全体としての利得をＧａとする。
【０１２１】
コントローラＩＣ７としての利得Ｇｃは、乗算器１２の利得Ｇに利得調整値を乗算した値であり、以下に記載する式９により表される。
【０１２２】
Ｇｃ＝Ｇ＊（Ｄａ／Ｖｒ） ・・・（式９）
【０１２３】
また、系全体としての利得Ｇａは、利得Ｇｃに入力電圧Ｖｉを乗算した値であり、以下に記載する式１０により表される。
【０１２４】
Ｇａ＝Ｇｃ＊Ｖｉ ・・・（式１０）
【０１２５】
また、時比率Ｄは、出力電圧Ｖｏを入力電圧Ｖｉで除算した値であり、以下に記載する式１１により表される。
【０１２６】
Ｄ＝Ｖｏ／Ｖｉ ・・・（式１１）
【０１２７】
式１１を変形して、以下に記載する式１２とする。
【０１２８】
Ｖｉ＝Ｖｏ／Ｄ ・・・（式１２）
【０１２９】
式１２により表される入力電圧Ｖｉは、出力電圧Ｖｏを時比率Ｄで除算した値である。したがって、入力電圧の平均値Ｖｉａは、出力電圧の平均値Ｖｏａを時比率の平均値Ｄａで除算した値となり、以下に記載する式１３により表される。
【０１３０】
Ｖｉａ＝Ｖｏａ／Ｄａ ・・・（式１３）
【０１３１】
ここで、出力電圧Ｖｏは、目標電圧Ｖｒになるようにフィードバック制御されるため、出力電圧Ｖｏは目標電圧Ｖｒを基準として変化する。したがって、出力電圧の平均値Ｖｏａは、目標電圧Ｖｒに等しいとみなすことができる。すなわち、入力電圧の平均値Ｖｉａは、目標電圧Ｖｒを時比率の平均値Ｄａで除算した値となり、以下に記載する式１４により表される。
【０１３２】
Ｖｉａ＝Ｖｒ／Ｄａ ・・・（式１４）
【０１３３】
上述した式９および式１４に基づいてコントローラＩＣ７の利得Ｇｃを求めると、コントローラＩＣ７の利得Ｇｃは、乗算器１２の利得Ｇを入力電圧の平均値Ｖｉａで除算した値となり、以下に記載する式１５により表される。
【０１３４】
Ｇｃ＝（Ｇ／Ｖｉａ） ・・・（式１５）
【０１３５】
上述した式１０および式１５に基づいて系全体の利得Ｇを求めると、系全体の利得Ｇは、以下に記載する式１６により表される。
【０１３６】
Ｇａ＝（Ｇ／Ｖｉａ）＊Ｖｉ ・・・（式１６）
【０１３７】
ここで、入力電圧Ｖｉと入力電圧の平均値Ｖｉａとは、定常的には等しいとみなせる。したがって、式１６により表される入力電圧Ｖｉと入力電圧の平均値Ｖｉａが相殺され、系全体の利得Ｇａは、乗算器１２の利得Ｇと等しくなる（Ｇａ＝Ｇ）。すなわち、系全体の利得Ｇａは、入力電圧Ｖｉと無関係に成立することになる。
【０１３８】
このように、コントローラＩＣ７では、乗算器１２の利得Ｇを、入力電圧の平均値Ｖｉａ（＝Ｖｒ／Ｄａ）の逆数（Ｄａ／Ｖｒ）で乗算することにより（式９参照）、系全体の利得Ｇａが入力電圧Ｖｉに依存しないようにしている（式１６参照）。したがって、入力電圧Ｖｉが変化した場合でも、系全体としての利得Ｇａは変化しない。ちなみに、スイッチング電源装置１の利得は、インダクタ４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得Ｇａも、図２２に示すように、低周波数領域ではＧに等しくなり、高周波数領域では周波数に応じて変化する。
【０１３９】
次に、図２３に示すタイミングチャートを参照して、コントローラＩＣ７のカウンタ１５、ローパスフィルタ１６および除算器１７おける信号の流れについて説明する。図２３（ａ）は、コントローラＩＣ７のＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２３（ａ）に示すように、ＰＷＭ信号ＫＳは、ローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｂ）は、コントローラＩＣ７のカウンタ１５におけるカウントアップ状態を示す信号ｃｎｔの波形を示す図である。図２３（ｃ）は、カウンタ１５から出力される信号ＤＳの内容を示す図である。図２３（ｄ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたリセット信号ＲＥＳのパルス波形を示す図である。図２３（ｄ）に示すように、リセット信号ＲＥＳは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｅ）は、スイッチング電源装置１のマスタークロックＭＣに基づいて生成されたサンプル信号ＳＭＰのパルス波形を示す図である。図２３（ｅ）に示すように、サンプル信号ＳＭＰは、所定の間隔でローレベルとハイレベルの信号が交互に繰り返されて出力されている。図２３（ｆ）は、コントローラＩＣ７のローパスフィルタ１６から出力される信号ＡＳの内容を示す図である。図２３（ｇ）は、コントローラＩＣ７の除算器１７から出力される信号ＥＳの内容を示す図である。
【０１４０】
まず、時間ｔ３３において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがローレベルからハイレベルに切り替わると（図２３（ａ））、カウンタ１５は、リセット済であるカウンタ値のカウントアップを開始する（図２３（ｂ））。また、時間ｔ３３において、リセット信号ＲＥＳは、ローレベルからハイレベルに切り替わる（図２３（ｄ））。
【０１４１】
次に、時間ｔ３２において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２３（ａ））、カウンタ１５は、カウントアップを停止する（図２３（ｂ））。すなわち、本実施形態におけるカウンタ１５は、ＰＷＭ信号ＫＳのオン時間をカウントする。
【０１４２】
次に、時間ｔ３３において、サンプル信号ＳＭＰがローレベルからハイレベルに切り替わると（図２３（ｅ））、カウンタ１５は、現時点におけるカウント値である“Ｄｎ”を示す信号ＤＳを出力する（図２３（ｃ））。なお、この信号ＤＳの出力内容である“Ｄｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４３】
また、時間ｔ３３において、カウンタ１５から出力される信号ＤＳの内容が“Ｄn-1”から“Ｄｎ”に切り替わると（図２３（ｃ））、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わる（図２３（ｆ））。なおＹｎは、上述した式４に表されるように、過去に入力された時比率の平均値Ｄａを示す。また、この信号ＡＳの出力内容である“Ｙｎ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４４】
さらに、時間ｔ３３において、ローパスフィルタ１６から出力される信号ＡＳの内容が“Ｙn-1”から“Ｙｎ”に切り替わると（図２３（ｆ））、除算器１７から出力される信号ＥＳの内容が“（Ｙn-1）／Ｖｒ”から“Ｙｎ／Ｖｒ”に切り替わる（図２３（ｆ））。なお、この信号ＥＳの出力内容である“Ｙｎ／Ｖｒ”は、次回にサンプル信号がローレベルからハイレベルに切り替わるまで（時間ｔ３５）保持される。
【０１４５】
次に、時間ｔ３４において、リセット信号ＲＥＳが、ハイレベルからローレベルに切り替わると（図２３（ｄ））、カウンタ１５は、カウント値をリセットする（図２３（ｂ））。これにより、カウンタ１５は、次回のスイッチング周期におけるカウントを、リセット後のカウント値から開始することができる。
【０１４６】
なお、コントローラＩＣ７のＰＷＭ信号生成回路２０における信号の流れについては、上述した位相進みによる位相補償機能と同様（図２０参照）であるため、説明を省略する。
【０１４７】
以上のように、入力電圧に応じた利得調整機能を有するコントローラＩＣ７によれば、コントローラＩＣ７から出力されるＰＷＭ信号ＫＳの時比率Ｄを帰還ループでフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値Ｖｉａの逆数（Ｄａ／Ｖｒ）で調整するため、入力電圧Ｖｉが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７では、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧Ｖｉが低い場合でも応答が良好であり、入力電圧Ｖｉが高い場合でも出力電圧が発振しない。
【０１４８】
また、入力電圧に応じた利得調整機能を有するコントローラＩＣ７では、カウンタ１５による簡単な回路構成によってＰＷＭ信号ＫＳの時比率Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１６の平均化特性を利用して時比率Ｄを平均化する。さらに、コントローラＩＣ７では、目標電圧Ｖｒと時比率の平均値Ｄａによって入力電圧の平均値を推定するので、入力電圧Ｖｉを検出する手段や入力電圧Ｖｉを平均化する手段を必要としない。また、コントローラＩＣ７では、出力電圧Ｖｏの平均値として目標電圧Ｖｒを用いているので、出力電圧Ｖｏを平均化する手段を必要としない。
【０１４９】
以上のように、本実施形態におけるコントローラＩＣ７では、▲１▼位相進みによる位相補償機能、▲２▼定常偏差の補正機能、▲３▼入力電圧に応じた利得調整機能を有しているが、これらの機能を組み合わせて備えることにより、例えば、カウンタ１５、ローパスフィルタ１６、加算器１４を、各機能で共通して使用することができるため、構成要素の削減を図ることが可能になる。
【０１５０】
[第２実施形態]
次に、本発明の第２実施形態について説明する。上述した第１実施形態と異なる点は、コントローラＩＣの構成の一部が異なる点である。したがって、以下においては、第１実施形態と異なる点について詳述し、第１実施形態と同様の構成要素には同一の符合を付しその説明は省略することとする。
【０１５１】
まず、図２４を参照して第２実施形態におけるコントローラＩＣ７Ｓの構成を説明する。図２４に示すように、第２実施形態におけるコントローラＩＣ７Ｓは、遅延器であるＤフリップフロップ１９（遅延手段）と、リミッタ回路２２Ｒとをさらに有し、カウンタ１５を省いた点で第１実施形態におけるコントローラＩＣ７の構成と異なる。
【０１５２】
Ｄフリップフロップ１９は、加算器１４から出力された信号ＩＳおよびＰＷＭ信号生成回路２０から出力されたＰＷＭ信号ＫＳに基づいて、信号ＤＫＳを出力する。すなわち、Ｄフリップフロップ１９は、Ｄ信号として信号ＩＳが入力され、クロック信号としてＰＷＭ信号ＫＳが入力され、Ｑ信号として信号ＤＫＳが出力される。
【０１５３】
リミッタ回路２２Ｒは、ＡＮＤ回路２２に対応する機能を有し、Ｄフリップフロップ１９から出力される信号ＤＫＳのパルス幅の上限をＡＮＤ回路２２におけるパルス幅制限と同様に制限する機能を有する。
【０１５４】
次に、図２５に示すタイミングチャートを参照して、コントローラＩＣ７ＳのＤフリップフロップ１９における信号の流れについて説明する。図２５（ａ）は、コントローラＩＣ７ＳのＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳの波形を示す図である。図２５（ｂ）は、コントローラＩＣ７Ｓの加算器１４から出力される信号ＩＳを示す図である。図２５（ｃ）は、Ｄフリップフロップ１９から出力される信号ＤＫＳの内容を示す図である。
【０１５５】
まず、時間ｔ４１において、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わると（図２５（ａ））、Ｄフリップフロップ１９は、その時点の信号ＩＳの値である“Ｄｎ”を示す信号ＤＫＳを出力する（図２５（ｂ），（ｃ））。なお、この信号ＤＫＳの出力内容である“Ｄｎ”は、次回にＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるまで（時間ｔ４２）保持される。すなわち、時間ｔ４２になると、Ｄフリップフロップ１９は、その時点の信号ＩＳの値である“Ｄn+1”を示す信号ＤＫＳを出力する（図２５（ｂ），（ｃ））。
【０１５６】
なお、Ｄフリップフロップ１９から出力された信号ＤＫＳは、リミッタ回路２２Ｒによりリミッターがかけられた後に信号ＤＳ２として出力され、この信号ＤＳ２が演算回路３０およびローパスフィルタ１６に入力される。
【０１５７】
なお、コントローラＩＣ７ＳのＰＷＭ信号生成回路２０における信号の流れについては、第１実施形態と同様であるため説明を省略する。
【０１５８】
以上のように、第２実施形態におけるコントローラＩＣ７Ｓは、第１実施形態におけるコントローラＩＣ７と同様の効果を有しており、さらに、第１実施形態におけるカウンタ１５に代えて、Ｄフリップフロップ１９を使用するため、第２実施形態におけるコントローラＩＣ７Ｓでは、Ｄフリップフロップ１９による簡単な回路構成によって時比率Ｄを検出することができる。
【０１５９】
[変形例]
なお、上述した各実施形態においては、演算回路３０がハイパスフィルタ３１と積分器３２により構成されている場合について説明しているが、演算回路３０の構成はこれに限定されない。例えば、図２６ないし図３０に示すような回路構成を有する演算回路であってもよい。
【０１６０】
図２６ないし図２８は、二次のハイパスフィルタと積分器とを融合した演算回路３０Ｖ，３０Ｗ，３０Ｘの詳細回路構成を示す図である。図２６に示す演算回路３０Ｖは、遅延器であるＤフリップフロップ３０ＶＡ〜３０ＶＣと、乗算係数が“ｂ１＋ｂ２”である乗算器３０ＶＤと、乗算係数が“ｂ１＊ｂ２”である乗算器３０ＶＥと、加算器３０ＶＦとを有する。図２７に示す演算回路３０Ｗは、遅延器であるＤフリップフロップ３０ＷＡ，３０ＷＢと、加算器３０ＷＣ，３０ＷＤとを有する。図２８に示す演算回路３０Ｘは、遅延器であるＤフリップフロップ３０ＸＡ，３０ＸＢと、加算器３０ＸＣ，３０ＸＤとを有する。
【０１６１】
演算回路３０Ｖ，３０Ｗ，３０Ｘの回路構成は、以下に記載する式１７により表される演算回路３０Ｖ，３０Ｗ，３０Ｘの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【０１６２】
（１−Ｚ-1）／[（１−ｂ１＊Ｚ-1）（１−ｂ２＊Ｚ-1）] ・・・ （式１７）
（ｂ１，ｂ２は係数）
【０１６３】
この式１７は、二次のハイパスフィルタの伝達関数と積分器の伝達関数とを乗算して求められたものである。
【０１６４】
図２９は、一次のハイパスフィルタが有する機能と積分器が有する機能とを融合した演算回路３０Ｙの詳細回路構成を示す図である。ここで、この演算回路３０Ｙの回路構成には、一次のハイパスフィルタと積分器とを別個に連続して組み合わせた回路構成は含まれない。図２９に示す演算回路３０Ｘは、遅延器であるＤフリップフロップ３０ＹＡと、乗算係数が“ｂ”である乗算器３０ＹＢと、加算器３０ＹＣとを有する。この回路構成は、以下に記載する式１８により表される演算回路３０Ｙの伝達関数Ｈ（Ｚ）に基づいて構成されている。
【０１６５】
１／（１−ｂ＊Ｚ-1） ・・・ （式１８） （ｂは係数）
【０１６６】
この式１８は、一次のハイパスフィルタの伝達関数と積分器の伝達関数とを乗算して求められたものである。
【０１６７】
図３０は、一次のハイパスフィルタ３１Ｓと、乗算器３２とを有する演算回路３０Ｚの詳細回路構成を示す図である。図３０に示すように、乗算器３２は、二つの一次のハイパスフィルタ３１Ｓに挟まれて配置されており、一方の一次のハイパスフィルタ３１Ｓから出力された信号を入力するとともに、この乗算器３２で乗算した後の信号を他方の一次のハイパスフィルタ３１Ｓに出力する。なお、図３０に示す遅延器３２Ａは、乗算器３２と、当該乗算器３２の出力側に配置された一次のハイパスフィルタ３１Ｓとで共用される。この回路構成は、一次のハイパスフィルタの伝達関数と、積分器の伝達関数に基づいてそれぞれ構成されている。
【０１６８】
また、上述した各実施形態においては、ＰＷＭ信号生成回路２０から出力されるＰＷＭ信号ＫＳが、ローレベルからハイレベルに切り替わるタイミングを固定し、ＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるタイミングを、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて制御しているが、ＰＷＭ信号ＫＳの切り替えのタイミングは、これに限られない。例えば、ＰＷＭ信号ＫＳがハイレベルからローレベルに切り替わるタイミングを固定し、ＰＷＭ信号ＫＳが、ローレベルからハイレベルに切り替わるタイミングを、加算器１４から出力された信号ＩＳおよびランプ信号回路１８から出力されたランプ信号ＲＳに基づいて制御してもよい。この場合に、上述した第２実施形態におけるＤフリップフロップ１９は、ＰＷＭ信号ＫＳがローレベルからハイレベルに切り替えられた時点における信号ＩＳの値に対応する信号ＤＫＳを出力すればよい。
【０１６９】
また、上述した各実施形態においては、除算器１７により、目標電圧Ｖｒを示すデジタル信号および時比率Ｄの平均値Ｄａを示す信号に基づいて、（Ｄａ／Ｖｒ）の値を示す信号ＥＳを生成して出力しているが、信号ＥＳを生成する手段はこれに限られない。例えば、除算器１７に替えて、乗算器を備え、この乗算器に入力する信号をテーブルＴａに格納されているテーブル値ｔｖに対応する信号にしてもよい。このテーブルＴａは、目標電圧Ｖｒを変換する値としてテーブル値ｔｖが設定されたテーブルである。このテーブルＴａに格納されるテーブル値の内容を図３１に示す。図３１に示すように、テーブルＴａに格納されているテーブル値ｔｖは、目標電圧Ｖｒに対する逆数値（図３１の破線で示すＶｒに対するｔｖ）ではなく、目標電圧Ｖｒを変数としたマイナスの比例係数（例えば、−１）を有する一次関数値（図３１の実線で示すＶｒに対するｔｖ）である。これは、逆数値とするより、一次関数値とすることにより、系全体としての利得Ｇａのばらつきが少なくなるからである。この理由としては、スイッチング電源装置１における各素子の内部抵抗による内部損失等が考えられる。なお、テーブルＴａは、コントローラＩＣ７のＲＯＭ等の記憶手段に予め記憶されている。また、乗算器は、目標電圧Ｖｒに応じたテーブルＴａのテーブル値ｔｖとローパスフィルタ１６からの時比率の平均値Ｄａが入力され、その平均値Ｄａにテーブル値ｔｖを乗算し、その乗算値である“Ｄａ×ｔｖ”を利得調整値として乗算器１３に出力する。このように回路構成が複雑な除算器に替えて、乗算器２２およびテーブルＴａを備えることにより、簡単な回路構成によって利得調整値を設定することができる。また、テーブルＴａのテーブル値ｔｖを目標電圧Ｖｒの逆数値ではなく、一次関数値で設定することにより、系全体の利得Ｇａのばらつきを低減することができる。
【０１７０】
さらに、上述したテーブルＴａの代わりに、マイナスの乗算係数を有する乗算器と所定の値（例えば、図３１に示す実線グラフのＹ軸との切片）を加算する加算器により変換手段を構成してもよい。また、テーブルＴａのテーブル値ｔｖとして目標電圧を変数とした一次関数値を設定したが、目標電圧を変数とした逆数値を設定してもよいし、あるいは、スイッチング電源装置の特性に応じて最適な値を設定してもよい。
【０１７１】
また、上述した各実施形態においては、利得調整値を算出する際に目標電圧Ｖｒを用いる構成としたが、センサ等で検出した出力電圧を平均化する出力電圧平均化手段を備え、出力電圧の平均値と時比率の平均値とから利得調整値を算出する構成、あるいは、出力電圧の平均値と時比率とから利得調整値を算出する構成としてもよい。特に、出力電圧が安定している場合、出力電圧を平均化することなく検出した出力電圧を直接用いて、出力電圧と時比率の平均値とから利得調整値を設定する構成、あるいは、出力電圧と時比率とから利得調整値を設定する構成としてもよい。
【０１７２】
また、上述した各実施形態においては、Ａ／Ｄ変換部をコントローラＩＣの外部装置として構成したが、Ａ／Ｄ変換部がコントローラＩＣに含まれる構成であってもよい。
【０１７３】
また、上述した各実施形態ではコントローラＩＣをデジタル回路で構成したが、アナログ回路で構成してもよい。さらに、マイコン等のコンピュータに組み込むプログラム（ソフトウエア）によって、上述したコントローラＩＣの各部が有する機能を構成してもよい。この各部が有する機能を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合、あるいはコンピュータに組み込まれた状態でコントローラＩＣとして流通する場合がある。
【０１７４】
また、上述した各実施形態ではＤＣ／ＤＣコンバータに適用したが、ＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、本発明は、トランスを有しない非絶縁型かつ降圧型のコンバータ、あるいはトランスを有する絶縁型のコンバータのいずれにも適用可能であり、さらに、昇圧型又は昇降圧型のコンバータにも適用可能である。
【０１７５】
【発明の効果】
本発明に係るスイッチング電源装置用制御装置およびスイッチング電源装置によれば、位相進みを実現することにより位相補償し、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障し、入力電圧が変化した場合でも系全体の利得を安定化することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態におけるスイッチング電源装置の回路構成図である。
【図２】第一実施形態におけるコントローラＩＣの回路構成図である。
【図３】各実施形態における演算回路の詳細回路構成図である。
【図４】各実施形態における演算回路の詳細回路構成図である。
【図５】各実施形態におけるローパスフィルタであり、（ａ）が詳細回路構成図であり、（ｂ）が周波数−利得特性図である。
【図６】帰還ループで帰還する制御回路の一例を示す図である。
【図７】制御回路における伝達関数の利得特性を示す図である。
【図８】制御回路における伝達関数の位相特性を示す図である。
【図９】スイッチング電源装置本体における伝達関数の利得特性を示す図である。
【図１０】スイッチング電源装置本体における伝達関数の位相特性を示す図である。
【図１１】コントローラＩＣにおける伝達関数の利得特性を示す図である。
【図１２】コントローラＩＣにおける伝達関数の位相特性を示す図である。
【図１３】コントローラＩＣを含むスイッチング電源装置全体における伝達関数の利得特性を示す図である。
【図１４】コントローラＩＣを含むスイッチング電源装置全体における伝達関数の位相特性を示す図である。
【図１５】一次のハイパスフィルタを有するコントローラＩＣにおける伝達関数の利得特性を示す図である。
【図１６】一次のハイパスフィルタを有するコントローラＩＣにおける伝達関数の位相特性を示す図である。
【図１７】一次のハイパスフィルタを有するコントローラＩＣを含むスイッチング電源装置全体における伝達関数の利得特性を示す図である。
【図１８】一次のハイパスフィルタを有するコントローラＩＣを含むスイッチング電源装置全体における伝達関数の位相特性を示す図である。
【図１９】第一実施形態におけるカウンタおよび演算回路での信号の流れについて説明するタイミングチャートである。
【図２０】各実施形態におけるＰＷＭ信号生成回路での信号の流れについて説明するタイミングチャートである。
【図２１】第一実施形態におけるカウンタおよびローパスフィルタでの信号の流れについて説明するタイミングチャートである。
【図２２】スイッチング電源装置の系全体としての周波数−利得特性図である。
【図２３】第一実施形態におけるカウンタ、ローパスフィルタおよび除算器での信号の流れについて説明するタイミングチャートである。
【図２４】第二実施形態におけるコントローラＩＣの回路構成図である。
【図２５】第二実施形態におけるＤフリップフロップでの信号の流れについて説明するタイミングチャートである。
【図２６】変形例における演算回路の詳細回路構成図である。
【図２７】変形例における演算回路の詳細回路構成図である。
【図２８】変形例における演算回路の詳細回路構成図である。
【図２９】変形例における演算回路の詳細回路構成図である。
【図３０】変形例における演算回路の詳細回路構成図である。
【図３１】テーブルに格納される目標電圧に対するテーブル値である。
【符号の説明】
１・・・スイッチング電源装置、２，３・・・スイッチング素子、４・・・インダクタ、５・・・コンデンサ、６・・・ＡＤ変換部、７，７Ｓ・・・コントローラＩＣ、Ｌ・・・負荷、Ｐ・・・電源、１１，１４・・・加算器、１２，１３・・・乗算器、１５・・・カウンタ、１６・・・ローパスフィルタ、１７・・・除算器、１８・・・ランプ回路、１９・・・Ｄフリップフロップ、２２Ｒ・・・リミッタ回路、２０・・・ＰＷＭ信号生成回路、２１・・・コンパレータ、２２・・・ＡＮＤ回路、３０、３０Ｖ，３０Ｗ、３０Ｘ，３０Ｙ，３０Ｚ・・・演算回路、３１，３１Ｓ・・・ハイパスフィルタ、３２・・・積分器。
Claims (14)
- スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、
前記駆動信号の時比率に対応する信号に含まれる低周波成分を遮断するハイパスフィルタと、
前記ハイパスフィルタにより低周波成分が遮断された信号を積分する積分手段と、
前記駆動信号の時比率に対応する信号に基づいて前記時比率を平均化する平均化手段と、
前記平均化手段により平均化された前記時比率に対応する信号および前記スイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、
前記スイッチング電源装置の出力電圧および前記目標電圧の差分を示す信号と前記利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、
前記乗算手段により乗算された信号と前記平均化手段により平均化された前記時比率に対応する信号と前記積分手段により積分された信号とを加算する加算手段と、
前記加算手段により加算された信号、およびランプ信号に基づいて前記駆動信号を生成する駆動信号生成手段と、を備え、
前記ハイパスフィルタは、前記駆動信号生成手段により生成された前記駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とするスイッチング電源装置用制御装置。 - 前記ハイパスフィルタは、二次のハイパスフィルタであることを特徴とする請求項１記載のスイッチング電源装置用制御装置。
- スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、
前記駆動信号の時比率に対応する信号を演算し、ハイパスフィルタ機能および積分機能を融合させた演算手段と、
前記駆動信号の時比率に対応する信号に基づいて前記時比率を平均化する平均化手段と、
前記平均化手段により平均化された前記時比率に対応する信号および前記スイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、
前記スイッチング電源装置の出力電圧および前記目標電圧の差分を示す信号と前記利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、
前記乗算手段により乗算された信号と前記平均化手段により平均化された前記時比率に対応する信号と前記演算手段により演算された信号とを加算する加算手段と、
前記加算手段により加算された信号、およびランプ信号に基づいて前記駆動信号を生成する駆動信号生成手段と、を備え、
前記演算手段は、前記駆動信号生成手段により生成された前記駆動信号の時比率に対応する信号を演算することを特徴とするスイッチング電源装置用制御装置。 - 前記演算手段は、当該演算手段の伝達関数Ｈ（Ｚ）が
１／（１−ｂ＊Ｚ-1） （ｂは係数）
であることを特徴とする請求項３記載のスイッチング電源装置用制御装置。 - 前記演算手段は、当該演算手段の伝達関数Ｈ（Ｚ）が
（１−Ｚ-1）／[（１−ｂ１＊Ｚ-1）（１−ｂ２＊Ｚ-1）] （ｂ１，ｂ２は係数）
であることを特徴とする請求項３記載のスイッチング電源装置用制御装置。 - スイッチング電源装置のスイッチング素子を制御するための駆動信号を、当該スイッチング電源装置に対して出力するスイッチング電源装置用制御装置であって、
前記駆動信号の時比率に対応する信号に含まれる低周波成分を遮断する第一のハイパスフィルタと、
前記第一のハイパスフィルタにより低周波成分を遮断された信号を積分する積分手段と、
前記積分手段により積分された信号に含まれる低周波成分を遮断する第二のハイパスフィルタと、
前記駆動信号の時比率に対応する信号に基づいて前記時比率を平均化する平均化手段と、
前記平均化手段により平均化された前記時比率に対応する信号および前記スイッチング電源装置における出力電圧の目標電圧を示す信号に基づいて利得調整値を算出する利得調整値算出手段と、
前記スイッチング電源装置の出力電圧および前記目標電圧の差分を示す信号と前記利得調整値算出手段により算出された利得調整値に対応する信号とを乗算する乗算手段と、
前記乗算手段により乗算された信号と前記平均化手段により平均化された前記時比率に対応する信号と前記第二のハイパスフィルタにより低周波成分が遮断された信号とを加算する加算手段と、
前記加算手段により加算された信号、およびランプ信号に基づいて前記駆動信号を生成する駆動信号生成手段と、を備え、
前記第一のハイパスフィルタは、前記駆動信号生成手段により生成された前記駆動信号の時比率に対応する信号に含まれる低周波成分を遮断することを特徴とするスイッチング電源装置用制御装置。 - 前記第一のハイパスフィルタおよび前記第二のハイパスフィルタは、一次のハイパスフィルタであることを特徴とする請求項６記載のスイッチング電源装置用制御装置。
- 前記駆動信号生成手段により生成された駆動信号のオン時間を一スイッチング周期ごとにカウントするカウンタ手段をさらに備え、
前記駆動信号の時比率に対応する信号は、前記カウンタ手段によりカウントされた値を示す信号であることを特徴とする請求項１〜７のいずれか１項に記載のスイッチング電源装置用制御装置。 - 前記加算手段により加算された信号を所定時間保持して出力する遅延手段をさらに備え、
前記駆動信号の時比率に対応する信号は、前記遅延手段により出力された信号であることを特徴とする請求項１〜７のいずれか１項に記載のスイッチング電源装置用制御装置。 - 前記駆動信号生成手段は、所定の間隔で前記駆動信号のレベルをローレベルからハイレベルに切り替えるとともに、前記加算手段により加算された信号と前記ランプ信号との比較結果に基づいて前記駆動信号のレベルをハイレベルからローレベルに切り替え、
前記遅延手段は、前記駆動信号の出力レベルがハイレベルからローレベルに切り替えられた切替時点における前記加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の前記切替時まで出力することを特徴とする請求項９記載のスイッチング電源装置用制御装置。 - 前記駆動信号生成手段は、所定の間隔で前記駆動信号のレベルをハイレベルからローレベルに切り替えるとともに、前記加算手段により加算された信号と前記ランプ信号との比較結果に基づいて前記駆動信号のレベルをローレベルからハイレベルに切り替え、
前記遅延手段は、前記駆動信号の出力レベルがローレベルからハイレベルに切り替えられた切替時点における前記加算手段により加算された信号に基づいて、当該加算された信号に対応する値を検出し、当該検出された値を次回の前記切替時まで出力することを特徴とする請求項９記載のスイッチング電源装置用制御装置。 - 前記駆動信号生成手段は、前記加算手段により加算された信号と前記ランプ信号との比較の結果に基づいて前記駆動信号の出力レベルをハイレベルまたはローレベルに切り替えることを特徴とする請求項１〜９のいずれか１項に記載のスイッチング電源装置用制御装置。
- 前記平均化手段は、ローパスフィルタであることを特徴とする請求項１〜１２のいずれか１項に記載のスイッチング電源装置用制御装置。
- 請求項１〜１３のいずれか１項に記載のスイッチング電源装置用制御装置を備えることを特徴とするスイッチング電源装置。
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