KR101423871B1

KR101423871B1 - 시험장치

Info

Publication number: KR101423871B1
Application number: KR1020130022214A
Authority: KR
Inventors: 타카시 쿠사카; 마사히로 이시다
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2012-03-01
Filing date: 2013-02-28
Publication date: 2014-07-28
Also published as: KR20130100742A; CN103293459A; US9069038B2; TWI489121B; CN103293459B; US20130229197A1; JP2013181831A; TW201339602A

Abstract

작은 소비 전력으로 임의의 전원 전압 파형을 에뮬레이트할 수 있는 전원 장치를 제공한다.
메인 전원(10)은 그 출력단자(P_O) 전원 라인 L_VDD를 통해 DUT(1)의 전원 단자(P1)에 접속되어 있고, 전원 단자(P1)의 전원 전압(V_DD)에 따른 검출값(V_DD')이, 목표값(V_REF')에 근접하도록 출력단자(P_O)에서 출력하는 출력전압(V_OUT)을 피드백 제어한다. 전원 제어부(90)는 DUT(1)에 테스트 패턴이 공급될 때, 전원 전압(V_DD)이 소정의 목표 파형(V_TGT)에 근접하도록 메인 전원(10)을 피드포워드 제어한다.

Description

시험장치{TESTING DEVICE}

본 발명은, 피시험 디바이스를 시험하는 시험장치에 관한 것으로, 특히 그 전원 회로에 관한 것이다.

CMOS(Complementary Metal Oxide Semiconductor) 기술을 사용한 CPU(Central Processing Unit), DSP(Digital Signal Processor), 메모리 등의 반도체 집적 회로(이하, DUT라고 함)를 시험할 때, DUT 내의 플립플롭이나 래치는, 클록이 공급되는 동작 중에는 전류가 흐르고, 클록이 멈추면 회로가 정적인 상태가 되어 전류가 감소한다. 따라서, DUT의 동작 전류(부하 전류)의 합계는, 시험의 내용 등에 따라 시시각각으로 변동한다.

DUT에 전력을 공급하는 전원회로는, 예를 들어 레귤레이터를 이용하여 구성되고, 이상적으로는 부하 전류에 상관 없이 일정한 전력을 공급할 수 있다. 그러나, 실제 전원회로는 무시할 수 없는 출력 임피던스를 갖고, 또한 전원회로와 DUT 사이에도 무시할 수 없는 임피던스 성분이 존재하기 때문에, 부하 변동에 따라 전원 전압이 변동해버린다.

전원 전압의 변동은, DUT의 시험 마진에 심각한 영향을 미친다. 또, 전원 전압의 변동은, 시험장치 내의 그 밖의 회로 블록, 예컨대, DUT에 공급하는 패턴을 생성하는 패턴 발생기나, 패턴의 변동 타이밍을 제어하기 위한 타이밍 발생기의 동작에 영향을 미치고, 시험 정도를 악화시킨다.

특허문헌 2에 기재된 기술에는, 피시험 디바이스로 전원 전압을 공급하는 메인 전원에 더하여 드라이버의 출력에 의해 온(ON), 오프(OFF)가 제어되는 스위치를 포함하는 보상 회로가 마련된다.

도 1은, 본 발명자들이 검토한 보상 회로를 구비하는 전원 장치의 구성을 나타내는 블록도이다. DUT(1)의 전원 단자(P1)에는, 전원 전압(V_DD)이 공급되고, 그 접지 단자(P2)가 설치된다. DUT(1)의 I/O단자(P3)에는 도시하지 않은 시험장치의 드라이버에서 테스트 패턴(S_TEST)이 공급된다.

전원 장치(8)는, 메인 전원(10)과 전원 보상회로(12)를 구비하고, DUT(1)의 전원 단자(P1)에 전원 전압(V_DD)을 공급한다. 메인 전원(10)의 출력 단자는, 전원 라인을 통해 DUT(1)의 전원 단자(P1)와 접속된다. 메인 전원(10)은, 디지털 회로와 디지털/아날로그 변환기의 조합, 리니어 레귤레이터, 스위칭 레귤레이터 등이고, 전원 단자(P1)의 전원 전압(V_DD)에 따른 피드백 신호를 받고, 전원 전압(V_DD)이 목표 전압(V_REF)과 일치하도록 출력 전압(V_OUT)을 피드백 제어한다.

전원 보상 회로(12)의 소스 전류원(12b)은, 제어 패턴(S_CNT1)에 따라 스위칭하고, 메인 전원(10)과는 다른 경로에서 DUT(1)의 전원 단자(P1)에 펄스 형상의 보상 전류(I_SRC)를 주입(소스)한다. 싱크 전류원(12c)은, 제어 패턴(S_CNT2)에 따라 스위칭하고, 펄스 형상의 보상 전류(I_SINK)를 DUT(1)와는 다른 경로로 끌어들인다(싱크).

그리고 DUT(1)에 공급되는 테스트 패턴(S_TEST)에 따라 발생할 수 있는 전원 전압(V_DD)의 변동을 캔슬하도록, 전원 보상 회로(12)에 대한 보상용의 제어 패턴(S_CNT1, S_CNT2)을 테스트 패턴(S_TEST)에 대응시켜 정의해 놓는다. 실제 시험시에는, 테스트 패턴(S_TEST)을 DUT(1)에 공급하면서, 전원 보상회로(12)를 제어 패턴(S_CNT1, S_CNT2)에 따라 제어함으로써, 전원 전압(V_DD)을 일정하게 유지할 수 있다.

일본공개특허 특개 2007-205813호 공보 국제 공개 제10/029709A1호 팸플릿

DUT가 실제로 사용되는 환경(실동작 환경이라고 함)에 있어서, 이상 전원이 사용되는 것은 드물며, 현실적으로는 비용이나 회로 면적의 관점에서 응답 속도가 느리거나 출력 임피던스가 큰 전원이 사용되는 것이 일반적이다. 이와 같은 실동작 환경에는, 전원 전압은 일정하게 유지되지 않고, DUT의 동작 상태에 따라 다이내믹하게 변동할 수 있다.

그리고 DUT를 시험할 때, 전원 전압을 의도적으로 변동시키고, DUT의 실동작 환경과 동일한 전원 환경을 재현하고 싶다는 요청이 있다. 이것을 본 명세서에서 전원 환경의 에뮬레이션이라 칭한다. 이와 같은 전원 환경의 에뮬레이션에서도, 상술의 보상 회로는 유효하다. 즉, 원하는 전원 전압 파형을 얻을 수 있도록 제어 패턴을 정해 놓고, 보상 회로가 생성하는 보상 전류를 시간과 함께 변화시키면 된다.

본 발명자들은, 이와 같은 전원 환경의 에뮬레이션에 대해 검토한 결과, 이하의 과제를 인식하게 되었다.

도 2(a), 도2(b)는, 전원 환경의 에뮬레이션을 설명하는 도이다. DUT(1)의 전원단자에 흘러들어가는 동작 전류(I_OP)는, 테스트 패턴에 따라서 어느 시각(t1)에 증가하는 것으로 가정한다.

도 2(a)는, 전원 전압 변동이 없는 이상 전원이 에뮬레이트할 때의 동작이다. V_DD는 전원 보상 회로(12)를 동작시키지 않을 때의 전원 전압(V_DD)의 파형이다. 시각(t1)에 동작 전류(I_OP)가 증대하면, 메인 전원(10)의 응답 지연에 의해 전원 전압(V_DD)은 목표값(V_REF)보다 낮고, 그 후 시간과 함께 목표값(V_REF)에 근접해간다. V_TGT는 에뮬레이트하고 싶은 전원 전압의 파형을 나타내고 있고, 이상 전원의 경우, V_REF의 일정값이다.

전원 보상 회로(12)에서, (i) 동작 전류(I_OP)의 변동량과 동일하거나, (ii) 시각(t1) 직후에 동작 전류(I_OP)의 변동량과 동일한 전류가 되고, 그 후에 전원 전압(V_DD)의 응답 속도보다 충분히 느린 속도로 감쇠해 나아가는 보상 전류(I_CMP)를 생성함으로써 메인 전원(10)의 응답 지연을 보상하고, 전원 전압(V_DD)을 일정하게 유지할 수 있다.

도 2(b)는 실동작 환경을 에뮬레이트 할 때의 동작이다. 에뮬레이트하고 싶은 전원 장치는 무시할 수 없는 출력 직류저항을 포함하고, 또는 메인 전원(10)보다도 응답이 느리기 때문에 긴 전압 회복 시간을 포함하고, 따라서 에뮬레이트하고 싶은 전원 전압(V_TGT)은, 동작 전류(I_OP)의 증대에 따라서 떨어진다. 도 1의 메인 전원(10)의 출력 직류저항은 매우 작게 설계되기 때문에, 전원 장치(8)에 의해 도 2(b)의 전원 전압 파형(V_TGT)을 에뮬레이트하기 위해서는, 전원 보상 회로(12)가 매우 큰 부의 보상 전류(I_CMP)(즉, 싱크 전류(I_SINK))를 생성해야 하고, 전원 장치(8)의 소비 전력이 매우 커져 버린다.

본 발명은 관계되는 과제에 비추어 이루어진 것이고, 일 양태의 예시적인 목적 중 하나는, 작은 소비 전력에서 임의의 전원 전압 파형을 에뮬레이트할 수 있는 전원 장치의 제공하는 것에 있다.

본 발명의 일 양태는, 피시험 디바이스를 시험하는 시험장치에 관한 것이다. 시험장치는, 피시험 디바이스에 소정의 테스트 패턴을 공급하는 시험 유닛과, 그 출력단자가 전원 라인을 통해 피시험 디바이스의 전원단자에 접속되어 있고, 전원단자의 전원 전압에 따른 검출값이 목표값에 근접하도록 출력단자에서 출력하는 출력전압을 피드백 제어하는 메인 전원과, 시험 유닛이 피시험 디바이스에 테스트 패턴을 공급할 때, 전원 전압이 소정의 목표 파형으로 근접하도록 메인 전원을 피드포워드 제어하는 전원 제어부를 구비한다.

이 양태에 의하면, 테스트 패턴을 통해 정해지는 피시험 디바이스의 동작전류의 파형에 따라, 피드백형의 메인 전원을 피드포워드 제어하는 것에 의해, 임의의 전원 전압 파형을 에뮬레이트할 수 있다.

그리고 목표 파형의 변동 후의 레벨이 변동 전의 레벨과 다른 경우에도 메인 전원의 소비 전력은 그렇게 커지지 않고, 보상 회로만으로 전원 전압에 변동을 주는 경우에 비해서, 소비 전력을 줄일 수 있다.

메인 전원은 검출값과 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와, 오차 신호에 따라 오차가 제로가 되도록 출력전압을 피드백 제어하는 피드백 출력부를 포함해도 좋다. 전원 제어부는, 목표 파형에 따른 보정 전압을 목표값으로 중첩해도 좋다.

이 양태에 의하면, 목표 파형에 따라 메인 전원의 피드백 제어의 목표값을 변화시킬 수 있고, 이에 의해 전원 전압을 목표 파형으로 근접시킬 수 있다.

메인 전원은, 검출값과 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와, 오차 신호에 따라 오차가 제로가 되도록 출력 전압을 피드백 제어하는 피드백 출력부를 포함해도 좋다. 전원 제어부는, 목표 파형에 따른 보정 전압을 검출값으로 중첩해도 좋다.

이 양태에 의하면, 목표 파형에 따라 메인 전원의 피드백 제어의 검출값을 변화시킬 수 있고, 이에 의해 전원 전압을 목표 파형으로 근접시킬 수 있다.

전원 제어부는 피시험 디바이스가 테스트 패턴에 응답하여 동작할 때, 메인 전원에서 목표값이 고정된 상태에서, 피시험 디바이스에 공급되는 전원 전압의 파형인 제 1 파형을 취득하는 제 1 파형 취득부와, 목표 파형을 취득하는 목표 파형 취득부와, 제 1 파형과 목표 파형의 차분 파형에 근거하여 보정 전압을 계산하는 보정 전압 산출부를 포함해도 좋다.

차분 파형은, 메인 전원을 통해 의도적으로 부여해야 할 전원 전압의 변동 파형이 된다. 따라서 차분 파형에 따라 보정 전압을 계산하여, 전원 전압을 목표 파형에 근접하게 할 수 있다.

보정 전압 산출부는, 차분 파형에 소정의 계수(K)를 곱하여 보정 전압을 생성하고, 계수(K)는, 보정 전압이 제로일 때의 목표값(V_REF)과 전원 전압(V_DD)의 비(V_REF/V_DD)이어도 좋다.

보정 전압 산출부는, 차분 파형에 메인 전원의 전달 함수의 역함수를 곱하여 보정 전압을 생성해도 좋다.

보정 전압 생성부는, 차분 파형의 고역(高域, high-pass)성분을 강조해도 좋다.

메인 전원의 전달 함수는, 고역 성분의 이득이 낮기 때문에, 사전에 강조go 두는 것에 의해 전원 전압을 목표 파형에 근접시킬 수 있다.

일 양태의 시험장치는, 피시험 디바이스가 테스트 패턴에 응답하고 어느 동작 시퀀스를 실행할 때, (i) 동작 시퀀스에 따른 보상 전류를 메인 전원과는 다른 경로에서 전원단자에 주입, 및/또는 (ii) 메인 전원에서 피시험 디바이스에 흐르는 전원 전류에서 보상 전류를 피시험 디바이스와는 다른 경로에 끌어들이도록 구성된 보상 회로를 더 구비해도 좋다.

또, 전원 제어부는 피시험 디바이스가 테스트 패턴에 응답하여 동작할 때, 메인 전원이 전원 제어부를 통해 피드포워드 제어된 상태에서, 피시험 디바이스에 공급되는 전원 전압의 파형인 제 2 파형을 취득하는 제 2 파형 취득부와, 제 2 파형과 목표 파형의 차분 파형에 근거하여, 보상 회로가 생성하는 보상 전류를 산출하는 보상 전류 산출부를 더 포함해도 좋다.

메인 전원만으로는, 전원 전압을 목표 파형에 완전히 일치시킬 수 없는 경우도 있다. 그 경우는, 메인 전원보다 높은 응답성을 갖는 보상 회로를 마련함으로써, 전원 전압을 더 목표 파형에 근접시킬 수 있다.

메인 전원은 검출값과 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와, 오차 신호에 따라 오차가 제로가 되도록 출력전압을 피드백 제어하는 피드백 출력부를 포함해도 좋다. 오차 신호 생성부 및 피드백 출력부의 적어도 한쪽은, 전달 함수가 가변으로 구성되어도 좋다. 전원 제어부는, 목표 파형에 따라 오차 신호 생성부 및 피드백 출력부의 전달 함수를 제어해도 좋다.

메인 전원은, 스위칭 레귤레이터이고, 전원 제어부는 스위칭 레귤레이터의 스위칭 주파수, 스위칭 트랜지스터의 트랜지스터 사이즈(즉, 온(ON) 저항), 스위칭 트랜지스터에 대한 구동 신호의 진폭(게이트 전압 또는 베이스 전류), 인덕터의 인턱턴스 중 적어도 하나를 제어해도 좋다.

메인 전원은 디지털 제어 전원이고, 오차 신호 생성부는 검출값과 목표값의 편차를 생성하는 감산기를 포함해도 좋다. 피드백 출력부는 편차에 근거하여, P(비례)제어, PI(비례·적분)제어, PID(비례·적분·미분)제어 중 어느 하나를 실행하는 디지털 연산부를 포함해도 좋다. 전원 제어부는 디지털 연산부의 제어 파라미터를 제어해도 좋다.

메인 전원은 아날로그 제어 전원이고, 오차 신호 생성부는 검출값과 목표값의 오차를 증폭시키는 오차 증폭기와, 오차 증폭기에 마련된 위상 보상 회로를 포함해도 좋다. 전원 제어부는, 오차 증폭기의 바이어스 전류, 위상 보상 회로의 시정수 중 적어도 하나를 제어해도 좋다.

또한, 이와 같은 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을 방법, 장치 등의 사이에서 서로 치환한 것도 또한 본 발명의 양태로서 유효하다.

본 발명의 일 양태에 의하면, 작은 소비 전력으로 임의의 전원 전압 파형을 에뮬레이트 할 수 있다.

도 1은 본 발명자들이 검토한 보상 회로를 구비하는 전원 장치의 구성을 나타내는 블록도이다.
도 2의 도 2(a), 도2(b)는, 전원 환경의 에뮬레이트를 설명하는 도이다.
도 3은 실시형태에 따른 시험장치의 구성을 나타내는 블록도이다.
도 4는 제어 패턴을 계산하는 방법의 일례를 나타내는 플로차트이다.
도 5는 동작 전류(I_OP), 전원 전류(I_DD), 보상 전류(I_CMP) 및 소스 펄스 전류(I_SRC)의 일례를 나타내는 파형도이다.
도 6의 도 6(a), 도 6(b)는 메인 전원의 구성예를 나타내는 블록도이다.
도 7은 도 6(a)의 메인 전원의 구체적인 구성예를 나타내는 블록도이다.
도 8은 전원 제어부의 구성예를 나타내는 블록도이다.
도 9는 도 3의 시험장치에 의한 전원 전압 파형의 에뮬레이션을 나타내는 파형도이다.
도 10은 제 1의 변형예에 따른 시험장치의 구성을 나타내는 블록도이다.

이하, 본 발명을 적절한 실시형태를 바탕으로 도면을 참조하며 설명한다. 각 도면에 나타나는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 붙이도록 하고, 적절히 중복된 설명은 생략한다. 또, 실시형태는 발명을 한정하는 것이 아닌 예시이며, 실시형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.

본 명세서에 있어서, "부재A가, 부재B와 접속된 상태"란, 부재A와 부재B가 물리적 및 직접적으로 접속되는 경우나, 부재A와 부재B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재C가 부재A와 부재B의 사이에 마련된 상태"란, 부재A와 부재C 또는 부재B와 부재C가 직접적으로 접속되는 경우 외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다.

도 3은, 실시형태에 따른 시험장치의 구성을 나타내는 블록도이다. 도 3에는 시험장치(2)에 더해, 시험 대상의 반도체 디바이스(이하, DUT라 칭함.)(1)가 나타난다.

DUT(1)는 복수의 핀을 구비하고, 그 중 적어도 하나가 전원 전압(V_DD)를 받기 위한 전원 단자(P1)이고, 다른 적어도 하나가 접지 단자(P2)이다. 복수의 입출력(I/O) 단자(P3)는, 외부로부터의 데이터를 받고, 또는 외부에 데이터를 출력하기 위해 마련되어 있고, 시험시에는 시험장치(2)에서 출력되는 시험 신호(테스트 패턴)(S_TEST)를 받고, 또는 시험 신호(S_TEST)에 따른 데이터를 시험장치(2)에 대해 출력한다. 도 3에는, 시험장치(2)의 구성 중, DUT(1)에 대해 시험 신호를 주는 구성이 나타나 있고, DUT(1)로부터의 신호를 평가하기 위한 구성은 생략되어 있다.

시험장치(2)는 전원 장치(8), 패턴 발생기(PG), 복수의 타이밍 발생기(TG) 및 파형 정형기(FC), 복수의 드라이버(DR)를 구비한다.

시험장치(2)는 복수 n개의 채널(CH1~CHn)을 구비하고 있고, 그 중 몇 개(CG1~CH4)가 DUT(1)의 복수의 I/O단자(P3)에 할당된다. 도 3에는 n=7의 경우가 나와있지만, 실제 시험장치(2)의 채널 수는, 수백~수천의 오더이다. 시험장치(2) 중, 제 1~제 4 채널(CH1~CH4)은, DUT(1)에 테스트 패턴을 공급하는 시험 유닛이다.

전원 장치(8)는, DUT(1)의 전원 단자(P1)에 공급해야하는 전원 전압(VDD)을 생성한다. 전원 장치(8)는, 메인 전원(10) 및 전원 보상 회로(12)를 포함한다.

메인 전원(10)은, 리니어 레귤레이터나 스위칭 레귤레이터 또는 디지털 회로와 디지털/아날로그 변환기의 조합 등으로 구성된다. 구체적으로는 메인 전원(10)의 출력 단자(P_O)는, 전원 라인(L_VDD)를 통해 DUT(1)의 전원 단자(P1)와 접속된다.

일반적으로, 전원 라인(L_VDD)의 임피던스는 제로가 아니기 때문에, 메인 전원(10)의 출력 전압(V_OUT)과 전원 단자(P1)의 전원 전압(V_DD)은 일치하지 않는다. 메인 전원(10)에는, 전원 단자(P1)의 전원 전압(V_DD)에 따른 검출값(V_DD')이 피드백된다. 메인 전원(10)은, 전원 전압(V_DD)에 따른 검출값(V_DD')이 목표값(V_REF)에 근접하도록 출력 단자(P_O)에서 출력하는 출력 전압(V_OUT)을 피드백 제어한다. 또한, 전원 라인(L_VDD)의 임피던스에 의한 영향을 피드백 루프에서 줄일 필요가 없는 경우, 검출값(V_DD')을 메인 전원(10)의 출력 단자 근처의 출력 전압(V_OUT)에서 얻어도 좋다.

커패시터(Cs)는, 전원 전압(V_DD)을 평활화하기 위해 마련된다. 메인 전원(10)은, DUT(1)에 대한 전원 전압 외에 시험장치(2) 내부의 기타 블록에 대한 전원 전압도 생성한다. 메인 전원(10)에서 DUT(1)의 전원 단자(P1)로의 출력 전류를 전원 전류(I_DD)라고 칭한다.

메인 전원(10)은, 유한의 응답 속도를 포함하는 전압·전류원이기 때문에, 그 부하 전류 즉, DUT(1)의 동작 전류(I_OP)의 급준한 변화로 추종할 수 없는 경우가 있다. 예컨대, 동작 전류(I_OP)가 스텝 형상으로 변화할 때, 전원 전압(V_DD)은 오버 슈트 또는 언더 슈트하거나, 그 후의 링깅(ringing)을 따르기도 한다. 전원 전압(V_DD)의 변동은, DUT(1)의 정확한 시험을 방해한다. 왜냐하면, DUT(1)에 에러가 검출되었을 때, 그것이 DUT(1)의 제조 불량에 의한 것인지, 전원 전압(V_DD)의 변동에 의한 것인지를 구별할 수가 없기 때문이다.

전원 보상 회로(12)는, 메인 전원(10)의 응답 속도를 보완하기 위해 마련된다. DUT(1)의 설계자는 이미 알려진 시험 신호(S_TEST)(테스트 패턴 (S_PTN))가 공급된 상태에서, DUT(1)의 내부 회로의 동작률 등의 시간 추이를 추정할 수 있기 때문에, DUT(1)의 동작 전류(I_OP)의 시간 파형을 정확하게 예측할 수 있다. 여기에서의 예측이란, 컴퓨터 시뮬레이션을 사용한 계산이나, 같은 구성을 갖는 디바이스를 대상으로 한 실측 등이 포함되고, 특히 그 수법은 한정되지 않는다.

또한, 메인 전원(10)의 응답 속도(이득, 피드백 대역)가 이미 알려져 있다면, 예측되는 동작 전류(I_OP)에 응답하여 메인 전원(10)이 생성하는 전원 전류(I_DD), 출력 전압(V_OUT) 또는 전원 전압(V_DD)도 또한 예측할 수 있다. 그렇다면, 예측되는 동작 전류(I_OP)와 전원 전류(I_DD)의 차분을 전원 보상 회로(12)에 의해 보완함으로써, 전원 전압(V_DD)를 안정화할 수 있다.

또한, 전원 전압(V_DD')과 전원 전류(I_DD)의 사이에는 미분 또는 적분 관계가

성립한다. 구체적으로는, 메인 전원(10)의 출력 임피던스 및 메인 전원(10)에서 전원 단자(P1)까지의 경로의 임피던스가 용량성, 유도성, 저항성 중 어느 것이 지배적인지에 따라, 전압과 전류의 미분, 적분의 관계가 정해진다.

전원 보상 회로(12)는, 소스 전류원(12b), 싱크 전류원(12c)을 구비한다. 소스 전류원(12b), 싱크 전류원 (12c)은 각각 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 이용한 스위치를 포함하고, 각각 제어 신호(S_CNT1, S_CNT2)에 따라 제어된다.

소스 전류원(12b)이 제어 신호(S_CNT1)에 따라 온(ON)하면, 보상 펄스 전류(소스 펄스 전류라고도 함)(I_SRC)가 생성된다. 전원 보상 회로(12)는, 소스 펄스 전류(I_SRC)를 메인 전원(10)과는 다른 경로에서 전원 단자(P1)에 주입한다. 싱크 전류원(12c)은, 별도의 고정 전압 단자(예컨대, 전지 단자)와 DUT(1)의 전원 단자(P1)의 사이에 마련된다. 싱크 전류원(12c)이 제어 신호(S_CNT2)에 따라 온(ON)하면, 보상 펄스 전류(I_SINK)(싱크 펄스 전류라고도 함)가 생성된다. 전원 보상 회로(12)는, 전원 단자(P1)에 흘러들어가는 전원 전류(I_DD)에서, 싱크 펄스 전류(I_SINK)를 DUT(1)와는 다른 경로로 끌어들인다.

DUT(1)의 전원 단자(P1)에 흘러들어가는 동작 전류(I_OP), 메인 전원(10)이 출력하는 전원 전류(I_DD) 및 전원 보상 회로(12)가 출력하는 보상 전류(I_CMP)의 사이에는, 전류 보존 측에서 식(1), (2)가 성립한다.

즉, 보상 전류(I_CMP)의 정의 성분이, 소스 펄스 전류(I_SRC)로서 소스 전류원(12b)에서 공급되고, 보상 전류(I_CMP)의 부의 성분이, 싱크 펄스 전류(I_SINK)로서 싱크 전류원(12c)에서 공급된다.

드라이버(DR₁~DR₆) 중 드라이버(DR₆)는, 소스 전류원(12b)에 할당되고, 드라이버(DR₅)는 싱크 전류원(12c)에 할당된다. 다른 적어도 하나의 드라이버(DR₁ _~DR₄)는 각각 DUT(1)의 적어도 하나의 I/O단자(P3)에 할당된다.

파형 정형기(FC) 및 타이밍 발생기(TG)를 인터페이스 회로(4)로 총칭한다. 복수의 4₁~4₆은, 채널(CH1~CH6)마다, 바꾸어 말하면 드라이버(DR₁~DR₆)마다 마련된다. i번째(1≤i≤6)의 인터페이스 회로(4_i)는, 입력된 패턴 신호(S_PTNi)를 드라이버(DR)에 적합한 신호 형식에 정형하고, 대응하는 드라이버(DR_i)로 출력한다.

패턴 발생기(PG)는, 테스트 프로그램에 근거하여, 인터페이스 회로(4₁~4₆)에 대한 패턴 신호(S_PTN)를 생성한다. 구체적으로 패턴 발생기(PG)는, DUT(1)의 I/O단자(P3)에 할당된 드라이버(DR₁~DR₄)에 대해서는, 각 드라이버(DR_i)가 생성되어야 하는 시험 신호(S_TESTi)를 기술하는 테스트 패턴(S_PTNi)을, 그 드라이버(DR_i)에 대응하는 인터페이스 회로(4_i)에 대해 출력한다. 테스트 패턴(S_PTNi)은, 시험 신호(S_TESTi)의 각 사이클(유닛 인터벌)에서 레벨을 나타내는 데이터와, 신호 레벨이 변동하는 타이밍을 기술하는 데이터를 포함한다.

또, 패턴 발생기(PG)는, 필요한 보상 전류(I_CMP)에 따라 정해진 보상용의 제어 패턴(S_PTN _{_} _CMP)을 생성한다. 제어 패턴(S_PTN _{_} _CMP)은, 소스 전류원(12b)에 할당된 드라이버(DR₆)가 생성되어야 하는 제어 신호(S_CNT1)를 기술하는 제어 패턴(S_PTN _{_} _CMP1)과, 싱크 전류원(12c)에 할당된 드라이버(DR₅)가 생성되어야 하는 제어 신호(S_CNT2)를 기술하는 제어 패턴(S_PTN _{_} _CMP2)을 포함한다. 제어 패턴(S_PTN _{_} _CMP1 _,S_PTN _{_} _CMP2)은 각각, 각 사이클에서 소스 전류원(12b), 싱크 전류원(12c)의 온(ON), 오프(OFF) 상태를 지정하는 데이터와, 온(ON) 오프(OFF)를 전환하는 타이밍을 기술하는 데이터를 포함한다.

패턴 발생기(PG)는, 테스트 패턴(S_PTN1 _~S_PTN4)에 근거하여, 즉, DUT(1)의 동작 전류의 변동에 따라, 그것을 보상할 수 있는 제어 패턴(S_PTN _{_} _CMP1 S_PTN _{_} _CMP2)을 생성하고, 대응하는 인터페이스 회로(4₆, 4₅)로 출력한다.

상술한 바와 같이, 테스트 패턴(S_PTN1 _~S_PTN4)이 이미 알려져 있다면, DUT(1)의 동작 전류(I_OP)의 시간 파형을 예측할 수 있고, 전원 전압(V_DD)을 일정하게 유지하기 위해 발생해야하는 보상 전류(I_CMP), 즉, I_SRC, I_SINK의 시간 파형을 계산할 수 있다.

예측되는 동작 전류(I_OP)가 전원 전류(I_DD)보다 높은 경우, 전원 보상 회로(12)는 소스 보상 전류(I_SRC)를 발생하여 부족한 전류를 보완한다. 소스 보상 전류(I_SRC)에 필요한 전류 파형은 예측할 수 있기 때문에, 그것이 적절하게 얻을 수 있도록 소스 전류원(12b)을 제어한다. 예컨대, 소스 전류원(12b)을 펄스 폭 변조에 의해 제어해도 좋다. 또는, 펄스 진폭 변조, △∑ 변조, 펄스 밀도 변조, 펄스 주파수 변조 등을 이용해도 좋다.

시험장치(2) 중, 제 5, 제 6 채널(CH5, CH6)에 대응하는 부분은, 전원 보상 회로(12)를 제어하는 전원 제어부에 상당한다.

도 4는, 제어 패턴을 계산하는 방법의 일례를 나타내는 플로차트이다. DUT(1)에 입력되는 테스트 패턴이나 회로 정보에 근거하여, DUT(1)의 동작 전류(I_OP)가 추정된다(S100). 또, 메인 전원(10)에 부하로서 DUT(1)가 접속된 상태에서 DUT(1)에 그 이벤트가 발생했을 때, 메인 전원(10)에서 출력되는 전원 전류(I_DD)를 계산한다(S102). 그리고 이상 전원을 실현하고 싶은 경우에는, 추정되는 동작 전류(I_OP)와 전원 전류(I_DD)의 차분을 전원 보상 회로(12)에 따라 생성해야 하는 보상 전류(I_CMP)로 가정한다(S104).

그리고 생성해야하는 보상 전류(I_CMP)의 파형에, △∑ 변조, PWM(펄스 폭 변조), PDM(펄스 밀도 변조), PAM(펄스 진폭 변조), PFM(펄스 주파수 변조) 등을 실시하여, 비트 스트림의 제어 패턴(S_PTN__CMP)을 생성한다(S106). 예컨대, 보상 전류(I_CMP)를 테스트 사이클마다 샘플링하고, 샘플링된 보상 전류(I_CMP)를 펄스 변조해도 좋다.

도 5는, 동작 전류(I_OP), 전원 전류(I_DD), 보상 전류(I_CMP) 및 소스 펄스 전류(I_SRC)의 일례를 나타내는 파형도이다. 어느 시험 신호(S_TEST)가 공급된 DUT(1)의 동작 전류(I_OP)가 스텝 형상으로 증가했다고 가정한다. 이것에 응답하고 메인 전원(10)에서 전원 전류(I_DD)가 공급되지만, 그것은 응답 속도의 제한에서 이상적인 스텝 파형이 되지 않고, DUT(1)에 공급해야하는 전류가 부족하다. 그 결과, 보상 전류(I_SRC)를 공급하지 않으면, 전원 전압(V_DD)은 파선에서 나타내는 바와 같이 낮아진다.

전원 보상 회로(12)는, 동작 전류(I_OP)와 전원 전류(I_DD)의 차분에 대응하는 소스 보상 전류(I_CMP)를 생성한다. 소스 보상 전류(I_CMP)는, 제어 신호(S_CNT1)에 따라 생성되는 소스 펄스 전류(I_SRC)로 할당된다. 소스 보상 전류(I_CMP)는 동작 전류(I_OP)의 변화 직후에 최대량 필요하고, 그 후 서서히 저하될 필요가 있다. 그리고 예컨대, PWM(펄스 폭 변조)을 사용하여 소스 전류원(12b)의 온(ON) 시간(듀티비)을, 시간에 따라 저하시키는 것에 의해, 필요한 소스 보상 전류(I_CMP)를 생성할 수 있다.

시험장치(2)의 모든 채널이 테스트 레이트에 따라 동기 동작하는 경우, 제어 신호(S_CNT1)의 주기는, DUT(1)에 공급되는 데이터의 주기(유닛 간격) 또는 그 정수배 또는 정수분의 1에 상당한다. 예컨대, 유닛 간격이 4ns인 시스템에서 제어 신호(S_CNT1)의 주기가 4ns라고 한다면, 제어 신호(S_CNT1)에 포함되는 각 펄스의 온(ON) 기간(T_ON)이, 0~4ns의 사이에서 조절될 수 있다. 메인 전원(10)의 응답 속도는 수백ns~수㎲의 오더이기 때문에, 보상 전류(I_CMP)의 파형은 제어 신호(S_CNT1)에 포함되는 수백 개의 펄스에 의해 제어할 수 있다. 소스 보상 전류(I_SRC)의 파형에서 그것을 생성하기 위해 필요한 제어 신호(S_CNT1)를 도출하는 방법에 대해서는 후술한다.

반대로 동작 전류(I_OP)가 전원 전류(I_DD)보다 작은 경우, 전원 보상 회로(12)는 싱크 보상 전류(I_CMP)를 얻을 수 있도록, 싱크 펄스 전류(I_SINK)를 발생하여, 과잉 전류를 뽑는다.

전원 보상 회로(12)를 마련함으로써, 메인 전원(10)의 응답 속도의 부족한 것을 보완하고, 도 4에 실선으로 나타내는 바와 같이, 전원 전압(V_DD)을 일정하게 유지할 수 있다. 또한, 전원 보상 회로(12)의 구성은 특별히 한정되지 않고, 여러 가지 형식의 전류원, 전압원을 이용할 수 있다.

지금까지는 전원 장치(8)를 DUT(1)의 동작 상태에 따르지 않고 전원 전압(V_DD)이 일정하게 유지되는 이상 전원으로서 동작시키는 경우를 설명했다. 이하에는 전원 장치(8)에 의해, 의도적으로 전원 전압(V_DD)에 변동을 발생시키고, 임의의 전원 전압 파형을 에뮬레이트하는 기술을 설명한다.

도 3으로 돌아간다. 시험장치(2) 중, 제 7 채널(CH7)에 대응하는 부분은, 메인 전원(10)을 제어하는 메인 전원 제어부에 상당한다.

이 메인 전원 제어부(CH7)는, 시험 유닛(CH1~CH4)이 DUT(1)에 테스트 패턴(S_TEST)을 공급할 때, 전원 전압(V_DD)이 소정의 목표 파형(V_TGT)(t)에 근접하도록 메인 전원(10)을 피드포워드 제어한다.

이하, 피드포워드 제어의 구체 예에 대해 설명한다.

도 6(a), 도 6(b)는, 메인 전원(10)의 구성예를 나타내는 블록도이다. 도 6(a), 도 6(b)에 나타내는 바와 같이, 아날로그 제어 또는 디지털 제어의 일반적인 피드백 제어 전원은, 전원 전압(V_DD)의 검출값(V_DD')과 목표값(V_REF')과의 오차(편차)에 따른 오차 신호(V_ERR)를 생성하는 오차 신호 생성부(122)와 오차 신호(V_ERR)에 따라, 그들의 오차가 제로가 되도록 출력 전압(V_OUT)을 피드백 제어하는 피드백 출력부(144)를 포함한다.

메인 전원(10)에는, 도시하지 않은 메인 전원 제어부로부터의 보정 전압(△V_CMP)(t)이 피드포워드 된다. 도 6(a)의 구성에는 메인 전원 제어부가 목표 파형(V_TGT)(t)에 따른 보정 전압(△V_CMP)(t)을 목표값(V_REF')으로 중첩한다. 또, 도 6(b)의 구성에는, 메인 전원 제어부는 목표 파형(V_TGT)(t)에 따른 보정 전압(△V_CMP)(t)을 검출값(V_DD')(t)으로 중첩한다.

도 7은, 도 6(a)의 메인 전원(10)의 구체적인 구성예를 나타내는 블록도이다. 도 7의 메인 전원(10)은 아날로그 제어 전원이고, 주로 기준 전압원(110), 오차 증폭기(112), 피드백 출력부(114)를 구비한다. 기준 전압원(110)은 예컨대, 밴드 갭 레퍼런스 회로 등을 포함하고, 온도나 전원 전압에 의존하지 않는 기준 전압(V_REF)을 생성한다. 오차 신호 생성부(112)는 이른바 오차 증폭기이고, 검출값(V_DD')과 목표값(V_REF')과의 오차(편차)를 증폭하고, 오차 신호(V_ERR)를 생성한다. 예컨대, 전원 전압(V_DD)의 피드백 경로 상에는 분압 회로(130)가 마련되고, 전원 전압(V_DD)을 소정의 분압비(K)로 분압함으로써, 검출값(V_DD')이 생성된다.

피드백 출력부(114)는, 2개의 전압(V_REF', V_DD')의 오차가 제로가 되도록 출력 전압(V_OUT)을 피드백 제어한다. 피드백 출력부(114)는, 피드백 회로(116) 및 파워 출력단(118)을 포함한다. 피드백 회로(116)는, 오차 신호(V_ERR)에 따라 검출값(V_DD')과 목표값(V_REF')의 오차가 제로가 되도록 레벨이 조절되는 지령값을 생성한다. 파워 출력단(118)은, 지령값에 따른 출력 전압(V_OUT)을 생성한다.

메인 전원 제어부(90a)는, 목표 파형(V_TGT)(t)에 따른 보정 전압(△V_CMP)(t)을 목표값(V_REF')으로 중첩한다. 이 때문에, 도 7의 메인 전원(10)은 가산기(120) 및 디지털/아날로그 변환기(122)를 구비한다. 디지털/아날로그 변환기(122)는, 메인 전원 제어부(90a)로부터의 보정 전압(△V_CMP)을 나타내는 데이터(메인 전원 제어 패턴이라고 함)(S_MAIN)을 받고, 그것을 아날로그 전압(△V_CMP)으로 변환한다.

가산기(120)는 기준 전압(V_REF)과 보정 전압(△V_CMP)(t)을 가산함으로써, 목표값(V_REF')에 보정 전압(△V_CMP)(t)을 중첩한다. 후술하는 바와 같이, 목표 파형(V_TGT)(t)에 따라 보정 전압(△V_CMP)(t)을 적절하게 정해놓음으로써, 목표 전압(V_REF')이 피드포워드 제어되고, 전원 전압(V_DD)이 목표 파형(V_TGT)에 근접할 수 있다.

도 8은, 전원 제어부(90)의 구성예를 나타내는 블록도이다. 전원 제어부(90)는, 메인 전원(10)을 제어하는 메인 전원 제어부(90a)와 전원 보상 회로(12)를 제어하는 보상 회로 제어부(90b)를 포함한다.

상술하는 바와 같이, 메인 전원 제어부(90a)는, 패턴 발생기(PG), 인터페이스 회로(4₇), 드라이버(DR₇)를 포함한다. 도 8에는, 전원 제어부(90)의 패턴 발생기(PG)에 대응하는 부분이 도시된다.

전원 제어부(90)는, 제 1 파형 취득부(91), 목표 파형 취득부(92), 감산기(93), 보정 전압 산출부(94), 인코더(95), 제 2 파형 취득부(96), 감산기(97), 보상 전류 산출부(98), 인코더(99)를 구비한다. 먼저, 제어 패턴(S_PTN__MAIN)의 생성에 대해 설명한다.

제어 패턴(S_PTN__MAIN)은, 제 1 파형 취득부(91), 목표 파형 취득부(92), 감산기(93), 보정 전압 산출부(94), 인코더(95)를 포함하는 메인 전원 제어부(90a)에 의해 생성된다.

패턴 발생기(PG)에 의해 DUT(1)에 요구되는 테스트 패턴(S_TEST)은 이미 알려져 있기 때문에, DUT(1)의 동작 전류(I_OP)의 시간 파형도 예측할 수 있다. 또, 메인 전원(10)의 오차 증폭기(112), 피드백 회로(116), 파워 출력단(118)의 특성이 이미 알려져 있으면, 그 동작 파형(I_OP)에 응답하는 전원 전압(V_DD)의 파형(제 1 파형(V_DD1(t))이라고 함)도 예측할 수 있다. 제 1 파형(V_DD1(t))은, 전원 제어부(90)에 의한 메인 전원(10)의 피드포워드 제어가 실행되지 않고(즉 목표값이 고정되고), 또한, 전원 보상 회로(12)에 의한 보상도 실행되지 않을 때의 전원 전압 파형이다. 제 1 파형 취득부(91)는, 제 1 파형(V_DD1(t))을 계산 또는 실측에 의해 취득한다.

목표 파형 취득부(92)는, 목표 파형(V_TGT(t))을 취득한다. 목표 파형(V_TGT(t))은 사용자에 의해 사전에 준비된다.

감산기(93)는, 제 1 파형(V_DD1(t))과 목표 파형(V_TGT(t))의 차분 파형(△V_DD1(t))을 생성한다. 보정 전압 산출부(94)는, 차분 파형(△V_DD1(t))에 근거하여 보정 전압(△V_CMP(t))을 산출한다.

예컨대, 보정 전압 산출부(94)는, 차분 파형(△V_DD1(t))에 소정의 계수(K)를 곱하여 보정 전압(△V_CMP(t))을 생성한다. 계수(K)는, 보정 전압(△V_CMP)이 제로인 정상 상태에서 목표값(V_REF)과 전원 전압(V_DD)의 비((V_REF/V_DD)로 부여된다. 도 7의 회로 도를 참조하면, 분압 회로(130)의 분압비(K)가 이 계수(K)에 대응한다.

변형예에 있어서 보정 전압 산출부(94)는, 차분 파형(△V_DD1(t))에 메인 전원(10)의 전달 함수(H(s)=V_OUT/V_REF)의 역함수를 곱하여 보정 전압(△V_CMP(t))을 계산해도 좋다.계수(K)를 곱할 경우, 주파수 특성이 반영되지 않지만, 전달 함수(H(s))의 역함수를 곱하여 주파수 특성도 반영시킬 수 있다.

또, 보정 전압 산출부(94)는, 보정 전압(△V_CMP(t))을 생성할 때, 차분 파형(△V_DD1(t))의 고역 성분을 강조해도 좋다. 일반적으로 메인 전원(10)의 전달 함수는, 고역 성분의 이득이 낮기 때문에, 사전에 강조해 놓음으로써 전원 전압(V_DD)을 목표 파형(V_TGT(t))에 근접시킬 수 있다.

인코더(95)는, 보정 전압(△V_CMP(t))을 소정의 포맷으로 인코드하고, 메인 전원(10)에 대한 제어 패턴(S_PTN__MAIN)을 생성한다. 포맷의 형식은, 인터페이스 회로(4) 및 메인 전원(10)의 구성에 따라 정하면 좋고, 특별히 한정되지 않는다.

이어서 전원 보상 회로(12)에 대해 공급해야 하는 제어 패턴(S_PTN__CMP)에 대해 설명한다. 제어 패턴(S_PTN__CMP)은, 제 2 파형 취득부(96), 감산부(97), 보상 전류 산출부(98), 인코더(99)를 포함하는 보상 회로 제어부(90b)에 의해 생성된다.

제 2 파형 취득부(96)는, DUT(1)가 테스트 패턴(S_TEST)에 응답하여 동작할 때, 메인 전원(10)이 보상 전압(△V_CMP(t))을 사용해서 피드포워드 제어되고, 또한, 전원 보상 회로(12)가 멈춘 상태에서 전원 전압의 파형(제 2 파형(V_DD2(t))이라고 함)을 취득한다. 제 2파형(V_DD2(t))은 계산에 의해, 또는 실측에 의해 취득할 수 있다.

감산기(97)는, 제 2 파형(V_DD2(t))과 목표 파형(V_TGT)의 차분 파형(△V_DD2(t))을 생성한다. 보상 전류 산출부(98)는 차분 파형(△V_DD2(t))을 바탕으로, 전원 보상 회로(12)가 생성해야하는 보상 전류(I_CMP)를 산출한다. 인코더(99)는, 보상 전류(I_CMP)에 펄스 변조 등을 줌으로써, 제어 패턴(S_PTN _{_} _CMP)을 생성한다.

이상 시험장치(2)의 구성이다. 이어서 그 동작을 설명한다.

도 9는, 도 3의 시험장치(2)에 의한 전원 전압 파형의 에뮬레이션을 나타내는 파형도이다. 어느 테스트 패턴(S_TEST)을 받은 DUT(1)의 동작 전류(I_OP)는, 시간(t1)에 급격하게 증대한다. 에뮬레이션하고 싶은 목표 파형(V_TGT)은, 동작 전류(I_OP)의 증대에 따라 떨어지고, 그 후, 떨어진 레벨을 유지하는 것으로 가정한다.

제 1 파형(V_DD1(t))과 목표 파형(V_TGT(t))의 차분에 근거하여, 보상 전압(△V_CMP(t))이 계산된다. 이 보상 전압(△V_CMP(t))을 메인 전원(10)에 대해 피드포워드함으로써, 제 2 파형(V_DD2(t))을 제 1 파형(V_DD1(t))보다도 목표 파형(V_TGT(t))에 근접하게 할 수 있다.

또한, 제 2 파형(V_DD2(t))과 목표 파형(V_TGT(t))의 차분(△V_DD2(t))에 근거하여 보정 전류(I_CMP)를 계산하고, 전원 보상 회로(12)에 의해 보정 전류(I_CMP)를 생성함으로써, 전원 전압(V_DD(t))을 한층 더 목표 파형(V_TGT(t))에 근접하게 할 수 있다.

이상이 시험장치(2)의 동작이다.

실시형태에 따른 시험장치(2)에 의하면, 테스트 패턴(S_TEST)에 의해 정해지는 DUT(1)의 동작 전류(I_OP)의 파형에 따라, 피드백형의 메인 전원(10)을 피드포워드 제어함으로써, 임의의 전원 전압 파형을 에뮬레이트 할 수 있다.

도 2를 참조하여 설명한 바와 같이, 메인 전원(10)의 피드포워드 제어를 실행하지 않는 경우, 목표 파형(V_TGT(t))의 변동 후의 레벨이 변동 전의 레벨과 다른 경우에, 보상 전류(I_CMP)를 정상적으로 반드시 생성해야 하고, 전원 장치(8)의 소비 전력이 커져 버린다. 이것에 대해, 실시형태에 따른 시험장치(2)에는, 보정 전류(I_CMP)가 시각(t1)의 직후의 짧은 기간만 생성되고, 또, 피드포워드 제어를 실행해도 메인 전원(10)의 소비 전류는 그만큼 커지지 않기 때문에, 보상 회로만으로 전원 전압에 변동을 주는 경우에 비해, 소비 전력을 줄일 수 있다.

이상, 본 발명에 대해 실시형태를 바탕으로 설명했다. 이 실시형태는 예시이고, 그들 각 구성 요소나 각 처리 프로세스의 조합에 여러 가지 변형예가 가능한 것, 또, 그러한 변형예도 본 발명의 범위에 있는 것은 당업자가 이해할 수 있는 부분이다. 이하, 이러한 변형예에 대해 설명한다.

(제 1 변형예)

상술의 피드포워드 제어는, 목표값 또는 검출값을 목표 파형(V_TGT)에 따라 제어하는 것이었지만, 본 발명은 그것에는 한정되지 않는다. 도 10은, 제 1의 변형예에 따른 시험장치(2)의 구성을 나타내는 블록도이다. 메인 전원(10)은 오차 신호 생성부(112) 및 피드백 출력부(114)를 구비한다. 이 변형예에 있어서, 오차 신호 생성부(112) 및 피드백 출력부(114)의 적어도 한쪽은, 전달 함수가 가변으로 구성된다. 메인 전원 제어부(90a)는, 목표 파형(V_TGT(t))에 따라 오차 신호 생성부(112) 및 피드백 출력부(114)의 전달 함수를 제어한다.

예컨대, 메인 전원(10)은 스위칭 레귤레이터이다. 이 경우, 메인 전원 제어부(90a)는, 스위칭 레귤레이터의 스위칭 주파수, 스위칭 트랜지스터의 트랜지스터 사이즈, 스위칭 트랜지스터에 대한 구동 신호의 진폭(게이트 전압 또는 베이스 전류), 또는 인덕터의 인덕턴스 중 적어도 하나를 목표 파형에 따라 제어해도 좋다. 이에 따라, 피드출력부(114)의 전달 함수를 변화시킬 수 있고, 전원 전압(V_DD)이 목표 파형(V_TGT(t))에 근접하도록 피드포워드 제어할 수 있다. 스위칭 트랜지스터의 사이즈의 변경은, 스위칭 트랜지스터를 게이트 단자가 독립한 복수의 트랜지스터 유닛을 병렬 접속하여 구성하고, 스위칭시키는 트랜지스터 유닛의 개수를 변화시킴으로써 실현할 수 있다.

또는, 동기 정류형의 스위칭 레귤레이터에서, (i) 스위칭 트랜지스터와 동기 정류 트랜지스터를 상보적으로 스위칭하는 모드와, (ii) 동기 정류 트랜지스터의 스위칭을 멈추고 정류 소자(다이오드)로서 동작시키고, 스위칭 트랜지스터만을 스위칭하는 모드를 전환해도 좋다.

또는, 스위칭 레귤레이터의 유닛을 복수의 채널, 병렬로 마련하고, 동작시키는 채널의 개수를 변화시켜도 좋다. 이 경우, 복수의 채널을 동상(同相)으로 구동해도 좋고, 다상(多相)으로 구동해도 좋다. 이것에 전달 함수를 제어할 수 있다. 또, 각 채널의 위상차이를 변화시키는 것으로도 전달 함수를 제어해도 좋다.

메인 전원(10)은, 디지털 제어 전원이어도 좋다. 이 경우, 오차 신호 생성부(112)는, 검출값(V_DD')과 목표값(V_REF')의 편차를 생성하는 감산기를 포함하고, 피드백 출력부(114)는 편차에 근거하여 P(비례)제어, PI(비례·적분)제어, PID(비례·적분·미분)제어의 어느 것을 실행하는 디지털 연산부를 포함한다. 메인 전원 제어부(90a)는, 디지털 연산부의 제어 파라미터를 제어함으로써 전달 함수를 제어해도 좋다.

제어 파라미터의 변경의 일례로서, (1) 디지털 연산부에 정의되는 계수나 정수의 변경, (2) 디지털 연산부가 실행하는 연산 처리의 변경 등이 예시된다.

전자의 예로서는, 디지털 연산부에서 파라미터(a, b)를 사용해서

H(s)=b/(1+a·s)

로 이루어지는 전달 함수가 정의되어 있다고 한다면, 메인 전원(10)은 파라미터(a, b)를 피드 포워드 제어해도 좋다. 또는, 디지털 연산 처리의 샘플링 주파수를 변경해도 좋다. 후자의 예로서, 디지털 연산부의 필터 형식의 변경이 예시된다. 보다 구체적으로는, FIR(Finite Impulse Response) 필터와 IIR(Infinite Impulse Response)를 전환하거나, FIR 필터나 IIR 필터의 차수나 단수를 전환해도 좋다.

메인 전원(10)은 아날로그 제어 전원이어도 좋다. 이 경우, 오차 신호 생성부(112)는 검출값(V_DD')과 목표값(V_REF')의 오차를 증폭시키는 오차 증폭기와, 오차 증폭기에 마련된 위상 보상 회로를 포함한다. 메인 전원 제어부(90a)는, 오차 증폭기의 바이어스 전류, 위상 보상 회로의 시정수의 적어도 하나를 제어해도 좋다. 오차 증폭기의 바이어스 전류를 변화시킴으로써 오차 증폭기의 응답 속도나 오프셋 전압을 변화시킬 수 있다.

(제 2의 변형예)

메인 전원(10)의 피드포워드 제어만으로 얻을 수 있는 제 2 파형(V_DD2(t))의 정도가 요구를 만족하는 경우, 또는, 목표 파형(V_TGT(t))이 메인 전원(10)의 추종할 수 있는 속도로 변동하는 경우, 전원 보상 회로(12)는 생략해도 좋다.

(제 3의 변형예)

실시형태에는, 전원 보상 회로(12)가 소스 전류원(12b)과 싱크 전류원(12c)을 포함하는 경우를 설명했지만, 본원은 이에 한정되지 않고, 어느 한쪽만을 구성으로 해도 좋다. 소스 전류원(12b)만 마련하는 경우, 소스 전류원(12b)에 정상적인 전류(I_DC)를 발생시킨다. 그리고 전원 전류(I_DD)가 동작 전류(I_OP)에 대해 부족할 때는, 소스 전류원(12b)이 발생하는 전류(I_SRC)를 정상적인 전류(I_DC)에서 상대적으로 증가시킨다. 반대로 전원 전류(I_DD)가 동작 전류(I_OP)에 대해 초과될 때, 소스 전류원(12b)이 발생하는 전류(I_SRC)을, 정상적인 전류(I_DC)에서 상대적으로 감소시킨다.

싱크 전류원(12c)만 마련하는 경우, 싱크 전류원(12c)에 정상적인 전류(I_DC)를 발생시킨다. 그리고 전원 전류(I_DD)가 동작 전류(I_OP)에 대해 부족할 때는, 싱크 전류원(12c)이 발생하는 전류(I_SINK)를 정상적인 전류(I_DC)에서 상대적으로 감소시킨다. 반대로 전원 전류(I_DD)가 동작 전류(I_OP)에 대해 초과될 때는, 싱크 전류원(12c)이 발생하는 전류(I_SINK)를 정상적인 전류(I_DC)에서 상대적으로 증가시킨다.

이 때문에, 시험 장치 전체의 소비 전류는, 정상적인 전류(I_DC)분이 증가하지만, 그것 대신에, 단일의 스위치만으로 보상 전류(I_SRC,I_SINK)를 발생시킬 수 있다.

실시형태에 바탕으로 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시형태에는 청구범위에 규정된 본 발명의 사상을 일탈하지 않는 범위에서 많은 변형예나 배치의 변경이 인정된다.

1: DUT
2: 시험장치
PG: 패턴 발생기
TG: 타이밍 발생기
FC: 파형 정형기
4: 인터페이스 회로
DR: 드라이버
8: 전원 장치
10: 메인 전원
12: 전원 보상 회로
20: 전압 측정부
22: 제어 패턴 생성부
12a: 보조 전원
12b: 소스 전류원
12c: 싱크 전류원
P1: 전원 단자
P2: 접지 단자
P3: I/O단자
90: 전원 제어부
91: 제 1 파형 취득부
92: 목표 파형 취득부
93: 감산기
94: 보정 전압 산출부
95: 인코더
96: 제 2 파형 취득부
97: 감산기
98: 보상 전류 산출부
99: 인코더
110: 기준 전압원
112: 오차 신호 생성부
114: 피드백 출력부
116: 피드백 회로
118: 파워 출력단
120: 가산기
122: 디지털/아날로그 변환기

Claims

삭제
피시험 디바이스를 시험하는 시험장치로서,
상기 피시험 디바이스에 소정의 테스트 패턴을 공급하는 시험 유닛과,
그 출력단자가 전원 라인을 통해 상기 피시험 디바이스의 전원단자에 접속되어 있고, 상기 전원단자의 전원 전압에 따른 검출값이 목표값에 근접하도록, 상기 출력단자에서 출력하는 출력전압을 피드백 제어하는 메인 전원과,
상기 시험 유닛이 상기 피시험 디바이스에 상기 테스트 패턴을 공급할 때, 상기 전원 전압이 소정의 목표 파형에 근접하도록 상기 메인 전원을 피드포워드 제어하는 전원 제어부를 포함하고,
상기 메인 전원은,
상기 검출값과 상기 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와,
상기 오차 신호에 따라, 상기 오차가 제로가 되도록 상기 출력 전압을 피드백 제어하는 피드백 출력부를 포함하고,
상기 전원 제어부는, 상기 목표 파형에 따른 보정 전압을 상기 목표값으로 중첩을 하는 것을 특징으로 하는 시험장치.
피시험 디바이스를 시험하는 시험장치로서,
상기 피시험 디바이스에 소정의 테스트 패턴을 공급하는 시험 유닛과,
그 출력단자가 전원 라인을 통해 상기 피시험 디바이스의 전원단자에 접속되어 있고, 상기 전원단자의 전원 전압에 따른 검출값이 목표값에 근접하도록, 상기 출력단자에서 출력하는 출력전압을 피드백 제어하는 메인 전원과,
상기 시험 유닛이 상기 피시험 디바이스에 상기 테스트 패턴을 공급할 때, 상기 전원 전압이 소정의 목표 파형에 근접하도록 상기 메인 전원을 피드포워드 제어하는 전원 제어부를 포함하고,
상기 메인 전원은,
상기 검출값과 상기 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와,
상기 오차 신호에 따라, 상기 오차가 제로가 되도록 상기 출력 전압을 피드백 제어하는 피드백 출력부를 포함하고,
상기 전원 제어부는, 상기 목표 파형에 따른 보정 전압을, 상기 검출값에 중첩하는 것을 특징으로 하는 시험장치.
제2항 또는 제3항에 있어서,
상기 전원 제어부는,
상기 피시험 디바이스가 상기 테스트 패턴에 응답하여 동작할 때, 상기 메인 전원에서 상기 목표값이 고정된 상태로 상기 피시험 디바이스에 공급되는 상기 전원 전압의 파형인 제 1 파형을 취득하는 제 1 파형 취득부와,
상기 목표 파형을 취득하는 목표 파형 취득부와,
상기 제 1 파형과 상기 목표 파형의 차분 파형에 기초하여, 상기 보정 전압을 계산하는 보정 전압 산출부를 포함하는 것을 특징으로 하는 시험장치.
제4항에 있어서,
상기 보정 전압 산출부는 상기 차분 파형에 소정의 계수(K)를 곱하여 상기 보정 전압을 생성하고,
상기 계수(K)는 상기 보정 전압이 제로일 때의 상기 목표값(V_REF)과, 상기 전원 전압(V_DD)의 비(V_REF/V_DD)인 것을 특징으로 하는 시험장치.
제4항에 있어서,
상기 보정 전압 산출부는 상기 차분 파형에 상기 메인 전원의 전달 함수의 역함수를 곱하여 상기 보정 전압을 생성하는 것을 특징으로 하는 시험장치.
제5항에 있어서,
상기 보정 전압 산출부는 상기 차분 파형의 고역(高域) 성분을 강조하는 것을 특징으로 하는 시험장치.
제6항에 있어서,
상기 보정 전압 산출부는 상기 차분 파형의 고역(高域) 성분을 강조하는 것을 특징으로 하는 시험장치.
제2항 또는 제3항에 있어서,
상기 피시험 디바이스가 상기 테스트 패턴에 응답하여 어느 동작 시퀀스를 실행할 때, (i) 상기 동작 시퀀스에 따른 보상 전류를 상기 메인 전원과는 다른 경로에서 상기 전원 단자에 주입, 및/또는 (ii) 상기 메인 전원에서 상기 피시험 디바이스에 흐르는 전원 전류에서, 보상 전류를 상기 피시험 디바이스와는 다른 경로에 끌어들이도록 구성된 보상 회로를 더 포함하는 것을 특징으로 하는 시험장치.
제4항에 있어서,
상기 피시험 디바이스가 상기 테스트 패턴에 응답하고 어느 동작 시퀀스를 실행할 때, (i) 상기 동작 시퀀스에 따른 보상 전류를 상기 메인 전원과는 다른 경로에서 상기 전원 단자에 주입, 및/또는 (ii) 상기 메인 전원에서 상기 피시험 디바이스에 흐르는 전원 전류에서, 보상 전류를 상기 피시험 디바이스와는 다른 경로에 끌어들이도록 구성된 보상 회로를 더 포함하고,
상기 전원 제어부는,
상기 피시험 디바이스가 상기 테스트 패턴에 응답하여 동작할 때, 상기 메인 전원이 상기 전원 제어부에 의해 피드포워드 제어된 상태에서, 상기 피시험 디바이스에 공급되는 상기 전원 전압의 파형인 제 2 파형을 취득하는 제 2 파형 취득부와,
상기 제 2 파형과 상기 목표 파형의 차분 파형에 근거하여, 상기 보상 회로가 생성하는 보상 전류를 산출하는 보상 전류 산출부를 더 포함하는 것을 특징으로 하는 시험장치.
피시험 디바이스를 시험하는 시험장치로서,
상기 피시험 디바이스에 소정의 테스트 패턴을 공급하는 시험 유닛과,
그 출력단자가 전원 라인을 통해 상기 피시험 디바이스의 전원단자에 접속되어 있고, 상기 전원단자의 전원 전압에 따른 검출값이 목표값에 근접하도록, 상기 출력단자에서 출력하는 출력전압을 피드백 제어하는 메인 전원과,
상기 시험 유닛이 상기 피시험 디바이스에 상기 테스트 패턴을 공급할 때, 상기 전원 전압이 소정의 목표 파형에 근접하도록 상기 메인 전원을 피드포워드 제어하는 전원 제어부를 포함하고,
상기 메인 전원은,
상기 검출값과 상기 목표값의 오차에 따른 오차 신호를 생성하는 오차 신호 생성부와,
상기 오차 신호에 따라 상기 오차가 제로가 되도록, 상기 출력전압을 피드백 제어하는 피드백 출력부를 포함하고,
상기 오차 신호 생성부 및 상기 피드백 출력부 중 적어도 한쪽의 전달 함수는 가변으로 구성되고,
상기 전원 제어부는, 상기 목표 파형에 따라 상기 오차 신호 생성부 및 상기 피드백 출력부의 상기 전달 함수를 제어하는 것을 특징으로 하는 시험장치.
제11항에 있어서,
상기 메인 전원은 스위칭 레귤레이터이고,
상기 전원 제어부는, 상기 스위칭 레귤레이터의 스위칭 주파수, 스위칭 트랜지스터의 트랜지스터 사이즈, 스위칭 트랜지스터에 대한 구동 신호의 진폭, 인덕터의 인덕턴스 중 적어도 하나를 제어하는 것을 특징으로 하는 시험장치.
제11항에 있어서,
상기 메인 전원은 동기 정류형 스위칭 레귤레이터이고,
상기 전원 제어부는 (i) 스위칭 트랜지스터와 동기 정류 트랜지스터를 상보적으로 스위칭하는 모드와, (ii) 상기 동기 정류 트랜지스터의 스위칭을 정지하고 정류 소자(다이오드)로서 동작시켜, 상기 스위칭 트랜지스터만을 스위칭하는 모드를 제어하는 것을 특징으로 하는 시험장치.
제11항에 있어서,
상기 메인 전원은 병렬로 접속된 복수 채널의 스위칭 레귤레이터의 유닛을 포함하고,
상기 전원 제어부는 (i) 동작시키는 채널의 개수, (ii) 각 채널을 다상 구동할 때의 위상차 중 적어도 하나를 제어하는 것을 특징으로 하는 시험장치.
제11항에 있어서,
상기 메인 전원은 디지털 제어 전원이고,
상기 오차 신호 생성부는, 상기 검출값과 상기 목표값의 편차를 생성하는 감산기를 포함하고,
상기 피드백 출력부는, 상기 편차에 기초하여, P(비례)제어, PI(비례·적분)제어, PID(비례·적분·미분)제어 중 어느 하나를 실행하는 디지털 연산부를 포함하고,
상기 전원 제어부는, 상기 디지털 연산부의 제어 파라미터를 제어하는 것을 특징으로 하는 시험장치.
제11항에 있어서,
상기 메인 전원은 아날로그제어 전원이고,
상기 오차 신호 생성부는, 상기 검출값과 상기 목표값의 오차를 증폭하는 오차 증폭기와, 상기 오차 증폭기에 마련된 위상 보상 회로를 포함하고,
상기 전원 제어부는, 상기 오차 증폭기의 바이어스 전류, 상기 위상 보상 회로의 시정수 중 적어도 하나를 제어하는 것을 특징으로 하는 시험장치.