JP2013196324A - 電源装置、それを用いた試験装置、電源電圧の制御方法 - Google Patents
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Abstract
【課題】任意の電源特性をエミュレートするために必要な補償電流の波形を計算する。
【解決手段】電源装置は、メイン電源および補償回路を含む。補償電流波形算出部100は、補償回路12が生成すべき補償電流の波形を算出する。負荷モデリング部160は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部162は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部164は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源コンポーネントの出力端子を接続する。補償電流取得部166は、理想電源コンポーネントの出力電流の波形を、電源電圧を任意の目標波形に制御するときに補償回路が生成すべき補償電流の波形として取得する。
【選択図】図3
【解決手段】電源装置は、メイン電源および補償回路を含む。補償電流波形算出部100は、補償回路12が生成すべき補償電流の波形を算出する。負荷モデリング部160は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部162は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部164は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源コンポーネントの出力端子を接続する。補償電流取得部166は、理想電源コンポーネントの出力電流の波形を、電源電圧を任意の目標波形に制御するときに補償回路が生成すべき補償電流の波形として取得する。
【選択図】図3
Description
本発明は、電源装置に関する。
CMOS(Complementary Metal Oxide Semiconductor)テクノロジを用いたCPU(Central Processing Unit)、DSP(Digital Signal Processor)、メモリなどの半導体集積回路(以下、DUTという)を試験する際、DUT内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、DUTの動作電流(負荷電流)の合計は、試験の内容などに応じて時々刻々と変動する。
DUTに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とDUTの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
電源電圧の変動は、DUTの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばDUTに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
特許文献2に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。補償回路は、スイッチ素子のオン状態において、メイン電源とは別の経路から被試験デバイスの電源端子にパルス状の補償電流を注入(ソース)し、および/または、パルス状の補償電流を被試験デバイスとは別の経路に引き込む(シンク)よう構成される。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、補償回路のスイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチ素子を制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
特許文献2に記載の技術では、スイッチ素子に対する制御パターンを適切に定義し、補償電流の波形を制御することにより、電源電圧を所望の波形とすることが可能である。
本発明は係る状況においてなされたものであり、任意の電源特性をエミュレートするために必要な補償電流の波形を計算する技術の提供にある。
本発明のある態様は、所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、電源電圧を任意の目標波形に制御する電源装置に関する。電源装置は、メイン電源、補償回路および補償電流波形算出部を備える。メイン電源は、その出力端子が電源ラインを介して負荷の電源端子に接続されており、電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、出力端子から出力する出力電圧をフィードバック制御する。補償回路は、電源電圧を任意の目標波形に制御するときに、(i)補償電流をメイン電源とは別経路から電源端子に注入し、および/または、(ii)メイン電源から負荷へ流れる電源電流から、補償電流を負荷とは別経路に引きこむように構成される。
補償電流波形算出部は、負荷モデリング部、メイン電源モデリング部、理想電源コンポーネント、レイアウト部、補償電流取得部を備える。負荷モデリング部は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続する。補償電流取得部は、負荷コンポーネントに所定のインピーダンス変動が生じ、かつ理想電源コンポーネントの出力電圧を電源電圧の目標波形にしたがって変動させたときの、理想電源コンポーネントの出力電流の波形を、補償電流の波形として取得する。
補償電流波形算出部は、負荷モデリング部、メイン電源モデリング部、理想電源コンポーネント、レイアウト部、補償電流取得部を備える。負荷モデリング部は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続する。補償電流取得部は、負荷コンポーネントに所定のインピーダンス変動が生じ、かつ理想電源コンポーネントの出力電圧を電源電圧の目標波形にしたがって変動させたときの、理想電源コンポーネントの出力電流の波形を、補償電流の波形として取得する。
回路シミュレータには、出力インピーダンスがゼロであり、かつ無限大の応答速度を有する、すなわち遅延ゼロの理想電源のコンポーネントが用意される。また負荷およびメイン電源それぞれは、回路図およびそれを構成する素子のモデル、および/またはそれらの特性の実測値にもとづいてモデリングすることが可能である。この態様によれば、回路シミュレータ上で得られた理想電源コンポーネントの出力電流を、実回路において、補償回路によって生成することにより、電源電圧波形を目標波形に近づけることができる。
本発明の別の態様は試験装置に関する。試験装置は、負荷である被試験デバイスに電源電圧を供給する上述の電源装置を備える。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、任意の電源特性をエミュレートするために必要な補償電流の波形を計算できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図1は、実施の形態に係る試験装置2の構成を示す回路図である。図1には、試験装置2に加えて、試験対象の半導体デバイス(以下、DUTと称す)1が示される。
DUT1は、複数のピンを備え、その中の少なくともひとつが電源電圧VDDを受けるための電源端子P1であり、別の少なくともひとつが接地端子P2である。複数の入出力(I/O)端子P3は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置2から出力される試験信号(テストパターン)STESTを受け、あるいは試験信号STESTに応じたデータを試験装置2に対して出力する。図1には、試験装置2の構成のうち、DUT1に対して試験信号を与える構成が示されており、DUT1からの信号を評価するための構成は省略されている。
試験装置2は、電源装置8、パターン発生器PG、複数のタイミング発生器TGおよび波形整形器FC、複数のドライバDRを備える。
試験装置2は複数n個のチャンネルCH1〜CHnを備えており、その中のいくつか(CH1〜CH4)がDUT1の複数のI/O端子P3に割り当てられる。図1では、n=6の場合が示されるが、実際の試験装置2のチャンネル数は、数百〜数千のオーダーである。
電源装置8は、メイン電源10、補償回路12およびパターン発生器PGの一部、ドライバDR5,6、インタフェース回路45,6を含んでもよい。
メイン電源10は、その出力端子が電源ラインを介して負荷であるDUT1の電源端子P1に接続されており、電源端子P1の電源電圧VDDに応じた検出値が目標値に近づくように、出力端子から出力する出力電圧VOUTをフィードバック制御する。たとえばメイン電源10は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子P1に供給される電源電圧VDDを、目標値VREFと一致するようにフィードバック制御する。キャパシタCsは、電源電圧VDDを平滑化するために設けられる。メイン電源10は、DUT1に対する電源電圧の他、試験装置2内部のその他のブロックに対する電源電圧も生成する。メイン電源10からDUT1の電源端子P1への出力電流を、電源電流iDDと称する。
メイン電源10は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりDUT1の負荷電流iDUTの急峻な変化に追従できない場合がある。たとえば負荷電流iDUTがステップ状に変化するとき、電源電圧VDDはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧VDDの変動は、DUT1の正確な試験を妨げる。なぜならDUT1にエラーが検出されたとき、それがDUT1の製造不良によるものなのか、電源電圧VDDの変動によるものなのかを区別することができないからである。
補償回路12は、メイン電源10の応答速度を補うために設けられる。DUT1の設計者は、ある既知の試験信号STEST(テストパターンSPTN)が供給された状態において、DUT1の内部回路の動作率などの時間推移を推定可能であるから、DUT1の負荷電流iDUTの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
一方、メイン電源10の応答速度(利得、フィードバック帯域)が既知であれば、予測される負荷電流iDUTに応答してメイン電源10が生成する電源電流iDD、あるいは電源電圧VDDもまた予測することができる。そうすると、予測される負荷電流iDUTとエミュレート対象の電源から供給される電源電流iDDの差分を、補償回路12によって補うことにより、任意の電源電圧波形をエミュレートできる。
なお電源電圧VDDと電源電流iDDの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源10ならびにメイン電源10から電源端子P1までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
補償回路12は、ソース電流源12b、シンク電流源12cを備える。ソース電流源12b、シンク電流源12cはそれぞれ、たとえばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を利用したスイッチを含み、それぞれが制御信号SCNT1、SCNT2に応じて制御される。
ソース電流源12bが制御信号SCNT1に応じてオンすると、補償パルス電流(ソースパルス電流ともいう)ISRCが生成される。補償回路12は、ソースパルス電流ISRCをメイン電源10とは別経路から電源端子P1に注入する。シンク電流源12cは、別の固定電圧端子(たとえば接地端子)とDUT1の電源端子P1の間に設けられる。シンク電流源12cが制御信号SCNT2に応じてオンすると、補償パルス電流ISINK(シンクパルス電流ともいう)が生成される。補償回路12は、電源端子P1に流れ込む電源電流iDDから、シンクパルス電流ISINKを、DUT1とは別経路に引きこむ。
DUT1の電源端子P1に流れ込む負荷電流iDUT、メイン電源10が出力する電源電流iDD、および補償回路12が出力する補償電流iCMPの間には、電流保存則から以下の式が成り立つ。
iDUT=iDD+iCMP
iCMP=ISRC−ISINK
つまり、補償電流iCMPの正の成分が、ソースパルス電流ISRCとしてソース電流源12bから供給され、補償電流iCMPの負の成分が、シンクパルス電流ISINKとしてシンク電流源12cから供給される。
iDUT=iDD+iCMP
iCMP=ISRC−ISINK
つまり、補償電流iCMPの正の成分が、ソースパルス電流ISRCとしてソース電流源12bから供給され、補償電流iCMPの負の成分が、シンクパルス電流ISINKとしてシンク電流源12cから供給される。
ドライバDR1〜DR6のうち、ドライバDR6は、ソース電流源12bに割り当てられ、ドライバDR5はシンク電流源12cに割り当てられる。別の少なくともひとつのドライバDR1〜DR4は、それぞれ、DUT1の少なくともひとつのI/O端子P3に割り当てられる。
波形整形器FCおよびタイミング発生器TGをインタフェース回路4と総称する。複数の41〜46は、チャンネルCH1〜CH6ごと、言い換えればドライバDR1〜DR6ごとに設けられる。i番目(1≦i≦6)のインタフェース回路4iは、入力されたパターン信号SPTNiをドライバDRに適した信号形式に整形し、対応するドライバDRiへと出力する。
パターン発生器PGは、テストプログラムにもとづき、インタフェース回路41〜46に対するパターン信号SPTNを生成する。具体的にパターン発生器PGは、DUT1のI/O端子P3に割り当てられたドライバDR1〜DR4に対しては、各ドライバDRiが生成すべき試験信号STESTを記述するテストパターンSPTNiを、そのドライバDRiに対応するインタフェース回路4iに対して出力する。テストパターンSPTNiは、試験信号STESTの各サイクル(ユニットインターバル)におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
またパターン発生器PGは、必要な補償電流iCMPに応じて定められた補償用の制御パターンSPTN_CMPを生成する。制御パターンSPTN_CMPは、ソース電流源12bに割り当てられたドライバDR6が生成すべき制御信号SCNT1を記述する制御パターンSPTN_CMP1と、シンク電流源12cに割り当てられたドライバDR5が生成すべき制御信号SCNT2を記述する制御パターンSPTN_CMP2を含む。制御パターンSPTN_CMP1、SPTN_CMP2はそれぞれ、各サイクルにおけるソース電流源12b、シンク電流源12cのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
パターン発生器PGは、テストパターンSPTN1〜SPTN4にもとづいて、つまりDUT1の負荷電流の変動に応じて、それを補償しうる制御パターンSPTN_CMP1、SPTN_CMP2を生成し、対応するインタフェース回路46、45に出力する。
上述のように、テストパターンSPTN1〜SPTN4が既知であれば、DUT1の負荷電流iDUTの時間波形が予測でき、電源電圧VDDを一定に保つために発生すべき補償電流iCMP、すなわちISRC、ISINKの時間波形を計算することができる。
予測される負荷電流iDUTが電源電流iDDより大きい場合、補償回路12はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源12bを制御する。たとえばソース電流源12bを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
予測される負荷電流iDUTが電源電流iDDより大きい場合、補償回路12はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源12bを制御する。たとえばソース電流源12bを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
図2は、負荷電流iDUT、電源電流iDD、補償電流iCMPおよびソースパルス電流ISRCの一例を示す波形図である。ある試験信号STESTが供給されたDUT1の負荷電流iDUTがステップ状に増加したとする。これに応答して、メイン電源10から電源電流iDDが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、DUT1に供給すべき電流が不足する。その結果、補償電流ISRCを供給しなければ、電源電圧VDDは破線で示すように低下する。
補償回路12は、負荷電流iDUTと電源電流iDDの差分に対応するソース補償電流iCMPを生成する。ソース補償電流iCMPは、制御信号SCNT1に応じて生成されるソースパルス電流ISRCで与えられる。ソース補償電流iCMPは、負荷電流iDUTの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばPWM(パルス幅変調)を用いてソース電流源12bのオン時間(デューティ比)を、時間とともに低下させることにより、必要なソース補償電流iCMPを生成できる。
試験装置2のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号SCNT1の周期は、DUT1に供給されるデータの周期(ユニットインターバル)、もしくはその整数倍、あるいは整数分の1に相当する。たとえばユニットインターバルが4nsのシステムにおいて、制御信号SCNT1の周期が4nsであれば、制御信号SCNT1に含まれる各パルスのオン期間TONが、0〜4nsの間で調節されうる。メイン電源10の応答速度は数百ns〜数μsのオーダーであるため、補償電流iCMPの波形は、制御信号SCNT1に含まれる数百個のパルスによって制御できる。ソース補償電流ISRCの波形から、それを生成するために必要な制御信号SCNT1を導出する方法については後述する。
反対に負荷電流iDUTが電源電流iDDより小さい場合、補償回路12はシンク補償電流iCMPが得られるように、シンクパルス電流ISINKを発生して、過剰な電流を引き抜く。
補償回路12を設けることにより、メイン電源10の応答速度の不足を補い、図2に実線で示すように、電源電圧VDDを一定に保つことができる。あるいは、以下で説明するように、任意の電源特性をエミュレートし、任意の電源電圧波形を得ることができる。
以上が試験装置2の基本的な構成である。続いて、任意の電源特性のエミュレートについて説明する。以下では、エミュレート対象である任意の特性を有する仮想的な電源を、ターゲット電源と称する。
以下では、任意の電源特性をエミュレートするために必要とされる補償電流iCMPの波形を導出する技術を説明する。
図3は、補償電流ICMP(t)を計算する補償電流波形算出部100の構成を示すブロック図である。補償電流波形算出部100は、図1のパターン発生器PGの一部として構成される。なお、補償電流波形算出部100は、パーソナルコンピュータやワークステーションなどの電子計算機で構成してもよい。この場合、補償電流波形算出部100である電子計算機は、エミュレーション動作時に、補償電流iCMP(t)を計算する処理の一部をリアルタイムで行ってもよい。あるいは、エミュレーション動作に先立ち、あらかじめ補償電流iCMP(t)を計算しておき、補償電流iCMP(t)の波形を示すデータあるいは制御パターンSPTN_CMPを、パターン発生器PGに設けられたパターンメモリに格納しておいてもよい。
パターン発生器PGは、補償電流波形算出部100と、パルス変調器110を備える。補償電流波形算出部100は、補償電流iCMP(t)を計算する。パルス変調器110は、補償回路12が生成すべき補償電流iCMP(t)を記述するデータを受け、それをパルス変調することにより、制御パターンSPTN_CMP1,2を生成する。ここで、パルス変調は、パルス振幅変調、パルス幅変調、パルス密度変調、その他のパルス変調、およびそれらの組み合わせを含んでもよい。
補償電流波形算出部100は、負荷モデリング部160、メイン電源モデリング部162、レイアウト部164、補償電流取得部166を備える。
負荷モデリング部160は、回路シミュレータ上で、負荷であるDUT1をモデリングしたコンポーネントである負荷コンポーネント170を取得する。DUT1の設計者は、DUT1の内部構成を知っているため、その回路図およびそれを構成する素子のモデル、および/または実際のそれらの特性の実測値にもとづいて、DUT1を正確にモデリングすることが可能である。本明細書における「コンポーネントを取得」とは、回路シミュレーションにより生成すること、実際のデバイスを実測すること、それらの組み合わせを含む。
負荷モデリング部160は、回路シミュレータ上で、負荷であるDUT1をモデリングしたコンポーネントである負荷コンポーネント170を取得する。DUT1の設計者は、DUT1の内部構成を知っているため、その回路図およびそれを構成する素子のモデル、および/または実際のそれらの特性の実測値にもとづいて、DUT1を正確にモデリングすることが可能である。本明細書における「コンポーネントを取得」とは、回路シミュレーションにより生成すること、実際のデバイスを実測すること、それらの組み合わせを含む。
メイン電源モデリング部162は、回路シミュレータ上で、メイン電源10をモデリングしたコンポーネントであるメイン電源コンポーネント172を取得する。試験装置2の設計者は、メイン電源10の内部構成を知っているため、その回路図およびそれを構成する素子のモデル、および/または実際のそれらの特性の実測値にもとづいて、メイン電源10を正確にモデリングすることが可能である。
レイアウト部164は、回路シミュレータ上において、負荷コンポーネント170の電源端子に、メイン電源コンポーネント172の出力端子および理想電源(理想電圧源)のコンポーネントである理想電源コンポーネント174の出力端子を接続する。図4は、レイアウト部164によって生成される回路図である。
図4の回路において、メイン電源コンポーネント172は、電源電圧VDDが目標値VREFと一致するようにフィードバック制御を行う。
補償電流取得部166は、図4の回路において、負荷コンポーネント170に所定のインピーダンス変動を発生させ、かつ理想電源コンポーネント174の出力電圧を電源電圧VDDの目標波形vT(t)にしたがって変動させる。補償電流取得部166は、このときに理想電源コンポーネント174の出力から負荷コンポーネント170の電源端子P1に流れる出力電流iOUT(t)を、補償回路12が生成すべき補償電流iCMP(t)の波形として取得する。
補償電流取得部166は、図4の回路において、負荷コンポーネント170に所定のインピーダンス変動を発生させ、かつ理想電源コンポーネント174の出力電圧を電源電圧VDDの目標波形vT(t)にしたがって変動させる。補償電流取得部166は、このときに理想電源コンポーネント174の出力から負荷コンポーネント170の電源端子P1に流れる出力電流iOUT(t)を、補償回路12が生成すべき補償電流iCMP(t)の波形として取得する。
以上が補償電流波形算出部100の構成である。続いて、実施の形態に係る電源装置8の動作を説明する。
図5は、図1の電源装置8において、DUT1に対してメイン電源10から電源電圧VDDを供給したときの波形図である。補償回路12は停止しており、補償電流iCMP(t)はゼロである。DUT1のインピーダンスzDUT(t)は、時刻t1以前に初期値をとり、時刻t1に低下し、t2に増大するものとする。インピーダンス変動にともない、負荷電流iDUT(t)も変化する。
時刻t1以前の初期状態においては、電源電圧VDDは目標値VREF(=1V)に安定化されている。メイン電源10は、その応答遅れによって時刻t1、t2のインピーダンス変動に追従できず、電源電圧VDDは実線(i)vA(t)で示すように目標値VREFから逸脱し、変動する。実施の形態に係る電源装置8は、このような系において、電源電圧VDDを破線(ii)で示すような任意の目標波形vT(t)と一致させる。補償電流波形算出部100は、そのために必要な補償電流iCMP(t)を計算する。
図6は、補償電流波形算出部100が補償電流iCMP(t)の計算するときの波形図である。図4の回路図において、負荷コンポーネント170のインピーダンスは、図5と同様に変動する。このときメイン電源コンポーネント172も動作しており、電源電圧VDDを目標値VREFに近づけるように動作している。この状態で、理想電源コンポーネント174の出力電圧を目標電圧vT(t)にしたがって変化させる。メイン電源コンポーネント172の出力インピーダンスよりも、理想電源コンポーネント174の出力インピーダンスの方が低いため、電源電圧VDDは、波形vA(t)ではなく、目標波形vT(t)にしたがって変動する。このとき、理想電源コンポーネント174からは出力電流iOUT(t)が出力される。補償電流波形算出部100の補償電流取得部166は、理想電源コンポーネント174の出力電流iOUT(t)を、補償電流iCMP(t)として取得する。
このように、実施の形態に係る補償電流波形算出部100によれば、補償回路12が生成すべき補償電流iCMP(t)を計算することが可能となる。
図7は、図1の電源装置8による任意の電源電圧波形のエミュレート時の波形図である。補償回路12から補償電流iCMP(t)を供給しない場合に、DUT1のインピーダンスが変動したときの電源電圧VDDの波形(i)vA(t)は、図5の(i)と同様である。
電源波形のエミュレーション時に、補償回路12は、補償電流波形算出部100により取得された出力電流iOUT(t)に応じた補償電流iCMP(t)を生成する。このとき電源電圧VDDは、(i)vA(t)ではなく、(iii)vE(t)に示すように変動する。(iii)で示す電源電圧波形vE(t)は、(ii)の目標波形vT(t)とほぼ一致する。
このように、補償電流波形算出部100によって計算された補償電流iCMP(t)を生成することにより、任意の電源波形vT(t)をエミュレートできる。
このように、補償電流波形算出部100によって計算された補償電流iCMP(t)を生成することにより、任意の電源波形vT(t)をエミュレートできる。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
(変形例1)
実施の形態では、補償回路12がソース電流源12bとシンク電流源12cを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源12bのみ設ける場合、ソース電流源12bに定常的な電流IDCを発生させる。そして、電源電流iDDが負荷電流iDUTに対して不足するときは、ソース電流源12bが発生する電流ISRCを、定常的な電流IDCから相対的に増加させる。反対に、電源電流iDDが負荷電流iDUTに対して過剰なときは、ソース電流源12bが発生する電流ISRCを、定常的な電流IDCから相対的に減少させる。
シンク電流源12cのみ設ける場合、シンク電流源12cに定常的な電流IDCを発生させる。そして、電源電流iDDが負荷電流iDUTに対して不足するときは、シンク電流源12cが発生する電流ISINKを、定常的な電流IDCから相対的に減少させる。反対に、電源電流iDDが負荷電流iDUTに対して過剰なときは、シンク電流源12cが発生する電流ISINKを、定常的な電流IDCから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
実施の形態では、補償回路12がソース電流源12bとシンク電流源12cを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源12bのみ設ける場合、ソース電流源12bに定常的な電流IDCを発生させる。そして、電源電流iDDが負荷電流iDUTに対して不足するときは、ソース電流源12bが発生する電流ISRCを、定常的な電流IDCから相対的に増加させる。反対に、電源電流iDDが負荷電流iDUTに対して過剰なときは、ソース電流源12bが発生する電流ISRCを、定常的な電流IDCから相対的に減少させる。
シンク電流源12cのみ設ける場合、シンク電流源12cに定常的な電流IDCを発生させる。そして、電源電流iDDが負荷電流iDUTに対して不足するときは、シンク電流源12cが発生する電流ISINKを、定常的な電流IDCから相対的に減少させる。反対に、電源電流iDDが負荷電流iDUTに対して過剰なときは、シンク電流源12cが発生する電流ISINKを、定常的な電流IDCから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
(変形例2)
実施の形態では、メイン電源10、補償回路12および補償電流波形算出部100を含む電源装置8を、試験装置に利用する場合を説明したが、本発明はそれには限定されず、任意の装置に用いることができる。たとえばDUT1の実使用状態において使用される電源装置に、実施の形態に係る電源装置8を利用してもよい。
実施の形態では、メイン電源10、補償回路12および補償電流波形算出部100を含む電源装置8を、試験装置に利用する場合を説明したが、本発明はそれには限定されず、任意の装置に用いることができる。たとえばDUT1の実使用状態において使用される電源装置に、実施の形態に係る電源装置8を利用してもよい。
(変形例3)
実施の形態では、補償回路12が、補償電流iCMPをパルス電流として生成する場合を説明したが、補償電流iCMPは連続的な電流であってもよい。
実施の形態では、補償回路12が、補償電流iCMPをパルス電流として生成する場合を説明したが、補償電流iCMPは連続的な電流であってもよい。
1…DUT、2…試験装置、PG…パターン発生器、TG…タイミング発生器、FC…波形整形器、4…インタフェース回路、DR…ドライバ、8…電源装置、10…メイン電源、12…補償回路、20…電圧測定部、22…制御パターン生成部、12a…補助電源、12b…ソーススイッチ、12c…シンクスイッチ、P1…電源端子、P2…接地端子、P3…I/O端子、100…補償電流波形算出部、110…パルス変調器、160…負荷モデリング部、162…メイン電源モデリング部、164…レイアウト部、166…補償電流取得部、170…負荷コンポーネント、172…メイン電源コンポーネント、174…理想電源コンポーネント。
Claims (3)
- 所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、前記電源電圧を任意の目標波形に制御する電源装置であって、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記電源電圧を任意の目標波形に制御するときに、(i)補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および/または、(ii)前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路と、
前記補償回路が生成すべき前記補償電流の波形を算出する補償電流波形算出部と、
を備え、
前記補償電流波形算出部は、
回路シミュレータ上で、前記負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する負荷モデリング部と、
回路シミュレータ上で、前記メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得するメイン電源モデリング部と、
回路シミュレータ上において、前記負荷コンポーネントの電源端子に、前記メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続するレイアウト部と、
前記負荷コンポーネントに所定のインピーダンス変動が生じ、かつ前記理想電源コンポーネントの出力電圧を前記電源電圧の目標波形にしたがって変動させたときの、前記理想電源コンポーネントの出力電流の波形を、前記補償電流の波形として取得する補償電流取得部と、
を備えることを特徴とする電源装置。 - 負荷である被試験デバイスに電源電圧を供給する請求項1に記載の電源装置を備えることを特徴とする試験装置。
- 電源装置によって、所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、前記電源電圧を任意の目標波形に制御する方法であって、
前記電源装置は、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記電源電圧を任意の目標波形に制御するときに、(i)補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および/または、(ii)前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路と、
を備え、
前記方法は、
回路シミュレータ上で、前記負荷をモデリングしたコンポーネントである負荷コンポーネントを取得するステップと、
回路シミュレータ上で、前記メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得するステップと、
回路シミュレータ上において、前記負荷コンポーネントの電源端子に、前記メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続した状態で、前記負荷コンポーネントに所定のインピーダンス変動が生じ、かつ前記理想電源コンポーネントの出力電圧を前記電源電圧の目標波形にしたがって変動させたときの、前記理想電源コンポーネントの出力電流の波形を、前記補償電流の波形として取得するステップと、
を備えることを特徴とする方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012062288A JP2013196324A (ja) | 2012-03-19 | 2012-03-19 | 電源装置、それを用いた試験装置、電源電圧の制御方法 |
Applications Claiming Priority (1)
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JP2012062288A JP2013196324A (ja) | 2012-03-19 | 2012-03-19 | 電源装置、それを用いた試験装置、電源電圧の制御方法 |
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Publication Number | Publication Date |
---|---|
JP2013196324A true JP2013196324A (ja) | 2013-09-30 |
Family
ID=49395204
Family Applications (1)
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JP2012062288A Pending JP2013196324A (ja) | 2012-03-19 | 2012-03-19 | 電源装置、それを用いた試験装置、電源電圧の制御方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2013196324A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022539213A (ja) * | 2019-07-04 | 2022-09-07 | エーイーエス グローバル ホールディングス, プライベート リミテッド | 高電圧電力供給源 |
-
2012
- 2012-03-19 JP JP2012062288A patent/JP2013196324A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2022539213A (ja) * | 2019-07-04 | 2022-09-07 | エーイーエス グローバル ホールディングス, プライベート リミテッド | 高電圧電力供給源 |
US11764033B2 (en) | 2019-07-04 | 2023-09-19 | Aes Global Holdings, Pte. Ltd. | High voltage power supply |
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