JP2012122967A - 試験装置 - Google Patents

Abstract

【課題】安定した電源電圧を供給する。
【解決手段】メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に電力を供給する。電源補償回路２０は、メイン電源１０からＤＵＴ１に流れる電源電流Ｉ_ＤＤから、補償電流Ｉ_ＣＭＰ’をＤＵＴ１とは別経路に引きこむ。補償電流Ｉ_ＣＭＰ’は、それとＤＵＴ１の電源端子Ｐ１に流れ込む動作電流Ｉ_ＯＰとの和が実質的に一定となるように生成される。電源補償回路２０は、試験状態においてＤＵＴ１と熱的に結合されるように配置される。
【選択図】図６

Description

本発明は、電源の安定化技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。

ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。

電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。

特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。

特開２００７−２０５８１３号公報 国際公開第１０／０２９７０９Ａ１号パンフレット

特許文献１に開示される技術では、ＤＵＴに印加するテストパターンを読み取ってから電源電圧を補償するため、急峻な電源電圧に追従できず、試験パターンに対して電源電圧補償の遅れが生ずる可能性がある。また電源補償回路が電源回路の一部として構成されるため、電源回路とＤＵＴの間のインピーダンスにより制限された周波数帯域でしか補償することができない。また、補償する電源変動の可変量、分解能に応じた多ビットのＤ／Ａコンバータが必要となる。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、被試験デバイスに安定した電源電圧を供給可能な試験装置の提供にある。

本発明のある態様は、被試験デバイスを試験する試験装置に関する。試験装置は、被試験デバイスの電源端子に電力を供給するメイン電源と、電源補償回路と、を備える。電源補償回路は、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償電流を生成し、メイン電源から被試験デバイスへ流れる電源電流から、補償電流を被試験デバイスとは別経路に引きこむように構成される。補償電流は、それと被試験デバイスの電源端子に流れ込む動作電流との和が実質的に一定となるように生成される。電源補償回路は、試験状態において被試験デバイスと熱的に結合されるように配置される。

この態様によると、被試験デバイスに流れる動作電流と、補償電流の和が一定に保たれるため、一方が増加するとき他方は減少する関係が成り立つ。つまり電源補償回路の消費電力と被試験デバイスの消費電力とはトレードオフの関係にあり、一方の発熱量が大きくなるとき他方の発熱量は減少する。被試験デバイスと電源補償回路を熱的に結合することにより、一方の発熱量が大きい場合に、その熱量が他方へと伝搬するため、被試験デバイスと電源補償回路の温度が一定に保たれるように熱的なフィードバックがかかる。その結果、被試験デバイスの温度変動を抑制することができ、動作電流の変動を抑制でき、電源補償回路によって、安定した動作電流に応じて定められた補償電流を供給することにより、電源電圧の変動を一定に保つことができる。

電源補償回路と被試験デバイスは、共通の冷却手段を介して接続されてもよい。

冷却手段は、ヒートシンクを含んでもよい。冷却手段は、ペルチェ素子を含んでもよい。

被試験デバイスが装着されるソケットが実装されるボードをさらに備えてもよい。電源補償回路は、ボードのソケットと同じ面であって、ソケットと隣接する位置に実装され、電源補償回路と被試験デバイスは、メイン電源と被試験デバイスの電源端子の間を電気的に接続する電源ラインを介して、熱的に結合されてもよい。

被試験デバイスが装着されるソケットが実装されるボードをさらに備えてもよい。電源補償回路は、ボードのソケットとは反対の面であって、ソケットとオーバーラップする位置に実装されていてもよい。

電源補償回路は、電源端子と接地端子の間に設けられたソーススイッチを含み、ソーススイッチをノーマリオンとして電流を発生させ、スイッチングによってソーススイッチをオフしたときの電流の変化量を、ソース補償電流として被試験デバイスの電源端子に注入してもよい。

電源補償回路は、電源端子と接地端子の間に設けられたシンクスイッチをさらに含み、シンクスイッチをノーマリオフとし、スイッチングによってシンクスイッチをオンしたときに流れる電流を、被試験デバイスとは別経路に引きこんでもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、温度変動を抑制し、電源電圧を安定化できる。

実施の形態に係る試験装置の構成を示す回路図である。 ソーススイッチにより生成される補償パルス電流を示す波形図である。 制御パターンを計算する方法の一例を示すフローチャートである。 動作電流、電源電流、ソース補償電流およびソースパルス電流の一例を示す波形図である。 消費電力を低減するための制御方法を示す波形図である。 図６（ａ）、（ｂ）は、ＤＵＴと電源補償回路の第１の配置例を示す図である。 ＤＵＴと電源補償回路の第２の配置例を示す図である。 ＤＵＴと電源補償回路の第３の配置例を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。

ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧Ｖ_ＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）Ｓ_ＴＥＳＴを受け、あるいは試験信号Ｓ_ＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。

試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路２０を備える。

試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。

メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧Ｖ_ＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧Ｖ_ＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧Ｖ_ＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流Ｉ_ＤＤと称する。

メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流Ｉ_ＯＰの急峻な変化に追従できない場合がある。たとえば動作電流Ｉ_ＯＰがステップ状に変化するとき、電源電圧Ｖ_ＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧Ｖ_ＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧Ｖ_ＤＤの変動によるものなのかを区別することができないからである。

電源補償回路２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号Ｓ_ＴＥＳＴ（テストパターンＳ_ＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率の時間推移を推定可能であるから、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。

一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流Ｉ_ＯＰに応答してメイン電源１０が生成する電源電流Ｉ_ＤＤもまた予測することができる。そうすると、予測される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路２０によって補うことにより、電源電圧Ｖ_ＤＤを安定化することができる。
なお電源電圧Ｖ_ＤＤ’と電源電流Ｉ_ＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。

電源補償回路２０は、ソース補償回路２０ａ、シンク補償回路２０ｂを備える。たとえばソース補償回路２０ａは、電源端子Ｐ１と接地端子の間に設けられたソーススイッチＳＷ１を含む。同様にたとえばシンク補償回路２０ｂは、電源端子Ｐ１と接地端子の間に設けられたシンクスイッチＳＷ２を含む。ソーススイッチＳＷ１、シンクスイッチＳＷ２はそれぞれ、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチであり、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御される。なお、ソーススイッチＳＷ１と直列に電流源を設けてもよいし、シンクスイッチＳＷ２と直列に電流源を設けてもよい。

ソーススイッチＳＷ１は、電源電圧Ｖ_ＤＤの低下を抑制するために、動作電流Ｉ_ＯＰに対して電源電流Ｉ_ＤＤが不足する電流成分を、補償パルス電流Ｉ_ＳＲＣ（ソースパルス電流）としてＤＵＴ１の電源端子Ｐ１に注入する。ソーススイッチＳＷ１は、メイン電源１０ａの出力端子と接地端子の間に設けられ、そのゲートには、制御信号Ｓ_ＣＮＴ１が入力される。ソーススイッチＳＷ１はノーマリオンであり、定常的なオン状態において所定レベルＩ_ＤＣの電流を発生する。
つまりメイン電源１０の出力電流Ｉ_ＤＤは、定常的に、以下の式で与えられる。
Ｉ_ＤＤ＝Ｉ_ＯＰ＋Ｉ_ＤＣ

ソーススイッチＳＷ１が制御信号Ｓ_ＣＮＴ１に応じてオフすると、ソーススイッチＳＷ１に流れる電流Ｉｓは急峻にゼロとなる。メイン電源１０の応答は、ソーススイッチＳＷ１のスイッチングに追従できないため、ソーススイッチＳＷ１に流れる電流Ｉｓの減少分が、補償パルス電流Ｉ_ＳＲＣとしてＤＵＴ１に注入される。

図２は、ソーススイッチＳＷ１により生成される補償パルス電流Ｉ_ＳＲＣ（Ｉ_ＣＭＰ）を示す波形図である。ソーススイッチＳＷ１は、制御信号Ｓ_ＣＮＴ１がハイレベルのときオン、ローレベルのときオフする。電源補償回路２０は、ソースパルス電流Ｉ_ＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。実効的な補償電流Ｉ_ＣＭＰの波形は、補償パルス電流Ｉ_ＣＭＰの時間平均により与えられる。

一方、シンクスイッチＳＷ２は、電源電圧Ｖ_ＤＤの上昇を抑制するために、動作電流Ｉ_ＯＰに対して過剰な電源電流Ｉ_ＤＤをＤＵＴ１とは別経路に引きこむ。シンクスイッチＳＷ２は、ソーススイッチＳＷ１と同様に、メイン電源１０ａの出力端子と接地端子の間に設けられ、そのゲートには、制御信号Ｓ_ＣＮＴ２が入力される。シンクスイッチＳＷ２はノーマリオフである。シンクスイッチＳＷ２が制御信号Ｓ_ＣＮＴ２に応じてオンすると、補償パルス電流Ｉ_ＳＩＮＫ（シンクパルス電流ともいう）が生成される。メイン電源１０は、シンクスイッチＳＷ２の急速なオフに追従できないため、電源端子Ｐ１に流れ込む電源電流Ｉ_ＤＤから、シンクパルス電流Ｉ_ＳＩＮＫがＤＵＴ１とは別経路に引きこまれる。

ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流Ｉ_ＯＰ、メイン電源１０が出力する電源電流Ｉ_ＤＤ、および電源補償回路２０が出力する補償電流Ｉ_ＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
Ｉ_ＯＰ＝Ｉ_ＤＤ＋Ｉ_ＣＭＰ …（１）
Ｉ_ＣＭＰ＝Ｉ_ＳＲＣ−Ｉ_ＳＩＮＫ …（２）

つまり、補償電流Ｉ_ＣＭＰの正の成分が、ソースパルス電流Ｉ_ＳＲＣとしてソーススイッチＳＷ１から供給され、補償電流Ｉ_ＣＭＰの負の成分が、シンクパルス電流Ｉ_ＳＩＮＫとしてシンクスイッチＳＷ２から供給される。

ドライバＤＲ_１〜ＤＲ_６のうち、ドライバＤＲ_６は、ソーススイッチＳＷ１に割り当てられ、ドライバＤＲ_５はシンクスイッチＳＷ２に割り当てられる。別の少なくともひとつのドライバＤＲ_１〜ＤＲ_４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。

波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４_１〜４_６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ_１〜ＤＲ_６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４_ｉは、入力されたパターン信号Ｓ_ＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲ_ｉへと出力する。

パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４_１〜４_６に対するパターン信号Ｓ_ＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ_１〜ＤＲ_４に対しては、各ドライバＤＲ_ｉが生成すべき試験信号Ｓ_{ＴＥＳＴｉ}を記述するテストパターンＳ_ＰＴＮｉを、そのドライバＤＲ_ｉに対応するインタフェース回路４_ｉに対して出力する。テストパターンＳ_ＰＴＮｉは、試験信号Ｓ_{ＴＥＳＴｉ}の各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。

またパターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰに応じて定められた補償用の制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、ソーススイッチＳＷ１に割り当てられたドライバＤＲ_６が生成すべき制御信号Ｓ_ＣＮＴ１を記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}と、シンクスイッチＳＷ２に割り当てられたドライバＤＲ_５が生成すべき制御信号Ｓ_ＣＮＴ２を記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ２}を含む。制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}、Ｓ_{ＰＴＮ＿ＣＭＰ２}はそれぞれ、各サイクルにおけるソーススイッチＳＷ１、シンクスイッチＳＷ２のオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。

パターン発生器ＰＧは、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}、Ｓ_{ＰＴＮ＿ＣＭＰ２}を生成し、対応するインタフェース回路４_６、４_５に出力する。

上述のように、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４が既知であれば、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形が予測でき、電源電圧Ｖ_ＤＤを一定に保つために発生すべき補償電流Ｉ_ＣＭＰ、すなわちＩ_ＳＲＣ、Ｉ_ＳＩＮＫの時間波形を計算することができる。
予測される動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより大きい場合、電源補償回路２０はソース補償電流Ｉ_ＳＲＣを発生して不足する電流を補う。ソース補償電流Ｉ_ＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソーススイッチＳＷ１を制御する。たとえばソーススイッチＳＷ１を、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。

図３は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に与えるテストパターン、回路情報にもとづいて、ＤＵＴ１の動作電流Ｉ_ＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流Ｉ_ＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路２０によって生成すべき補償電流Ｉ_ＣＭＰとする（Ｓ１０４）。

そして、生成すべき補償電流Ｉ_ＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する（Ｓ１０６）。たとえば、補償電流Ｉ_ＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流Ｉ_ＣＭＰをパルス変調してもよい。

以上が試験装置２の構成である。続いてその動作を説明する。
図４では、ソーススイッチＳＷ１が生成する定常的な電流Ｉ_ＤＣの影響は無視している。図４は、動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、ソース補償電流Ｉ_ＳＲＣおよびソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。ある試験信号Ｓ_ＴＥＳＴが供給されたＤＵＴ１の動作電流Ｉ_ＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流Ｉ_ＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流Ｉ_ＳＲＣを供給しなければ、電源電圧Ｖ_ＤＤは破線で示すように低下する。

電源補償回路２０は、動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分に対応するソース補償電流Ｉ_ＣＭＰを生成する。ソース補償電流Ｉ_ＣＭＰは、制御信号Ｓ_ＣＮＴ１に応じて生成されるソースパルス電流Ｉ_ＳＲＣで与えられる。ソース補償電流Ｉ_ＣＭＰは、動作電流Ｉ_ＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソーススイッチＳＷ１のオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流Ｉ_ＣＭＰを生成できる。

試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号Ｓ_ＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号Ｓ_ＣＮＴ１の周期が４ｎｓであれば、制御信号Ｓ_ＣＮＴ１に含まれる各パルスのオン期間Ｔ_ＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流Ｉ_ＣＭＰの波形は、制御信号Ｓ_ＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流Ｉ_ＳＲＣの波形から、それを生成するために必要な制御信号Ｓ_ＣＮＴ１を導出する方法については後述する。

反対に動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより小さい場合、電源補償回路２０はシンク補償電流Ｉ_ＣＭＰが得られるように、シンクパルス電流Ｉ_ＳＩＮＫを発生して、過剰な電流を引き抜く。

以上が試験装置２の動作である。
このように、電源補償回路２０を設けることにより、メイン電源１０の応答速度の不足を補い、図４に実線で示すように、電源電圧Ｖ_ＤＤを一定に保つことができる。この試験装置２は、以下の利点を有する。

第１に、図１の試験装置２では、単一のメイン電源１０を利用して、シンクとソース両方の補償電流を生成することができる。つまり、メイン電源１０とは別の電源が不要となるため、システムが簡素化され、コストを下げることができる。

また、ソーススイッチＳＷ１およびシンクスイッチＳＷ２は、ＮチャンネルＭＯＳＦＥＴで構成され、そのソースは接地される。したがって、ＭＯＳＦＥＴのゲートソース間電圧Ｖ_ＧＳは制御信号Ｓ_ＣＮＴの電圧と一致し、電源電圧Ｖ_ＤＤの変動の影響を受けにくい。つまりＭＯＳＦＥＴのオン抵抗が、電源電圧Ｖ_ＤＤの変動の影響を受けにくい。ＭＯＳＦＥＴのオン抵抗が変動すると、設計通りの補償電流Ｉ_ＣＭＰを生成できなり、さらなる電源電圧Ｖ_ＤＤの変動を引き起こすことになる。これに対して図１の試験装置２によれば、電源電圧Ｖ_ＤＤが変動したとしても、補償電流Ｉ_ＣＭＰの変動を防止できる。

また、ＮチャンネルＭＯＳＦＥＴは、同サイズのＰチャンネルＭＯＳＦＥＴに比べて、オン抵抗が低いため、電源補償回路２０を小型化できるという利点がある。

なお、図１の電源補償回路２０において、ソーススイッチＳＷ１に流れる定常的な電流Ｉ_ＤＣは無駄な電流であり、メイン電源１０の消費電力を増加させるという問題がある。この問題は、以下の処理により低減できる。
図５は、消費電力を低減するための制御方法を示す波形図である。初期状態において電流Ｉｓ、Ｉ_ＯＰ、Ｉ_ＤＤはいずれもゼロである。時刻ｔ１に、ＤＵＴ１の動作電流が変化することが既知であるとき、パターン発生器ＰＧはそれに先だつ時刻ｔ０から、制御信号Ｓ_ＣＮＴ１のデューティ比を徐々に上昇させ、ソーススイッチＳＷ１に流れる電流Ｉｓを、メイン電源１０が追従可能な速度にて、ゼロから所定電流Ｉ_ＤＣまで増加させる。これにともない、メイン電源１０の出力電流Ｉ_ＤＤも増加する。この間の補償電流Ｉ_ＣＭＰはゼロとなる。

時刻ｔ１〜ｔ２の間の動作は、図２を参照して説明した通りである。時刻ｔ２に補償動作が完了すると、ソーススイッチＳＷ１に流れる電流Ｉ_ＤＣが無駄となる。そこで、パターン発生器ＰＧは、制御信号Ｓ_ＣＮＴ１のデューティ比を徐々に低下させ、ソーススイッチＳＷ１に流れる電流Ｉｓを、メイン電源１０が追従可能な速度でゼロまで低下させる。
図５の制御を行えば、無駄な電流（ハッチング）を減らすことができる。

図１に戻る。図１の試験装置２においては、以下の式が成り立つ。
Ｉ_ＤＤ＝Ｉ_ＯＰ＋（Ｉ_ＤＣ−Ｉ_ＳＲＣ）＋Ｉ_ＳＩＮＫ …（３）

式（３）の右辺に現れる電流（Ｉ_ＤＣ−Ｉ_ＳＲＣ）＋Ｉ_ＳＩＮＫは、電源補償回路２０が、メイン電源１０からＤＵＴ１へ流れる電源電流Ｉ_ＤＤから、ＤＵＴ１とは別経路に引きこむ電流（以下、補償電流Ｉ_ＣＭＰ’という）を表す。この補償電流Ｉ_ＣＭＰ’は、式（２）の補償電流Ｉ_ＣＭＰとは異なる量であることに注意すべきである。
Ｉ_ＣＭＰ’＝（Ｉ_ＤＣ−Ｉ_ＳＲＣ）＋Ｉ_ＳＩＮＫ …（４）
そして、電源補償回路２０に与えられる制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、動作電流Ｉ_ＯＰと補償電流Ｉ_ＣＭＰ’の和が実質的に一定となるように定められている。

図１において、ＤＵＴ１の消費電力Ｐ_ＤＵＴ、ソース補償回路２０ａの消費電力Ｐ_ＳＲＣ、シンク補償回路２０ｂの消費電力Ｐ_ＳＩＮＫはそれぞれ、以下の式で与えられる。
Ｐ_ＤＵＴ＝Ｖ_ＤＤ×Ｉ_ＯＰ
Ｐ_ＳＲＣ＝Ｖ_ＤＤ×（Ｉ_ＤＣ−Ｉ_ＳＲＣ）
Ｐ_ＳＩＮＫ＝Ｖ_ＤＤ×Ｉ_ＳＩＮＫ

ソース補償回路２０ａおよびシンク補償回路２０ｂの消費電力Ｐ_ＳＲＣ、Ｐ_ＳＩＮＫの合計、つまり電源補償回路２０の消費電力Ｐ_ＣＭＰは、
Ｐ_ＣＭＰ＝Ｐ_ＳＲＣ＋Ｐ_ＳＩＮＫ
＝Ｖ_ＤＤ×（Ｉ_ＤＣ−Ｉ_ＳＲＣ）＋Ｖ_ＤＤ×Ｉ_ＳＩＮＫ
＝Ｖ_ＤＤ×（Ｉ_ＤＣ−Ｉ_ＳＲＣ＋Ｉ_ＳＩＮＫ）＝Ｖ_ＤＤ×Ｉ_ＣＭＰ’
で与えられる。

ここで、ＤＵＴ１の消費電力Ｐ_ＤＵＴと電源補償回路２０の消費電力Ｐ_ＣＭＰに着目する。
Ｐ_ＤＵＴ＋Ｐ_ＣＭＰ＝Ｖ_ＤＤ×Ｉ_ＯＰ＋Ｖ_ＤＤ×Ｉ_ＣＭＰ’＝Ｖ_ＤＤ×（Ｉ_ＯＰ＋Ｉ_ＣＭＰ’）
上述のように、動作電流Ｉ_ＯＰと補償電流Ｉ_ＣＭＰ’の和は一定に保たれるため、ＤＵＴ１と電源補償回路２０の消費電力の合計は一定に保たれる。
言い換えれば、電源補償回路２０は、その消費電力Ｐ_ＣＭＰとＤＵＴ１の消費電力Ｐ_ＤＵＴとの和が実質的に一定となるように制御される。

そしてＤＵＴ１と電源補償回路２０それぞれの発熱量Ｑ_ＤＵＴ、Ｑ_ＣＭＰは、それぞれの消費電力Ｐ_ＤＵＴ、Ｐ_ＣＭＰに比例すると近似することができる。つまり、ＤＵＴ１と電源補償回路２０の発熱量の合計も、実質的に一定に保たれると考えてよい。

このような試験装置２において、電源補償回路２０は、ＤＵＴ１と熱的に結合されるように配置されることが好ましい。つまり、ＤＵＴ１と電源補償回路２０は、相互に発生した熱量を交換する。ＤＵＴ１と電源補償回路２０は、一方の発熱量が大きくなると、他方の発熱量が小さくなり、その合計が一定に保たれる関係が成り立つ。したがって、ＤＵＴ１と電源補償回路２０を熱的に結合することにより、ＤＵＴ１と電源補償回路２０の温度の変動を抑制できる。

ＤＵＴ１および電源補償回路２０の温度変動を抑制することにより、以下の効果を得ることができる。
ＤＵＴ１の動作電流Ｉ_ＯＰは温度に依存して変化する。したがって電源電圧Ｖ_ＤＤの変動を抑制するためには、補償電流Ｉ_ＣＭＰ’の量も、温度に依存して変化させる必要がある。したがってもし、ＤＵＴ１と電源補償回路２０が熱的に結合されていなければ、ＤＵＴ１の温度が変動すると、それに応じて補償電流Ｉ_ＣＭＰ’を適切なレベルに調節しなければならない。さもなければ、動作電流Ｉ_ＯＰと補償電流Ｉ_ＣＭＰ’の和が一定に保たれず、電源電圧Ｖ_ＤＤが変動してしまう。

これに対して実施の形態では、ＤＵＴ１と電源補償回路２０が熱的に結合されているため、ＤＵＴ１および電源補償回路２０の温度変動が抑制される。その結果、温度に依存した補償電流Ｉ_ＣＭＰ’の調整が不要となり、あるいは調節が必要であってもその幅が小さくて済むという利点がある。

続いて、ＤＵＴ１と電源補償回路２０を熱的に結合する配置について、好適な具体例をもとに説明する。
図６（ａ）、（ｂ）は、ＤＵＴ１と電源補償回路２０の第１の配置例を示す図である。図６（ａ）は、斜視図、図６（ｂ）は断面図を示す。
ボード３０上には、ＤＵＴ１を着脱可能に装着するためのソケット３２が実装されている。またボード３０上には、電源補償回路２０も実装される。ＤＵＴ１の電源端子Ｐ１とメイン電源１０（不図示）の間は、ボード３０に形成された電源ラインＬ_ＶＤＤを介して接続される。また、電源ラインＬ_ＶＤＤの途中から、補償電流Ｉ_ＣＭＰ’を分岐するようにして、電源補償回路２０が配置される。そして電源補償回路２０とＤＵＴ１は、共通の冷却手段（図６（ａ）において不図示）を介して接続される。

図６（ｂ）は、図６（ａ）の試験装置２の断面図を示す。ＤＵＴ１と電源補償回路２０は、共通の冷却手段３４に接続されている。たとえば冷却手段３４は、ヒートシンクであってもよいし、ペルチェ素子であってもよい。図６（ａ）、（ｂ）の構成によれば、電源補償回路２０とＤＵＴ１の間で、電源補償回路２０とＤＵＴ１の温度が実質的に一定となるように熱交換が行われる。その結果、ＤＵＴ１の温度変動を抑制することができる。

図７は、ＤＵＴ１と電源補償回路２０の第２の配置例を示す図である。図７において、ＤＵＴ１と電源補償回路２０は、近接して配置され、両者は主として電源ラインＬ_ＶＤＤを介して熱的に結合される。電源ラインＬ_ＶＤＤを介して熱交換するためには、ＤＵＴ１と電源補償回路２０の距離が十分に短ければよい。ボード上の配線は、銅とそれに対するメッキ（たとえば金メッキ）で形成されるため、その熱伝導率はきわめて高い。したがって、両者の間隔ｄが数ｍｍ程度であれば、電源ラインＬ_ＶＤＤを介して十分な熱交換が可能となり、ＤＵＴ１と電源補償回路２０を熱的に結合することができる。

図８は、ＤＵＴ１と電源補償回路２０の第３の配置例を示す図である。電源補償回路２０は、ボード３０のソケット３２とは反対の面に、ソケット３２とオーバーラップする位置に実装される。そして、ＤＵＴ１と電源補償回路２０は、主として、ボード３０を貫通するスルーホール３６を介して電気的および熱的に結合される。図８には単一のスルーホール３６のみが示されるが、現実的には、ＤＵＴ１と電源補償回路２０は、多数の並列なスルーホールを介して接続されるため、ＤＵＴ１と電源補償回路２０は、十分な熱交換が可能となる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

ソース補償回路２０ａのみ設ける場合、ソース補償回路２０ａに定常的な電流Ｉ_ＤＣを発生させてもよい。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、ソース補償回路２０ａが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に増加させてもよい。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、ソース補償回路２０ａが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に減少させてもよい。
シンク補償回路２０ｂのみ設ける場合、シンク補償回路２０ｂに定常的な電流Ｉ_ＤＣを発生させてもよい。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、シンク補償回路２０ｂが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に減少させてもよい。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、シンク補償回路２０ｂが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流Ｉ_ＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを発生させることができる。

１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、１２ａ…補助電源、ＳＷ１…ソーススイッチ、ＳＷ２…シンクスイッチ、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、２０…電源補償回路、２０ａ…ソース補償回路、２０ｂ…シンク補償回路、３０…ボード、３２…ソケット、３４…冷却手段。

Claims (9)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電力を供給するメイン電源と、
   制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償電流を生成し、前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償電流を前記被試験デバイスとは別経路に引きこむように構成された電源補償回路と、
   を備え、
   前記補償電流は、それと前記被試験デバイスの電源端子に流れ込む動作電流との和が実質的に一定となるように生成され、
   前記電源補償回路は、試験状態において前記被試験デバイスと熱的に結合されるように配置されることを特徴とする試験装置。
2. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電力を供給するメイン電源と、
   制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償電流を生成し、前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償電流を前記被試験デバイスとは別経路に引きこむように構成された電源補償回路と、
   を備え、
   前記電源補償回路は、その消費電力と前記被試験デバイスの消費電力との和が実質的に一定となるように制御され、
   前記電源補償回路は、試験状態において前記被試験デバイスと熱的に結合されるように配置されることを特徴とする試験装置。
3. 前記電源補償回路と前記被試験デバイスは、共通の冷却手段を介して接続されることを特徴とする請求項１または２に記載の試験装置。
4. 前記冷却手段は、ヒートシンクを含むことを特徴とする請求項３に記載の試験装置。
5. 前記冷却手段は、ペルチェ素子を含むことを特徴とする請求項３に記載の試験装置。
6. 前記被試験デバイスが装着されるソケットが実装されるボードをさらに備え、
   前記電源補償回路は、前記ボードの前記ソケットと同じ面であって、前記ソケットと隣接する位置に実装され、
   前記電源補償回路と前記被試験デバイスは、前記メイン電源と前記被試験デバイスの前記電源端子の間を電気的に接続する電源ラインを介して、熱的に結合されることを特徴とする請求項１または２に記載の試験装置。
7. 前記被試験デバイスが装着されるソケットが実装されるボードをさらに備え、
   前記電源補償回路は、前記ボードの前記ソケットとは反対の面であって、前記ソケットとオーバーラップする位置に実装されていることを特徴とする請求項１または２に記載の試験装置。
8. 前記電源補償回路は、前記電源端子と接地端子の間に設けられたソーススイッチを含み、前記ソーススイッチをノーマリオンとして電流を発生させ、スイッチングによって前記ソーススイッチをオフしたときの電流の変化量を、ソース補償電流として前記被試験デバイスの前記電源端子に注入することを特徴とする請求項１から７のいずれかに記載の試験装置。
9. 前記電源補償回路は、
   前記電源端子と接地端子の間に設けられたシンクスイッチをさらに含み、前記シンクスイッチをノーマリオフとし、スイッチングによって前記シンクスイッチをオンしたときに流れる電流を、前記被試験デバイスとは別経路に引きこむことを特徴とする請求項８に記載の試験装置。

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