JP2013174508A - インパルス応答波形の生成方法、生成装置、それを用いた試験装置 - Google Patents

Abstract

【課題】状態が変動する制御系におけるインパルス応答を簡易に計算する。
【解決手段】インパルスは、初期状態φ_１である制御系に対して、時刻ｔ_１に与えられる。制御系は、時刻ｔ_１以降、時刻ｔ_２、ｔ_３、…ｔ_Ｎ（Ｎは整数）それぞれにおいて、状態φ_２、φ_３、…φ_Ｎに遷移する。インパルス応答波形生成装置５０の波形取得部５２は、制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１、第２、…第Ｎ波形ｈ_１（ｔ）〜ｈ_Ｎ（ｔ）を取得する。波形合成部５４は、第１波形ｈ_１（ｔ）を、対応するインパルスの前縁が時刻ｔ_１となるように、第２波形ｈ_２（ｔ）、第３波形ｈ_３（ｔ）、…第Ｎ波形ｈ_４（ｔ）それぞれを、対応するインパルスの後縁のタイミングが時刻ｔ_２、ｔ_３、…ｔ_Ｎと一致するように時間軸上でシフトし、第１波形から第Ｎ波形それぞれの部分波形を、時刻ｔ_２、ｔ_３、…ｔ_Ｎにおいて連続的につなぎ合わせる。
【選択図】図６

Description

本発明は、インパルス応答波形の生成技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。

ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。

電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。

特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。補償回路は、スイッチ素子のオン状態において、メイン電源とは別の経路から被試験デバイスの電源端子にパルス状の補償電流を注入（ソース）し、および／または、パルス状の補償電流を被試験デバイスとは別の経路に引き込む（シンク）よう構成される。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、補償回路のスイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチ素子を制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。あるいはスイッチ素子に対する制御パターンを適切に定義しておくことにより、電源電圧を所望の波形とすることができる。

図１（ａ）、（ｂ）は、メイン電源１０、電源補償回路１２およびＤＵＴ１を含む制御系を示す回路図である。たとえばメイン電源１０は、デジタル制御回路とデジタル／アナログ変換器の組み合わせ、あるいは、リニアレギュレータ、スイッチングレギュレータである。メイン電源１０は、フィードバック制御によって、制御量である電源電圧Ｖ_ＤＤが目標値Ｖ_ＲＥＦと一致するように、その出力（制御指令）Ｖ_ＯＵＴを変化させる。Ｚｐｓはメイン電源１０の出力インピーダンスおよび電源ラインのインピーダンスの合成インピーダンスを示す。

電源補償回路１２は、パルス状の補償電流をソースし、あるいはシンクする。ソースパルス電流Ｉ_ＳＲＣを注入することにより、メイン電源１０の応答遅れが補償され、電源電圧Ｖ_ＤＤが目標値Ｖ_ＲＥＦに素早く収束する。

電源補償回路１２に対する制御パターンＳ_ＣＮＴを定義するためには、電源補償回路１２がパルス状の補償電流をソースあるいはシンクしたときに、メイン電源および被試験デバイスの系に及ぼす応答、つまりインパルス応答波形が既知である必要がある。ここでのインパルス応答波形は、たとえば、ソースパルス電流Ｉ_ＳＲＣを注入しないときの電源電圧波形Ｖ_ＤＤ（ｔ）と、注入したときの電源電圧波形Ｖ_ＤＤ’（ｔ）の差分、つまりソースパルス電流Ｉ_ＳＲＣが引き起こす電源電圧変動として定義される。

特許文献２には、メイン電源にパルス電流を作用させて、インパルス応答波形を導出する技術が開示される。

特開２００７−２０５８１３号公報 国際公開第１０／０２９７０９Ａ１号パンフレット

図１（ｂ）に示すように、電源補償回路１２から、ＤＵＴ１およびメイン電源１０をみたインピーダンスは、ＺｐｓとＺｌｏａｄの並列インピーダンスで与えられる。上述のように、ＤＵＴ１のインピーダンスＺｌｏａｄは、ＤＵＴ１に与えるテストパターンに応じて時々刻々と変動とする。

図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）の系の動作波形図である。Ｖ_ＤＤ（ｔ）は、ソースパルス電流Ｉ_ＳＲＣを注入しないときの電源電圧Ｖ_ＤＤの波形であり、Ｖ_ＤＤ’（ｔ）はソースパルス電流Ｉ_ＳＲＣを時刻ｔｉに注入したときの電源電圧Ｖ_ＤＤの波形である。

インピーダンスＺｌｏａｄの変動量が小さければ、並列インピーダンスＺｐｓ／／Ｚｌｏａｄは一定とみなすことができる。図２（ａ）はこの仮定が成り立つときの波形図である。この場合、ソースパルス電流Ｉ_ＳＲＣを注入したときの電源電圧Ｖ_ＤＤのインパルス応答波形Ｖ_ＤＤ’（ｔ）は、ソースパルス電流Ｉ_ＳＲＣを注入する時刻ｔｉによらず、同じ波形となり、注入時刻ｔｉに応じて時間軸方向にシフトすればよい。また、並列インピーダンスＺｐｓ／／Ｚｌｏａｄが一定であるため、系が線形となり、ソースパルス電流Ｉ_ＳＲＣを注入したときに発生する電源電圧Ｖ_ＤＤの変動波形ΔＶ_ＤＤ（ｔ）は、Ｖ_ＤＤ（ｔ）とＶ_ＤＤ’（ｔ）の差分で求めることができる。つまり、あらかじめひとつの波形Ｖ_ＤＤ’（ｔ）が既知であれば、さまざまな注入時刻ｔｉに対する電源変動のインパルス応答波形ΔＶ_ＤＤ（ｔ）を計算できる。

一方、インピーダンスＺｌｏａｄの変動量が大きいと、並列インピーダンスＺｐｓ／／Ｚｌｏａｄも時々刻々と変化する。図２（ｂ）は、並列インピーダンスが変動するときの波形図である。並列インピーダンスが時々刻々と変化する場合、制御系が非線形に振る舞うため、ソースパルス電流Ｉ_ＳＲＣを注入したときの電源電圧Ｖ_ＤＤのインパルス応答波形Ｖ_ＤＤ’（ｔ）は、ソースパルス電流Ｉ_ＳＲＣの注入時刻ｔｉによって異なった波形となる。つまり電源電圧のインパルス応答波形Ｖ_ＤＤ’（ｔ）あるいは電源電圧変動のインパルス応答波形ΔＶ_ＤＤ（ｔ）を、注入時刻ｔｉごとに用意する必要がある。

インパルス応答波形Ｖ_ＤＤ’（ｔ）を、注入時刻ｔｉごとにあらかじめ計算しておき、メモリに格納しておくとなると、膨大なメモリが必要となる。反対に、インパルス応答Ｖ_ＤＤ’（ｔ）をその都度計算する場合、非線形制御系のインパルス応答を計算することになるため、シミュレータによる過渡解析が必要となり、膨大な計算時間がかかるため、リアルタイム処理は難しい。

ここで例示した電源装置のみでなく、さまざまな制御系において、インパルス応答を求めたい場合がある。ここでのインパルス応答とは、制御系の入出力間のインパルス応答のほか、系の途中の外乱と出力間に対するインパルス応答なども含む。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、状態、言い換えれば伝達関数がダイナミックに変動する制御系におけるインパルス応答を簡易に計算する技術の提供にある。

本発明のある態様は、状態が時間とともに変化する制御系のインパルス応答波形の生成装置に関する。インパルスは、初期状態φ_１である制御系に対して、時刻ｔ_１に与えられ、制御系は、時刻ｔ_１以降、時刻ｔ_２、ｔ_３、…ｔ_Ｎ（Ｎは整数）それぞれにおいて、状態φ_２、φ_３、…φ_Ｎに遷移する。インパルス応答波形生成装置は、制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１、第２、…第Ｎ波形を取得する波形取得部と、第１波形を、対応するインパルスの前縁が時刻ｔ_１となるように、第２波形、第３波形、…第Ｎ波形それぞれを、対応するインパルスの後縁のタイミングが時刻ｔ_２、ｔ_３、…ｔ_Ｎと一致するように時間軸上でシフトし、第１波形から第Ｎ波形それぞれの部分波形を、時刻ｔ_２、ｔ_３、…ｔ_Ｎにおいて連続的につなぎ合わせることにより、目的とするインパルス応答波形を生成する波形合成部と、を備える。

この態様によると、インパルスに起因する過渡応答が終了する前に、状態が変化する制御系におけるインパルス応答を、簡易に計算することができる。

本発明の別の態様は、被試験デバイスを試験する試験装置に関する。試験装置は、被試験デバイスの電源端子に電源電圧を供給するメイン電源と、制御パターンに応じたパルス状の補償電流を、メイン電源とは別の経路から被試験デバイスの電源端子に注入し、および／または、制御パターンに応じたパルス状の補償電流を被試験デバイスとは別の経路に引き込む補償回路と、補償回路がパルス状の補償電流を注入し、および／または引き込んだときに発生する電源電圧変動もしくは電源電流変動の波形を生成する上述のインパルス応答波形生成装置と、を備える。時刻ｔ_１は、パルス状の補償電流を注入し、および／または引き込む時刻であり、制御系の状態は、被試験デバイスのインピーダンスに応じて変化し、時刻ｔ_２、ｔ_３、…ｔ_Ｎは、被試験デバイスのインピーダンスが変化する時刻である。

この態様によれば、被試験デバイスのインピーダンスがダイナミックに変動する制御系において、パルス状の補償電流に対するインパルス応答を簡易に計算できる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、状態が時間とともに変化する制御系のインパルス応答波形を生成できる。

図１（ａ）、（ｂ）は、メイン電源、電源補償回路およびＤＵＴを含む制御系を示す回路図である。 図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）の系の動作波形図である。 ある制御系のブロック図である。 図３の制御系のインパルス応答を示す波形図である。 図５（ａ）〜（ｄ）は、実施の形態に係るインパルス応答波形の生成方法を示す波形図である。 実施の形態に係るインパルス応答波形の生成装置の構成を示すブロック図である。 変形例に係るインパルス応答波形生成装置の構成を示すブロック図である。 実施の形態に係る試験装置の構成を示す回路図である。 制御パターンを計算する方法の一例を示すフローチャートである。 動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、補償電流Ｉ_ＣＭＰおよびソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。 図８の試験装置のインパルス応答を示す波形図である。 図８の電源装置の簡略化されたブロック図である。 パターン発生器の構成を示すブロック図である。 図１３のパターン発生器の動作波形図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、ある制御系のブロック図である。入力はＡ、出力はＯＵＴであり、その伝達関数はＨ（ｓ）である。伝達関数Ｈ（ｓ）は時間とともにダイナミックに変化する。本実施の形態では、このような制御系のインパルス応答を簡易に求める技術が提供される。

制御系の伝達関数Ｈ（ｓ）すなわち制御系の状態は、Ｎ個の状態φ_１〜φ_Ｎを取り得るものとする。図４は、図３の制御系のインパルス応答を示す波形図である。制御系が初期状態φ_１であるときに、入力Ａとして、時刻ｔ１にインパルス信号δ（ｔ−ｔ_１）が入力される。インパルス信号δ（ｔ−ｔ_１）は、有限のパルス幅ΔＴを有するものとする。デジタル制御系においては、パルス幅ΔＴはたとえば１クロック周期である。

時刻ｔ_１以降、時刻ｔ_２、ｔ_３、…ｔ_Ｎ（Ｎは整数）それぞれにおいて、制御系は、状態φ_２、φ_３、…φ_Ｎに遷移する。つまりインパルス入力に起因する過渡応答が終了する前に、制御系の状態は変化していく。インパルスが入力される時刻ｔ_１は、時刻ｔ_２より前の任意の位置を取りうるものとし、時刻ｔ_１に応じてインパルス応答ΔＯＵＴは異なる波形を有する。ここでは、任意の時刻ｔ_１に対するインパルス応答ΔＯＵＴを求めたい。

図５（ａ）〜（ｄ）は、実施の形態に係るインパルス応答波形の生成方法を示す波形図である。図５（ａ）には、インパルス入力δ（ｔ）と、制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１波形ｈ_１（ｔ）〜第Ｎ波形ｈ_Ｎ（ｔ）が示される。図５（ｂ）には、制御系の状態遷移が示される。

この生成方法では、はじめに図５（ａ）に示す第１波形ｈ_１（ｔ）、第２波形ｈ_２（ｔ）、…第Ｎ波形ｈ_Ｎ（ｔ）が取得される。続いて、第１波形ｈ_１（ｔ）を、それと対応するインパルスδ（ｔ）の前縁（ポジティブエッジ）ＰＥが時刻ｔ_１となるように時間軸上でシフトする。また第２波形ｈ_２（ｔ）、第３波形ｈ_３（ｔ）、…第Ｎ波形ｈ_Ｎ（ｔ）について、第ｉ波形ｈｉ（ｔ）を、それと対応するインパルスδ（ｔ）の後縁（ネガティブエッジ）ＮＥのタイミングが時刻ｔ_ｉと一致するように時間軸上でシフトする。図５（ｃ）には、各波形が時間軸上でシフトされる様子が示される。ここではインパルスδ（ｔ）が正のパルスである場合を考えているが、インパルスδ（ｔ）が負のパルスである場合、前縁はパルスのネガティブエッジとなり、後縁はパルスのポジティブエッジとなる。

シフトされた波形ｈ_２（ｔ−ｔ_２＋ΔＴ）、ｈ_３（ｔ−ｔ_３＋ΔＴ）はそれぞれ、時刻ｔ_２、ｔ_３において直前の波形と連続となるように、係数Ｋ_２、Ｋ_３倍される。
そして、図５（ｄ）に示すように、第１波形ｈ_１（ｔ−ｔ_１）から第Ｎ波形ｈ_Ｎ（ｔ−ｔ_Ｎ＋ΔＴ）それぞれの部分波形を、時刻ｔ_２、ｔ_３、…ｔ_Ｎにおいて連続的につなぎ合わせることにより、目的とするインパルス応答波形ｈ（ｔ）を生成する。すなわち、インパルス応答波形ｈ（ｔ）は、期間ｔ_１〜ｔ_２において波形ｈ_１（ｔ−ｔ_１）と一致し、期間ｔ_２〜ｔ_３において、波形Ｋ_２×ｈ_２（ｔ−ｔ_２＋ΔＴ）と一致し、時刻ｔ_３以降において、波形Ｋ_３×ｈ_３（ｔ−ｔ_３＋ΔＴ）と一致する。

図６は、実施の形態に係るインパルス応答波形の生成装置の構成を示すブロック図である。
インパルス応答波形生成装置５０は、波形取得部５２、波形合成部５４、を備える。波形取得部５２は、制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１、第２、…第Ｎ波形ｈ_１（ｔ）、ｈ_２（ｔ）、…ｈ_Ｎ（ｔ）を取得する。

波形取得部５２は、あらかじめ計算、あるいは測定された第１波形ｈ_１（ｔ）〜第Ｎ波形ｈ_Ｎ（ｔ）を格納するメモリを含んでもよい。
あるいは波形取得部５２は、第１波形ｈ_１（ｔ）〜第Ｎ波形ｈ_Ｎ（ｔ）をリアルタイムで計算する波形演算部を含んでもよい。制御系の状態が不変であるときのインパルス応答の計算負荷をそれほど大きくないため、リアルタイムで演算することも可能であり、それによりメモり容量を低減できる。

波形合成部５４は、波形シフト部５６、セレクタ５８、乗算器６０、係数生成部６２、フリップフロップ６４、コントローラ７０を備える。
波形シフト部５６は、第１波形ｈ_１（ｔ）を、それと対応するインパルスδ（ｔ）の前縁（ポジティブエッジ）が時刻ｔ_１となるように時間軸上でシフトする。また波形シフト部５６は、第２波形ｈ_２（ｔ）、第３波形ｈ_３（ｔ）、…第Ｎ波形ｈ_Ｎ（ｔ）それぞれを、それぞれと対応するインパルスδ（ｔ）の後縁（ネガティブエッジ）のタイミングが時刻ｔ_２、ｔ_３、…ｔ_Ｎと一致するように時間軸上でシフトする。

波形シフト部５６は、波形ｈ_１（ｔ）〜ｈ_Ｎ（ｔ）ごとに設けられた可変遅延回路Ｄ_１〜Ｄ_Ｎ（あるいはシフトレジスタ）を含む。コントローラ７０は、各可変遅延回路Ｄｉの遅延量（シフト量）を、対応する時刻ｔ_ｉに応じて設定する。シフト量は上述した通りである。

セレクタ５８には、シフトされた波形ｈ_１（ｔ−ｔ_１）、ｈ_２（ｔ−ｔ_２＋ΔＴ）〜ｈ_Ｎ（ｔ−ｔ_Ｎ＋ΔＴ）が入力される。コントローラ７０は、期間ｔ_ｉ〜ｔ_ｉ＋１（１≦ｉ≦Ｎ）おいて、ｉ番目の波形ｈ_ｉ（ｔ）を選択する。たとえばＮ＝３のとき、期間ｔ_１〜ｔ_２において第１波形ｈ_１（ｔ−ｔ_１）を選択し、続く期間ｔ_２〜ｔ_３において第２波形ｈ_２（ｔ−ｔ_２＋ΔＴ）を選択し、続く時刻ｔ_３以降の期間において第３波形ｈ_３（ｔ−ｔ_３＋ΔＴ）を選択する。

乗算器６０は、セレクタ５８によって選択された各波形ｈ_ｉ（ｔ）に、それと対応する係数Ｋ_ｉを乗ずる。乗算器６０の出力は、目的とするインパルス応答波形ｈ（ｔ）となる。係数生成部６２は、第ｉ波形ｈ_ｉ（ｔ）と第ｉ＋１波形ｈ_ｉ＋１（ｔ）をつなぎ合わせるときに、時刻ｔ_ｉ＋１における第ｉ＋１波形ｈ_ｉ＋１（ｔ）の値が、時刻ｔ_ｉ＋１における第ｉ波形ｈ_ｉ（ｔ）の値と一致するように、係数Ｋ_ｉ＋１を計算する。フリップフロップ６４には、最新のインパルス応答波形ｈ（ｔ）の値が格納される。係数生成部６２は、時刻ｔ_ｉ＋１にセレクタ５８から出力される波形ｈ_ｉ＋１（ｔ）が、フリップフロップ６４の値ｈ（ｔ_ｉ＋１）と一致するように、式（１）にしたがって係数Ｋ_ｉ＋１を計算する。
Ｋ_ｉ＋１＝ｈ（ｔ_ｉ＋１）／ｈ_ｉ＋１（ΔＴ） …（１）

以上がインパルス応答波形生成装置５０の構成である。
このインパルス応答波形生成装置５０によれば、簡易な演算によってインパルス応答ｈ（ｔ）を計算することができる。実施の形態に係るインパルス応答の生成方法は、必ずしも数学的に裏付けられたものではない。しかしながら本発明者が検討したところ、制御系の状態が変化する場合に、その状態が不変であるとの仮定のもと計算されたインパルス応答に比べて、実施の形態に係る生成方法により得られるインパルス応答は、１桁近く高い精度を有することが確認された。

図７は、変形例に係るインパルス応答波形生成装置５０ａの構成を示すブロック図である。
図７の波形合成部５４ａは、図６の係数生成部６２、フリップフロップ６４に代えて、メモリ６６を備える。上述のようにインパルスの入力時刻ｔ_１は任意である。この変形例では、時刻ｔ_１ごとの係数Ｋ_２〜Ｋ_Ｎがあらかじめ計算されている。たとえば時刻ｔ_１が０〜Ｍを取り得るとき、時刻ｔ_１ごとの係数のテーブル６８＿０〜６８＿Ｍが、メモリ６６に格納されている。コントローラ７０は、時刻ｔ_１に応じたテーブルを選択し、そのテーブルに格納された係数Ｋ_２〜Ｋ_Ｎを乗算器６０に出力する。

図６、図７ではセレクタ５８によって波形をつなぎ合わせる処理を行ったが、それに代えて、つなぎ合わせる波形をメモリに連続的に書き込むことによって波形をつなぎ合わせてもよく、波形をつなぎ合わせる手段は特に限定されない。

続いて、実施の形態に係るインパルス応答波形生成装置５０の好適な用途を説明する。

図８は、実施の形態に係る試験装置２の構成を示す回路図である。図８には、試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。

ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧Ｖ_ＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）Ｓ_ＴＥＳＴを受け、あるいは試験信号Ｓ_ＴＥＳＴに応じたデータを試験装置２に対して出力する。図８には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。

試験装置２は、電源装置８、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲを備える。

試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図８では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。

電源装置８は、メイン電源１０および電源補償回路１２を含む。
メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧Ｖ_ＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧Ｖ_ＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧Ｖ_ＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流Ｉ_ＤＤと称する。

メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流Ｉ_ＯＰの急峻な変化に追従できない場合がある。たとえば動作電流Ｉ_ＯＰがステップ状に変化するとき、電源電圧Ｖ_ＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧Ｖ_ＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧Ｖ_ＤＤの変動によるものなのかを区別することができないからである。

電源補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号Ｓ_ＴＥＳＴ（テストパターンＳ_ＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。

一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流Ｉ_ＯＰに応答してメイン電源１０が生成する電源電流Ｉ_ＤＤ、あるいは電源電圧Ｖ_ＤＤもまた予測することができる。そうすると、予測される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路１２によって補うことにより、電源電圧Ｖ_ＤＤを安定化することができる。
なお電源電圧Ｖ_ＤＤ’と電源電流Ｉ_ＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。

電源補償回路１２は、ソース電流源１２ｂ、シンク電流源１２ｃを備える。ソース電流源１２ｂ、シンク電流源１２ｃはそれぞれ、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチを含み、それぞれが制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御される。

ソース電流源１２ｂが制御信号Ｓ_ＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）Ｉ_ＳＲＣが生成される。電源補償回路１２は、ソースパルス電流Ｉ_ＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。シンク電流源１２ｃは、別の固定電圧端子（たとえば接地端子）とＤＵＴ１の電源端子Ｐ１の間に設けられる。シンク電流源１２ｃが制御信号Ｓ_ＣＮＴ２に応じてオンすると、補償パルス電流Ｉ_ＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路１２は、電源端子Ｐ１に流れ込む電源電流Ｉ_ＤＤから、シンクパルス電流Ｉ_ＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。

ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流Ｉ_ＯＰ、メイン電源１０が出力する電源電流Ｉ_ＤＤ、および電源補償回路１２が出力する補償電流Ｉ_ＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
Ｉ_ＯＰ＝Ｉ_ＤＤ＋Ｉ_ＣＭＰ …（１）
Ｉ_ＣＭＰ＝Ｉ_ＳＲＣ−Ｉ_ＳＩＮＫ …（２）
つまり、補償電流Ｉ_ＣＭＰの正の成分が、ソースパルス電流Ｉ_ＳＲＣとしてソース電流源１２ｂから供給され、補償電流Ｉ_ＣＭＰの負の成分が、シンクパルス電流Ｉ_ＳＩＮＫとしてシンク電流源１２ｃから供給される。

ドライバＤＲ_１〜ＤＲ_６のうち、ドライバＤＲ_６は、ソース電流源１２ｂに割り当てられ、ドライバＤＲ_５はシンク電流源１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ_１〜ＤＲ_４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。

波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４_１〜４_６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ_１〜ＤＲ_６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４_ｉは、入力されたパターン信号Ｓ_ＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲ_ｉへと出力する。

パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４_１〜４_６に対するパターン信号Ｓ_ＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ_１〜ＤＲ_４に対しては、各ドライバＤＲ_ｉが生成すべき試験信号Ｓ_{ＴＥＳＴｉ}を記述するテストパターンＳ_ＰＴＮｉを、そのドライバＤＲ_ｉに対応するインタフェース回路４_ｉに対して出力する。テストパターンＳ_ＰＴＮｉは、試験信号Ｓ_{ＴＥＳＴｉ}の各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。

またパターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰに応じて定められた補償用の制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、ソース電流源１２ｂに割り当てられたドライバＤＲ_６が生成すべき制御信号Ｓ_ＣＮＴ１を記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}と、シンク電流源１２ｃに割り当てられたドライバＤＲ_５が生成すべき制御信号Ｓ_ＣＮＴ２を記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ２}を含む。制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}、Ｓ_{ＰＴＮ＿ＣＭＰ２}はそれぞれ、各サイクルにおけるソース電流源１２ｂ、シンク電流源１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。

パターン発生器ＰＧは、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}、Ｓ_{ＰＴＮ＿ＣＭＰ２}を生成し、対応するインタフェース回路４_６、４_５に出力する。

上述のように、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４が既知であれば、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形が予測でき、電源電圧Ｖ_ＤＤを一定に保つために発生すべき補償電流Ｉ_ＣＭＰ、すなわちＩ_ＳＲＣ、Ｉ_ＳＩＮＫの時間波形を計算することができる。
予測される動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより大きい場合、電源補償回路１２はソース補償電流Ｉ_ＳＲＣを発生して不足する電流を補う。ソース補償電流Ｉ_ＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源１２ｂを制御する。たとえばソース電流源１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。

図９は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流Ｉ_ＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流Ｉ_ＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路１２によって生成すべき補償電流Ｉ_ＣＭＰとする（Ｓ１０４）。

そして、生成すべき補償電流Ｉ_ＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する（Ｓ１０６）。たとえば、補償電流Ｉ_ＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流Ｉ_ＣＭＰをパルス変調してもよい。

図１０は、動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、補償電流Ｉ_ＣＭＰおよびソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。ある試験信号Ｓ_ＴＥＳＴが供給されたＤＵＴ１の動作電流Ｉ_ＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流Ｉ_ＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流Ｉ_ＳＲＣを供給しなければ、電源電圧Ｖ_ＤＤは破線で示すように低下する。

電源補償回路１２は、動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分に対応するソース補償電流Ｉ_ＣＭＰを生成する。ソース補償電流Ｉ_ＣＭＰは、制御信号Ｓ_ＣＮＴ１に応じて生成されるソースパルス電流Ｉ_ＳＲＣで与えられる。ソース補償電流Ｉ_ＣＭＰは、動作電流Ｉ_ＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース電流源１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流Ｉ_ＣＭＰを生成できる。

試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号Ｓ_ＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号Ｓ_ＣＮＴ１の周期が４ｎｓであれば、制御信号Ｓ_ＣＮＴ１に含まれる各パルスのオン期間Ｔ_ＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流Ｉ_ＣＭＰの波形は、制御信号Ｓ_ＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流Ｉ_ＳＲＣの波形から、それを生成するために必要な制御信号Ｓ_ＣＮＴ１を導出する方法については後述する。

反対に動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより小さい場合、電源補償回路１２はシンク補償電流Ｉ_ＣＭＰが得られるように、シンクパルス電流Ｉ_ＳＩＮＫを発生して、過剰な電流を引き抜く。

電源補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図９に実線で示すように、電源電圧Ｖ_ＤＤを一定に保つことができる。

以上が試験装置２の基本的な構成である。続いて、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を計算する技術について説明する。

図１１は、図８の試験装置のインパルス応答を示す波形図である。たとえばＤＵＴ１のインピーダンスは、初期状態においてＺ_１であり、時刻ｔ_２、ｔ_３にＺ_２、Ｚ_３に遷移する。ソースパルス電流Ｉ_ＳＲＣは時刻ｔ_１に発生する。Ｖ_ＤＤ（ｔ）は、ソースパルス電流Ｉ_ＳＲＣが発生しないときの電源電圧Ｖ_ＤＤの波形であり、Ｖ_ＤＤ’（ｔ）は、ソースパルス電流Ｉ_ＳＲＣが発生したときの電源電圧Ｖ_ＤＤの波形である。インパルス応答ｈ（ｔ）は、Ｖ_ＤＤ’（ｔ）とＶ_ＤＤ（ｔ）の差分波形ΔＶ_ＤＤ（ｔ）となる。

図１２は、図８の電源装置８の簡略化されたブロック図である。出力ＯＵＴは、電源電圧Ｖ_ＤＤに対応し、入力ＲＥＦは、電源電圧Ｖ_ＤＤの目標値である。また入力Ａは、電源補償回路１２が生成されるパルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫに対応する。伝達関数Ｇ１（ｓ）は、主としてメイン電源１０および電源ラインに対応し、伝達関数Ｇ２（ｓ）は、ＤＵＴ１に対応する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を計算するためには、入力Ａから出力ＯＵＴに対するインパルス応答を知る必要がある。

図１３は、パターン発生器ＰＧの構成を示すブロック図である。図１３には、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}の生成に関連するブロックのみが示される。
パターン発生器ＰＧは、テストパターン生成部８０、ＤＵＴ動作予測部８２、上述のインパルス応答波形生成装置５０、制御パターン生成部８４を備える。
テストパターン生成部８０は、ＤＵＴ１のＩ／Ｏ端子Ｐ３に与えるテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４を生成する。ＤＵＴ動作予測部８２は、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４が与えられたときにＤＵＴ１に生ずるであろう状態遷移を予測する。具体的には、ＤＵＴ動作予測部８２は、ＤＵＴ１のインピーダンスＺ（もしくは動作電流Ｉ_ＤＤ）がどのように状態遷移するかを計算する。

テストパターンに応じて、ＤＵＴ１のインピーダンスＺが、時刻Ｔ_１、Ｔ_２、…Ｔ_Ｍにおいて順にＺ_１、Ｚ_２、…Ｚ_Ｍをとるものとする。インピーダンスＺは、上述のインパルス応答波形生成装置５０の説明における状態φに対応するものであり、時刻Ｔは、インパルス応答波形生成装置５０における時刻ｔに対応する。

制御パターン生成部８４にも、ＤＵＴ１の状態遷移の情報が与えられる。制御パターン生成部８４は、パルス電流Ｉ_ＳＲＣ（Ｉ_ＳＩＮＫ）を入力する時刻ｔ１を示すデータを、インパルス応答波形生成装置５０に入力する。

インパルス応答波形生成装置５０は、インピーダンスＺ_１〜Ｚ_Ｍそれぞれについて、インパルス応答波形ｈ_１（ｔ）〜ｈ_Ｍ（ｔ）を取得する。そしてインパルス応答波形生成装置５０は、時刻ｔ_１と時刻Ｔ_１〜Ｔ_Ｍにもとづいて、インパルス応答ｈ（ｔ）を生成する。

以上が試験装置２の構成である。続いてその動作を説明する。
図１４は、図１３のパターン発生器ＰＧの動作波形図である。インパルス応答波形生成装置５０は、時刻ｔ_１が、Ｔ_ｊ＜ｔ_１＜Ｔ_ｊ＋１であるとき、時刻Ｔ_ｊ＋１をｔ_２、Ｔ_ｊ＋２をｔ_３、…として、またインピーダンスＺ_ｊを初期状態φ_１、Ｚ_ｊ＋１をφ_２、…として、上述の方法によってインパルス応答ｈ（ｔ）を生成する。

このようにして、インパルス応答波形生成装置５０は、パルス電流をソース、あるいはシンクしたときに発生する電源電圧Ｖ_ＤＤあるいは電源電流Ｉ_ＤＤの変動であるインパルス応答波形ｈ（ｔ）を生成する。制御パターン生成部８４は、ＤＵＴ動作予測部８２の出力にもとづいて電源補償回路１２が生成すべき補償電流Ｉ_ＣＭＰの波形を計算する。そして各時刻におけるインパルス応答波形ｈ（ｔ）を利用して、補償電流Ｉ_ＣＭＰが得られるように電源補償回路１２を制御する制御パターンＳ_{ＰＴＮ＿ＣＭＰ１}、Ｓ_{ＰＴＮ＿ＣＭＰ２}を生成する。

以上が試験装置２の構成である。

試験装置２においては、ソースパルス電流Ｉ_ＳＲＣ、シンクパルス電流Ｉ_ＳＩＮＫが発生してから、電源電圧Ｖ_ＤＤの過渡応答が終了する前に、ＤＵＴ１のインピーダンスが変化する場合がある。このような場合には、非線形な系の応答を計算する必要があり、電源電圧変動ΔＶ_ＤＤのインパルス応答波形の厳密解を求めるためには、膨大な計算が必要となり、リアルタイム処理は困難である。この試験装置２によれば、インパルス応答波形生成装置５０を用いることにより、高速にインパルス応答を生成できる。

試験装置２にインパルス応答波形生成装置５０を用いることにより、負荷インピーダンスＺｌｏａｄとメイン電源１０の出力インピーダンスＺｐｓの合成インピーダンスが一定との前提で生成されたインパルス応答に比べて一桁以上高い精度で、インパルス応答波形を生成することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

実施の形態では、電源補償回路１２がソース電流源１２ｂとシンク電流源１２ｃを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源１２ｂのみ設ける場合、ソース電流源１２ｂに定常的な電流Ｉ_ＤＣを発生させる。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、ソース電流源１２ｂが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に増加させる。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、ソース電流源１２ｂが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に減少させる。
シンク電流源１２ｃのみ設ける場合、シンク電流源１２ｃに定常的な電流Ｉ_ＤＣを発生させる。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、シンク電流源１２ｃが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に減少させる。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、シンク電流源１２ｃが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流Ｉ_ＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを発生させることができる。

実施の形態では、インパルス応答波形生成装置５０の用途として試験装置２の電源装置８を例示したが、本発明はそれに限定されない。たとえば試験装置のハンドラの位置決めの制御系におけるインパルス応答を生成する用途にも利用可能である。また試験装置２以外においても、電圧制御、電流制御、電力制御、モータやアクチュエータの位置決め、回線数制御などさまざまな制御系に適用可能である。

１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、８…電源装置、１０…メイン電源、１２…電源補償回路、２０…電圧測定部、２２…制御パターン生成部、１２ｂ…ソース電流源、１２ｃ…シンク電流源、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、５０…インパルス応答波形生成装置、５２…波形取得部、５４…波形合成部、５６…波形シフト部、５８…セレクタ、６０…乗算器、６２…係数生成部、６４…フリップフロップ、６６…メモリ、７０…コントローラ、８０…テストパターン生成部、８２…ＤＵＴ動作予測部、８４…制御パターン生成部。

Claims (9)

1. 状態が時間とともに変化する制御系のインパルス応答波形の生成方法であって、
   インパルスは、初期状態φ_１である前記制御系に対して時刻ｔ_１に与えられ、
   前記制御系は、時刻ｔ_１以降、時刻ｔ_２、ｔ_３、…ｔ_Ｎ（Ｎは整数）それぞれにおいて、状態φ_２、φ_３、…φ_Ｎに遷移するものであり、
   前記生成方法は、
   前記制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１、第２、…第Ｎ波形を取得するステップと、
   前記第１波形を、対応するインパルスの前縁が時刻ｔ_１となるように時間軸上でシフトし、前記第２波形、第３波形、…第Ｎ波形それぞれを、対応するインパルスの後縁のタイミングが時刻ｔ_２、ｔ_３、…ｔ_Ｎと一致するように時間軸上でシフトするステップと、
   前記第１波形から前記第Ｎ波形それぞれの部分波形を、時刻ｔ_２、ｔ_３、…ｔ_Ｎにおいて連続的につなぎ合わせることにより、目的とする前記インパルス応答波形を生成するステップと、
   を備えることを特徴とする方法。
2. 前記インパルス応答波形を生成するステップは、前記第２波形、第３波形、…第Ｎ波形それぞれに、係数Ｋ_２、Ｋ_３、…Ｋ_Ｎを乗じた後に、それらをつなぎ合わせることを特徴とする請求項１に記載の方法。
3. 状態が時間とともに変化する制御系のインパルス応答波形の生成装置であって、
   インパルスは、初期状態φ_１である前記制御系に対して、時刻ｔ_１に与えられ、
   前記制御系は、時刻ｔ_１以降、時刻ｔ_２、ｔ_３、…ｔ_Ｎ（Ｎは整数）それぞれにおいて、状態φ_２、φ_３、…φ_Ｎに遷移するものであり、
   前記生成装置は、
   前記制御系が状態φ_１、φ_２、…φ_Ｎそれぞれであるときのインパルス応答である第１、第２、…第Ｎ波形を取得する波形取得部と、
   前記第１波形を、対応するインパルスの前縁が時刻ｔ_１となるように、前記第２波形、第３波形、…第Ｎ波形それぞれを、対応するインパルスの後縁のタイミングが時刻ｔ_２、ｔ_３、…ｔ_Ｎと一致するように時間軸上でシフトし、前記第１波形から前記第Ｎ波形それぞれの部分波形を、時刻ｔ_２、ｔ_３、…ｔ_Ｎにおいて連続的につなぎ合わせることにより、目的とする前記インパルス応答波形を生成する波形合成部と、
   を備えることを特徴とするインパルス応答波形生成装置。
4. 前記波形合成部は、
   前記第２波形、第３波形、…第Ｎ波形それぞれに、係数Ｋ_２、Ｋ_３、…Ｋ_Ｎを乗じた後に、それらをつなぎ合わせることを特徴とする請求項３に記載のインパルス応答波形生成装置。
5. 前記波形合成部は、第ｉ波形と第ｉ＋１波形をつなぎ合わせるときに、時刻ｔ_ｉ＋１における第ｉ＋１波形のレベルが、時刻ｔ_ｉ＋１における第ｉ波形と一致するように、係数Ｋ_ｉ＋１を計算する係数生成部を含むことを特徴とする請求項４に記載のインパルス応答波形生成装置。
6. 前記波形合成部は、異なる時刻ｔ_１ごとに、係数Ｋ_２、Ｋ_３、…Ｋ_Ｎのセットを格納するメモリを含むことを特徴とする請求項４に記載のインパルス応答波形生成装置。
7. 前記波形取得部は、あらかじめ計算あるいは測定された前記第１、第２、…第Ｎ波形を格納するメモリを含むことを特徴とする請求項３から６のいずれかに記載のインパルス応答波形生成装置。
8. 前記波形取得部は、前記第１、第２、…第Ｎ波形をリアルタイムで計算する波形演算部を含むことを特徴とする請求項３から６のいずれかに記載のインパルス応答波形生成装置。
9. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電源電圧を供給するメイン電源と、
   制御パターンに応じたパルス状の補償電流を、前記メイン電源とは別の経路から前記被試験デバイスの電源端子に注入し、および／または、前記制御パターンに応じたパルス状の補償電流を前記被試験デバイスとは別の経路に引き込む補償回路と、
   前記補償回路が前記パルス状の補償電流を注入し、および／または引き込んだときに発生する電源電圧変動もしくは電源電流変動の波形を生成する、請求項３から８のいずれかに記載のインパルス応答波形生成装置と、
   を備え、
   時刻ｔ_１は、前記パルス状の補償電流を注入し、および／または引き込む時刻であり、
   前記制御系の状態は、前記被試験デバイスのインピーダンスに応じて変化し、
   時刻ｔ_２、ｔ_３、…ｔ_Ｎは、前記被試験デバイスのインピーダンスが変化する時刻であることを特徴とする試験装置。

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