JP2012122759A - 試験装置 - Google Patents
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Abstract
【課題】電源電圧の変動を抑制する。
【解決手段】電源補償回路20は、スイッチ素子SW1、SW2のオン、オフに応じて補償パルス電流ISRC、ISINKを生成する。パターン発生器PGは、ドライバDR1〜DR4が出力すべき試験信号STESTを記述するテストパターンSPTN1〜SPTN4と、ドライバDR5、DR6が出力すべき制御信号SCNTb、SCNTaを記述する制御パターンSPTN_CMPb、SPTN_CMPaを生成する。電流調節部30は、温度に応じて補償パルス電流ISRC、ISINKを調節する。
【選択図】図1
【解決手段】電源補償回路20は、スイッチ素子SW1、SW2のオン、オフに応じて補償パルス電流ISRC、ISINKを生成する。パターン発生器PGは、ドライバDR1〜DR4が出力すべき試験信号STESTを記述するテストパターンSPTN1〜SPTN4と、ドライバDR5、DR6が出力すべき制御信号SCNTb、SCNTaを記述する制御パターンSPTN_CMPb、SPTN_CMPaを生成する。電流調節部30は、温度に応じて補償パルス電流ISRC、ISINKを調節する。
【選択図】図1
Description
本発明は、電源の安定化技術に関する。
CMOS(Complementary Metal Oxide Semiconductor)テクノロジを用いたCPU(Central Processing Unit)、DSP(Digital Signal Processor)、メモリなどの半導体集積回路(以下、DUTという)を試験する際、DUT内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、DUTの動作電流(負荷電流)の合計は、試験の内容などに応じて時々刻々と変動する。
DUTに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とDUTの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
電源電圧の変動は、DUTの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばDUTに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
特許文献2に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
特許文献1に開示される技術では、DUTに印加するテストパターンを読み取ってから電源電圧を補償するため、急峻な電源電圧に追従できず、試験パターンに対して電源電圧補償の遅れが生ずる可能性がある。また電源補償回路が電源回路の一部として構成されるため、電源回路とDUTの間のインピーダンスにより制限された周波数帯域でしか補償することができない。また、補償する電源変動の可変量、分解能に応じた多ビットのD/Aコンバータが必要となる。
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、被試験デバイスに安定した電源電圧を供給可能な試験装置の提供にある。
本発明のある態様は、被試験デバイスを試験する試験装置に関する。この試験装置は、被試験デバイスの電源端子に電力を供給するメイン電源と、電源補償回路と、複数のドライバと、複数のインタフェース回路と、パターン発生器と、電流調節部と、を備える。
電源補償回路は、ソース補償回路、シンク補償回路の少なくとも一方を備える。ソース補償回路は、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入するように構成される。シンク補償回路は、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、メイン電源から被試験デバイスへ流れる電源電流から、補償パルス電流を被試験デバイスとは別経路に引きこむように構成される。
複数のドライバは、それぞれが電源補償回路のスイッチ素子に割り当てられるドライバと、それぞれが被試験デバイスの少なくともひとつの入出力端子に割り当てられる少なくともひとつのドライバと、を含む。
複数のインタフェース回路は、それぞれがドライバごとに設けられ、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する。
パターン発生器は、被試験デバイスの入出力端子に割り当てられたドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応するインタフェース回路に対して出力するとともに、スイッチ素子に割り当てられたドライバが出力すべきスイッチ素子に対する制御信号を記述する制御パターンであって、テストパターンに応じてあらかじめ定められた制御パターンを、そのドライバに対応するインタフェース回路に対して出力する。電流調節部は、温度に応じて補償パルス電流を調節する。
電源補償回路は、ソース補償回路、シンク補償回路の少なくとも一方を備える。ソース補償回路は、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入するように構成される。シンク補償回路は、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、メイン電源から被試験デバイスへ流れる電源電流から、補償パルス電流を被試験デバイスとは別経路に引きこむように構成される。
複数のドライバは、それぞれが電源補償回路のスイッチ素子に割り当てられるドライバと、それぞれが被試験デバイスの少なくともひとつの入出力端子に割り当てられる少なくともひとつのドライバと、を含む。
複数のインタフェース回路は、それぞれがドライバごとに設けられ、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する。
パターン発生器は、被試験デバイスの入出力端子に割り当てられたドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応するインタフェース回路に対して出力するとともに、スイッチ素子に割り当てられたドライバが出力すべきスイッチ素子に対する制御信号を記述する制御パターンであって、テストパターンに応じてあらかじめ定められた制御パターンを、そのドライバに対応するインタフェース回路に対して出力する。電流調節部は、温度に応じて補償パルス電流を調節する。
テストパターンが既知であるとき、そのテストパターンが供給された被試験デバイスの内部回路の動作率は推定可能であるため、被試験デバイスの動作電流の時間波形は予測することができる。そして、予測される動作電流に応じて制御パターンを規定することにより、メイン電源では追従しきれない成分を補償パルス電流によって補うことができ、あるいはメイン電源で追従できない成分を意図的に補償パルス電流により注入することができる。その結果、電源端子の電源電圧を一定に保つことができ、あるいは故意に電源電圧変動を引き起こすことにより、任意の電源環境をエミュレートすることができる。
さらに半導体デバイスの試験は、常温のみでなく、高温、あるいは低温でも行われ、いずれの温度範囲においても、電源電圧は安定していることが望ましい。そして、被試験デバイスに流れる動作電流は、温度に応じて変化する。この態様の試験装置によれば、温度に応じて補償パルス電流を調節することにより、環境温度によらずに、電源電圧を安定化し、あるいは意図した電源電圧変動を引き起こすことができる。
さらに半導体デバイスの試験は、常温のみでなく、高温、あるいは低温でも行われ、いずれの温度範囲においても、電源電圧は安定していることが望ましい。そして、被試験デバイスに流れる動作電流は、温度に応じて変化する。この態様の試験装置によれば、温度に応じて補償パルス電流を調節することにより、環境温度によらずに、電源電圧を安定化し、あるいは意図した電源電圧変動を引き起こすことができる。
電流調節部は、補償パルス電流を、温度の1次関数として調節してもよい。
電流調節部は、温度に応じて補償パルス電流の振幅を調節してもよい。
スイッチ素子のオンの程度は、制御信号の電圧レベルに応じて可変であり、電流調節部は、温度に応じて、ドライバの振幅レベルを調節してもよい。
電源補償回路は、可変電圧を生成する補助電源と、補助電源の出力端子と電源端子の間に設けられたスイッチ素子と、を含んでもよい。電流調節部は、温度に応じて、可変電圧のレベルを調節してもよい。
スイッチ素子は、並列に設けられた複数のサブスイッチを含んでおり、電流調節部は、温度に応じて、制御信号に応じて制御されるサブスイッチの個数を調節してもよい。
電流調節部は、温度に応じて補償パルス電流のパルス幅を調節してもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、電源電圧を安定化できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図1は、実施の形態に係る試験装置2の構成を示す回路図である。図1には試験装置2に加えて、試験対象の半導体デバイス(以下、DUTと称す)1が示される。
DUT1は、複数のピンを備え、その中の少なくともひとつが電源電圧VDDを受けるための電源端子P1であり、別の少なくともひとつが接地端子P2である。複数の入出力(I/O)端子P3は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置2から出力される試験信号(テストパターン)STESTを受け、あるいは試験信号STESTに応じたデータを試験装置2に対して出力する。図1には、試験装置2の構成のうち、DUT1に対して試験信号を与える構成が示されており、DUT1からの信号を評価するための構成は省略されている。
試験装置2は、メイン電源10、パターン発生器PG、複数のタイミング発生器TGおよび波形整形器FC、複数のドライバDR、電源補償回路20を備える。
試験装置2は複数n個のチャンネルCH1〜CHnを備えており、その中のいくつか(CH1〜CH4)がDUT1の複数のI/O端子P3に割り当てられる。図1では、n=6の場合が示されるが、実際の試験装置2のチャンネル数は、数百〜数千のオーダーである。
メイン電源10は、DUT1の電源端子P1に供給すべき電源電圧VDDを生成する。たとえばメイン電源10は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子P1に供給される電源電圧VDDを、目標値と一致するようにフィードバック制御する。キャパシタCsは、電源電圧VDDを平滑化するために設けられる。メイン電源10は、DUT1に対する電源電圧の他、試験装置2内部のその他のブロックに対する電源電圧も生成する。メイン電源10からDUT1の電源端子P1への出力電流を、電源電流IDDと称する。
メイン電源10は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりDUT1の動作電流IOPの急峻な変化に追従できない場合がある。たとえば動作電流IOPがステップ状に変化するとき、電源電圧VDDはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧VDDの変動は、DUT1の正確な試験を妨げる。なぜならDUT1にエラーが検出されたとき、それがDUT1の製造不良によるものなのか、電源電圧VDDの変動によるものなのかを区別することができないからである。
電源補償回路20は、メイン電源10の応答速度を補うために設けられる。DUT1の設計者は、ある既知の試験信号STEST(テストパターンSPTN)が供給された状態において、DUT1の内部回路の動作率などの時間推移を推定可能であるから、DUT1の動作電流IOPの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
一方、メイン電源10の応答速度(利得、フィードバック帯域)が既知であれば、予測される動作電流IOPに応答してメイン電源10が生成する電源電流IDDもまた予測することができる。そうすると、予測される動作電流IOPと電源電流IDDの差分を、電源補償回路20によって補うことにより、電源電圧VDDを安定化することができる。
なお電源電圧VDD’と電源電流IDDの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源10ならびにメイン電源10から電源端子P1までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
なお電源電圧VDD’と電源電流IDDの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源10ならびにメイン電源10から電源端子P1までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
電源補償回路20は、ソース補償回路20aおよびシンク補償回路20bを備える。ソース補償回路20aは、制御信号SCNTaに応じてオン、オフが切りかえ可能となっている。ソース補償回路20aが制御信号SCNTaに応じてオンすると、補償パルス電流(ソースパルス電流ともいう)ISRCが生成される。電源補償回路20は、ソースパルス電流ISRCをメイン電源10とは別経路から電源端子P1に注入する。
同様にシンク補償回路20bは制御信号SCNTbに応じてオン、オフが切りかえ可能となっている。シンク補償回路20bが制御信号SCNTbに応じてオンすると、補償パルス電流ISINK(シンクパルス電流ともいう)が生成される。電源補償回路20は、電源端子P1に流れ込む電源電流IDDから、シンクパルス電流ISINKを、DUT1とは別経路に引きこむ。
DUT1の電源端子P1に流れ込む動作電流IOP、メイン電源10が出力する電源電流IDD、および電源補償回路20が出力する補償電流ICMPの間には、電流保存則から、式(1)、(2)が成り立つ。
IOP=IDD+ICMP …(1)
ICMP=ISRC−ISINK …(2)
つまり、補償電流ICMPの正の成分が、ソースパルス電流ISRCとしてソース補償回路20aから供給され、補償電流ICMPの負の成分が、シンクパルス電流ISINKとしてシンク補償回路20bから供給される。
IOP=IDD+ICMP …(1)
ICMP=ISRC−ISINK …(2)
つまり、補償電流ICMPの正の成分が、ソースパルス電流ISRCとしてソース補償回路20aから供給され、補償電流ICMPの負の成分が、シンクパルス電流ISINKとしてシンク補償回路20bから供給される。
ドライバDR1〜DR6のうち、ドライバDR6は、ソース補償回路20aに割り当てられ、ドライバDR5はシンク補償回路20bに割り当てられる。別の少なくともひとつのドライバDR1〜DR4は、それぞれ、DUT1の少なくともひとつのI/O端子P3に割り当てられる。パターン発生器PGおよびドライバDR5、DR6、インタフェース回路45、46は、電源補償回路20を制御する制御回路と把握することができる。
波形整形器FCおよびタイミング発生器TGをインタフェース回路4と総称する。複数の41〜46は、チャンネルCH1〜CH6ごと、言い換えればドライバDR1〜DR6ごとに設けられる。i番目(1≦i≦6)のインタフェース回路4iは、入力されたパターン信号SPTNiをドライバDRに適した信号形式に整形し、対応するドライバDRiへと出力する。
パターン発生器PGは、テストプログラムにもとづき、インタフェース回路41〜46に対するパターン信号SPTNを生成する。具体的にパターン発生器PGは、DUT1のI/O端子P3に割り当てられたドライバDR1〜DR4に対しては、各ドライバDRiが生成すべき試験信号STESTiを記述するテストパターンSPTNiを、そのドライバDRiに対応するインタフェース回路4iに対して出力する。テストパターンSPTNiは、試験信号STESTiの各サイクル(ユニットインターバル)におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
またパターン発生器PGは、必要な補償電流ICMPに応じて定められた補償用の制御パターンSPTN_CMPを生成する。制御パターンSPTN_CMPは、ソース補償回路20aに割り当てられたドライバDR6が生成すべき制御信号SCNTaを記述する制御パターンSPTN_CMPaと、シンク補償回路20bに割り当てられたドライバDR5が生成すべき制御信号SCNTbを記述する制御パターンSPTN_CMPbを含む。制御パターンSPTN_CMPa、SPTN_CMPbはそれぞれ、各サイクルにおけるソース補償回路20a、シンク補償回路20bのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
パターン発生器PGは、テストパターンSPTN1〜SPTN4にもとづいて、つまりDUT1の動作電流の変動に応じて、それを補償しうる制御パターンSPTN_CMPa、SPTN_CMPbを生成し、対応するインタフェース回路46、45に出力する。
上述のように、テストパターンSPTN1〜SPTN4が既知であれば、DUT1の動作電流IOPの時間波形が予測でき、電源電圧VDDを一定に保つために発生すべき補償電流ICMP、すなわちISRC、ISINKの時間波形を計算することができる。
予測される動作電流IOPが電源電流IDDより大きい場合、電源補償回路20はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路20aを制御する。たとえばソース補償回路20aを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
予測される動作電流IOPが電源電流IDDより大きい場合、電源補償回路20はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路20aを制御する。たとえばソース補償回路20aを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
図2は、制御パターンを計算する方法の一例を示すフローチャートである。DUT1に入力されるテストパターンや回路情報にもとづいて、DUT1の動作電流IOPが推定される(S100)。またメイン電源10に負荷としてDUT1が接続された状態において、DUT1にそのイベントが発生したときに、メイン電源10から出力される電源電流IDDを計算する(S102)。そして、理想電源を実現したい場合には、推定される動作電流IOPと電源電流IDDの差分を、電源補償回路20によって生成すべき補償電流ICMPとする(S104)。
そして、生成すべき補償電流ICMPの波形に、ΔΣ変調、PWM(パルス幅変調)、PDM(パルス密度変調)、PAM(パルス振幅変調)、PFM(パルス周波数変調)などを施すことにより、ビットストリームの制御パターンSPTN_CMPを生成する(S106)。たとえば、補償電流ICMPをテストサイクルごとにサンプリングし、サンプリングされた補償電流ICMPをパルス変調してもよい。
図3は、動作電流IOP、電源電流IDD、ソース補償電流ICMPおよびソースパルス電流ISRCの一例を示す波形図である。ある試験信号STESTが供給されたDUT1の動作電流IOPがステップ状に増加したとする。これに応答して、メイン電源10から電源電流IDDが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、DUT1に供給すべき電流が不足する。その結果、補償電流ISRCを供給しなければ、電源電圧VDDは破線で示すように低下する。
電源補償回路20は、動作電流IOPと電源電流IDDの差分に対応するソース補償電流ICMPを生成する。ソース補償電流ICMPは、制御信号SCNTaに応じて生成されるソースパルス電流ISRCで与えられる。ソース補償電流ICMPは、動作電流IOPの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばPWM(パルス幅変調)を用いてソース補償回路20aのオン時間(デューティ比)を、時間とともに低下させることにより、必要なソース補償電流ICMPを生成できる。
試験装置2のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号SCNTaの周期は、DUT1に供給されるデータの周期(ユニットインターバル)、もしくはその整数倍、あるいは整数分の1に相当する。たとえばユニットインターバルが4nsのシステムにおいて、制御信号SCNTaの周期が4nsであれば、制御信号SCNTaに含まれる各パルスのオン期間TONが、0〜4nsの間で調節されうる。メイン電源10の応答速度は数百ns〜数μsのオーダーであるため、補償電流ICMPの波形は、制御信号SCNTaに含まれる数百個のパルスによって制御できる。ソース補償電流ISRCの波形から、それを生成するために必要な制御信号SCNTaを導出する方法については後述する。
反対に動作電流IOPが電源電流IDDより小さい場合、電源補償回路20はシンク補償電流ICMPが得られるように、シンクパルス電流ISINKを発生して、過剰な電流を引き抜く。
電源補償回路20を設けることにより、メイン電源10の応答速度の不足を補い、図3に実線で示すように、電源電圧VDDを一定に保つことができる。また上述したように、電源補償回路20は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
以上が試験装置2の全体の説明である。
続いて電源補償回路20の具体的な構成例について説明する。
図4(a)、(b)は、電源補償回路20の構成例を示す回路図である。
図4(a)を参照する。ソース補償回路20aは、電源電圧VDDより高い電圧Vxを生成する電圧源22と、ソーススイッチSW1を含む。ソーススイッチSW1は、電圧源22の出力端子と電源端子P1の間に設けられる。
電圧Vxおよび電源電圧VDDが一定であれば、ソーススイッチSW1がオンの状態において、ソース電流ISRCの振幅は、
ISRC=(Vx−VDD)/RON1
で与えられる。RON1はソーススイッチSW1のオン抵抗である。図4(a)、(b)では、電源補償回路20を小さく構成できるという利点がある。
図4(a)、(b)は、電源補償回路20の構成例を示す回路図である。
図4(a)を参照する。ソース補償回路20aは、電源電圧VDDより高い電圧Vxを生成する電圧源22と、ソーススイッチSW1を含む。ソーススイッチSW1は、電圧源22の出力端子と電源端子P1の間に設けられる。
電圧Vxおよび電源電圧VDDが一定であれば、ソーススイッチSW1がオンの状態において、ソース電流ISRCの振幅は、
ISRC=(Vx−VDD)/RON1
で与えられる。RON1はソーススイッチSW1のオン抵抗である。図4(a)、(b)では、電源補償回路20を小さく構成できるという利点がある。
シンク補償回路20bは、電源端子P1と接地端子の間に設けられたシンクスイッチSW2を含む。電源電圧VDDが一定であれば、シンクスイッチSW2がオンした状態において、シンク電流ISINKの振幅は、
ISINK=VDD/RON2
で与えられる。RON2はシンクスイッチSW2のオン抵抗である。
ISINK=VDD/RON2
で与えられる。RON2はシンクスイッチSW2のオン抵抗である。
図4(b)に移る。ソース補償回路20aは、ソース電流源24aおよびソーススイッチSW1を含む。ソース電流源24aは、ソースパルス電流ISRCの振幅を規定する基準電流を生成する。ソーススイッチSW1はソース電流源24aからの基準電流の経路上に設けられる。
シンク補償回路20bは、シンクスイッチSW2およびシンク電流源24bを含む。シンク電流源24bは、シンクパルス電流ISINKの振幅を規定する基準電流を生成する。シンクスイッチSW2は、シンク電流源24bからの基準電流の経路上に設けられる。
シンク補償回路20bは、シンクスイッチSW2およびシンク電流源24bを含む。シンク電流源24bは、シンクパルス電流ISINKの振幅を規定する基準電流を生成する。シンクスイッチSW2は、シンク電流源24bからの基準電流の経路上に設けられる。
ソースパルス電流ISRC、シンクパルス電流ISINKの振幅は、数A程度が必要とされる場合がある。この場合、図4(a)、(b)におけるソーススイッチSW1、シンクスイッチSW2のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチSW1、シンクスイッチSW2のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチSW1、シンクスイッチSW2のオン抵抗RON1、RON2がばらついたり、制御信号SCNTa、SCNTbの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ISRC、ISINKの振幅が変動するおそれがある。
また、ソーススイッチSW1、シンクスイッチSW2のオン抵抗RON1、RON2がばらついたり、制御信号SCNTa、SCNTbの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ISRC、ISINKの振幅が変動するおそれがある。
このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図5(a)〜(c)は、電源補償回路20の別の構成例を示す回路図である。
図5(a)のソース補償回路20aは、電流D/Aコンバータ26a、第1トランジスタM1a、第2トランジスタM2a、ソーススイッチSW1を備える。
図5(a)のソース補償回路20aは、電流D/Aコンバータ26a、第1トランジスタM1a、第2トランジスタM2a、ソーススイッチSW1を備える。
電流D/Aコンバータ26aは、デジタル設定信号DSETに応じた基準電流IREFを生成する。第1トランジスタM1aおよび第2トランジスタM2aは、カレントミラー回路を形成し、基準電流IREFを所定係数(ミラー比K)倍したシンクパルス電流ISINKを生成する。
具体的に第1トランジスタM1aは、PチャンネルMOSFETであり、基準電流IREFの経路上に設けられる。第2トランジスタM2もPチャンネルMOSFETであり、そのゲートは、第1トランジスタM1aのゲートおよびドレインと共通に接続される。
図5(a)において、ソーススイッチSW1は、第1トランジスタM1aのゲートと、第2トランジスタM2aのゲートの間に設けられる。たとえばソーススイッチSW1は、図5(a)のようなトランスファゲートで構成してもよいし、NチャンネルMOSFETのみで構成してもよいし、PチャンネルMOSFETのみで構成してもよい。ソーススイッチSW1のオン、オフ状態は、制御信号SCNTaに応じて切りかえられる。
図5(a)において、第1トランジスタM1aのドレインN2は、ソーススイッチSW1の第1トランジスタM1aのゲート側の端子N1と接続される。
制御信号SCNTaがハイレベルの期間、ソーススイッチSW1がオンとなる。そうするとソース補償回路20aの出力端子P4から、基準電流IREFに比例したソースパルス電流ISRCが吐き出される。制御信号SCNTaがローレベルの期間、ソーススイッチSW1がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流ISRCがゼロとなる。
このように図5(a)のソース補償回路20aによれば、制御信号SCNTaに応じてスイッチングするソースパルス電流ISRCを生成できる。
図5(a)のソース補償回路20aによれば、ソースパルス電流ISRCの振幅の安定性を高めることができる。また、ドライバDRの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
図5(a)のソース補償回路20aによれば、ソースパルス電流ISRCの振幅の安定性を高めることができる。また、ドライバDRの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
また、図5(a)のソース補償回路20aでは、ソーススイッチSW1がオフ状態においても、基準電流IREFが第1トランジスタM1aに流れ続け、第1トランジスタM1aのバイアス状態が維持される。したがって、ソーススイッチSW1のスイッチングに対するソース補償回路20aのスイッチングの応答速度が高いという利点がある。
シンク補償回路20bは、ソース補償回路20aのトランジスタの導電性を入れ替え、天地反転することで構成できる。図5(a)には、シンク補償回路20bの構成例が示される。シンク補償回路20bは、電流D/Aコンバータ26b、NチャンネルMOSFETのトランジスタM1b、M2bおよびシンクスイッチSW2を含む。シンク補償回路20bは、ソース補償回路20aと同様の利点を有する。
図5(b)、(c)には、シンク補償回路20bの構成のみが示され、ソース補償回路20aは省略されている。
図5(b)では、シンクスイッチSW2の位置が、図5(a)と異なっている。図5(b)では、第1トランジスタM1bのドレインN2は、シンクスイッチSW2の第2トランジスタM2bのゲート側の端子N3と接続される。
この構成によっても、図5(a)の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。
また、図5(b)では、シンクスイッチSW2がオフのとき、基準電流IREFは遮断される。したがって回路の消費電流を低減できるという利点がある。
図5(b)では、シンクスイッチSW2の位置が、図5(a)と異なっている。図5(b)では、第1トランジスタM1bのドレインN2は、シンクスイッチSW2の第2トランジスタM2bのゲート側の端子N3と接続される。
この構成によっても、図5(a)の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。
また、図5(b)では、シンクスイッチSW2がオフのとき、基準電流IREFは遮断される。したがって回路の消費電流を低減できるという利点がある。
図5(c)において、シンクスイッチSW2は、第1トランジスタM1bおよび第2トランジスタM2bの共通接続されるゲートN4と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号SCNTb#(#は論理反転を示す)がハイレベルの期間、シンクスイッチSW2がオンすると、第1トランジスタM1、第2トランジスタM2のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ISINKが遮断する。制御信号SCNTb#がローレベルのとき、シンクスイッチSW2がオフすると、カレントミラー回路がオンし、シンクパルス電流ISINKが流れる。
図5(c)の構成によれば、図5(a)、(b)と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。図5(b)、(c)の変形が、ソース補償回路20aにも適用可能であることはいうまでもない。
さらに図5(c)の構成を、図5(a)もしくは(b)の構成と組み合わせてもよい。
さらに図5(c)の構成を、図5(a)もしくは(b)の構成と組み合わせてもよい。
また、DUT1を構成する内部素子に流れる電流、つまり動作電流IOPは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたDUT1の動作電流の波形は、プロセスばらつきによって増減する。そこで、DUT1の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってDUT1の動作電流IOPがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流D/Aコンバータ26a、26bに対するデジタル設定値DSETの値を変更することで実現できる。
以上が電源補償回路20の構成例である。
DUT1の動作電流は、温度に応じて変動する。つまり実際のDUT1に流れる動作電流IOPは、ある温度を仮定して予測された動作電流IOPに比べて増加または減少する。式(3)が成り立つとき、DUT1の動作電流IOPは、温度に応じてその波形そのものは保存しながら、振幅レベルが変化すると考えてよい。
図3を参照する。図3には、温度Tによって動作電流IOPが増加する様子が、一点鎖線(ii)で示される。一点鎖線(ii)の動作電流IOPに応答して、メイン電源10の出力電流IDDも、一点鎖線(iii)で示すように変化する。したがって、このDUT1に対して供給すべきソース補償電流ICMP1は、理想デバイスに対して計算された波形ではなく、一点鎖線(iv)で示される波形となる。もし、このDUT1に対して、計算された実線のソース補償電流ICMP1を供給したとすれば、電源電圧VDDは一点鎖線(v)で示すように低下してしまう。
図1に戻る。この問題を解消するために、試験装置2は、電流調節部30をさらに備える。電流調節部30は、DUT1の温度(デバイス温度)あるいはDUT1の周囲温度(環境温度)のいずれかの温度Tを示す温度信号を受け、それに応じて、電源補償回路20が生成するパルス補償電流ISRC、ISINKの量を調節する。温度は、DUT1あるいはその周囲の温度を測定する温度センサから取得してもよいし、DUT1の温度を管理するヒーターあるいはクーラーに対する指令値から取得してもよい。あるいはDUT1がその内部に温度センサを備える場合、DUT1から出力される温度を示す信号から取得してもよい。
図6は、例示的な半導体デバイスの動作電流と、温度の関係を示す図である。一般的に、動作電流は、温度Tの一次関数で与えられる。基準となる温度T0(たとえば常温の27°C)における動作電流をIOP0、温度係数をKとするとき、式(3)が成り立つ。
IOP(T)=IOP0+(T−T0)×K …(3)
IOP(T)=IOP0+(T−T0)×K …(3)
通常半導体デバイスの温度係数Kは、1(%/℃)程度であり、試験時の温度変動の影響はそれほど大きくはないが、高温試験、あるいは低温試験を行う場合には、無視し得ない影響を及ぼす。そこで電流調節部30は、補償パルス電流ISRC、ISINKを、温度Tの1次関数として調節する。
ISRC(T)=ISRC0+(T−T0)×K
ISINK(T)=ISINK0+(T−T0)×K
ISRC0、ISINK0はそれぞれ、基準となる温度T0において適正な基準補償パルス電流を示す。ISRC0、ISINK0および係数Kは、シミュレーションによって取得してもよい。あるいは、ある代表的なDUTについて、動作電流IOPの温度依存性を測定し、測定された動作電流から、係数Kを計算してもよい。
ISRC(T)=ISRC0+(T−T0)×K
ISINK(T)=ISINK0+(T−T0)×K
ISRC0、ISINK0はそれぞれ、基準となる温度T0において適正な基準補償パルス電流を示す。ISRC0、ISINK0および係数Kは、シミュレーションによって取得してもよい。あるいは、ある代表的なDUTについて、動作電流IOPの温度依存性を測定し、測定された動作電流から、係数Kを計算してもよい。
補償パルス電流ISRC、ISINKは、以下のいずれかの方法、あるいは複数の方法の組み合わせで調節することができる。
(第1の調節方法)
電流調節部30は、温度Tに応じて補償パルス電流ISRCの振幅を調節する。たとえばある温度において必要とされる補償電流ISRC(T)が、基準となる温度T0において必要とされる基準補償電流ISRC0の90%である場合、電流調節部30は、補償パルス電流ISRCの振幅を、ISRC0の0.9倍とする。シンクパルス電流ISINKについても同様である。
電流調節部30は、温度Tに応じて補償パルス電流ISRCの振幅を調節する。たとえばある温度において必要とされる補償電流ISRC(T)が、基準となる温度T0において必要とされる基準補償電流ISRC0の90%である場合、電流調節部30は、補償パルス電流ISRCの振幅を、ISRC0の0.9倍とする。シンクパルス電流ISINKについても同様である。
たとえばソース補償回路20a、シンク補償回路20bが図4(a)のように構成される場合、ソーススイッチSW1、シンクスイッチSW2はMOSFETであるため、それらのオンの程度(オン抵抗)は、それらのゲート電圧、つまり制御信号SCNTa、SCNTbの電圧レベルに応じて調節可能である。そこで電流調節部30は、温度Tに応じて、ドライバDR6、DR5の出力電圧レベル(振幅レベル)を調節することにより、パルス電流ISRC、ISINKの振幅を調節してもよい。
(第2の調節方法)
図4(a)のソース補償回路20aにおいて、電圧源22を可変電圧源として構成する場合、電流調節部30は、温度Tに応じて電圧源22の出力電圧Vxを変化させることにより、ソースパルス電流ISRCの振幅を調節してもよい。
図4(a)のソース補償回路20aにおいて、電圧源22を可変電圧源として構成する場合、電流調節部30は、温度Tに応じて電圧源22の出力電圧Vxを変化させることにより、ソースパルス電流ISRCの振幅を調節してもよい。
また、図4(a)のシンク補償回路20bにおいて、シンクスイッチSW2の接地端子側に電圧源を設け、その電圧源の出力電圧を温度Tに応じて制御することにより、シンクパルス電流ISINKの振幅を制御することができる。
(第3の調節方法)
ソース補償回路20a、シンク補償回路20bが図4(b)のように構成される場合、電流調節部30は、温度Tに応じてソース電流源24a、シンク電流源24bの出力電流を制御することにより、パルス電流ISRC、ISINKの振幅を制御してもよい。
同様に、ソース補償回路20a、シンク補償回路20bが図5(a)〜(c)のように構成される場合、電流調節部30は、温度Tに応じて電流D/Aコンバータ26a、26bのデジタル入力値を調節してもよい。
ソース補償回路20a、シンク補償回路20bが図4(b)のように構成される場合、電流調節部30は、温度Tに応じてソース電流源24a、シンク電流源24bの出力電流を制御することにより、パルス電流ISRC、ISINKの振幅を制御してもよい。
同様に、ソース補償回路20a、シンク補償回路20bが図5(a)〜(c)のように構成される場合、電流調節部30は、温度Tに応じて電流D/Aコンバータ26a、26bのデジタル入力値を調節してもよい。
(第4の調節方法)
ソーススイッチSW1を、並列に設けられた複数のサブトランジスタ(MOSFET)に分割して構成し、制御信号SCNTaに応じて制御されるサブトランジスタの個数が調節可能としてもよい。つまりソーススイッチSW1は、実効的なトランジスタサイズが調節可能に構成される。電流調節部30は、温度Tに応じて、制御信号SCNTaに応じて制御されるソーススイッチSW1を構成するサブトランジスタの個数を調節する。シンクスイッチSW2についても同様である。
ソーススイッチSW1を、並列に設けられた複数のサブトランジスタ(MOSFET)に分割して構成し、制御信号SCNTaに応じて制御されるサブトランジスタの個数が調節可能としてもよい。つまりソーススイッチSW1は、実効的なトランジスタサイズが調節可能に構成される。電流調節部30は、温度Tに応じて、制御信号SCNTaに応じて制御されるソーススイッチSW1を構成するサブトランジスタの個数を調節する。シンクスイッチSW2についても同様である。
(第5の調節方法)
第1〜第4の補償方法では、ソースパルス電流ISRC、シンクパルス電流ISINKの振幅を制御することにより、補償電流ICMPを調節した。第5の補償方法では、ソースパルス電流ISRC、シンクパルス電流ISINKのパルス幅を補正する。
第1〜第4の補償方法では、ソースパルス電流ISRC、シンクパルス電流ISINKの振幅を制御することにより、補償電流ICMPを調節した。第5の補償方法では、ソースパルス電流ISRC、シンクパルス電流ISINKのパルス幅を補正する。
たとえば制御信号SCNTa、SCNTbがパルス幅変調されているとする。この場合、電流調節部30は、制御信号SCNTa、SCNTbのパルス幅を調節する。制御信号SCNTa、SCNTbのパルス幅を変化させる第1の方法は、パターン発生器PGが生成する制御パターンSPTN_CMPa、SPTN_CMPbを変更することである。制御パターンSPTN_CMPa、SPTN_CMPbは、ソーススイッチSW1、シンクスイッチSW2のオン、オフを切りかえるタイミングを指定するタイミング設定データを含んでいる。したがって、電流調節部30によって、パルス幅が変化するようにパターン発生器PGが生成するタイミング設定データを変更することにより、パルス電流ISRC、ISINKのパルス幅を調節できる。
この場合、制御パターンSPTN_CMPa、SPTN_CMPbそれぞれについて、パルス幅が異なる複数のパターンを用意しておき、温度に応じて使用するパターンを選択してもよい。あるいはパターン発生器PGが、電流調節部30からのデータにもとづき、タイミング設定データを変化させてもよい。
(第6の調節方法)
第5の補償方法では、制御パターンSPTN_CMPa、SPTN_CMPbを変更することにより、パルス電流ISRC、ISINKのパルス幅を変更したが、制御パターンSPTN_CMPa、SPTN_CMPbの修正は、ソフトウェアあるいはハードウェアの負荷が大きくなる。そこで第6の補償方法では、制御パターンSPTN_CMPa、SPTN_CMPbを修正せずに、パルス電流ISRC、ISINKのパルス幅を変更する。
第5の補償方法では、制御パターンSPTN_CMPa、SPTN_CMPbを変更することにより、パルス電流ISRC、ISINKのパルス幅を変更したが、制御パターンSPTN_CMPa、SPTN_CMPbの修正は、ソフトウェアあるいはハードウェアの負荷が大きくなる。そこで第6の補償方法では、制御パターンSPTN_CMPa、SPTN_CMPbを修正せずに、パルス電流ISRC、ISINKのパルス幅を変更する。
たとえばインタフェース回路45、46のタイミング発生器TGは、所定のタイミングのセットを生成可能に構成される。そして、複数のタイミングを組み合わせることにより、制御パターンSPTN_CMPa、SPTN_CMPbに応じた任意のパルス幅を生成する。タイミングのセットは、たとえば基準パルス幅の定数倍(1倍、2倍、4倍、…、1/2倍、1/4倍、…)で構成される。
一例として、基準パルス幅が100psであり、タイミングセットが、400ps、200ps、100ps、50psであり、制御パターンSPTN_CMPaのタイミング設定データは、4ビットを含むとする。タイミング設定データの最上位ビットは400psに対応し、最下位ビットは50psに対応する。タイミング設定データが、[1111]のときパルス幅は750psとなり、[0001]のときパルス幅は50psとなる。
一例として、基準パルス幅が100psであり、タイミングセットが、400ps、200ps、100ps、50psであり、制御パターンSPTN_CMPaのタイミング設定データは、4ビットを含むとする。タイミング設定データの最上位ビットは400psに対応し、最下位ビットは50psに対応する。タイミング設定データが、[1111]のときパルス幅は750psとなり、[0001]のときパルス幅は50psとなる。
そして電流調節部30は、温度に応じて基準パルス幅を変更することにより、パルス電流ISRC、ISINKのパルス幅を調節する。たとえば基準パルス幅(基準タイミング)を100psから、80psに変更すれば、パルス幅は20%減少し、120psに変更すれば、パルス幅を20%増加させることができる。
(第7の調節方法)
インタフェース回路45、46のタイミング発生器TGは、所定のタイミングのセットを生成可能に構成される。そして、タイミング発生器TGには、切りかえ可能な複数のタイミングのセットが用意されている。
たとえば第1のセットは、(400ps、200ps、100ps、50ps)であり、第2のセットは、各タイミングが第1のセットより小さな(300ps、150ps、75ps、25ps)であり、第3のセットは、各タイミングが第1のセットより大きな(500ps、300ps、150ps、75ps)である。
タイミング設定データ[1111]に対するパルス幅は、第1のセットを用いるとき750psであるのに対して、第2のセットを用いたとき550ps、第3のセットを用いるとき1025psとなる。
インタフェース回路45、46のタイミング発生器TGは、所定のタイミングのセットを生成可能に構成される。そして、タイミング発生器TGには、切りかえ可能な複数のタイミングのセットが用意されている。
たとえば第1のセットは、(400ps、200ps、100ps、50ps)であり、第2のセットは、各タイミングが第1のセットより小さな(300ps、150ps、75ps、25ps)であり、第3のセットは、各タイミングが第1のセットより大きな(500ps、300ps、150ps、75ps)である。
タイミング設定データ[1111]に対するパルス幅は、第1のセットを用いるとき750psであるのに対して、第2のセットを用いたとき550ps、第3のセットを用いるとき1025psとなる。
このように、タイミング発生器TGにおいて利用するタイミングのセットを切りかえることにより、制御パターンSPTN_CMPa、SPTN_CMPbを修正せずとも、パルス電流ISRC、ISINKのパルス幅を修正できる。
以上が補償方法の具体例である。上述の、あるいは後述の補償方法は、任意に組み合わせて利用してもよい。
このように、実施の形態に係る試験装置2によれば、温度に応じて補償電流の量を調節することにより、幅広い温度範囲において、電源電圧VDDを安定化できる。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
実施の形態では、補償電流ICMPによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ICMPの波形を計算し、その補償電流波形が得られるように制御パターンSPTN_CMPを規定しておいてもよい。この場合、制御パターンSPTN_CMPに応じて任意の電源環境をエミュレートすることが可能となる。
実施の形態では、電源補償回路20がソース補償回路20aとシンク補償回路20bを含む場合を説明したが、本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
ソース補償回路20aのみ設ける場合、ソース補償回路20aに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、ソース補償回路20aが発生する電流ISRCを、定常的な電流IDCから相対的に増加させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、ソース補償回路20aが発生する電流ISRCを、定常的な電流IDCから相対的に減少させてもよい。
シンク補償回路20bのみ設ける場合、シンク補償回路20bに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に減少させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
シンク補償回路20bのみ設ける場合、シンク補償回路20bに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に減少させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
実施の形態では、DUT1に流れる動作電流IOPは、温度に応じて波形そのものは保存しながら、振幅レベルが変化するものとして説明したが、本発明の適用範囲は、かかる場合に限定されない。たとえば温度が大きく変化すると、動作電流IOPの電流値が温度に応じて大きく変化し、これによってDUT1内部のトランジスタの動作特性、具体的には信号の伝搬遅延が変化する。この伝搬遅延の変化は、動作電流IOPの波形の変化となって現れる場合も考えられる。この場合、温度の変化による動作電流IOPの波形の変化に応じて、DUT1に対して供給すべき補償電流ICMPをあらかじめ求めておき、動作温度に応じて適切な補償電流ICMPを供給してもよい。このとき電流調節部30は、補償パルス電流ISRC、ISINKの振幅とパルス幅の両方を調節してもよいし、制御パターンSPTN_CMPa、SPTN_CMPbを変更してもよい。
1…DUT、2…試験装置、PG…パターン発生器、TG…タイミング発生器、FC…波形整形器、4…インタフェース回路、DR…ドライバ、10…メイン電源、20…電源補償回路、20a…ソース補償回路、20b…シンク補償回路、30…電流調節部、P1…電源端子、P2…接地端子、P3…I/O端子、SW1…ソーススイッチ、SW2…シンクスイッチ、22…電圧源、24a…ソース電流源、24b…シンク電流源、26…電流D/Aコンバータ、M1…第1トランジスタ、M2…第2トランジスタ。
Claims (7)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入するように構成されたソース補償回路と、制御信号に応じて制御されるスイッチ素子を有し、当該スイッチ素子のオン、オフ状態に応じて補償パルス電流を生成し、前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむように構成されたシンク補償回路と、の少なくとも一方を含む電源補償回路と、
それぞれが前記電源補償回路の前記スイッチ素子に割り当てられるドライバと、それぞれが前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる少なくともひとつのドライバと、を含む複数のドライバと、
それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記スイッチ素子に割り当てられた前記ドライバが出力すべき前記スイッチ素子に対する前記制御信号を記述する制御パターンであって、前記テストパターンに応じてあらかじめ定められた制御パターンを、そのドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
温度に応じて前記補償パルス電流を調節する電流調節部と、
を備えることを特徴とする試験装置。 - 前記電流調節部は、補償パルス電流を、温度の1次関数として調節することを特徴とする請求項1に記載の試験装置。
- 前記電流調節部は、温度に応じて前記補償パルス電流の振幅を調節することを特徴とする請求項1または2に記載の試験装置。
- 前記スイッチ素子のオンの程度は、前記制御信号の電圧レベルに応じて可変であり、
前記電流調節部は、温度に応じて、前記ドライバの振幅レベルを調節することを特徴とする請求項1または2に記載の試験装置。 - 前記電源補償回路は、
可変電圧を生成する補助電源と、
前記補助電源の出力端子と前記電源端子の間に設けられた前記スイッチ素子と、
を含み、
前記電流調節部は、温度に応じて、前記可変電圧のレベルを調節することを特徴とする請求項1または2に記載の試験装置。 - 前記スイッチ素子は、並列に設けられた複数のサブスイッチを含んでおり、
前記電流調節部は、温度に応じて、前記制御信号に応じて制御される前記サブスイッチの個数を調節することを特徴とする請求項1または2に記載の試験装置。 - 前記電流調節部は、温度に応じて前記補償パルス電流のパルス幅を調節することを特徴とする請求項1または2に記載の試験装置。
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-
2010
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