JP2012103173A - 試験装置 - Google Patents
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Abstract
【課題】複数の被試験デバイスを同時測定する際に、電源電圧を安定化する。
【解決手段】試験装置2aは、それぞれが電源端子P1および入出力端子P3を有する複数のDUT1を同時に試験する。メイン電源10は、複数のDUT1のI/O端子P3に電力を供給する。パターン発生器PGは、複数のDUT1の各入出力端子P3に供給すべき試験信号STESTを記述するテストパターンSPTNを生成する。パターン発生器PGは、複数のDUT1ごとに、テストパターンSPTNの順序を独立にスケジューリングする。たとえばパターン発生器PGは、複数のDUT1に流れる動作電流IOPの合計の変動が小さくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。
【選択図】図6
【解決手段】試験装置2aは、それぞれが電源端子P1および入出力端子P3を有する複数のDUT1を同時に試験する。メイン電源10は、複数のDUT1のI/O端子P3に電力を供給する。パターン発生器PGは、複数のDUT1の各入出力端子P3に供給すべき試験信号STESTを記述するテストパターンSPTNを生成する。パターン発生器PGは、複数のDUT1ごとに、テストパターンSPTNの順序を独立にスケジューリングする。たとえばパターン発生器PGは、複数のDUT1に流れる動作電流IOPの合計の変動が小さくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。
【選択図】図6
Description
本発明は、電源の安定化技術に関する。
CMOS(Complementary Metal Oxide Semiconductor)テクノロジを用いたCPU(Central Processing Unit)、DSP(Digital Signal Processor)、メモリなどの半導体集積回路(以下、DUTという)を試験する際、DUT内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、DUTの動作電流(負荷電流)の合計は、試験の内容などに応じて時々刻々と変動する。
DUTに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とDUTの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
電源電圧の変動は、DUTの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばDUTに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
特許文献2に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
半導体デバイスの製造メーカは、試験時間の短縮を希望する。このため、試験装置は複数の被試験デバイスを同時に試験する機能を備えている。複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、複数の被試験デバイスを同時測定する際に、電源電圧を安定化可能な試験装置の提供にある。
本発明のある態様は、それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置に関する。試験装置は、複数の被試験デバイスの電源端子に電力を供給する少なくともひとつのメイン電源と、複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターンを生成するパターン発生器と、それぞれが入出力端子ごとに設けられ、テストパターンに応じた試験信号を、対応する入出力端子に出力する複数のドライバ、を含むドライバ群と、を備える。パターン発生器は、複数の被試験デバイスごとに、テストパターンの順序を独立にスケジューリングする。
この態様によると、被試験デバイスごとに独立にテストパターンの順序を決定することにより、複数の被試験デバイスに流れる動作電流の波形を変化させることができる。
パターン発生器は、複数の被試験デバイスに流れる動作電流の合計の変動が小さくなるように、複数の被試験デバイスごとのテストパターンの順序をスケジューリングしてもよい。
この場合、メイン電源に対する負荷の変動を小さくできるため、電源電圧の変動を抑制できる。
この場合、メイン電源に対する負荷の変動を小さくできるため、電源電圧の変動を抑制できる。
これとは反対に、パターン発生器は、複数の被試験デバイスに流れる動作電流の合計の変動が大きくなるように、各被試験デバイスのテストパターンの順序をスケジューリングしてもよい。
この場合、メイン電源に対する負荷の変動を大きくできるため、電源電圧の変動が大きい条件下で被試験デバイスを試験できる。
この場合、メイン電源に対する負荷の変動を大きくできるため、電源電圧の変動が大きい条件下で被試験デバイスを試験できる。
ある態様の試験装置はさらに、電源補償回路を備えてもよい。電源補償回路は、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から複数の被試験デバイスの電源端子に注入し、および/またはメイン電源から複数の被試験デバイスの電源端子へ流れる電源電流から、補償パルス電流を複数の被試験デバイスとは別経路に引きこむ。パターン発生器は、テストパターンに加えて、テストパターンに応じて定められた制御信号を記述する制御パターンを生成してもよい。ドライバ群は、制御パターンに応じた制御信号によって電源補償回路のスイッチ素子を制御するドライバをさらに含んでもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、複数の被試験デバイスを同時測定する際に、電源電圧を安定化できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図1は、実施の形態に係る試験装置2の構成を示す回路図である。図1には試験装置2に加えて、試験対象の半導体デバイス(以下、DUTと称す)1が示される。
DUT1は、複数のピンを備え、その中の少なくともひとつが電源電圧VDDを受けるための電源端子P1であり、別の少なくともひとつが接地端子P2である。複数の入出力(I/O)端子P3は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置2から出力される試験信号(テストパターン)STESTを受け、あるいは試験信号STESTに応じたデータを試験装置2に対して出力する。図1には、試験装置2の構成のうち、DUT1に対して試験信号を与える構成が示されており、DUT1からの信号を評価するための構成は省略されている。
試験装置2は、メイン電源10、パターン発生器PG、複数のタイミング発生器TGおよび波形整形器FC、複数のドライバDR、電源補償回路20を備える。
試験装置2は複数n個のチャンネルCH1〜CHnを備えており、その中のいくつか(CH1〜CH4)がDUT1の複数のI/O端子P3に割り当てられる。図1では、n=6の場合が示されるが、実際の試験装置2のチャンネル数は、数百〜数千のオーダーである。
メイン電源10は、DUT1の電源端子P1に供給すべき電源電圧VDDを生成する。たとえばメイン電源10は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子P1に供給される電源電圧VDDを、目標値と一致するようにフィードバック制御する。キャパシタCsは、電源電圧VDDを平滑化するために設けられる。メイン電源10は、DUT1に対する電源電圧の他、試験装置2内部のその他のブロックに対する電源電圧も生成する。メイン電源10からDUT1の電源端子P1への出力電流を、電源電流IDDと称する。
メイン電源10は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりDUT1の動作電流IOPの急峻な変化に追従できない場合がある。たとえば動作電流IOPがステップ状に変化するとき、電源電圧VDDはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧VDDの変動は、DUT1の正確な試験を妨げる。なぜならDUT1にエラーが検出されたとき、それがDUT1の製造不良によるものなのか、電源電圧VDDの変動によるものなのかを区別することができないからである。
電源補償回路20は、メイン電源10の応答速度を補うために設けられる。DUT1の設計者は、ある既知の試験信号STEST(テストパターンSPTN)が供給された状態において、DUT1の内部回路の動作率などの時間推移を推定可能であるから、DUT1の動作電流IOPの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
一方、メイン電源10の応答速度(利得、フィードバック帯域)が既知であれば、予測される動作電流IOPに応答してメイン電源10が生成する電源電流IDDもまた予測することができる。そうすると、予測される動作電流IOPと電源電流IDDの差分を、電源補償回路20によって補うことにより、電源電圧VDDを安定化することができる。
なお電源電圧VDD’と電源電流IDDの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源10ならびにメイン電源10から電源端子P1までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
なお電源電圧VDD’と電源電流IDDの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源10ならびにメイン電源10から電源端子P1までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
電源補償回路20は、ソース補償回路20aおよびシンク補償回路20bを備える。ソース補償回路20aは、制御信号SCNTaに応じてオン、オフが切りかえ可能となっている。ソース補償回路20aが制御信号SCNTaに応じてオンすると、補償パルス電流(ソースパルス電流ともいう)ISRCが生成される。電源補償回路20は、ソースパルス電流ISRCをメイン電源10とは別経路から電源端子P1に注入する。
同様にシンク補償回路20bは制御信号SCNTbに応じてオン、オフが切りかえ可能となっている。シンク補償回路20bが制御信号SCNTbに応じてオンすると、補償パルス電流ISINK(シンクパルス電流ともいう)が生成される。電源補償回路20は、電源端子P1に流れ込む電源電流IDDから、シンクパルス電流ISINKを、DUT1とは別経路に引きこむ。
DUT1の電源端子P1に流れ込む動作電流IOP、メイン電源10が出力する電源電流IDD、および電源補償回路20が出力する補償電流ICMPの間には、電流保存則から、式(1)、(2)が成り立つ。
IOP=IDD+ICMP …(1)
ICMP=ISRC−ISINK …(2)
つまり、補償電流ICMPの正の成分が、ソースパルス電流ISRCとしてソース補償回路20aから供給され、補償電流ICMPの負の成分が、シンクパルス電流ISINKとしてシンク補償回路20bから供給される。
IOP=IDD+ICMP …(1)
ICMP=ISRC−ISINK …(2)
つまり、補償電流ICMPの正の成分が、ソースパルス電流ISRCとしてソース補償回路20aから供給され、補償電流ICMPの負の成分が、シンクパルス電流ISINKとしてシンク補償回路20bから供給される。
ドライバDR1〜DR6のうち、ドライバDR6は、ソース補償回路20aに割り当てられ、ドライバDR5はシンク補償回路20bに割り当てられる。別の少なくともひとつのドライバDR1〜DR4は、それぞれ、DUT1の少なくともひとつのI/O端子P3に割り当てられる。パターン発生器PGおよびドライバDR5、DR6、インタフェース回路45、46は、電源補償回路20を制御する制御回路と把握することができる。
波形整形器FCおよびタイミング発生器TGをインタフェース回路4と総称する。複数の41〜46は、チャンネルCH1〜CH6ごと、言い換えればドライバDR1〜DR6ごとに設けられる。i番目(1≦i≦6)のインタフェース回路4iは、入力されたパターン信号SPTNiをドライバDRに適した信号形式に整形し、対応するドライバDRiへと出力する。
パターン発生器PGは、テストプログラムにもとづき、インタフェース回路41〜46に対するパターン信号SPTNを生成する。具体的にパターン発生器PGは、DUT1のI/O端子P3に割り当てられたドライバDR1〜DR4に対しては、各ドライバDRiが生成すべき試験信号STESTiを記述するテストパターンSPTNiを、そのドライバDRiに対応するインタフェース回路4iに対して出力する。テストパターンSPTNiは、試験信号STESTiの各サイクル(ユニットインターバル)におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
またパターン発生器PGは、必要な補償電流ICMPに応じて定められた補償用の制御パターンSPTN_CMPを生成する。制御パターンSPTN_CMPは、ソース補償回路20aに割り当てられたドライバDR6が生成すべき制御信号SCNTaを記述する制御パターンSPTN_CMPaと、シンク補償回路20bに割り当てられたドライバDR5が生成すべき制御信号SCNTbを記述する制御パターンSPTN_CMPbを含む。制御パターンSPTN_CMPa、SPTN_CMPbはそれぞれ、各サイクルにおけるソース補償回路20a、シンク補償回路20bのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
パターン発生器PGは、テストパターンSPTN1〜SPTN4にもとづいて、つまりDUT1の動作電流の変動に応じて、それを補償しうる制御パターンSPTN_CMPa、SPTN_CMPbを生成し、対応するインタフェース回路46、45に出力する。
上述のように、テストパターンSPTN1〜SPTN4が既知であれば、DUT1の動作電流IOPの時間波形が予測でき、電源電圧VDDを一定に保つために発生すべき補償電流ICMP、すなわちISRC、ISINKの時間波形を計算することができる。
予測される動作電流IOPが電源電流IDDより大きい場合、電源補償回路20はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路20aを制御する。たとえばソース補償回路20aを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
予測される動作電流IOPが電源電流IDDより大きい場合、電源補償回路20はソース補償電流ISRCを発生して不足する電流を補う。ソース補償電流ISRCに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路20aを制御する。たとえばソース補償回路20aを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
図2は、制御パターンを計算する方法の一例を示すフローチャートである。DUT1に入力されるテストパターンや回路情報にもとづいて、DUT1の動作電流IOPが推定される(S100)。またメイン電源10に負荷としてDUT1が接続された状態において、DUT1にそのイベントが発生したときに、メイン電源10から出力される電源電流IDDを計算する(S102)。そして、理想電源を実現したい場合には、推定される動作電流IOPと電源電流IDDの差分を、電源補償回路20によって生成すべき補償電流ICMPとする(S104)。
そして、生成すべき補償電流ICMPの波形に、ΔΣ変調、PWM(パルス幅変調)、PDM(パルス密度変調)、PAM(パルス振幅変調)、PFM(パルス周波数変調)などを施すことにより、ビットストリームの制御パターンSPTN_CMPを生成する(S106)。たとえば、補償電流ICMPをテストサイクルごとにサンプリングし、サンプリングされた補償電流ICMPをパルス変調してもよい。
図3は、動作電流IOP、電源電流IDD、ソース補償電流ICMPおよびソースパルス電流ISRCの一例を示す波形図である。ある試験信号STESTが供給されたDUT1の動作電流IOPがステップ状に増加したとする。これに応答して、メイン電源10から電源電流IDDが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、DUT1に供給すべき電流が不足する。その結果、補償電流ISRCを供給しなければ、電源電圧VDDは破線で示すように低下する。
電源補償回路20は、動作電流IOPと電源電流IDDの差分に対応するソース補償電流ICMPを生成する。ソース補償電流ICMPは、制御信号SCNTaに応じて生成されるソースパルス電流ISRCで与えられる。ソース補償電流ICMPは、動作電流IOPの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばPWM(パルス幅変調)を用いてソース補償回路20aのオン時間(デューティ比)を、時間とともに低下させることにより、必要なソース補償電流ICMPを生成できる。
試験装置2のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号SCNTaの周期は、DUT1に供給されるデータの周期(ユニットインターバル)、もしくはその整数倍、あるいは整数分の1に相当する。たとえばユニットインターバルが4nsのシステムにおいて、制御信号SCNTaの周期が4nsであれば、制御信号SCNTaに含まれる各パルスのオン期間TONが、0〜4nsの間で調節されうる。メイン電源10の応答速度は数百ns〜数μsのオーダーであるため、補償電流ICMPの波形は、制御信号SCNTaに含まれる数百個のパルスによって制御できる。ソース補償電流ISRCの波形から、それを生成するために必要な制御信号SCNTaを導出する方法については後述する。
反対に動作電流IOPが電源電流IDDより小さい場合、電源補償回路20はシンク補償電流ICMPが得られるように、シンクパルス電流ISINKを発生して、過剰な電流を引き抜く。
電源補償回路20を設けることにより、メイン電源10の応答速度の不足を補い、図3に実線で示すように、電源電圧VDDを一定に保つことができる。また上述したように、電源補償回路20は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
以上が試験装置2の全体の説明である。
続いて電源補償回路20の具体的な構成例について説明する。
図4(a)、(b)は、電源補償回路20の構成例を示す回路図である。
図4(a)を参照する。ソース補償回路20aは、電源電圧VDDより高い電圧Vxを生成する電圧源22と、ソーススイッチSW1を含む。ソーススイッチSW1は、電圧源22の出力端子と電源端子P1の間に設けられる。
電圧Vxおよび電源電圧VDDが一定であれば、ソーススイッチSW1がオンの状態において、ソース電流ISRCの振幅は、
ISRC=(Vx−VDD)/RON1
で与えられる。RON1はソーススイッチSW1のオン抵抗である。図4(a)、(b)では、電源補償回路20を小さく構成できるという利点がある。
図4(a)、(b)は、電源補償回路20の構成例を示す回路図である。
図4(a)を参照する。ソース補償回路20aは、電源電圧VDDより高い電圧Vxを生成する電圧源22と、ソーススイッチSW1を含む。ソーススイッチSW1は、電圧源22の出力端子と電源端子P1の間に設けられる。
電圧Vxおよび電源電圧VDDが一定であれば、ソーススイッチSW1がオンの状態において、ソース電流ISRCの振幅は、
ISRC=(Vx−VDD)/RON1
で与えられる。RON1はソーススイッチSW1のオン抵抗である。図4(a)、(b)では、電源補償回路20を小さく構成できるという利点がある。
シンク補償回路20bは、電源端子P1と接地端子の間に設けられたシンクスイッチSW2を含む。電源電圧VDDが一定であれば、シンクスイッチSW2がオンした状態において、シンク電流ISINKの振幅は、
ISINK=VDD/RON2
で与えられる。RON2はシンクスイッチSW2のオン抵抗である。
ISINK=VDD/RON2
で与えられる。RON2はシンクスイッチSW2のオン抵抗である。
図4(b)に移る。ソース補償回路20aは、ソース電流源24aおよびソーススイッチSW1を含む。ソース電流源24aは、ソースパルス電流ISRCの振幅を規定する基準電流を生成する。ソーススイッチSW1はソース電流源24aからの基準電流の経路上に設けられる。
シンク補償回路20bは、シンクスイッチSW2およびシンク電流源24bを含む。シンク電流源24bは、シンクパルス電流ISINKの振幅を規定する基準電流を生成する。シンクスイッチSW2は、シンク電流源24bからの基準電流の経路上に設けられる。
シンク補償回路20bは、シンクスイッチSW2およびシンク電流源24bを含む。シンク電流源24bは、シンクパルス電流ISINKの振幅を規定する基準電流を生成する。シンクスイッチSW2は、シンク電流源24bからの基準電流の経路上に設けられる。
ソースパルス電流ISRC、シンクパルス電流ISINKの振幅は、数A程度が必要とされる場合がある。この場合、図4(a)、(b)におけるソーススイッチSW1、シンクスイッチSW2のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチSW1、シンクスイッチSW2のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチSW1、シンクスイッチSW2のオン抵抗RON1、RON2がばらついたり、制御信号SCNTa、SCNTbの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ISRC、ISINKの振幅が変動するおそれがある。
また、ソーススイッチSW1、シンクスイッチSW2のオン抵抗RON1、RON2がばらついたり、制御信号SCNTa、SCNTbの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ISRC、ISINKの振幅が変動するおそれがある。
このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図5(a)〜(c)は、電源補償回路20の別の構成例を示す回路図である。
図5(a)のソース補償回路20aは、電流D/Aコンバータ26a、第1トランジスタM1a、第2トランジスタM2a、ソーススイッチSW1を備える。
図5(a)のソース補償回路20aは、電流D/Aコンバータ26a、第1トランジスタM1a、第2トランジスタM2a、ソーススイッチSW1を備える。
電流D/Aコンバータ26aは、デジタル設定信号DSETに応じた基準電流IREFを生成する。第1トランジスタM1aおよび第2トランジスタM2aは、カレントミラー回路を形成し、基準電流IREFを所定係数(ミラー比K)倍したシンクパルス電流ISINKを生成する。
具体的に第1トランジスタM1aは、PチャンネルMOSFETであり、基準電流IREFの経路上に設けられる。第2トランジスタM2もPチャンネルMOSFETであり、そのゲートは、第1トランジスタM1aのゲートおよびドレインと共通に接続される。
図5(a)において、ソーススイッチSW1は、第1トランジスタM1aのゲートと、第2トランジスタM2aのゲートの間に設けられる。たとえばソーススイッチSW1は、図5(a)のようなトランスファゲートで構成してもよいし、NチャンネルMOSFETのみで構成してもよいし、PチャンネルMOSFETのみで構成してもよい。ソーススイッチSW1のオン、オフ状態は、制御信号SCNTaに応じて切りかえられる。
図5(a)において、第1トランジスタM1aのドレインN2は、ソーススイッチSW1の第1トランジスタM1aのゲート側の端子N1と接続される。
制御信号SCNTaがハイレベルの期間、ソーススイッチSW1がオンとなる。そうするとソース補償回路20aの出力端子P4から、基準電流IREFに比例したソースパルス電流ISRCが吐き出される。制御信号SCNTaがローレベルの期間、ソーススイッチSW1がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流ISRCがゼロとなる。
このように図5(a)のソース補償回路20aによれば、制御信号SCNTaに応じてスイッチングするソースパルス電流ISRCを生成できる。
図5(a)のソース補償回路20aによれば、ソースパルス電流ISRCの振幅の安定性を高めることができる。また、ドライバDRの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
図5(a)のソース補償回路20aによれば、ソースパルス電流ISRCの振幅の安定性を高めることができる。また、ドライバDRの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
また、図5(a)のソース補償回路20aでは、ソーススイッチSW1がオフ状態においても、基準電流IREFが第1トランジスタM1aに流れ続け、第1トランジスタM1aのバイアス状態が維持される。したがって、ソーススイッチSW1のスイッチングに対するソース補償回路20aのスイッチングの応答速度が高いという利点がある。
シンク補償回路20bは、ソース補償回路20aのトランジスタの導電性を入れ替え、天地反転することで構成できる。図5(a)には、シンク補償回路20bの構成例が示される。シンク補償回路20bは、電流D/Aコンバータ26b、NチャンネルMOSFETのトランジスタM1b、M2bおよびシンクスイッチSW2を含む。シンク補償回路20bは、ソース補償回路20aと同様の利点を有する。
図5(b)、(c)には、シンク補償回路20bの構成のみが示され、ソース補償回路20aは省略されている。
図5(b)では、シンクスイッチSW2の位置が、図5(a)と異なっている。図5(b)では、第1トランジスタM1bのドレインN2は、シンクスイッチSW2の第2トランジスタM2bのゲート側の端子N3と接続される。
この構成によっても、図5(a)の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。
また、図5(b)では、シンクスイッチSW2がオフのとき、基準電流IREFは遮断される。したがって回路の消費電流を低減できるという利点がある。
図5(b)では、シンクスイッチSW2の位置が、図5(a)と異なっている。図5(b)では、第1トランジスタM1bのドレインN2は、シンクスイッチSW2の第2トランジスタM2bのゲート側の端子N3と接続される。
この構成によっても、図5(a)の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。
また、図5(b)では、シンクスイッチSW2がオフのとき、基準電流IREFは遮断される。したがって回路の消費電流を低減できるという利点がある。
図5(c)において、シンクスイッチSW2は、第1トランジスタM1bおよび第2トランジスタM2bの共通接続されるゲートN4と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号SCNTb#(#は論理反転を示す)がハイレベルの期間、シンクスイッチSW2がオンすると、第1トランジスタM1、第2トランジスタM2のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ISINKが遮断する。制御信号SCNTb#がローレベルのとき、シンクスイッチSW2がオフすると、カレントミラー回路がオンし、シンクパルス電流ISINKが流れる。
図5(c)の構成によれば、図5(a)、(b)と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ISINKを生成できる。図5(b)、(c)の変形が、ソース補償回路20aにも適用可能であることはいうまでもない。
さらに図5(c)の構成を、図5(a)もしくは(b)の構成と組み合わせてもよい。
さらに図5(c)の構成を、図5(a)もしくは(b)の構成と組み合わせてもよい。
また、DUT1を構成する内部素子に流れる電流、つまり動作電流IOPは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたDUT1の動作電流の波形は、プロセスばらつきによって増減する。そこで、DUT1の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってDUT1の動作電流IOPがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流D/Aコンバータ26a、26bに対するデジタル設定値DSETの値を変更することで実現できる。
以上が電源補償回路20の構成例である。
試験装置は、複数のDUT1を同時に試験する機能を有する。そして複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。
図6は、実施の形態に係る試験装置2aの構成を示すブロック図である。図6では、N個(Nは2以上の整数)のDUT1を同時測定するケースを説明する。
メイン電源10は、複数のDUT11〜Nに共通に設けられ、複数のDUT11〜Nに電力を供給する。電源補償回路20も、複数のDUT11〜Nに共通に設けられる。電源補償回路20は、上述のソース補償回路20aまたはシンク補償回路20bの一方、あるいは両方を含む。電源補償回路20は、制御信号SCNT(a,b)に応じた補償電流ICMP(ISRC、ISINK)を生成し、補償電流ICMPをメイン電源10とは別経路から、複数のDUT1の電源端子P1に注入する(ソース補償回路20a)。あるいは電源補償回路20は、制御信号SCNTに応じた補償電流ICMPを生成し、メイン電源10から複数のDUT1の電源端子P1へ流れる電源電流IDDから、補償電流ICMPを、複数のDUT1とは別経路に引きこむ(シンク補償回路20b)。
パターン発生器PGは、複数のDUT1の各I/O端子P3に供給すべき試験信号STESTを記述するテストパターンSPTNと、制御信号SCNTを記述する制御パターンSPTN_CMPを生成する。制御パターンSPTN_CMPは、テストパターンSPTNに応じて定められている。
ドライバ群(ピンエレクトロニクスとも称する)は、複数のドライバDRを含む。ドライバDRI/Oは、I/O端子P3ごとに設けられ、テストパターンSPTNに応じた試験信号STESTを、対応するI/O端子P3に出力する。ドライバDRCMPは、制御パターンSPTN_CMPに応じた制御信号SCNTによって、電源補償回路20のスイッチ素子(ソーススイッチSW1、シンクスイッチSW2)を制御する。なお図6では、図1のインタフェース回路4は省略されている。
この試験装置2aは、DUT1に複数のテストパターンを時分割的に順に供給する。パターン発生器PGは、複数のDUT1ごとに、テストパターンSPTNの順序を独立にスケジューリングする。たとえば各DUT11〜Nに対して、時分割的に3つのテストパターン(テストベクタ)PTNa〜PTNcを与える場合、パターン発生器PGは、あるDUT1iに対しては、テストパターンPTNa、PTNc、PTNbの順序で発生し、別のDUT1jに対しては、テストパターンPTNc、PTNa、PTNbの順序で発生する。
試験装置2aのユーザは、DUT1に供給すべき複数のテストパターンPTNと、それぞれに対応する制御パターンSPTN_CMPを規定し、それをパターンメモリに書き込む。あるいは各テストパターンPTNは、ALPG(アルゴリズミックパターン発生器)によって生成されるものであってもよい。そしてパターン発生器PGは、テストパターンPTNおよび制御パターンSPTN_CMPの順序を、DUTごとに自動的に最適化する。
以下、パターン発生器PGによる自動スケジューリングについて説明する。
ひとつのDUT1に、テストパターンPTNa〜cそれぞれを与えたときに流れる動作電流IOPa〜cが推定され、それぞれに対応する補償電流ICMPa〜cが計算される。そして補償電流ICMPa〜cを生成するための制御パターンSPTN_CMPa〜cが規定される。図7は、テストパターンSPTN、動作電流IOP、制御パターンSPTN_CMP、補償電流ICMPの関係を示す図である。
ひとつのDUT1に、テストパターンPTNa〜cそれぞれを与えたときに流れる動作電流IOPa〜cが推定され、それぞれに対応する補償電流ICMPa〜cが計算される。そして補償電流ICMPa〜cを生成するための制御パターンSPTN_CMPa〜cが規定される。図7は、テストパターンSPTN、動作電流IOP、制御パターンSPTN_CMP、補償電流ICMPの関係を示す図である。
パターン発生器PGは、制御パターンSPTN_CMPa〜cを参照することにより、DUT1に各テストパターンPTNa〜cを与えたときの動作電流IOPが変化するタイミングおよび変化量を検出する。言い換えれば、パターン発生器PGは、各テストパターンPTNa〜cを与えたときの補償電流ICMPが変化するタイミングおよび変化量を検出する。たとえばタイミングは、各テストパターンの開始時刻からの経過時間τである。
あるいはパターン発生器PGは、テストパターンPTNa〜cを参照することにより、動作電流に変動を発生させるイベント(特徴点イベントともいう)を検出し、その特徴点イベントによって生ずる動作電流の変動量および変動タイミングを検出してもよい。特徴点イベントとしては、試験開始、リフレッシュ、バンク切りかえ、試験終了が例示される。
各イベントの検出方法の具体例を説明する。
・試験開始は、たとえば最初のテストパターンを検出することで判定できる。
・試験終了は、たとえば最終のテストパターンを検出することで判定できる。
・バンク切りかえは、たとえばバンクを指定する入力パターンの変化を検出することにより判定してもよい。
・リフレッシュは、たとえばRAS only リフレッシュ(DRAMに行アドレスを与え、RAS信号のみをアクティブにすることで、指定された行のリフレッシュを行う)の場合、RAS信号の変化タイミングを検出することで判定してもよい。CAS before RAS リフレッシュ(CASとRASをアクティブにするタイミングを、通常のデータアクセスと逆にすることで、DRAM内部のリフレッシュ回路を起動する方法)の場合、CAS信号の変化タイミングを検出することにより判定してよい。
・試験開始は、たとえば最初のテストパターンを検出することで判定できる。
・試験終了は、たとえば最終のテストパターンを検出することで判定できる。
・バンク切りかえは、たとえばバンクを指定する入力パターンの変化を検出することにより判定してもよい。
・リフレッシュは、たとえばRAS only リフレッシュ(DRAMに行アドレスを与え、RAS信号のみをアクティブにすることで、指定された行のリフレッシュを行う)の場合、RAS信号の変化タイミングを検出することで判定してもよい。CAS before RAS リフレッシュ(CASとRASをアクティブにするタイミングを、通常のデータアクセスと逆にすることで、DRAM内部のリフレッシュ回路を起動する方法)の場合、CAS信号の変化タイミングを検出することにより判定してよい。
また、たとえばDUT1が消費電力を低減するために用いられるクロックゲーティング回路やパワーゲーティング回路を含むデバイスの場合には、クロックゲーティング回路やパワーゲーティング回路が動作する、あるいは非動作となるタイミングにおいて被試験デバイスの消費電流は大きく変動しうる。そこで、これらの回路の動作、非動作の切りかえを特徴点イベントとして検出してもよい。
あるいはDUT1が、アナログ回路デバイスやアナログ回路を含むSoC(System on Chip)デバイスである場合、その設定の変更や動作モードの切りかえなどを特徴点イベントとしてもよい。この場合、設定や動作モードの切りかえを指示する信号(テストパターン)を監視して特徴点イベントを検出してもよい。
そして、パターン発生器PGは、検出したタイミングτおよび変化量δの少なくとも一方にもとづいて、各DUTに対してテストパターンPTNa〜cを与える順序をスケジューリングする。
(第1のスケジューリング方法)
たとえばパターン発生器PGは、複数のDUT1に同じ順序でテストパターンを与えた場合に比べて、動作電流IOPの合計の変動が小さくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。具体的には、以下の少なくともひとつのルールにしたがってスケジューリングする。
たとえばパターン発生器PGは、複数のDUT1に同じ順序でテストパターンを与えた場合に比べて、動作電流IOPの合計の変動が小さくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。具体的には、以下の少なくともひとつのルールにしたがってスケジューリングする。
1. ルール1
あるDUT1iの動作電流IOPiの増加タイミングが、別のDUT1jの動作電流IOPjの増加タイミングと一致しないようにスケジューリングする。同様に、DUT1iの動作電流IOPiの減少タイミングが、別のDUT1jの動作電流IOPjの減少タイミングと一致しないようにスケジューリングする。このルールによって、電流の変動が加算されるのを防止できる。
あるDUT1iの動作電流IOPiの増加タイミングが、別のDUT1jの動作電流IOPjの増加タイミングと一致しないようにスケジューリングする。同様に、DUT1iの動作電流IOPiの減少タイミングが、別のDUT1jの動作電流IOPjの減少タイミングと一致しないようにスケジューリングする。このルールによって、電流の変動が加算されるのを防止できる。
2. ルール2
あるDUT1iの動作電流IOPiの増加タイミングが、別のDUT1jの動作電流IOPjの減少タイミングと一致するようにスケジューリングする。このルールによって、電流の変動をキャンセルすることができる。このとき、増加量と減少量が等しい、あるいはそれらが近い動作電流IOPiとIOPjのタイミングを一致させることが好ましい。
あるDUT1iの動作電流IOPiの増加タイミングが、別のDUT1jの動作電流IOPjの減少タイミングと一致するようにスケジューリングする。このルールによって、電流の変動をキャンセルすることができる。このとき、増加量と減少量が等しい、あるいはそれらが近い動作電流IOPiとIOPjのタイミングを一致させることが好ましい。
図8は、第1のスケジューリング方法を適用したときのタイムチャートである。ここでは、DUT1が2個のケースを示す。スケジューリングを行った場合の動作電流の合計IOP1+IOP2を実線で、スケジューリングを行わずに、DUT12にDUT11と同じ順序でテストパターンを与えたときの動作電流の合計IOP1+IOP2を破線で示す。
破線で示すように、スケジューリングを行わない場合、動作電流IOPの合計には、単一の動作電流IOPに生ずる変動の2倍の変動が生ずる。N個のDUT1を同時測定する場合には、N倍となる。このような大きな変動は、電源電圧VDDに大きな変動を引きおこすであろう。また変動が大きすぎる場合には、電源補償回路20による補償が困難になるかもしれない。
これに対して、スケジューリングを行うと、動作電流IOPの合計の変動を小さくできる。これにより、電源電圧VDDの変動を抑制することができる。また電源補償回路20による補償が確実となる。
スケジューリングを行う場合、電源補償回路20に対する制御パターンSPTN_CMPは以下のように生成することができる。ある期間において、あるDUT1iにテストパターンPTNXを、別のDUT1jに別のテストパターンPTNYを供給するとき、パターン発生器PGは、テストパターンPTNXに対応する制御パターンSPTN_CMPXと、テストパターンPTNYに対応する制御パターンSPTN_CMPYを合成して、電源補償回路20に対する制御パターンSPTN_CMPを生成する。
たとえば合成は、補償パルス電流のパルス幅を対象としてもよい。すなわち、合成後の制御パターンSPTN_CMPが規定するパルス幅をΔT、合成前のもとの制御パターンSPTN_CMPX、SPTN_CMPY、…が規定するパルス幅をΔTX、ΔTY、…とするとき、
ΔT=ΔTX+ΔTY+…=ΣΔTi
となるように制御パターンSPTN_CMPを規定してもよい。
ΔT=ΔTX+ΔTY+…=ΣΔTi
となるように制御パターンSPTN_CMPを規定してもよい。
あるいは合成は、補償パルス電流の振幅を対象としてもよい。すなわち、合成後の制御パターンSPTN_CMPが規定する振幅をA、合成前のもとの制御パターンSPTN_CMPX、SPTN_CMPY、…が規定する振幅をAX、AY、…とするとき、
A=AX+AY+…=ΣAi
となるように制御パターンSPTN_CMPを規定してもよい。
A=AX+AY+…=ΣAi
となるように制御パターンSPTN_CMPを規定してもよい。
(第2のスケジューリング方法)
第2のスケジューリングでは、複数のDUT1に流れる動作電流IOPの合計の変動が大きくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。
第2のスケジューリングでは、複数のDUT1に流れる動作電流IOPの合計の変動が大きくなるように、複数のDUT1ごとのテストパターンの順序をスケジューリングする。
たとえばパターン発生器PGは、あるDUT1iの動作電流IOPiの増加タイミングが、別のDUT1jの動作電流IOPjの増加タイミングと一致するように、および/または、あるDUT1iの動作電流IOPiの減少タイミングが、別のDUT1jの動作電流IOPjの減少タイミングと一致するように、テストパターンの順序をスケジューリングする。
これによれば、より厳しい電源環境で複数のDUT1を試験することができる。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
実施の形態では、電源補償回路20を備える試験装置2aにおいて、複数のDUT1ごとに、テストパターン(シーケンス)をスケジューリングする場合を説明したが、本発明はこれに限定されない。すなわち電源補償回路20が設けられない、あるいは電源補償回路20を動作させない試験装置2aにおいても、上述のスケジューリングを行うことにより、電源電圧VDDの変動を抑制し、あるいは意図的に電源電圧VDDの変動を増加させることができる。
実施の形態では、補償電流ICMPによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ICMPの波形を計算し、その補償電流波形が得られるように制御パターンSPTN_CMPを規定しておいてもよい。この場合、制御パターンSPTN_CMPに応じて任意の電源環境をエミュレートすることが可能となる。
実施の形態では、メイン電源10が複数のDUT11〜Nに共通に設けられる場合を説明したが本発明はそれに限定されない。すなわち、複数のDUT11〜Nのうち、数個に対してひとつのメイン電源10を設けてもよい。さらには1個のDUT1ごとにひとつのメイン電源10を設けてもよい。
実施の形態では、電源補償回路20が複数のDUT1〜Nに共通に設けられる場合を説明したが本発明はそれに限定されない。すなわち、複数のDUT1〜Nのうちの数個に対してひとつの電源補償回路20を設けてもよい。さらには、1個のDUT1ごとにひとつの電源補償回路20を設けてもよい。
実施の形態では、電源補償回路20がソース補償回路20aとシンク補償回路20bを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
ソース補償回路20aのみ設ける場合、ソース補償回路20aに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、ソース補償回路20aが発生する電流ISRCを、定常的な電流IDCから相対的に増加させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、ソース補償回路20aが発生する電流ISRCを、定常的な電流IDCから相対的に減少させてもよい。
シンク補償回路20bのみ設ける場合、シンク補償回路20bに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に減少させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
シンク補償回路20bのみ設ける場合、シンク補償回路20bに定常的な電流IDCを発生させてもよい。そして、電源電流IDDが動作電流IOPに対して不足するときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に減少させてもよい。反対に、電源電流IDDが動作電流IOPに対して過剰なときは、シンク補償回路20bが発生する電流ISINKを、定常的な電流IDCから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流IDC分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ISRC、ISINKを発生させることができる。
1…DUT、2…試験装置、PG…パターン発生器、TG…タイミング発生器、FC…波形整形器、4…インタフェース回路、DR…ドライバ、10…メイン電源、20…電源補償回路、20a…ソース補償回路、20b…シンク補償回路、P1…電源端子、P2…接地端子、P3…I/O端子、SW1…ソーススイッチ、SW2…シンクスイッチ、22…電圧源、24a…ソース電流源、24b…シンク電流源、26…電流D/Aコンバータ、M1…第1トランジスタ、M2…第2トランジスタ、100…プリント基板。
Claims (10)
- それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置であって、
前記複数の被試験デバイスの前記電源端子に電力を供給する少なくともひとつのメイン電源と、
前記複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターンを生成するパターン発生器と、
それぞれが前記入出力端子ごとに設けられ、前記テストパターンに応じた試験信号を、対応する前記入出力端子に出力する複数のドライバ、を含むドライバ群と、
を備え、
前記パターン発生器は、前記複数の被試験デバイスごとに、テストパターンの順序を独立にスケジューリングすることを特徴とする試験装置。 - 前記パターン発生器は、前記複数の被試験デバイスに流れる動作電流の合計の変動が小さくなるように、前記複数の被試験デバイスごとのテストパターンの順序をスケジューリングすることを特徴とする請求項1に記載の試験装置。
- 前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の増加タイミングと一致しないように、テストパターンの順序をスケジューリングすることを特徴とする請求項2に記載の試験装置。
- 前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の減少タイミングと一致するように、テストパターンの順序をスケジューリングすることを特徴とする請求項2に記載の試験装置。
- 前記パターン発生器は、前記複数の被試験デバイスに流れる動作電流の合計の変動が大きくなるように、前記複数の被試験デバイスごとのテストパターンの順序をスケジューリングすることを特徴とする請求項1に記載の試験装置。
- 前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の増加タイミングと一致するように、および/または、ある被試験デバイスの動作電流の減少タイミングが、別の被試験デバイスの動作電流の減少タイミングと一致するように、テストパターンの順序をスケジューリングすることを特徴とする請求項5に記載の試験装置。
- 前記パターン発生器は、前記テストパターンにもとづいて、動作電流が変動するタイミングを検出することを特徴とする請求項2または6のいずれかに記載の試験装置。
- 制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記複数の被試験デバイスの電源端子に注入し、および/または前記メイン電源から前記複数の被試験デバイスの電源端子へ流れる電源電流から、前記補償パルス電流を前記複数の被試験デバイスとは別経路に引きこむ、電源補償回路をさらに備え、
前記パターン発生器は、前記テストパターンに加えて、前記テストパターンに応じて定められた前記制御信号を記述する制御パターンを生成し、
前記ドライバ群は、前記制御パターンに応じた前記制御信号によって前記電源補償回路の前記スイッチ素子を制御するドライバをさらに含むことを特徴とする請求項1から7のいずれかに記載の試験装置。 - 前記パターン発生器は、ある期間において、前記複数の被試験デバイスそれぞれに供給されるテストパターンに対応する前記制御パターンを合成して、合成された制御パターンを前記電源補償回路に出力することを特徴とする請求項8に記載の試験装置。
- 前記パターン発生器は、前記テストパターンごとに規定される前記制御パターンにもとづいて、動作電流が変動するタイミングを検出することを特徴とする請求項8または9に記載の試験装置。
Priority Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2014130059A1 (en) * | 2013-02-21 | 2014-08-28 | Advantest Corporation | Using shared pins in a concurrent test execution environment |
-
2010
- 2010-11-11 JP JP2010253184A patent/JP2012103173A/ja not_active Withdrawn
Cited By (2)
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WO2014130059A1 (en) * | 2013-02-21 | 2014-08-28 | Advantest Corporation | Using shared pins in a concurrent test execution environment |
US9274911B2 (en) | 2013-02-21 | 2016-03-01 | Advantest Corporation | Using shared pins in a concurrent test execution environment |
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