KR100425409B1 - 제1 및 제2 지연선을 사용한 디지털 위상 제어 - Google Patents

제1 및 제2 지연선을 사용한 디지털 위상 제어 Download PDF

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Abstract

디지털 위상 제어 방법은 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능에서 동일 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호를 위상 편이시킨다. 디지털 위상 제어 방법은 고정 위상을 갖는 14개의 제1 다상 클럭신호를 준비하는 단계; 16개의 제2 다상 클럭신호를 준비하는 단계; 14개의 제1 다상 클럭신호 중 특수 클럭신호를 16개의 제2 다상 클럭신호 중 특정 클럭신호와 위상 동기시키는 단계; 및 상기 제2 다상 클럭신호를 편이시키기 위해 상기 특수 클럭신호 및 상기 특정 클럭신호의 조합이 위상 동기되도록 변경시키는 단계를 포함한다. 또한, 제2 다상 클럭신호를 생성하기 위해, 링 형상으로 결합된 지연버퍼를 포함하는 지연선이 사용될 수 있다.

Description

제1 및 제2 지연선을 사용한 디지털 위상 제어{DIGITAL PHASE CONTROL USING FIRST AND SECOND DELAY LINES}
본 발명은 디지털 위상 제어 방법 및 디지털 위상 제어 회로에 관한 것이며,특히 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능(resolution)에서 동일한 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호를 위상 편이(phase shifting)시키기 위한 기술에 관한 것이다.
실제로, 다중 통신 및 정보 기록/재생의 분야에서, 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능에서 동일한 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호(다상 클럭신호)를 위상 편이시키는 기술이 요구되고 있다.
데이터의 디지털 전송에서, 수신된 데이터 신호의 추출 및 재생 시에 다상 클럭신호를 사용한 비트 동기가 수행된다. 이때, 다상 클럭신호로부터 하나의 클럭신호를 선택하기 위한 선택회로를 제어하는 방법뿐만 아니라 모든 다상 클럭신호를 위상 제어(위상 편이)함으로써 다상 클럭신호를 데이터 신호에 동기시키는 방법도 있다.
종래의 위상 제어 방법 중 하나로서, 위상 보간법(phase interpolation method)이 본 기술분야에 공지되어 있다. 이 위상 보간법은 서로 다른 위상을 갖는 주어진 2개의 클럭신호를 합성하여(synthesizing) 2개의 클럭신호의 서로 다른 위상 사이의 위상을 갖는 합성된 클럭신호를 생성하는 방법이다.
도 2 및 도 3과 관련된 후술되는 방식에서, 종래의 위상 보간기(phase interpolator)는 일반적으로 코어부와 필터부를 포함한다. 위상 보간법에 따르면, 고분해능에서 디지털 위상 제어를 수행하는 것이 가능하다.
그러나, 상술한 위상 보간법에 따른 디지털 위상 제어에서 발생되는 문제점은 다음과 같다.
상술한 위상 보간법은 0°, 90°, 180° 및 270°의 4개의 위상을 갖는 클럭신호를 사용할 필요가 있다. 다상 클럭신호에 대해 위상 보간법을 위상 제어하는데 적용하는 경우에, 소비 전력과 회로 규모의 증가가 문제점이다.
또한, 상술한 위상 보간법은 하나의 위상을 갖는 클럭신호를 위상 제어하기 위한 것이기 때문에 고정밀도로 하나의 위상을 갖는 클럭신호를 위상 제어하는데 적합하다. 현재, 위상 보간법은 다상 클럭신호의 위상 간격이 고정밀도로 유지되는 원칙을 보장하지 않는다.
더욱이, 상술한 위상 보간법은 "임의의 위상을 갖는 사인파가 가중된 2개의 사인파를 승산하여 이들을 합산함으로써 얻어지는" 원리를 기초로 하여 실제로 구형파(rectangular wave)인 클럭신호를 사인파로서 간주하므로, 이론대로 클럭신호가 합성되지 않으며 합성파에 왜곡(distortion)이 발생한다. 그 결과, 실용에 적합한 클럭신호를 합성하는 것은 어렵다.
그러므로, 본 발명의 목적은 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능에서 동일한 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호를 위상 편이시킬 수 있는 디지털 위상 제어 방법 및 디지털 위상 제어 회로를 제공하는 것이다.
또한, 본 발명의 목적은 저소비 전력 및 작은 회로 규모를 갖는 디지털 위상 제어 회로를 실현할 수 있는 형태의 디지털 위상 제어 회로를 제공하는 것이다.
또한, 본 발명의 목적은 잘 정돈된 파형을 갖는 고품질의 클럭신호를 생성할 수 있는 디지털 위상 제어 방법 및 디지털 위상 제어 회로를 제공하는 것이다.
또한, 본 발명의 목적은 통상적인 설계에서 성능을 완전히 발휘할 수 있는 디지털 위상 제어 방법 및 디지털 위상 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 다음의 설명으로 명백해질 것이다.
본 발명의 제1 태양에 따르면, 디지털 위상 제어 방법은 고정 위상 및 제1 동일 위상 간격을 갖는 제1 다상 클럭신호를 준비하는 단계; 상기 제1 동일 위상 간격과 다른 제2 동일 위상 간격을 갖는 제2 다상 클럭신호를 준비하는 단계; 상기 제1 다상 클럭신호의 특수 클럭신호(specific clock signal)와 상기 제2 다상 클럭신호의 특정 클럭신호(particular clock signal)를 위상 동기(phase locking)시키는 단계; 및 상기 위상 동기시킨 상기 특수 클럭신호 및 상기 특정 클럭신호의 조합을 변경하여 상기 제2 다상 클럭신호의 위상을 편이(shift)시키는 단계를 포함한다.
본 명세서에서, "위상 간격"은 다상 클럭신호 중에서 2개의 인접한 클럭신호 사이의 위상 차이를 의미한다. 동일 위상 간격을 갖는 다중 클럭신호는, 예를 들어, 아날로그 지연동기루프(analog delay locked loop : DLL)를 사용함으로써 생성될 수 있다. 또한, "다상 클럭신호"는 동일 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호를 의미한다.
본 발명의 제2 태양에 따르면, 디지털 위상 제어 방법은 서로 결합된 복수의 일차 지연버퍼를 포함하는 제1 지연선을 사용하여 고정 위상 및 제1 동일 위상 간격을 갖는 제1 다상 클럭신호를 생성하는 단계; 제1 다상 클럭신호 중 하나를 선택하여 선택된 클럭신호를 픽업(pick up)하는 단계; 및 제2 지연선에서 서로 결합된 이차 지연버퍼 중 하나에 상기 선택된 클럭신호를 공급하여 제2 지연선을 사용하여 제1 동일 위상 간격과 다른 제2 동일 위상 간격을 갖는 제2 다상 클럭신호를 생성하는 단계를 포함한다.
본 발명의 제2 태양에 따른 디지털 위상 제어 방법에서, 제2 지연선의 이차 지연버퍼는 링 형상으로 서로 결합될 수 있다. 또한, 제1 지연선은 제1 지연동기루프에 의해 피드백 제어될 수 있으며, 상기 제2 지연선은 제2 지연동기루프에 의해 피드백 제어될 수 있다.
본 발명의 제3 태양에 따르면, 디지털 위상 제어 회로는 서로 결합된 M개의 지연버퍼를 포함하는 제1 지연선을 포함하며, 여기서 M은 2이상의 제1 양의 정수를 나타낸다. 제1 지연동기루프에 의해 피드백 제어되어 제1 지연선은 제1 내지 제M 일차 지연출력신호를 생성한다. 지연버퍼열(delay buffer train)은 서로 결합된 N개 이상의 이차 지연버퍼를 포함하며, 여기서 N은 2이상의 제2 양의 정수를 나타내고 제1 양의 정수와 서로 다르다. 제1 선택회로는 제1 내지 제M 일차 지연출력신호 중 하나를 선택된 일차 지연출력신호로서 선택한다. 제2 선택회로는 N개 이상의 이차 지연버퍼 중 하나를 지연버퍼열 내의 제2 지연선의 제1단(stage)으로서 선택하여 이 선택된 일차 지연출력신호를 제1단에 공급한다. 제2 지연선은 N개의 연속적인 이차 지연버퍼 중 제1 이차 지연버퍼를 제1단으로서 구비한 N개의 연속적인 이차 지연버퍼를 포함한다. 제2 지연동기루프는 제2 지연선을 피드백 제어한다.
본 발명의 제3 태양에 따른 디지털 위상 제어 회로에서, 지연버퍼열의 N이상의 이차 지연버퍼는 링 형상으로 서로 결합될 수 있다. 또한, M개의 일차 지연버퍼 및 N개 이상의 이차 지연버퍼 각각은 단상 구성을 가지거나 차동 구성을 가질 수 있다. 차동 구성에서, 제1 지연선은 제1 내지 제M 일차 차동클럭신호쌍을 제1 내지 제M 일차 지연출력신호로서 생성하고 제1 선택회로는 선택된 제1 차동 클럭쌍을 선택된 일차 지연출력신호로서 생성한다. 디지털 위상 제어 회로는 선택된 제1 차동 클럭쌍의 반전 및 비반전을 스위칭하기 위한 스위칭회로를 포함할 수 있다.
본 발명의 제4 태양에 따르면, 디지털 위상 제어 회로는 서로 결합된 M개의 일차 지연버퍼를 포함하는 제1 지연선을 포함하며, 여기서 M은 2이상의 제1 양의 정수이다. 제1 지연선은 제1 지연동기루프에 의해 피드백 제어되어 제1 내지 제M 일차 지연출력신호를 생성한다. 지연버퍼열은 서로 링 형상으로 결합된 N개의 이차 지연버퍼를 포함하며, 여기서 N은 2이상인 제2 양의 정수이며 제1 양의 정수 M과 다르다. N개의 제1단 지연버퍼는 N개의 이차 지연버퍼 중 각각 인접한 2개 사이에 접속된 출력단을 갖는다. N개의 제1단 지연버퍼 각각은 N개의 이차 지연버퍼 각각의 유사한 특성을 갖는다. 제1 선택회로는 제1 내지 제M 일차 지연출력신호 중 하나를 선택된 일차 지연출력신호로서 선택한다. N개의 제1단 지연버퍼의 입력단에 병렬로 접속된, 제2 선택회로는 N개의 제1단 지연버퍼 중 하나를 제2 지연선의 선택된 제1단 지연버퍼로서 선택하여 선택된 일차 지연출력신호를 선택된 제1단 지연버퍼에 공급한다. 제2 지연선은 선택된 제1단 지연버퍼 및 선택된 제1단 지연버퍼에 후속하는 (N-1)개의 연속적인 이차 지연버퍼를 포함한다. 제2 지연동기루프 피드백은 제2 지연선을 제어한다.
본 발명의 제4 태양에 따른 디지털 위상 제어 회로에서, 각각의 M개의 일차 지연버퍼, N개의 이차 지연버퍼 및 N개의 제1단 지연버퍼는 단상 구성 또는 차동 위상 구성을 가질 수 있다. 차동 구성에서, 제1 지연선은 제1 내지 제M 일차 차동클럭신호쌍을 제1 내지 제M 일차 지연출력신호로서 생성하고, 제1 선택회로는 선택된 일차 차동클럭신호쌍을 선택된 일차 지연출력신호로서 생성한다. 디지털 위상 제어 회로는 선택된 일차 차동클럭신호쌍의 반전 및 비반전을 스위칭하여 제2 선택회로에 공급되는 통과된 일차 차동클럭신호쌍을 생성하기 위한 스위칭회로를 더 포함한다.
본 발명의 제5 태양에 따르면, 지연동기루프는 링 형상으로 서로 결합된 복수의 지연버퍼를 포함하는 지연버퍼열, 및 지연버퍼 중 하나 또는 연속적인 지연버퍼를 포함하는 지연선을 구성하기 위한 수단을 포함한다.
본 발명의 제6 태양에 따르면, 지연동기루프는 링 형상으로 서로 결합된 복수의 지연버퍼를 포함하는 지연버퍼열; 지연버퍼열 내에서 위치가 순환하는 소정 갯수의 지연버퍼를 포함하는 지연선을 동작(activating)시키기 위한 수단; 및 지연선의 입력 신호와 출력 신호 사이의 위상차를 검출하여 지연선을 피드백 제어하기 위한 수단을 포함한다.
본 발명의 제7 태양에 따르면, 지연동기루프는 링 형상으로 서로 결합된 복수의 지연버퍼를 포함하는 지연버퍼열; 클럭신호로 먼저 공급되도록 지연버퍼 중 하나를 선택된 지연버퍼로서 선택하기 위한 선택회로; 및 선택된 지연버퍼 및 지연버퍼열 내의 선택된 지연버퍼에 후속하는 연속적인 지연버퍼를 포함하는 지연선을 피드백 제어하기 위한 수단을 포함한다.
본 발명의 제5 내지 제7 태양 각각에 따른 지연동기루프에서, 지연동기루프는 지연버퍼열로 흐르는 신호의 전파를 차단(cutting off)하기 위한 수단을 더 포함할 수 있다.
도 1은 오버-샘플링 시스템(over-sampling system)의 클럭 복구시의 데이터 신호 및 클럭신호의 파형을 개략적으로 도시한 타이밍도.
도 2는 종래의 위상 보간기의 종래의 코어부의 개략적인 회로도.
도 3은 종래의 DAC 제어기 및 선택 신호의 예를 도시한 개략도.
도 4는 본 발명의 제1 실시예에 따른 디지털 위상 제어 회로의 회로도.
도 5는 도 4에 도시된 디지털 위상 제어 회로의 동작을 설명하기 위한 도면.
도 6은 도 4에 도시된 디지털 위상 제어 회로의 클럭 에지의 위치 관계를 나타내는 개략적인 파형을 도시한 타이밍도.
도 7은 본 발명의 제2 실시예에 따른 디지털 위상 제어 회로의 회로도.
도 8은 도 7에 도시된 디지털 위상 제어 회로의 동작을 설명하기 위한 도면.
도 9는 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법에서 클럭 에지의 위치 관계를 나타내는 개략적인 파형을 도시한 타이밍도.
도 10은 본 발명의 제4 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도.
도 11은 도 10에 도시된 디지털 위상 제어 회로의 클럭 에지의 위치 관계를나타내는 개략적인 타이밍도.
도 12는 본 발명의 제5 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도.
도 13은 본 발명의 제6 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도.
도 14a 내지 도 14f는 도 13에 도시된 디지털 위상 제어 회로에 사용하기 위한 제1, 제2, 제3, 제8, 제9 및 제31 동기상태에서 로테이션 DLL을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
31, 34, 36 : 제1 지연선
32, 33, 35, 37 : 지연버퍼열
38 : 제1 지연동기루프
55 : 주파수 비교기
57 : 스위칭회로
70 : 로테이션 DLL
ref.clk : 기준클럭신호
PLL : 위상동기루프
도 1의 (a) 및 (b)를 참조하여, 본 발명의 이해를 쉽게 하기 위해 오버-샘플링 시스템의 클럭 복구가 먼저 설명된다. 도 1의 (a) 및 (b) 각각은 오버-샘플링 시스템의 클럭 복구 시에 데이터 신호 및 클럭신호의 파형을 개략적으로 도시한 타이밍도이다.
도 1의 (a) 및 (b)에 도시된 오버-샘플링 클럭 복구에서, 위상 비교는 동일 주파수 서로 다른 위상을 갖는 16개의 위상의 다상 클럭신호(CLK1, CLK2, ..., 및 CLK16)의 2개의 리딩 에지(leading edges)를 1비트 데이터에 대응하게 함으로써 수행된다. 오버-샘플링 클럭 복구는 데이터 레이트보다 낮은 주파수를 각각 갖는 클럭신호를 사용한다. 즉, 오버-샘플링 클럭 복구는 데이터가 높은 데이터 레이트를 갖는다해도 비교적 낮은 클럭 주파수를 각각 갖는 클럭신호를 사용할 수 있다.
도 1의 (a)에 도시된 바와 같이, 짝수의 클럭신호(CLK2, CLK4, ..., 및 CLK12)은 데이터의 구형파의 중심부와 안정적으로 일치한다. 이는 데이터 신호와 클럭신호가 서로 동기화된 상태이다.
그러나, 도 1의 (b)에 도시된 바와 같이 지터(jitter) 등에 의해 야기된 래그 방향(lag direction) 및 리드 방향에서 데이터 신호가 편이된다고 가정한다. 이때, 다상 클럭신호(CLK1 내지 CLK16)는 클럭신호가 데이터 신호를 추종하도록 위상 간격을 유지하면서 전체적으로 편이되어야 한다. 즉, 오버-샘플링 클럭 복구에서, 고속으로 전송되는 데이터 신호의 지터 등에 의해 야기된 플리커(flicker)에 응답하여 다상 클럭신호가 고분해능 및 고정밀도로 다상 클럭신호가 데이터 신호를 추종하도록 하기 위해, 다상 클럭신호의 위상 간격을 동일하게 유지하면서 전체적으로 다상 클럭신호를 위상 편이(위상 제어)시키는 것이 필요하다.
종래의 위상 제어 방법 중 하나로서, 위상 보간법이 본 기술 분야에 공지되어 있다. 이러한 위상 보간법은 서로 다른 위상 사이의 위상을 갖는 합성된 클럭신호를 얻도록 서로 다른 위상을 갖는 2개의 클럭신호를 합성하는 방법이다.
도 2 및 도 3을 참조하면, 위상 보간법에 따른 종래의 디지털 위상 제어 방법이 본 발명의 이해를 쉽게 하기 위해 먼저 설명될 것이다. 도 2는 종래의 위상 보간기의 종래의 코어부(21)의 개략적인 회로도이다. 도 3은 종래의 DAC 제어기(23) 및 선택 신호의 예를 도시한 개략도이다.
위상 보간기는 일반적으로 코어부(21)와 필터부(도시되지 않음)를 포함한다. 코어부(21)는 클럭신호를 합성하기 위한 아날로그 승산기를 포함한다. 필터부는 코어부(21)에 의해 발생된 클럭신호를 정형화하기 위한 것이다.
도 2에 도시된 바와 같이, 코어부(21)는 제1 내지 제4 금속 산화물 반도체(MOS) 차동쌍(25-1, 25-2, 25-3 및 25-4)을 포함한다. 제1 내지 제4 MOS 차동쌍(25-1 내지 25-4) 각각은 공통으로 저항(24)에 접속된 드레인을 갖는다. 제1내지 제4 MOS 차동쌍(25-1 내지 25-4)은 제1 내지 제4 디지털-아날로그(D/A) 변환기(DAC1, DAC2, DAC3 및 DAC4)에 접속된 소스를 각각 갖는다. 제1 내지 제4 D/A 변환기(DAC1 내지 DAC4) 각각은 선택적으로 적용 가능한 16개의 부전류원(sub-current sources)을 포함한다.
코어부(21)에는 외부 위상동기루프 (PLL)로부터 0°클럭신호(c0), 90°클럭신호(c90), 180°클럭신호(c180) 및 270°클럭신호(c270)가 공급된다. 도 2에 도시된 바와 같이, 제1 MOS 차동쌍(25-1)은 0°클럭신호(c0) 및 180°클럭신호(c180)로 구성된 차동클럭신호가 공급된다. 제2 MOS 차동쌍(25-2)에는 0°클럭신호(c90) 및 270°클럭신호(c270)로 구성된 차동클럭신호가 공급된다. 제3 MOS 차동쌍(25-3)에는 180°클럭신호(c180) 및 0°클럭신호(c0)로 구성된 차동클럭신호가 공급된다. 제4 MOS 차동쌍(25-4)에는 270°클럭신호(c270) 및 90°클럭신호(c90)로 구성된 차동클럭신호가 공급된다.
0°와 90°사이의 위상을 갖는 클럭신호의 합성은 제1 D/A 변환기(DAC1) 및 제2 D/A 변환기(DAC2)를 사용함으로써 수행된다. 90°와 180° 사이의 위상을 갖는 클럭신호의 합성은 제2 D/A 변환기(DAC2) 및 제3 D/A 변환기(DAC3)를 사용함으로써 수행된다. 180°와 270°사이의 위상을 갖는 클럭신호의 합성은 제3 D/A 변환기(DAC3) 및 제4 D/A 변환기(DAC4)를 사용함으로써 수행된다. 270°와 360°사이의 위상을 갖는 클럭신호의 합성은 제4 D/A 변환기(DAC4) 및 제1 D/A 변환기(DAC1)를 사용함으로써 수행된다.
0°와 90°사이의 위상을 갖는 클럭신호를 합성하는 경우에는 코어부(21)에의해 수행되는 클럭신호의 합성 방법의 원리가 설명될 것이다.
임의의 사인파가 2개의 사인파를 사용하여 합성될 수 있다. 예를 들어, 위상 0°와 90°사이의 임의의 위상 y°를 갖는 클럭신호는 0°클럭신호(c0)와 90°클럭신호(c90)를 중첩(superimposing)시킴으로써 합성될 수 있으며 다음의 [수학식 1]로 표현될 수 있다.
x=0 및 x=90을 [수학식 1]에 대입함으로써, 계수(A0 및 A90)는 A0 = sin{(90-y)π/180} 및 A90 = sin{yπ/180}으로 계산된다.
코어부(21)는 상술한 원리를 기초로 하여 대략 클럭신호를 사인파로 대체하고, 제2 D/A 변환기(DAC2)의 전류값에 대한 제1 D/A 변환기(DAC1)의 전류값의 비율을 A90에 대한 A0의 비율과 일치(match)시키고, 제1 및 제2 D/A 변환기(DAC1 및 DAC2) 각각의 16개의 부전류원을 제어하여 전류값을 변경함으로써 0°와 90°사이의 임의의 위상 y°를 갖는 클럭신호를 생성한다.
제1 내지 제4 D/A 변환기(DAC1 내지 DAC4) 각각의 부전류원의 제어(전류원의 가중)는 도 3에 도시된 DAC 제어기(23)에 의해 수행된다. DAC 제어기(23)는 위상 비교기(도시되지 않음)에 의해 생성된 UP 신호 및 DOWN 신호가 공급되며, ACR 필터(도시되지 않음)에서 소정의 처리가 수행된다. UP 신호 또는 DOWN 신호에 응답하여, DAC 제어기(23)는 도 3에 도시된 바와 같은 제1 내지 제4 D/A 변환기(DAC1내지 DAC4) 각각에 대해 16 디지트 선택 신호를 생성하여 제1 내지 제4 D/A 변환기(DAC1 내지 DAC4) 각각의 16개의 부전류원을 제어한다. 제1 내지 제4 D/A 변환기(DAC1 내지 DAC4) 각각의 16개의 부전류원은 0/1 신호에 응답하여 비선택 상태 또는 선택 상태로 된다. 상술한 바와 같은 방식으로, 전류원의 가중이 수행되고, 제1 내지 제4 MOS 차동쌍(25-1 내지 25-4) 각각을 통해 2개의 클럭신호 가중에 응한 승산이 수행되어, 임의의 위상을 갖는 클럭신호가 생성된다.
상술한 바와 같이, 0°, 90°, 180° 및 270°의 4개의 위상을 갖는 클럭신호가 사용되며, 이러한 위상은 아날로그 승산기에 의해 전류가 가중된 각각의 위상으로 승산되어, 임의의 위상을 갖는 클럭신호가 생성된다. 이는 "가중된 2개의 사인파를 승산하여 이들을 합산함으로써 얻어지는" 원리를 기초로 한다. 또한, 이와 같은 종래 기술은 차동클럭신호를 얻기 위한 구조를 갖는다.
이러한 원리를 기초로 한 위상 보간법은 국제공개공보 WO 95/22206에서 사용된다.
위상 보간법에 따르면, 고분해능에서 디지털 위상 제어를 수행하는 것이 가능하다. 만일 상술한 예에서와 같은 방식으로 16 디지트 디지털 신호를 사용함으로써 가중이 행해지면, 90°/16 = 5.625°(클럭 주파수가 625 MHz일 때 25ps)의 분해능에서 위상 제어를 수행하는 것이 가능하다.
그러나, 상술한 위상 보간법에 따른 디지털 위상 제어는 다음과 같은 문제점이 있다.
상술한 위상 보간법은 0°, 90°, 180° 및 270°의 4개의 위상으로 클럭신호를 사용할 필요가 있다.
또한, 고정밀도로 위상 제어가 수행되는 하나의 위상을 갖는 클럭신호를 얻기 위해, 코어부(21)는 전류원을 각각 구비한 아날로그 승산기를 포함한다. 또한, 다상 클럭신호의 위상 제어를 수행하는 경우에, 위상 보간기는 다상 클럭신호의 위상 갯수와 동일한 코어부를 포함한다. 예를 들어, 다상 클럭신호를 16개의 위상으로 제어하는 경우에, 위상 보간기는 4 ×16 = 64개의 아날로그 승산기를 포함해야 한다.
따라서, 위상 보간법을 다상 클럭신호의 위상 제어에 적용하는 경우에, 본 명세서의 서두에서 언급한 바와 같이 소비 전력 및 회로 규모를 증가시키는 문제가 있다.
상술한 위상 보간법은 단지 하나의 위상을 갖는 클럭신호를 위상 제어하기 위한 것이며 하나의 위상을 갖는 클럭신호를 고정밀도로 위상 제어하는데 적합하다. 즉, 위상 보간법은 다상 클럭신호의 위상 제어가 수행되는 전제에서의 기술은 아니다. 위상 보간법을 다상 클럭신호의 위상 제어에 적용하는 경우에, 위상 보간기는 위상 갯수와 동일한 갯수의 코어부를 포함하여야 한다. 이러한 구조에서, 각각의 코어부가 고정밀도로 위상 편이시킨다해도, 코어부는 독립적으로 제어되어 각각의 코어부는 다른 코어부에 대한 위상차를 원하는 위상차로 만들도록 제어되지 않는다. 따라서, 하나의 클럭신호와 다른 클럭신호 사이의 위상차(위상 간격)는 무질서해질 수 있으며 이러한 무질서가 발생했을 때 이를 보상하기 위한 메커니즘이 없다. 즉, 위상 보간법을 다상 클럭신호의 위상 제어에 적용하는 경우에, 위상보간기는 다상 클럭신호의 위상 간격을 고정밀도로 원하는 간격으로 유지하기 위한 메커니즘이 없어 다상 클럭신호의 제어에 적합하지 않다. 위상 보간법에서, 본 명세서의 서두에서도 언급했던 바와 같이, 다상 클럭신호의 위상 간격은 고정밀도로 원하는 간격으로 유지되는 원칙을 보장하지 않는다.
더욱이, 상술한 위상 보간법은 "임의의 위상을 갖는 사인파가 가중된 2개의 사인파를 승산하여 이들을 합산함으로써 얻어지는" 원리를 기초로 하여 실제로 구형파인 클럭신호를 사인파로서 간주하므로, 이론대로 클럭신호가 합성되지 않으며 합성파에 왜곡이 발생한다. 그 결과, 본 명세서의 서두에서도 언급했던 바와 같이, 실질적으로 적합한 클럭신호를 합성하는 것은 어렵다. 따라서, 위상 보간기가 상술한 바와 같이 필터부에 의해 합성파를 정형화하도록 하는 것이 필요하며 이는 필터부 설계에 부담이 된다. 필터부가 아날로그 필터로 구성된다면, 아날로그 필터가 일정하게 설정되기는 어렵다. 필터부가 디지털 필터로 구성된다면, 디지털 필터를 설계하는데 고도의 기술이 필요하다. 어떠한 레이트에서도, 고도의 설계 능력(과도한 설계 부담)이 필요하다. 또한, 위상 제어는 위상 보간기의 코어부(21)의 아날로그적 변화에 따르므로, 아날로그 승산기(코어부 21)의 정밀도가 우수한 품질을 갖는 클럭신호를 얻는데 중요하여 고도의 설계 능력(과도한 설계 부담)이 아날로그 승산기의 설계시에도 요구된다.
그 결과, 상술한 종래 기술은 다상 클럭신호간의 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능에서 동일한 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호(다상 클럭신호)를 위상 편이시키는 것이 매우 어렵다는 단점이 있다. 또한, 상술한 종래 기술은 소비 전력 및 회로 규모의 증가가 우려되며 고도의 설계 능력이 요구되는 단점이 있다.
상술한 문제점을 해결하기 위한 기술이 종래에는 없었다.
도 4, 도 5 및 도 6을 참조하여, 본 발명의 제1 실시예에 따른 디지털 위상 제어 방법 및 디지털 위상 제어 회로에 대해 설명될 것이다. 도 4는 본 발명의 제1 실시예에 따른 디지털 위상 제어 회로의 회로도이다. 도 5는 도 4에 도시된 디지털 위상 제어 회로의 동작을 설명하기 위한 도면이다. 도 6은 도 4에 도시된 디지털 위상 제어 회로의 클럭 에지의 위치 관계를 나타내는 개략적인 파형을 도시한 타이밍도이다.
도 4에 도시된 바와 같이, 디지털 위상 제어 회로는 제1 지연선(31) 및 지연버퍼열(32)을 포함한다. 제1 지연선(31)은 3단 일차 지연버퍼, 즉, 서로 결합된 제1 내지 제3의 일차 지연버퍼(a1, a2 및 a3)를 포함한다. 제1 내지 제3 일차 지연버퍼(a1 내지 a3) 각각은 동일한 일차 특성을 갖는다. 제1 지연선(31)은 제1 지연동기루프(DLL)(도시되지 않음)에 의해 피드백 제어된다. 지연버퍼열(32)은 7단 이차 지연버퍼, 즉, 서로 결합된 제1 내지 제7 이차 지연버퍼(b1, b2, b3, b4, b5, b6 및 b7)를 포함한다. 제1 내지 제7 이차 지연버퍼(b1 내지 b7) 각각은 동일한 이차 특성을 갖는다.
제1 지연선(31)에는 기준클럭신호(ref.CLK)가 입력 신호로서 공급된다. 기준클럭신호(ref.CLK)는 제1 일차 지연버퍼(a1)에 공급된다. 제1 지연선(31)은 제1 전체 지연 신호를 출력 신호로서 생성한다. 입력 신호 및 출력 신호는 제1 지연동기루프에 공급된다. 제1 지연동기루프 위상은 입력 신호와 출력 신호를 비교하여 입력 신호 및 출력 신호를 위상 동기시킨다. 제1 지연동기루프는 제1 내지 제3 일차 지연버퍼(a1 내지 a3)에 공통으로 제1 제어 전압을 공급함으로써 제1 지연선(31)의 일차 전체 지연 시간이 기준클럭신호(ref.CLK)의 한 주기와 동일하여 제1 지연선(31)을 피드백 제어한다. 제1 지연선(31)의 일차 전체 지연 시간이 제1 지연동기루프에 의해 기준클럭신호(ref.CLK)의 한 주기로 고정될 때, 제1 지연선(31)은 기준클럭신호(ref.CLK) 주기의 "1/3"과 동일한 제1 전파 지연을 각각 갖는 제1 내지 제3 일차 지연출력신호를 생성하는데 이는 120°만큼 위상 편이되며, 이는 제1 내지 제3 일차 지연버퍼(a1 내지 a3) 각각이 동일한 특성을 갖기 때문이다. 상술한 바와 같이, 제1 지연선(31)은 제1 위상 및 120°의 제1 동일 위상 간격을 갖는 3개의 제1 다상 클럭신호를 생성한다. 도 4에 도시된 바와 같이, 3개의 제1 다상 클럭신호 또는 제1 내지 제3 일차 지연출력신호는 각각 순서대로 ①, ② 및 ③으로 도시된다. 제1 일차 지연출력신호(①)가 0°의 위상을 가질 때, 제2 일차 지연출력신호(②)는 120°의 위상을 가지며, 제3 일차 지연출력신호(③)는 240°의 위상을 갖는다.
지연버퍼열(32)은 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나를 제1 지연선(31)으로부터 선택적으로 공급받는 제1 내지 제4 입력노드(a, b, c 및 d)를 갖는다. 지연버퍼열(32)에는 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 직접 공급되는 제1단 이차 지연버퍼를 갖는 4개의 연속적인 이차 지연버퍼를 각각 포함하는 제1 내지 제4 지연 이차 버퍼그룹으로 분류된다.
특히, 제1 지연 이차 버퍼그룹은 제1 내지 제4 이차 지연버퍼(b1 내지 b4)로 구성된다. 제2 지연 이차 버퍼그룹은 제2 내지 제5 이차 지연버퍼(b2 내지 b5)로 구성된다. 제3 지연 이차 버퍼그룹은 제3 내지 제6 이차 지연버퍼(b3 내지 b6)로 구성된다. 제4 지연 이차 버퍼그룹은 제4 내지 제7 이차 지연버퍼(b4 내지 b7)로 구성된다. 제1 내지 제4 이차 버퍼그룹 각각은 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어되어 제2 전체 지연 시간은 기준클럭신호(ref.CLK)의 한 주기와 동일하게 된다.
지연버퍼열(32)에서, 제1 내지 제4 이차 버퍼그룹 중 단지 하나만이 액티브 이차 버퍼그룹 또는 3개의 제1 다상 클럭신호(①, ② 및 ③)의 제1 동일 위상 간격과 다른 90°의 제2 동일 위상 간격을 갖는 4개의 제2 다상 클럭신호(c1, c2, c3 및 c4)를 생성하는 제2 지연선으로서 동작 또는 사용된다. 4개의 제2 다상 클럭신호(c1 내지 c4)는 각각 제1 내지 제4 이차 지연출력신호로 언급한다.
도 4에 도시된 바와 같이, 제4 이차 지연버퍼(b4)는 제1 이차 지연출력신호(c1)를 생성하기 위한 제1 출력 노드에 접속된 출력 단자를 갖는다. 제5 이차 지연버퍼(b5)는 제2 이차 지연출력신호(c2)를 생성하기 위한 제2 출력 노드에 접속된 출력 단자를 갖는다. 제6 이차 지연버퍼(b6)는 제3 이차 지연출력신호(c3)를 생성하기 위한 제3 출력 노드에 접속된 출력 단자를 갖는다. 이러한 접속이 이루어지지 않았다면, 후술하는 방식에 단점이 있다. 제2 지연 이차 버퍼그룹(b2 내지 b5)이 액티브 이차 버퍼그룹 또는 제2 지연선으로서 동작될 때, 제1 이차 지연출력신호(c1)를 생성하는 것은 불가능하다. 제3 지연 이차 버퍼그룹(b3 내지 b6)이 액티브 이차 버퍼그룹 또는 제2 지연선으로서 동작될 때, 제1 및 제2 이차 지연출력신호(c1 및 c2)를 생성하는 것은 불가능하다. 제4 지연 이차 버퍼그룹(b4 내지 b7)이 액티브 이차 버퍼그룹 또는 제2 지연선으로서 동작될 때, 제1 내지 제3 이차 지연출력신호(c1 내지 c3)를 생성하는 것이 불가능하다. 즉, 클럭신호를 공급받는 측에서, 제1 내지 제3 이차 지연출력신호(c1 내지 c3)가 결락(omitted)될 수 있어 4개의 제2 다상 클럭신호(c1 내지 c4)를 항상 수신할 수 있는 것은 아니다.
4개의 제2 다상 클럭신호(c1 내지 c4)는 후술하는 방식에서 전체적으로 위상 편이된다.
제1 실시예에서, 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나는 선택된 일차 지연출력신호로서 선택되고 선택된 일차 지연출력신호는 지연버퍼열(32)의 제1 내지 제4 입력노드(a, b, c 및 d) 중 하나에 공급된다. 0°와 360°사이의 범위 또는 4개의 제2 다상 클럭신호(c1 내지 c4)의 제2 위상 간격을 90°로 유지하면서 전체적으로 한 주기만큼 4개의 제2 다상 클럭신호(c1 내지 c4)를 위상 편이시키기 위해, 3 ×4 또는 12의 조합이 요구된다. 이때, 위상 제어의 분해능은 360°/12 = 30°이다.
도 5에 도시된 바와 같이, 도 4에 도시된 디지털 위상 제어 회로는 제1 내지 제12 동기상태 <11>, <12>, <13>, <21>, <22>, <23>, <31>, <32>, <33>, <41>, <42> 및 <43>을 갖는다. 제1 동기상태 <11>은 제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 상태이다. 제2 동기상태 <12>는 제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 상태이다. 제3 동기상태 <13>은 제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 상태이다. 제4 동기상태 <21>은 제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 상태이다. 제5 동기상태 <22>는 제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 상태이다. 제6 동기상태 <23>은 제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 상태이다.
제7 동기상태 <31>은 제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 상태이다. 제8 동기상태 <32>는 제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 상태이다. 제9 동기상태 <33>은 제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 상태이다. 제10 동기상태 <41>은 제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 상태이다. 제11 동기상태 <42>는 제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 상태이다. 제12 동기상태 <43>은 제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 상태이다.
제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 제1 동기상태 <11>에서, 제1 일차 지연출력신호(①) 및 제1 이차 지연출력신호(c1)는 서로 위상 동기되고. 4개의 제2 다상 클럭신호(c1 내지 c4)는 0°, 90°, 180°및 270°의 순서대로 위상을 갖는다.
제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 제2 동기상태 <12>에서, 제2 일차 지연출력신호(②) 및 제1 이차 지연출력신호(c1)는 서로 위상 동기되며 4개의 제2 다상 클럭신호(c1 내지 c4)는 120°, 210°, 300° 및 30°의 순서대로 위상을 갖는다.
제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제1 입력노드(a)에 공급되는 제3 동기상태 <13>에서, 제3 일차 지연출력신호(③) 및 제1 이차 지연출력신호(c1)는 서로 위상 동기되며, 4개의 제2 다상 클럭신호(c1 내지 c4)는 240°, 330°, 60° 및 150°의 순서대로 위상을 갖는다.
제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 제4 동기상태 <21>에서, 제1 일차 지연출력신호(①) 및 제2 이차 지연출력신호(c2)는 서로 위상 동기되며, 4개의 제2 다상 클럭신호(c1 내지 c4)는 270°, 0°, 90° 및 180°의 순서대로 위상을 갖는다.
제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 제5 동기상태 <22>에서, 제2 일차 지연출력신호(②) 및 제2 이차 지연출력신호(c2)는 서로 위상 동기되며, 4개의 제2 다상 클럭신호(c1 내지 c4)는 30°, 120°, 210° 및 300°의 순서대로 위상을 갖는다.
제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제2 입력노드(b)에 공급되는 제6 동기상태 <23>에서, 제3 일차 지연출력신호(③) 및 제2 이차 지연출력신호(c2)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 150°, 240°, 330° 및 60°의 순서대로 위상을 갖는다.
제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 제7 동기상태 <31>에서, 제1 일차 지연출력신호(①) 및 제3 이차 지연출력신호(c3)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 180°, 270°, 0° 및 90°의 순서대로 위상을 갖는다.
제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 제8 동기상태 <32>에서, 제2 일차 지연출력신호(②) 및 제3 이차 지연출력신호(c3)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 300°, 30°, 120° 및 210°의 순서대로 위상을 갖는다.
제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제3 입력노드(c)에 공급되는 제9 동기상태 <33>에서, 제3 일차 지연출력신호(③) 및 제3 이차 지연출력신호(c3)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 60°, 150°, 240° 및 330°의 순서대로 위상을 갖는다.
제1 일차 지연출력신호(①)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 제10 동기상태 <41>에서, 제1 일차 지연출력신호(①) 및 제4 이차 지연출력신호(c4)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 90°, 180°, 270° 및 0°의 순서대로 위상을 갖는다.
제2 일차 지연출력신호(②)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 제11 동기상태 <42>에서, 제2 일차 지연출력신호(②) 및 제4 이차 지연출력신호(c4)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 210°, 300°, 30° 및 120°의 순서대로 위상을 갖는다.
제3 일차 지연출력신호(③)가 지연버퍼열(32)의 제4 입력노드(d)에 공급되는 제12 동기상태 <43>에서, 제3 일차 지연출력신호(③) 및 제4 이차 지연출력신호(c4)는 서로 위상 동기되며, 제2 다상 클럭신호(c1 내지 c4)는 330°, 60°, 150° 및 240°의 순서대로 위상을 갖는다.
상술한 방식에서, 4개의 제2 다상 클럭신호(c1 내지 c4)는 3개의 제1 다상 클럭신호(①, ② 및 ③)와 4개의 제2 다상 클럭신호(c1 내지 c4)의 조합을 변경함으로써 위상 편이된다.
제1 동기상태 <11> → 제5 동기상태 <22> → 제9 동기상태 <33> → 제10 동기상태 <41> → 제2 동기상태 <12> → 제6 동기상태 <23> → 제7 동기상태 <31> → 제11 동기상태 <42> → 제3 동기상태 <13> → 제4 동기상태 <21> → 제8 동기상태 <32> → 제12 동기상태 <43>의 순서 또는 역순으로 상술한 조합을 변경함으로써 디지털 위상 제어 회로가 4개의 제2 다상 클럭신호(c1 내지 c4)를 30°만큼 연속적으로 위상 편이시키는 것이 가능하다. 즉, 클럭신호가 3개의 제1 다상 클럭신호로서 ① → ② → ③의 주기 및 4개의 제2 다상 클럭신호로서 c1 → c2 → c3 → c4의 주기로 위상 동기되도록 상술한 조합을 변경함으로써 디지털 위상 제어 회로가 4개의 제2 다상 클럭신호(c1 내지 c4)를 30°만큼 연속적으로 위상 편이시키는 것이 가능하다.
또한, 임의의 동기상태로 변경함으로써 30°의 분해능에서 위상을 편이시키는 것이 가능하다. 이러한 상태는 도 6을 참조로 하여 확인될 수 있다. 제1 동기상태 <11>에 주목할 것이다. 제1 동기상태 <11>에서, 제1 일차 지연출력신호(①)의 리딩 에지 및 제1 이차 지연출력신호(c1)의 리딩 에지는 동일한 위상을 갖는다. 또한, 제1 동기상태 <11>에서, 제2 일차 지연출력신호(②)의 리딩 에지와 제2 이차 지연출력신호(c2)의 리딩 에지의 사이에 30°의 위상차가 존재한다. 이는 3개의 제1 다상 클럭신호(①, ② 및 ③)는 120°의 제1 위상 간격을 가지며, 4개의 제2 다상 클럭신호(c1 내지 c4)는 90°의 제2 위상 간격을 갖는다.
한편, 제5 동기상태 <22>에서, 제2 이차 지연출력신호(②)의 리딩 에지와 제2 이차 지연출력신호(c2)의 리딩 에지는 동일한 위상을 갖는다.
따라서, 제1 동기상태 <11>로부터 제5 동기상태 <22>로 변경함으로써, 4개의 제2 다상 클럭신호(c1 내지 c4)의 위상은 30°만큼 도면에서 우측으로 편이되거나 30°만큼 지연된다. 이는 본 발명의 원리이다. 이러한 사실로부터, 분해능은 30°가 된다는 것이 이해된다.
3개의 제1 다상 클럭신호(①, ② 및 ③)가 120°의 제1 위상 간격을 가지며 4개의 제2 다상 클럭신호(c1 내지 c4)가 90°의 제2 위상 간격을 갖는다해도 30°의 분해능이 이루어진다는 것에 유의한다. 즉, 30°의 분해능을 얻기 위해, 다상 클럭신호의 위상 간격을 30°까지의 피치로 좁힐 필요가 없다. 위상에 관하여 30°의 비교적 작은(짧은) 전파 지연을 각각 갖는 버퍼를 구성할 필요는 없으며, 위상에 관하여 120° 또는 90°의 비교적 큰(긴) 전파 지연을 각각 갖는 버퍼를 구성하는 것으로 충분하다. 그 결과, 버퍼의 전파 지연과 비교하여 정밀한 분해능을 쉽게 실현할 수 있다. 버퍼의 전파 지연을 최소화하기 위한 기술은 제한되어 있으므로, 이러한 관점에서 본 발명에 따른 기술은 버퍼의 전파 지연 시간 간격에 비해정밀한 분해능을 실현하는 주요한 서비스를 수행한다.
다상 클럭신호의 위상 갯수는 그 이해를 쉽게 하기 위해 상술한 제1 실시예에서는 3개 및 4개로 하였지만, 다상 클럭신호의 위상 갯수는 이에 한정하지 않는다. 즉, 제1 다상 클럭신호를 동일 주파수 및 보다 많은 위상 갯수(보다 좁은 위상 간격)를 갖는 제2 다상 클럭신호와 조합함으로써 분해능을 향상시키는 것이 가능하다. 즉, 제1 지연선(31)은 서로 결합된 M개의 일차 지연버퍼를 포함할 수 있으며, 여기서 M은 2이상의 제1 양의 정수이다. 지연버퍼열(32)은 서로 결합된 N개 이상의 이차 지연버퍼를 포함할 수 있으며, 여기서 N은 2이상인 제2 양의 정수이고 제1 양의 정수 M과 서로 다르다. 이때, 제2 지연선은 N개의 연속적인 이차 지연버퍼 중 제1 버퍼를 갖는 N개의 연속적인 이차 지연버퍼를 제1단으로서 포함할 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 제2 실시예에 따른 디지털 위상 제어 방법 및 디지털 위상 제어 회로가 설명될 것이다. 도 7은 본 발명의 제2 실시예에 따른 디지털 위상 제어 회로의 회로도이다. 도 8은 도 7에 도시된 디지털 위상 제어 회로의 동작을 설명하기 위한 도면이다.
상술한 제1 실시예에서, 4개의 제2 다상 클럭신호(c1 내지 c4)를 생성하기 위해, 지연버퍼열(32)은 7단 이차 지연버퍼, 즉, 서로 결합된 제1 내지 제7 이차 지연버퍼(b1 내지 b7)를 포함한다. 또한, 상술한 제1 실시예에서, 지연버퍼열(32)의 배선은 4개의 제2 다상 클럭신호(c1 내지 c4)를 생성하도록 복잡화된다.
제2 실시예에서, 도 7에 도시된 바와 같이, 지연버퍼열(33)은 4단 이차 지연버퍼, 즉, 서로 링 형상으로 결합된 제1 내지 제4 이차 지연버퍼(b1 내지 b4)를 포함한다. 다른 구조는 도 4와 실질적으로 유사하다. 이러한 구조에서, 버퍼의 갯수 및 배선이 감소되고 회로의 규모 축소 및 소비 전력의 감소가 이루어진다.
상술한 제1 실시예에서와 유사한 방식으로, 지연버퍼열(33)은 제1 지연선(31)으로부터 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 선택된 하나가 공급되는 제1 내지 제4 입력노드(a, b, c 및 d)를 갖는다. 지연버퍼열(33)은 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 공급되는 제1단 이차 지연버퍼를 갖는 4개의 연속적인 이차 지연버퍼를 각각 포함하는 제1 내지 제4 지연 이차 버퍼그룹으로 분류된다.
특히, 제1 지연 이차 버퍼그룹은 제1 내지 제4 이차 지연버퍼(b1 내지 b4)로 구성되며, 제1 이차 지연버퍼(b1)를 제1단 이차 지연버퍼로서 구비한다. 제2 지연 이차 버퍼그룹은 제2, 제3, 제4 및 제1 이차 지연버퍼(b2, b3, b4 및 b1)로 구성되며, 제2 이차 지연버퍼(b2)를 제1단 이차 지연버퍼로서 구비한다. 제3 지연 이차 버퍼그룹은 제3, 제4, 제1 및 제2 이차 지연버퍼(b3, b4, b1 및 b2)로 구성되며 제3 이차 지연버퍼(b3)를 제1단 이차 지연버퍼로서 구비한다. 제4 지연 이차 버퍼그룹은 제4, 제1, 제2 및 제3 이차 지연버퍼(b4, b1, b2 및 b3)로 구성되며, 제4 이차 지연버퍼(b4)를 제1단 이차 지연버퍼로서 구비한다. 제1 내지 제4 이차 버퍼그룹 중 하나는 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어되어 제2 전체 지연 시간은 기준클럭신호(ref.CLK)의 한 주기와 동일하도록 된다.
지연버퍼열(33)에서, 제1 내지 제4 이차 버퍼그룹 중 단지 하나만이 액티브이차 버퍼그룹 또는 3개의 제1 다상 클럭신호(①, ② 및 ③)의 제1 동일 위상 간격과 다른 90°의 제2 동일 위상 간격을 갖는 4개의 제2 다상 클럭신호(c1, c2, c3 및 c4)를 생성하는 제2 지연선으로서 동작되거나 사용된다. 4개의 제2 다상 클럭신호(c1 내지 c4)는 각각 제1 내지 제4 이차 지연출력신호로 언급한다.
지연버퍼열(33)의 제1 입력노드(a)에는 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 공급된다고 가정한다. 이때, 클럭신호는 제1 이차 지연버퍼(b1)(제1단) → 제2 이차 지연버퍼(b2) → 제3 이차 지연버퍼(b3) → 제4 이차 지연버퍼(b4)(최종단)의 순서대로 전파되며, 제4 이차 지연버퍼(b4)로부터 제1 이차 지연버퍼(b1)로의 클럭신호의 전파는 차단되어 방지된다. 이 경우(상태)는 도 7에 도시되어 있다. 동시에, 제1 이차 버퍼그룹(b1 → b2 → b3 → b4)은 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어된다.
마찬가지로, 제2 지연선(33)의 제2 입력노드(b)에는 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 공급된다고 가정한다. 이때, 클럭신호는 제2 이차 지연버퍼 b2(제1단) → 제3 이차 지연버퍼(b3) → 제4 이차 지연버퍼(b4) → 제1 이차 지연버퍼(b1)(최종단)의 순서대로 전파되며, 제1 이차 지연버퍼(b1)로부터 제2 이차 지연버퍼(b2)로의 클럭신호의 전파는 차단되어 방지된다. 동시에, 제2 이차 버퍼그룹(b2 → b3 → b4 → b1)은 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어된다.
지연버퍼열(33)의 제3 입력노드(c)에는 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 공급된다고 가정한다. 이때, 제3 이차 지연버퍼(b3)(제1단)→ 제4 이차 지연버퍼(b4) → 제1 이차 지연버퍼(b1) → 제2 이차 지연버퍼(b2)(최종단)의 순서대로 전파되며, 제2 이차 지연버퍼(b2)로부터 제3 이차 지연버퍼(b3)로의 클럭신호의 전파는 차단되어 방지된다. 동시에, 제3 이차 버퍼그룹(b3 → b4 → b1 →b2)은 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어된다.
지연버퍼열(33)의 제4 입력노드(d)에는 제1 내지 제3 일차 지연출력신호(①, ② 및 ③)중 하나가 공급된다고 가정한다. 이때, 클럭신호는 제4 이차 지연버퍼(b4)(제1단) → 제1 이차 지연버퍼(b1) → 제2 이차 지연버퍼(b2) → 제3 이차 지연버퍼(b3)(최종단)의 순서대로 전파되며, 제3 이차 지연버퍼(b3)로부터 제4 이차 지연버퍼(b4)로의 클럭신호의 전파는 차단되어 방지된다. 동시에, 제4 이차 버퍼그룹(b4 → b1 → b2 → b3)은 제2 지연동기루프(도시되지 않음)에 의해 피드백 제어된다.
그 결과, 상술한 제1 실시예에서와 유사한 방식으로, 지연버퍼열(33)은 4개의 제1 다상 클럭신호(①, ② 및 ③)의 제1 위상 간격과 다른 90°의 제2 동일 위상 간격을 갖는 4개의 제2 다상 클럭신호(c1 내지 c4)를 생성한다.
상술한 제1 실시예에서와 유사한 방식으로, 제2 실시예에서는, 제1 내지 제3 일차 지연출력신호(①, ② 및 ③) 중 하나가 선택된 일차 지연출력신호로서 선택되어 선택된 일차 지연출력신호는 지연버퍼열(33)의 제1 내지 제4 입력노드(a, b, c 및 d) 중 하나에 공급된다. 4개의 제2 다상 클럭신호(c1 내지 c4)의 위상은 3개의 제1 다상 클럭신호(①, ② 및 ③)와 위상 동기될 4개의 제2 다상 클럭신호(c1 내지 c4)의 조합을 변경함으로써 편이된다. 도 8 및 도 6에 도시된 바와 같이, 3 ×4 또는 12개의 동기상태가 존재한다. 4개의 제2 다상 클럭신호(c1 내지 c4)의 제2 위상 간격을 90°로 유지하면서 전체적으로 30°의 분해능에서 4개의 제2 다상 클럭신호(c1 내지 c4)를 위상 편이시키는 것이 가능하다.
본 발명의 제2 실시예에서, 일반적으로, 제1 지연선(31)은 서로 결합된 M개의 일차 지연버퍼를 포함할 수 있으며, 여기서 M은 2이상의 제1 양의 정수를 나타낸다. 지연버퍼열(33)은 링 형상으로 서로 결합된 N개의 이차 지연버퍼를 포함할 수 있으며, 여기서 N은 2이상의 제2 양의 정수를 나타내며, 제1 양의 정수 M과 서로 다르다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법이 설명될 것이다. 도 9는 본 발명의 제3 실시예의 클럭 에지의 위치 관계를 나타내는 개략적인 파형을 도시한 타이밍도이다. 도 9에서, (a)로 도시된 제1 또는 상부 라인은 312.5 MHz의 기준 클럭 주파수를 갖는 기준클럭신호의 파형을 나타내고 있으며, (b)로 도시된 제2 라인은 14개의 다상 클럭신호의 리딩 에지를 나타내는 파형을 나타내고 있고, (c)로 도시된 제3 라인은 16개의 다상 클럭신호의 리딩 에지를 나타내는 파형을 나타내고 있다.
본 발명의 제3 실시예에서, 312.5 MHz(3200ps의 기준 클럭 기간)의 기준 클럭 주파수를 갖는 기준클럭신호가 28.6ps의 분해능에서 16개의 위상으로 확장된 다상 클럭신호를 위상 제어하는 경우에 대해 설명된다.
도 9의 (a)는 312.5 MHz의 기준 클럭 주파수를 갖는 기준클럭신호의 파형을 도시하고 있다. 제3 실시예에 따른 디지털 위상 제어 방법은 도 9의 (b)에 도시된14개의 제1 다상 클럭신호(d1, d2, d3, d4, d5, d6, d7, d1B, d2B, d3B, d4B, d5B, d6B 및 d7B) 및 도 9의 (c)에 도시된 16개의 제2 다상 클럭신호(e1, e2, e3, e4, e5, e6, e7, e8, e1B, e2B, e3B, e4B, e5B, e6B, e7B 및 e8B)를 사용한다. 14개의 제1 다상 클럭신호 중 전자의 신호(d1 내지 d7)는 각각 제1 내지 제7 일차 지연출력신호로 언급하며, 14개의 제1 다상 클럭신호 중 후자의 신호(d1B 내지 d7B)는 각각 제1 내지 제7 반전 일차 지연출력신호로 언급한다. 마찬가지로, 16개의 제2 다상 클럭신호 중 전자의 신호(e1 내지 e8)는 각각 제1 내지 제8 이차 지연출력신호로 언급하며, 16개의 제2 다상 클럭신호 중 후자의 신호(e1B 내지 e8B)는 각각 제1 내지 제8 반전 이차 지연출력신호로 언급한다.
14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)는 도 9의 (a)에 도시된 312.5 MHz의 기준 클럭 주파수를 갖는 기준클럭신호를 제1 동일 위상 간격에서 14개의 위상으로 확장함으로써 얻어진다. 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 도 9의 (a)에 도시된 312.5 MHz의 기준 클럭 주파수를 기준클럭신호를 제2 동일 위상 간격에서 16개의 위상으로 확장함으로써 얻어진다. 따라서, 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)의 제1 동일 위상 간격은 3200ps/14 ≒ 228.6ps와 동일한 반면, 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)의 제2 동일 위상 간격은 3200ps/16 = 200ps와 동일하다. 제m 일차 지연출력신호(dm) 및 제m 반전 일차 지연출력신호(dmB)는 파형이 서로 반전된(위상이 반주기만큼 서로 편이된) 관계를 갖고 제n 이차 지연출력신호(en) 및 제n 반전 이차 지연출력신호(enB)는 파형이 서로 반전된(위상이 반주기만큼 서로 편이된) 관계를 가지며, 여기서 m은 1과 7 사이의 제1 변수이고, n은 1과 8 사이의 제2 변수이다(m = 1 내지 7, n = 1 내지 8).
상술한 제1 실시예의 설명으로부터 유추하여, 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법은 14 ×16 = 224 동기상태를 조합하는 것이 가능하다. 그러나, "14" 및 "16"은 "2"의 최대 공약수(GCD)를 가지므로, 224개의 동기상태 중에서 둘씩 동일한 동기상태가 존재한다. 따라서, 서로 다른 동기상태는 "112"개가 된다.
도 9를 참조하여, 상술한 내용을 설명한다. 도 9의 (b)와 도 9의 (c) 사이의 제1 동기상태 <001>, 즉, 제1 일차 지연출력신호(d1) 및 제1 이차 지연출력신호(e1)가 서로 동기된 상태를 주목한다. 반주기(1600ps) 만큼 지연된, 제1 반전 일차 지연출력신호(d1B) 및 제1 반전 이차 지연출력신호(e1B)는 또한 서로 동기된다. 상술한 바와 같이, 동기화된 클럭 에지는 매 반주기마다 한 번 보인다. 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1)의 조합, 및 제1 반전 일차 지연출력신호(d1B)와 제1 반전 이차 지연출력신호(e1B)의 다른 조합은 동일한 동기상태를 갖는다.
본 발명의 제3 실시예에 따르면, 16개의 제2 다상 클럭신호는 중복 조합을 제외하고, 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B) 중 하나와 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B) 중 하나를 조합함으로써 (14 ×16)/2 = 112개의 동기상태를 변화시킴으로써 3200ps/112 ≒ 28.6ps의 분해능에서 위상 제어된다. 즉, 위상 제어는 3200ps의 기간을 28.6ps의 분해능에서 "112"로 제산함으로써 수행된다. 28.6ps의 분해능은 16개의 제2 다상 클럭신호의 200ps의 제2 위상 간격이 감산된 14개의 제1 위상 클럭신호의 228.6ps의 제1 위상 간격이 28.6ps라는 사실로부터 확인될 수 있다.
상술한 본 발명의 제1 실시예의 설명과의 공통점에 의해, 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법은 14개의 제1 다상 클럭신호로서 d1 → d2 → d3 → d4 → d5 → d6 → d7 → d1B → d2B → d3B → d4B → d5B → d6B →d7B의 제1 주기 및 16개의 제2 다상 클럭신호로서 e1 → e2 → e3 → e4 → e5 → e6 → e7 → e8 → e1B → e2B → e3B → e4B → e5B → e6B → e7B → e8B의 제2 주기로 위상 동기되는 클럭신호에 대한 상술한 조합을 변경함으로써 28.6ps만큼씩 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 연속적으로 위상 편이시키는 것이 가능하다. 제1 주기를 제2 주기와 조합함으로써 얻어진 112개의 동기상태는 부호 또는 번호 <001> 내지 <112>로 기술될 것이다. 동기상태 및 클럭신호에 대한 부호(번호)의 조합 리스트는 다음의 [표 1]에 도시된 바와 같다.
[표 1]에서, 항목 A는 동기상태의 번호를 나타내고, 항목 B는 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B) 중 하나를 나타내며, 항목 C는 14개의 제1 다상 클럭신호 중 하나의 위상을 나타내고, 항목 D는 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)에서 동기되는 클럭신호의 참조 부호를 나타내고, 항목 E는 문제가 되는 클럭신호와 클럭신호(e1) 사이의 위상차를 나타내며, 항목 F는 클럭신호(e1)의 위상을 나타낸다.
[표 1]의 항목 B 및 C에서, 제m 일차 지연출력신호(dm) 및 제n 이차 지연출력신호(en)의 조합은 제m 반전 일차 지연출력신호(dmB)와 제n 반전 이차 지연출력신호(enB)의 조합과 동일하고, 제m 반전 일차 지연출력신호(dmB)와 제n 이차 지연출력신호(en)의 조합은 제m 일차 지연출력신호(dm)와 제n 반전 이차 지연출력신호(enB)의 조합과 동일하고, 제m 일차 지연출력신호(dm)와 제n 반전 이차 지연출력신호(enB)의 조합은 제m 반전 일차 지연출력신호(dmB)와 제n 이차 지연출력신호(en)의 조합과 동일하다. 이는 상술한 방식에서, 조합이 동시에 동기화되는 관련 조합이기 때문이다. 동시에 동기된 2개의 조합 중 하나가 설명될 것이고 다른 하나는 생략된다.
기준클럭신호를 제1 일차 지연출력신호(d1)라고 가정한다.
현재, 각각의 동기상태에서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)의 위상을 조사한다. 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 200ps의 제2 위상 간격을 가지므로, 제1 이차 지연출력신호(e1)의 위상은 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 대표하여 검사될 것이다. 제1 이차 지연출력신호(e1)의 위상이 특정 위상으로서 특정되거나 고정될 때, 제2 내지 제8 이차 지연출력신호(e2-e8), 및 제1 내지 제8 반전 이차 지연출력신호(e1B-e8B)는 순서대로 특정한 위상에 연속적으로 200ps만큼씩 합산함으로써 얻어진 위상을 갖는다.
14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)는 228.6ps의 제1 위상 간격을 가지며 고정 위상을 갖는다. 제1 일차 지연출력신호(d1)가 0ps의 기준 위상을 갖는다고 가정한다. 이때, [표 1]에 기재된 바와 같이, 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)는 "d1:0ps, d2:228.6ps, d3:457.2ps, d4:685.8ps, d5:914.4ps, d6:1143.0ps, d7:1371.6 ps, d1B:1600.2ps, d2B:1828.8ps, d3B:2057.4ps, d4B;2286.0ps, d5B:2514.6ps, d6B:2743.2ps, 및 d7B:971.8ps"의 순서대로 위상을 갖는다.
제1 동기상태 <001>에서, 제1 일차 지연출력신호(d1) 및 제1 이차 지연출력신호(e1)가 서로 위상 동기되어 있으므로, 제1 이차 지연출력신호(e1)는 0ps와 동일한 특정 위상을 갖는다. 제2 동기상태 <002>에서, 제2 일차 지연출력신호(d2) 및 제2 이차 지연출력신호(e2)는 서로 위상 동기되므로, 제1 이차 지연출력신호(e1)는 제2 이차 지연출력신호(e2)와 제2 일차 지연출력신호(d2)의 228.6ps의 위상으로부터의 제1 이차 지연출력신호(e1) 사이의 200ps의 위상차를 감산함으로써 얻어진 28.6ps와 동일한 특정 위상을 갖는다. 유사한 방식으로, 제3 내지 제112 동기상태 <003> 내지 <112>의 제1 이차 지연출력신호(e1)의 특정한 위상이 계산된다. 또한, 제15 동기상태 <015>에서, 제1 일차 지연출력신호(d1) 및 제7 반전 이차 지연출력신호(e7B)가 서로 위상 동기되므로, 제1 이차 지연출력신호(e1)는 제7 반전 이차 지연출력신호(e7B)와 제1 일차 지연출력신호(d1)의 위상 0ps로부터의 제1 이차 지연출력신호(e1) 사이의 2800ps의 위상차를 감산함으로써 얻어진 -2800ps인 특정 위상을 갖는다. 특정 위상이 한 주기의 수치값의 범위를 초과하는 값을 갖는 경우에, 한 주기의 수치값의 범위(0 ≤x< 3200)에 대하여, 제1 이차 지연출력신호(e1)의 특정 위상은 400ps와 동일하다. [표 1]을 참조하여 이해되는 방식으로서, 제1 이차 지연출력신호(e1)는 28.6ps의 분해능에서 위상 편이된다. 이는 제2 동일 위상 간격이 200ps로 유지되면서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)가 28.6ps의 분해능에서 위상 편이되는 것을 의미한다.
<001> → ... → <112> → <001> → ...의 순방향으로 동기상태를 연속적으로 변화시킴으로써, 28.6ps의 분해능에서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)의 위상을 지연시키는 것이 가능하다. 반대로, <001> → <112> → ... → <001> →의 역방향으로 동기상태를 연속적으로 변화시킴으로써, 28.6ps의 분해능에서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)의 위상을 개선하는 것이 가능하다.
도 9의 (c)는 제1 내지 제14 동기상태 <001> 내지 <014>를 도시하고 있다. 도 9의 (c)의 각각의 동기상태에서, 위상 동기 클럭신호의 부호가 한 프레임으로 설정되어 있다. [표 1]을 참조하면, 제2 동기상태 <002>의 경우는 제2 일차 지연출력신호(d2) 및 제2 이차 지연출력신호(e2)가 서로 위상 동기된 클럭신호의 조합이다. 도 9를 참조하면, 제2 일차 지연출력신호(d2)의 리딩 에지와 제2 이차 지연출력신호(e2)의 리딩 에지는 동일한 위상을 갖는다. 이때, 제3 이차 지연출력신호(e3)의 위상이 제3 일차 지연출력신호(d3)의 위상으로부터 28.6ps만큼 앞선다. 따라서, 제3 일차 지연출력신호(d2)를 제3 이차 지연출력신호(e3)를 동기시킴으로써(제3 동기상태 <003>로 함으로써), 제2 동기상태 <002>에 관하여 16개의 제2 다상 신호(e1-e8, e1B-e8B)의 위상을 28.6ps만큼 지연시키는 것이 가능하다.
또한, 도 9를 참조하면, 제2 동기상태 <002>의 경우에, 제1 이차 지연출력신호(e1)의 위상이 제1 일차 지연출력신호(d1)로부터 28.6ps만큼 지연된다. 따라서, 제1 일차 지연출력신호(d1)를 제1 이차 지연출력신호(e1)와 동기시킴으로써(제1 동기상태 <001>로 함으로써), 제2 동기상태 <002>에 관하여 16개의 제2 다상 신호(e1-e8, e1B-e8B)의 위상을 28.6ps만큼 앞서게 하는 것이 가능하다.
다른 모든 동기상태에 관하여, 상술한 바와 같은 위상 편이의 원리가 실현된다.
상술한 바와 같은 방식에서, 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법에 따르면, 제2 위상 간격을 선행 또는 리드 방향 그리고 지연 또는 래그 방향 모두에서 200ps로 유지하면서 전체적으로 16개의 다상 클럭신호를 28.6ps의 분해능에서 무한히(주기적으로) 위상 편이(위상 제어)하는 것이 가능하다.
도 10을 참조하여, 본 발명의 제4 실시예에 다른 디지털 위상 제어 회로가 설명될 것이다. 도 10은 본 발명의 제4 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도이다. 도시된 디지털 위상 제어 회로는 본 발명의 제3 실시예에 따른 디지털 위상 제어 방법을 실현하기 위한 것이다.
제4 실시예는 단상 회로 구성에 의해 7개의 제1 다상 클럭신호 중 하나와 8개의 제2 다상 클럭신호 중 하나의 조합을 사용하여 7 ×8 = 56개의 동기상태를 변화시킴으로써 3200ps/56 ≒ 57ps의 분해능에서 16개의 다상 클럭신호를 위상 제어하는 경우의 실시예이다. 7개의 제1 다상 클럭신호와 16개의 제2 다상 클럭신호를 사용함으로써, 3200ps의 기간을 28.6ps에서 112로 제산하여 위상 제어하는 것이 가능하다. 그러나, 제4 실시예는 최소 분해능을 이용하지 않고, 2개의 클럭신호마다 16개의 제2 다상 클럭신호로부터 위상 동기되는 클럭신호를 선택함으로써 57ps의 분해능에서 16개의 제2 다상 클럭신호를 위상 제어하는 경우를 나타내고 있다. 이는 본 발명의 방법을 사용함에 따라 16개의 제2 다상 클럭신호를 위상 제어할 시에 57ps의 분해능에서 충분하기 때문이다.
도 10에 도시된 바와 같이 본 발명의 제4 실시예에 따른 디지털 위상 제어 회로는 제1 지연선(34), 지연버퍼열(35), 제1 선택회로, 및 제1 내지 제8 이차 선택회로(S1, S2, S3, S4, S5, S6, S7 및 S8)를 포함하는 제2 선택부를 포함한다. 제1 지연선(34)은 7단 단상 지연버퍼 또는 서로 결합된 제1 내지 제7 일차 지연버퍼(f1, f2, f3, f4, f5, f6 및 f7)를 포함한다. 제1 지연선(34)은 제1 지연동기루프(도시되지 않음)에 의해 피드백 제어된다. 지연버퍼열(35)은 6단 단상 지연버퍼 또는 서로 링 형상으로 결합된 제1 내지 제16 이차 지연버퍼(g1, g2, g3, g4, g5, g6, g7, g8, g9, g10, g11, g12, g13, g14, g15 및 g16)를 포함한다. 제1 선택회로(S9)는 제1 내지 제7 일차 지연버퍼(f1 내지 f7) 중 하나를 선택하여 선택된 클럭신호를 페치(fetch)한다. 제2 선택회로는 지연버퍼열(35) 내의 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 이차 지연버퍼(g1, g3, g5, g7, g9, g11, g13 및 g15) 중 하나를 선택하여 선택된 클럭신호를 공급하기 위한 회로이다.
제2 선택회로에서, 제1 내지 제8 이차 선택회로(S1 내지 S8)는 제1 및 제2 이차 지연버퍼(g1 및 g2) 사이, 제3 및 제4 이차 지연버퍼(g3 및 g4) 사이, 제5 및 제6 이차 지연버퍼(g5 및 g6) 사이, 제7 및 제8 이차 지연버퍼(g7 및 g8) 사이,제9 및 제10 이차 지연버퍼(g9 및 g10) 사이, 제11 및 제12 이차 지연버퍼(g11 및 g12) 사이, 제13 및 제14 이차 지연버퍼(g13 및 g14) 사이, 제15 및 제16 이차 지연버퍼 사이에 순서대로 배치된다. 제1 내지 제8 이차 선택회로(S1 내지 S8) 각각은 미세한 지연을 가지므로, 동등한 지연 특성을 각각 갖는 8개의 더미 회로(41)가 제2 및 제3 이차 지연버퍼(g2 및 g3) 사이, 제4 및 제5 이차 지연버퍼(g4 및 g5) 사이, 제6 및 제7 이차 지연버퍼(g6 및 g7) 사이, 제8 및 제9 이차 지연버퍼(g8 및 g9) 사이, 제10 및 제11 이차 지연버퍼(g10 및 g11) 사이, 제12 및 제13 이차 지연버퍼(g12 및 g13) 사이, 제14 및 제15 이차 지연버퍼(g14 및 g15) 사이, 제16 및 제1 이차 지연버퍼(g16 및 g1) 사이에 배치된다. 이러한 구조에서, 다상 클럭신호를 보다 동일하게 생성하는 것이 가능하다.
제1 지연선(34)에 의해 생성된, 7개의 제1 다상 클럭신호는 대응하는 위상을 갖는 상술한 제3 실시예에서 제1 다상 클럭신호(d1-d7, d1B-d7B)와 유사한 참조 부호가 부여된다. 즉, 제1 지연선(34)은 7개의 제1 다상 클럭신호, 제1 일차 지연출력신호(d1), 제3 일차 지연출력신호(d3), 제5 일차 지연출력신호(d5), 제7 일차 지연출력신호(d7), 제2 반전 일차 지연출력신호(d2B), 제4 반전 일차 지연출력신호(d4B) 및 제6 반전 일차 지연출력신호(d6B)를 생성한다.
또한, 지연버퍼열(35)에 의해 생성된, 16개의 제2 다상 클럭신호는 상술한 제3 실시예에서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)의 유사한 참조 부호가 부여되는데 이는 문제가 되는 16개의 제2 다상 클럭신호가 제3 실시예의 16개의 제2 다상 클럭신호에 대응하기 때문이다. 즉, 지연버퍼열(35)은 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 생성한다.
본 발명의 제4 실시예에서, [표 1]에서 홀수 번호를 갖는 동기상태 <001>, <003>, <005>, ..., 및 <111>만이 사용된다. 제4 실시예에서 각각의 동기상태의 리스트는 다음과 같이 [표 2]에 나타나 있다.
[표 2]의 항목 A 내지 F는 [표 1]의 홀수 번호를 갖는 동기상태만이 추출된 경우와 동일하다. 항목 S(x)는 제1 내지 제8 이차 선택회로(S1 내지 S8) 중에서 온 상태에 있는 선택회로의 참조 부호를 나타낸다. 제1 내지 제8 이차 선택회로(S1 내지 S8) 중 하나가 온 상태에 있을 때, 나머지 7개의 이차 선택회로는 오프 상태에 있다. 즉, 제1 내지 제8 이차 선택회로(S1 내지 S8) 중에서 동시에 온 상태에 있는 2개 이상의 회로는 없다. 제1 내지 제8 이차 선택회로(S1 내지 S8) 중에서 오프 상태로 있는 이차 선택회로는 [표 2]로부터 생략되어 있다.
기준클럭신호(ref.clk)는 단상 신호이며 외부 위상동기루프 (PLL) 등으로부터 생성되어 공급된다.
제1 지연동기루프(도시되지 않음)는 제1 위상 주파수 비교기, 제1 차지 펌프, 제1 저역통과필터 등을 포함한다. 제1 지연동기루프는 제1 일차 지연버퍼(f1)로 공급되는 입력 신호(또는 기준클럭신호 ref.clk)를 출력 신호(또는 제6 반전 일차 지연출력신호(d6B))와 위상 비교함으로써 제1 위상차를 검출한다. 또한, 제1 지연동기루프는 제1 지연선(34)이 기준클럭신호(ref.clk)의 3200ps의 한 주기와 동일한 제1 전체 지연을 갖도록 제1 위상차를 기초로 하여 제1 제어 전압을 생성하고, 이러한 제1 제어 전압을 제1 내지 제7 일차 버퍼(f1 내지 f7)에 공급하여 제1 지연선(34)을 피드백한다. 이러한 구조에서, 제1 내지 제7 일차 지연버퍼(f1 내지 f7) 각각은 (3200/7)ps를 유지하는 제1 전파 지연을 가지며, 7개의 제1 다상 클럭신호(d1, d3, d5, d7, d2B, d4B 및 d6B)는 (3200/7)ps를 유지하는 제1 위상 간격을 갖는다.
항목 B 내의 7개의 제1 다상 클럭신호(d1, d3, d5, d7, d2B, d4B, 및 d6B)의 선택은 제1 선택회로(S9)에 의해 수행된다.
제1 이차 선택회로(S1)가 턴온될 때, 제1 선택회로(S9)에 의해 선택되는 선택된 단상 클럭신호는 제2 이차 지연버퍼(g2)에 공급되고, 제1 이차 지연버퍼(g1)로부터 제2 이차 지연버퍼(g2)로의 클럭신호의 전파는 차단된다. 이때, 제2 내지 제8 이차 선택회로(S2 내지 S8)는 클럭신호의 입력/출력이 수행되지 않도록 턴오프된다. 동시에, 제1 내지 제8 이차 선택회로(S1 내지 S8)를 변화시킬 시에, 제2 지연동기루프(도시되지 않음)는 지연버퍼열(35)을 피드백 제어하여 제1단 지연버퍼로서 제2 이차 지연버퍼(g2) 및 최종단 지연버퍼로서 제1 이차 지연버퍼(g1)를 갖는 16단 제2 지연선은 기준클럭신호(ref.clk)의 3200ps의 한 주기와 동일한 제2 전체 지연(제1 내지 제8 이차 선택회로(S1 내지 S8) 및 8개의 더미 회로(41)에서의 지연 포함)을 갖는다. 제1 내지 제8 이차 선택회로(S1 내지 S8) 및 8개의 더미 회로(41)는 미세한 전파 지연을 가지므로, 엄밀히 말하자면, 지연버퍼열(35)은 제1 내지 제8 이차 선택회로(S1 내지 S8), 8개의 더미 회로(41) 및 제1 내지 제16 이차 지연버퍼(g1 내지 g16)를 포함한다. 제2 지연동기루프(도시되지 않음)는 제1 이차 선택회로(S1)에 공급되는 입력 클럭신호를 제1 이차 지연버퍼(g1)에 의해 생성된 출력 클럭신호와 위상 비교함으로써 제2 지연선을 제어한다. 제2 지연동기루프의 피드백 제어에 의해, 제1 내지 제16 이차 지연버퍼(g1 내지 g7) 각각은 (3200/16)ps를 유지하는 제2 전파 지연을 가지며 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (3200/16)ps를 유지하는 제2 위상 간격을 갖는다.
제2 내지 제8 이차 선택회로(S2 내지 S8) 및 이를 포함한 제2 지연동기루프의 동작 또한 유사하다. 상술한 바와 같이, 제1 내지 제8 이차 선택회로(S1 내지 S8)는 지연버퍼열(35) 내의 클럭신호의 전파를 차단하기 위한 장치의 역할을 한다.
예를 들어, 제1 동기상태 <001>에서, 제1 일차 지연출력신호(d1)는 제1 선택회로(S9)에 의해 선택된 클럭신호로서 선택되고, 제1 이차 선택회로(S1)는 제1 일차 지연출력신호(d1)를 제2 이차 지연버퍼(g2)로 공급하도록 턴온되어, 제1 이차 지연버퍼(g1)로부터 제2 이차 지연버퍼(g2)로의 클럭신호의 전파가 차단된다. 그러므로, 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1)는 서로 위상 동기된다. 그러나, 도면에서, 제1 선택회로(S9)가 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1) 사이에 있으므로, 엄밀히 말하자면, 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1)는 이들간에 제1 선택회로(S9)의 지연에 대응하는 위상차를 갖는다. 이 상황에서, [표 2]를 참조하면, 제1 이차 지연출력신호(e1)는 0ps의 특정 위상을 갖는다. 제1 동기상태 <001>에서, 제2 지연동기루프(도시되지 않음)는 지연버퍼열(35)을 피드백 제어하여 제1단 지연버퍼로서 제2 이차 지연버퍼(g2)를 갖고 최종단 지연버퍼로서 제1 이차 지연버퍼(g1)를 갖는 16단 제2 지연선은 기준클럭신호(ref.clk)의 3200ps의 한 주기와 동일한 제2 전체 지연(제1 내지 제8 이차 선택회로(S1 내지 S8) 및 8개의 더미 회로(41)의 지연 포함)을 갖도록 한다.
또한, 예를 들어, 제87 동기상태 <087>에서, 제3 일차 지연출력신호(d3)는 제1 선택회로(S9)에 의해 선택된 클럭신호로서 선택되고, 제4 이차 선택회로(S4)는 제3 일차 지연출력신호(d3)를 제8 이차 지연버퍼(g8)에 공급하도록 턴온되어, 제7 이차 지연버퍼(g7)로부터 제8 이차 지연버퍼(g8)로의 클럭신호의 전파는 차단된다. 그러므로, 제3 일차 지연출력신호(d3) 및 제7 이차 지연출력신호(e7)는 서로 위상 동기된다. 그러나, 도면에서, 제1 선택회로(S9)는 제3 일차 지연출력신호(d3)와 제7 이차 지연출력신호(e7) 사이에 있으므로, 엄밀히 말하자면, 제3 일차 지연출력신호(d3) 및 제7 이차 지연출력신호(e7)는 이들간에 제1 선택회로(S9)의 지연에 대응하는 위상차를 갖는다. 이러한 상황하에서, [표 2]를 참조하면, 제1 이차 지연출력신호(e1)는 2457.2ps의 특정 위상을 갖는다. 제87 동기상태 <087>에서, 제2 지연동기루프(도시되지 않음)는 지연버퍼열(35)을 피드백 제어하여 제1단 지연버퍼로서 제8 이차 지연버퍼(g8)를 갖고 최종단 지연버퍼로서 제7 이차 지연버퍼(g7)를 갖는 16단 제2 지연선이 기준클럭신호(ref.clk)의 3200ps의 한 주기와 동일한 제2 전체 지연(제1 내지 제8 이차 선택회로(S1 내지 S8) 및 8개의 더미 회로(41)의 지연 포함)을 갖도록 한다.
상술한 방식에서, 본 발명의 제4 실시예에 따른 디지털 위상 제어 회로 및 지연동기루프는 지연버퍼열(35)의 위치 동작에서 순환되는 제1단 및 최종단(중간단을 포함)을 포함하는 일정한 단(제4 실시예에서 16단)을 갖는 제2 지연선을 구성하기 위한 특성 중 하나를 갖는다.
본 발명의 제4 실시예의 디지털 위상 제어 회로에 따르면, [표 2]에 도시된 56개의 동기상태 <001> 내지 <111>를 작성하여 변경하는 것이 가능하다. 또한, 제1 및 제2 지연동기루프를 사용함으로써, 제1 다상 클럭신호의 제1 위상 간격 및 제2 다상 클럭신호의 제2 위상 간격은 고정밀도로 동일 간격을 유지하도록 된다. 따라서, 제2 위상 간격을 전체적으로 57ps의 분해능 및 고정밀도로 선행 또는 리드 방향 그리고 지연 또는 래그 방향 모두에서 200ps로 유지하면서 16개의 제2 다상 클럭신호를 무한히(주기적으로) 위상 편이(위상 제어)하는 것이 가능하다.
상술한 바와 같은 방식에서, 제1 다상 클럭신호의 제1 위상 간격과 제2 다상 클럭신호의 제2 위상 간격 사이의 차이보다 짧은 길이(위상)의 분해능에서 제2 다상 클럭신호를 위상 편이시키는 것이 가능하다.
또한, 상술한 방식으로 7개의 다상 클럭신호 및 16개의 다상 클럭신호를 사용함으로써, 3200ps의 기간이 제3 실시예의 방식으로 28.6ps의 분해능에서 112로 제산되도록 위상 제어를 수행하는 것이 가능할 수 있다. 이때, 상술한 제4 실시예의 회로 구성에 대하여, 8개의 추가 이차 선택회로가 제2 및 제3 이차 지연버퍼(g2 및 g3) 사이, 제4 및 제5 이차 지연버퍼(g4 및 g5) 사이, 제6 및 제7 이차 지연버퍼(g6 및 g7) 사이, 제8 및 제9 이차 지연버퍼(g8 및 g9) 사이, 제10 및 제11 이차 지연버퍼(g10 및 g11) 사이, 제12 및 제13 이차 지연버퍼(g12 및 g13) 사이, 제14 및 제15 이차 지연버퍼(g14 및 g15) 사이, 제16 및 제1 이차 지연버퍼(g16 및 g1) 사이에 배치된다. 이러한 구조에서, 112개의 동기상태를 작성하고 변경하는 것이 가능하므로, 3200ps의 기간이 제3 실시예에서와 유사한 방식으로 28.6ps의 분해능에서 112로 제산되도록 위상 제어하는 것이 가능하다. 또한, 7개의 제1 다상 클럭신호는 제1 일차 지연출력신호(d1), 제3 일차 지연출력신호(d3), 제5 일차 지연출력신호(d5), 제7 일차 지연출력신호(d7), 제2 반전 일차 지연출력신호(d2B), 제4 반전 일차 지연출력신호(d4B) 및 제6 반전 일차 지연출력신호(d6B)로 구성되고, 제2 일차 지연출력신호(d2), 제4 일차 지연출력신호(d4), 제6 일차 지연출력신호(d6), 제1 반전 일차 지연출력신호(d1B), 제3 반전 일차 지연출력신호(d3B), 제5 반전 일차 지연출력신호(d5B) 및 제7 반전 일차 지연출력신호(d7B)를 이용하지 않고, 도 11 및 [표 3]에 도시된 위상 제어가 수행된다.
즉, 제1 다상 클럭신호로서 d1 → d2B → d3 → d4B → d5 → d6B → d7의 제1 주기 및 제2 다상 클럭신호로서 e1 → e2B → e3 → e4B → e5 → e6B → e7 → e8B → e1B → e2 → e3B → e4 → e5B → e6 → e7B → e8의 제2 주기에서 위상 동기되는 클럭신호에 대한 조합을 변경함으로써 제2 위상 간격을 200ps로 유지하면서 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 28.6ps만큼씩 연속적으로 위상 편이시키는 것이 가능하다.
상술한 바와 같은 방식에서, 제1 다상 클럭신호의 제1 위상 간격과 제2 다상 클럭신호의 제2 위상 간격 사이의 차이보다 짧은 길이(위상)의 분해능에서 제2 다상 클럭신호를 위상 편이시키는 것이 가능하다.
도 12를 참조하여, 본 발명의 제5 실시예에 따른 디지털 위상 제어 회로가 설명될 것이다. 도 12는 본 발명의 제5 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도이다. 도시된 디지털 위상 제어 회로는 상술한 제3 실시예에 따른 디지털 위상 제어 방법을 실현하기 위한 회로이다.
제5 실시예는 제4 실시예와 다르며 차동 회로 구성에 의해 위상 제어하는 경우의 실시예이다. 제4 실시예는 7개의 차동클럭신호쌍 중 하나의 쌍 및 대체로 반전된 4개의 차동클럭신호쌍 중 하나의 쌍을 상대적으로 반전한 경우도 포함한 조합을 사용하여 7 ×4 ×2 = 56 동기상태를 변경함으로써 3200ps/56 ≒ 57ps의 분해능에서 16개의 다상 클럭신호를 위상 제어하는 경우의 실시예이다.
도 12에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 디지털 위상 제어 회로는 제1 지연선(36), 지연버퍼열(37), 제1 선택회로(w6), 제1 내지 제4 이차 선택회로(w1, w2, w3 및 w4)를 포함하는 제2 선택부 및 스위칭회로(w5)를 포함한다. 제1 지연선(36)은 7단 일차 차동지연버퍼 또는 서로 결합된 제1 내지 제7 일차 차동지연버퍼(h1, h2, h3, h4, h5, h6 및 h7)를 포함한다. 제1 지연선(36)은 제1 지연동기루프(도시되지 않음)에 의해 피드백 제어된다. 지연버퍼열(37)은 8단 이차 차동지연버퍼 또는 서로 링 형상으로 결합된 제1 내지 제8 이차 차동지연버퍼(k1, k2, k3, k4, k5, k6, k7 및 k8)를 포함한다. 제1 선택회로(w6)는 선택된 클럭신호쌍을 페치하도록 제1 내지 제7 일차 차동지연버퍼(h1 내지 h7) 중 하나를 선택한다. 제2 선택회로(w1-w4)는 선택된 클럭신호가 공급되도록 제1 내지 제8 이차 차동지연버퍼(k1 내지 k8) 중 하나를 선택한다. 스위칭회로(w5)는 지연버퍼열(37)의 제2, 제4, 제6 및 제8 이차 차동지연버퍼(k2, k4, k6 및 k8) 중 하나에 공급되는 선택된 클럭신호쌍의 반전 및 비반전을 스위칭하기 위한 회로이다.
제2 선택회로에서, 제1 내지 제4 이차 선택회로(w1 내지 w4)는 제1 및 제2 이차 차동지연버퍼(k1 및 k2) 사이, 제3 및 제4 이차 차동지연버퍼(k3 및 k4) 사이, 제5 및 제6 이차 차동지연버퍼(k5 및 k6) 사이, 제7 및 제8 이차 차동지연버퍼(k7 및 k8) 사이의 순서대로 배치된다. 제1 내지 제4 이차 선택회로(w1 내지 w4) 각각은 미세한 지연을 가지므로, 동일한 지연을 각각 갖는 4개의 더미 회로(42)가 제2 및 제3 이차 차동지연버퍼(k2 및 k3) 사이, 제4 및 제5 이차 차동지연버퍼(k4 및 k5) 사이, 제6 및 제7 이차 차동지연버퍼(k6 및 k7) 사이, 제8 및 제1 이차 차동지연버퍼(k8 및 k1) 사이에 배치 또는 삽입된다. 이러한 구조에서, 보다 동일한 다상 클럭신호를 생성하는 것이 가능하다.
제1 지연선(36)에 의해 생성된, 14개의 제1 다상 클럭신호는 상술한 제3 실시예의 14개의 제1 다상 클럭신호에 대응하므로 유사한 참조 부호가 부여된다. 즉, 제1 지연선(36)은 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)를 차동쌍으로 생성한다. 제m 일차 지연출력신호(dm)와 제m 반전 일차 지연출력신호(dmB)의 조합은 제m 일차 차동클럭신호쌍(dm-dmB)으로 언급하며, 여기서 m은 1과 7 사이의 제1 변수이다(m = 1 내지 7). 또한, 지연버퍼열(37)에 의해 생성된, 16개의 제2 다상 클럭신호는 상술한 제3 실시예의 16개의 제2 다상 클럭신호에 대응하므로 유사한 참조 부호가 부여된다. 즉, 지연버퍼열(37)은 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 차동쌍으로 생성한다. 제n 이차 지연출력신호(en)와 제n 반전 이차 지연출력신호의 조합은 제n 이차 차동클럭신호쌍으로 언급하며, 여기서 n은 1과 8 사이의 제2 변수이다(m = 1 내지 8).
제5 실시예에서는, [표 1]에서 홀수 번호를 갖는 동기상태 <001>, <003>, <005>, ..., <111>만이 사용된다. 제5 실시예에서의 각각의 동기상태의 리스트는 다음의 [표 4]에 나타나 있다.
[표 4]의 항목 A는 [표 1]의 홀수 번호를 갖는 동기상태만 추출된 것과 동일하다. 항목 w5는 스위칭회로(w5)의 온/오프 상태를 나타낸다. 항목 w(x)는 제1 내지 제4 이차 선택회로(w1 내지 w4) 중에서 온 상태로 된 선택회로의 참조 부호를 나타낸다. 제1 내지 제4 이차 선택회로(w1 내지 w4) 중 하나가 온 상태로 될 때, 나머지 3개의 이차 선택회로는 오프 상태로 된다. 즉, 제1 내지 제4 이차 선택회로(w1 내지 w4) 중에서 동시에 온 상태로 되는 2개 이상의 선택회로는 없다. 제1 내지 제4 이차 선택회로(w1 내지 w4) 중에서 오프 상태로 된 제2 선택회로는 [표 4]에서 생략되어 있다.
제1 기준클럭신호(ref.clk1) 및 제2 기준클럭신호(ref.clk2)는 서로 반주기의 위상차를 가지며 차동쌍을 형성하는 차동 신호이다. 제1 및 제2 기준클럭신호(ref.clk1 및 ref.clk2)는 외부 위상동기루프(PLL) 등으로부터 생성되어 공급된다.
제1 지연동기루프(도시되지 않음)는 제1 위상 주파수 비교기, 제1 차지 펌프, 제1 저역통과필터 등을 포함한다. 제1 지연동기루프는 제1 일차 차동지연버퍼(h1)로 공급되는 제1 기준클럭신호(ref.clk1)를 제7 일차 차동지연버퍼(h7)에 의해 생성된 제7 반전 일차 지연출력신호(d7B)와 위상 비교함으로써 제1 위상차를 검출한다. 또한, 제1 지연동기루프는 제1 일차 차동지연버퍼(h1)에 공급되는 제2 기준클럭신호(ref.clk2)를 제7 일차 차동지연버퍼(h7)에 의해 생성된 제7 일차 지연출력신호(d7)와 위상 비교함으로써 제2 위상차를 검출한다. 더욱이, 제1l 지연동기루프는 제1 및 제2 위상차를 기초로 하여 제1 제어 전압을 생성하고이 제1 제어 전압을 제1 내지 제7 일차 차동지연버퍼(h1 내지 h7)에 공급하여 제1 지연선(37)이 제1 및 제2 기준클럭신호(ref.clk1 및 ref.clk2)의 1600ps의 반주기와 동일한 제1 전체 지연을 갖도록 제1 지연선(36)을 피드백 제어한다. 이러한 구조에서, 제1 내지 제7 일차 차동지연버퍼(h1 내지 h7) 각각은 (1600/7)ps로 유지되는 제1 전파 지연을 가지며, 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)는 (1600/7)ps를 유지하도록 제1 위상 간격을 갖는다.
제1 선택회로(w6)는 제1 일차 차동클럭신호쌍(d1-d1B), 제2 반전 일차 차동클럭신호쌍(d2B-s2), 제3 일차 차동클럭신호쌍(d3-d3B), 제4 반전 일차 차동클럭신호쌍(d4B-d4), 제5 일차 차동클럭신호쌍(d5-d5B), 제6 반전 일차 차동클럭신호쌍(d6B-d6) 및 제7 일차 차동클럭신호쌍(d7-d7B) 중에서 선택한다. 제1 선택회로(w6)는 7개의 일차 차동클럭신호쌍(d1-d1B, d2B-d2, d3-d3B, d4B-d4, d5-d5B, d6B-d6 및 d7-d7B) 중 하나를 선택된 일차 차동클럭신호쌍으로서 생성한다.
스위칭회로(w6)가 턴온될 때 스위칭회로(w6)는 선택된 일차 차동클럭신호쌍을 반전시켜 반전된 일차 차동클럭신호쌍을 통과된 일차 차동클럭신호쌍으로서 생성한다. 스위칭회로(w6)가 턴오프될 때, 스위칭회로(w6)는 선택된 일차 차동클럭신호쌍을 통과된 일차 차동클럭신호쌍으로서 통과시킨다. 또한, 제m 일차 차동클럭신호쌍(dm-dmB) 및 제m 반전 일차 차동클럭신호쌍(dmB-dm)은 서로 반전되며, 여기서 m은 1과 7 사이의 변수이다(m = 1 내지 7).스위칭회로(w5)가 턴오프되어 선택된 일차 차동클럭신호쌍이 반전되지 않는다고 가정한다. 이때, 제1 일차 지연출력신호(d1), 제2 반전 일차 지연출력신호(d2B), 제3 일차 지연출력신호(d3), 제4 반전 일차 지연출력신호(d4B), 제5 일차 지연출력신호(d5), 제6 반전 일차 지연출력신호(d6B) 및 제7 일차 지연출력신호(d7)는 지연버퍼열(37) 상단측 또는 제1 내지 제8 이차 지연출력신호(e1 내지 e8)의 일측으로 공급되며, 제1 반전 일차 지연출력신호 (d1B), 제2 일차 지연출력신호(d2), 제3 반전 일차 지연출력신호(d3B), 제4 일차 지연출력신호(d4), 제5 반전 일차 지연출력신호(d5B), 제6 일차 지연출력신호(d6) 및 제7 반전 일차 지연출력신호(d7B)는 지연버퍼열(37)의 하단측 또는 제1 내지 제8 반전 이차 지연출력신호(e1B 내지 e8B)의 일측으로 공급된다.
제1 이차 선택회로(w1)가 턴온되는 것으로 가정한다. 이때, 제1 선택회로(w1)에 의해 선택되어 스위칭회로(w5)를 통과하는 일차 차동클럭신호쌍은 제2 이차 차동지연버퍼(k2)로 공급되고, 제1 이차 차동지연버퍼(k1)로부터 제2 이차 차동지연버퍼(k2)로의 클럭신호의 전파는 차단된다. 이러한 상황하에서, 제2 내지 제4 이차 선택회로(w2 내지 w4)는 클럭신호의 입력/출력을 수행하지 않도록 턴오프된다. 제1 내지 제4 이차 선택회로(w1 내지 w4)의 스위칭 시에, 제2 지연동기루프(도시되지 않음)는 제1단 차동지연버퍼로서 제2 이차 차동지연버퍼(k2)를 갖고 최종단 차동지연버퍼로서 제1 이차 차동지연버퍼(k1)를 갖는 제2 지연선이 제1 및 제2 기준클럭신호(ref.clk1 및 ref.clk2)의 1600ps의 반주기와 동일한 제2 전체 지연(제1 내지 제4 이차 선택회로(w1 내지 w4) 및 4개의 더미 회로(42)의 지연 포함)을 갖도록 지연버퍼열(37)을 피드백 제어한다.
제4 이차 선택회로(w1 내지 w4) 및 4개의 더미 회로(42)는 미세한 전파 지연을 가지므로, 엄밀하게 말하자면, 지연버퍼열(37)은 제1 내지 제4 이차 선택회로(w1 내지 w4), 4개의 더미 회로(42) 및 제1 내지 제2 이차 차동지연버퍼(k1 내지 k8)를 포함한다. 그리고, 제2 지연동기루프(도시되지 않음)는 제1 이차 선택회로(w1)로 공급되는 입력 차동클럭신호쌍(t1, t2)을 제1 이차 차동지연버퍼(k1)에 의해 생성된 출력 차동클럭신호쌍(e1, e1B)과 위상 비교함으로써 제2 지연선을 제어한다. 입력 차동클럭신호쌍(t1, t2) 중 하나(t1)는 지연버퍼열(37)의 상단측 또는 제1 내지 제8 이차 지연출력신호(e1-e8)측으로 공급되고, 입력 차동클럭신호쌍(t1, t2) 중 다른 하나(t2)는 지연버퍼열(37)의 하단측 또는 제1 내지 제8 반전 이차 지연출력신호(e1-e8B)측으로 공급된다. 제2 지연동기루프(도시되지 않음)는 입력 차동클럭신호(t1)를 제1 이차 지연출력신호(e1)와 위상 비교하고 입력 차동클럭신호(t2)를 제1 반전 이차 지연출력신호(e1B)와 위상 비교한다. 제2 지연동기루프의 피드백 제어에 의해, 제1 내지 제8 이차 차동지연버퍼(k1 내지 k8) 각각은 (1600/8)ps를 유지하도록 제2 전파 지연을 가지며 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps를 유지하도록 제2 위상 간격을 갖는다.
제2 내지 제4 이차 선택회로(w2 내지 w4) 및 이를 포함하는 제2 지연동기루프(도시되지 않음)의 동작은 유사하다. 상술한 바와 같이, 제1 내지 제4 이차 선택회로(w1 내지 w4) 각각은 지연버퍼열(37) 내의 신호를 차단하기 위한 장치 역할을 한다.
예를 들어, 제1 동기상태 <001>에서, 제1 일차 차동클럭신호쌍(d1-d1B)은 제1 선택회로(w6)에 의해 선택된 일차 차동클럭신호쌍으로서 선택되고, 스위칭회로(w5)는 제1 일차 차동클럭신호쌍(d1-d1B)을 통과된 일차 차동클럭신호쌍으로서 통과시키도록 턴오프된다. 또한, 제1 이차 선택회로(w1)는 턴온되어 제1 일차 차동클럭신호쌍(d1-d1B)을 제2 이차 차동지연버퍼(k2)에 공급하고, 제1 이차 차동지연버퍼(k1)로부터 제2 이차 차동지연버퍼(k2)로의 클럭신호의 전파를 차단한다. 그러므로, 제1 일차 지연출력신호(d1) 및 제1 이차 지연출력신호(e1)는 서로 위상 동기된다. 그러나, 도면에서 제1 선택회로(w6) 및 스위칭회로(w5)가 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1) 사이에 있으므로, 엄밀히 말하자면, 제1 일차 지연출력신호(d1)와 제1 이차 지연출력신호(e1)는 이들간에 제1 선택회로(w6) 및 스위칭회로(w5)의 지연에 대응하는 위상차를 갖는다. 이러한 상황하에서, [표 4]를 참조하면, 제1 이차 지연출력신호(e1)는 0ps의 특정 위상을 갖는다. 제1 동기상태 <001>에서, 제2 지연동기루프(도시되지 않음)는 제1단 차동지연버퍼로서 제2 이차 차동지연버퍼(k2)를 갖고 최종단 차동지연버퍼로서 제1 이차 차동지연버퍼(k1)를 갖는 제2 지연선이 클럭신호의 1600ps의 반주기와 동일한 제2 전체 지연(제1 내지 제4 이차 선택회로(w1 내지 w4) 및 4개의 더미 회로(42)의 지연 포함)을 갖도록 지연버퍼열(37)을 피드백 제어한다.
또한, 예를 들어, 제11 동기상태 <011>에서, 제4 반전 일차 차동클럭신호쌍(d4B-d4)이 제1 선택회로(w6)에 의해 선택된 제1 차동클럭신호쌍으로서 선택되고 스위칭회로(w5)가 턴온되어 제4 반전 일차 차동클럭신호쌍(d4B-d4)을 스위칭회로(w5)를 통과된 차동클럭신호쌍으로서 통과하는 제4 차동클럭신호쌍(d4-d4B)으로 반전시킨다. 또한, 제2 이차 선택회로(w2)가 턴온되어 제4 일차 차동클럭신호쌍(d4-d4B)을 제4 이차 차동지연버퍼(k4)로 공급하고, 제3 이차 차동지연버퍼(k3)로부터 제4 이차 차동지연버퍼(k4)로의 클럭신호의 전파를 차단한다. 그러므로, 제4 반전 일차 지연출력신호(d4B) 및 제3 반전 이차 지연출력신호(e3B)는 서로 위상 동기된다. 그러나, 도면에서, 제1 선택회로(w6) 및 스위칭회로(w5)는 제4 반전 일차 지연출력신호(d4B) 및 제3 반전 이차 지연출력신호(e3B) 사이에 있으므로, 엄밀히 말하자면, 제4 반전 일차 지연출력신호(d4B) 및 제3 반전 이차 지연출력신호(e3B)는 이들간에 제1 선택회로(w6)와 스위칭회로(w5)의 지연에 대응하는 위상차를 갖는다. 이러한 상황하에서, [표 4]를 참조하면, 제1 이차 지연출력신호(e1)는 286ps의 특정 위상을 갖는다. 제11 동기상태에서, 제2 지연동기루프(도시되지 않음)는 제1단 차동지연버퍼로서 제4 이차 차동지연버퍼(k4)를 갖고 최종단 차동지연버퍼로서 제3 이차 차동지연버퍼(k3)를 갖는 제2 지연선이 클럭신호의 1600ps의 반주기와 동일한 제2 전체 지연(제1 내지 제4 이차 선택회로(w1 내지 w4) 및 4개의 더미 회로(42)의 지연 포함)을 갖도록 지연버퍼열(37)을 피드백 제어한다.
또한, 예를 들어, 제83 동기상태 <083>에서, 제6 반전 일차 차동클럭신호쌍(d6B-d6)은 제1 선택회로(w6)에 의해 선택된 일차 차동클럭신호쌍으로서 선택되고, 스위칭회로(w5)는 턴오프되어 제6 반전 일차 차동클럭신호쌍(d6B-d6)을 통과된 일차 차동클럭신호쌍으로서 반전없이 통과시킨다. 또한, 제2 이차선택회로(w2)는 턴온되어 제6 반전 일차 차동클럭신호쌍(d6B-d6)을 제4 이차 차동지연버퍼(k4)에 공급하고 제3 이차 차동지연버퍼(k3)로부터 제4 이차 차동지연버퍼(k4)로의 클럭신호의 전파를 차단한다. 그러므로, 제6 반전 일차 지연출력신호(d6B) 및 제3 이차 지연출력신호(e3)는 서로 위상 동기된다. 그러나, 제1 선택회로(w6)와 스위칭회로(w5)는 도면상에서 제6 반전 일차 지연출력신호(d6B)와 제3 이차 지연출력신호(e3) 사이에 있으므로, 엄밀히 말하자면, 제6 반전 일차 지연출력신호(d6B)와 제3 이차 지연출력신호(e3)는 이들간에 제1 선택회로(w6) 및 스위칭회로(w5)의 지연에 대응하는 위상차를 갖는다. 이러한 상황하에서, [표 4]를 참조하면, 제1 이차 지연출력신호(e1)는 2343.2ps의 특정 위상을 갖는다. 제83 동기상태 <083>에서, 제2 지연동기루프(도시되지 않음)는 제1단 차동지연버퍼로서 제4 이차 차동지연버퍼(k4)를 갖고 최종단 차동지연버퍼로서 제3 이차 차동지연버퍼(k3)를 갖는 제2 지연선이 클럭신호의 1600ps의 반주기와 동일한 제2 전체 지연(제1 내지 제4 이차 선택회로(w1 내지 w4) 및 4개의 더미 회로(42)의 지연을 포함)을 갖도록 지연버퍼열(37)을 피드백 제어한다.
상술한 방식으로, 본 발명의 제5 실시예에 따른 디지털 위상 제어 회로 및 지연동기루프는 지연버퍼열(37)에서 동작 위치가 순환되는 제1단 및 최종단(중간단을 포함)을 포함하는 일정한 단(제5 실시예에서는 8단)을 갖는 제2 지연선을 구성하도록 하는 특성 중 하나를 갖는다.
본 발명의 제5 실시예의 디지털 위상 제어 회로에 따르면, [표 4]에 표시된 56개의 동기상태 <001> 내지 <111>을 구성하고 변경하는 것이 가능하다. 또한,제1 및 제2 지연동기루프를 사용함으로써, 제1 다상 클럭신호의 제1 위상 간격과 제2 다상 클럭신호의 제2 위상 간격이 고정밀도에서 동일한 간격으로 유지된다. 따라서, 제2 위상 간격을 선행 또는 리드 방향, 그리고 지연 또는 래그 방향 모두에서 57ps의 분해능에서 고정밀도로 전체적으로 200ps로 유지하면서 16개의 다상 클럭신호(e1-e8, e1B-e8B)를 무한히(주기적으로) 위상 편이(위상 제어)하는 것이 가능하다.
또한, 상술한 제5 실시예에 있어서, 4개의 추가 이차 선택회로가 제2 및 제3 이차 차동지연버퍼(k2 및 k3) 사이, 제4 및 제5 이차 차동지연버퍼(k4 및 k5) 사이, 제6 및 제7 이차 차동지연버퍼(k6 및 k7) 사이, 제8 및 제1 이차 차동지연버퍼(k8 및 k1) 사이에 제공 또는 배치될 수 있다. 이러한 구조에서, [표 1]에 표시된 <001> 내지 <112>의 112개의 동기상태를 구성 및 변경하는 것이 가능하므로, 제3 실시예에서와 유사한 방식으로 28.6ps의 분해능에서 3200ps의 기간이 112로 제산되도록 위상 제어를 수행하는 것이 가능하다.
도 13을 참조하여, 본 발명의 제6 실시예에 따른 디지털 위상 제어 회로가 설명될 것이다. 도 13은 본 발명의 제6 실시예에 따른 디지털 위상 제어 회로의 개략적인 블럭도이다. 도시된 디지털 위상 제어 회로는 상술한 제3 실시예에 따른 디지털 위상 제어 방법을 실현하기 위한 회로이다.
제6 실시예는 제5 실시예와 유사하며 차동 회로 구성에 의해 위상 제어하는 경우의 실시예이다. 그러나, 제5 실시예와 달리, 제6 실시예는 7개의 차동클럭신호쌍 중 한 쌍과 반전된 8개의 차동클럭신호 중 한 쌍을 상대적으로 반전시킨 경우도 포함한 조합을 사용하여 7 ×8 ×2 = 112개의 동기상태를 변화시킴으로써 3200ps/112 ≒ 28.6ps의 분해능에서 16개의 다상 클럭신호를 위상 제어하는 경우의 실시예이다.
도 13에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 디지털 위상 제어 회로는 제1 지연선(39), 제1 선택회로(50), 8개의 차동지연버퍼(q1, q2, q3, q4, q5, q6, q7 및 q8), 스위칭회로(57), 제2 선택회로(51) 및 지연버퍼열(52)을 포함한다. 제1 지연선(39)은 7단 일차 차동지연버퍼 또는 제1 내지 제7 일차 차동지연버퍼(p1, p2, p3, p4, p5, p6 및 p7)를 포함한다. 제1 지연선(38)은 제1 지연동기루프(38)에 의해 피드백 제어된다. 제1 선택회로(50)는 제1 내지 제7 일차 차동지연버퍼(p1 내지 p7)의 출력 중 하나를 선택한다. 스위칭회로(57)는 제1 선택회로(50)로부터 선택된 제1 클럭신호쌍을 수신하며 선택된 제1 클럭신호쌍의 반전 및 비반전을 스위칭한다. 제2 선택회로(51)는 제1 선택회로(50)로부터 스위칭회로(57)를 통해 통과된 일차 클럭신호쌍을 수신한다. 8개의 차동지연버퍼(q1 내지 q8)는 제2 선택회로(51)의 출력에 병렬로 접속된다. 8개의 차동지연버퍼(q1 내지 q8)은 제1 내지 제8 삼차 차동지연버퍼로 언급한다.
지연버퍼열(52)은 8단 이차 차동지연버퍼, 즉, 서로 링 형상으로 결합된 제1 내지 제8 이차 차동지연버퍼(r1, r2, r3, r4, r5, r6, r7 및 r8)를 포함한다. 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8)는 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)와 동일한 특성을 갖는다. 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)의 출력단은 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8) 중 각각의 인접한 2개의 버퍼 사이에 접속된다. 제2 위상 주파수 비교기(53)는 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)의 입력단과, 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8)의 출력단에 접속된다.
제1 선택회로(50)에는 제1 선택제어신호(61)가 공급된다. 제1 선택제어신호(61)에 응답하여, 제1 선택회로(50)는 제1 내지 제7 일차 차동지연버퍼(p1 내지 p7)로부터 공급된 제1 내지 제7 일차 차동클럭신호쌍(d1-d1B, d2-d2B, d3-d3B, d4-d4B, d5-d5B, d6-d6B 및 d7-d7B) 중 하나의 쌍을 선택하여 선택된 일차 차동클럭신호쌍을 생성 또는 페치한다.
스위칭회로(57)에는 제3 선택제어신호(63)가 공급된다. 제3 선택제어신호(63)에 응답하여, 스위칭회로(57)는 통과된 일차 차동클럭신호쌍을 생성하도록 선택된 일차 차동클럭신호쌍의 반전 및 비반전을 스위칭한다.
제2 선택회로(51)에는 제2 선택제어신호(62)가 공급되고, 제1 선택회로(30)로부터 스위칭회로(57)를 통해 통과된 일차 차동클럭신호쌍을 수신한다. 제2 선택제어신호(62)에 응답하여, 제2 선택회로(51)는 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8) 중 하나를 선택된 삼차 차동지연버퍼로서 선택하여 선택된 삼차 차동지연버퍼를 통과된 일차 차동클럭신호쌍에 공급한다.
제2 위상 주파수 비교기(53)에는 제2 선택제어신호(62)가 공급된다. 제2 선택제어신호(62)에 응답하여, 제2 위상 주파수 비교기(53)는 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8)로부터 제1 내지 제8 이차 지연출력신호(e1 내지 e8) 중 하나를 선택된 이차 지연출력신호로서 선택하여 선택된 이차 지연출력신호를 수신한다.
제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)는 제2 선택제어신호(62)가 공급되는 각각의 전류원(도시되지 않음)을 갖는다. 제2 선택제어신호(62)에 응답하여, 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)에 대한 전류원 중 단자 하나만이 턴온되어 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8) 중 단지 하나만을 액티브 삼차 차동지연버퍼로서 온 상태로 한다. 이때, 나머지 7개의 삼차 차동지연버퍼는 인액티브 삼차 차동지연버퍼로서 오프 상태로 된다.
제1 내지 제8 이차 차동지연버퍼(r1 내지 r8)는 제2 선택제어신호(62)가 공급되는 각각의 전류원(도시되지 않음)을 갖는다. 제2 선택제어신호(62)에 응답하여, 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8)에 대한 전류원 중 단지 하나만이 턴오프되어 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8) 중 단지 하나만이 인액티브 이차 차동지연버퍼로서 오프 상태로 된다. 이때, 나머지 7개의 이차 차동지연버퍼는 액티브 이차 차동지연버퍼로서 온 상태로 된다.
또한, 단상 회로 구성의 경우에, 스위칭회로(57)는 필요없다. 단일 회로 구성의 경우에, 본 실시예에서 동일한 분해능을 얻기 위해서는, 각각의 지연선단의 갯수를 2배로 증가시킬 필요가 있다.
제1 지연선(39)에 의해 생성된, 14개의 제1 다상 클럭신호는 상술한 제3 실시예의 14개의 제1 다상 클럭신호에 대응하므로 유사한 참조 부호가 부여되어 있다. 즉, 제1 지연선(39)은 차동쌍으로서 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)를 생성한다. 상술한 바와 유사한 방식으로, 제m 일차 지연출력신호(dm)와제m 반전 일차 지연출력신호(dmB)의 조합은 제m 일차 차동클럭신호쌍(dm-dmB)으로 언급하며, 여기서 m은 1과 7 사이의 제1 변수이다(m = 1 내지 7). 또한, 지연버퍼열(52)에 의해 생성된, 16개의 제2 다상 클럭신호는 상술한 제3 실시예에서의 16개의 제2 다상 클럭신호에 대응하므로 유사한 참조 부호가 부여되어 있다. 즉, 지연버퍼열(52)은 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)를 차동쌍으로서 생성한다. 상술한 바와 유사한 방식으로, 제n 이차 지연출력신호(en)와 제n 반전 이차 지연출력신호의 조합이 제n 이차 차동클럭신호쌍(en-enB)으로서 언급하며, 여기서 n은 1과 8 사이의 제2 변수이다(n = 1 내지 8).
제6 실시예의 디지털 위상 제어 회로에서, [표 1]에 도시된 112개의 동기상태를 생성 또는 작성하는 것이 가능하다. [표 1]을 다시 참조한다. [표 1]에서, 항목 G는 스위칭회로(57)의 온/오프 상태를 나타낸다.
제1 기준클럭신호(ref.clk1) 및 제2 기준클럭신호(ref.clk2)는 서로 반주기의 위상차를 가지며 차동쌍을 형성하는 차동 신호쌍이다. 제1 및 제2 기준클럭신호(ref.clk1 및 ref.clk2)는 외부 위상동기루프(PLL) 등으로부터 생성되어 공급된다.
제1 지연동기루프(38)는 제1 주파수 비교기(PFD)(55) 및 제1 차지 펌프 및 저역통과필터(CP+LPF)(56)를 포함한다. 제1 위상 주파수 비교기(55)는 제1 일차 차동지연버퍼(p1)에 공급되는 제1 기준클럭신호(ref.clk1)를 제7 일차 차동지연버퍼(p7)에 의해 생성된 제7 반전 일차 지연출력신호(d7B)와 위상 비교하여 이들간의 제1 위상차를 검출한다. 또한, 제1 위상 주파수 비교기(55)는 제1 일차 차동지연버퍼(p1)로 공급되는 제2 기준클럭신호(ref.clk2)를 제7 일차 차동지연버퍼(p7)에 의해 생성된 제7 일차 지연출력신호(d7)와 위상 비교하여 이들간의 제2 위상차를 검출한다. 제1 차지 펌프 및 저역통과필터(56)는 제1 및 제2 위상차를 기초로 하여 제1 제어 전압을 생성하고, 이러한 제1 제어 전압을 제1 내지 제7 일차 차동지연버퍼(p1 내지 p7)에 공급하여 제1 지연선(39)이 제1 및 제2 기준클럭신호(ref.clk1 및 ref.clk2)의 1600ps의 반주기와 동일한 제1 전체 지연을 갖도록 제1 지연선(39)을 피드백 제어한다. 이러한 구조에서, 제1 내지 제7 일차 차동지연버퍼(p1 내지 p7) 각각은 (1600/7)ps를 유지하는 제1 전파 지연을 가지며, 14개의 제1 다상 클럭신호(d1-d7, d1B-d7B)는 (1600/7)ps를 유지하는 제1 위상 간격을 갖는다.
제1 선택제어신호(61)에 응답하여, 제1 선택회로(50)는 제1 내지 제7 일차 차동클럭신호쌍(d1-d1B, d2-d2B, d3-d3B, d4-d4B, d5-d5B, d6-d6B 및 d7-d7B), 및 제1 내지 제7 반전 일차 차동클럭신호쌍(d1B-d1, d2B-d2, d3B-d3, d4B-d4, d5B-d5, d6B-d6 및 d7B-d7)의 선택 동작을 수행한다. 제1 선택회로(50)는 선택된 일차 차동클럭신호쌍으로서, 제1 내지 제7 일차 차동클럭신호쌍(d1-d1B, d2-d2B, d3-d3B, d4-d4B, d5-d5B, d6-d6B 및 d7-d7B) 및 제1 내지 제7 반전 일차 차동클럭신호쌍(d1B-d1, d2B-d2, d3B-d3, d4B-d4, d5B-d5, d6B-d6 및 d7B-d7) 중 하나를 생성한다.
스위칭회로(57)가 제3 선택제어신호(63)에 응답하여 턴온될 때, 스위칭회로(57)는 선택된 일차 차동클럭신호쌍을 반전시켜 반전된 일차 차동클럭신호쌍을 통과된 일차 차동클럭신호쌍으로서 생성한다. 스위칭회로(57)가 제3 선택제어신호(63)에 응답하여 턴오프될 때, 스위칭회로(57)는 선택된 일차 차동클럭신호쌍을 반전없이 통과된 일차 차동클럭신호쌍으로서 통과시킨다. 또한, 제m 일차 차동클럭신호쌍(dm-dmB) 및 제m 반전 일차 차동클럭신호쌍(dmB-dm)은 서로 반전되며, 여기서, m은 1과 7 사이의 변수이다(m = 1 내지 7).
제2 선택회로(51)는 제1 선택회로(50)에 의해 선택되어 스위칭회로(57)를 통과한 통과된 일차 차동클럭신호쌍을 수신한다. 제2 선택제어신호(62)에 응답하여, 제2 선택회로(51)는 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8) 중 하나를 선택된 삼차 차동지연버퍼로서 선택하여, 이러한 선택된 삼차 차동지연버퍼에 통과된 일차 차동클럭신호쌍을 공급한다. 선택된 삼차 차동지연버퍼는 후술하는 제2 지연선의 제1단으로서 항상 동작한다. 그러므로, 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8)는 제1단 지연버퍼로 언급한다. 제1 선택회로(51)를 변경할 시에, 제2 위상 주파수 비교기(PFD)(53)는 제2 선택제어신호(62)에 응답하여 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8) 중에서 제2 지연선의 최종단의 출력을 선택하여 문제가 되는 출력을 수신한다. 제2 지연동기루프(70)는 제2 위상 주파수 비교기(53), 제2 차지 펌프 및 저역통과필터(CP+LPF)(54)를 포함한다. 제2 지연동기루프(70)는 로테이션 DLL로 언급한다. 이러한 로테이션 DLL(70)은 지연버퍼열(52)을 피드백 제어하여 제2 지연선이 클럭신호의 1600ps의 반주기와 동일한 제2 전체 지연을 갖도록 한다.
로테이션 DLL(70)은 제1 내지 제8 삼차 차동지연버퍼(q1 내지 q8), 지연버퍼열(52), 제2 위상 주파수 비교기(53), 제2 차지 펌프 및 저역통과필터(54)를 포함한다. 이러한 로테이션 DLL(70)은 회로 상에서 위치가 변화하는 지연버퍼열(52)을 항상 피드백 제어한다.
도 13에 외에 도 14a 내지 도 14f를 참조하여, 도 13에 도시된 디지털 위상 제어 회로의 동작에 관해 설명될 것이다. 도 14a 내지 도 14f 각각은 도 13에 도시된 디지털 위상 제어 회로에 사용하기 위한 로테이션 DLL(70)을 도시하고 있다. 도 14a는 제1 동기상태 <001>의 로테이션 DLL(70)을 도시하고 있다. 도 14b는 제2 동기상태 <002>의 로테이션 DLL(70)을 도시하고 있다. 도 14c는 제3 동기상태 <003>의 로테이션 DLL(70)을 도시하고 있다. 도 14d는 제8 동기상태 <008>의 로테이션 DLL(70)을 도시하고 있다. 도 14e는 제9 동기상태 <009>의 로테이션 DLL(70)을 도시하고 있다. 도 14f는 제31 동기상태 <031>의 로테이션 DLL(70)을 도시하고 있다.
도 13 내지 도 14a를 참조하여, 제1 동기상태 <001>의 동작에 관해 설명할 것이다.
제1 동기상태 <001>에서, 제1 선택회로(50)는 제1 일차 차동클럭신호쌍(d1-d1B)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제1 일차 차동클럭신호쌍(d1-d1B)을 통과된 일차 차동클럭신호쌍으로서 통과시키도록 턴오프된다. 또한, 도 14a에 도시된 바와 같이, 제2 선택회로(51)는 제1 일차 차동클럭신호쌍(d1-d1B)을 제1 삼차 차동지연버퍼(q1)로 공급한다. 제2 위상 주파수 비교기(53)는 제1 일차 지연출력신호(d1)를 제2 지연선(58)의 입력 클럭신호로서 수신하고, 제8 이차 차동지연버퍼(r8)에 의해 생성된 제1 이차 지연출력신호(e1)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d1)와 출력 클럭신호(e1) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여 제1 삼차 차동지연버퍼(q1) 및 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8)로 구성된 8단 제2 지연선(58)을 피드백 제어하여, 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)과 동일한 제2 전체 지연을 갖도록 한다. 로테이션 DLL(70)의 피드백 제어에 의해, 제1 삼차 차동지연버퍼(q1)와 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며, 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps와 동일한 제2 위상 간격을 갖는다. 제1 삼차 차동지연버퍼(q1)(제1단)로부터 제2 지연선(58)으로 공급된, 제1 일차 지연출력신호(d1)는 제2 내지 제8 이차 차동지연버퍼(r2 → r3 → r4 → r5 → r6 → r7 → r8)를 통해 전파되며, 제2 선택제어신호(62)에 응답하여 턴오프되는 제1 이차 차동지연버퍼(r1)에 의해 차단된다. 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8) 각각은 지연버퍼열(52)의 신호의 전파를 차단하기 위한 장치의 역할을 한다. 제1 내지 제8 이차 차동지연버퍼(r1 내지 r8) 각각이 제2 지연선(58)의 최종단의 다음 단에 대응하면, 전파를 차단하기 위해 턴오프된다.
[표 1]에 따르면, 제1 동기상태 <001>에서, 제1 이차 지연출력신호(e1)는 0ps의 특정한 위상을 갖는다. 이는 도 14a를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차 지연출력신호(e1)의 특정한 위상은 제1 삼차 차동지연버퍼(q1)와 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8)의 제2 전체 지연 200ps ×8 = 1600ps를 제1 일차 반전 지연출력신호(d1B)의 위상 1600ps에 합산함으로써 얻어진 3200ps 또는 0ps가 된다.
도 13 및 도 14b를 참조하여, 제2 동기상태 <002>에서의 동작에 대해 설명될 것이다.
제2 동기상태 <002>에서, 제1 선택회로(50)는 제2 일차 차동클럭신호쌍(d2-d2B)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제2 일차 차동클럭신호쌍(d2-d2B)을 통과된 일차 차동클럭신호쌍으로서 통과시키도록 턴오프된다. 또한, 도 14b에 도시된 바와 같이, 제2 선택회로(51)는 제2 일차 차동클럭신호쌍(d2-d2B)을 제2 삼차 차동지연버퍼(q2)에 공급한다. 제2 위상 주파수 비교기(53)는 제2 일차 지연출력신호(d2)를 제2 지연선(58)의 입력 클럭신호로서 수신하고, 제1 이차 차동지연버퍼(r1)에 의해 생성된 제2 이차 지연출력신호(e2)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d2)와 출력 클럭신호(e2) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과(위상차 정보)를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여, 제2 삼차 차동지연버퍼(q2), 제3 내지 제8 이차 차동지연버퍼(r3 내지 r8) 및 제1 이차 차동지연버퍼(r1)로 구성된 8단 제2 지연선(58)을 피드백 제어하여 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)와 동일한 제2 전체 지연을 갖도록 한다. 로테이션 DLL(70)의 피드백 제어에 의해, 제2 삼차 차동지연버퍼(q2), 제3 내지 제8 이차 차동지연버퍼(r3 내지 r8) 및 제1 이차 차동지연버퍼(r1) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps인 제2 위상 간격을 갖는다. 제2 삼차 차동지연버퍼(q2)(제1단)로부터 제2 지연선(58)으로 공급된, 제2 일차 지연출력신호(d2)는 제3 내지 제8 이차 차동지연버퍼(r3 → r4 → r5 → r6 → r7 → r8 → r1)를 통해 전파되며, 제2 선택제어신호(62)에 응답하여 턴오프되는 제2 이차 차동지연버퍼(r2)에 의해 차단된다.
[표 1]에 따르면, 제2 동기상태 <002>에서, 제1 이차 지연출력신호(e1)는 28.6ps의 특정한 위상을 갖는다. 이는 도 14b를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차 지연출력신호(e1)의 특정한 위상은 제2 삼차 차동지연버퍼(q2)와 제3 내지 제8 이차 차동지연버퍼(r3 내지 r8)의 제2 전체 지연 200ps ×7 = 1400ps를 제2 반전 일차 지연출력신호(d2B)의 위상 1828.6ps에 합산함으로써 얻어진 3228.6ps 또는 28.6ps가 된다.
도 13 및 도 14c를 참조하여, 제3 동기상태 <003>에서의 동작에 대해 설명될 것이다.
제3 동기상태 <003>에서, 제1 선택회로(50)는 제3 일차 차동클럭신호쌍(d3-d3B)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제3 일차 차동클럭신호쌍(d3-d3B)을 통과된 일차 차동클럭신호쌍으로서 통과시키도록 턴오프된다. 또한, 도 14c에 도시된 바와 같이, 제2 선택회로(51)는 제3 일차 차동클럭신호쌍(d3-d3B)을 제3 삼차 차동지연버퍼(q3)에 공급한다. 제2 위상 주파수 비교기(53)는 제3 일차 지연출력신호(d3)를 제2 지연선(58)의 입력 클럭신호로서 수신하고 제2 이차 차동지연버퍼(r2)에 의해 생성된 제3 이차 지연출력신호(e3)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d3)와 출력 클럭신호(e3) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과(위상차 정보)를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여, 제3 삼차 차동지연버퍼(q3), 제4 내지 제8 이차 차동지연버퍼(r4 내지 r8), 및 제1 및 제2 이차 차동지연버퍼(r1 및 r2)로 구성된 8단 제2 지연선(58)을 피드백 제어하여 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)과 동일한 제2 전체 지연을 갖도록 한다. 로테이션 DLL(70)의 피드백 제어에 의해, 제3 삼차 차동지연버퍼(q3), 제4 내지 제8 이차 차동지연버퍼(r4 내지 r8), 및 제1 및 제2 이차 차동지연버퍼(r1 및 r2) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps인 제2 위상 간격을 갖는다. 제3 삼차 차동지연버퍼(q3)(제1단)로부터 제2 지연선(58)으로 공급된, 제3 일차 지연출력신호(d3)는 제4 내지 제8 이차 차동지연버퍼와, 제1 및 제2 이차 차동지연버퍼(r4 → r5 → r6 → r7 → r8 → r1 → r2)를 통해 전파되며, 제2 선택제어신호(62)에 응답하여 턴오프되는 제2 이차 차동지연버퍼(r3)에 의해 차단된다.
[표 1]에 따르면, 제3 동기상태 <003>에서, 제1 이차 지연출력신호(e1)는 57.2ps의 특정한 위상을 갖는다. 이는 도 14c를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차지연출력신호(e1)의 특정한 위상은 제3 삼차 차동지연버퍼(q3)와 제4 내지 제8 이차 차동지연버퍼(r4 내지 r8)의 제2 전체 지연 200ps ×6 = 1200ps를 제3 반전 일차 지연출력신호(d3B)의 위상 2057.2ps에 합산함으로써 얻어진 3257.2ps 또는 57.2ps가 된다.
도 13 및 도 14d를 참조하여, 제8 동기상태 <008>에서의 동작에 대해 설명될 것이다.
제8 동기상태 <008>에서, 제1 선택회로(50)는 제1 반전 일차 차동클럭신호쌍(d1B-d1)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제1 반전 일차 차동클럭신호쌍(d1B-d1)을 통과된 일차 차동클럭신호쌍으로서 통과시키도록 턴오프된다. 또한, 도 14d에 도시된 바와 같이, 제2 선택회로(51)는 제1 반전 일차 차동클럭신호쌍(d1B-d1)을 제8 삼차 차동지연버퍼(q8)에 공급한다. 제2 위상 주파수 비교기(53)는 제1 반전 일차 지연출력신호(d1B)를 제2 지연선(58)의 입력 클럭신호로서 수신하고, 제7 이차 차동지연버퍼(r7)에 의해 생성된 제8 이차 지연출력신호(e8)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d1B)와 출력 클럭신호(e8) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과(위상차 정보)를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여, 제8 삼차 차동지연버퍼(q8) 및 제1 내지 제7 이차 차동지연버퍼(r1 내지 r7)로 구성된 8단 제2 지연선(58)을 피드백 제어하여 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)와 동일한 제2 전체 지연을 갖도록 한다.로테이션 DLL(70)의 피드백 제어에 의해, 제8 삼차 차동지연버퍼(q8) 및 제1 내지 제7 이차 차동지연버퍼(r1 내지 r7) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps인 제2 위상 간격을 갖는다. 제8 삼차 차동지연버퍼(q8)(제1단)로부터 제2 지연선(58)으로 공급된, 제1 반전 일차 지연출력신호(d1B)는 제1 내지 제7 이차 차동지연버퍼(r1 → r2 → r3 → r4 → r5 → r6 → r7)를 통해 전파되며, 제2 선택제어신호(62)에 응답하여 턴오프되는 제8 이차 차동지연버퍼(r8)에 의해 차단된다.
[표 1]에 따르면, 제8 동기상태 <008>에서, 제1 이차 지연출력신호(e1)는 200ps의 특정한 위상을 갖는다. 이는 도 14d를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차 지연출력신호(e1)의 특정한 위상은 제8 삼차 차동지연버퍼(q8)의 지연 200ps ×1 = 200ps를 제1 반전 일차 지연출력신호(d1)의 위상 0ps에 합산함으로써 얻어진 200s가 된다.
도 13 및 도 14e를 참조하여, 제9 동기상태 <009>에서의 동작에 대해 설명될 것이다.
제9 동기상태 <009>에서, 제1 선택회로(50)는 제2 반전 일차 차동클럭신호쌍(d2B-d2)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제2 반전 일차 차동클럭신호쌍(d2B-d2)을 통과된 일차 차동클럭신호쌍으로서 제2 일차 클럭신호쌍(d2-d2B)으로 반전시키도록 턴온된다. 또한, 도 14e에 도시된 바와 같이, 제2 선택회로(51)는 제2 반전 일차 차동클럭신호쌍(d2B-d2)을제1 삼차 차동지연버퍼(q1)에 공급한다. 제2 위상 주파수 비교기(53)는 제2 일차 지연출력신호(d2)를 제2 지연선(58)의 입력 클럭신호로서 수신하고, 제8 이차 차동지연버퍼(r8)에 의해 생성된 제1 이차 지연출력신호(e1)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d2)와 출력 클럭신호(e1) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과(위상차 정보)를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여, 제1 삼차 차동지연버퍼(q1)와, 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8)로 구성된 8단 제2 지연선(58)을 피드백 제어하여 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)와 동일한 제2 전체 지연을 갖도록 한다. 로테이션 DLL(70)의 피드백 제어에 의해, 제1 삼차 차동지연버퍼(q1)와, 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며, 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps인 제2 위상 간격을 갖는다. 제1 삼차 차동지연버퍼(q1)(제1단)로부터 제2 지연선(58)으로 공급된, 제2 일차 지연출력신호(d2)는 제2 내지 제8 이차 차동지연버퍼(r2 → r3 → r4 → r5 → r6 → r7 → r8)를 통해 전파되며, 제2 선택제어신호(62)에 응답하여 턴오프되는 제1 이차 차동지연버퍼(r1)에 의해 차단된다.
[표 1]에 따르면, 제9 동기상태 <009>에서, 제1 이차 지연출력신호(e1)는 228.8ps의 특정한 위상을 갖는다. 이는 도 14e를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차 지연출력신호(e1)의 특정한 위상은 제1 삼차 차동지연버퍼(q1) 및 제2 내지 제8 이차 차동지연버퍼(r2 내지 r8)의 제2 전체 지연 200ps ×8 = 1600ps를 제2 반전 일차 지연출력신호(d2B)의 위상 1828.8ps에 합산함으로써 얻어진 3428.8ps 또는 228.8ps가 된다.
도 13 및 도 14f를 참조하여, 제31 동기상태 <031>에서의 동작에 대해 설명될 것이다.
제31 동기상태 <031>에서, 제1 선택회로(50)는 제3 일차 차동클럭신호쌍(d3-d3B)을 선택된 일차 차동클럭신호쌍으로서 선택한다. 스위칭회로(57)는 제3 반전 일차 차동클럭신호쌍(d3B-d3)을 통과된 일차 차동클럭신호쌍으로서 제3 일차 클럭신호쌍(d3-d3B)으로 반전시키도록 턴온된다. 또한, 도 14f에 도시된 바와 같이, 제2 선택회로(51)는 제3 반전 일차 차동클럭신호쌍(d3B-d3)을 제7 삼차 차동지연버퍼(q7)에 공급한다. 제2 위상 주파수 비교기(53)는 제3 반전 일차 지연출력신호(d3B)를 제2 지연선(58)의 입력 클럭신호로서 수신하고 제6 이차 차동지연버퍼(q6)에 의해 생성된 제7 이차 지연출력신호(e7)를 제2 지연선(58)의 출력 클럭신호로서 수신한다. 제2 위상 주파수 비교기(53)는 제2 지연선(58)의 입력 클럭신호(d3B)와 출력 클럭신호(e7) 사이의 제2 위상차를 검출하여 제2 위상차를 나타내는 검출 결과(위상차 정보)를 생성한다. 로테이션 DLL(70)은 검출 결과(위상차 정보)를 기초로 하여, 제7 삼차 차동지연버퍼(q7), 제8 이차 차동지연버퍼(r8), 및 제1 내지 제6 이차 차동지연버퍼(r1 내지 r6)로 구성된 8단 제2 지연선(58)을 피드백 제어하여 8단 제2 지연선(58)이 클럭신호의 반주기(1600ps)와 동일한 제2 전체 지연을 갖도록 한다. 로테이션 DLL(70)의 피드백 제어에 의해, 제7 삼차 차동지연버퍼(q7), 제8 제2 자동 지연버퍼(r8), 및 제1 내지 제6 이차 차동지연버퍼(r1 내지 r6) 각각은 (1600/8)ps를 유지하는 제2 전파 지연을 가지며, 16개의 제2 다상 클럭신호(e1-e8, e1B-e8B)는 (1600/8)ps인 제2 위상 간격을 갖는다. 제7 삼차 차동지연버퍼(q7)(제1단)로부터 제2 지연선(58)으로 공급된, 제3 반전 일차 지연출력신호(d3B)는 제8 이차 차동지연버퍼(r8) 및 제1 내지 제6 이차 차동지연버퍼(r8 → r1 → r2 → r3 → r4 → r5 → r6)를 통해 전파되며 제2 선택제어신호(62)에 응답하여 턴오프되는 제7 이차 차동지연버퍼(r7)에 의해 차단된다.
[표 1]에 따르면, 제31 동기상태 <031>에서, 제1 이차 지연출력신호(e1)는 857.2ps의 특정한 위상을 갖는다. 이는 도 14f를 참조함으로써 확인된다. 제1 이차 지연출력신호(e1)는 제8 이차 차동지연버퍼(r8)의 하단 출력이므로, 제1 이차 지연출력신호(e1)의 특정한 위상은 제7 및 제6 이차 차동지연버퍼(r7 내지 r8)의 제2 전체 지연 200ps ×2 = 400ps를 제3 일차 지연출력신호(d3)의 위상 457.2ps에 합산함으로써 얻어진 857.2ps가 된다.
상술한 방식에서, 본 발명의 제6 실시예에 따른 디지털 위상 제어 회로 및 지연동기루프는 지연버퍼열(52)의 위치 동작에서 순환되는 최종단을 포함하는 일정한 단(제6 실시예에서 8단)을 갖는 제2 지연선(58)을 구성하기 위해 특성 중 하나를 갖는다.
본 발명의 제6 실시예의 디지털 위상 제어 회로에 따르면, [표 1]에 도시된 제112 동기상태 <001> 내지 <112>를 작성하여 변경하는 것이 가능하다. 또한, 제1 및 제2 지연동기루프를 사용함으로써, 제1 다상 클럭신호의 제1 위상 간격 및 제2다상 클럭신호의 제2 위상 간격은 고정밀도로 동일 간격을 유지하도록 된다. 따라서, 제2 위상 간격을 전체적으로 28.6ps의 분해능 및 고정밀도로 선행 또는 리드 방향 그리고 지연 또는 래그 방향 모두에서 200ps로 유지하면서 16개의 제2 다상 클럭신호를 무한히(주기적으로) 위상 편이(위상 제어)하는 것이 가능하다.
지금까지 본 발명은 바람직한 실시예와 관련하여 설명되었지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 다양한 다른 방식으로 본 발명을 변형할 수 있다.
본 발명에 따른 디지털 위상 제어 방법 및 디지털 위상 제어 회로는 위상 간격을 소정 간격으로 유지하면서 전체적으로 고정밀도 및 고분해능에서 동일한 주파수 및 서로 다른 위상을 갖는 소정 갯수의 클럭신호를 위상 편이시킬 수 있는 효과가 있다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 디지털 위상 제어 방법에 있어서,
    서로 결합된 복수의 일차 지연버퍼를 포함하는 제1 지연선을 사용하여 고정 위상 및 제1 동일 위상 간격을 갖는 제1 다상 클럭신호를 생성하는 단계;
    상기 제1 다상 클럭신호 중 하나를 선택하여 선택된 클럭신호를 픽업(pick up)하는 단계; 및
    상기 선택된 클럭신호를 제2 지연선에서 서로 결합된 이차 지연버퍼 중 하나에 공급하여 상기 제2 지연선을 사용하여 상기 제1 동일 위상 간격과 다른 제2 동일 위상 간격을 갖는 제2 다상 클럭신호를 생성하는 단계
    를 포함하며,
    상기 제2 지연선의 이차 지연버퍼는 서로 링 형상으로 결합된 디지털 위상 제어 방법.
  4. 제3항에 있어서, 상기 제1 지연선은 제1 지연동기루프(delay locked loop)에 의해 피드백 제어되고, 상기 제2 지연선은 상기 제2 지연동기루프에 의해 피드백 제어되는 디지털 위상 제어 방법.
  5. 삭제
  6. 삭제
  7. 디지털 위상 제어 회로에 있어서,
    서로 결합된 M개의 일차 지연버퍼를 포함하는 제1 지연선 - 상기 M은 2이상의 제1 양의 정수를 나타내며, 상기 제1 지연선은 제1 지연동기루프에 의해 피드백 제어되어 제1 내지 제M 일차 지연출력신호를 생성함 - ;
    서로 결합된 N개 이상의 이차 지연버퍼를 포함하는 지연버퍼열(delay buffer train) - 상기 N은 2 이상의 제2 양의 정수를 나타내며 상기 제1 양의 정수 M과 서로 다름 - ;
    상기 제1 내지 제M 일차 지연출력신호 중 하나를 선택된 일차 지연출력신호로서 선택하기 위한 제1 선택회로;
    상기 n단 이상의 이차 지연버퍼 중 하나를 상기 지연버퍼열 내의 제2 지연선의 제1단으로서 선택하여 선택된 일차 지연출력신호를 상기 제1단에 공급하기 위한 제2 선택회로 - 상기 제2 지연선은 N개의 연속적인 이차 지연버퍼 중 제1 이차 지연버퍼를 상기 제1단으로서 갖는 N개의 연속적인 이차 지연버퍼를 포함함 - ; 및
    상기 제2 지연선을 피드백 제어하기 위한 제2 지연동기루프
    를 포함하며,
    상기 지연버퍼열의 N개 이상의 이차 지연버퍼는 서로 링 형상으로 결합되는 디지털 위상 제어 회로.
  8. 삭제
  9. 제7항에 있어서, 상기 M개의 일차 지연버퍼 및 상기 N개 이상의 이차 지연버퍼 각각은 단상 구성을 갖는 디지털 위상 제어 회로.
  10. 디지털 위상 제어 회로에 있어서,
    서로 결합된 M개의 일차 지연버퍼를 포함하는 제1 지연선 - 상기 M은 2이상의 제1 양의 정수를 나타내며, 상기 제1 지연선은 제1 지연동기루프에 의해 피드백 제어되어 제1 내지 제M 일차 지연출력신호를 생성함 - ;
    서로 결합된 N개 이상의 이차 지연버퍼를 포함하는 지연버퍼열(delay buffer train) - 상기 N은 2 이상의 제2 양의 정수를 나타내며 상기 제1 양의 정수 M과 서로 다름 - ;
    상기 제1 내지 제M 일차 지연출력신호 중 하나를 선택된 일차 지연출력신호로서 선택하기 위한 제1 선택회로;
    상기 n단 이상의 이차 지연버퍼 중 하나를 상기 지연버퍼열 내의 제2 지연선의 제1단으로서 선택하여 선택된 일차 지연출력신호를 상기 제1단에 공급하기 위한 제2 선택회로 - 상기 제2 지연선은 N개의 연속적인 이차 지연버퍼 중 제1 이차 지연버퍼를 상기 제1단으로서 갖는 N개의 연속적인 이차 지연버퍼를 포함함 - ; 및
    상기 제2 지연선을 피드백 제어하기 위한 제2 지연동기루프
    를 포함하며,
    상기 M개의 일차 지연버퍼 및 상기 N개 이상의 이차 지연버퍼 각각은 단상 구성을 가지며,
    상기 M개의 일차 지연버퍼 및 상기 N개 이상의 이차 지연버퍼 각각은 차동 구성(differential configuration)을 갖는 디지털 위상 제어 회로.
  11. 제7항에 있어서, 상기 M개의 일차 지연버퍼 및 상기 N개 이상의 이차 지연버퍼 각각은 차동 구성을 갖는 디지털 위상 제어 회로.
  12. 제10항에 있어서, 상기 제1 지연선은 제1 내지 제M 일차 차동클럭신호쌍을 상기 제1 내지 제M 일차 지연출력신호로서 생성하고, 상기 제1 선택회로는 선택된 제1 일차 차동클럭쌍을 상기 선택된 일차 지연출력신호로서 생성하며, 상기 디지털 위상 제어 회로는 상기 선택된 제1 일차 차동클럭쌍의 반전(inversion) 및 비반전을 스위칭하기 위한 스위칭회로를 더 포함하는 디지털 위상 제어 회로.
  13. 제11항에 있어서, 상기 제1 지연선은 제1 내지 제M 일차 차동클럭신호쌍을 상기 제1 내지 제M 일차 지연출력신호로서 생성하고, 상기 제1 선택회로는 선택된 제1 차동클럭쌍을 상기 선택된 일차 지연출력신호로서 생성하며, 상기 디지털 위상 제어 회로는 상기 선택된 제1 차동클럭쌍의 반전(inversion) 및 비반전을 스위칭하기 위한 스위칭회로를 더 포함하는 디지털 위상 제어 회로.
  14. 디지털 위상 제어 회로에 있어서,
    서로 결합된 M개의 일차 지연버퍼를 포함하는 제1 지연선 - 상기 M은 2 이상의 제1 양의 정수를 나타내며, 상기 제1 지연선은 제1 지연동기루프에 의해 피드백 제어되어 제1 내지 제M 일차 지연출력신호를 생성함 - ;
    서로 링 형상으로 결합된 N개의 이차 지연버퍼를 포함하는 지연버퍼열 - 상기 N은 2이상의 제2 양의 정수를 나타내며, 상기 제1 양의 정수 M과 서로 다름 - ;
    상기 N개의 이차 지연버퍼 중 각각의 인접한 2개의 버퍼간에 접속된 출력을 갖는 N개의 제1단 지연버퍼 - 상기 N개의 제1단 지연버퍼 각각은 상기 N개의 이차 지연버퍼 각각과 유사한 특성을 가짐 - ;
    상기 제1 내지 제M 일차 지연출력신호 중 하나를 선택된 일차 지연출력신호로서 선택하기 위한 제1 선택회로;
    상기 N개의 제1단 지연버퍼의 입력단에 병렬로 접속되며, 상기 N개의 제1단 지연버퍼 중 하나를 제2 지연선의 선택된 제1단 지연버퍼로서 선택하여 상기 선택된 일차 지연출력신호를 상기 선택된 제1단 지연버퍼에 공급하기 위한 제2 선택회로 - 상기 제2 지연선은 상기 선택된 제1단 지연버퍼 및 상기 선택된 제1단 지연버퍼에 후속하는 (N-1)개의 연속적인 이차 지연버퍼를 포함함 - ; 및
    상기 제2 지연선을 피드백 제어하기 위한 제2 지연동기루프
    를 포함하는 디지털 위상 제어 회로.
  15. 제14항에 있어서, 상기 M개의 일차 지연버퍼, 상기 N개의 이차 지연버퍼 및 상기 N개의 제1단 지연버퍼 각각은 단상 구성을 갖는 디지털 위상 제어 회로.
  16. 제14항에 있어서, 상기 M개의 일차 지연버퍼, 상기 N개의 이차 지연버퍼 및 상기 N개의 제1단 지연버퍼 각각은 차동 구성을 갖는 디지털 위상 제어 회로.
  17. 제16항에 있어서, 상기 제1 지연선은 제1 내지 제M 일차 차동클럭신호쌍을 상기 제1 내지 제M 일차 지연출력신호로서 생성하고, 상기 제1 선택회로는 선택된 제1 차동클럭쌍을 상기 선택된 일차 지연출력신호로서 생성하며, 상기 디지털 위상 제어 회로는 상기 선택된 일차 차동클럭신호쌍의 반전 및 비반전을 스위칭하여 상기 제2 선택회로로 공급되는 통과된 일차 차동클럭신호쌍을 생성하도록 하는 스위칭회로를 더 포함하는 디지털 위상 제어 회로.
  18. 삭제
  19. 삭제
  20. 다상의 클럭신호를 생성하는 지연동기루프에 있어서,
    링 형상으로 서로 결합된 복수의 지연버퍼를 포함하는 지연버퍼열;
    상기 지연버퍼열에서 위치가 순환하는 소정 갯수의 상기 지연버퍼 - 상기 소정 갯수의 지연버퍼들은 각각 클럭신호를 상기 다상 클럭신호 중의 하나로서 생성함 - 를 포함하는 지연선을 동작(activating)시키기 위한 수단; 및
    상기 지연선을 피드백 제어하도록 상기 지연선의 출력 신호와 입력 신호 사이의 위상차를 검출하기 위한 수단
    을 포함하는 지연동기루프.
  21. 제20항에 있어서, 상기 지연버퍼열로 흐르는 신호의 전파를 차단하기 위한 수단을 더 포함하는 지연동기루프.
  22. 다상의 클럭신호를 생성하는 지연동기루프에 있어서,
    링 형상으로 서로 결합된 복수의 지연버퍼를 포함하는 지연버퍼열;
    상기 지연버퍼들 - 상기 복수의 지연버퍼들 중의 소정 갯수의 버퍼들 각각은 클럭신호를 상기 다상 클럭신호 중의 하나로서 생성함 - 중 하나를 클럭신호가 먼저 공급될 선택된 지연버퍼로서 선택하기 위한 선택회로; 및
    상기 선택된 지연버퍼 및 상기 지연버퍼열 내의 상기 선택된 지연버퍼에 후속하는 연속적인 지연버퍼를 포함하는 지연선을 피드백 제어하기 위한 수단
    을 포함하는 지연동기루프.
  23. 제22항에 있어서, 상기 지연버퍼열로 흐르는 신호의 전파를 차단하기 위한 수단을 더 포함하는 지연동기루프.
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