JP3880302B2 - 位相合成回路およびタイミング信号発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は位相合成回路およびタイミング信号発生回路に関し、特に、複数のLSIチップ間や1つのチップ内における複数の素子や回路ブロック間等の信号伝送を高速に行うためのタイミング信号発生回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、DRAM(Dynamic Random Access Memory)等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【0002】
具体的に、例えば、DRAMとプロセッサ(論理回路)との間の信号伝送速度のギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。さらに、複数のマイクロプロセッサを接続して高性能のサーバを構成するような場合には、プロセッサ間の接続リンクのバンド幅や遅延がサーバの性能を決定する重要なファクタとなる。このことは、プロセッサ(LSIチップ)間の信号伝送だけでなく、チップの大型化に伴って、1つのチップ内の素子や回路ブロック間の信号伝送速度においてもそのチップの性能を制限する大きな要因となって来ている。
【0003】
また、位相合成回路(位相インターポレータ回路)を構成する場合、重み付き和の発生回路やコンパレータはアナログ回路であり、半導体プロセスの微細化とそれに伴う電源電圧の低下によりリニアリティの高い回路の設計が非常に困難になって来ている。そこで、高いリニアリティを持つ位相合成回路或いはタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することを要望されている。
【0004】
【従来の技術】
LSIチップ間の信号伝送を高速化するためには、信号を受信する回路がその信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させる手法として、DLL(Delay Locked Loop) やPLL(Phase Locked Loop) といった帰還ループの中に位相インターポレータを用いた位相可変タイミング信号発生回路を設けることが提案されている。
【0005】
図1はマスターおよびスレーブの位相合成回路(位相インターポレータ)を有するシステムの一例を示すブロック図である。図1において、参照符号2001はクロックレシーバ、2002は制御信号発生回路、2003および2004は位相インターポレータ、そして、2005はデータレシーバを示している。
図1に示すシステムは、クロック信号が入力されるクロックレシーバ2001およびクロックレシーバ2001の出力により制御コード(ディジタル制御コード)を出力する制御信号発生回路2002を備え、制御信号発生回路2002からの制御コードによりクロック用位相インターポレータ(マスター)2003を制御してクロックCK1の位相をレシーバ2001に入力されたクロック(入力クロック)と同期させるようになっている。
【0006】
ここで、制御信号発生回路2002からの制御コードは、データ用位相インターポレータ(スレーブ)2004にも入力され、クロックCK2をデータレシーバ2005へ供給するようになっている。具体的に、複数本のデータ線を使用してデータを並列に伝送する場合、例えば、1つのクロックレシーバ用の位相インターポレータ2003に対して複数(データ線と同じ数)のデータレシーバ用の位相インターポレータ2004が設けられている。そして、各データレシーバ用の位相インターポレータ2004では、制御信号発生回路2002からの制御コードに従ってクロックCK2を発生してデータレシーバ2005に供給する。なお、スレーブの位相インターポレータとしては、各データ線に設けられたデータレシーバ用のものに限定されず、様々な同期クロックを使用する回路に設けられている。
【0007】
図2および図3は従来の位相合成回路の一例を示す図である。
図2に示されるように、従来の位相合成回路(位相インターポレータ)2003(2004)は、例えば、制御信号発生回路2002からの制御コードにより対応する電流(重み電流)I1〜I4を出力するD/Aコンバータ2340、および、互いに90度の位相差を有する4つクロック信号φ1〜φ4を発生する4相クロック発生回路2350を備えている。
【0008】
さらに、図3に示されるように、位相インターポレータ2003(2004)において、D/Aコンバータ2340からの各電流I1〜I4はそれぞれ対応するランジスタ2321〜2324に流され、重みW1〜W4として各差動対トランジスタ(2301,2302;2304,2305;2307,2308;2310,2311)に接続されたトランジスタ2303,2306,2309,2312のゲートに与えられる。各差動対トランジスタ(2301,2302;2304,2305;2307,2308;2310,2311)のゲートには、それぞれ異なる位相クロック信号(φ1,φ3;φ2,φ4;φ3,φ1;φ4,φ2)が供給され、重みW1〜W4に応じて制御されコンパレータ2320を介してクロックCK1(CK2)が出力される。なお、図3において、参照符号2330は負荷を示し、この負荷2330はpMOSトランジスタ2331〜2334で構成されている。
【0009】
図2および図3に示す位相インターポレータでは、4つの位相クロック信号φ1〜φ4から重み付き和の積分に対応する電圧波形を発生し、この波形をコンパレータ2320でパルス波に変換することで任意の位相を発生させる。ここで、重みW1〜W4は、制御コードに基づいて発生され、マスターの位相インターポレータ2003と同様に、スレーブの位相インターポレータ2004にも制御コードを供給してクロックを発生させるようになっている。
【0010】
【発明が解決しようとする課題】
図1に示すようなマスターおよびスレーブの位相インターポレータを有するシステムにおいて、位相インターポレータが制御コードと出力位相との関係に非線型性がある場合、マスター側とスレーブ側、或いは、各スレーブ側の位相インターポレータの出力にはこの非線型性に起因する位相誤差が含まれることになる。また、各位相インターポレータは、例えば、各トランジスタの特性ばらつき等に起因した微妙な特性誤差が存在し、データ転送レートを上げるためにクロック周波数をより一層高速化すると、これらの誤差が問題となって来る。そのため、位相インターポレータにおける制御コードと出力位相との非線型性は極力小さくする必要があり、各トランジスタの特性を制御するための半導体製造技術の向上と共に、重み付き和の発生回路およびコンパレータの設計を細心の注意を持って行わなければならない。
【0011】
しかしながら、重み付き和の発生回路やコンパレータはアナログ回路であるが、半導体プロセスの微細化とそれに伴う電源電圧の低下等によりリニアリティの高い回路の設計が非常に困難になって来ている。さらに、複数のデータ線(信号線)により伝送される信号は、各信号線の長さや寄生容量等の様々な要因によりその位相は微妙にずれているが、これら各信号線により伝えられるデータを全て最適なタイミングで取り込むことは困難であった。
【0012】
本発明は、上述した従来技術が有する課題に鑑み、高いリニアリティを持つ位相合成回路およびタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することを目的とする。さらに、本発明は、位相合成回路の出力信号のタイミングを個別に制御することも目的とする。
【0013】
【課題を解決するための手段】
本発明に係るタイミング信号発生回路は、制御コード発生手段と、制御コード変換手段と、重み付き和発生手段とを備えて構成される。制御コード発生手段は、位相制御のための第1のディジタル制御コードを発生し、制御コード変換手段は、第1のディジタル制御コードを変換して第2のディジタル制御コードを発生する。重み付き和発生手段は、入力された複数の位相クロック信号に第2のディジタル制御コードに対応した重みを与えて和を生成する。そして、第1のディジタル制御コードと第2のディジタル制御コードとの関係を調整することにより、第1のディジタル制御コードと出力クロックの位相との関係を制御する。
【0014】
本発明に係る位相合成回路は、制御コード変換手段および重み付き和発生手段を備え、制御コード変換手段は入力された第1のディジタル制御コードを変換して第2のディジタル制御コードを発生し、また、重み付き和発生手段は入力された複数の位相クロック信号に第2のディジタル制御コードに対応した重みを与えて和を生成する。そして、第1のディジタル制御コードと第2のディジタル制御コードとの関係を調整することにより、第1のディジタル制御コードと出力クロックの位相との関係を制御する。
【0015】
これにより、高いリニアリティを持つタイミング信号発生回路或いは位相合成回路をアナログ回路に必要以上のリニアリティを要求することなく実現することができる。
図4は本発明に係る位相合成回路の原理構成を示すブロック図である。
図1において、参照符号2400は制御コード変換回路、2500は重み付き和発生回路、そして、2420はコンパレータを示している。ここで、重み付き和発生回路2500は、前述した図2および図3に示す位相合成回路におけるD/Aコンバータアレイ2340、負荷2330、並びに、トランジスタ2301〜2312および2321〜2324を含めた構成に相当する。
【0016】
図4に示されるように、本発明の位相合成回路は、制御コード(入力コード)が制御コード変換回路2400を介して重み付き和発生回路2500に入力される。すなわち、本発明の位相合成回路は、位相インターポレータの入力コード(図1における制御信号発生回路の出力)と、多相クロック(例えば、4相クロックφ1〜φ4)に対して重み付けの和を取る重み付き和発生回路2500との間に制御コード変換回路2400を介在させるようになっている。ここで、重み付き和発生回路2500の分解能は、入力コード(制御コード)のビット数に対応する値よりも十分高く(すなわち、小さい位相ステップとなるように)している。
【0017】
図5は図4に示す位相合成回路の動作を説明するための図である。図5(a)において、参照符号ALは位相合成回路の出力信号の位相と制御コードとの間の理想的な曲線(理想直線)を示し、また、RLoは従来の位相合成回路(制御コード変換回路2400を持たないもの)における出力信号の位相と制御コードとの間の特性曲線を示す。さらに、図5(b)において、参照符号RLは本発明に係る図4の位相合成回路における出力信号の位相と制御コードとの間の特性曲線(理想直線にほぼ一致)を示している。
【0018】
図5(a)と図5(b)との比較から明らかなように、本発明に係る位相合成回路によれば、重み付き和発生回路に対して直接制御コードを入力した場合に、その制御コードと出力位相との間に非線型性があったとしても、制御コード変換回路2400によりその非線型性を補正するように、制御コード(入力コード)を変換して重み制御コード(変換された重み制御コード)を重み付き和発生回路に供給することで位相合成回路全体としてのリニアリティを大きく向上させることが可能になる。
【0019】
このように、本発明の位相合成回路(タイミング信号発生回路)によれば、重み付き和発生回路(重み発生回路)およびコンパレータ等のアナログ回路のリニアリティを過度に要求することなく、若干のディジタル回路の付加により全体としてのリニアリティを高くすることができる。
【0020】
【発明の実施の形態】
以下、本発明に係る位相合成回路およびタイミング信号発生回路の各実施例を図面に従って詳述する。
図6および図7は本発明に係る位相合成回路の第1実施例を示す図である。
図6において、参照符号2511〜2514は、入力コード(制御コード)を制御コード変換回路2400で変換した変換後制御コードに従って電流(重み電流)I1〜I4を出力する電流D/Aコンバータを示している。ここで、図4における重み付き和発生回路2500は、図6および図7に示す位相合成回路(位相インターポレータ)におけるD/Aコンバータ(D/Aコンバータアレイ)2511〜2514、負荷2430、並びに、トランジスタ2401〜2412および2421〜2424を含めた構成に相当する。また、トランジスタ2401,2402;2404,2405;2407,2408;2410,2411の各ゲートに入力される位相クロック信号(φ1,φ3;φ2,φ4;φ3,φ1;φ4,φ2)は、例えば、チップの外部から供給されるクロックに同期してPLLを用いて発生され、これら位相クロック信号φ1〜φ4は、例えば、互いに90度の位相差を有している。
【0021】
図6に示されるように、本第1実施例の位相合成回路(位相インターポレータ)は、制御コードと出力位相との関係が線型的になるように、入力コード(例えば、図1における制御信号発生回路2002からの制御コード)を制御コード変換回路2400で変換してD/Aコンバータ2511〜2514に供給するようになっている。すなわち、制御コードと出力位相との関係が線型的になるように制御コード変換回路2400で変換された変換後重み制御コードが各D/Aコンバータ2511〜2514に入力され、この変換後重み制御コードに対応する電流(重み電流)I1〜I4がD/Aコンバータ2511〜2514から出力される。
【0022】
この後の動作は、前述した図3と同様であり、D/Aコンバータ2511〜2514からの各電流I1〜I4はそれぞれ対応するランジスタ2421〜2424に流され、重みW1〜W4として各差動対トランジスタ(2401,2402;2404,2405;2407,2408;2410,2411)に接続されたトランジスタ2403,2406,2409,2412のゲートに与えられる。各差動対トランジスタ(2401,2402;2404,2405;2407,2408;2410,2411)のゲートには、それぞれ異なる位相クロック信号(φ1,φ3;φ2,φ4;φ3,φ1;φ4,φ2)が供給され、重みW1〜W4に応じて制御されコンパレータ2420を介してクロック(図1におけるクロックCK1,CK2に相当)が出力される。なお、図7において、参照符号2430は負荷を示し、この負荷2430はpMOSトランジスタ2431〜2434で構成されている。
【0023】
図8は本発明の位相合成回路における重みの変化の一例を示す図であり、図8(a)は重みW1,W3を示し、図8(b)は重みW2,W4を示している。
重みW1〜W4(電流D/Aコンバータ2511〜2514の出力電流)は、例えば、図8(a)および(b)に示されるように変化する。ここで、縦軸Iは電流を示し、また、横軸θは位相合成回路の出力位相を示し、重みW1が最大値Wmaxをとったときの出力位相を位相の原点としている。
【0024】
図8(a)および(b)に示されるように、各重みWn(W1〜W4)は、最高で最大値Wmax、最低で最小値Wminという値をとり、どの出力位相でも非ゼロの値(所定のバイアス電流が含まれる)となっている。すなわち、D/Aコンバータ2511〜2514により発生される重み(電流)W1〜W4には、重みが与えられるトランジスタの動作等を確実なものとするために、所定(Wmin)のバイアス電流が含まれるようになっている。
【0025】
図8(a)および(b)の例では、各重みWn(W1〜W4)は、下半分をクランプした三角波となっている。
本第1実施例では、入力コードは6ビットで一周期であり、変換後重み制御コードは9ビットで一周期となっており、制御コード変換回路2400は、6ビットの入力コードから9ビットの重み制御コードを発生させる。ここで、6ビットの入力コード(制御信号発生回路2002の出力制御コード)と各位相インターポレータの出力位相の関係が非線型であったとしても、入力コードと変換後重み制御コードの関係をこの非線型性が打ち消されるように選ぶことで全体としての入力−出力特性を線型なものとすることができる。
【0026】
このように、本第1実施例に係る位相合成回路(位相インターポレータ)によれば、各位相インターポレータ(各スレーブ)において、それぞれ制御コード変換回路2400で入力コード(制御コード)と出力位相との関係が線型的になるように変換後重み制御コードに変換して各D/Aコンバータ2511〜2514に供給することにより、マスターの位相インターポレータ(2003)と同様に、スレーブの位相インターポレータ(2004)の出力(位相)も入力クロックに厳密に同期させることが可能になる。
【0027】
図9は本発明に係る位相合成回路の第2実施例を示すブロック図である。
図9に示されるように、本第2実施例は、入力コードから変換後重み制御コードへの変換をメモリ(レジスタアレイ)2450に格納したデータに従ってデコーダ2440が変換するようになっている。ここで、6ビットの入力コードから9ビットの変換後重み制御コードを発生させる場合、入力コードと変換後重み制御コードとの対応を格納するメモリは、変換後重み制御コードの9ビット×26(入力コードの64ワード分)と少ないので、レジスタアレイ2450として構成することができる。なお、入力コードは変換後重み制御コードを格納したメモリ(レジスタアレイ2450)のアドレスとして用いられ、デコーダ2440は対応するアドレスのデータを変換後重み制御コードとして出力する。
【0028】
本第2実施例では、メモリの内容を変えることにより入力コードと出力位相(変換後重み制御コード)の対応関係をフレキシブルに変えることができる利点がある。また、製造プロセスによる特性バラツキを補償することも可能である。
図10は本発明に係る位相合成回路の第3実施例を示すブロック図である。
図10と図9との比較から明らかなように、本第3実施例は、上述した第2実施例における入力コードをデコーダ2440に直接供給する代わりに、アップダウン信号をアップダウンカウンタ2470に入力し、デコーダ2460がこのアップダウンカウンタ2470の出力によりレジスタアレイ2450から対応する変換後重み制御コードを出力して位相制御を行うようになっている。
【0029】
すなわち、本第3実施例では、アップダウン信号により使用する重み制御コードのアドレスをインクリメント或いはデクリメントし、その指定されたレジスタアレイ2450に格納された変換後重み制御コードをレジスタアレイ2450から読み出し、その値を使って重み付き和の生成を行うようになっている。これは、例えば、スレーブの位相インターポレータに対しては、全ての入力コード(制御コード)を供給するよりもアップダウン信号を供給する方がアップダウン信号(制御コード)を伝えるための信号線の本数を低減することができて好ましい。
【0030】
図11は本発明に係る位相合成回路の第4実施例としての制御コード変換回路を示すブロック図である。
本第4実施例は、前述した図9に示す第2実施例におけるレジスタアレイ2450およびデコーダ2440の代わりにシフトレジスタアレイ2460を使用して制御コード変換回路2400を構成したものである。
【0031】
すなわち、図11に示されるように、本第4実施例において、制御コード変換回路2400は、64ワードのシフトレジスタを9ビット分備えて構成され、シフト信号(アップダウン信号)により右シフト或いは左シフトを行うことによって、例えば、6ビットの入力コードに対応した9ビットの出力コード(変換後重み制御コード)を得るようになっている。本第4実施例では、多チャネル伝送路のそれぞれに取り付けられたスレーブ位相インターポレータの位相を制御する場合に、チャネル毎のスキューを適切に保ったまま同期運転を行うことができる利点がある。
【0032】
図12は本発明に係る位相合成回路の第5実施例を説明するための出力位相と制御コードとの関係を示す図である。
本第5実施例は、入力コードに対応する変換後重み制御コードと出力位相との関係を位相インターポレータが使用する位相範囲内でできる限りリニアにしたものである。すなわち、本第5実施例では、360度(2π)の全ての範囲(クロックの1周期の範囲)ではなく、位相インターポレータが使用する範囲(例えば、90度〜270度)においてリニアになるように入力コードと変換後重み制御コードとの関係を選ぶようになっている。このように、位相インターポレータが使用する範囲が限定されることが分かっている場合には、より高い分解能を得ることも可能である。このように、本第5実施例では、通常望ましい特性である高いリニアリティと高い分解能を実現できる利点がある。
【0033】
図13は本発明に係る位相合成回路の第6実施例を示す回路図である。
図13と前述した図2および図3との比較から明らかなように、本第6実施例は、従来の位相合成回路における通常の重み発生回路(重み付き和発生回路)に加えて補正重みを発生させる電流D/Aコンバータ(補正用D/Aコンバータ)2480Cを設けるようになっている。すなわち、本第6実施例では、コンパレータ2320の入力に対して、補正用D/Aコンバータ2480の出力を供給し、入力コードに対する出力位相の非線形性を補正するようになっている。この補正用D/Aコンバータ2480には、入力コード(例えば、6ビット)を補正用制御コードに変換する補正用制御コード変換回路2490の出力(例えば、4ビット)が供給されている。
【0034】
ところで、本第6実施例では、例えば、入力コード(変換後重み制御コード:6ビット)から各重み電流I1〜I4を発生する電流D/Aコンバータ(D/Aコンバータアレイ2340)の分解能は従来と同様に6ビットのままであり、上述した図6に示す第1実施例のように分解能を9ビットとする必要はない。このD/Aコンバータアレイ(2340)が通常の重みの範囲で得られる非直線性(理想的な直線関係からのずれ)の幅をカバーするだけの電流出力範囲を持っているのはいうまでもない。また、補正用D/Aコンバータ2480は、補正用制御コード変換回路2490により入力コードが変換された例えば、4ビットの補正コードをD/A変換すればよく、全体としての回路構成を簡略することが可能である。
【0035】
このように、本第6実施例は、通常の重みと補正の重みとを合成した合成重みが位相発生に用いられるため、補正の重みの値を適当に選ぶことで入力コードと出力位相の間の直線性を改善することができ、そして、補正用のデータのビット数を小さくして記憶装置等の回路量が削減することができると共に、より精密な非線型性の補正が可能になる。
【0036】
図14は本発明に係る位相合成回路の第7実施例を示す回路図である。図14において、参照符号2610は制御コード変換回路、2620は位相インターポレータ、2630は位相比較回路、そして、2640は校正用制御回路を示している。なお、本第7実施例の位相合成回路としては、位相インターポレータ2620の他に制御コード変換回路2610、相比較回路2630、および、校正用制御回路2640も含むことになる。
【0037】
図14に示されるように、本第7実施例は、外部からの基準クロックを受け取り、位相比較回路2630で出力クロックと基準クロックとの位相比較を行って校正用制御回路2640を介して制御変換回路2610のメモリ(例えば、図9に示す第2実施例におけるレジスタアレイ2450に相当)に書き込みを行うようになっている。このメモリに対する書き込み処理は、例えば、システムの電源投入時等の初期設定段階等で行われる。
【0038】
本第7実施例では、入力コードと変換後重み制御コードとの対応関係を外部から加えた基準クロックの位相を用いて校正するようになっている。すなわち、校正を行うためには外部から可変位相の基準クロックを与えると共に、位相インターポレータ2620側に、基準クロックと出力クロックの位相を比較する位相比較回路2630、および、比較した結果(位相の進み遅れに対応する「0」、「1」のディジタル信号)を処理するディジタルフィルタ等を有する校正用制御回路2640等から構成される位相ロックループを適用するようになっている。そして、外部から所望の入力コードを与えると同時にそのときに出力して欲しい位相を持つ基準クロックを与え、この状態で位相ロックループを動作させて変換後重み制御コードを出力クロックが基準クロックと一致するような値に調整し、そのときの入力コードおよび変換後重み制御コードの値をメモリに書き込む。この操作を入力コードの全てに対して行うことにより、出力クロックの所定の位相出力範囲(例えば、1周期360度(2π)の全範囲)に渡って任意の依存性を得ることができる。
【0039】
図15は本発明に係る位相合成回路の第8実施例を示す回路図である。
上述した第7実施例では、全ての入力コードに対して基準クロックによる校正を行うものであるが、本第8実施例は、全入力コードにおける一部の値だけで校正を行うものである。具体的に、本第8実施例では、4つの点(例えば、90度、180度、270度、360度(0度))だけで基準クロックを使用した校正を行い、その間の入力コードに対しては、校正用制御回路2650が変換後重み制御コードを線形補間により発生させるようになっている。
【0040】
図16は図15に示す位相合成回路の動作を説明するための図である。
図16(a)において、参照符号ALは位相合成回路の出力信号の位相と制御コードとの間の理想的な曲線(理想直線)を示し、また、RLoは制御コード変換を行わない場合の出力信号の位相と制御コードとの間の特性曲線を示す。さらに、図16(b)において、参照符号RLは本第8実施例の位相合成回路における出力信号の位相と制御コードとの間の特性曲線(線形補間したもの)を示している。
【0041】
図16(a)に示されるように、一般に位相インターポレータ(位相合成回路)の非線型性はゆるやかなS字型にうねった形をしている場合がほとんどであるため、例えば、入力コードの90度、180度、270度、360度(0度)の4点だけで基準クロックによる校正を行って変換後重み制御コードを発生し、その間の入力コードに対しては線形補間により変換後重み制御コードを発生させたとしても、十分な線形特性をもたせることが可能である。このように、本第8実施例は、所望の特性が線型である場合にはこのような数点だけの校正を行うことにより、校正のための信号発生器を簡略化すると共に、校正に要する時間を短縮することができるという利点がある。
【0042】
図17は本発明に係る位相合成回路の第9実施例を説明するための図である。図17に示されるように、本第9実施例は、出力クロックの位相を制御するための可変の基準クロックを使う代わりに、位相インターポレータの駆動クロック(例えば、4位相クロックφ1〜φ4内の1つのクロックφ1)とわずかに周波数が異なる基準クロックを用いる。
【0043】
具体的に、例えば、位相インターポレータの駆動クロックφ1と100ppmの周波数偏差のあるクロックを基準クロックとして用いると、104クロックサイクルで位相差が1周期360度(2π)となる。この周波数偏差は、位相インターポレータを含む校正用位相ロックループで十分にトラッキングすることができ、この程度のクロックサイクル数の区間では2つのクロック位相は時間に対し直線的にずれていくと考えてよい。従って、位相ロックループでトラキングされたコード値とクロックサイクル数の関係を積算(積算の周期は位相差が360度となるタイミングを1周期とする)することで、入力コードと出力クロックの位相を線型とする変換後重み制御コードの値を得ることができる。
【0044】
上述したように、本発明の各実施例によれば、重み付きの和の発生回路やコンパレータなどのアナログ回路のリニアリティに必要以上の高精度を要求することなく高い精度のリニアリティ(或いは、所望の任意の依存性)の入力コード対出力位相特性を有する位相インターポレータを得ることができる。
(付記1) 位相制御のための第1のディジタル制御コードを発生する制御コード発生手段と、
前記第1のディジタル制御コードを変換して第2のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第2のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を調整することにより、該第1のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とするタイミング信号発生回路。
【0045】
(付記2) 付記1に記載のタイミング信号発生回路において、前記第2のディジタル制御コードのビット数は、前記第1のディジタル制御コードのビット数よりも多いことを特徴とするタイミング信号発生回路。
(付記3) 付記1に記載のタイミング信号発生回路において、さらに、前記重み付き和発生手段の出力をクロックに変換するコンパレータ回路を備えることを特徴とするタイミング信号発生回路。
【0046】
(付記4) 付記1に記載のタイミング信号発生回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードをアドレスとして前記記憶手段から対応する該第2のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【0047】
(付記5) 付記1に記載のタイミング信号発生回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該2のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【0048】
(付記6) 付記4または5のいずれか1項に記載のタイミング信号発生回路において、前記記憶手段は、レジスタアレイまたはメモリであることを特徴とするタイミング信号発生回路。
(付記7) 付記5に記載のタイミング信号発生回路において、前記記憶手段は、シフトレジスタアレイであり、前記アップダウン信号は該シフトレジスタアレイに対して供給されることを特徴とするタイミング信号発生回路。
【0049】
(付記8) 付記4〜7のいずれか1項に記載のタイミング信号発生回路において、前記記憶手段は、前記出力クロックの一周期の分割数をカバーする容量を有し、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶することを特徴とするタイミング信号発生回路。
(付記9) 付記4〜8のいずれか1項に記載のタイミング信号発生回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第1のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第2のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を所望のものに制御することを特徴とするタイミング信号発生回路。
【0050】
(付記10) 付記9に記載のタイミング信号発生回路において、前記校正用制御回路は、前記第1のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第2のディジタル制御コードを校正し、該校正された複数の点以外の前記第1の制御コードに対しては当該校正を行った点の間を補間するようにして前記第2の制御コードを規定することを特徴とするタイミング信号発生回路。
【0051】
(付記11) 付記9に記載のタイミング信号発生回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第2のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第2のディジタル制御コードを規定することを特徴とするタイミング信号発生回路。
【0052】
(付記12) 付記9〜11のいずれか1項に記載のタイミング信号発生回路において、前記第1のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第2のディジタル制御コードを規定したことを特徴とするタイミング信号発生回路。
(付記13) 付記1に記載のタイミング信号発生回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第1のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第1のディジタル制御コードと前記補正コードの組が実質的に前記第2のディジタル制御コードを構成することを特徴とするタイミング信号発生回路。
【0053】
(付記14) 入力された第1のディジタル制御コードを変換して第2のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第2のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を調整することにより、該第1のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とする位相合成回路。
【0054】
(付記15) 付記14に記載の位相合成回路において、前記第2のディジタル制御コードのビット数は、前記第1のディジタル制御コードのビット数よりも多いことを特徴とする位相合成回路。
(付記16) 付記14に記載の位相合成回路において、さらに、前記重み付き和発生手段の出力をクロックに変換するコンパレータ回路を備えることを特徴とする位相合成回路。
【0055】
(付記17) 付記14に記載の位相合成回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードをアドレスとして前記記憶手段から対応する該第2のディジタル制御コードを読み出して変換を行うことを特徴とする位相合成回路。
【0056】
(付記18) 付記14に記載の位相合成回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該2のディジタル制御コードを読み出して変換を行うことを特徴とする位相合成回路。
【0057】
(付記19) 付記17または18のいずれか1項に記載の位相合成回路において、前記記憶手段は、レジスタアレイまたはメモリであることを特徴とする位相合成回路。
(付記20) 付記18に記載の位相合成回路において、前記記憶手段は、シフトレジスタアレイであり、前記アップダウン信号は該シフトレジスタアレイに対して供給されることを特徴とする位相合成回路。
【0058】
(付記21) 付記17〜20のいずれか1項に記載の位相合成回路において、前記記憶手段は、前記出力クロックの一周期の分割数をカバーする容量を有し、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶することを特徴とする位相合成回路。
(付記22) 付記17〜21のいずれか1項に記載の位相合成回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第1のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第2のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を所望のものに制御することを特徴とする位相合成回路。
【0059】
(付記23) 付記22に記載の位相合成回路において、前記校正用制御回路は、前記第1のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第2のディジタル制御コードを校正し、該校正された複数の点以外の前記第1の制御コードに対しては当該校正を行った点の間を補間するようにして前記第2の制御コードを規定することを特徴とする位相合成回路。
【0060】
(付記24) 付記22に記載の位相合成回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第2のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第2のディジタル制御コードを規定することを特徴とする位相合成回路。
【0061】
(付記25) 付記22〜24のいずれか1項に記載の位相合成回路において、前記第1のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第2のディジタル制御コードを規定したことを特徴とする位相合成回路。
(付記26) 付記14に記載の位相合成回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第1のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第1のディジタル制御コードと前記補正コードの組が実質的に前記第2のディジタル制御コードを構成することを特徴とする位相合成回路。
【0062】
【発明の効果】
以上、詳述したように、本発明によれば、高いリニアリティを持つ位相合成回路およびタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することができる。さらに、本発明によれば、位相合成回路の出力信号のタイミングを個別に制御することもできる。
【図面の簡単な説明】
【図1】マスターおよびスレーブの位相合成回路を有するシステムの一例を示すブロック図である。
【図2】従来の位相合成回路の一例を示す図(その1)である。
【図3】従来の位相合成回路の一例を示す図(その2)である。
【図4】本発明に係る位相合成回路の原理構成を示すブロック図である。
【図5】図4に示す位相合成回路の動作を説明するための図である。
【図6】本発明に係る位相合成回路の第1実施例を示す図(その1)である。
【図7】本発明に係る位相合成回路の第1実施例を示す図(その2)である。
【図8】本発明の位相合成回路における重みの変化の一例を示す図である。
【図9】本発明に係る位相合成回路の第2実施例を示すブロック図である。
【図10】本発明に係る位相合成回路の第3実施例を示すブロック図である。
【図11】本発明に係る位相合成回路の第4実施例としての制御コード変換回路を示すブロック図である。
【図12】本発明に係る位相合成回路の第5実施例を説明するための出力位相と制御コードとの関係を示す図である。
【図13】本発明に係る位相合成回路の第6実施例を示す回路図である。
【図14】本発明に係る位相合成回路の第7実施例を示す回路図である。
【図15】本発明に係る位相合成回路の第8実施例を示す回路図である。
【図16】図15に示す位相合成回路の動作を説明するための図である。
【図17】本発明に係る位相合成回路の第9実施例を説明するための図である。
【符号の説明】
2001…クロックレシーバ
2002…制御信号発生回路
2003…クロック用位相インターポレータ(マスター)
2004…データ用位相インターポレータ(スレーブ)
2005…データレシーバ
2400、2610…制御コード変換回路
2500…重み付き和発生回路
2511〜2514…電流D/Aコンバータ(電流D/Aコンバータアレイ)
2320,2420…コンパレータ
2330,2430…負荷
2440,2460…デコーダ
2450…レジスタアレイ
2470…アップダウンカウンタ
2480…補正用D/Aコンバータ
2490…補正用制御コード変換回路
2630…位相比較回路
2640,2650…校正用制御回路
Claims (10)
- 位相制御のための第1のディジタル制御コードを発生する制御コード発生手段と、
前記第1のディジタル制御コードを変換して第2のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第2のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を調整することにより、該第1のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とするタイミング信号発生回路。 - 請求項1に記載のタイミング信号発生回路において、前記第2のディジタル制御コードのビット数は、前記第1のディジタル制御コードのビット数よりも多いことを特徴とするタイミング信号発生回路。
- 請求項1に記載のタイミング信号発生回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードをアドレスとして前記記憶手段から対応する該第2のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
- 請求項1に記載のタイミング信号発生回路において、さらに、前記第1のディジタル制御コードに対応する前記第2のディジタル制御コードを記憶する記憶手段を備え、該第1のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該2のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
- 請求項3または4のいずれか1項に記載のタイミング信号発生回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第1のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第2のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を所望のものに制御することを特徴とするタイミング信号発生回路。 - 請求項5に記載のタイミング信号発生回路において、前記校正用制御回路は、前記第1のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第2のディジタル制御コードを校正し、該校正された複数の点以外の前記第1の制御コードに対しては当該校正を行った点の間を補間するようにして前記第2の制御コードを規定することを特徴とするタイミング信号発生回路。
- 請求項5に記載のタイミング信号発生回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第2のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第2のディジタル制御コードを規定することを特徴とするタイミング信号発生回路。
- 請求項5〜7のいずれか1項に記載のタイミング信号発生回路において、前記第1のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第2のディジタル制御コードを規定したことを特徴とするタイミング信号発生回路。
- 請求項1に記載のタイミング信号発生回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第1のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第1のディジタル制御コードと前記補正コードの組が実質的に前記第2のディジタル制御コードを構成することを特徴とするタイミング信号発生回路。 - 入力された第1のディジタル制御コードを変換して第2のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第2のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第1のディジタル制御コードと前記第2のディジタル制御コードとの関係を調整することにより、該第1のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とする位相合成回路。
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